1-2-4 DCブラシ付きモータ駆動用IC A3989SEV アレグロマイクロシステムズ社製品 ■特長 ■絶対最大定格 ・ 本ICにて2つのモータ駆動可能 項 目 ・電源電圧 : VBB=8∼36V ・ロジック電圧 : Vcc=3∼5.5V ・出力電流（STP）: Io=1.2A（max） ・出力電流（DC） : Io=2.4A（max） : Io=3.2A@tw<100msec ・自励式PWM電流制御方式 ・Phase IN Full/Half Step対応 ・TSD＆UVLO保護回路搭載 記 号 VBB（連続） VBB（ピーク） VDD ＊1 Iout（DCモータ） ＊1 Iout（ステッピングモータ） ＊1, ＊2 Iout（DCモータピーク） VIN（連続） VSENSE（連続） VSENSE（ピーク） PD＊3 Ta Tj Tstg 電源電圧 ロジック電源電圧 出力電流 ロジック入力電圧 SENSE電圧 パッケージパワー損失 動作周囲温度 接合部温度＊4 保存温度 定格値 −0.5∼36 38 −0.4∼7 ±2.4 ±1.2 ±3.2 −0.3∼7 0.5 2.5 4.5 −20∼85 150 −55∼150 単 位 V V V A A A V V V W ℃ ℃ ℃ 条 件 tw<1μS tw<100mS tw<1μS Ta＝25℃ ＊1： 出力電流はデューティサイクル、周囲温度、放熱状態によって制限を受けることがあります。いかなる使用条件下において も、決して、指定された定格電流および最大接合部温度（Tj＝150℃） を超えないようにしてください。 ＊2： IOUT（ピーク） は、OUT端子の電流で測定されます。 ＊3： 周囲温度（Ta） が+25℃以上の場合は、 −36mW/℃にてディレーティングが必要となります。JEDEC基準4層基板（High K） にて測定。 ＊4： 接合部温度（Tj）が150℃を超すような異常条件下で使用した場合、 デバイス内のサーマルシャットダウン回路が動作します が、 このような条件下での使用は、避けてください。 ■電気的特性 項 目 記 号 min. 規格値 typ. max. 単 位 条 件 出力部 主電源電圧範囲 主電源電流 VBB IBB 出力漏れ電流 IDSS 8 − VF −20 − − − − − VDD IDD VIN（1） VIN（0） IIN（1） VIN（hys） VREF IREF 3.0 − 0.7VDD − −20 150 0 −1 ＭＯＳＦＥＴ ON抵抗（DCモータ） RDSON ＭＯＳＦＥＴ ON抵抗（ステッピングモータ） 出力ダイオード順電圧 − − ＜1.0 ＞−1.0 0.35 0.35 0.7 0.7 − 36 8 20 0.45 0.45 0.8 0.8 1.3 V mA μA μA Ω Ω Ω Ω V 動作時 ブリッジON, IOUT＝0A, FENB＝50kHz, Duty＝50% VOUT＝VBB VOUT＝0V Source側, Iout ＝ −2.4A, Tj＝25℃ Sink側, Iout ＝ 2.4A, Tj＝25℃ Source側, Iout ＝ −1.2A, Tj＝25℃ Sink側, Iout ＝ 1.2A, Tj＝25℃ IF＝1.2A 5.5 10 − 0.3VDD 20 500 1.5 1 V mA V V μA mV V μA 動作時 VDD端子電流 IN＝High IN＝Low VIN＝0∼5V 5 5 15 1000 300 1000 250 1000 4.0 1.3 7.9 600 2.95 125 175 − % % % ns ns ns ns ns μS μS V mV V mV ℃ ℃ 制御部 ロジック電源電圧 ロジック電源電流 ロジック入力電圧 ロジック入力電流 ロジック入力ヒステリシス VREF入力電圧範囲 リファレンス入力電流 VREF対VSENSE比 VERR Gmエラー 伝播遅延時間 クロスオーバーディレイ ブランク時間（DCモータ） ブランク時間（ステッピングモータ） VBB UVLO スレッシュホールド電圧 VBB UVLO ヒステリシス VDD UVLO スレッシュホールド電圧 VDD UVLO ヒステリシス 過熱保護動作温度 過熱保護温度ヒステリシス tPD tcod tBLANK（DC） tBLANK（STP） UVLOTHVBB UVLOHYSVBB UVLOTH UVLOHYS TJ ΔTJ ＊：Typデータは設計情報として使用してください。 ＊：表中の負電流は製品端子から流れ出る電流を示しております。 ＊：GMエラーは、下記の計算で表されます。 VERR＝（（VREF／3）−VSENSE）／（VREF／3）） ＊：過熱保護動作時には、出力は全てDisable（OFF）になります。 136 IC −5 −5 −15 350 35 350 35 300 2.5 0.7 7.3 400 2.65 75 155 − − 7 − − ＜1.0 300 − − 3 − − − 550 − 550 − 425 3.2 1.0 7.6 500 2.8 105 165 15 動作時 VREF＝1.5V VREF/VSENSE VREF＝1.5V, 相電流＝100%時 VREF＝1.5V, 相電流＝66.6%時 VREF＝1.5V, 相電流＝33.3%時 PWM Change to Source ON PWM Change to Source OFF PWM Change to Sink ON PWM Change to Sink OFF VBB立上げ時 VDD立上げ時 A3989SEV ■内部ブロック図 100µF 50V VBB2 VCP VBB1 0.1µF 50V CP2 CP1 0.1µF 50V VDD DMOS H-BRIDGE1 OSC 0.2µF 50V To VBB2 VBB1 CHARGE PUMP VCP OUT1A PHASE1 OUT1B I01 I11 Control Logic Stepper Motor PHASE2 SENSE1 GATE DRIVE I02 DMOS H-BRIDGE2 I12 Sense1 – VREF1 ÷3 + VREF2 ÷3 + Sense2 – VBB1 PWM Latch BLANKING OUT2A PWM Latch BLANKING OUT2B VCP PHASE3 Control Logic DC Motor ENABLE Sense2 SENSE2 Sense3 MODE GATE DRIVE OUT3A OUT3B Sense3 VREF3 – ÷3 PWM Latch BLNKING + OUT4A DMOS H-BRIDGE 3 OUT4B SENSE3 ■端子配置図 GND GND NC NC NC NC SENSE4 ■外形図 （単位：mm） 1.15 6.00 0.30 0.50 36 36 1 2 1 2 A C 6.00 D 36X SEATING PLANE 0.08 C 4.15 5.80 C 4.15 5.80 0.90 0.25 0.50 0.55 4.15 2 1 36 4.15 IC 137