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ISL6146
ISL6146 は、1V ～ 18V の電圧を OR 接続できる、OR 接続
MOSFET コントローラ・ファミリです。適切なサイズの N
チャネル・パワー MOSFET と組み合わせてパワー OR 接続
ダイオードの代わりに使用することにより、大電流アプリ
ケーションの配電効率を高められます。ISL6146 は、完全内
蔵 型 の チ ャ ー ジ ポ ン プ に よ り、ゲ ー ト ド ラ イ ブ 電 圧 を
MOSFET に供給します。
ISL6146 は、ユーザーが外付け抵抗で VOUT - VIN トリップ
ポイントを設定することにより、システム電源ノイズに対す
る制御感度を調整できます。オープン・ドレイン FAULT ピ
ンは、条件付きフォルトや FET フォルトの発生を通知しま
す。
ISL6146A と ISL6146B は、3V 以上の独立したバイアス電圧
を加することにより、最小 1V の超低電圧動作向けに最適化
されます。
ISL6146C はアンダーボルテージ・ロックアウト (UVLO) と
オーバーボルテージ ( 過電圧 ) 保護 (OVP) のスレッショル
ド・レベルをプログラム可能であり、UVLO の最小値は 3V
になります。
特長
• 最小 1V ～最大 20V の OR 接続 (ISL6146A、ISL6146B)
• プログラム可能な UVLO/OVP (ISL6146C)
• 最大 +24V の VIN ホットスワップ過渡電圧保護定格
• 電源での短絡発生時には、高速コンパレータが 0.3μs
未満の高速ターンオフを実行
• 逆電流フォルトでの FET ターンオフ時、6A のゲート駆動
電流による超高速動作
• きわめてスムーズなスイッチング遷移
• 内蔵チャージポンプにより、N チャネル MOSFET を駆動
• 高いノイズ耐性により、VIN - VOUT 電圧スレッショルド
(Vth) がプログラム可能
• ディレイを設定可能なオープン・ドレイン FAULT 出力
- 外部 FET の任意の 2 端子の短絡検出
- GATE 電圧と過剰な FET VDS の検出
- パワーグッド・インジケータ (ISL6146C)
• MSOP パッケージと DFN パッケージを選択可能
アプリケーション
表 1. ファミリ内の製品間の主な違い
製品型番
主な違い
ISL6146A
アクティブ High イネーブルに対応した個別の
BIAS と VIN
• 無停電電源装置
ISL6146B
アクティブ Low イネーブルに対応した個別の
BIAS と VIN
• ストレージ / データ通信システム
ISL6146C
OVP/UVLO 入力に対応した VIN
+
Q1
+
VOLTAGE
DC/DC
(3V - 20V)
VIN GATE VOUT
BIAS
ADJ
ISL6146B
FLT
GND
EN
Q2
+
VOLTAGE
DC/DC
(3V - 20V)
VIN GATE VOUT
VOUT
BIAS
ADJ
ISL6146B
FLT
GND
EN
-
図 1. アプリケーション回路例
2012 年 3 月 30 日
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• N+1 の産業 / 通信用配電システム
1
• 低電圧プロセッサ / メモリ
C
O
M
M
O
N
P
O
W
E
R
GATE FAST OFF, ~200ns FALL TIME
~70ns FROM 20V TO 12.6V ACROSS 57nF
GATE OUTPUT SINKING ~ 6A
B
U
S
+C
O
M
M
O
N
P
O
W
E
R
B
U
S
図 2. ISL6146 の GATE における高電流プルダウン
注意：本データシート記載のデバイスは静電気に対して敏感です。適切な取り扱いを行ってください。
Copyright Intersil Americas Inc. 2012 All Rights Reserved
Intersil および Intersil ロゴは Intersil Corporation または関連子会社が権利を保有しています。
そのほかの企業名や製品名などの商標はそれぞれの権利所有者に帰属します。
ISL28127, ISL28227
低電圧 OR 接続 FET コントローラ
ISL6146
ブロック図
Q-PUMP
BIAS
VDS FORWARD
REGULATOR
+
VIN
FAULT DIAGNOSTIC
1. VIN - VOUT > 570mV
2. GATE - VIN < 220mV
+
-
GATE
20mV
VOUT
REVERSE DETECTION
55mV COMPARATOR
+
+
-
+
ENABLE
EN
*
+
-
4A
ADJ
+
UVLO
EN/EN
8mA
ENABLE
FLT
3. TEMP > +150°C
4. VBIAS < POR (ISL6146A/B)
5. VIN OR VOUT < POR (ISL6146C)
6. VIN < VOUT
OVP
VREF
+
HIGH SPEED
COMPARATOR
ISL6146A/B
* Connected to BIAS on ISL6146A/B
+
-
VREF
Connected to VOUT on ISL6146C
ISL6146C
ピン配置
ISL6146
(8 LD MSOP/DFN)
上面図
ISL6146A, ISL6146B
GATE
1
8
VOUT
VIN
2
7
ADJ
BIAS
3
6
FAULT
4
5
GND
EN ISL6146A
EN ISL6146B
ISL6146C
GATE
1
8
VOUT
VIN
2
7
ADJ
UVLO
3
6
FAULT
OVP
4
5
GND
EPAD は DFN のみ。GND に接続
ピンの説明
MSOP/
DFN
名称
説明
1
GATE
IC の内蔵チャージポンプよって生成される、外付け N チャネル MOSFET へのゲートドライブ出力。ゲートの
ターンオン時間は通常 1ms 未満です。外付け N チャネル FET ゲートをアクティブ制御することで、OR 接続
機能を実行できます。
GATE ドライブの範囲は VIN + 7V (VIN = 3.3V) ～ VIN +12V (VIN = 18V) です。
2
VIN
電源側 (OR 接続 MOSFET ソース端子 ) に接続されるこのピンは、センスピンとして機能し、OR 接続電源電
圧を検出します。外部で設定されたスレッショルドまたはデフォルトの内部スレッショルドよりも VIN が
VOUT を下回ると、OR 接続 MOSFET がターンオフになります。範囲：0V ～ 24V。
3
ISL6146A
ISL6146B
BIAS
1 次バイアスピン。3V 以上かつ VIN と同電圧か、またはこれよりも高い、独立した電源に接続します。範囲：
3.0V ～ 24V。
3
ISL6146C
UVLO
プログラム可能な UVLO 保護機能。VIN が十分にバイアスされる前にターンオンすることを防止します。
範囲：0V ～ 24V。
4
ISL6146A
EN
FET をターンオンするための、アクティブ High イネーブル入力。2MΩ 抵抗により内部で GND にプルダウン
されます。範囲：0V ～ 24V。
4
ISL6146B
EN
FET をターンオンするための、アクティブ Low イネーブル入力。2MΩ 抵抗により内部で BIAS にプルアップ
されます。範囲：0V ～ 24V。
2
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2012 年 3 月 30 日
ISL6146
ピンの説明
MSOP/
DFN
( 続き )
名称
説明
4
ISL6146C
OVP
プログラム可能な OVP 機能。モニタリング対象の電圧が過度に高くなった場合、動作の継続を防止します。
OVP 機能を有効にするには、back-to-back FET 構成を採用する必要があります。範囲：0V ～ 24V。
5
GND
チップ・グラウンド・リファレンス。
6
FAULT
オンチップ・フィルタリング (TFLT) 内蔵のオープン・ドレイン・プルダウン・フォルト通知出力。ISL6146 の
フォルト検出回路は、フォルト検出時またはディスエーブル入力時、このピンを GND までプルダウンします。
以下に示す各種のフォルトとその検出メカニズムについては、16 ページで詳しく説明します。
a. GATE がオフ (GATE < VIN + 0.2V)、または
b. オンのときに VIN - VOUT > 0.57V
c. FET G-D、G-S、または D-S が短絡
d. VIN < PORL2H
e. VIN < VOUT
f. 過熱
範囲：0V ～ VOUT。
7
ADJ
抵抗によってプログラム可能な、高速コンパレータの VIN - VOUT 電圧スレッショルド (Vth)。このピンは、
VOUT に直接接続することも、5kΩ ～ 100kΩ の抵抗を介して GND に接続することもできます。電圧差ス
レッショルドの調整により、通常のシステム電圧変動が原因でパス FET が意図せずターンオフすることを防
ぎます。
範囲：0.4V ～ VOUT。
8
VOUT
PAD
外付け FET 制御用の二次センス・ノード。負荷側 (OR 接続 MOSFET ドレイン ) に接続します。これは複数
の並列電源に対する共通の接続ポイントになります。VOUT と VIN を比較することにより、OR 接続 FET を
ターンオフすべきタイミングを判断します。範囲：0V ～ 24V。
サーマル・ GND に接続します。
パッド
注文情報
製品型番 (Note 1、2、3)
ISL6146AFUZ
マーキング
6146A
温度範囲 ( ℃ )
-40 ～ +125
パッケージ ( 鉛フリー )
8 Ld MSOP
パッケージの
外形図
M8.118
ISL6146AFRZ
46AF
-40 ～ +125
8 Ld 3x3 DFN
L8.3x3J
ISL6146BFUZ
6146B
-40 ～ +125
8 Ld MSOP
M8.118
ISL6146BFRZ
46BF
-40 ～ +125
8 Ld 3x3 DFN
L8.3x3J
ISL6146CFUZ
6146C
-40 ～ +125
8 Ld MSOP
M8.118
-40 ～ +125
8 Ld 3x3 DFN
L8.3x3J
ISL6146CFRZ
46CF
ISL6146AEVAL1Z
ISL6146A 評価ボード
ISL6146BEVAL1Z
ISL6146B 評価ボード
ISL6146CEVAL1Z
ISL6146B 評価ボード
Note：
1. テープ＆リールは製品型番の末尾に「-T*」を付加してください。リールの詳細仕様についてはテクニカル・ブリーフ TB 347 を参照し
てください。
2. これら鉛フリーのプラスチック・パッケージ製品には、専用の鉛フリー素材、モールド素材、ダイ・アタッチ素材を採用するとともに、
端子には錫 100％の梨地メッキとアニーリングを実施しています (RoHS 指令に準拠するとともに SnPb ハンダ付け作業と鉛フリー・ハ
ンダ付け作業とも互換性のある e3 端子仕上げ )。インターシルの鉛フリー製品は鉛フリー・ピークリフロー温度では MSL 分類に対応
し、この仕様は IPC/JEDEC J STD-020 の鉛フリー要件と同等か上回るものです。
3. 吸湿性レベル (MSL) については ISL6146 のデバイス情報ページを参照してください。MSL の詳細についてはテクニカル・ブリーフ
TB 363 を参照してください。
3
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2012 年 3 月 30 日
ISL6146
目次
絶対最大定格 ............................................................................................................................................................................ 5
温度情報 ................................................................................................................................................................................... 5
推奨動作条件 ............................................................................................................................................................................ 5
電気的特性 ............................................................................................................................................................................... 5
性能特性 ................................................................................................................................................................................... 8
動作の説明 ............................................................................................................................................................................. 15
動作の概要 ........................................................................................................................................................................ 15
アプリケーション情報 ........................................................................................................................................................... 16
パワーアップに関する考慮事項 ........................................................................................................................................ 16
アプリケーション回路例 ................................................................................................................................................... 16
ISL6146 の評価プラットフォーム ......................................................................................................................................... 18
評価ボードに関する説明と使用方法 ................................................................................................................................. 18
改訂履歴 ................................................................................................................................................................................. 21
製品 ........................................................................................................................................................................................ 21
パッケージ寸法図 (L8.3x3J) .................................................................................................................................................. 22
パッケージ寸法図 (M8.118) ................................................................................................................................................... 23
4
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2012 年 3 月 30 日
ISL6146
絶対最大定格
温度情報
BIAS、VIN、VOUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V ～ +24V
GATE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V ～ 40V
EN、EN、UVLO、OVP . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V ～ +24V
ADJ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V ～ VOUT
FAULT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V ～ VOUT
ESD 定格
人体モデル (JESD22-A114E に従ってテスト済み ) . . . . . . . . . 2.5kV
機械モデル (JESD22-A115-A に従ってテスト済み ) . . . . . . . . 250V
ラッチアップ定格
(JESD-78B; Class 2, Level A に従ってテスト済み ) . . . . . . . . . . 100mA
熱抵抗 ( 代表値 )
θJA ( ℃ /W) θJC ( ℃ /W)
MSOP パッケージ (Note 4、7) . . . . . . . . . .
140
41
DFN パッケージ (Note 5、6) . . . . . . . . . . .
46
5
ジャンクション最高温度 ( プラスチック・パッケージ ) . . . . +150 ℃
保存温度範囲 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -65 ℃～ +150 ℃
鉛フリー・リフロー・プロファイル . . . . . . . . . . 以下の URL を参照
http://www.intersil.com/pbfree/Pb-FreeReflow.asp
推奨動作条件
バイアス電源電圧範囲 . . . . . . . . . . . . . . . . . . . . . . . . . . . . +3V ～ +20V
OR 接続電源電圧範囲. . . . . . . . . . . . . . . . . . . . . . . . . . . . . +1V ～ BIAS
温度範囲 (TA). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -40 ℃～ +125 ℃
注意：過度に長い期間にわたって最大定格点または最大定格付近でモジュールを動作させないでください。そのような動作条件を課すと製品
の信頼性に影響が及ぶ恐れがあるとともに、保証の対象とはならない可能性があります。
Note：
4. θJA は、部品を放熱効率の高い試験基板に実装した状態で、自由大気中で測定した値です。詳細はテクニカル・ブリーフ TB 379 を参照
してください。
5. θJA は、部品を放熱効率の高い「ダイレクト・アタッチ」機能対応の試験基板に実装した状態で、自由大気中で測定した値です。詳細
はテクニカル・ブリーフ TB 379 を参照してください。
6. θJC の測定における「ケース温度」位置は、パッケージ下面のエキスポーズド金属パッドの中心です。
7. θJC の測定における「ケース温度」位置は、パッケージ上面の中心です。
電気的特性 特記のない限り動作条件は次のとおりです。VCC = BIAS = 12V、TA = +25 ℃～ +85 ℃。
太字のリミット値は動作温度範囲 -40 ℃～ +125 ℃に対して適用されます。
SYMBOL
PARAMETERS
TEST CONDITIONS
MIN
(Note 8)
TYP
MAX
(Note 8)
UNITS
1.9
2.5
2.95
V
BIAS
PORL2H
POR Rising
PORHYS
POR Hysteresis
IBIAS_en_18
BIAS Rising, GATE Rising
189
mV
ISL6146A/B BIAS Current
BIAS, VIN = 18V, ADJ, VOUT = 16.98V, enabled
3.6
5
mA
IVIN_en_18
ISL6146A/B VIN Current
BIAS, VIN = 18V, ADJ, VOUT = 16.98V, enabled
25
40
µA
IVIN_en_18
ISL6146C VIN Current
VIN = 18V, ADJ, VOUT = 16.98V, enabled
3
4.5
mA
IVOUT_en_18
ISL6146A/B VOUT Current
BIAS, VIN = 18V, VOUT = 16.98V, enabled
14
20
µA
VOUT_en_18
ISL6146C VOUT Current
VIN = 18V, VOUT = 16.98V, enabled
400
500
µA
ISL6146A/B BIAS Current
BIAS, VIN = 18V, ADJ, VOUT = 16.98V, disabled
1.7
3
mA
IVIN_den_18
ISL6146A/B VIN Current
BIAS, VIN = 18V, ADJ, VOUT = 16.98V, disabled
27
37
µA
IVIN_den_18
ISL6146C VIN Current
VIN = 18V, ADJ, VOUT = 16.98V, disabled
1.3
1.5
mA
IVOUT_den_18
ISL6146A/B VOUT Current
BIAS, VIN = 18V, VOUT = 16.98V, disabled
14
20
µA
IVOUT_den_18
ISL6146C VOUT Current
VIN = 18V, VOUT = 16.98V, disabled
385
500
µA
BIAS to GATE Delay
BIAS > PORL2H to GATE Rising
150
210
µs
VGH_3
Charge Pump Voltage
VIN, BIAS = 3V VIN - VOUT > VFWD_HR
VIN+5V
VIN +7V
VIN+10.5V
V
VGH_12
Charge Pump Voltage
VIN, BIAS = 12V VIN - VOUT > VFWD_HR
VIN+9V
VIN +10V
VIN+17.5V
V
VGH_18
Charge Pump Voltage
VIN, BIAS = 18V VIN - VOUT > VFWD_HR
VIN+9V
VIN +10V
VIN+18V
V
VGL
Low Voltage Level
VIN - VOUT < 0V
0
0.1
V
IPDL
Low Pull-Down Current
VIN = 12V, VOUT = 12.2V ADJ = 11V
5
8.4
13
mA
IPDH
High Pull-Down Current
VIN falling from 12V to 10V in 2µs
3.5
6.5
IBIAS_den_18
tBIAS2GTE
GATE
5
A
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2012 年 3 月 30 日
ISL6146
電気的特性 特記のない限り動作条件は次のとおりです。VCC = BIAS = 12V、TA = +25 ℃～ +85 ℃。
太字のリミット値は動作温度範囲 -40 ℃～ +125 ℃に対して適用されます。( 続き )
SYMBOL
PARAMETERS
TEST CONDITIONS
MIN
(Note 8)
TYP
MAX
(Note 8)
UNITS
ttoff
Fast Turn-off Time
VIN = VBIAS = 12V, VGATE = 18V to 10V,
CGATE = 57nF
65
130
ns
ttoffs
Slow Turn-off Time
VIN = VBIAS = 12V, VGATE = 18V to 10V,
CGATE = 57nF
58
80
µs
Turn-On Current
BIAS = 12V, VG = 0V
1
mA
BIAS = 12V, VG = 20V
0.15
mA
ION
VVG_FLTr
GATE to VIN Rising Fault Voltage GATE > VIN, enabled, fault is asserted
320
440
560
mV
VVG_FLTf
GATE to VIN Falling Fault
Voltage
GATE > VIN, enabled, fault is asserted
140
220
300
mV
CONTROL AND REGULATION I/O
VRr
Reverse Voltage Detection
Rising VOUT Threshold
VOUT rising
35
57
79
mV
VRf
Reverse Voltage Detection
Falling VOUT Threshold
VOUT falling
10
30
51
mV
tRs
Reverse Voltage Detection
Response Time
VFWD_VR
Amplifier Forward Voltage
Regulation
VOS_HS
VTH(HS5k)
VTH(HS100k)
10
ISL6146 controls voltage across FET VDS to
VFWD_VR during static forward operation at loads
resulting in Id*rDS(ON) < VFWD_VR
11
19
28
mV
HS Comparator Input Offset
Voltage
-14
0.7
14
mV
ADJ Adjust Threshold with 5k to RADJ = 5kΩ to GND
GND
0.57
0.8
1.1
V
10
40
95
mV
ADJ Adjust Threshold with 100k RADJ = 100kΩto GND
to GND
HS Comparator Response Time
VOUT > VIN, 1ns transition, 5V differential
VFWD_FLT
VIN to VOUT Forward Fault
Voltage
VIN > VOUT, GATE is fully on, fault is asserted
VFWD_FLT_HYS
VIN to VOUT Forward Fault
Voltage Hysteresis
VIN > VOUT, GATE is fully on, fault is deasserted
IFLT_SINK
FAULT Sink Current
BIAS = 18V FAULT = 0.5V, VIN < VOUT, VGATE = VGL
IFLT_LEAK
FAULT Leakage Current
FAULT = “VFLT_H”, VIN > VOUT, VGATE = VIN + VGQP
tFLT_L2H
FAULT Low to High Delay
tFLT_H2L
FAULT High to Low Delay
tHSpd
µs
170
330
450
ns
570
mV
44
mV
9
mA
FAULT OUTPUT
5
0.04
10
µA
GATE = VGQP to FAULT = HIGH
10
23
µs
GATE = VIN to FAULT = LOW
1.7
3
µs
606
631
mV
ENABLE UVLO/OVP/ADJ INPUTS
VthRa
VthR_hysa
VthFb
VthF_hysb
VthFc
VthF_hysc
VthRc
ISL6146A EN Rising Vth
580
ISL6146A EN Vth Hysteresis
ISL6146B EN Falling Vth
-90
580
ISL6146B EN Vth Hysteresis
ISL6146C OVP Falling Vth
6
631
+90
580
ISL6146C OVP Vth Hysteresis
ISL6146C UVLO Rising Vth
606
mV
606
mV
631
+90
580
606
mV
mV
mV
631
mV
FN7667.1
2012 年 3 月 30 日
ISL6146
電気的特性 特記のない限り動作条件は次のとおりです。VCC = BIAS = 12V、TA = +25 ℃～ +85 ℃。
太字のリミット値は動作温度範囲 -40 ℃～ +125 ℃に対して適用されます。( 続き )
SYMBOL
PARAMETERS
TEST CONDITIONS
MIN
(Note 8)
TYP
MAX
(Note 8)
UNITS
VthR_hysc
ISL6146C UVLO Vth Hysteresis
-90
tEN2GTER
EN/UVLO Rising to GATE Rising
Delay
10
12
µs
EN/OVP Falling to GATE Rising
Delay
9
12
µs
EN/UVLO Falling to GATE Falling
Delay
2
4
µs
EN/OVP Rising to GATE Falling
Delay
2
4
µs
tEN2GTEF
mV
Ren_h
ENABLE Pull-Down Resistor
ISL6146A
2
MW
Ren_l
ENABLE Pull-Up Resistor
ISL6146B
2
MW
Vadj
ADJ Pin Voltage
RADJ 5kΩ to 100kΩ
0.4
V
Radj
ADJ Pull-Up Resistor
Internal ADJ Pull-up Resistor to VOUT
3.85
MW
OTS
Over-Temperature Sense
Fault signals in operation
140
℃
OTSHYS
Over-Temperature Sense
Hysteresis
20
℃
HTS
High Temperature Sense
125
℃
Fault signals upon enabling
Note：
8. データシートのリミット値に対する整合性は、製造時テスト、特性評価、設計のいずれか 1 つまたは複数によって保証されています。
7
FN7667.1
2012 年 3 月 30 日
ISL6146
性能特性
4.0
3.0
2.0
18V DISABLED
12V DISABLED
3V DISABLED
35
-40
25
85
TEMPERATURE (°C)
3V ENABLED
25
18V DISABLED
12V DISABLED
3V DISABLED
20
VOUT CURRENT
10
125
図 3. ISL6146A/B の BIAS 電流と ISL6146C の VIN 電流 vs 温度
-40
25
85
TEMPERATURE (°C)
125
図 4. ISL6146A/B/C の VIN 電流と VOUT 電流 vs 温度
35
2.60
BIAS = 18V
2.55
30
2.50
BIAS = 12V
25
POR Vth RISING
2.45
VPOR Vth (V)
HARD ON GATE VOLTAGE (V)
12V ENABLED
30
15
1.5
1.0
18V ENABLED
VIN CURRENT
VIN/VOUT CURRENT (mA)
IBIAS/IVIN CURRENT (mA)
3.5
2.5
40
18V ENABLED
12V ENABLED
3V ENABLED
20
15
BIAS = 3V
10
2.40
2.35
2.30
2.25
POR Vth FALLING
2.20
2.15
5
2.10
0
-40
25
85
2.05
125
-40
図 5. GATE 電圧 vs 温度
85
125
図 6. POR Vth の立ち上がり / 立ち下がり電圧
0.74
0.70
0.72
0.65
EN DEASSERT RISING Vth
0.70
EN ASSERT RISING Vth
0.68
0.55
EN Vth (V)
0.60
EN Vth (V)
25
TEMPERATURE (°C)
TEMPERATURE (°C)
EN DEASSERT FALLING Vth
0.50
0.66
0.64
0.62
0.60
EN ASSERT FALLING Vth
0.58
0.45
0.56
0.40
-40
25
85
TEMPERATURE (°C)
図 7. ISL6146A の EN Vth vs 温度
8
125
0.54
-40
25
85
125
TEMPERATURE (°C)
図 8. ISL6146B の EN Vth vs 温度
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2012 年 3 月 30 日
ISL6146
性能特性 ( 続き )
750
1.3
VG = 0V
OVP RISING
GATE TURN-ON CURRENT (mA)
OVP AND UVLO Vth (mV)
700
650
600
UVLO RISING AND OVP FALLING
550
500
450
UVLO FALLING
-40
25
85
TEMPERATURE (°C)
1.1
0.9
0.7
0.5
0.3
0.1
125
7.0
10
6.5
9
6.0
5.5
5.0
4.5
4.0
3.5
3.0
2.5
2.0
-40
25
85
TEMPERATURE (°C)
7
6
5
4
3
2
1
0
125
-40
25
85
TEMPERATURE (°C)
125
図 12. GATE の低速ターンオフ電流
56.0
45
55.5
40
55.0
RESPONSE TIME (µs)
REVERSE DETECTION VOLTAGE (mV)
125
8
図 11. GATE のハードターンオフ電流
54.5
54.0
53.5
53.0
35
30
25
20
52.5
52.0
25
85
TEMPERATURE (°C)
図 10. GATE のターンオン電流、VIN = 12V
GATE PULL-DOWN CURRENT (mA)
GATE PULL-DOWN CURRENT (A)
図 9. ISL6146C の UVLO/OVP Vth vs 温度
-40
-40
25
85
TEMPERATURE (°C)
図 13. 逆電圧検出 Vth の増加
9
125
15
-40
25
85
TEMPERATURE (°C)
125
図 14. 逆電圧の応答時間
FN7667.1
2012 年 3 月 30 日
ISL6146
性能特性 ( 続き )
3
300
280
260
RESPONSE TIME (ns)
OFFSET VOLTAGE (mV)
2
1
0
-1
240
220
200
180
160
140
-2
120
-3
-40
25
85
TEMPERATURE (°C)
100
125
図 15. 高速コンパレータのオフセット電圧
700
1.000
600
0.999
RELATIVE RATIO
HS COMP ADJUST VTH (mV)
1.001
RADJ TO GND = 5kΩ
500
400
300
200
0.998
0.997
0.996
0.995
100
0.994
RADJ TO GND = 100kΩ
-40
25
85
TEMPERATURE (°C)
125
0.993
図 17. 高速コンパレータの可変 Vth
3
12
BIAS VOLTAGE (V)
18
図 18. EN/EN/OVP/UVLO Vth のデルタ vs BIAS = 12V に
正規化された BIAS 電圧
21.0
465
20.8
460
20.6
VIN - VOUT FAULT VTH (mV)
VIN TO VOUT FWD VOLTAGE REG (mV)
125
1.002
800
20.4
20.2
20.0
19.8
19.6
19.4
455
450
445
440
435
430
425
19.2
19.0
25
85
TEMPERATURE (°C)
図 16. 高速コンパレータの応答時間
900
0
-40
-40
25
85
TEMPERATURE (°C)
図 19. 順方向電圧レギュレーション
10
125
420
-40
25
85
TEMPERATURE (°C)
125
図 20. VIN - VOUT 順方向 FAULT 電圧
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ISL6146
性能特性 ( 続き )
GATE 2
GATE1
GATE 2
GATE1
IIN2
IIN1
IIN1
IIN2
図 21. ISL6146C の低速ランプ接続、12V OR 接続
GATE1
GATE 2
図 22. ISL6146C の低速ランプ切断、12V OR 接続
GATE 2
GATE1
IIN2
IIN1
IIN2
IIN1
図 23. ISL6146C のホットスワップ接続、12V OR 接続
図 24. ISL6146C のホットスワップ切断、12V OR 接続
GATE
GATE
EN/UVLO
EN/UVLO
図 25. ISL6146A の EN/ISL6146C の UVLO ～ GATE の
オンディレイ
11
図 26. ISL6146A の EN/ISL6146C の UVLO ～ GATE の
オフディレイ
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ISL6146
性能特性 ( 続き )
GATE
GATE
EN
EN
図 27. ISL6146B の EN ～ GATE のオンディレイ
図 28. ISL6146B の EN ～ GATE のオフディレイ
GATE
OVP
OVP
GATE
図 29. ISL6146C の OVP ～ GATE のオンディレイ
VIN RISING THROUGH BOTH THE PROGRAMMED UVLO
AND OVP LEVELS. GATE TURNS-ON AS VIN EXCEEDS 10V
THEN TURNS-OFF AS VIN EXCEEDS 15V
図 30. ISL6146C の OVP ～ GATE のオフディレイ
VIN FALLING THROUGH BOTH THE PROGRAMMED OVP
AND UVLO LEVELS. GATE TURNS-ON AS VIN > 13V THEN
TURNS-OFF AS VIN > 8.3V
VIN
GATE
図 31. ISL6146C の立ち上がり VIN における UVLO/OVP 機能
12
GATE
VIN
図 32. ISL6146C の立ち下がり VIN における OVP/UVLO 機能
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2012 年 3 月 30 日
ISL6146
性能特性 ( 続き )
VIN RISING TO <2.5V WHEN
GATE BECOMES ACTIVE
GGATE
AT E
V VIN
IN
VOUT
VO U T
GATE
VIN
図 33. BACK-TO-BACK FET のターンオンの詳細
GATE FAST OFF, ~200ns FALL TIME
~70ns FROM 20V TO 12.6V ACROSS 57nF
GATE OUTPUT SINKING ~ 6A
図 34. ISL6146 の立ち上がり POR Vth
VOUT
HIGH SPEED COMPARATOR Vth = VOS(HS)
GATE1
VIN1 SHORTED
TO GND
GATE2
図 35. GATE = 57nF での高速 GATE ターンオフ
VOUT
HIGH SPEED COMPARATOR Vth = 800mV
GATE1
図 36. VIN を GND に短絡し、ADJ を VOUT に
短絡した場合の応答
VOUT
HIGH SPEED COMPARATOR Vth = 40mV
GATE1
VIN1 SHORTED
TO GND
VIN1 SHORTED
TO GND
GATE2
GATE2
図 37. VIN を GND に短絡し、ADJ を 5kΩ 抵抗経由で
GND に接続した場合の応答
13
図 38. VIN を GND に短絡し、ADJ を 100kΩ 抵抗経由で
GND に接続した場合の応答
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ISL6146
性能特性 ( 続き )
VIN
VIN
VOUT
FLT
GATE
VIN - VOUT
図 40. フォルト・アサート VIN - VOUT > VFWD_FLT
35
40
30
35
25
% OF DISTRIBUTION
% OF DISTRIBUTION
図 39. BIAS = 12V、無負荷時に VIN を GATE にホットスワップ
20
15
10
25
20
15
10
5
0
30
5
-1
0
1
2
3
4
5
HS COMP ADJUST VTH (mV)
6
7
0
17
図 41. 高速コンパレータのオフセット電圧の分布
18
19
20
VFWD_VR (mV)
21
22
図 42. 順方向レギュレーション電圧の分布
40
35
VDS
% OF DISTRIBUTION
30
+
0V
VR
25
tHSpd
20
15
20V
VGATE
10
5
0
50
52
54
56
58
60
62
64
VRr (mV)
図 43. 逆検出立ち上がり電圧の分布
14
66
68
12.6V
VBIAS = VIN = 12V
tOFF
図 44. 高速ランプ逆電圧保護のタイミング図
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2012 年 3 月 30 日
ISL6146
動作の説明
動作の概要
冗長配電システムでは、同様の電位を持つ並列電源がそれぞ
れ各種のアクティブ / パッシブ電流共有機能を通じて負荷電
流の増加をもたらしています。いずれかの電源が共通バス電
圧を下回った場合や、重大な障害を引き起こした場合、通
常、OR 接続パワー・ダイオードを利用して逆電流を防止し
ます。ただし、ディスクリート OR 接続ダイオード・ソリュー
ションの使用には、いくつかの大きな欠点があります。第 1
の欠点として、システムの電力が増すにつれ OR 接続ダイ
オードにおける電力損失が増加します。ISL6146 の使用が想
定されている最小電圧では、OR 接続ダイオードにおける電
圧損失がかなりの割合を占め、70％近くに達することもあり
ます。OR 接続ダイオードのもう 1 つの欠点は、システム電
源の可用性と信頼性を低下させる電流パスの短絡やオープ
ンを検出できないことです。ダイオードのオープンは、障害
の 1 つとしてシステムを縮小させ、ダイオードが短絡する
と、システムの電源保護が無効になります。
ISL6146 などのアクティブ OR 接続 FET コントローラを利用
すれば、こうした問題を解決できます。FET の両端間電圧は
ダイオードの順バイアス電圧よりはるかに低い、低オン抵抗
FET を採用することで、効率的なシステム設計が可能になり
ます。また、ISL6146 は専用のフォルト (FAULT) 出力ピンを
備えています。このピンは、ダイオードでは不可能な条件付
きフォルト短絡や FET フォルト短絡の発生時に通知します。
ISL6146 は、3V 以上の独立したバイアス電源と組み合わせ
ることで最小 1V の電圧同士を OR 接続できるように設計さ
れています。また、公称電源範囲の 3V ～ 20V からバイアス
および OR 接続を行います。
単一 FET 構成では、VIN ピンに印加されると、FET ボディ・
ダイオードが導通し、共通バス回路上に接続されたすべての
ISL6146 に VOUT ピン経由でバイアスを供給します。個別の
電源電圧が上昇し立ち上がり POR スレッショルドを超えた
時点で、ISL6146 の内蔵チャージポンプが起動し、フロー
ティング・ゲートドライブ電圧を外付け N チャネル OR 接続
MOSFET に供給します。このようにして VIN が VOUT を上
回ると、FET がターンオンになります。ISL6146 は、OR 接
続 FET のドレインとソースを継続的にモニタリングするほ
か、逆電流超過状態を通知する逆電圧 (N チャネル MOSFET
の VOUT - VIN) 検出スレッショルド (VR) も備えています。
このスレッショルドを超過すると、ISL6146 は GATE ピンを
GND までプルダウンして OR 接続 FET をターンオフにしま
す。また、重大な VIN 障害に備えて高速 VOUT > VIN 過渡電
圧保護機能も搭載しています。さらに、ISL6146 の ADJ ピン
を外付け抵抗経由で GND に接続すると、VIN - VOUT 逆電圧
スレッショルド (VR Vth) を調整できます。このように VIN VOUT 電圧スレッショルド・レベルを調整し、通常のシステ
ム電圧変動に対する補償を行えば、ISL6146 による不必要な
応答を防げます。
VIN - VOUT VR スレッショルド全体は、内部オフセットと外
部設定 VR スレッショルドの合計になります。
15
VOUT が VIN を上回った状態になると、ISL6146 は高速コン
パレータ (HSCOMP) が起動されているかどうかに応じて、
GATE ピンで高電流または低電流プルダウン動作を行いま
す。HSCOMP は FET の VDS の継続的なサンプリングによっ
て、VR が 1μs 以内に発生したかどうかを判断し、1μs 以内
であれば、高プルダウン電流を用いて OR 接続 FET をターン
オフにします。VIN の立ち下がり遷移が 1μs 未満の場合 ( す
なわち、電源に重大な障害が発生した場合 )、HSCOMP は短
絡した電源の OR 接続 MOSFET を 300ns 以内にターンオフ
して、個別電源の短絡から共通バスを保護します。その結
果、故障した電源への逆電流に対して共通バス電圧を完全に
保護します。
適切な VIN > VOUT の関係が再確立されると、ISL6146 は FET
を再びターンオンにします。
FAULT ピンはアクティブ Low のオープン・ドレイン出力で、
以下のようなフォルトまたは特定の条件が発生したことを
通知します。
• GATE がオフ (GATE < VIN + 0.2V)。非導通状態
( フォルトではなく、オンになっていない状態 )
• オンのときに VIN - VOUT > 0.57V になるフォルト
• ボディ・ダイオードの導通による FET のオープン
• 過剰な FET 電流
• 以下の FET フォルトを検出および通知
- G-D。ゲートが Q ポンプ電圧を駆動不能
- G-S。ゲートが Q ポンプ電圧を駆動不能
- D-S の短絡。GATE がオフのときに VDS < 2V
- VIN < POR
- VIN の喪失
- VIN が GND に短絡
ISL6146C では、VIN が設定された UVLO レベルと OVP レベ
ルの間にない場合も、条件付きフォルトが通知されます。
ISL6146 は、20 ℃のヒステリシスが設定された約 +140 ℃の
オンチップ過熱フォルト・スレッショルドを備えています。
ISL6146 自体はほとんど熱を発しませんが、FET などが近接
している周囲環境に対して動作します。
ISL6146A と ISL6146B は、それぞれ極性が異なるイネーブル
入力を備えたバリエーションです。イネーブル入力は、信号
による電流パスへの割り込みが必要な場合に使用されます。
2 つの FET を直列に接続し、いずれの方向にも電流が遮断で
きるようにボディ・ダイオードを配置することにより、この
機能を実現します。これは、OR 接続ダイオードから置き換
えた場合の優位点になります。
ISL6146C では、プログラム可能なアンダーボルテージ・ロッ
クアウト (UVLO) 入力とプログラム可能な過電圧保護 (OVP)
入力が採用されています。これらの入力を利用した場合は、
モニタリング対象の電圧が設定された下限レベルと上限レ
ベルの間にあるときのみ、GATE のターンオンが可能です。
この用途には back-to-back FET 構成が使用されます。電流パ
スへの割り込みが必要ない場合は、EN、UVLO、OVP の各
入力をすべて無効にできます。
FN7667.1
2012 年 3 月 30 日
ISL6146
アプリケーション情報
パワーアップに関する考慮事項
BIAS と VIN の制約
VIN 電源が BIAS 電源から独立している場合、パワーアップ
後は常時、BIAS 電圧は VIN 電圧と同等以上でなければなり
ません。
ISL6146 のバイアスと OR 接続電源の両方に単一の電源を使
用する場合、VIN ピンと BIAS ピンの間に値の低い抵抗を接
続して、ある程度の絶縁やデカップリングを確保すると、OR
接続電源で電圧ドループやサージが発生してもチップバイ
アスをサポートできます。これは必須ではありませんが、特
にノイズの多い環境では、設計上の有効な慣例といえます。
FET ～ IC 間の推奨レイアウト
FET から ISL6146 の VIN ピンと VOUT ピンまでの接続につ
いては、FET のドレイン / ソース PCB パッドのできる限り近
くでケルビン接続を行い、大電流時に発生するトレース抵抗
によるエラーを防止する必要があります。特に back-to-back
FET 構成で高精度電圧センスを実現するには、この接続配置
がきわめて重要です。同様に、OVP、UVLO、ADJ からの接
続も最適な精度を得る上で重要です。
高速コンパレータの逆電圧スレッショルドの調整
ISL6146 では、高速コンパレータの逆電圧検出スレッショル
ド (VR Vth)、つまり VOUT - VIN の差を調整できます。
ADJ ピンには 2 つの構成があります。
1. ADJ を VOUT に接続：この接続では、高速コンパレー
タのスレッショルドが高速コンパレータの入力に固有
のエラーと等しくなります。これはデフォルトの状態
であり、最も多く使用される構成です。
2. ADJ ピンとグラウンドの間に単一の抵抗を接続：高速
コンパレータのスレッショルドは VOUT - 4k/RADJ と等
しくなります (4k = 0.4(VADJ)*10kΩ)。
した がって高速コン パレー タのス レッショ ルドの差は、
100kΩ RADJ の場合は 40mV、5kΩ RADJ の場合は約 800mV
になります。
この電圧調整での推奨抵抗範囲は 5kΩ ～ 100kΩ です。
パワーアップ初期段階では、高速コンパレータのスレッショ
ルドは内部デバイスエラー向けのデフォルト設定になって
いますが、関連回路の準備が整うと、ユーザー設定スレッ
ショルドに移行します。POR 開始後に回路がデフォルト設定
からユーザー設定スレッショルドに切り替わるまで、約
20μs かかります。
GNDとの間に抵抗を接続したADJピンから流出する電流は、
ADJ 抵抗 (0.4V) と等しくなります。
この構成では、2 つの FET をオンにするので、より高い電圧
が必要になる代わりに、イネーブル入力によっていずれかの
パスを強制する方法が実現できます。ただし、FET のオン /
オフのタイミングが問題になります。ターンオフが早すぎた
場合や、ターンオンによって負荷に対する電力が一時的に不
十分になる前に、過剰な VOUT 電圧ドループが発生しないよ
うにする必要があります。
アプリケーション回路例
ISL6146 に使用可能な基本構成は、以下の 4 種類です。
1. BIAS と VIN が共通、電圧が 3V 以上
2. 3V 未満の超低 OR 接続電圧動作、BIAS が 3V 以上
3. 電圧ウィンドウ内動作
4. 電流パスを EN 入力信号または最小電圧状態によって
制御
上記の各構成では、前述のように ADJ 入力を VOUT に接続、
または抵抗経由で GND に接続することにより、高速コンパ
レータ(HS COMP) の逆電圧スレッショルドを調整できます。
また電圧ウィンドウも、前述のように UVLO 入力、OVP 入
力、抵抗分圧回路によって最小 / 最大動作電圧を調整できま
す。さらに、ソフトスタート、ターンオン、ターンオフの特
性も調整可能です。
用意されている 3 種類の評価プラットフォームでは、4 種類
の基本構成を再現できるほか、その他の各種性能特性の調整
も可能です。
BIAS
VOLTAGE
>3V
+
VERY LOW
VOLTAGE
DC - DC
(1V-3V)
VIN
BIAS
EN
VOUT
ADJ
ISL6146A
FLT
C
O
M
M
O
N
P
O
W
E
R
B
U
S
-
+
Q2
C
O
M
M
O
N
+
VIN
VERY LOW
VOLTAGE
DC - DC
(1V-3V)
BACK-TO-BACK FET 構成
16
GATE
GND
GATE
BIAS
VOUT
ADJ
ISL6146A
FLT
EN
back-to-back FET 構成を採用する場合、最大電流負荷時の両
方の FET の両端間電圧が最小順方向電圧フォルト・スレッ
ショルド (400mV) より低くなるように FET を選択し、不要
なフォルト通知を回避する必要があります。
+
Q1
GND
P
O
W
E
R
B
U
S
-
図 45. 低電圧アプリケーション
FN7667.1
2012 年 3 月 30 日
ISL6146
1 ページに示した図 1 の回路は、3V 超～ 20V の電圧の OR
接続に使用される基本回路です。
図 45 の ISL6146A アプリケーションは、1V ～ 3V の超低電
圧の OR 接続に使用される構成です。図に示したように、
GND との間に単一の抵抗を接続した ADJ 入力も使用されて
います。この方式では、高速コンパレータを起動し GATE 出
力をプルダウンするまでの VOUT > VIN のレベルをプログラ
ムすることにより、システムでの通常の電圧変動に対応して
います。
注意すべき点として、いずれの回路でも、EN 入力または EN
入力はデフォルトでイネーブルであり、電流パスのオン / オ
フ制御は備えていません。これを正しく設定しないと、ボ
ディ・ダイオードが導通し、フォルトが通知されます。
VIN 端子、VOUT 端子と FET の接続および GND 端子と ADJ
端子の接続は、FET の両端間電圧を正しくモニタリングし
VR スレッショルドを検出するため、浮遊抵抗効果を除去す
るのに必要なケルビン接続を強調して描かれています。
Q1
Q2
GATE
UVLO
VOLTAGE
DC - DC
3V-20V
VOUT
ADJ
ISL6146C
OVP
FLT
GND
VIN
C
O
M
M
O
N
P
O
W
E
R
+
Q4
C
O
M
M
O
N
+
VOLTAGE
DC - DC
3V-20V
GATE
UVLO
VOUT
ADJ
ISL6146C
OVP
Q1
FLT
GND
P
O
W
E
R
B
U
S
Q2
+
C
O
M
M
O
N
+
VERY LOW
VOLTAGE
DC - DC
(1V-BIAS)
VIN
GATE
VOUT
BIAS
P
O
W
E
R
ADJ
ISL6146A/B
GND
FLT
EN/EN
-
Q3
B
U
S
-
Q3
DISTRIBUTED
VOLTAGE
>3V
+
+
VIN
back-to-back FET 構成を採用する際は、ON フォルト時に VIN
- VOUT > 0.5V をトリップすることを避けるため、(2rDS(ON)
+ PCB IR) ILOAD < 0.5V になる FET を選択する必要がありま
す。
ENABLED
WHEN
SIGNALED
+
Q4
C
O
M
M
O
N
+
VERY LOW
VOLTAGE
DC - DC
(1V-BIAS)
VIN
GATE
-
VOUT
BIAS
P
O
W
E
R
ADJ
ISL6146A/B
GND
B
U
S
FLT
EN/EN
ENABLED
WHEN
SIGNALED
B
U
S
図 47. オン / オフ制御アプリケーション
図 47 のアプリケーションは、ISL6146A または ISL6146B を
使用し、電源から負荷への導通パスを開閉する信号入力とし
て EN ピンや EN ピンを利用しています。このような機能は
1V ～ 20V の OR 接続に対して実装できます。図に示されて
いるのは 3V 未満での OR 接続です。
イネーブル入力信号は、N+1 個の ISL6146 全体にわたって同
時に発信できます。
放熱用に必要ではありませんが、DFN EPAD を GND に接続
してください。
-
図 46. ISL6146C のアプリケーション例
図 46 の ISL6146C アプリケーションは、VIN 範囲が 3V ～
20V に制限されており、UVLO 入力や OVP 入力とその機能
を利用するには back-to-back FET 構成にする必要がありま
す。VIN 電圧が最小設定電圧を上回ると、関連する OR 接続
FET がターンオンになり、最小電圧要件が満たされなくなる
か、VIN 電圧が最大設定を超えるまで、オン状態を維持しま
す。最小 / 最大設定電圧レベルは、抵抗分圧回路を UVLO ピ
ンと OVP ピンに接続して調整します。各レベルは、IC の動
作制約のほか、負荷に対する導通パスの損失も考慮に入れて
設定する必要があります。
17
FN7667.1
2012 年 3 月 30 日
ISL6146
ISL6146 の評価プラットフォーム
評価ボードに関する説明と使用方法
3 種類の ISL6146 評価ボードでは、前述の 4 種類のアプリ
ケーション構成を再現できます。すべてのボードでは ADJ
が VOUT に短絡されており、選択した抵抗を ADJ と GND の
間に配置できるよう PCB を考慮しているので、HS COMP Vth
のスレッショルドの調整が可能です。同様に VIN が BIAS に
接続されていますが、3V 未満の電源を OR 接続する場合や、
VIN 電圧と BIAS 電圧を分ける場合は、個別に BIAS 電圧を
供給できます。
ISL6146AEVAL1Z は、1.2V のヒステリシスが設定された
8.5V の最小ターンオン・スレッショルドを備えています。
ISL6146BEVAL1Z は、最小限の機能で最大限の性能を発揮
する、3V ～ 20V 対応の OR 接続 FET コントローラとして構
成されています。
図 48. ISL6146AEVAL1Z の写真
18
ISL6146CEVAL1Z は、10.8V の下限ターンオン・スレッショ
ルドと 14.9V の上限ターンオフ・スレッショルドを備えてい
ます。
3 種類のボードはいずれも、大電流の評価に適した 50A 対応
FET と、ほとんどの電源システム設計で見られる最小限の入
出力バルク・コンデンサ容量を備えています。
BIAS と VIN 電圧を決定し、評価対象アプリケーションでの
必要に応じて評価ボードを設定すると、ボードへの電源投入
の準備が整います。
BIAS と VIN を分ける場合は、まず BIAS と記載されたテス
トポイント経由で BIAS 電圧を印加してから、VIN 電圧を印
加してください。次に、電流負荷を最大 50A にした状態で、
設定されたテストポイントのモニタリングを行い、製品の性
能を評価します。
図 48 ～ 53 では、3 種類の代表的なアプリケーションに向け
た 3 種類の ISL6146 評価ボードを写真と回路図で示していま
す。
図 49. ISL6146AEVAL1Z の回路図
FN7667.1
2012 年 3 月 30 日
ISL6146
図 50. ISL6146BEVAL1Z の写真
図 52. ISL6146CEVAL1Z の写真
19
図 51. ISL6146BEVAL1Z の回路図
図 53. ISL6146CEVAL1Z の回路図
(UVLO と OVP のテストポイント・ラベルを入れ替えてあります )
FN7667.1
2012 年 3 月 30 日
ISL6146
図 54 の切り替え回路は、プログラム可能なスレッショルド・
レベルに基づいて外部電圧を検出します。印加された外部電
圧 VEXT は、スレッショルド・レベルを超えると出力に供給
します。VOUT が VBATT を下回った時点で、出力が VBATT
レベルに切り替わります。
R1 と R2 は、外部電圧を出力に供給する上で事前設定が必要
な VEXT レベルをプログラムします。
VBATT が VEXT を超える可能性がある場合、VEXT への電流
の流入を防ぐには Q3 が必要です。VBATT 電圧に関わらず Q1
がオンになると、Q3 は OFF となります。
Q1
VEXT
3V - 24V
SWITCHED
OUTPUT
Q2
Q3
VBATT
3V-20V
ISL6146 のバイアスは、共通ドレイン・ノードから取得し、
いずれかのソースから常時十分なバイアスを確保します。
VIN
GATE
FLT
BIAS
R1
ISL6146B
EN
VOUT
ADJ
GND
R2
図 54. ISL6146B の外部切り替えの回路図
表 2. ISL6146xEVALZ の BOM ( 部品リスト )
REFERENCE DESIGNATOR
VALUE
DESCRIPTION
MANUFACTURER
PART NUMBER
ISL6146AEVAL1Z
U1, U2
Q1, Q2, Q11, Q12
ISL6146A ORing FET Controller
Intersil
30V, 50A FET
Various
R1, 11
66.5kW
RES, SMD, 0603, 1%
Generic
R2, R12, R6, R16
4.99kW
RES, SMD, 0603, 1%
Generic
R3, R13
10W
RES, SMD, 0603, 1%
Generic
R4, R14
0W
RES, SMD, 0603, 1%
Generic
R5, R15
DNP
RES, SMD, 0603, 1%
Generic
R7, R17
10kW
RES, SMD, 0603, 1%
Generic
C1, C11, C5 C15
100µF
Alum. Elect SMD Cap
Generic
C2, C3, C12 C13
1µF
CAP, SMD, 0603, 50V, 10%
Generic
C4, C14
DNP
CAP, SMD, 0603, 50V, 10%
Generic
Test Point
Generic
Banana Jack
Generic
ISL6146B ORing FET Controller
Intersil
30V, 50A FET
Various
TPx
Jx
ISL6146AFUZ
ISL6146BEVAL1Z
U1, U2
Q1, Q11
R4, R14
4.99kW
RES, SMD, 0603, 1%
Generic
R1, R10
10W
RES, SMD, 0603, 1%
Generic
R2, R12
0W
RES, SMD, 0603, 1%
Generic
R3, R13
DNP
RES, SMD, 0603, 1%
Generic
R5, R15
10kW
RES, SMD, 0603, 1%
Generic
C1, C11, C5 C15
100µF
ALum. Elect SMD Cap
Generic
C2, C3, C12 C13
1µF
CAP, SMD, 0603, 50V, 10%
Generic
C4, C14
DNP
CAP, SMD, 0603, 50V, 10%
Generic
Test Point
Generic
Banana Jack
Generic
TPx
Jx
20
ISL6146BFUZ
FN7667.1
2012 年 3 月 30 日
ISL6146
表 2. ISL6146xEVALZ の BOM ( 部品リスト ) ( 続き )
REFERENCE DESIGNATOR
VALUE
DESCRIPTION
MANUFACTURER
PART NUMBER
ISL6146CEVAL1Z
U1, U2
Q1, Q2, Q11, Q12
R1, 11
93.1kW
ISL6146C ORing FET Controller
Intersil
30V, 50A FET
Various
RES, SMD, 0603, 1%
Generic
R2, R12
1.4kW
RES, SMD, 0603, 1%
Generic
R3, R13
4.53kW
RES, SMD, 0603, 1%
Generic
R4, R14
0W
RES, SMD, 0603, 1%
Generic
R5, R15
DNP
RES, SMD, 0603, 1%
Generic
R6, R16
4.99kW
RES, SMD, 0603, 1%
Generic
R7, R17
10kW
RES, SMD, 0603, 1%
Generic
C1, C11, C3 C13
100µF
ALum. Elect SMD Cap
Generic
C2, C12
1µF
CAP, SMD, 0603, 50V, 10%
Generic
Test Point
Generic
Banana Jack
Generic
TPx
Jx
ISL6146CFUZ
改訂履歴
この改訂履歴は参考情報として掲載するものであり、正確を期すように努めていますが、内容を保証するものではありませ
ん。最新のデータシートについてはインターシルのウェブサイトをご覧ください。
日付
レビジョン
2012/2/27
FN7667.1
変更点
3 ページの「注文情報」から「MSOP パッケージ製品は近日発売」の Note を削除。14 ページに図
42 と 43 を追加
2011/12/16
FN7667.0
初版
製品
インターシルは、高性能アナログ、ミクストシグナルおよびパワーマネジメント半導体の設計、製造で世界をリードする企
業です。インターシルの製品は、産業用機器、インフラ、パーソナル・コンピューティング、ハイエンド・コンシューマの
分野で特に急速な成長を遂げている市場向けに開発されています。製品ファミリの詳細は、www.intersil.com/product_tree/ を
ご覧ください。
* ISL6146 に関するアプリケーション情報、関連ドキュメント、関連部品は、www.intersil.com 内の ISL6146 のページを参照
してください。
本データシートに関するご意見は www.intersil.com/askourstaff へお寄せください。
信頼性に関するデータは rel.intersil.com/reports/search.php を参照してください。
そのほかの製品については www.intersil.com/product_tree/ を参照してください。
インターシルは、www.intersil.com/design/quality/ に記載の品質保証のとおり、
ISO9000 品質システムに基づいて、製品の製造、組み立て、試験を行っています。
インターシルは、製品を販売するにあたって、製品情報のみを提供します。インターシルは、いかなる時点においても、予告なしに、回路設計、ソフ
トウェア、仕様を変更する権利を有します。製品を購入されるお客様は、必ず、データシートが最新であることをご確認くださいますようお願いいた
します。インターシルは正確かつ信頼に足る情報を提供できるよう努めていますが、その使用に関して、インターシルおよび関連子会社は責を負いま
せん。また、その使用に関して、第三者が所有する特許または他の知的所有権の非侵害を保証するものではありません。インターシルおよび関連子会
社が所有する特許の使用権を暗黙的または他の方法によって与えるものではありません。
インターシルの会社概要については www.intersil.com をご覧ください。
21
FN7667.1
2012 年 3 月 30 日
ISL6146
パッケージ寸法図
L8.3x3J
8 LEAD DUAL FLAT NO-LEAD PLASTIC PACKAGE
Rev 0, 9/09
2X 1.950
3.00
B
0.15
8
5
3.00
(4X)
6X 0.65
A
1.64 +0.10/ - 0.15
6
PIN 1
INDEX AREA
PIN #1 INDEX AREA
1
4
4
8X 0.30
8X 0.400 ± 0.10
上面図
6
0.10 M C A B
2.38
+0.10/ - 0.15
底面図
SEE DETAIL "X"
( 2.38 )
( 1.95)
0.10 C
Max 1.00
C
0.08 C
( 8X 0.60)
側面図
(1.64)
( 2.80 )
PIN 1
C
0 . 2 REF
5
(6x 0.65)
0 . 00 MIN.
0 . 05 MAX.
( 8 X 0.30)
"X" の詳細
推奨ランドパターンの例
NOTE：
1. 寸法の単位は mm です。
( ) 内の寸法は参考値です。
2. 寸法と公差は AMSE Y14.5m-1994 に従っています。
3. 特記のない限り、公差は DECIMAL ± 0.05 です。
4. 寸法は金属端子に適用され、端子先端から 0.15mm ～ 0.30mm
のポイントで計測した値です。
5. タイバー ( 示されている場合 ) は非機能性です。
6. 1 ピンの識別子はオプションですが、表示されているゾーン内
に配置されます。1 ピンの識別子はモールドまたはマーキング
で示されます。
22
FN7667.1
2012 年 3 月 30 日
ISL6146
パッケージ寸法図
M8.118
8 LEAD MINI SMALL OUTLINE PLASTIC PACKAGE
Rev 4, 7/11
5
3.0±0.05
A
詳細図 "X"
D
8
1.10 MAX
側面図 2
3.0±0.05
0.09 - 0.20
4.9±0.15
5
0.95 REF
PIN# 1 ID
1
2
B
0.65 BSC
GAUGE
PLANE
上面図
0.55 ± 0.15
0.25
3°±3°
0.85±010
H
"X" の詳細
C
SEATING PLANE
0.25 - 0.36
0.08 M C A-B D
0.10 ± 0.05
0.10 C
側面図 1
(5.80)
NOTE：
(4.40)
(3.00)
1. 寸法の単位は mm です。
2. 寸法と公差は JEDEC MO-187-AA、AMSEY14.5m-1994 に
従っています。
(0.65)
(0.40)
(1.40)
推奨ランドパターンの例
3. 各側面で最大 0.15mm までのプラスチック製または金属製の
突出部は含まれません。
4. 各側面で最大 0.15mm までのプラスチック製のリード間突出部
は含まれません。
5. 寸法は基準面 "H" で計測した値です。
6. ( ) 内の寸法は参考値です。
23
FN7667.1
2012 年 3 月 30 日