富士時報 Vol.81 No.6 2008 自動車用 IPS デバイス技術 特 集 豊田 善昭（とよだ よしあき） 原田 祐一（はらだ ゆういち） 上西 顕寛（じょうにし あきひろ） まえがき 車用 IPS デバイス技術について紹介する。 近年，自動車電装業界では“安全性向上” “環境性向上” 自動車用 IPS デバイス技術の特徴 “省エネルギー”の要求に応えるために電子制御化が進み， 半導体製品の適用範囲が広がってきている。このような 図 1 に代表的な IPS の回路ブロック図を示す。本 IPS は， 背景の中，半導体製品には小型化，高信頼性化の要求が高 出力段がハイサイド型の縦型パワー MOSFET となってお まっている。 り，周辺回路として，駆動回路，保護回路，自己診断回路， 富士電機では，エンジン，トランスミッション，ブレー 状態検出回路などが搭載されている。回路部は低耐圧およ キなどの自動車電装システム向けに，高機能 MOSFET び中耐圧の MOSFET，抵抗などの横型デバイスで構成さ （Metal- Oxide- Semiconductor Field- Effect Transistor） れている。 や IPS（Intelligent Power Switch）と呼ばれる半導体製 本技術は，富士電機がこれまでに開発した縦型パワー 品の開発を行ってきた。これらの製品の特徴は，縦型パ MOSFET のオン抵抗低減化技術と，自動車用自己分離型 ワーデバイスを出力段とするパワースイッチと同一チップ 統合パワー IC 技術を融合して開発した。 ， （ 1） （ 2） （ 3） 上に，自己分離方式を用いて周辺回路を集積していること である。従来はディスクリート回路により構成されていた プロセス・デバイスの概要 周辺回路を取り込むことで，小型かつ低価格で高い信頼性 を確保している。これらの製品は，出力段の縦型パワーデ 今回開発した自動車用 IPS デバイスは，1.5 µm ルール バイスと回路用の横型デバイスの特性をワンチップ上に両 を 採 用 し た CMOSFET（Complementary MOSFET）と 立させるデバイス技術によって実現されてきたが，近年の VDMOSFET（Vertical Double diffused MOSFET）によ 小型化，低価格化要求の加速に対応するためには，要素デ り構成されている。 表 １ に使用可能な要素デバイスの一覧を示す。回路用 バイスの微細化が必要となっている。 本稿では，微細プロセスを適用して新たに開発した自動 5 V 系の低耐圧 CMOSFET，60 V 系の中耐圧 CMOSFET， 出力段用 60 V 系の VDMOSFET を同一チップに集積して 図 いる。n チャネル MOSFET には，低耐圧系，中耐圧系と 代表的な IPS の回路ブロック図 もエンハンスメント型に加えデプレッション型も備えてい VCC る。その他の回路用素子として，拡散ツェナーダイオード， ポリシリコンツェナーダイオードといった各種ツェナーダ 内部電源 IN 論理回路 イオードや，拡散抵抗，ポリシリコン抵抗，MOS キャパ シタといった受動素子を備えている。特にポリシリコン系 駆動回路 デバイスは，シリコン酸化膜上に形成するので，寄生効果 保護回路 が完全に除去できる。ノイズやサージの厳しい自動車電装 OUT の環境下において回路設計を行うにあたり，設計自由度の 自己診断回路 増す有用なデバイスである。 状態検出回路 ST 図 2 に本デバイス技術に適用するプロセスフローを示す。 必要最低限の工程数にとどめ，コストの増加を抑制してい GND る。 450（ 70 ） 豊田 善昭 原田 祐一 上西 顕寛 半導体のデバイス開発・設計に従 半導体デバイスの研究開発に従事。 半導体のデバイス開発・設計に従 事。現在，富士電機デバイステク 現在，富士電機デバイステクノロ 事。現在，富士電機デバイステク ノロジー株式会社電子デバイス研 ジー株式会社半導体開発営業本部 ノロジー株式会社電子デバイス研 究所デバイス開発部。 開発統括部ディスクリート・IC 究所デバイス開発部。応用物理学 開発部。 会会員。 自動車用 IPS デバイス技術 富士時報 Vol.81 No.6 2008 表 使用可能な要素デバイスの一覧 図 主要な回路用デバイスの断面構造 定格電圧 デバイス 5V 低耐圧nチャネルデプレッション型MOSFET 5V 低耐圧pチャネルMOSFET 5V 中耐圧nチャネルMOSFET 60 V 中耐圧nチャネルデプレッション型MOSFET 60 V 中耐圧pチャネルMOSFET 60 V 出力段用VDMOSFET 60 V 拡散ツェナーダイオード 5.5∼10 Ｖ ポリシリコンダイオード 8Ｖ 拡散抵抗 ─ ポリシリコン抵抗 ─ MOSキャパシタ ─ 低耐圧 n チャネル MOSＦＥＴ ドレイン ソース ドレイン ソース （バックゲート） （バックゲート） n+ n+ p+ p+ p ウェル p ツェナー p ツェナー p+ n+ n−エピタキシャル層 n+ 基板 VDMOSドレイン（= 電源接続） 中耐圧 n チャネル MOSＦＥＴ ドレイン ソース （バックゲート） n+ n+ p+ p ウェル n オフセット 図 低耐圧 p チャネル MOSＦＥＴ 特 集 低耐圧nチャネルMOSFET 中耐圧 p チャネル MOSＦＥＴ ドレイン ソース （バックゲート） p+ p+ p ウェル p ツェナー n+ n−エピタキシャル層 n+ 基板 プロセスフロー VDMOSドレイン（= 電源接続） pウェル pツェナー 表 nオフセット 回路用要素デバイスのサイズ比較 (従来品を1とする相対値) ポリシリコン デバイス種類 従来品 開発品 低耐圧nチャネルMOSFET 1 0.51 p型ポリシリコン 低耐圧pチャネルMOSFET 1 0.62 n型ポリシリコン 中耐圧nチャネルMOSFET 1 0.48 p+ ソースドレイン 中耐圧pチャネルMOSFET 1 0.70 pチャネル n+ ソースドレイン コンタクト 低耐圧 n チャネル MOSFET はドレイン，ソース端子 メタル に p ツェナー拡散領域が形成されていることが特徴であ パッド る。n＋/p ツェナーで形成されるツェナー耐圧はソース −ドレイン耐圧よりも低く設定されている。あらかじめ 個々の MOSFET に保護ツェナーを内蔵することにより， MOSFET 単独で過電圧保護や寄生バイポーラ動作が抑制 要素デバイスと特性 できる。サージの厳しい自動車電装が環境下においても， 侵入してきたサージに対して MOSFET を確実に保護する . 回路用要素デバイス ことができる。 図 3 に回路用デバイスの主な断面構造を示す。本プロセ ＋ − スでは VDMOS 形成のために，n /n エピタキシャル基板 − 60 V 系中耐圧デバイス （ 2） 中耐圧 n チャネル MOSFET はオフセットドレインと を使用する。回路用デバイスに関しては，n エピタキシャ ゲートフィールドプレートの効果で電界緩和を行っている。 ル層上に p ウェルを形成して n チャネル MOSFET を形 以下にあげる IPS の特徴も利用してさらに効果的に電界 成しており，バックゲート電位を自由に設定することが可 緩和を行っている。IPS はハイサイドスイッチとして使用 能である。一方，p チャネル MOSFET は，専用のウェル するため，出力段パワーデバイスのドレイン端子である基 拡散層を使用せず，n− エピタキシャル層上に直接形成し 板の裏面が電圧源に接続されるという特徴がある。基板電 ている。 位が最高電位に維持されるため，n− エピタキシャル層と 表 2 に従来と本開発デバイス技術における回路用要素デ p ウェル接合面から p ウェル拡散層に空乏層が伸びる。こ バイスサイズの比較を示す。1.5 µm ルールの採用やデバ れにより，n オフセットと p ウェル接合面から伸びる空乏 イス構造パラメータの調整により，デバイス面積で 30 〜 層とダブル RESURF（REduced SURface Field）の効果 50 % の小型化を達成している。 によって電界緩和が促進される。 5 V 系低耐圧デバイス （ 1） 本デバイスは上記の効果を有効に活用し，目標耐圧を確 451（ 71 ） 富士時報 Vol.81 No.6 2008 自動車用 IPS デバイス技術 め，擬平面接合という技術を採用している。この技術の レインとゲートフィールドプレートで電界緩和を行い，目 特徴は，従来よりも低濃度で浅い p チャネルを密に配置 標耐圧を確保している。オフセットドレイン拡散層には専 することにより，きわめて平面に近い接合面を実現し，三 用の拡散層を使用せず，p ウェルを共有化してコストアッ 次元的な凹凸による電界の局所集中を防ぎ，シリコンの プを抑制している。図 4 に回路用 MOSFET の出力特性を 理論限界に近い耐圧を確保できることにある。これによ 示す。 り，従来よりもシリコン比抵抗を下げることが可能とな るため，結果として単位面積あたりのオン抵抗 Ron・A の . 出力段用 VDMOSFET 低減が可能になる。富士電機では，この技術を 100 V 以 図 5 に出力段用 VDMOSFET の断面構造を示す。 図 5 上の高耐圧のディスクリートパワー MOSFET 製品に適用 は従来設計の VDMOSFET 構造であり， 図 5（b） は本設 （a） する技術として確立していたが，今回この技術を 60 V 系 計で適用の VDMOSFET 構造である。オン抵抗低減のた VDMOSFET 用にアレンジして IPS デバイス技術の縦型 パワーデバイスに適用した。 図 図 6 に出力段 VDMOSFET のオン抵抗成分の内訳を示 回路用 MOSFET の出力特性 150 V g ＝5 V 100 V g ＝4 V 50 0 V g ＝3 V V g ＝2 V 0 1 2 V g ＝0 ∼ 1 V 3 4 5 6 −ドレイン電流（ A） ドレイン電流（ A） す。 オ ン 抵 抗 は， ① ド リ フ ト 抵 抗， ② JFET（Junction 50 V g ＝5 V 100 V g ＝4 V V g ＝3 V 0 0 ネル拡散層から伸びる空乏層によって挟まれた領域の抵抗 V g ＝−3 V 10 0 タキシャル層の抵抗成分を表し，② JFET 抵抗は p チャ V g ＝−4 V 20 V g ＝−2 V V g ＝0 ∼−1 V 成分を表し，③チャネル抵抗は p チャネル拡散層の抵抗 1 4 成分を表す。本開発では，この 3 種類の抵抗成分に対し以 0 2 3 5 6 V g ＝0 ∼ 1 V 5 10 15 20 25 30 （b）低耐圧 p チャネル MOSＦＥＴ −ドレイン電流（ A） 150 V g ＝2 V 種類の抵抗成分からなる。①ドリフト抵抗は主に n−エピ 30 −ドレイン電圧（V） （a）低耐圧 n チャネル MOSＦＥＴ 50 Field-Effect Transistor）抵抗，③チャネル抵抗という 3 V g ＝−5 V 40 ドレイン電圧（V） ドレイン電流（ A） 特 集 保している。中耐圧 p チャネル MOSFET はオフセットド ドレイン電圧（V） 50 擬平面接合の技術を用いることにより，VDMOSFET の耐圧を低下させることなく n−エピタキシャル層の比抵 30 V g ＝−4 V 抗を下げることが可能である。一方，n− エピタキシャル 20 層の比抵抗は同一チップ上に形成される横型デバイスの特 V g ＝−3 V 10 V g ＝−2 V 0 V g ＝0 ∼−1 V 5 10 15 20 25 30 −ドレイン電圧（V） （c）中耐圧 n チャネル MOSＦＥＴ − n エピタキシャル層比抵抗の低減 （ 1） V g ＝−5 V 40 0 下の施策を実施してオン抵抗低減を目指した。 （d）中耐圧 p チャネル MOSＦＥＴ 性にも影響を与える。本設計では両者の特性を考慮に入れ て最適な条件を選択し，ドリフト抵抗を低減した。 Lg の最適化 （ 2） 図 6 中の構造パラメータ Lg を伸ばすことにより p チャ ネル拡散層間の距離が伸びるため，空乏層の広がりによ 図 る電流経路の狭まりが緩和され JFET 抵抗が低減できる。 出力段用 VDMOSFET の断面構造 一方，これによりセルピッチが大きくなるため単位面積あ ゲート ソース n+ n+ p+ ソース n+ たりのチャネル密度が低下し，等価的にチャネル抵抗成分 n+ p+ p チャネル が上昇したことになる。本設計では両者のトレードオフ関 係を考え最適な Lg 値を選択し，JFET 抵抗を低減した。 p チャネルイオン注入の条件最適化 （ 3） p チャネルイオン注入条件の調整によりチャネル抵抗分 n−エピタキシャル層 を低減することができるが，同時に耐圧が低下する。本設 n+基板 ドレイン （ａ）従来設計ＶＤＭＯＳＦＥＴ ゲート ソース ソース ゲート ソース n+ p+ n+ n+ p+ n+ n+ p+ n+ p チャネル p チャネル p チャネル 出力段用 VDMOSFET 抵抗成分の内訳 電流経路 Lg n+ p+ n+ チャネル抵抗 n−エピタキシャル層 ＪＦＥＴ抵抗 n+基板 ドリフト抵抗 ドレイン （ｂ）本設計ＶＤＭＯＳＦＥＴ 452（ 72 ） 図 p チャネル n−エピタキシャル層 n+ 基板 自動車用 IPS デバイス技術 富士時報 Vol.81 No.6 2008 図 上 記 施 策 の 結 果， 本 設 計 の VDMOSFET は 従 来 の 出力段用 VDMOSFET の出力特性 VDMOSFET と 比 較 し， 耐 圧 を 同 程 度 に 維 持 し た ま ま Ron・A を 25 % 低減した。 ドレイン電流（mA） 5 図 7 に本開発における出力段用 VDMOSFET の出力特性 V g ＝5 V を示す。 4 V g ＝4 V 3 2 V g ＝3 V 図 8 に新開発のデバイス技術を適用した IPS のチップ外 V g ＝0 ∼ 1 V 1 0 適用例 観を示す。本チップは以下に示す機能を搭載した IPS で V g ＝2 V 0 10 20 30 40 50 60 70 ドレイン電圧（V） ある。 過電流・過熱検出機能による負荷短絡保護 （a） （b） 負荷状態・保護状態出力ステータス端子 出力段駆動回路 （c） 図 新開発のデバイス技術を適用した IPS のチップ外観 あとがき 本稿では，新しく開発した自動車用 IPS デバイス技術を 紹介した。この技術は，オン抵抗低減化技術と回路微細化 技術を融合し，製品の小型化・低コスト化に有効なデバ イス技術である。今後はこの技術を活用し，魅力ある IPS 製品群を開発し，社会に貢献する所存である。 参考文献 徳西弘之ほか．パワー MOSFET「SuperFAP-G シリーズ」 （ 1） とその適用効果．富士時報．vol.75, no.10, 2002, p.593-597. 堀内康司ほか．自動車用パワー MOSFET．富士時報． （ 2） vol.76, no.10, 2003, p.601-605. 計では両者のトレードオフ関係を考え最適の p チャネル イオン注入条件の調整を選択し，チャネル抵抗を低減した。 熊谷直樹ほか．自動車用自己分離型統合パワー IC 技術． （ 3） 富士時報．vol.76, no.10, 2003, p.622-625. 453（ 73 ） 特 集 6 ＊本誌に記載されている会社名および製品名は，それぞれの会社が所有する 商標または登録商標である場合があります。