富士時報 Vol.78 No.4 2005 2 チャネル電流モード同期整流降圧電源 IC 特 集 中森 昭（なかもり あきら） 野中 智己（のなか ともみ） 一岡 明（いちおか あきら） まえがき tor Field-Effect Transistor）を内蔵した許容損失の大きい 同期整流降圧電源 IC が必要となる。しかし，こうした要 近年，ディジタルテレビ，DVD（Digital Versatile Disk） プレーヤ，DSC（Digital Still Camera）などのディジタル 求に合致した仕様を持つ IC はまだ市場ではまったくない ため，富士電機では他社に先駆けて製品化した。 家電機器の普及が進んでいる。特に，日本では 2003 年か 本製品の特徴を次に述べる。第一に，高速負荷応答に優 ら地上波ディジタル放送が開始され，2011 年にはすべて れていることである。負荷となる CPU は負荷変動が大き のテレビがディジタル化へシフトされる見込みである。 く，その変動を瞬時に抑制するため，制御方式は電流モー 本稿では，急速に普及しているディジタルテレビの ド方式，出力方式は同期整流方式を採用した。第二は，コ チューナ用電源として CPU 用に適した 2 チャネル電流 ンパクト化である。電源の小型化を図るために，2 チャネ モード同期整流降圧電源 IC「FA7731F」を開発したので， ル分の 4 個のパワー MOSFET をすべて電源 IC に組み込 その概要を紹介する。 んだ。第三は，低価格化である。従来，電源 IC に外付け 製品の概要 チップコンデンサやチップ抵抗を電源 IC に組み込んだこ されていた電圧検出および誤差増幅器の制御定数などの とである。 今回開発・製品化した電源 IC の製品外観を図１に示す。 パッケージは小型・薄型・許容損失が大きい TQFP48 ピン（エクスポーズドパッド）を採用した。電源 IC の仕 様を表１に示す。 ２.１ IC の特徴 ディジタルテレビのチューナ部の小型化と低価格化のた め，電源回路についても部品点数の削減，低損失化，コス トダウンの要求が高まっている。ディジタルテレビチュー ナの用途では，7 ∼ 14 V 程度の比較的高い電圧から負荷 となる CPU へ低電圧・大電流を供給するため，高耐圧で 低オン抵抗の出力 MOSFET（Metal-Oxide-Semiconduc- ２.２ 動作説明 FA7731F の回路ブロック図を 図２ に示す。各動作につ いて以下に述べる。 （1） オンオフ回路 ON-OFF 端子を切り換えることで，電源全体の停止と 起動をコントロールできる。停止の場合，電源 IC の消費 電流は 8 µA で，スタンバイ電流を実現できる。 図１ FA7731F の製品外観 （2 ） 発振器回路 電源 IC の発振周波数は，RT 端子とグラウンド間に，18 ∼ 82 kΩの抵抗を接続することで，100 ∼ 400 kHz の間で 任意に設定できる。1 チャネルと 2 チャネルの周波数の位 10 mm 相は 180 °である。これにより，入力コンデンサのサイズ を小さくすることができる。 （3） スロープ補償回路 ピーク電流モードの PWM（Pulse Width Modulation） 制御では，デューティが 50 ％以上で，分数調波振動が発 生する場合がある。本現象を回避するため，1 チャネルと 2 チャネル別々に SL 端子を設けている。この SL 端子と 290（42） 中森 昭 野中 智己 一岡 明 スイッチング電源 IC の開発に従 スイッチング電源 IC の開発に従 スイッチング電源 IC の開発に従 事。現在，富士電機デバイステク 事。現在，富士電機デバイステク 事。現在，富士電機デバイステク ノロジー株式会社半導体事業本部 ノロジー株式会社半導体事業本部 ノロジー株式会社半導体事業本部 半導体工場情報・電源開発部。 半導体工場情報・電源開発部。 半導体工場情報・電源開発部。 富士時報 2 チャネル電流モード同期整流降圧電源 IC Vol.78 No.4 2005 グラウンド間に 10 ∼ 50 kΩの抵抗を接続することで，IC 内部で自動的に補償信号が生成され，分数調波振動を回避 することができる。 チャネルごとにソフトスタート回路を設けている。本回 路には，チャネルごとの①動作と停止，②入力電圧の突入 表１ FA7731Fの仕様 入力電圧 7∼14 V 出力電圧 ≧1 V 整できる。 チャネルごとに，演算増幅器の入力電圧の異常を監視し， 100∼400 kHz い状態が，タイマラッチ回路の設定時間以上継続すると， 180度 二つのチャネルともドライバの出力を同時に停止する。 外付け抵抗で調整 CP 端子には，CS 端子と同様に内部電流源を内蔵してお スロープ補償 電源全体の動作・停止切換 り，外部コンデンサの値を変えることでタイマラッチの設 CS1制御 チャネル1の動作・停止切換 定時間を任意に調整できる。タイマラッチ動作後の再起動 CS2制御 チャネル2の動作・停止切換 は，電源電圧をいったんオフにしてから，再投入するか， 内 蔵 あり ON-OFF 端子で電源をいったん停止モードにしてから， 外付け FB端子に追加可能 オンオフ制御 誤差増幅器 補償定数 1.5 V（SEL端子で切換） 内 蔵 電圧検出 1.2 V（SEL端子で切換） 外付け 任意（SEL端子で切換） ソフトスタート 外付け容量で調整 タイマラッチ 外付け容量で調整 IC の温度が 145 ℃以上のまま，タイマラッチ回路の設 定時間以上継続すると，二つのチャネルともドライバ出力 （7） 低電圧誤動作防止用回路（UVLO） 電源入力端子（VCC）の電圧が 6.0 V 以下になると，二 4.5 A つのチャネルとも同時にドライバ出力を停止する。再度， 145 ℃ 電源入力端子の電圧が復帰し，6.5 V 以上になると電源は 過電流保護 過熱保護 起動モードに切り換えると，再起動がかけられる。 （6 ） 過熱保護回路 を停止する。 6.5 V（オン）, 6.0 V（オフ） UVLO TQFP48ピン（エクスポーズドパッド） （θj-a＝25.9 ℃） パッケージ 集 同期整流パワーMOSFET内蔵 チャネル間位相差 切換制御 ある。CS 端子には内部電流源を内蔵しているため，外部 どちらかのチャネルの入力電圧が通常 1.0 V より 0.2 V 低 動作周波数 回路方式 特 （5） タイマラッチ式出力短絡保護回路 電流モード 制御方式 電流と出力電圧のオーバシュートの抑制，の二つの機能が コンデンサの値を変えることで電源の起動時間を任意に調 2 出力チャネル数 保護機能 （4 ） ソフトスタート回路 自動復帰する。 （8） パルスバイパルス過電流制限回路 チャネルごとにメイン MOSFET に流れる電流を監視し て，4.5 A 以上になると，メイン MOSFET をパルスバイ 図２ 回路ブロック図 パルスでオフ動作させ，過電流を制限する。 CS1 CS2 SL2 SL1 RT スロープ 補償 回路1 発振器 回路 ON_OFF VCC PVCC1A,B,C NC （9） 電圧検出回路 PVCC2 A,B,C ソフト スタート 回路 UVLO オンオフ 過熱保護 基準電圧 回路 回路 回路 回路 制御電源 回路 gm NC REG CP IN1 IN2 FB1 1V IN1 ＋ − ＋ R q S PWM 比較器1 ＋ − − − 出抵抗を設けることで対応できるモードを設けている。 過電流 保護回路1 3V （10） 制御定数設定端子 ドライバ1 S q R OUT1 A,B,C,D SEL1 PGND1 A,B,C,D SEL2 電圧 検出回路1 gm ＋ − IN2A R q S PWM 比較器2 1V IN2 ＋ − 定数は，FB 端子とグラウンド間にコンデンサと抵抗を直 スロープ 補償 回路1 ＋ FB2 演算増幅器の制御定数は内蔵化しており，これにより， 電源設計時の複雑な設計が不要となる。組み込まれた制御 演算 増幅器1 IN1A に示す。出力電圧が 1.2 V と 1.5 V の場合は，検出抵抗を IC 内に組み込み，任意の出力電圧については，外部に検 ＋ − タイマ ラッチ 回路 電圧検出回路は，SEL1 ∼ 4 端子の切換で，三つのモー ド切換が可能である。SEL 端子と出力電圧の対応を 表 ２ ＋ − − − 表２ 各種SEL端子と出力電圧 過電流 保護回路2 3V ドライバ2 S q R チャネル 出力電圧 SEL1 任意 グラウンド 開放 1 1.5 V グラウンド グラウンド 1.2 V 開放 グラウンド OUT2 A,B,C,D 演算 増幅器2 SEL3 PGND2 A,B,C,D SEL4 電圧 検出回路2 2 NC SGND1 SGND2 SEL2 SEL3 SEL4 任意 グラウンド 開放 1.5 V グラウンド グラウンド 1.2 V 開放 グラウンド DGND1 DGND2 291（43） 富士時報 2 チャネル電流モード同期整流降圧電源 IC Vol.78 No.4 2005 ５から，両チャネルともほぼ同様な特性であり，出力電圧 列に追加することで変更が可能である。 が 5 V では，90 ％を超える高効率が得られる。 応用回路例 特 二つのチャネルの周波数は同一であるが，位相が 180 ° ３.１ 回路構成 FA7731F の応用回路の一例を 図３ に示す。本例は入力 異なっている。二つのチャネルが動作しているときの，同 電圧が 9 V，1 チャネルの出力 1.2 V，2 チャネルの出力 1.5 期側パワー MOSFET のドレイン−ソース間電圧波形を図 V である。出力電圧の電圧検出抵抗は，SEL 端子を開放 ６に示す。図６から，二つのチャネルの動作を 180 °ずら かグラウンドに接続して，IC 内に組み込まれている抵抗 すことで，入力リプル電流のピーク値が，同相動作の場合 を使用しており，演算増幅器の制御定数も内蔵のものだけ に比べ半分となり，入力コンデンサの実効値電流が大幅に を使用している回路例である。外部接続のチップコンデン 減少するため，入力コンデンサのサイズを小さくすること サと抵抗は全部で 9 部品であり，また，従来，外部に接続 ができる。 していたパワー MOSFET を IC 内部に組み込んでいるた め，非常にコンパクトで，シンプルな回路構成となってい る。 ３.４ 低電圧対応 出力電圧検出は外付けモードと内蔵モードがある。内蔵 モードでは，出力電圧の最低が 1.2 V である。それ以下の ３.２ 効率特性 電圧で使用したい場合は，SEL 端子で，電圧検出抵抗を 二つのチャネルの出力パワー MOSFET は，効率を高め るために，同期整流構成にしている。チャネルごとの内蔵 図４ 出力電圧 1 の効率特性 パワー MOSFET のオン抵抗を表３に示す。2 チャネルの 100 スイッチングを停止した条件での 1 チャネルの効率特性を 図４に示す。同様に，1 チャネルのスイッチングを停止し 90 た条件での 2 チャネルの効率特性を図５に示す。図４と図 80 70 出力電圧2 1.5 V GND 出力電圧1 1.2 V ＋ VCC 9V 効率（％） 図３ 応用回路例 ＋ 60 50 40 出力電圧1＝1.2 V 出力電圧1＝1.5 V 出力電圧1＝3.3 V 出力電圧1＝5.0 V 30 20 ＋ 10 0 0 0.5 1 1.5 41 40 39 CP 38 37 SEL2 42 SEL1 CS2 43 CS1 44 REG 45 VCC 46 2 PVCC2B DGND1 47 ON_OFF SEL3 48 1 SEL4 PVCC2A DGND2 負荷電流（A） PVCC1C 34 3 PVCC2C 図５ 出力電圧 2 の効率特性 NC 33 4 NC 5 OUT2A OUT1A 32 6 OUT2B OUT1B 31 FA7731F 7 OUT2C OUT1C 30 100 PGND1A 28 9 PGND2A 90 PGND1B 27 10 PGND2B PGND1C 26 IN2A IN2 FB2 RT SGND SGND FB1 IN1A 13 14 15 16 17 18 19 20 21 22 PGND1D 25 SL1 SL2 11 PGND2C 12 PGND2D SW1 OUT1D 29 8 OUT2D IN1 SW2 PVCC1A 36 PVCC1B 35 NC 23 24 80 70 効率（％） 集 ３.３ 2 相発振動作 表３ 内蔵パワーMOSFETのオン抵抗 チャネル 50 40 出力電圧2＝1.2 V 出力電圧2＝1.5 V 出力電圧2＝3.3 V 出力電圧2＝5.0 V 30 デバイス オン抵抗（Ω） PMOSFET 0.3 NMOSFET 0.2 PMOSFET 0.4 1 2 20 10 0 0 0.5 負荷電流（A） NMOSFET 292（44） 60 0.1 1 1.5 富士時報 2 チャネル電流モード同期整流降圧電源 IC Vol.78 No.4 2005 図６ 同期側パワー MOSFET のドレイン−ソース間電圧波形 図８ 出力電圧 1.2 V 設定時の負荷応答 5 V/div 特 出力電圧 SW1 ノード電圧 集 1.2 V 1 s/div 0V 20 mV/div 100 s/div SW2 ノード電圧 負荷電流 0V 0A 1 A/div 100 s/div 図７ 出力電圧 1.0 V 設定時の出力電圧波形 のステップアップ，ステップダウン変動に対して，出力変 動は 20 mV 以下であり，負荷変動が非常に小さく，優れ た応答を示す。 出力電圧 （拡大波形） 1.0 V あとがき 20 mV/div 2 s/div 出力電圧 入力電圧が 7 ∼ 14 V，パワー MOSFET 内蔵の 2 チャ ネル電流モード同期整流降圧電源 IC の概要を紹介した。 ディジタル家電製品の急速な普及により，これらの製品 0V の電源として，高性能・小型・低価格への要求が高まって 1 V/div 2 s/div いる。 この市場要求に応えるため，富士電機では，今後ともパ ワー MOSFET の低オン抵抗化や外部ショットキーバリヤ ダイオードおよびソフトスタート，タイマラッチなどの外 外付けモードに設定し，外付け電圧検出抵抗の設定で，最 部コンデンサの削除による部品点数の削減を行い，電源の 低 1.0 V まで自由に出力電圧が調整可能である。入力電圧 品質向上，コンパクト化や低価格を進めていく所存である。 9.0 V，出力電圧 1.0 V 設定時の出力電圧波形を図７に示す。 参考文献 ３.５ 負荷変動特性 CPU 負荷は，負荷変動が厳しいのが特徴である。この 厳しい負荷変動に対しても，電源 IC は安定な電圧を供給 する必要がある。この課題を達成するために，DC-DC コ （1） 原田耕介ほか．スイッチングコンバータの基礎．コロナ社． 1992. （2 ） Johns, D. A. ; Martin, K. Analog Integrated Circuit Design. John Wiley & Sons, Inc. 1997. ンバータの制御方式に，安定度に優れ，出力の負荷変動に （3） Middlebrook, R. D. Topics in Multiple-Loop Regulators 強い，電流モード方式を採用している。出力電圧が低電圧 and Current-Mode Programming. IEEE Transactions on 1.2 V 設定時の負荷変動特性を 図 ８ に示す。負荷変動 1 A Power Electronics. vol.PE- 2, no.2, 1987- 04. 293（45） ＊本誌に記載されている会社名および製品名は，それぞれの会社が所有する 商標または登録商標である場合があります。