C P 2 11 2 单 芯片 H I D U S B 至 SMB US 主 桥 接 器 单芯片 HID USB 至 SMBus 主桥接器 SMBus 配置选项 集成 可配置的时钟速度 SMBus USB 收发器；无需外部电阻或晶体 主设备 GPIO 可配置为输入 / 输出和开路漏极 / 推拉式 512 字节 SMBus 数据缓冲器 集成的 194 字节一次性可编程 ROM，用于存储可定制 的产品信息 片上加电复位电路 片上稳压器：3.45 V 输出 设备地址：7 USB 外设功能控制器 位值，即 CP2112 的从设备地址。设备将 仅 ACK 此地址，但不会响应任何读 / 写请求 读 / 写超时 SCL 低电平超时 重试计数器超时 GPIO 接口特性 8 个 GPIO 引脚，带可配置选项 可用作输入、开路漏极或推拉式输出 符合 USB 规格 2.0 标准；全速 (12 Mbps) 通过 SUSPEND 和 SUSPEND 引脚支持 USB 挂起状态 HID 接口 标准 USB 类设备不需要定制驱动程序 7、 Vista、 XP、 Server 2003、 2000 Win CE 6.0、 5.0 和 4.2 Mac OS X Linux 开放式访问接口规格 Windows 用于外部设备的可配置时钟输出 - 48 MHz 至 94 kHz SMBus 期间切换 LED 写入 SMBus 期间切换 LED 读取 电源电压 自供电：3.0 至 3.6 V 总线供电：4.0 至 5.25 V I/O 电压：1.8 V 至 VDD USB 订购零件号 CP2112-F02-GM Windows 和 Mac HID 至 SMBus 库 用于快速应用程序开发的 API Windows 7、 Vista、 XP、 Server 2003、 2000 支持 Mac OS X 支持 封装 符合 RoHS 标准的 24 引脚 QFN (4 x 4 mm) 温度范围：–40 至 +85 °C CP2112 Connect to VBUS or External Supply REGIN VDD Voltage Regulator 48 MHz Oscillator GND SCL To SMBus Slave Devices GPIO.0_TXT VBUS D+ D+ D- D- Full-Speed 12 Mbps Transceiver Peripheral Function Controller GPIO.1_RXT GPIO.2 GPIO.3 GND RST VPP 194 Byte PROM (Product Customization) GPIO and Suspend Controller I/O Power and Logic Levels Logic Level Supply (1.8V to VDD) SDA USB Interface USB Connector VBUS SMBus Controller VIO I/O Power and Logic Levels GPIO.4 GPIO Signals GPIO.5 GPIO.6 GPIO.7_CLK SUSPEND SUSPEND Suspend Signals Figure 1. Example System Diagram 修订版 1.2 11/13 版权所有 © 2013 by Silicon Laboratories CP2112 CP2112 2 修订版 1.2 CP2112 目录 章节 页码 1. 系统概述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4 2. 电气特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5 3. 引脚分配和封装定义 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8 4. QFN-24 封装规格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 5. USB 功能控制器和收发器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 6. 系统管理总线 (SMBus) 接口 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 6.1. SMBus 配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 6.2. SMBus 工作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 6.3. CP2112 配置选项 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 7. GPIO 引脚 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 7.1. GPIO.0-1— 发送和接收切换 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 7.2. GPIO.7— 时钟输出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 8. 一次性可编程 ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 9. 稳压器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 10. CP2112 接口规格和 Windows 接口 DLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 11. 相关应用说明和软件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 12. 设备特定操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20 12.1. 编址读取请求 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 12.2. 多主设备应用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 文档更改列表 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 联系信息 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 修订版 1.2 3 CP2112 1. 系统概述 CP2112 是一种高度集成的 HID USB 至 SMBus 桥接器，采用最少的元件和 PCB 空间，为通过 USB 控制 SMBus 从设备提供了一种简单的解决方案。CP2112 在一个紧凑的 4 x 4 mm QFN-24 封装（有时称为 “MLF” 或 “MLP”）内 包括了 USB 2.0 全速功能控制器、 USB 收发器、振荡器和一次性可编程 ROM。 片上一次性可编程 ROM 提供了 OEM 应用所需的选择，可定制 USB 供应商 ID、产品 ID、制造商产品字符串、产品 描述字符串、电源描述符、设备发布编号和设备序列号。 CP2112 使用标准 USB HID 设备类别，大部分操作系统原生支持该类别。不需要为此设备安装定制驱动程序。 Windows 应用程序通过 Silicon Labs 提供的 Windows DLL 与 CP2112 通信。还提供了 CP2112 的接口规格，以便 让任意支持 HID 的操作系统均可以进行 API 开发。 CP2112 SMBus 接口包括 SMBus 通信所需的 SDA 和 SCL 信号，并且是可配置的。可配置选项包括时钟速度、读 / 写超时、重试计数器超时、SCL 低电平超时和 7 位设备地址。CP2112 将仅 ACK 分配给它的 7 位设备地址，但不 会回应任何读 / 写请求。 SCL 和 SDA 信号需要外部推拉式电阻。 该设备也具备总计八个 GPIO 信号。 GPIO 信号通过 USB 进行控制，可配置为输入 / 输出和开路漏极 / 推拉式。其 中三个 GPIO 信号支持备选功能，包括可配置的时钟输出（48 MHz 至 94 kHz）以及 TX 和 RX LED 切换。通过 VIO 引脚，支持将 I/O 接口电压降至 1.8 V。 CP2112 的评估套件 （零件编号：CP2112EK）可供使用。它包括基于 CP2112 的 HID USB 至 SMBus 评估板、 Windows DLL 和测试应用程序、 USB 电缆以及完整文档。请访问 www.silabs.com，获取 CP2112 的最新应用说明 和产品支持信息。请联系 Silicon Labs 销售代表或访问 www.silabs.com 订购 CP2112 评估套件。 4 修订版 1.2 CP2112 2. 电气特性 Table 1. Absolute Maximum Ratings Parameter Test Condition Min Typ Max Unit Ambient Temperature under Bias –55 — 125 °C Storage Temperature –65 — 150 °C VIO > 2.2 V VIO < 2.2 V –0.3 –0.3 — — 5.8 VIO + 3.6 V VDD > 3.0 V VDD not powered –0.3 –0.3 — — 5.8 VDD + 3.6 V –0.3 — 4.2 V Maximum Total Current through VDD, VIO, and GND — — 500 mA Maximum Output Current sunk by RST or any I/O pin — — 100 mA Voltage on RST, SDA, SCL, or GPIO Pins with respect to GND Voltage on VBUS with respect to GND Voltage on VDD or VIO with respect to GND Note: Stresses above those listed may cause permanent damage to the device. This is a stress rating only, and functional operation of the devices at or exceeding the conditions in the operation listings of this specification is not implied. Exposure to maximum rating conditions for extended periods may affect device reliability. Table 2. Global DC Electrical Characteristics VDD = 3.0 to 3.6 V, –40 to +85 °C unless otherwise specified Parameter Min Typ Max Unit Digital Supply Voltage (VDD) 3.0 — 3.6 V Digital Port I/O Supply Voltage (VIO) 1.8 — VDD V 5.75 — VIO + 3.6 V — 4.7 — µF Normal Operation; VREG Enabled — 15 16 mA Suspended; VREG Enabled — 130 230 µA — 200 228 µA –40 — +85 °C Voltage on VPP with respect to GND during a ROM programming operation Test Condition VIO > 3.3 V Capacitor on VPP for ROM programming Supply Current 1 Supply Current1 Supply Current - USB Pull-up2 Specified Operating Temperature Range Notes: 1. If the device is connected to the USB bus, the USB pull-up current should be added to the supply current to calculate total required current. 2. The USB pull-up supply current values are calculated values based on USB specifications. 修订版 1.2 5 CP2112 Table 3. SMBus, Suspend I/O DC Electrical Characteristics VDD = 3.0 to 3.6 V, VIO = 1.8 V to VDD, –40 to +85 °C unless otherwise specified. Parameter Test Condition Min Typ Max Unit Output High Voltage (VOH) IOH = –10 µA IOH = –3 mA IOH = –10 mA VIO – 0.1 VIO – 0.2 — — — VIO – 0.4 — — — V Output Low Voltage (VOL) IOL = 10 µA IOL = 8.5 mA IOL = 25 mA — — — — — 0.6 0.1 0.4 — V Input High Voltage (VIH) 0.7 x VIO — — V Input Low Voltage (VIL) — — 0.6 V Input Leakage Current Weak Pull-Up Off Weak Pull-Up On, VIO = 0 V — — — 25 1 50 µA µA Maximum Input Voltage Open drain, logic high (1) — — 5.8 V Table 4. Reset Electrical Characteristics –40 to +85 °C unless otherwise specified Parameter Test Condition Min Typ Max Unit RST Input High Voltage 0.75 x VIO — — V RST Input Low Voltage — — 0.6 V Minimum RST Low Time to Generate a System Reset 15 — — µs VDD Ramp Time for Power On — — 1 ms Table 5. Voltage Regulator Electrical Specifications –40 to +85 °C unless otherwise specified Parameter Test Condition Min Typ Max Unit 3.0 — 5.25 V 3.3 3.45 3.6 V VBUS Detection Input Threshold 2.5 — — V Bias Current — — 120 µA Input Voltage Range Output Voltage Output Current = 1 to 100 mA* *Note: The maximum regulator supply current is 100 mA. This includes the supply current of the CP2112. 6 修订版 1.2 CP2112 Table 6. GPIO Output Specifications –40 to +85 °C unless otherwise specified Parameter Test Condition Min Typ Max Unit Output x 0.985 Output* Output x 1.015 Hz TX Toggle Rate — 10 — Hz RX Toggle Rate — 10 — Hz GPIO.7 Clock Output *Note: The output frequency is configurable from 48 MHz to 94 kHz. 修订版 1.2 7 CP2112 3. 引脚分配和封装定义 Table 7. CP2112 Pin Definitions Name Pin # VDD 6 Type Description Power In Power Supply Voltage Input. Power Out Voltage Regulator Output. See Section 9. VIO 5 GND 2 RST 9 REGIN 7 VBUS 8 D In VBUS Sense Input. This pin should be connected to the VBUS signal of a USB network. VPP 16* Special Connect a 4.7 µF capacitor between this pin and ground to support ROM programming via the USB interface. D+ 3 D I/O USB D+ D– 4 D I/O USB D– SCL 24 D I/O Serial Clock signal for SMBus interface. SDA 1 D I/O Serial Data signal for SMBus interface. GPIO.0 23* D I/O This pin is a user-configurable input or output. D Out In TXT mode, this pin is the Transmit Toggle pin and toggles to indicate SMBus transmission. The pin is logic high when a transmission is not in progress. D I/O This pin is a user-configurable input or output. D Out In RXT mode, this pin is the Receive Toggle pin and toggles to indicate SMBus transmission. The pin is logic high when a transmission is not in progress. TXT GPIO.1 22* RXT Power In I/O Supply Voltage Input. Ground. Must be tied to ground. D I/O Device Reset. Open-drain output of internal POR or VDD monitor. An external source can initiate a system reset by driving this pin low for the time specified in 表 4. Power In 5 V Regulator Input. This pin is the input to the on-chip voltage regulator. GPIO.2 21* D I/O This pin is a user-configurable input or output. GPIO.3 20* D I/O This pin is a user-configurable input or output. GPIO.4 15* D I/O This pin is a user-configurable input or output. GPIO.5 14* D I/O This pin is a user-configurable input or output. GPIO.6 13* D I/O This pin is a user-configurable input or output. GPIO.7 12* D I/O This pin is a user-configurable input or output. D Out In CLK mode, this pin outputs a clock signal whose frequency is configurable. CLK *Note: Pins can be left unconnected when not in use. 8 修订版 1.2 CP2112 Table 7. CP2112 Pin Definitions (Continued) Name Pin # Type Description SUSPEND 11* D Out This pin is logic high when the CP2112 is in the USB Suspend state. SUSPEND 17* D Out This pin is logic low when the CP2112 is in the USB Suspend state. NC 18*, 19* NC 10* No connect This pin should be left unconnected of tied to VIO *Note: Pins can be left unconnected when not in use. 修订版 1.2 9 SCL GPIO.0_TXT GPIO.1_RXT GPIO.2 GPIO.3 NC 24 23 22 21 20 19 CP2112 SDA 1 18 NC GND 2 17 SUSPEND D+ 3 16 VPP D- 4 15 GPIO.4 VIO 5 14 GPIO.5 VDD 6 13 GPIO.6 CP2112-GM Top View 9 10 11 12 N/C SUSPEND GPIO.7_CLK 8 VBUS RST 7 REGIN GND (optional) Figure 2. QFN-24 Pinout Diagram (Top View) 10 修订版 1.2 CP2112 4. QFN-24 封装规格 Figure 3. QFN-24 Package Drawing Table 8. QFN-24 Package Dimensions Dimension Min Typ Max Dimension Min Typ Max A A1 b D D2 e E E2 0.70 0.00 0.18 0.75 0.02 0.25 4.00 BSC. 2.70 0.50 BSC. 4.00 BSC. 2.70 0.80 0.05 0.30 L L1 aaa bbb ddd eee Z Y 0.30 0.00 — — — — — — 0.40 — — — — — 0.24 0.18 0.50 0.15 0.15 0.10 0.05 0.08 — — 2.55 2.55 2.80 2.80 Notes: 1. All dimensions shown are in millimeters (mm) unless otherwise noted. 2. Dimensioning and Tolerancing per ANSI Y14.5M-1994. 3. This drawing conforms to JEDEC Solid State Outline MO-220, variation WGGD except for custom features D2, E2, Z, Y, and L which are toleranced per supplier designation. 4. Recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification for Small Body Components. 修订版 1.2 11 CP2112 Figure 4. QFN-24 Recommended PCB Land Pattern Table 9. QFN-24 PCB Land Pattern Dimensions Dimension Min Max Dimension Min Max C1 C2 E X1 3.90 3.90 4.00 4.00 X2 Y1 Y2 2.70 0.65 2.70 2.80 0.75 2.80 0.50 BSC 0.20 0.30 Notes: General 1. All dimensions shown are in millimeters (mm) unless otherwise noted. 2. This Land Pattern Design is based on the IPC-7351 guidelines. Solder Mask Design 3. All metal pads are to be non-solder-mask defined (NSMD). Clearance between the solder mask and the metal pad is to be 60 µm minimum, all the way around the pad. Stencil Design 4. A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be used to assure good solder paste release. 5. The stencil thickness should be 0.125 mm (5 mils). 6. The ratio of stencil aperture to land pad size should be 1:1 for all perimeter pads. 7. A 2x2 array of 1.10 mm x 1.10 mm openings on a 1.30 mm pitch should be used for the center pad. Card Assembly 8. A No-Clean, Type-3 solder paste is recommended. 9. The recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification for small body components. 12 修订版 1.2 CP2112 5. USB 功能控制器和收发器 CP2112 中的通用串行总线 (USB) 功能控制器是一个兼容 USB 2.0 的全速设备，带有集成收发器和片上匹配与上拉 电阻。 USB 功能控制器管理 USB 和 SMBus 接口之间的所有数据传输，还管理由 USB 主机控制器生成的命令请求 以及用于控制 SMBus 接口和 GPIO 引脚功能的命令。 USB 挂起和恢复模式均支持 CP2112 设备和外部电路的电源管理。在总线上检测到挂起信号时， CP2112 进入挂起 模式。进入挂起模式后，维持挂起信号。在 CP2112 复位之后也会维持挂起信号，直至在 USB 枚举过程完成设备配 置。当设备处于挂起状态时， SUSPEND 为逻辑高电平；当设备处于正常模式时，它为逻辑低电平。 SUSPEND 引 脚拥有与 SUSPEND 引脚相反的逻辑值。 发生以下事件之一时， CP2112 退出挂起模式：检测到或生成恢复信号、检测到 USB 复位信号或发生设备复位。在 CP2112 复位期间， SUSPEND 和 SUSPEND 会弱上拉至高阻抗状态的 VIO。如果不希望出现这种情况，可使用强 力下拉电阻 (10 k) 以确保 SUSPEND 在复位期间仍保持低电平。在挂起模式期间，八个 GPIO 引脚将保持其状态。 6. 系统管理总线 (SMBus) 接口 SMBus I/O 接口是一个双线的双向串行总线。 SMBus 符合系统管理总线规格 1.1 版本，并且与 I2C 串行总线兼容。 系统控制器对接口的读写是面向字节的， SMBus 接口会自主控制数据的串行传输。 CP2112 作为 SMBus 主设备工 作；不过，它具有一个可配置的 SMBus 从地址。 CP2112 只会 ACK 此地址，但不会响应任何读或写请求。如果设 置了该地址的最低有效位，该设备会将其忽略。 6.1. SMBus 配置 图 5 给出了一种典型的 SMBus 配置。 SMBus 规格允许的隐性状态电压可以在 3.0 V 和 5.0 V 之间；总线上的不同 设备的工作电压可以不同。双向串行时钟 (SCL) 和串行数据 (SDA) 线必须通过上拉电阻或类似电路连接到正电源电 压。连接在总线上的每个设备的 SCL 和 SDA 线都必须是开路漏极或开路集电极输出，因此当总线空闲时，这两条 线都被拉到高电平 （隐性状态） 。总线上的最大设备数只受总线上所需的上升和下降时间限制，上升和下降时间分 别不能超过 300 ns 和 1000 ns。SMBus 提供了 SDA 控制、SCL 生成和同步、仲裁逻辑以及起始 / 停止的控制和生 成。 VDD = 5 V VDD = 3 V VDD = 5 V VDD = 3 V CP2112 (Master Device) Slave Device 1 Slave Device 2 SDA SCL Figure 5. Typical SMBus Configuration 修订版 1.2 13 CP2112 6.2. SMBus 工作 CP2112 支持读取、写入和编址读取。主设备启动所有三种类型的数据传输并在 SCL 上提供时钟脉冲。 CP2112 上 的 SMBus 接口作为主设备工作，但还关联一个可配置的从地址， CP2112 仅在接收时才会进行 ACK。同一总线上 支持使用多个主设备。如果两个或多个主设备尝试同时启动数据传输，将启用仲裁机制，始终让一台主设备赢得仲 裁。请注意，并不需要在系统中指定某个设备作为主设备；任何传输了 START 和从地址的设备都会成为这次数据传 输期间的主设备。 典型的 SMBus 事务包括一个 START 条件和地址字节 （位 7–1：7 位从地址；位 0：读写方向位）、一个或多个字 节的数据以及一个 STOP 条件。接收的字节 （由主设备或从设备）都必须用在 SCL 高电平期间用 SDA 低电平来确 认 (ACK) （请参见图 6、 7 和 8）。如果接收设备不 ACK，发送设备将读到一个 NACK （未确认），其在高 SCL 期 间为高 SDA。 方向位 (R/W) 占据地址字节最不重要的位。方向位被设置为逻辑 1 以表示这是一个 “ 读 ”(READ) 操作，方向位为逻 辑 0 表示这是一个 “ 写 ”(WRITE) 操作。所有事务都由主设备启动，可以有一个或多个被寻址的从设备作为目标。主 设备产生一个起始 (START) 条件，然后发送从地址和方向位。如果事务是一个从主设备向从设备的写 (WRITE) 操 作，则主设备会一次发送一个字节的数据，并在发送完一个字节后等待来自从设备的 ACK。对于读 (READ) 操作， 则由从设备发送数据并在发送完每个字节后等待来自主设备的 ACK。数据传输结束时，主设备生成一个停止 (STOP) 条件，结束事务并释放总线。图 6 显示了典型的 CP2112 读取事务，而 图 7 显示了典型的 CP2112 写入事 务。 SCL SDA SLA6 START SLA5-0 Read (1) Slave Address + Read D7 ACK D6-0 Data Byte NACK STOP ACK STOP Figure 6. Typical CP2112 Read SCL SDA SLA6 START SLA5-0 Slave Address + Write Write (0) D7 ACK D6-0 Data Byte Figure 7. Typical CP2112 Write CP2112 使用重复 START 执行编址读取。编址读取通过发布 START （开始）条件以及随后的从地址写入和逻辑地 址来实现。下一步，CP2112 发布重复 START 以及随后的从地址读取。之后，CP2112 读取从设备的字节。CP2112 支持从设备上的编址读取，使用多达 16 个字节的逻辑地址字段。图 8 阐释了一个典型的编址读取事务 （使用一个 字节逻辑地址字段）。 14 修订版 1.2 CP2112 SCL SDA SLA6-0 START Write (0) Slave Address + Write ADDR7-0 ACK Logical Address SLA6-0 ACK Repeated START Read (1) Slave Address + Read DATA7-0 ACK Data Byte NACK STOP Figure 8. Typical CP2112 Addressed Read 6.3. CP2112 配置选项 CP2112 拥有以下 SMBus 配置选项，这些选项均通过 USB 进行配置：时钟速度、设备地址、自动发送读取、读取 超时、写入超时、 SCL 低电平超时和重试次数。 SMBus 时钟速度是可配置的，建议的工作范围是：10 kHz 至 400 kHz。 设备地址是一个可配置的 7 位地址，它是 CP2112 的从地址。虽然 CP2112 是主设备， CP2112 将 ACK 此地 址，但是它不会响应任何读或写请求。如果设置了最低有效位，则 CP2112 将忽略它。 如果自动读取发送设置为 0x01，则 CP2112 将自动返回读取结果。如果此选项设置为 0x00，则设备将等待 “ 数 据读取响应 ” 请求来对数据作出响应。 读取和写入超时是设备在自动取消已启动的传输之前的时间限制，可在 0 至 1000 ms 范围内进行设置。如果设 置为 0 ms，则表示没有超时。 SCL 低电平超时可为启用或禁用。如果 SCL 线由总线上的从设备保持低电平，则无法进一步通信。此外，主设 备无法强制 SCL 线保持高电平以纠正错误条件。为了解决这一问题， SMBus 协议规定：参与数据传输的设备必 须检测低电平时钟周期时间，若超过 25 ms 则认为是 “ 超时 ” 条件。检测到超时条件的设备必须在检测到超时条 件之后的 10 ms 内对通信复位。 重试次数是设备终止传输之前将重试的次数。可在 0 至 1000 的范围内设置该值。如果设置为 0，则不存在重试 限制。 正在进行传输时不能更改这些配置选项。 修订版 1.2 15 CP2112 7. GPIO 引脚 CP2112 支持 8 个用户可自行配置的 GPIO 引脚。这些 GPIO 引脚中的每一个均可用作输入、开路漏极输出或推拉 输出。这些 GPIO 引脚的其中三个也提供备选功能，如表 10 所列。 Table 10. GPIO Pin Alternate Functions GPIO Pin Alternate Function GPIO.0 TX Toggle GPIO.1 RX Toggle GPIO.7 CLK Output 默认情况下，所有 GPIO 引脚均配置为 GPIO 输入。每次设备复位时都必须配置引脚。例如，如果断开设备后再次 插入到 PC，则 GPIO 引脚将配置为输入，必须根据需要重新配置。 开路漏极输出和推拉式输出之间的差别在于 GPIO 输出何时驱动到高电平。逻辑高电平的开路漏极输出通过内部上 拉电阻将引脚拉至 VIO 轨。逻辑高电平推拉式输出直接将引脚连接到 VIO 电压。以比 VIO 引脚更高的电压连接到逻 辑时，通常使用开路漏极输出。这些引脚可通过外部上拉电阻安全地拉至更高的外部电压。最大外部上拉电压为 5 V。 读取和写入 GPIO 引脚的速度受制于 USB 总线的时序。不建议将配置为输入或输出的 GPIO 引脚用于实时信号。 7.1. GPIO.0-1— 发送和接收切换 GPIO.0 和 GPIO.1 可配置为发送切换和接收切换引脚。当设备不发送或接收数据时，这些引脚处于逻辑高电平；当 进行数据传输时，它们以第 7 页的表 6 中指定的固定速率切换。通常，这些引脚连接到两个 LED 以指明数据传输。 VIO CP2112 GPIO.0 – TX Toggle GPIO.1 – RX Toggle Figure 9. 发送和接收切换典型连接图 7.2. GPIO.7— 时钟输出 GPIO.7 可配置为输出可配置的 CMOS 时钟输出。设备完成枚举并退出 USB 挂起模式的同时，引脚上出现时钟输 出。当设备进入 USB 挂起模式时，时钟输出从引脚中移除。可通过使用分频器来配置输出频率，表 6 中规定了精 度。当分频器设定为 0 时，输出频率为 48 MHz。对于介于 1 至 255 之间的分频器值，输出频率由以下公式确定： 48 MHz GPIO.7 Clock Frequency = ----------------------------------------------2 ClockDivider 公式 1. GPIO.7 时钟输出频率 16 修订版 1.2 CP2112 8. 一次性可编程 ROM CP2112 包括一个内部一次性可编程 ROM，可用于定制 OEM 应用所需的 USB 供应商 ID (VID)、产品 ID (PID)、制 造商字符串、产品描述字符串、电源描述符、设备发布编号和设备序列号。如果可编程 ROM 未定制，则会使用表 11 所示的默认配置数据。 Table 11. Default USB Configuration Data Name Value Vendor ID 10C4h Product ID EA90h Power Descriptor (Attributes) 80h (Bus-powered) Power Descriptor (Max. Power) 32h (100 mA) Release Number 0100h (Release Version 01.00) Manufacturer String “Silicon Laboratories” (30 ASCII characters maximum) Product Description String “CP2112 HID USB-to-SMBus Bridge” (30 ASCII characters maximum) Serial String Unique 8-character ASCII string (30 ASCII characters maximum) 虽然 USB 配置数据的定制是可选的，但是我们强烈建议对 VID/PID 组合进行定制。使用唯一的 VID/PID 将防止设 备被任何其他制造商的软件应用程序识别。供应商 ID 可从 www.usb.org 获取， Silicon Labs 也可为 OEM 产品提供 免费的 PID，可以与 Silicon Labs VID 配合使用。如果在 OEM 应用中可以实现将多台基于 CP2112 的设备与同一台 PC 相连，那么也建议对每个单独设备的序列号字符串进行定制。 “AN495：CP2112 接口规格 ” 包括有关可编程值及其有效选项的更多信息。请注意， PROM 中的某些项以组的形式 进行编程，对组中的其中一项编程后，便无法再对该组中的任何其他项进行编程。 Silicon Labs 可在装运发货之前对配置数据 ROM 编程，将所需的配置信息编入其内。也可在 PCB 上增加一个电容， 通过 USB 接口在系统内编程。如果配置 ROM 需要在系统内编程，则必须在 VPP 引脚和接地之间增加一个 4.7 µF 电容器。在编程操作期间，不得将其他电路连接到 VPP，并且 VDD 必须维持在 3.3 V 或更高，以便成功写入到配置 ROM。 修订版 1.2 17 CP2112 9. 稳压器 CP2112 包括一个片上 5.0 至 3.45 V 稳压器。这使得 CP2112 可配置为 USB 总线供电的设备或 USB 自供电的设 备。使用稳压器的总线供电应用中的典型设备连接图如图 10 所示。当启用时，稳压器输出显示在 VDD 引脚上，可 用于为外部设备提供电源。请参见表 5，了解稳压器电气特性。 如果稳压器用于在自供电应用中提供 VDD，请使用与图 10 相同的连接，但是需将 REGIN 连接到板载 5 V 电源，并 从 VBUS 引脚断开它。此外，如果当 VBUS 为 5 V 时 REGIN 可能无供电，则图 11 的备注 5 中所示的电阻分频器 需要符合表 1 中的 VBUS 规格的绝对最大电压。 VIO Note 2 4.7 k Note 3 CP2112 VIO RST SUSPEND SUSPEND 3.3 V Power VDD 1-5 F VPP 0.1 F Suspend Signals Note 4 4.7 F REGIN 1 F SDA SCL To SMBus Slave Devices GPIO.0 GPIO.1 GND USB Connector GPIO.2 GPIO.3 VBUS VBUS GPIO.4 D+ D+ GPIO.5 D- D- GPIO.6 GND GPIO Signals GPIO.7 GPIO.8 Note 1 Note 1 : Avalanche transient voltage suppression diodes compatible with Full-speed USB should be added at the connector for ESD protection. Use Littelfuse p/n SP0503BAHT or equivalent. Note 2 : An external pull-up is not required, but can be added for noise immunity. Note 3 : VIO can be connected directly to VDD or to a supply as low as 1.8 V to set the I/O interface voltage. Note 4 : If programming the configuration ROM via USB, add a 4.7 F capacitor between VPP and ground. During a programming operation, do not connect the VPP pin to other circuitry, and ensure that VDD is at least 3.3 V. Figure 10. Typical Bus-Powered Connection Diagram 18 修订版 1.2 CP2112 此外，如果将 3.0 至 3.6 V 电源提供给 VDD 引脚，CP2112 可充当 USB 自供电设备，绕过稳压器。对于此配置，请 将 REGIN 输入连接到 VDD 以绕开稳压器。自供电应用中绕开稳压器的典型设备连接图如图 11 所示。 USB 最大功率和功率属性描述符必须匹配设备功耗使用和配置。请参见 CP2112 软件开发套件 (SDK) 中包括的 CP2112_SetIDs 软件，了解如何为 CP2112 定制 USB 描述符的信息。 VIO Note 2 4.7 k Note 3 VIO CP2112 VDD 3.3 V Power RST SUSPEND SUSPEND REGIN VPP Suspend Signals Note 4 4.7 F 1-5 F 0.1 F SDA SCL To SMBus Slave Devices GPIO.0 GPIO.1 GND GPIO.2 Note 5 (Optional) GPIO.3 24 k GPIO.4 VBUS USB Connector GPIO Signals GPIO.5 47 k GPIO.6 VBUS GPIO.7 D+ D+ D- D- GPIO.8 GND Note 1 Note 1 : Avalanche transient voltage suppression diodes compatible with Full-speed USB should be added at the connector for ESD protection. Use Littelfuse p/n SP0503BAHT or equivalent. Note 2 : An external pull-up is not required, but can be added for noise immunity. Note 3 : VIO can be connected directly to VDD or to a supply as low as 1.8 V to set the I/O interface voltage. Note 4 : If programming the configuration ROM via USB, add a 4.7 F capacitor between VPP and ground. During a programming operation, do not connect the VPP pin to other circuitry, and ensure that VDD is at least 3.3 V. Note 5 : For self-powered systems where VDD and VIO may be unpowered when VBUS is connected to 5 V, a resistor divider (or functionally-equivalent circuit) on VBUS is required to meet the absolute maximum voltage on VBUS specification in the Electrical Characteristics section. Figure 11. Typical Self-Powered Connection Diagram (Regulator Bypass) 修订版 1.2 19 CP2112 10. CP2112 接口规格和 Windows 接口 DLL CP2112 是一个 USB 人机接口设备 (HID)，而且由于大多数操作系统都包括原生驱动程序，所以不需要安装定制驱 动程序。因为 CP2112 不适合标准 HID 设备类型 （例如，键盘或鼠标），所以任何 CP2112 PC 应用程序都需要使 用 CP2112 的 HID 规格来与设备通信。 CP2112 的低电平 HID 规格在 “AN495 ：CP2112 接口规格 ” 中提供。本文 档描述了打开、读取、写入和关闭设备的所有基本功能，以及 ROM 编程功能。 Silicon Labs 提供了 Windows DLL，封装了 CP2112 HID 接口及增加了更高级的功能（例如，读 / 写超时）。此 DLL 是 CP2112 的推荐接口。 CP2112 Windows DLL 规格中介绍了该 Windows DLL。 这些文档和 DLL 均可在 CP2112EK CD 中找到，也在 www.silabs.com 网上提供。 11. 相关应用说明和软件 以下应用说明适用于 CP2112。这些应用说明及其随附软件的最新版本可在 www.silabs.com/interface-appnotes 找到。 AN495：CP2112 接口规格 — 说明如何使用低级 HID 接口连接到 CP2112。 AN496：CP2112 HID USB 至 SMBus API 规格 — 说明如何使用 Windows 接口 DLL 连接到 CP2112。 CP2112 软件开发套件可从 www.silabs.com/interface-software 下载。请参见 CP2112 软件开发套件 (SDK) 中包括 的 CP2112_SetIDs 软件，了解如何为 CP2112 定制 USB 描述符的信息。 12. 设备特定操作 这一章节说明 CP2112-F01-GM 与 CP2112-F02-GM 之间的操作差异。通过使用 “ 获取版本信息指令 ” （报告 ID 0x05）或通过 HidSmbus 示例应用程序连接到 CP2112 设备可以读取 CP2112 修订版。零件编号始终为 0x0C （将 CP2112 指定为设备）且设备版本为设备的修订版。 12.1. 编址读取请求 F01 设备中，执行编址读取请求需要在总线中发布 START，然后发布从地址 （写入），要读取、停止、开始的逻辑 地址以及从地址 （读取）。 F02 设备中，处理编址读取请求需要在总线中发布 START，然后发布从地址 （写入），要读取的逻辑地址、重复的 START 以及从地址 （读取）。 12.2. 多主设备应用 如果在单独的主设备处理期间，一个 CP2112 主设备接收到 “ 设置 SMBus 配置 ” 命令 （报告 ID 0x06）， F01 设备 可以将 SDA 线保持在较低电平大约 3 ms。对 F02 设备进行修复后便可避免此类情况。 20 修订版 1.2 CP2112 文档更改列表 修订版 0.1 至修订版 0.5 更新了第 6 页的表 3。 更新了第 6 页的表 4。 更新了第 6 页的表 5。 更新了第 17 页的表 11。 修订版 0.5 至修订版 1.0 删除了初始语言。 修订版 1.0 至修订版 1.1 更新了订购部件号。 更新了第 14 页上的 “6.2. SMBus 工作 ” 以说明 CP2112 支持的 SMBus 事务。 更新了图 6 并增加了图 7 和 8。 增加了第 20 页上的 “12. 设备特定操作 ”。 修订版 1.1 至修订版 1.2 为 第 5 页上的表 1，“Absolute Maximum Ratings” 中的 VBUS 增加了一行。 在第 6 页上的表 4，“Reset Electrical Characteristics” 的加电规格中增加了 VDD 上升时 间。 在第 5 页上的表 2，“Global DC Electrical Characteristics” 中增加了 VPP 电压和电容器规格。 删除了 AN144 参考。 为 CP2112_SetIDs 软件和 CP2112 SDK 增加了 参考。 更新了第 18 页上的 “9. 稳压器 ”，在自供电系统的 VBUS 要求中增加了绝对最大电压。 修订版 1.2 21 CP2112 联系信息 Silicon Laboratories Inc. 400 West Cesar Chavez Austin, TX 78701 电话：1+(512) 416-8500 传真：1+(512) 416-9669 免费电话：1+(877) 444-3032 请访问 Silicon Labs 技术支持网页： https://www.silabs.com/support/pages/contacttechnicalsupport.aspx 并注册提交技术支持请求。 专利通告 Silicon Labs 通过研究和开发方面的投资为我们的客户提供低功耗、小型、模拟敏感混合信号解决方案，让我们的客户在市场上脱颖而出。 Silicon Labs 广泛的专利组合是我们独特的方法和世界一流的工程团队的证明。 本文信息在出版时准确无误，但如有更改，恕不另行通知。 Silicon Laboratories 对于错误和遗漏不承担任何责任，且不对因使用此处信息而 导致的任何后果负责。另外，Silicon Laboratories 对于未阐述的功能或参数的正常使用不承担责任。Silicon Laboratories 保留修改文中信息 的权利，恕不另行通知。 Silicon Laboratories 对其产品用于任何特定用途的合适性不作任何担保、声明或保证，亦不承担因应用或使用其任 何产品或电路而产生的任何责任，特别对包括但不限于间接损坏或附带损坏的任何和所有后果概不负责。 Silicon Laboratories 产品未设计、 计划或授权用于旨在支持或维持生命的用途，或由于 Silicon Laboratories 产品故障可能造成人身伤亡情形的任何其他应用中。如果买方购买 或将 Silicon Laboratories 的产品用于任何非设计用途或未经授权的应用中，买方应保证 Silicon Laboratories 不会受到任何索赔和损害。 Silicon Laboratories 和 Silicon Labs 均为 Silicon Laboratories Inc. 的商标。 本文提及的其它产品或品牌名称均为其相应持有人的商标或者注册商标。 22 修订版 1.2