SiM3L1xx 高性能，低功耗，32 位 Precision32™ MCU 系列， 闪存高达 256 kB

SiM3L1xx
高性能，低功耗， 32 位 Precision32™ MCU 系列，
闪存高达 256 kB
32- 位 ARM Cortex-M3 CPU
- 最大工作频率 50HMz
- 单周期乘法指令，支持硬件除法
- 嵌套向量中断控制 (NVIC) 具有 8 个优先级
模拟外设
- 12 位 AD 转换器，12 位采样时速率 250ksps，10 位采样时速率
达到 1Msps
- 10 位电流输出型 DA 转换器
- 两个低电流比较器
内存
- 32–256 kB 闪存，系统内可编程
- 8-32K SRAM，具有低功耗保存功能
数字和通信外设
- 1 个 USART，支持 IrDA 和 ISO2816 智能卡
- 1 个 UART，可在 MCU 低功耗状态时运行
- 2 个 SPI， 1 个 I2C， 16/32 位 CRC
- 128/192/256 位硬件 AES 加密
- 编码器 / 解码器：Manchester 和 Three-out-of-Six
- 集成 LCD 控制器：最高 160 段 (40x4)，自动对比度调节，可在
时钟源
- 具有 PLL 功能的内部振荡器：23–50 MHz
- 低功耗内部振荡器：20 MHz
- 低频内部振荡器 (LFO)：16.4 kHz
- 外部实时时钟 (RTC) 晶体振荡器
- 外部振荡器：晶体， RC， C， CMOS 时钟
MCU 低功耗时正常工作
定时器 / 计数器
- 具有捕捉 / 比较功能的 3 个 32 位或 6 个 16 位定时器
- 16 位 6 通道计数器，带捕获 / 比较 /PWM 和死区时间控制器和差
电源管理
- 三个可调低压差 (LDO) 稳压器
- 加电复位电路和掉电检测器
- 直流 - 直流降压转换器可以通过动态电压调整实现最高效率
-
（250 mW 输出）
- 支持多种供电模式实现最佳供电效率
低功耗功能
- PM8 模式时典型电流工作电流 75nA
- 低电流 RTC （LFO 为 180 nA，晶体为 300 nA）
- 4 µs 唤醒，寄存器状态保持且从最低功耗模式唤醒无需复位
- 175 µA/MHz @ 3.6 V 从闪存执行
- 140 µA/MHz @ 3.6 V 从 SRAM 执行
- 专用芯片上充电泵可降低电源消耗
- 工艺 / 电压 / 温度 (PVT) 监控器
分输出
16 位低功耗定时器 / 高级捕获计数器可在 MCU 最低功耗时运行
32 位实时时钟 (RTC)，带多种警报
看门狗定时器
低功耗模式高级捕获计数器 (ACCTR)
数据传输外设
- 10 通道 DMA 控制器
- 3 通道数据传输管理器无需核心干预即可管理复杂的 DMA 传输
芯片调试
- 具有 SWV，可用 JTAG 或 SWD 进行调试和编程
- Cortex-M3 嵌入式跟踪宏单元 (ETM)
封装选项
- QFN 选项：40 引脚 (6 x 6 mm)， 64 引脚 (9 x 9 mm)
- TQFP 选项：64 引脚 (10 x 10 mm)， 80 引脚 (12 x 12 mm)
- TFBGA 选项：80 球 (5.5 x 5.5 mm)
5 V 容限灵活的 I/O
- 最高 62 连续 5 V 容限 GPIO，单优先级交叉开关，可灵活分配
引脚
温度范围：–40 至 +85 °C
Core / Memory / Support
Analog Peripherals
ARM Cortex M3 (50 MHz)
SAR ADC
(12-bit 250 ksps / 10-bit 1 Msps)
Scalable Memory LDO
DC-DC Buck Converter
32/64/128/256 kB Flash
Low Power Mode Charge Pump
Power Management Unit
Watchdog
Current-Source DAC
Supply Monitor
2 x Low Current Comparators
Serial Wire or JTAG Debug / Programming + ETM
Advanced Capture Counter
Digital Peripherals
50 MHz PLL
Real-Time Clock w/ Dedicated Crystal Oscillator
16 kHz Low Frequency Oscillator
20 MHz Low Power Oscillator
External Clock (XTAL / RC / C / CMOS)
Clock Selection
and Gating
Clocking / Oscillators
修订版 1.0 10/13
Voltage Reference
10-Ch DMA Controller + 3x Data Transfer Mgr.
1 x I2C
2 x SPI
AES
CRC
3 x 32-bit Timers (6 x 16-bit)
1 x UART, 1 x USART w/ IrDA/SmartCard
Encoder/Decoder
Low-Power Timer
6-Channel PWM
LCD Controller
版权所有 © 2013 Silicon Laboratories
Priority Crossbar
Encoder
Scalable Analog LDO
8/16/32 kB Retention
RAM
62 Multi-Function 5V-Tolerant I/O Pins
Power
Scalable Digital LDO
Flexible Pin Muxing
供电电压：1.8 至 3.8 V
SiM3L1xx
2
修订版 1.0
SiM3L1xx
目录
1. 相关文档和约定......................................................................................................................5
1.1. 相关文档 ........................................................................................................................................... 5
1.1.1. SiM3L1xx 参考手册................................................................................................5
1.1.2. 硬件访问层 (HAL) API 描述 ...................................................................................5
1.1.3. ARM Cortex-M3 参考手册......................................................................................5
1.2. 约定.................................................................................................................................................... 5
2. 典型连接图 .............................................................................................................................6
2.1. 电源.................................................................................................................................................... 6
3. 电气规格.................................................................................................................................8
3.1. 电气特性 ........................................................................................................................................... 8
3.2. 热条件 .............................................................................................................................................29
3.3. 绝对最大额定值............................................................................................................................. 30
4. Precision32™ SiM3L1xx 系统概览 .................................................................................... 31
4.1. 电源..................................................................................................................................................33
4.1.1. 直流 - 直流降压转换器 (DCDC0).......................................................................... 33
4.1.2. 三个低压差稳压器 (LDO0) ...................................................................................34
4.1.3. 电压监控器 (VMON0)........................................................................................... 34
4.1.4. 电源管理装置 (PMU)............................................................................................ 34
4.1.5. 设备供电模式 ....................................................................................................... 34
4.1.6. 工艺 / 电压 / 温度监控器 （TIMER2 和 PVTOSC0）............................................ 37
4.2. I/O................................................................................................................................. 38
4.2.1. 一般特性 .............................................................................................................. 38
4.2.2. 交叉开关 .............................................................................................................. 38
4.3. 定时..................................................................................................................................................39
4.3.1. PLL (PLL0)........................................................................................................... 40
4.3.2. 低功耗振荡器 (LPOSC0)...................................................................................... 40
4.3.3. 低频振荡器 (LFOSC0) ......................................................................................... 40
4.3.4. 外部振荡器 (EXTOSC0)....................................................................................... 40
4.4. 集成 LCD 控制器 (LCD0).............................................................................................. 41
4.5. 数据外设 .........................................................................................................................................42
4.5.1. 10 通道 DMA 控制器............................................................................................ 42
4.5.2. 数据传输管理器 (DTM0, DTM1, DTM2)............................................................... 42
4.5.3. 128/192/256 位硬件 AES 加密 (AES0) ................................................................ 42
4.5.4. 16/32 位增强 CRC (ECRC0)................................................................................ 43
4.5.5. 编码器 / 解码器 (ENCDEC0)................................................................................ 43
4.6. 计数器 / 定时器.............................................................................................................................. 44
4.6.1. 32 位定时器 (TIMER0, TIMER1, TIMER2) .......................................................... 44
4.6.2. 增强的可编程计数器阵列 (EPCA0) ...................................................................... 44
4.6.3. 实时时钟 (RTC0).................................................................................................. 45
4.6.4. 低功耗定时器 (LPTIMER0) .................................................................................. 45
4.6.5. 看门狗定时器 (WDTIMER0)................................................................................. 45
4.6.6. 低功耗模式高级捕获计数器 (ACCTR0)................................................................ 46
4.7. 通信外设 .........................................................................................................................................47
4.7.1. USART (USART0) ............................................................................................... 47
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3
SiM3L1xx
4.7.2. UART (UART0).................................................................................................... 47
4.7.3. SPI (SPI0, SPI1) .................................................................................................. 48
4.7.4. I2C (I2C0) ............................................................................................................ 48
4.8. 模拟..................................................................................................................................................49
4.8.1. 12 位 AD 转换器 (SARADC0) .............................................................................. 49
4.8.2. 10 位 DA 转换器 (IDAC0) .................................................................................... 49
4.8.3. 低电流比较器 (CMP0, CMP1).............................................................................. 49
4.9. 复位源 .............................................................................................................................................50
4.10.安全 .................................................................................................................................................51
4.11.芯片调试.........................................................................................................................................51
5. 订购信息............................................................................................................................... 52
6. 引脚定义............................................................................................................................... 54
6.1. SiM3L1x7 引脚定义......................................................................................................................54
6.2. SiM3L1x6 引脚定义......................................................................................................................62
6.3. SiM3L1x4 引脚定义......................................................................................................................69
6.4. TQFP-80 封装规格 .......................................................................................................................74
6.4.1. TQFP-80 阻焊层设计 ........................................................................................... 77
6.4.2. TQFP-80 网板设计............................................................................................... 77
6.4.3. TQFP-80 卡组装 .................................................................................................. 77
6.5. QFN-80 封装规格 .........................................................................................................................78
6.5.1. TFBGA-80 阻焊层设计......................................................................................... 81
6.5.2. TFBGA-80 网板设计 ............................................................................................ 81
6.5.3. TFBGA-80 卡组装................................................................................................ 81
6.6. QFN-64 封装规格 .........................................................................................................................82
6.6.1. QFN-64 阻焊层设计 ............................................................................................. 84
6.6.2. QFN-64 网板设计.................................................................................................84
6.6.3. QFN-64 卡组装 .................................................................................................... 84
6.7. TQFP-64 封装规格 .......................................................................................................................85
6.7.1. TQFP-64 阻焊层设计 ........................................................................................... 88
6.7.2. TQFP-64 网板设计............................................................................................... 88
6.7.3. TQFP-64 卡组装 .................................................................................................. 88
6.8. QFN-40 封装规格 .........................................................................................................................89
6.8.1. QFN-40 网板设计.................................................................................................91
6.8.2. QFN-40 卡组装 .................................................................................................... 91
7. 修订特定行为 ....................................................................................................................... 92
7.1. 修订标识 .........................................................................................................................................92
文档修改列表.............................................................................................................................94
联系信息 .................................................................................................................................... 95
4
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SiM3L1xx
1. 相关文档和约定
1.1. 相关文档
此数据表及随附的多份文档提供了 SiM3L1xx 设备的详细说明。
1.1.1. SiM3L1xx 参考手册
Silicon Laboratories SiM3L1xx 参考手册提供了 SiM3L1xx 设备上各外设的详细描述。
1.1.2. 硬件访问层 (HAL) API 描述
Silicon Laboratories 硬件访问层 (HAL) API 提供 C 语言功能修改和读取 SiM3L1xx 设备中的各个位。该说明请见
SiM3xxxx HAL API 参考手册。
1.1.3. ARM Cortex-M3 参考手册
嵌套向量中断控制器等 ARM 特定功能请见 ARM Cortex-M3 参考文档中的描述。在线参考手册请见：
http://infocenter.arm.com/help/topic/com.arm.doc.subset.cortexm.m3/index.html#cortexm3。
1.2. 约定
本文档中的方框图使用以下格式约定 :
Internal Module
Other Internal
Peripheral Block
External Memory
Block
DMA Block
Memory Block
Input_Pin
External to MCU
Block
Output_Pin
Functional Block
Internal_Input_Signal
Internal_Output_Signal
REGn_NAME / BIT_NAME
Figure 1.1. Block Diagram Conventions
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SiM3L1xx
2. 典型连接图
本节提供 SiM3L1xx 设备的典型连接图。
2.1. 电源
图 2.1 显示的是未使用直流 - 直流降压转换器时 SiM3L1xx 设备电源引脚的典型连接图。
SiM3L1xx Device
VIORF
VIO
DC-DC
Converter
VBAT/VBATDC
VDC
VLCD
1 uF and 0.1 uF bypass
capacitors required for
each power pin placed
as close to the pins as
possible.
IND
VDRV
Low Dropout
Regulator
(LDO0)
VSSDC
VSS
10 uF capacitor required
on the VLCD pin
Figure 2.1. Connection Diagram with DC-DC Converter Unused
图 2.2 显示的是使用内部直流 - 直流降压转换器且 I/O 由电池直接供电时 SiM3L1xx 设备电源引脚的典型连接图。
SiM3L1xx Device
4.7, 0.1, and 0.01 uF
bypass capacitors
required on
VBAT/VBATDC input
VIORF
VIO
DC-DC
Converter
0.56 uH inductor
required between the
IND and VDC pins
VDC
VBAT/VBATDC
1 uF and 0.1 uF bypass
capacitors required for
each power pin placed
as close to the pins as
possible.
IND
to external
VDRV circuitry
VLCD
Low Dropout
Regulator
(LDO0)
2.2, 0.1, and 0.01 uF
bypass capacitors
required on VDC output
VSSDC
VSS
10 uF capacitor required
on the VLCD pin
Figure 2.2. Connection Diagram with DC-DC Converter Used and I/O Powered from Battery
图 2.3 显示的是使用 Silicon Labs EZRadio® 或 EZRadioPRO® 等外部无线电设备时 SiM3L1xx 设备电源引脚的典
型连接图。
6
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SiM3L1xx
1 uF and 0.1 uF bypass
capacitors required for
each I/O power pin
SiM3L1xx Device
DC-DC
Converter
VBAT/VBATDC
0.56 uH inductor
required between the
IND and VDC pins
IND
VDC
VIO
4.7, 0.1, and 0.01 uF
bypass capacitors
required on
VBAT/VBATDC input
to external
radio
VDRV
Low Dropout
Regulator
(LDO0)
2.2, 0.1, and 0.01 uF
bypass capacitors
required on VDC output
VIORF
VLCD
VSSDC
VSS
capacitors must be
placed as close to the
pins as possible.
10 uF capacitor required
on the VLCD pin
Figure 2.3. Connection Diagram with External Radio Device
图 2.4 显示的是使用直流 - 直流降压转换器且 I/O 为独立供电时 SiM3L1xx 设备电源引脚的典型连接图。
1 uF and 0.1 uF bypass
capacitors required for
each I/O power pin
SiM3L1xx Device
DC-DC
Converter
1.8-VBAT V
4.7, 0.1, and 0.01 uF
bypass capacitors
required on
VBAT/VBATDC input
VBAT/VBATDC
1.8-VBAT V
0.56 uH inductor
required between the
IND and VDC pins
VDC
to external
VDRV circuitry
VIORF
VIO
IND
Low Dropout
Regulator
(LDO0)
2.2, 0.1, and 0.01 uF
bypass capacitors
required on VDC output
VLCD
VSSDC
VSS
capacitors must be
placed as close to the
pins as possible.
10 uF capacitor required
on the VLCD pin
Figure 2.4. Connection Diagram with DC-DC Converter Used and I/O Powered Separately
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SiM3L1xx
3. 电气规格
3.1. 电气特性
除非另有声明，所有表格中的所有电气参数均以 Table 3.1 中所列条件为准。
Table 3.1. Recommended Operating Conditions
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
Operating Supply Voltage on
VBAT/VBATDC
VBAT
1.8
—
3.8
V
Operating Supply Voltage on VDC
VDC
1.25
—
3.8
V
Operating Supply Voltage on VDRV
VDRV
1.25
—
3.8
V
VIO
1.8
—
VBAT
V
Operation Supply Voltage on VIORF
VIORF
1.8
—
VBAT
V
Operation Supply Voltage on VLCD
VLCD
1.8
—
3.8
V
System Clock Frequency (AHB)
fAHB
0
—
50
MHz
Peripheral Clock Frequency (APB)
fAPB
0
—
50
MHz
Operating Ambient Temperature
TA
–40
—
+85
°C
Operating Junction Temperature
TJ
–40
—
105
°C
Operating Supply Voltage on VIO
Note: All voltages with respect to VSS.
8
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SiM3L1xx
Table 3.2. Power Consumption
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
IBAT
FAHB = 49 MHz,
FAPB = 24.5 MHz
—
17.5
18.9
mA
FAHB = 20 MHz,
FAPB = 10 MHz
—
6.7
7.2
mA
FAHB = 2.5 MHz,
FAPB = 1.25 MHz
—
1.15
1.4
mA
FAHB = 49 MHz,
FAPB = 24.5 MHz
—
13.3
14.5
mA
FAHB = 20 MHz,
FAPB = 10 MHz
—
5.4
5.9
mA
FAHB = 2.5 MHz,
FAPB = 1.25 MHz
—
980
1.2
µA
FAHB = 49 MHz,
FAPB = 24.5 MHz
VBAT = 3.3 V
—
9.7
—
mA
FAHB = 49 MHz,
FAPB = 24.5 MHz
VBAT = 3.8 V
—
8.65
—
mA
FAHB = 20 MHz,
FAPB = 10 MHz
VBAT = 3.3 V
—
4.15
—
mA
FAHB = 20 MHz,
FAPB = 10 MHz
VBAT = 3.8 V
—
3.9
—
mA
Digital Core Supply Current
Normal Mode1,2,3,4—Full speed
with code executing from flash,
peripheral clocks ON
Normal Mode1,2,3,4—Full speed
with code executing from flash,
peripheral clocks OFF
Normal Mode1,2,3,4—Full speed
with code executing from flash,
LDOs powered by dc-dc at 1.9 V,
peripheral clocks OFF
IBAT
IBAT
Notes:
1. Currents are additive. For example, where IBAT is specified and the mode is not mutually exclusive, enabling the
functions increases supply current by the specified amount.
2. Includes all peripherals that cannot have clocks gated in the Clock Control module.
3. Includes LDO and PLL0OSC (>20 MHz) or LPOSC0 (<20 MHz) supply current.
4. Internal Digital and Memory LDOs scaled to optimal output voltage.
5. Flash AHB clock turned off.
6. Running from internal LFO, Includes LFO supply current.
7. LCD0 current does not include switching currents for external load.
8. IDAC output current not included.
9. Does not include LC tank circuit.
10. Does not include digital drive current or pullup current for active port I/O. Unloaded IVIO is included in all IBAT PM8
production test measurements.
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9
SiM3L1xx
Table 3.2. Power Consumption (Continued)
Parameter
Power Mode 11,2,3,4—Full speed
with code executing from RAM,
peripheral clocks ON
Power Mode 11,2,3,4—Full speed
with code executing from RAM,
peripheral clocks OFF
Power Mode 11,2,3,4—Full speed
with code executing from RAM,
LDOs powered by dc-dc at 1.9 V,
peripheral clocks OFF
Power Mode 21,2,3,4,5—Core halted
with peripheral clocks ON
Symbol
Test Condition
Min
Typ
Max
Unit
IBAT
FAHB = 49 MHz,
FAPB = 24.5 MHz
—
13.4
16.6
mA
FAHB = 20 MHz,
FAPB = 10 MHz
—
4.7
—
mA
FAHB = 2.5 MHz,
FAPB = 1.25 MHz
—
810
—
µA
FAHB = 49 MHz,
FAPB = 24.5 MHz
—
9.4
12.5
mA
FAHB = 20 MHz,
FAPB = 10 MHz
—
3.3
—
mA
FAHB = 2.5 MHz,
FAPB = 1.25 MHz
—
630
—
µA
FAHB = 49 MHz,
FAPB = 24.5 MHz
VBAT = 3.3 V
—
7.05
—
mA
FAHB = 49 MHz,
FAPB = 24.5 MHz
VBAT = 3.8 V
—
6.3
—
mA
FAHB = 20 MHz,
FAPB = 10 MHz
VBAT = 3.3 V
—
2.75
—
mA
FAHB = 20 MHz,
FAPB = 10 MHz
VBAT = 3.8 V
—
2.6
—
mA
FAHB = 49 MHz,
FAPB = 24.5 MHz
—
7.6
11.3
mA
FAHB = 20 MHz,
FAPB = 10 MHz
—
2.75
—
mA
FAHB = 2.5 MHz,
FAPB = 1.25 MHz
—
575
—
µA
IBAT
IBAT
IBAT
Notes:
1. Currents are additive. For example, where IBAT is specified and the mode is not mutually exclusive, enabling the
functions increases supply current by the specified amount.
2. Includes all peripherals that cannot have clocks gated in the Clock Control module.
3. Includes LDO and PLL0OSC (>20 MHz) or LPOSC0 (<20 MHz) supply current.
4. Internal Digital and Memory LDOs scaled to optimal output voltage.
5. Flash AHB clock turned off.
6. Running from internal LFO, Includes LFO supply current.
7. LCD0 current does not include switching currents for external load.
8. IDAC output current not included.
9. Does not include LC tank circuit.
10. Does not include digital drive current or pullup current for active port I/O. Unloaded IVIO is included in all IBAT PM8
production test measurements.
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SiM3L1xx
Table 3.2. Power Consumption (Continued)
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
Power Mode 21,2,3,4,5—Core halted
with only Port I/O clocks on (wake
from pin).
IBAT
FAHB = 49 MHz,
FAPB = 24.5 MHz
—
4
7.2
mA
FAHB = 20 MHz,
FAPB = 10 MHz
—
1.47
—
mA
FAHB = 2.5 MHz,
FAPB = 1.25 MHz
—
430
—
µA
VBAT = 3.8 V
—
320
530
µA
VBAT = 1.8 V
—
225
—
µA
FAHB = FAPB = 16 kHz,
VBAT = 3.8 V
—
385
640
µA
FAHB = FAPB = 16 kHz,
VBAT = 1.8 V
—
330
—
µA
FAHB = FAPB = 16 kHz,
VBAT = 3.8 V
—
320
490
µA
FAHB = FAPB = 16 kHz,
VBAT = 1.8 V
—
275
—
µA
FAHB = FAPB = 16 kHz,
VBAT = 3.8 V
—
315
490
µA
FAHB = FAPB = 16 kHz,
VBAT = 1.8 V
—
270
—
µA
RTC Disabled,
TA = 25 °C
—
75
400
nA
RTC w/ 16.4 kHz LFO,
TA = 25 °C
—
360
—
nA
RTC w/ 32.768 kHz Crystal,
TA = 25 °C
—
670
—
nA
Power Mode 31,2,6—Fast-Wake
Mode (PM3CLKEN = 1)
IBAT
Power Mode 41,2,4,6—Slower clock
speed with code executing from
flash, peripheral clocks ON
IBAT
Power Mode 51,2,4,6—Slower clock
speed with code executing from
RAM, peripheral clocks ON
IBAT
Power Mode 61,2,4,6—Core halted
with peripheral clocks ON
IBAT
Power Mode 81,2—Low Power
Sleep, powered through VBAT,
VIO, and VIORF at 2.4 V, 32kB of
retention RAM
IBAT
Notes:
1. Currents are additive. For example, where IBAT is specified and the mode is not mutually exclusive, enabling the
functions increases supply current by the specified amount.
2. Includes all peripherals that cannot have clocks gated in the Clock Control module.
3. Includes LDO and PLL0OSC (>20 MHz) or LPOSC0 (<20 MHz) supply current.
4. Internal Digital and Memory LDOs scaled to optimal output voltage.
5. Flash AHB clock turned off.
6. Running from internal LFO, Includes LFO supply current.
7. LCD0 current does not include switching currents for external load.
8. IDAC output current not included.
9. Does not include LC tank circuit.
10. Does not include digital drive current or pullup current for active port I/O. Unloaded IVIO is included in all IBAT PM8
production test measurements.
修订版 1.0
11
SiM3L1xx
Table 3.2. Power Consumption (Continued)
Parameter
Power Mode 81,2—Low Power
Sleep, powered by the low power
mode charge pump, 32kB of
retention RAM
Unloaded VIO and VIORF Current10
Symbol
Test Condition
Min
Typ
Max
Unit
IBAT
RTC w/ 16.4 kHz LFO,
VBAT = 2.4 V, TA = 25 °C
—
180
—
nA
RTC w/ 32.768 kHz Crystal,
VBAT = 2.4 V, TA = 25 °C
—
300
—
nA
RTC w/ 16.4 kHz LFO,
VBAT = 3.8 V, TA = 25 °C
—
245
—
nA
RTC w/ 32.768 kHz Crystal,
VBAT = 3.8 V, TA = 25 °C
—
390
—
nA
—
2
—
nA
VBAT = 3.8 V, TA = 25 °C
—
195
600
nA
VBAT = 2.4 V, TA = 25 °C
—
120
—
nA
VBAT = 3.8 V, TA = 25 °C
—
495
660
nA
VBAT = 2.4 V, TA = 25 °C
—
395
—
nA
VBAT = 3.8 V, TA = 25 °C
—
800
—
nA
VBAT = 2.4 V, TA = 25 °C
—
580
—
nA
VBAT = 2.4 V, TA = 25 °C,
CPMD = 01
—
1.11
—
nA/Hz
VBAT = 3.8 V, TA = 25 °C,
CPMD = 01
—
1.44
—
nA/Hz
VBAT = 2.4 V, TA = 25 °C,
CPMD = 10
—
1.45
—
nA/Hz
VBAT = 3.8 V, TA = 25 °C,
CPMD = 10
—
1.82
—
nA/Hz
VBAT = 2.4 V, TA = 25 °C,
CPMD = 11
—
2.15
—
nA/Hz
VBAT = 3.8 V, TA = 25 °C,
CPMD = 11
—
2.54
—
nA/Hz
IVIO
Power Mode 8 Peripheral Currents
UART0
LCD07, No segments active
LCD07, All (4 x 40) segments active
Advanced Capture Counter
(ACCTR0), LC Single-Ended
Mode, Relative to Sampling
Frequency9
IUART0
ILCD0
ILCD0
IACCTR
Notes:
1. Currents are additive. For example, where IBAT is specified and the mode is not mutually exclusive, enabling the
functions increases supply current by the specified amount.
2. Includes all peripherals that cannot have clocks gated in the Clock Control module.
3. Includes LDO and PLL0OSC (>20 MHz) or LPOSC0 (<20 MHz) supply current.
4. Internal Digital and Memory LDOs scaled to optimal output voltage.
5. Flash AHB clock turned off.
6. Running from internal LFO, Includes LFO supply current.
7. LCD0 current does not include switching currents for external load.
8. IDAC output current not included.
9. Does not include LC tank circuit.
10. Does not include digital drive current or pullup current for active port I/O. Unloaded IVIO is included in all IBAT PM8
production test measurements.
12
修订版 1.0
SiM3L1xx
Table 3.2. Power Consumption (Continued)
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
Advanced Capture Counter
(ACCTR0), LC Dual or Quadrature
Mode, Relative to Sampling
Frequency9
IACCTR
VBAT = 2.4 V, TA = 25 °C,
CPMD = 01
—
1.39
—
nA/Hz
VBAT = 3.8 V, TA = 25 °C,
CPMD = 01
—
1.89
—
nA/Hz
VBAT = 2.4 V, TA = 25 °C,
CPMD = 10
—
2.08
—
nA/Hz
VBAT = 3.8 V, TA = 25 °C,
CPMD = 10
—
2.59
—
nA/Hz
VBAT = 2.4 V, TA = 25 °C,
CPMD = 11
—
3.47
—
nA/Hz
VBAT = 3.8 V, TA = 25 °C,
CPMD = 11
—
4.03
—
nA/Hz
Analog Peripheral Supply Currents
PLL0 Oscillator (PLL0OSC)
IPLLOSC
Operating at 49 MHz
—
1.4
1.6
mA
Low-Power Oscillator (LPOSC0)
ILPOSC
Operating at 20 MHz
—
25
—
µA
Operating at 2.5 MHz
—
25
—
µA
ILFOSC
Operating at 16.4 kHz
—
190
310
nA
IEXTOSC
FREQCN = 111
—
3.8
4.5
mA
FREQCN = 110
—
840
960
µA
FREQCN = 101
—
185
230
µA
FREQCN = 100
—
65
80
µA
FREQCN = 011
—
25
30
µA
FREQCN = 010
—
10
13
µA
FREQCN = 001
—
5
7
µA
FREQCN = 000
—
3
5
µA
Low-Frequency Oscillator
(LFOSC0)
External Oscillator (EXTOSC0)
Notes:
1. Currents are additive. For example, where IBAT is specified and the mode is not mutually exclusive, enabling the
functions increases supply current by the specified amount.
2. Includes all peripherals that cannot have clocks gated in the Clock Control module.
3. Includes LDO and PLL0OSC (>20 MHz) or LPOSC0 (<20 MHz) supply current.
4. Internal Digital and Memory LDOs scaled to optimal output voltage.
5. Flash AHB clock turned off.
6. Running from internal LFO, Includes LFO supply current.
7. LCD0 current does not include switching currents for external load.
8. IDAC output current not included.
9. Does not include LC tank circuit.
10. Does not include digital drive current or pullup current for active port I/O. Unloaded IVIO is included in all IBAT PM8
production test measurements.
修订版 1.0
13
SiM3L1xx
Table 3.2. Power Consumption (Continued)
Parameter
SARADC0
Symbol
Test Condition
Min
Typ
Max
Unit
ISARADC
Sampling at 1 Msps, Internal
VREF used
—
1.2
1.6
mA
Sampling at 250 ksps, lowest
power mode settings.
—
390
540
µA
—
75
110
µA
Normal Power Mode
—
680
—
µA
Normal Power Mode
—
160
—
µA
—
80
—
µA
CMPMD = 11
—
0.5
2
µA
CMPMD = 10
—
3
8
µA
CMPMD = 01
—
10
16
µA
CMPMD = 00
—
25
42
µA
Temperature Sensor
ITSENSE
Internal SAR Reference
IREFFS
VREF0
IREFP
Comparator 0 (CMP0),
Comparator 1 (CMP1)
ICMP
IDAC08
IIDAC
—
70
100
µA
Voltage Supply Monitor (VMON0)
IVMON
—
10
22
µA
Write Operation
IFLASH-W
—
—
8
mA
Erase Operation
IFLASH-E
—
—
15
mA
Flash Current on VBAT
Notes:
1. Currents are additive. For example, where IBAT is specified and the mode is not mutually exclusive, enabling the
functions increases supply current by the specified amount.
2. Includes all peripherals that cannot have clocks gated in the Clock Control module.
3. Includes LDO and PLL0OSC (>20 MHz) or LPOSC0 (<20 MHz) supply current.
4. Internal Digital and Memory LDOs scaled to optimal output voltage.
5. Flash AHB clock turned off.
6. Running from internal LFO, Includes LFO supply current.
7. LCD0 current does not include switching currents for external load.
8. IDAC output current not included.
9. Does not include LC tank circuit.
10. Does not include digital drive current or pullup current for active port I/O. Unloaded IVIO is included in all IBAT PM8
production test measurements.
14
修订版 1.0
SiM3L1xx
Table 3.3. Power Mode Wake Up Times
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
Power Mode 2 or 6 Wake Time
tPM2
4
—
5
clocks
Power Mode 3 Fast Wake Time
(using LFO as clock source)
tPM3FW
—
425
—
µs
tPM8
—
3.8
—
µs
Power Mode 8 Wake Time
Notes:
1. Wake times are specified as the time from the wake source to the execution phase of the first instruction following WFI.
This includes latency to recognize the wake event and fetch the first instruction (assuming wait states = 0).
Table 3.4. Reset and Supply Monitor
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
VBAT High Supply Monitor Threshold
(VBATHITHEN = 1)
VVBATMH
Early Warning
—
2.20
—
V
Reset
1.95
2.05
2.1
V
VBAT Low Supply Monitor Threshold
(VBATHITHEN = 0)
VVBATML
Early Warning
—
1.85
—
V
Reset
1.70
1.75
1.77
V
Rising Voltage on
VBAT
—
1.4
—
V
Falling Voltage on
VBAT
0.8
1
1.3
V
Power-On Reset (POR) Threshold
VPOR
VBAT Ramp Time
tRMP
Time to VBAT > 1.8 V
10
—
3000
µs
Reset Delay from POR
tPOR
Relative to VBAT >
VPOR
3
—
100
ms
Reset Delay from non-POR source
tRST
Time between release
of reset source and
code execution
—
10
—
µs
RESET Low Time to Generate Reset
tRSTL
50
—
—
ns
Missing Clock Detector Response
Time (final rising edge to reset)
tMCD
—
0.5
1.5
ms
Missing Clock Detector Trigger 
Frequency
FMCD
—
2.5
10
kHz
VBAT Supply Monitor Turn-On Time
tMON
—
2
—
µs
FAHB > 1 MHz
修订版 1.0
15
SiM3L1xx
Table 3.5. On-Chip Regulators
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
VDCIN
1.8
—
3.8
V
Input Supply to Output Voltage
Differential (for regulation)
VDCREG
0.45
—
—
V
Output Voltage Range
VDCOUT
1.25
—
3.8
V
Output Voltage Accuracy
VDCACC
—
±25
—
mV
Output Current
IDCOUT
—
—
90
mA
Inductor Value1
LDC
0.47
0.56
0.68
µH
Inductor Current Rating
ILDC
Iload < 50 mA
450
—
—
mA
Iload > 50 mA
550
—
—
mA
DC-DC Buck Converter
Input Voltage Range
Output Capacitor Value
CDCOUT
1
2.2
10
µF
Input Capacitor Value2
CDCIN
—
4.7
—
µF
Load Regulation
Rload
—
0.03
—
mV/mA
Maximum DC Load Current During
Startup
IDCMAX
—
—
5
mA
Switching Clock Frequency
FDCCLK
1.9
2.9
3.8
MHz
Local Oscillator Frequency
FDCOSC
2.4
2.9
3.4
MHz
Sourced from VBAT
1.8
—
3.8
V
Sourced from VDC
1.9
—
3.8
V
VLDO
0.8
—
1.9
V
VLDOACC
—
±25
—
mV
LDO Regulators
Input Voltage Range3
VLDOIN
4
Output Voltage Range
LDO Output Voltage Accuracy
Output Settings in PM8 (All LDOs)
VLDO
1.8 V < VBAT < 2.9 V
1.5
V
1.95 V < VBAT < 3.5 V
1.8
V
2.0 V < VBAT < 3.8 V
1.9
V
Notes:
1. See reference manual for recommended inductors.
2. Recommended: X7R or X5R ceramic capacitors with low ESR. Example: Murata GRM21BR71C225K with ESR < 10
m (@ frequency > 1 MHz).
3. Input voltage specification accounts for the internal LDO dropout voltage under the maximum load condition to ensure
that the LDO output voltage will remain at a valid level as long as VLDOIN is at or above the specified minimum.
4. The memory LDO output should always be set equal to or lower than the output of the analog LDO. When lowering both
LDOs (for example to go into PM8 under low supply conditions), first adjust the memory LDO and then the analog LDO.
When raising the output of both LDOs, adjust the analog LDO before adjusting the memory LDO.
5. Output range represents the programmable output range, and does not reflect the minimum voltage under all
conditions. Dropout when the input supply is close to the output setting is normal, and accounted for.
6. Analog peripheral specifications assume a 1.8 V output on the analog LDO.
16
修订版 1.0
SiM3L1xx
Table 3.5. On-Chip Regulators (Continued)
Parameter
Memory LDO Output Setting5
Digital LDO Output Setting
Analog LDO Output Setting During
Normal Operation6
Symbol
Test Condition
Min
Typ
Max
Unit
VLDOMEM
During Programming
1.8
—
1.9
V
During Normal
Operation
1.5
—
1.9
V
FAHB < 20 MHz
1.0
—
1.9
V
FAHB > 20 MHz
1.2
—
1.9
V
VLDODIG
VLDOANA
1.8
V
Notes:
1. See reference manual for recommended inductors.
2. Recommended: X7R or X5R ceramic capacitors with low ESR. Example: Murata GRM21BR71C225K with ESR < 10
m (@ frequency > 1 MHz).
3. Input voltage specification accounts for the internal LDO dropout voltage under the maximum load condition to ensure
that the LDO output voltage will remain at a valid level as long as VLDOIN is at or above the specified minimum.
4. The memory LDO output should always be set equal to or lower than the output of the analog LDO. When lowering both
LDOs (for example to go into PM8 under low supply conditions), first adjust the memory LDO and then the analog LDO.
When raising the output of both LDOs, adjust the analog LDO before adjusting the memory LDO.
5. Output range represents the programmable output range, and does not reflect the minimum voltage under all
conditions. Dropout when the input supply is close to the output setting is normal, and accounted for.
6. Analog peripheral specifications assume a 1.8 V output on the analog LDO.
修订版 1.0
17
SiM3L1xx
Table 3.6. Flash Memory
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
Write Time1
tWRITE
One 16-bit Half Word
20
21
22
µs
Erase Time1
tERASE
One Page
20
21
22
ms
tERALL
Full Device
20
21
22
ms
20k
100k
—
Cycles
10
100
—
Years
Endurance (Write/Erase Cycles)
NWE
Retention2
tRET
TA = 25 °C, 1k Cycles
Notes:
1. Does not include sequencing time before and after the write/erase operation, which may take up to 35 µs. During
sequential write operations, this extra time is only taken prior to the first write and after the last write.
2. Additional Data Retention Information is published in the Quarterly Quality and Reliability Report.
18
修订版 1.0
SiM3L1xx
Table 3.7. Internal Oscillators
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
fPLL0OSC
Full Temperature and
Supply Range
48.3
49
49.7
MHz
Power Supply Sensitivity
(Free-running output mode,
RANGE = 2)
PSSPLL0OSC
TA = 25 °C,
Fout = 49 MHz
—
300
—
ppm/V
Temperature Sensitivity
(Free-running output mode,
RANGE = 2)
TSPLL0OSC
VBAT = 3.3 V,
Fout = 49 MHz
—
50
—
ppm/°C
23
—
50
MHz
fREF = 20 MHz,
fPLL0OSC = 50 MHz
M=39, N=99,
LOCKTH = 0
—
2.75
—
µs
fREF = 2.5 MHz,
fPLL0OSC = 50 MHz
M=19, N=399,
LOCKTH = 0
—
9.45
—
µs
fREF = 32.768 kHz,
fPLL0OSC = 50 MHz
M=0, N=1524,
LOCKTH = 0
—
92
—
µs
Phase-Locked Loop (PLL0OSC)
Calibrated Output Frequency
(Free-running output mode,
RANGE = 2)
Adjustable Output Frequency
Range
fPLL0OSC
Lock Time
tPLL0LOCK
Low Power Oscillator (LPOSC0)
Oscillator Frequency
fLPOSC
Full Temperature and
Supply Range
19
20
21
MHz
Divided Oscillator Frequency
fLPOSCD
Full Temperature and
Supply Range
2.375
2.5
2.625
MHz
Power Supply Sensitivity
PSSLPOSC
TA = 25 °C
—
0.5
—
%/V
Temperature Sensitivity
TSLPOSC
VBAT = 3.3 V
—
55
—
ppm/°C
Full Temperature and
Supply Range
13.4
16.4
19.7
kHz
TA = 25 °C,
VBAT = 3.3 V
15.8
16.4
17.3
kHz
Low Frequency Oscillator (LFOSC0)
Oscillator Frequency
fLFOSC
Power Supply Sensitivity
PSSLFOSC
TA = 25 °C
—
2.4
—
%/V
Temperature Sensitivity
TSLFOSC
VBAT = 3.3 V
—
0.2
—
%/°C
修订版 1.0
19
SiM3L1xx
Table 3.7. Internal Oscillators (Continued)
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
fRTCMCD
—
8
15
kHz
fRTCEXTCLK
0
—
40
kHz
DCRTC
25
—
55
%
Min
Typ
Max
Unit
RTC0 Oscillator (RTC0OSC)
Missing Clock Detector Trigger
Frequency
RTC External Input CMOS Clock
Frequency
RTC Robust Duty Cycle Range
Table 3.8. External Oscillator
Parameter
Symbol
Test Condition
External Input CMOS Clock
Frequency
fCMOS
0*
—
50
MHz
External Crystal Frequency
fXTAL
0.01
—
25
MHz
External Input CMOS Clock High Time
tCMOSH
9
—
—
ns
External Input CMOS Clock Low Time
tCMOSL
9
—
—
ns
VBAT
2.4
—
3.8
V
Low Power Mode Charge Pump 
Supply Range (input from VBAT)
*Note: Minimum of 10 kHz when debugging.
20
修订版 1.0
SiM3L1xx
Table 3.9. SAR ADC
Parameter
Resolution
Supply Voltage Requirements
(VBAT)
Symbol
Test Condition
Nbits
12 Bit Mode
12
Bits
10 Bit Mode
10
Bits
VADC
Throughput Rate
(High Speed Mode)
fS
Throughput Rate
(Low Power Mode)
fS
Tracking Time
SAR Clock Frequency
tTRK
fSAR
Min
Typ
Max
Unit
High Speed Mode
2.2
—
3.8
V
Low Power Mode
1.8
—
3.8
V
12 Bit Mode
—
—
250
ksps
10 Bit Mode
—
—
1
Msps
12 Bit Mode
—
—
62.5
ksps
10 Bit Mode
—
—
250
ksps
High Speed Mode
230
—
—
ns
Low Power Mode
450
—
—
ns
High Speed Mode
—
—
16.24
MHz
Low Power Mode
—
—
4
MHz
Conversion Time
tCNV
10-Bit Conversion,
SAR Clock = 16 MHz,
APB Clock = 40 MHz
Sample/Hold Capacitor
CSAR
Gain = 1
—
5
—
pF
Gain = 0.5
—
2.5
—
pF
High Quality Inputs
—
18
—
pF
Normal Inputs
—
20
—
pF
High Quality Inputs
—
300
—

Normal Inputs
—
550
—

1
—
VBAT
V
Gain = 1
0
—
VREF
V
Gain = 0.5
0
—
2xVREF
V
—
70
—
dB
12 Bit Mode
—
±1
±1.9
LSB
10 Bit Mode
—
±0.2
±0.5
LSB
12 Bit Mode
–1
±0.7
1.8
LSB
10 Bit Mode
—
±0.2
±0.5
LSB
12 Bit Mode, VREF = 2.4 V
–2
0
2
LSB
10 Bit Mode, VREF = 2.4 V
–1
0
1
LSB
Input Pin Capacitance
Input Mux Impedance
Voltage Reference Range
Input Voltage Range*
Power Supply Rejection Ratio
CIN
RMUX
VREF
VIN
PSRRADC
762.5
ns
DC Performance
Integral Nonlinearity
INL
Differential Nonlinearity 
(Guaranteed Monotonic)
DNL
Offset Error (using VREFGND)
EOFF
修订版 1.0
21
SiM3L1xx
Table 3.9. SAR ADC (Continued)
Parameter
Offset Temperature Coefficient
Slope Error
Symbol
Test Condition
Min
Typ
Max
Unit
TCOFF
—
0.004
—
LSB/°C
EM
–0.07
–0.02
0.02
%
Dynamic Performance (10 kHz Sine Wave Input 1dB below full scale, Max throughput)
Signal-to-Noise
Signal-to-Noise Plus Distortion
SNR
SNDR
Total Harmonic Distortion (Up to
5th Harmonic)
THD
Spurious-Free Dynamic Range
SFDR
12 Bit Mode
62
66
—
dB
10 Bit Mode
58
60
—
dB
12 Bit Mode
62
66
—
dB
10 Bit Mode
58
60
—
dB
12 Bit Mode
—
78
—
dB
10 Bit Mode
—
77
—
dB
12 Bit Mode
—
–79
—
dB
10 Bit Mode
—
–74
—
dB
*Note: Absolute input pin voltage is limited by the lower of the supply at VBAT and VIO.
22
修订版 1.0
SiM3L1xx
Table 3.10. IDAC
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
Static Performance
Resolution
Nbits
Integral Nonlinearity
INL
—
±0.5
±2
LSB
Differential Nonlinearity (Guaranteed
Monotonic)
DNL
—
±0.5
±1
LSB
Output Compliance Range
VOCR
—
—
VBAT –
1.0
V
Full Scale Output Current
IOUT
2 mA Range,
TA = 25 °C
1.98
2.046
2.1
mA
1 mA Range,
TA = 25 °C
0.99
1.023
1.05
mA
0.5 mA Range,
TA = 25 °C
491
511.5
525
µA
—
250
—
nA
2 mA Range
—
100
—
ppm/°C
2 mA Range
—
–220
—
ppm/V
—
1
—
k
—
1.2
—
µs
—
3
—
µs
Offset Error
EOFF
Full Scale Error Tempco
TCFS
VBAT Power Supply Rejection Ratio
Test Load Impedance (to VSS)
10
RTEST
Bits
Dynamic Performance
Output Settling Time to 1/2 LSB
min output to max
output
Startup Time
修订版 1.0
23
SiM3L1xx
Table 3.11. ACCTR (Advanced Capture Counter)
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
LC Comparator Response Time,
CMPMD = 11
(Highest Speed)
tRESP0
+100 mV Differential
—
100
—
ns
–100 mV Differential
—
150
—
ns
LC Comparator Response Time,
CMPMD = 00
(Lowest Power)
tRESP3
+100 mV Differential
—
1.4
—
µs
–100 mV Differential
—
3.5
—
µs
CMPHYP = 00
—
0.37
—
mV
CMPHYP = 01
—
7.9
—
mV
CMPHYP = 10
—
16.7
—
mV
CMPHYP = 11
—
32.8
—
mV
CMPHYN = 00
—
0.37
—
mV
CMPHYN = 01
—
–7.9
—
mV
CMPHYN = 10
—
–16.1
—
mV
CMPHYN = 11
—
–32.7
—
mV
CMPHYP = 00
—
0.47
—
mV
CMPHYP = 01
—
5.85
—
mV
CMPHYP = 10
—
12
—
mV
CMPHYP = 11
—
24.4
—
mV
CMPHYN = 00
—
0.47
—
mV
CMPHYN = 01
—
–6.0
—
mV
CMPHYN = 10
—
–12.1
—
mV
CMPHYN = 11
—
–24.6
—
mV
CMPHYP = 00
—
0.66
—
mV
CMPHYP = 01
—
4.55
—
mV
CMPHYP = 10
—
9.3
—
mV
CMPHYP = 11
—
19
—
mV
CMPHYN = 00
—
0.6
—
mV
CMPHYN = 01
—
–4.5
—
mV
CMPHYN = 10
—
–9.5
—
mV
CMPHYN = 11
—
–19
—
mV
LC Comparator Positive Hysteresis
Mode 0 (CPMD = 11)
LC Comparator Negative Hysteresis
Mode 0 (CPMD = 11)
LC Comparator Positive Hysteresis
Mode 1 (CPMD = 10)
LC Comparator Negative Hysteresis
Mode 1 (CPMD = 10)
LC Comparator Positive Hysteresis
Mode 2 (CPMD = 01)
LC Comparator Negative Hysteresis
Mode 2 (CPMD = 01)
24
HYSCP+
HYSCP-
HYSCP+
HYSCP-
HYSCP+
HYSCP-
修订版 1.0
SiM3L1xx
Table 3.11. ACCTR (Advanced Capture Counter) (Continued)
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
HYSCP+
CMPHYP = 00
—
1.37
—
mV
CMPHYP = 01
—
3.8
—
mV
CMPHYP = 10
—
7.8
—
mV
CMPHYP = 11
—
15.6
—
mV
CMPHYN = 00
—
1.37
—
mV
CMPHYN = 01
—
–3.9
—
mV
CMPHYN = 10
—
–7.9
—
mV
CMPHYN = 11
—
–16
—
mV
VIN
–0.25
—
VBAT +
0.25
V
LC Comparator Common-Mode
Rejection Ratio
CMRRCP
—
75
—
dB
LC Comparator Power Supply
Rejection Ratio
PSRRCP
—
72
—
dB
–10
0
10
mV
LC Comparator Positive Hysteresis
Mode 3 (CPMD = 00)
LC Comparator Negative Hysteresis
Mode 3 (CPMD = 00)
LC Comparator Input Range
(ACCTR0_LCIN pin)
HYSCP-
LC Comparator Input Offset Voltage
VOFF
LC Comparator Input Offset Tempco
TCOFF
—
3.5
—
µV/°C
DACEOFF
–1
—
1
LSB
Low Range
—
VIO/8
—
V
High Range
—
VIO
—
V
Low Range (48 steps)
—
VIO/384
—
V
High Range (64 steps)
—
VIO/64
—
V
—
25
—
ns
—
1
—
k
—
—
2
mA
PUVAL[4:2] = 0 to 6
-15
—
15
%
PUVAL[4:2] = 7
-10
—
10
%
Reference DAC Offset Error
Reference DAC Full Scale Output
Reference DAC Step Size
DACFS
DACLSB
LC Oscillator Period
TLCOSC
LC Bias Output Impedance
RLCBIAS
LC Bias Drive Strength
ILCBIAS
Pull-Up Resistor Tolerance
RTOL
TA = 25 °C
10 µA Load
修订版 1.0
25
SiM3L1xx
Table 3.12. Voltage Reference Electrical Characteristics
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
VREFFS
–40 to +85 °C,
VBAT = 1.8–3.8 V
1.6
1.65
1.7
V
TCREFFS
—
50
—
ppm/°C
tREFFS
—
—
1.5
µs
PSRRREFFS
—
400
—
ppm/V
VREF2X = 0
1.8
—
3.8
V
VREF2X = 1
2.7
—
3.8
V
25 °C ambient,
VREF2X = 0
1.17
1.2
1.23
V
25 °C ambient,
VREF2X = 1
2.35
2.4
2.45
V
ISC
—
—
10
mA
Temperature Coefficient
TCVREFP
—
35
—
ppm/°C
Load Regulation
LRVREFP
Load = 0 to 200 µA to
VREFGND
—
4.5
—
ppm/µA
Load Capacitor
CVREFP
Load = 0 to 200 µA to
VREFGND
0.1
—
—
µF
tVREFPON
4.7 µF tantalum, 0.1 µF
ceramic bypass
—
3.8
—
ms
0.1 µF ceramic bypass
—
200
—
µs
VREF2X = 0
—
320
—
ppm/V
VREF2X = 1
—
560
—
ppm/V
Sample Rate = 250 ksps;
VREF = 3.0 V
—
5.25
—
µA
Internal Fast Settling Reference
Output Voltage
Temperature Coefficient
Turn-on Time
Power Supply Rejection
Internal Precision Reference
VBAT
Valid Supply Range
VREFP
Output Voltage
Short-Circuit Current
Turn-on Time
Power Supply Rejection
PSRRVREFP
External Reference
IEXTREF
Input Current
Table 3.13. Temperature Sensor
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
Offset
VOFF
TA = 0 °C
—
760
—
mV
Offset Error*
EOFF
TA = 0 °C
—
±14
—
mV
Slope
M
—
2.77
—
mV/°C
Slope Error*
EM
—
±25
—
µV/°C
Linearity
—
1
—
°C
Turn-on Time
—
1.8
—
µs
*Note: Absolute input pin voltage is limited by the lower of the supply at VBAT and VIO.
26
修订版 1.0
SiM3L1xx
Table 3.14. Comparator
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
Response Time, CMPMD = 00
(Highest Speed)
tRESP0
+100 mV Differential
—
100
—
ns
–100 mV Differential
—
150
—
ns
Response Time, CMPMD = 11
(Lowest Power)
tRESP3
+100 mV Differential
—
1.4
—
µs
–100 mV Differential
—
3.5
—
µs
CMPHYP = 00
—
0.37
—
mV
CMPHYP = 01
—
7.9
—
mV
CMPHYP = 10
—
16.7
—
mV
CMPHYP = 11
—
32.8
—
mV
CMPHYN = 00
—
0.37
—
mV
CMPHYN = 01
—
–7.9
—
mV
CMPHYN = 10
—
–16.1
—
mV
CMPHYN = 11
—
–32.7
—
mV
CMPHYP = 00
—
0.47
—
mV
CMPHYP = 01
—
5.85
—
mV
CMPHYP = 10
—
12
—
mV
CMPHYP = 11
—
24.4
—
mV
CMPHYN = 00
—
0.47
—
mV
CMPHYN = 01
—
–6.0
—
mV
CMPHYN = 10
—
–12.1
—
mV
CMPHYN = 11
—
–24.6
—
mV
CMPHYP = 00
—
0.66
—
mV
CMPHYP = 01
—
4.55
—
mV
CMPHYP = 10
—
9.3
—
mV
CMPHYP = 11
—
19
—
mV
CMPHYN = 00
—
0.6
—
mV
CMPHYN = 01
—
–4.5
—
mV
CMPHYN = 10
—
–9.5
—
mV
CMPHYN = 11
—
–19
—
mV
Positive Hysteresis
Mode 0 (CPMD = 00)
Negative Hysteresis
Mode 0 (CPMD = 00)
Positive Hysteresis
Mode 1 (CPMD = 01)
Negative Hysteresis
Mode 1 (CPMD = 01)
Positive Hysteresis
Mode 2 (CPMD = 10)
Negative Hysteresis
Mode 2 (CPMD = 10)
HYSCP+
HYSCP-
HYSCP+
HYSCP-
HYSCP+
HYSCP-
修订版 1.0
27
SiM3L1xx
Table 3.14. Comparator (Continued)
Parameter
Positive Hysteresis
Mode 3 (CPMD = 11)
Negative Hysteresis
Mode 3 (CPMD = 11)
Symbol
Test Condition
Min
Typ
Max
Unit
HYSCP+
CMPHYP = 00
—
1.37
—
mV
CMPHYP = 01
—
3.8
—
mV
CMPHYP = 10
—
7.8
—
mV
CMPHYP = 11
—
15.6
—
mV
CMPHYN = 00
—
1.37
—
mV
CMPHYN = 01
—
–3.9
—
mV
CMPHYN = 10
—
–7.9
—
mV
CMPHYN = 11
—
–16
—
mV
HYSCP-
Input Range (CP+ or CP–)
VIN
–0.25
—
VBAT +
0.25
V
Input Pin Capacitance
CCP
—
7.5
—
pF
Common-Mode Rejection Ratio
CMRRCP
—
75
—
dB
Power Supply Rejection Ratio
PSRRCP
—
72
—
dB
–10
0
10
mV
—
3.5
—
µV/°C
Input Offset Voltage
VOFF
Input Offset Tempco
TCOFF
Reference DAC Resolution
TA = 25 °C
NBits
6
bits
Table 3.15. LCD0
Parameter
Min
Typ
Max
Unit
Charge Pump Output Voltage Error VCPERR
—
±50
—
mV
LCD Clock Frequency
16
—
33
kHz
28
Symbol
Test Condition
FLCD
修订版 1.0
SiM3L1xx
Table 3.16. Port I/O
Parameter
Output High Voltage (PB0, PB1,
PB3, or PB4)
Output High Voltage (PB2)
Output Low Voltage (any Port I/O
pin or RESET1)
Symbol
Test Condition
Min
Typ
Max
Unit
VOH
Low Drive, IOH = –1 mA
VIO – 0.7
—
—
V
Low Drive, IOH = –10 µA
VIO – 0.1
—
—
V
High Drive, IOH = –3 mA
VIO – 0.7
—
—
V
High Drive, IOH = –10 µA
VIO – 0.1
—
—
V
Low Drive, IOH = –1 mA
VIORF – 0.7
—
—
V
Low Drive, IOH = –10 µA VIORF – 0.1
High Drive, IOH = –3 mA VIORF – 0.7
—
—
V
—
—
V
High Drive, IOH = –10 µA VIORF – 0.1
Low Drive, IOL = 1.4 mA
—
—
—
V
—
0.6
V
VOH
VOL
Low Drive, IOL = 10 µA
—
—
0.1
V
High Drive, IOL = 8.5 mA
—
—
0.6
V
High Drive, IOL = 10 µA
—
—
0.1
V
Input High Voltage (PB0, PB1,
PB3, PB4 or RESET)
VIH
VIO – 0.6
—
—
V
Input High Voltage (PB2)
VIH
VIORF – 0.6
—
—
V
Input Low Voltage any Port I/O pin
or RESET)
VIL
—
—
0.6
V
Weak Pull-Up Current2 (per pin)
IPU
VIO or VIORF = 1.8
-6
-3.5
-2
µA
VIO or VIORF = 3.8
-32
-20
-10
µA
0 < VIN < VIO or VIORF
-1
—
1
µA
Input Leakage 
(Pullups off or Analog)
ILK
Notes:
1. Specifications for RESET VOL adhere to the low drive setting.
2. On the SiM3L1x6 and SiM3L1x4 devices, the SWV pin will have double the weak pull-up current specified whenever
the device is held in reset.
修订版 1.0
29
SiM3L1xx
3.2. 热条件
Table 3.17. Thermal Conditions
Parameter
Thermal Resistance*
Symbol
Test Condition
Min
Typ
Max
Unit
JA
TQFP-80 Packages
—
40
—
°C/W
TFBGA-80 Packages
—
50
—
°C/W
QFN-64 Packages
—
25
—
°C/W
TQFP-64 Packages
—
30
—
°C/W
QFN-40 Packages
—
30
—
°C/W
*Note: Thermal resistance assumes a multi-layer PCB with the exposed pad soldered to a topside PCB pad.
30
修订版 1.0
SiM3L1xx
3.3. 绝对最大额定值
超过 Table 3.18 中所示压力可能会对设备造成永久性损坏。这只是一个压力测试，并不表示设备可在这些条件下或
高于本规格表中所示条件的情况下正常运行。长期在最大绝对额定值条件下工作可能影响器件的可靠性。
Table 3.18. Absolute Maximum Ratings
Parameter
Symbol
Test Condition
Min
Max
Unit
Ambient Temperature Under Bias
TBIAS
–55
125
°C
Storage Temperature
TSTG
–65
150
°C
Voltage on VBAT/VBATDC
VBAT
VSS–0.3
4.2
V
Voltage on VDC
VDC
VSSDC–0.3
4.2
V
Voltage on VDRV
VDRV
VSS–0.3
4.2
V
VIO
VSS–0.3
4.2
V
Voltage on VIORF
VIORF
VSS–0.3
4.2
V
Voltage on VLCD
VLCD
VSS–0.3
4.2
V
VIO > 3.3 V
VSS–0.3
5.8
V
VIO < 3.3 V
VSS–0.3
VIO+2.5
V
VIORF > 3.3 V
VSS–0.3
5.8
V
VIORF < 3.3 V
VSS–0.3
VIORF+2.5
V
Voltage on VIO
Voltage on I/O (PB0, PB1, PB3, PB4) or
RESET1
VIN
Voltage on PB2 I/O Pins1
VIN
Total Current Sunk into Supply Pins
ISUPP
VBAT/VBATDC, VIO,
VIORF, VDRV, VDC,
VLCD
—
400
mA
Total Current Sourced out of 
Ground Pins2
IVSS
VSS, VSSDC
400
—
mA
Current Sourced or Sunk by any I/O Pin
IPIO
All I/O and RESET
–100
100
mA
Power Dissipation at TA = 85 °C
PD
TQFP-80 Packages
—
500
mW
TFBGA-80 Packages
—
400
mW
QFN-64 Packages
—
800
mW
TQFP-64 Packages
—
650
mW
QFN-40 Packages
—
650
mW
Notes:
1. Exceeding the minimum VIO voltage may cause current to flow through adjacent device pins.
2. VSS and VSSDC provide separate return current paths for device supplies, but are not isolated. They must always be
connected to the same potential on board.
修订版 1.0
31
SiM3L1xx
4. Precision32™ SiM3L1xx 系统概览
SiM3L1xx Precision32™ 设备是完全集成的混合信号芯片系统 MCU。它有以下主要特性。请参考 表 5.1 了解选择
具体产品特性和部件订购编号的信息。
核心：
位 ARM Cortex-M3 CPU。
MHz 最高运行频率。
分支目标缓存和缓存预取器减少等待状态。
32
50
内存： 32–256
kB 闪存；系统内可编程， 8–32 kB SRAM 可配置为 4 kB 块的保持模式。低功耗 PM8 模式
下将块配置为保持模式保持状态。
电源：
三个可调低压差
(LDO) 稳压器。
直流 - 直流降压转换器可以通过动态电压调整实现最高效率 （250 mW 输出）。
加电重置电路和掉电检测器。
电源管理装置 (PMU)。
专用充电泵可降低低供电模式中的电源消耗。
工艺 / 电压 / 温度 (PVT) 监控器。
最低功耗模式下保持寄存器状态。
I/O:
最高 62 个连续 5 V 容限 I/O 引脚和一个灵活的外设交叉开关。
时钟源：
具有
PLL 功能的内部振荡器：23–50 MHz，自由运行模式下准确性 ± 1.5%。
低功耗内部振荡器：20
MHz。
kHz。
外部 RTC 晶体振荡器：32.768 kHz。
外部振荡器：晶体， RC， C， CMOS 时钟。
低频内部振荡器：16.4
集成
LCD 控制器 (4x40)。
数据外设：
通道 DMA 控制器。
3 个数据传输管理器
128/192/256 位硬件 AES 加密。
CRC，带可编程 16 位多项式，一个 32 位多项式和总线侦听能力。
编码器 / 解码器。
10
定时器
/ 计数器：
个 32 位定时器。
个增强的可编程计数器阵列 (EPCA)。
实时时钟 (RTC0)。
低功耗定时器。
看门狗定时器。
低功耗模式高级捕获计数器 (ACCTR)。
3
1
通信外设：
个 USART，受 IrDA 和 ISO7816 智能卡支持。
个 UART，低功耗模式 (PM8) 下运行。
2 个 SPI。
1 个 I2C。
1
1
模拟：
个 12 位 AD 转换器 (SARADC0)。
1 个 10 位 DA 转换器 (IDAC0)。
2 个 低电流比较器 (CMP)。
1
32
修订版 1.0
SiM3L1xx
芯片调试
借助芯片上加电复位、电源监控器、看门狗定时器和时钟振荡器，SiM3L1xx 设备成为了真正独立的片上系统解决方
案。闪存可以在线路内重新编程，从而提供非易失性数据存储，也允许现场升级固件。用户固件完全控制所有外围
设备，并可单个关闭或门控任意或所有外围设备的时钟来节省电能。
芯片上的调试接口 (SWJ-DP) 允许使用安装在最终应用中的生产 MCU 进行非侵入式（不使用芯片上资源）、全速、
在线路内调试。此调试逻辑支持检查和修改存储器与寄存器、设置断点、单步执行以及运行和停止命令。调试时，所
有模拟和数字外围设备均可全功能运行。
每个设备被指定在工业温度范围 （–40 至 +85 °C）内、 1.8 至 3.8 V 的电压下工作。 SiM3L1xx 设备有 40 引脚或
64 引脚 QFN、64 引脚 或 80 引脚 TQFP、和 80 引脚 TFBGA 封装。所有封装选项均符合无铅和 RoHS 要求。订购
信息请见 表 5.1。图 4.1 中有一个方块图。
Core
ARM Cortex M3
Power On Reset /
PMU
Analog
APB
Debug /
Programming
Hardware
AHB
Watchdog
Timer
(WDTIMER0)
SARADC0
Memory
Voltage Supply
Monitor (VMON0)
32/64/128/256 kB Flash
Memory
LDO
Comparator 0 Comparator 1
8/16/32 kB configurable
retention RAM
Power
Analog
LDO
IDAC0
Digital
LDO
I/O
Crossbar
LDO0
DMA
DC-DC Buck Converter (DCDC0)
10-Channel Controller
Power Management Unit (PMU)
Peripheral Crossbar
Low Power Mode Charge Pump
Data Transfer Manager
Standard 5 V
Tolerant I/O pins
Digital
USART0
UART0
SPI0
SPI1
DTM0 DTM1 DTM2
I2C0
Clocking
AES0
Real-Time Clock Oscillator (RTC0OSC)
ECRC0
Low Frequency Oscillator (LFOSC0)
ENCDEC0
Low Power Oscillator (LPOSC0)
External Oscillator Control (EXTOSC0)
EPCA0
Clock Control
Timer 0
Timer 1
Timer 2
Phase-Locked Loop (PLL0OSC)
Low Power Timer (LPTIMER0)
Peripheral Clock Control (CLKCTRL)
Advanced Capture Counter
(ACCTR0)
4x40 Segment LCD Controller
DMA support available for these peripherals
Figure 4.1. Precision32™ SiM3L1xx Family Block Diagram
修订版 1.0
33
SiM3L1xx
4.1. 电源
SiM3L1xx 设备中包含一个直流 - 直流降压转换器，可接受 1.8–3.8 V 输入并提供 1.25–3.8 V 输出。此外，SiM3L1xx
设备的 LDO0 模块包含三个低压差稳压器：一个 LDO 为模拟子系统供电，一个 LDO 为闪存和 SRAM 内存提供
1.8 V 电压，一个 LDO 为数字和核心电路供电。这些稳压器均可通过直流 - 直流转换器独立供电，也可通过电池直
接供电，且其输出可以调节以节省能源。 SiM3L1xx 设备的 PMU 模块中还包含一个低功耗充电泵，可在低功耗模式
(PM8) 下使用以进一步降低设备功耗。
图 4.2 显示的是这些设备的供电系统配置。
SiM3L1xx Device
DC-DC
Converter
VBAT/VBATDC
IND
VDC
VDRV
Digital LDO
LDO0
Memory LDO
Analog LDO
Low Power
Mode Charge
Pump
to digital
and core
to memory
VSSDC
VSS
to analog
to PM8
peripherals
Figure 4.2. SiM3L1xx Power
4.1.1. 直流 - 直流降压转换器 (DCDC0)
SiM3L1xx 设备包含一个芯片降压直流 - 直流转换器，可有效利用电池中储存的电能，从而延长运行时间。这种直流 直流转换器是一种开关降压转换器，其可编程输出电压最低要比输入电池电压低 0.45 V ；若不符合此条件则转换器
无法运行，直流 - 直流转换器的输出将直接连接到电池。直流 - 直流转换器可提供最高 100 mA 并可为 MCU 和 / 或
系统中的外部设备供电。
直流 - 直流转换器有一个内置参考和振荡器，在峰值感应电流超过安全限制或输出电压超过编程的目标值时可自动限
制或关闭切换活动。这样便可通过辅助电源 （若可用）安全过载直流 - 直流转换器以延长电池寿命。启用后，直流 直流转换器也可为输出电容提供电流，但不能吸收电流。
直流 - 直流模块具有以下特性：
可有效地利用电池中的能量，延长电池寿命。
输入范围：1.8
至 3.8 V。
输出范围：1.25
提供最高
至 3.8 V，步长为 50 mV (1.25–1.8 V) 或 100 mV (1.8–3.8 V) 。
100 mA。
包含一个电压基准和一个振荡器。
支持稳压器开关与系统时钟同步。
若负载电流超过安全限制则自动限制峰值感应电流。
若电池电压无法提供足够的净空则自动转换到旁路模式。
提供电流，但无法吸收电流。
34
修订版 1.0
SiM3L1xx
4.1.2. 三个低压差稳压器 (LDO0)
SiM3L1xx 设备中包含一个带三个低压差稳压器的 LDO0 模块。这些稳压器均有独立的开关来选择电池电压或直流 直流转换器的输出电压作为各 LDO 的输入，且有一个可调整输出电压。
LDO 功耗非常低，使得为系统选择电源时更加灵活。每个稳压器均可在 0.8 和 1.9 V 输出之间独立调节。
4.1.3. 电压监控器 (VMON0)
SiM3L1xx 设备中包含可监控主电源电压的电压监控器。该模块包含以下特性：
主电源
若主
“VBAT 低 ” （VBAT 低于早期警告阈值）通知。
VBAT 电源低于 VBAT 复位阈值则保持设备在复位状态。
电源监控器使设备能够在已知、安全的条件下运行，无需外部检测硬件。
4.1.4. 电源管理装置 (PMU)
SiM3L1xx 上的电源管理用于管理设备的供电系统。它可管理接通电源时的上电顺序和 PM8 的唤醒源。上电时，
PMU 可在执行核心指令前确保核心电压有一个正确的值。
VDRV 引脚利用 VBAT 电池输入电压或 VDC 上直流 - 直流转换器的输出为外部电路供电。 PMU 中包含一个内部开
关来为 VDRV 引脚从这些源中选择一个。
PMU 有一个专门的 VBAT 2 分充电泵，可为 PM8 中的部分内置模块供电以节省电源。
PMU 模块包含以下特性：
启用或禁用模拟供电系统，包括三个
高达
LDO 稳压器。
14 个引脚唤醒输入，可从 PM 8 模式唤醒设备。
低功耗定时器、
RTC0 （警报和振荡器故障）、比较器 0、高级捕获计数器、 LCD0 VBAT 监控器、
UART0、低功耗模式充电泵故障和 RESET 引脚也可作为 PM 8 模式的唤醒源。
控制电源模式下保留哪些
为引脚提供
4 kB RAM 块。
PMU_Asleep 信号以指示该设备在 PM8 中。
专用充电泵可降低
PM8 中的电源消耗。
控制 VBAT 和 VDC 之间的内部开关以为外部电路 VDRV 引脚供电。
4.1.5. 设备供电模式
SiM3L1xx 设备有七个低功耗模式，另外还有一个普通运行模式。多种外设可为这些低功耗模式提供唤醒源，包括低
功耗定时器 (LPTIMER0)、RTC0（警报和振荡器故障通知）、比较器 0 (CMP0)、高级捕获计数器 (ACCTR0)、LCD
VBAT 监控器 (LCD0)、 UART0、低功耗模式充电泵故障和 PMU 引脚唤醒。
此外，每当使用时钟控制 (CLKCTRL) 寄存器而未使用外设时，所有外设均可禁用自身的时钟以降低能源消耗。
4.1.5.1. 普通模式 （PM0 模式）和 PM4 模式
普通模式和 PM4 模式是完全运行模式，代码在闪存中执行。 PM4 与普通模式相同，只是时钟运行速度较低。这样
可以通过降低 LDO 稳压器输出节省电源。
修订版 1.0
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SiM3L1xx
4.1.5.2. PM1 模式和 PM5 模式
PM1 模式和 PM5 模式是完全运行模式，代码在 RAM 中执行。PM5 与 PM1 相同，只是时钟运行速度较低。这样可
以通过降低 LDO 稳压器输出节省电源。与相应的闪存运行模式 （普通或 PM4）相比，这些模式中设备的活动电源
消耗降低。此外，在 PM1 中的较高速度下，因 RAM 无需会降低取指令速度的额外等待状态，所以核心吞吐量也会
增加。
4.1.5.3. PM2 模式和 PM6 模式
PM2 模式和 PM6 模式下，核心停止而外设继续在所选时钟速度下运行。 PM6 与 PM2 相同，只是时钟运行速度较
低。这样可以通过降低 LDO 稳压器输出节省电源。要在 PM2 或 PM6 下更换设备，核心应执行一个等待中断 (WFI)
或等待事件 (WFE) 指令。如果 WFI 指令是从中断服务程序调用的，则从 PM2 或 PM6 模式下唤醒设备的中断指令
必须有足够的优先级才能被核心识别。建议在 WFI 之前先执行一个 DSB （数据同步障碍）和一个 ISB （指令同步
障碍）以确保完成所有总线访问。使用 LFOSC0 运行时， PM6 可实现与 PM3 相近的功耗，但唤醒时间更快且能够
在任意中断下唤醒。
4.1.5.4. PM3 模式
在 PM3 模式下，核心和外设时钟均停止。 PM3 可唤醒的源是由电源管理装置 (PMU) 控制的。一个专用的 “ 快速唤
醒 ” 选项可保持 LFOSC0 或 RTC0 时钟的活动状态，从而使核心能够更快地唤醒。由于这些模块的电流消耗都极低，
因此推荐使用唤醒较快的选项。
进 入 PM3 之 前，应 先 禁 用 DMA 控 制 器，并 在 PMU 中 配 置 所 需 的 唤 醒 源。设 置 ARM 系 统 控 制 寄 存 器 中 的
SLEEPDEEP 位，并清除 CLKCTRL0_CONFIG 寄存器中的 PMSEL 位，以表示 PM3 是所需的供电模式。要提高唤
醒速度，核心时钟 （AHB 和 APB）应配置为使用 LPOSC，且要在 PM3CN 寄存器中选择 PM3 快速唤醒选项和时
钟源。
设备将在 WFI 或 WFE 指令下进入 PM3。如果 WFI 指令是从中断服务程序调用的，则从 PM3 模式下唤醒设备的中
断指令必须有足够的优先级才能被核心识别。建议在 WFI 之前先执行一个 DSB （数据同步障碍）和一个 ISB （指
令同步障碍）以确保完成所有总线访问。
4.1.5.5. PM8 模式
在 PM8 模式下，核心和大部分外设均完全断电，但所有寄存器和所选的 RAM 块保持原有状态。 LDO 稳压器被禁
用，因此所有活动电路均直接由 VBAT 供电。另外， PMU 还有一个专门的 VBAT 2 分充电泵，可为 PM8 中的部分
内置模块供电以节省电源。此模式下可完全运行的功能有：LPTIMER0、 RTC0、 UART0 通过 RTC0TCLK 运行、
PMU 引脚唤醒、高级捕获计数器和 LCD 控制器。
此模式使设备有最低的功耗，但需要合适的唤醒源或复位才能退出。可用的 PM8 模式下唤醒或复位源是由电源管理
装置 (PMU) 控制的。可用的唤醒源有：低功耗定时器 (LPTIMER0)、 RTC0 （警报和振荡器故障通知）、比较器 0
(CMP0)、高级捕获计数器 (ACCTR0)、 LCD VBAT 监控器 (LCD0)、 UART0、低功耗模式充电泵故障和 PMU 引脚
唤醒。可用的复位源有：RESET 引脚， VBAT 电源监控器、比较器 0、比较器 1、低功耗模式充电泵故障、 RTC0
振荡器故障或 PMU 唤醒事件。
进入 PM8 之前，应先在在 PMU 中配置所需的唤醒源。设置 ARM 系统控制寄存器中的 SLEEPDEEP 位，并设置
CLKCTRL0_CONFIG 寄存器中的 PMSEL 位，以表示 PM8 是所需的供电模式。
设备将在 WFI 或 WFE 指令下进入 PM8 模式，并在发生 PMU 配置的复位前保持 PM8 模式。建议在 WFI 之前先执
行一个 DSB （数据同步障碍）和一个 ISB （指令同步障碍）以确保完成所有总线访问。
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修订版 1.0
SiM3L1xx
4.1.5.6. 供电模式总结
表 4.1 总结了上述供电模式。表 3.2 和 表 3.3 对各个模式的功耗和唤醒次数有更详细的说明。
Table 4.1. SiM3L1xx Power Modes
Mode
Normal
Description
Core operating at full speed
Code executing from flash

Core operating at full speed
 Code executing from RAM




Power Mode 1 (PM1)
Fast wakeup from any interrupt source
All clocks to core and peripherals
stopped
 Faster wake enabled by keeping
LFOSC0 or RTC0TCLK active

Wake on any wake source or reset
source defined in the PMU
Core operating at low speed
Code executing from flash

Core operating at low speed
 Code executing from RAM


Power Mode 4 (PM4)


Power Mode 5 (PM5)
Full device operation
 Higher CPU bandwidth than PM0 (RAM
can operate with zero wait states at any
frequency)



Power Mode 3 (PM3)
Full device operation
Core halted
AHB, APB and all peripherals
operational at full speed

Power Mode 2 (PM2)
Notes


Core halted
AHB, APB and all peripherals
operational at low speed
Power Mode 6 (PM6)
Same capabilities as PM0, operating at
lower speed
 Lower clock speed enables lower LDO
output settings to save power
Same capabilities as PM1, operating at
lower speed
 Lower clock speed enables lower LDO
output settings to save power
Same capabilities as PM2, operating at
lower speed
 Lower clock speed enables lower LDO
output settings to save power
 When running from LFOSC0, power is
similar to PM3, but the device wakes
much faster

Low power sleep
 Lowest power consumption
LDO regulators are disabled and all  Wake on any wake source or reset
active circuitry operates directly from
source defined in the PMU
VBAT
 The following functions are available:
ACCTR0, RTC0, UART0 running
from RTC0TCLK, LPTIMER0, port
match, and the LCD controller
 Register and RAM state retention


Power Mode 8 (PM8)
修订版 1.0
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SiM3L1xx
4.1.6. 工艺 / 电压 / 温度监控器 （TIMER2 和 PVTOSC0）
工艺 / 电压 / 温度监控器由两个模块 （TIMER2 和 PVTOSC0）构成，用于监控 SiM3L1xx 设备的数字电路性能。
PVT 振荡器 (PVTOSC0) 由两个振荡器构成，一个使用 LDO 内存运行，一个使用数字 LDO 运行。这两个振荡器有
独立的速度选项，并使用 EX 输入为 TIMER2 模块中的两个 16 位定时器提供时钟。通过对 TIMER2 定时器的计数
结果进行监控，固件可监控当前设备的性能并根据需要提高 LDO 稳压器 (LDO0) 输出或降低输出电压以节省能源。
PVT 监控器有以下特性：
两个用于内存和数字逻辑电压域的独立振荡器。
两种振荡器输出分频器设置。
提供监控数字性能的方法，使固件能够将可调
38
LDO 稳压器输出电压调整到最低水平以节省能源。
修订版 1.0
SiM3L1xx
4.2. I/O
4.2.1. 一般特性
SiM3L1xx 端口有以下特性：
5 V 容限。
推拉或开漏输出模式达到
VIO 或 VIORF 电压电平。
模拟或数字模式。
高或低输出驱动强度选项。
端口匹配功能使设备能够识别端口引脚值的变化。
在逐个端口的基础上启用或禁止内部上拉电阻。
两个外部中断，最高
16 个输入，每个均有外部信号监控功能。
内部脉冲发生器定时器
（仅 PB0），可生成简单的方波和脉冲。
4.2.2. 交叉开关
SiM3L1xx 设备有一个交叉开关，具有以下特性：
灵活为端口引脚分配外设。
可根据设计或布局的考虑只需单独跳过引脚以移动外设。
交叉开关为各 I/O 功能分配固定优先级并将这些功能分配给端口引脚。选择一个数字资源时，将为该资源分配最低有
效未分配端口引脚。分配某个端口引脚后，交叉开关在分配下一所选资源时会跳过该引脚。此外，交叉开关还将跳
过相关位在 PBSKIPEN 寄存器中已经设置的端口引脚。这样可提高设计系统时的灵活性：与敏感模拟测量相关的引
脚可移至距数字 I/O 较远的位置，而外设可根据需要在芯片周围移动，从而放宽布局限制。
修订版 1.0
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SiM3L1xx
4.3. 定时
SiM3L1xx 设备有两个系统时钟：AHB 和 APB。 AHB 时钟供内存外设使用，衍生于七个源之一：RTC 定时器时钟
(RTC0TCLK)、低频振荡器、低功耗振荡器、分频低功耗振荡器、外部振荡器、 PLL0 振荡器和 VIORFCLK 引脚输
入。此外，还有一个 AHB 时钟的分频器，使设备可灵活地选择时钟。APB 时钟供数据外设使用，与 AHB 时钟同步。
APB 时钟可等于 AHB 时钟或设置为 AHB 时钟除以 2。
SiM3L1xx 设备上的时钟控制模块可关闭未使用外设的 AHB 和 APB 时钟以节省系统功耗。禁用时钟的外设上的所
有寄存器在时钟启用前均不可访问。加电复位后大部分外设的时钟均默认关闭。
Clock Control
RAM
RTC0TCLK
DMA
LFOSC0
AHB clock
LPOSC0
DTM0
AHB Clock
Divider
Flash Controller
Registers
External
Oscillator
PLL0
Oscillator
PBCFG and
PB0/1/2/3/4
APB Clock
Divider
APB clock
USART0
UART0
VIORFCLK
SPI0
Figure 4.3. SiM3L1xx Clocking
40
Flash
修订版 1.0
SiM3L1xx
4.3.1. PLL (PLL0)
PLL 模块由专用数字控制振荡器 (DCO) 构成，可用于无参考频率的自由运行模式、锁频到参考频率或锁相到参考频
率。锁频或锁相模式的参考频率可使用多个源中的一个（包括外部振荡器），可根据应用需求提供最大的灵活性。由
于 PLL 模块能够生成自己的时钟，因此可将 DCO 锁定到特定参考频率，然后转到自动运行模式以降低系统功耗和
噪音。
PLL 模块包含以下特性：
三个输出范围，输出频率从
多个参考频率输入，包括
23 到 50 MHz。
RTC0 振荡器、低功耗振荡器和外部振荡器。
三种输出模式：自由运行的数字控制振荡器、锁频和锁相。
能够感觉到参考源的上升沿或下降沿。
DCO
频率 LSB 抖动提供更精细的平均输出频率。
通过扩频降低生成的系统噪音。
低抖动和快速锁定时间。
\
进行对噪音敏感的测量时随时可使用
STALL 位暂时停止所有输出频率更新 （包括抖动和扩频）。
4.3.2. 低功耗振荡器 (LPOSC0)
低功耗振荡器是 SiM3L1xx 设备上的默认 AHB 振荡器并可根据需求自动启用或禁用。
此振荡器的默认输出频率是出厂时校准的 20 MHz，也可使用此时钟的 2.5 MHz 分频作为 AHB 时钟源。
低功耗振荡器有以下特性：
20
可使用 MHz 和 2.5 MHz 分频作为 AHB 时钟。
根据需要自动启动和停止。
4.3.3. 低频振荡器 (LFOSC0)
低频振荡器 (LFOSC) 为 RTC0 定时器和设备上的其他外设提供一个低功耗内部时钟源。使用此低频率振荡器时无需
外部组件，且无需同时短路 RTC1 和 RTC2 引脚。
低频振荡器有以下特性：
16.4
kHz 输出频率。
4.3.4. 外部振荡器 (EXTOSC0)
EXTOSC0 外部振荡器电路可驱动外部晶体、陶瓷谐振器、电容器或 RC 网络。 CMOS 时钟也可提供时钟输入。外
部振荡器输出可选作 AHB 时钟或用于为其他模块提供与 AHB 时钟选择无关的时钟。
外部振荡器控制器有以下特性：
支持外部晶体、谐振器、
RC、 C 或 CMOS 振荡器。
支持从
10 kHz 到 50 MHz 的外部 CMOS 频率。
支持从
10 kHz 到 25 MHz 的外部晶体频率。
多种驱动强度，用于灵活选择晶体振荡器的支持。
可用内部频率一比二分频选项。
修订版 1.0
41
SiM3L1xx
4.4. 集成 LCD 控制器 (LCD0)
SiM3L1xx 设备包含一个 LCD 段驱动器和芯片偏压生成，支持带 1/2 或 1/3 偏压的静态、2- 多路复用器、3- 多路复
用器和 4- 多路复用器 LCD。可编程输出电压的芯片电荷泵可进行独立于电源电压的软件对比控制。 LCD 定时是由
RTC 定时时钟 (RTC0TCLK) 衍生的，可对刷新率进行精确控制。
SiM3L1xx 设备使用寄存器储存各 LCD 段的启用 / 禁用状态。所有 LCD 波形均根据这些寄存器的内容在芯片上形
成，可通过灵活的波形控制尽可能地降低功耗。 LCD 段的子设备还支持 LCD 闪烁功能。
LCD0 模块有以下特性：
最多
40 个段引脚和 4 个通用引脚。
支持
1/2 或 1/3 偏压 LCD。
包含一个带可编程输出电压的芯片电荷泵，允许固件控制独立于电源电压进行对比控制。
RTC
定时时钟 (RTC0TCLK) 决定 LCD 定时和刷新率。
所有
LCD 波形均根据 LCD0 寄存器的内容在芯片上形成，有灵活的波形控制。
LCD
可在切换为下一状态前在可配置 RTC 时钟周期数量中处于放电状态，降低因显示负载造成的功耗。
包含一个
VBAT 监控器，可作为 PM8 的唤醒源。
支持四硬件自动对比度调节模式：旁路、恒定、最小和自动旁路。
支持最高
42
8 个段的硬件闪烁。
修订版 1.0
SiM3L1xx
4.5. 数据外设
4.5.1. 10 通道 DMA 控制器
DMA 有利于自主外设操作，可让核心更快速地完成任务，却无需花费时间轮询或等待外设中断。由于设备大部分时
间都在低功耗模式下，因此这可以降低系统的整体功耗。
DMA 控制器有以下特性：
使用
ARM PrimeCell uDMA 体系结构。
采用
10 通道。
交叉开关支持 DTM0、 DTM1、 DTM2、 SARADC0、 IDAC0、 I2C0、 SPI0、 SPI1、 USART0、
AES0、 ENCDEC0、 EPCA0、外部引脚触发器和定时器。
DMA
支持主要、备用和分散
允许访问所有
- 收集数据结构进行各种类型的数据传输。
AHB 和 APB 内存空间。
4.5.2. 数据传输管理器 (DTM0, DTM1, DTM2)
数据传输管理器是从各个外设收集 DMA 请求信号并根据状态驱动配置生成一系列主 DMA 请求的模块。这个主请求
驱动一系列 DMA 通道来执行组合通信数据包并将其传输给外部设备等功能。该功能使核心在复杂的传输操作中能
够保持低功耗模式，从而降低了能源消耗。可使用一系列简单的和外部的分散 - 收集 DMA 配置执行复杂的操作并降
低内存要求。
DTM 作为外设的 DMA 控制信号的旁通道。当它激活时，它可以为外设管理 DMA 控制信号。当 DTMn 模块未激活
时，外设与 DMA 模块直接通信。
DTMn 模块有以下特性：
状态描述储存在
RAM 中，且每模块最高支持 15 种状态。
除不需要数据请求的内存或外设外，每模块支持多达
15 种源外设和多达 15 种目标外设。
包含错误检测和可选的传输超时。
包含状态转换通知。
4.5.3. 128/192/256 位硬件 AES 加密 (AES0)
硬件中执行基本 AES 分组密码。密码块链接 (CBC) 和计数器 (CTR) 算法集成的硬件支持导致最基本的电子密码本
(ECB) 算法和较复杂的算法有完全相同的性能、内存带宽和内存占用。该硬件加速器可为其他功能带来更多核心带
宽或为低功耗应用节省功耗。
AES 模块包含以下特性：
运行于
支持
4- 字 （16- 字节）块。
128、 192 和 256 位的加密和解密。
生成解密操作的圆键。
多个
4- 字块 （最高 32 kB）的所有密码操作均无需任何固件干预。
支持输入和输出上的多种使用
内部
XOR 路径的链式和流密码配置。
4- 字 FIFO，方便 DMA 操作。
集成密钥存储。
电子密码本
(ECB)、密码块链接 (CBC) 和计数器 (CTR) 算法硬件加速，利用集成计数部件发生和之前的块
缓存。
修订版 1.0
43
SiM3L1xx
4.5.4. 16/32 位增强 CRC (ECRC0)
ECRC 模块专用于提供闪存验证和通信协议的硬件计算。除根据从固件直写计算结果外， ECRC 模块还能自动侦听
APB 总线并根据写入特定外设的数据或从特定外设上读取的数据计算结果。这样便可自动得到 CRC 结果而无需通
过 ECRC 模块直接提供数据。
支持的 32 位多项式是 0x04C11DB7 (IEEE 802.3)。 16 位多项式是完全可编程的。
CRC 模块具有以下特性：
支持可编程
16 位多项式和一个固定 32 位多项式。
CRC
输入的字节级位反转。
CRC
输入的字的字节顺序再定位。
CRC
结果的字或半字位反转。
能够在一次寄存器写入中配置操作和提供种子。
支持
32、 16、或 8 位块的单周期平行 （展开） CRC 计算。
能够根据外围总线
自动
(APB) 时钟达到 CRC 32 位数据。
APB 总线侦听。
支持使用固件请求模式进行
DMA 写入。
4.5.5. 编码器 / 解码器 (ENCDEC0)
编码器 / 解码器模块支持固件或 DMA 操作中的 Manchester 和 Three-out-of-Six 编码和解码。
该模块有以下特性：
支持
Manchester 和 Three-out-of-Six 编码和解码。
写输入或读输出数据寄存器时自动清除标记。
向输入数据寄存器写入数据将自动初始化一个编码或解码操作。
可选择以补码格式输出。
解码操作过程中对无效输入进行硬件错误检测，可降低能源消耗和包间隔时间。
输入或输出数据上灵活的字节交换。
44
修订版 1.0
SiM3L1xx
4.6. 计数器 / 定时器
4.6.1. 32 位定时器 (TIMER0, TIMER1, TIMER2)
每个定时器模块都是独立的，且包含以下特性：
可作为单个
32 位或两个独立的 16 位定时器运行。
时钟选项包括
APB 时钟、使用 8 位预分频器分频的 APB 时钟、外部振荡器或外部输入引脚的下降沿 （同
步到 APB 时钟）。
32
位和 16 位模式的自动重新加载功能。
TIMER0 和 TIMER1 有以下特性：
上
/ 下计数能力，由外部输入引脚控制。
上升和下降沿捕获模式。
低或高脉冲捕获模式。
周期和占空比捕获模式。
方波输出模式，可在给定速率下以
32
50% 的占空比切换外部引脚。
或 16 位脉冲宽度调制模式。
TIMER2 不支持 TIMER0 和 TIMER1 的标准输入 / 输出功能。 TIMER2 EX 信号将内部连接到 PVTOSC0 振荡器的
输出。TIMER2 可使用任何使用 EX 作为输入的计数模式，包括上 / 下模式、边缘捕获模式和脉冲捕获模式。TIMER2
CT 信号断开。
4.6.2. 增强的可编程计数器阵列 (EPCA0)
高级可编程计数器阵列 (EPCA) 模块是一个定时器 / 计数器系统，用于进行复杂的定时或生成波形。一个主计数器上
运行多个模块，能够同步输出波形。
该模块包含以下特性：
三对
（共六个）可生成互补波形的通道。
中心和边缘对齐的波形生成方式。
可编程死区时间，确保通道对不会同时激活。
可编程时钟分频器和多种时钟源选择选项。
波形更新安排。
可在核心未激活时运行。
多个同步触发器。
脉冲宽度调制
(PWM) 波形生成。
修订版 1.0
45
SiM3L1xx
4.6.3. 实时时钟 (RTC0)
RTC 模块中包含一个 32 位定时器，使用 32.768 kHz 时钟晶体时可最多独立保持 36 小时的计时。除丢失时钟事件
外 RTC 还可提供三个警报事件，在 SiM3L1xx 设备上也可作为中断、复位或唤醒源。
RTC 模块包含可编程为 16 种离散电平的内部负载电容，可与多种晶体兼容。
RTC 定时器时钟可缓冲并路由到端口 BANK 引脚以便为其他设备提供准确的低频时钟，同时保持核心处于最低功耗
模式。该模块中还有一个低功耗内部低频振荡器，可降低低功耗模式电流，且可作为其他模块的时钟源。
RTC 模块包含以下特性：
32
位定时器 （支持最高 36 小时），带三个独立警报。
一个警报自动复位
RTC 定时器的选项。
丢失时钟检测器。
可使用内部低频振荡器或外部
32.768 kHz 晶体 （无需额外电阻或电容）。
可编程内部负载电容，支持多种外部
32.768 kHz 晶体。
定时器时钟 (RTC0CLK) 可缓冲并路由到 I/O 引脚以便为其他设备提供准确的低频时钟，同时保持核心
处于最低掉电模式。
RTC 模块可使用低功耗模式电荷泵供电，在 PM8 模式下实现最低功耗。
RTC
4.6.4. 低功耗定时器 (LPTIMER0)
低功耗定时器 (LPTIMER) 模块在 RTC 定时器时钟 (RTC0CLK) 上运行，使 LPTIMER 在 AHB 和 APB 时钟禁用时
也能运行。 LPTIMER 计数器可使用一个或两个时钟源递增：RTC0 模块选择的时钟，或外部信号的上升或下降沿。
低功耗定时器包含以下特性：
在低频
RTC 定时器时钟 (RTC0TCLK) 上运行。
LPTIMER
计数器可使用一个或两个时钟源递增：RTC0TCLK 或外部信号的上升或下降沿。
溢出和阈值匹配检测。
通过阈值匹配定时器复位可生成各种输出频率的方波。
支持带周期和占空比的
LPTIMER
PWM。
模块可使用低功耗模式电荷泵供电，在 PM8 模式下实现最低功耗。
4.6.5. 看门狗定时器 (WDTIMER0)
WDTIMER 模块包含一个 16 位定时器、一个可编程早期警告中断和一个可编程复位周期。定时器寄存器通过独立的
锁定和密钥接口避免意外的访问。
看门狗定时器使用低频振荡器 (LFOSC0) 运行。
看门狗定时器有以下特性：
可编程超时间隔。
看门狗定时器靠近复位行程值时可选中断进行警告。
锁定功能，可在系统复位前防止任何修改。
46
修订版 1.0
SiM3L1xx
4.6.6. 低功耗模式高级捕获计数器 (ACCTR0)
SiM3L1xx 设备中包含一个从 RTC0 时钟域运行的低功耗高级捕捉计数器模块，可用于数字输入、开关拓扑电路（簧
片开关）或 LC 谐振电路。对于开关拓扑电路，该模块通过为上拉电阻提供脉冲并检测簧片开关是打开还是关闭为一
或两个外部线路供电。对于 LC 谐振电路，定期给输入通电以产生抵制正弦曲线和可配置的甄别电路检测生成的衰减
时间常数。
高级捕捉计数器有以下一般特性：
单个或差分输入，支持单、双和正交运行模式。
各种中断和
PM8 唤醒源。
提供导向历史、电流和之前状态及条件标记的反馈。
高级捕捉计数器有以下开关电路拓扑特性：
超低功耗输入比较器。
带自校准引擎，支持多种下拉电阻。
非对称积分器，可实现低通滤波和开关弹跳。
两个
24 位计数器和两个 24 位数字阈值比较器。
支持开关颤动检测。
对于 LC 谐振电路拓扑，高级捕捉计数器包含：
独立的最小和最大计数寄存器和极性、脉冲和开关控制。
以区域为基础的可编程定时。
两个输入比较器，支持
支持基于
VIO 正极输入偏差除以 2。
40 MHz 振荡器或定时器或外部数字停止信号的可配置激励脉冲宽度。
两个全尺寸饱和的
8 位峰值计数器，用于检测 LC 谐振电路峰值数量。
两个带可编程阈值的甄别器。
支持惠斯通电桥的样本和保持模式。
SiM3L1xx 系列中的所有产品均包含低功耗模式高级捕获计数器 (ACCTR0)。表 4.2 中列出了各个封装支持的输入和
输出。
Table 4.2. SiM3L1xx Supported Advanced Capture Counter Inputs and Outputs
Input/Output
SiM3L1x7
SiM3L1x6
SiM3L1x4
ACCTR0_IN0



ACCTR0_IN1



ACCTR0_LCIN0


ACCTR0_LCIN1



ACCTR0_STOP0



ACCTR0_STOP1



ACCTR0_LCPUL0


ACCTR0_LCPUL1


ACCTR0_LCBIAS0


ACCTR0_LCBIAS1


ACCTR0_DBG0


ACCTR0_DBG1


修订版 1.0
47
SiM3L1xx
4.7. 通信外设
4.7.1. USART (USART0)
USART 使用两个信号 （TX 和 RX）与外部设备进行串行通信。除这些信号外， USART 模块还可选择使用时钟
(UCLK) 或硬件握手 （RTS 和 CTS）。
USART 模块具有以下特性：
独立的发送器和接收器配置，配备独立的
16 位波特率发生器。
同步或异步发送和接收。
时钟以主或从模式运行，可编程极性和边缘控制。
最高
5 Mbaud （同步或异步， TX 或 RX，主或从）或 1 Mbaud 智能卡 （TX 或 RX）。
开始、停止和空闲状态下生成的时钟的独立使能。
内部发送和接收
数据位长度为
FIFO，带 Flush 功能且支持字节、半字和字读取与写入。
5 到 9 位。
可编程封包间传输延迟。
自动波特检测，支持
LIN SYNC 字节。
自动奇偶发生
（使能）。
自动开始和结束生成 （独立使能）。
发送和接收硬件流控制。
TX、 RX、 RTS 和 CTS 信号的独立转换校正。
利用可编程脉冲宽度进行
智能卡
IrDA 调制和解调。
ACK/NACK 支持。
奇偶错误、帧错误、过载和欠载检测。
多主和半双工模式支持。
支持多环回模式。
多处理器通信支持。
4.7.2. UART (UART0)
低功耗 UART 使用两个信号 （TX 和 RX）与外部设备进行串行通信。
UART0 模块可通过直接从 RTC0 时钟 (RTC0TCLK) 获得时钟并从低功耗模式充电泵运行而在 PM8 模式下运行。这
样系统便可在发送或接收 UART 流量时节省电能。UART 在此低功耗模式下支持 9600、4800、2400 和 1200 的标
准波特率。
UART0 模块具有以下特性：
独立的发送器和接收器配置，配备独立的
16 位波特率发生器。
异步发送和接收。
最高
5 Mbaud （TX 或 RX）。
内部发送和接收
数据位长度为
FIFO，带 Flush 功能且支持字节、半字和字读取与写入。
5 到 9 位。
可编程封包间传输延迟。
自动波特检测，支持
LIN SYNC 字节。
自动奇偶发生
（使能）。
（独立使能）。
TX 和 RX 信号的独立转换校正。
自动开始和结束生成
奇偶错误、帧错误、过载和欠载检测。
半双工支持。
支持多环回模式。
48
修订版 1.0
SiM3L1xx
多处理器通信支持。
在
PM8 中在 9600、 4800、 2400 或 1200 波特下运行。
4.7.3. SPI (SPI0, SPI1)
SPI 是一个 3 或 4 线通信接口，包含一个时钟、输入数据、输出数据和一个可选的选择信号。
SPI0 和 SPI1 模块具有以下特性：
支持
3 或 4 线主或从模式。
主模式支持最高
10 MHz 时钟，从模式为 5 MHz 时钟。
支持所有时钟相和从选择
16
(NSS) 极性模式。
位可编程时钟速率。
可编程
MSB 优先或 LSB 优先转换。
发送和接收数据路径均有
8 位 FIFO 缓冲，支持高速传输。
支持同一数据线上的多个主地址。
此外， SPI 模块包含多项支持自主 DMA 传输的功能：
硬件
NSS 控制。
可编程
FIFO 阈值水平。
可配置
FIFO 数据宽度。
MISO
和 MOSI 信号的主或从硬件流控制。
SPI1 在固定引脚上，并通过固定输入支持额外的流控制选项 (SPI1CTS)。 SPI1 或流控制输入均不在交叉开关上。
4.7.4. I2C (I2C0)
I2C 接口是一个双线双向串行总线。时钟和数据信号以开漏模式运行，通过外部上拉电阻支持自动总线仲裁。
接口读写均为字节定向，由 I2C 接口自动控制数据的串行传输。数据可最高以 APB 时钟（以主或从模式）的 1/8 传
输，这可能比 I2C 指定值高，具体取决于所用时钟源。可通过扩展时钟低期的方法对同一总线上有不同速度的设备
进行调节。
I2C 接口可以主和 / 或从模式运行，且可在有多主的总线上运行。I2C 可控制 SDA（串行数据）、SCL（串行时钟）
生成和同步、仲裁逻辑及开始 / 停止控制和生成。
I2C0 模块包含以下特性：
标准
（最高 100 kbps）和快速 (400 kbps) 传输速度。
可运行于最低
APB 时钟除以 32768 或最高 APB 时钟除以 8。
支持主、从和多主模式。
多主模式的硬件同步和仲裁。
扩展时钟低电平
（时钟拉伸）以与较快的主连接。
对 7 位从地址和一般调用地址识别提供硬件支持。
对
10 位从地址解码提供固件支持。
能够禁用所有从状态。
可编程时钟高期和低期。
可编程数据设置
/ 保持时间。
尖端抑制最高为
APB 周期的 2 倍。
修订版 1.0
49
SiM3L1xx
4.8. 模拟
4.8.1. 12 位 AD 转换器 (SARADC0)
SiM3L1xx 设备上的 SARADC0 模块采用逐次逼近寄存器 (SAR) ADC 体系结构。该模块的主要特性如下：
单端
12
12 位和 10 位模式。
位模式下支持 250 k 样品每秒的输出更新率， 10 位模式为 1 M 样本每秒。
以较低转换速度在低功耗模式下运行。
可选异步硬件转换触发器，带硬件通道选项。
直流偏移取消。
自动结果通知，有多种可编程阈值。
支持突发模式，即根据转换开始触发器生成一系列累积数据，带可编程加电稳定时间和跟踪时间。
非突发模式也可自动累积多个转换，但每个转换均需要一个转换开始。
支持转换完成、多转换完成，以及
FIFO 过载和欠载标记和中断。
灵活的输出数据格式。
定序器可使用四个通道特征曲线之一自动扫描最多八个源而无需软件干预。
DMA
的八字转换数据 FIFO。
包含两个内部电压基准
（1.65 V 快速稳定， 1.2/2.4 V 精确），支持外部参考基准，支持外部信号接地。
4.8.2. 10 位 DA 转换器 (IDAC0)
IDAC 模块使用数字值作为输入并在引脚上按比例输出恒定电流。 IDAC 模块包含以下特性：
10
位电流 DAC，支持四个定时器，最多七个外部 I/O 和按需输出更新触发器。
可为任何外部
支持高于
I/O 触发器更新上升、下降沿或同时更新两个沿。
600 k 样本每秒的输出更新率。
支持三种全功能输出模式：0.5
mA、 1.0 mA 和 2.0 mA。
四字
FIFO 辅助高速波形生成或 DMA 交互。
独立
FIFO 过载、欠载和去空中断状态源。
支持多种数据包格式，包括：单个
10 位样本每字，两个 10 位样本每字，或四个 8 位样本每字。
支持左和右对齐数据。
4.8.3. 低电流比较器 (CMP0, CMP1)
比较器接收两个模拟输入电压并以数字信号的方式输出两个电压的关系 （小于或大于） 。低功耗比较器 (CMPn) 模
块包含以下特性：
多个正或负输入源，包括
VBAT、 VREF 和 8 个 I/O 引脚。
有两种输出：一种数字同步锁存输出和一种数字异步原始输出。
可编程滞后和响应时间。
比较器输出的下降或上升沿中断选项。
6
50
位可编程参考分频器。
修订版 1.0
SiM3L1xx
4.9. 复位源
复位电路使控制器能够轻松放入预定的默认位置。进入此复位状态时，会发生以下情况：
执行核心停止程序。
除非位复位只能由加电复位实现，否则模块寄存器初始化到定义的复位值。
外部端口引脚强制为未知状态。
中断和定时器被禁用。
闪存和
RAM 的 AHB 外设时钟启用。
除看门狗定时器和
DMAXBAR 外的所有 APM 外设时钟被禁用。
除非位复位只能由加电复位实现，否则所有寄存器复位为寄存器描述中说明的预定值。复位时 RAM 的内容不受影响；
只要电源未断，所有之前储存的数据均不会丢失。
开漏模式下端口 I/O 开关复位为 1。复位期间和复位后启用弱上拉电阻。对于 VBAT 电源监控器和加电复位，RESET
引脚在设备退出复位状态之前保持低电压。
退出复位状态后，程序计数器 (PC) 复位，系统时钟默认使用内部低功耗振荡器。启用看门狗计时器并使用低频振荡
器作为时钟源。程序从位置 0x00000000 开始执行。
可通过将 LOCK0_PERIPHLOCK0 寄存器中的 CLKRSTL 位设置为 1 禁止所有 RSTSRC0 寄存器的写入。
复位源也可单独复位一个模块，包括低功耗模式充电泵、 UART0、 LCD0、高级捕获计数器 (ACCTR0) 和 RTC0。
Reset Sources
RESET
Supply Monitor
Missing Clock
Detector
Watchdog Timer
Software Reset
system or module reset
Comparator 0
Comparator 1
Low Power Charge
Pump Monitor
RTC0 Event
(Alarm or Osc Fail)
Core Reset
Figure 4.4. SiM3L1xx Reset Sources Block Diagram
修订版 1.0
51
SiM3L1xx
4.10. 安全
SiM3L1xx 设备上的外设有寄存器锁定和密钥机制，可避免固件对外设的意外访问。PERIPHLOCKx 寄存器中的每个
位均控制一套外设。若要修改 PERIPHLOCKx 中的位，必须在 KEY 寄存器中输入一个密钥序列。之后对 KEY 的任
何写入均将禁止对 PERIPHLOCKx 的访问，直至通过 KEY 再次解锁。读取 KEY 寄存器表示 PERIPHLOCKx 锁定
状态的当前状态。
如果外设的寄存器被锁定，则所有写入均将被忽略。无论外设为何种锁定状态，寄存器均可读取。
Peripheral Lock and Key
USART0,
UART0
SPI0/1
I2C0
EPCA0
PERIPHLOCK0
KEY
PERIPHLOCK1
TIMER0/1
SARADC0
CMP0/1
Figure 4.5. SiM3L1xx Security Block Diagram
4.11. 芯片调试
SiM3L1xx 设备包含 JTAG 和串行线编程和调试接口及用于指令跟踪的 ETM。仅 SiM3L1x7 设备支持 JTAG 接口，
且该接口不包含边界扫描功能。仅 SiM3L1x7 和 SiM3L1x6 设备支持 ETM 接口。可选择启用 JTAG 和 ETM 接口，
这样只使用几个端口 I/O 引脚进行调试即可提供更多可见性。此外，若核心配置为串行线 (SW) 模式而非 JTAG，则
串行线查看器 (SWV) 可提供一个引脚来发送 TPIU 消息。所有 SiM3Lxxx 设备均支持串行线查看器。
当核心在调试模式停止时， SiM3L1xx 设备上的大部分外设都可以选择停止或继续运行。
52
修订版 1.0
SiM3L1xx
5. 订购信息
Si M3 L 1 4 4 – B – GM
Temperature Grade and Package Type
Revision
Pin Count – 4 (40 pin), 6 (64 pin), 7 (80 pin)
Flash Size – 3 (32 kB), 4 (64 kB), 5 (128 kB), 6 (256 kB)
Feature Set – varies by family
Family – L (Low Power)
Core – M3 (Cortex M3)
Silicon Labs
Figure 5.1. SiM3L1xx Part Numbering
SiM3L1xx 系列中的所有设备均有以下特性：
核心： ARM
Cortex-M3，最高运行频率 50 MHz。
PLL.
10
通道 DMA 控制器。
128/192/256
16/32
编码器
直流
位 AES。
位 CRC。
/ 解码器。
- 直流降压转换器。
定时器： 3
x 32 位 （6 个 16 位）。
实时时钟。
低功耗定时器。
PCA： 1
x 6 通道 （增强）
ADC： 12
位 250 ksps （10 位 1 Msps） SAR。
DAC： 10
位 IDAC。
温度传感器。
内部
VREF。
比较器： 2
x 低电流。
串行总线： 2
x USART， 2 x SPI， 1 x I2C
此外，虽然较小的封包 (SiM3L1x4) 仅支持部分外部输入和输出， SiM3L1xx 系列中的所有产品均包含低功耗模式高
级捕获计数器 (ACCTR0)。
修订版 1.0
53
SiM3L1xx
Digital Port I/Os
Digital Port I/Os on the Crossbar
Number of SARADC0 Channels
Number of PMU Pin Wake Sources
Number of ACCTR0 Inputs and Outputs
JTAG Debugging Interface
ETM Debugging Interface
Serial Wire Debugging Interface
Lead-free (RoHS Compliant)
Package
160 (4x40)
62
38
24 15/15 14
12




TQFP-80
SiM3L167-C-GL 256
32
160 (4x40)
62
38
24 15/15 14
12




TFBGA-80
SiM3L166-C-GM 256
32
128 (4x32)
51
34
23 14/12
11
12



QFN-64
SiM3L166-C-GQ 256
32
128 (4x32)
51
34
23 14/12
11
12



TQFP-64
SiM3L164-C-GM 256
32
28
26
20
11
5


QFN-40
SiM3L157-C-GQ 128
32
160 (4x40)
62
38
24 15/15 14
12




TQFP-80
SiM3L157-C-GL 128
32
160 (4x40)
62
38
24 15/15 14
12




TFBGA-80
SiM3L156-C-GM 128
32
128 (4x32)
51
34
23 14/12
11
12



QFN-64
SiM3L156-C-GQ 128
32
128 (4x32)
51
34
23 14/12
11
12



TQFP-64
SiM3L154-C-GM 128
32
28
26
20
9/10
11
5


QFN-40
SiM3L146-C-GM
64
16
128 (4x32)
51
34
23 14/12
11
12



QFN-64
SiM3L146-C-GQ
64
16
128 (4x32)
51
34
23 14/12
11
12



TQFP-64
SiM3L144-C-GM
64
16
28
26
20
9/10
11
5


QFN-40
SiM3L136-C-GM
32
8
128 (4x32)
51
34
23 14/12
11
12



QFN-64
SiM3L136-C-GQ
32
8
128 (4x32)
51
34
23 14/12
11
12



TQFP-64
SiM3L134-C-GM
32
8
28
26
20
11
5


QFN-40
54
Number of Comparator 0/1 Inputs (+/-)
LCD Segments
32
Flash Memory (kB)
SiM3L167-C-GQ 256
Ordering Part Number
RAM (kB)
Table 5.1. Product Selection Guide
9/10
9/10
修订版 1.0
SiM3L1xx
6. 引脚定义
PB0.4
PB0.5
PB0.6
PB0.7
PB0.8
PB0.9
PB0.10
PB0.11 / TDO / SWV
RESET
VSS
RTC1
RTC2
VIO
VLCD
PB1.0
PB1.1
PB1.2
PB1.3
PB1.4
PB1.5
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
6.1. SiM3L1x7 引脚定义
PB0.3
PB0.2
PB0.1
1
60
2
59
3
58
PB0.0
TMS / SWDIO
4
57
5
56
TCK / SWCLK
VIO
VIORF
VDRV
VBAT / VBATDC
IND
VSS / VSSDC
VDC
6
55
7
54
8
53
9
52
10
51
80-Pin TQFP
11
50
28
29
30
31
32
33
34
35
36
37
38
39
40
PB4.0
VIO
VSS
PB3.15
PB3.14
PB3.13
PB3.12
PB3.11
PB3.10
PB3.9
PB3.8
PB3.7
41
PB4.1
20
27
42
PB4.2
19
26
43
PB4.3
44
18
PB4.4
17
25
PB4.12 / ETM2
PB4.11 / ETM3
PB4.10
PB4.9
24
45
PB4.5
46
16
PB4.6
15
23
47
22
PB4.15 / TRACECLK
PB4.14 / ETM0
PB4.13 / ETM1
21
48
14
PB4.7
49
13
PB4.8
12
PB1.6 / TDI
PB1.7
PB1.8
PB1.9
PB1.10
PB1.11
PB2.0
PB2.1
VSS
PB2.4
PB2.5
PB2.6
PB2.7
PB3.0
PB3.1
PB3.2
PB3.3
PB3.4
PB3.5
PB3.6
Figure 6.1. SiM3L1x7-GQ Pinout
修订版 1.0
55
SiM3L1xx
1
2
3
4
5
6
7
8
9
10
PB0.3
PB0.5
PB0.7
PB0.9
PB0.11 /
TDO / SWV
VLCD
PB1.1
PB1.3
PB1.5
PB1.6 / TDI
PB0.2
PB0.4
PB0.6
PB0.8
PB0.10
PB1.0
PB1.2
PB1.4
PB1.7
PB1.8
VIORF
PB0.1
RESET
RTC1
RTC2
VSS
PB1.9
PB1.10
VDRV
PB0.0
VIO
VIO
PB1.11
PB2.0
VBAT /
VBATDC
TCK /
SWCLK
VSS
PB2.5
PB2.1
PB2.4
IND
TMS /
SWDIO
PB4.15 /
TRACECLK
PB2.6
PB3.1
PB2.7
VDC
PB4.14 /
ETM0
VSS / VSSDC
PB3.0
PB3.3
PB3.2
PB4.13 /
ETM1
PB4.11 /
ETM3
PB3.5
PB3.4
PB4.12 /
ETM2
PB4.9
PB4.10
PB4.8
A
B
C
D
E
80 pin TFBGA
(Top View)
F
G
PB4.5
VSS
PB4.0
VIO
PB4.7
PB4.4
PB4.2
PB3.14
PB3.12
PB3.10
PB3.7
PB3.6
PB4.6
PB4.3
PB4.1
PB3.15
PB3.13
PB3.11
PB3.9
PB3.8
H
J
K
Figure 6.2. SiM3L1x7-GL Pinout
56
修订版 1.0
SiM3L1xx
12
G3
VIO
Power (I/O)
7
30
68
D3
D8
H7
VIORF
Power (RF I/O)
8
C1
VBAT/
VBATDC
10
E1
VDRV
9
D1
VDC
13
G1
67
A6
DC-DC Inductor 11
F1
VLCD
IND
Power (LCD
Charge Pump)
RESET
Active-low
Reset
72
C4
TCK/
SWCLK
JTAG / Serial
Wire
6
E2
TMS/
SWDIO
JTAG / Serial
Wire
5
F2
RTC1
RTC Oscillator
Input
70
C5
RTC2
RTC Oscillator
Output
69
C6
修订版 1.0
Analog Functions
Ground (DCDC)
Digital Functions
VSSDC
External Trigger Inputs /
C7
E3
G3
H5
Output Toggle Logic
12
31
52
71
LCD Interface
Ground
Port Match
Pin Numbers (TFBGA-80)
VSS
Crossbar Capability
Type
I/O Voltage Domain
Pin Name
Pin Numbers (TQFP-80)
Table 6.1. Pin Definitions and Alternate Functions for SiM3L1x7
57
SiM3L1xx
VIO



INT0.0
WAKE.0
ADC0.20
VREF
CMP0P.0
PB0.1
Standard I/O
3
C2
VIO



INT0.1
WAKE.1
ADC0.21
VREFGND
CMP0N.0
PB0.2
Standard I/O
2
B1
VIO



INT0.2
WAKE.2
ADC0.22
CMP1P.0
XTAL2
PB0.3
Standard I/O
1
A1
VIO



INT0.3
WAKE.3
ADC0.23
CMP1N.0
XTAL1
PB0.4
Standard I/O
80
B2
VIO



INT0.4
WAKE.4
ADC0.0
CMP0P.1
IDAC0
PB0.5
Standard I/O
79
A2
VIO



INT0.5
WAKE.5
ACCTR0_STOP0
ACCTR0_IN0
PB0.6
Standard I/O
78
B3
VIO



INT0.6
WAKE.6
ACCTR0_STOP1
ACCTR0_IN1
PB0.7
Standard I/O
77
A3
VIO



INT0.7
WAKE.7
ACCTR0_LCIN0
PB0.8
Standard I/O
76
B4
VIO



LPT0T0
LPT0OUT0
INT0.8
WAKE.8
ACCTR0_LCIN1
58
修订版 1.0
Analog Functions
D2
Digital Functions
Port Match
4
External Trigger Inputs /
Crossbar Capability
Standard I/O
Output Toggle Logic
Pin Numbers (TFBGA-80)
PB0.0
LCD Interface
Type
I/O Voltage Domain
Pin Name
Pin Numbers (TQFP-80)
Table 6.1. Pin Definitions and Alternate Functions for SiM3L1x7 (Continued)
SiM3L1xx
VIO



LPT0T1
INT0.9
WAKE.9
ACCTR0_LCPUL0
ADC0.1
CMP0N.1
PB0.10
Standard I/O
74
B5
VIO



LPT0T2
INT0.10
WAKE.10
ACCTR0_LCPUL1
ADC0.2
CMP1P.1
PB0.11/
TDO/SWV
Standard I/O /
JTAG / Serial
Wire Viewer
73
A5
VIO



LPT0T3
LPT0OUT1
INT0.11
WAKE.11
ADC0.3
CMP1N.1
PB1.0
Standard I/O
66
B6
VIO

 LCD0.39
LPT0T4
INT0.12
ACCTR0_LCBIAS0
CMP0P.2
PB1.1
Standard I/O
65
A7
VIO

 LCD0.38
LPT0T5
INT0.13
ACCTR0_LCBIAS1
CMP0N.2
PB1.2
Standard I/O
64
B7
VIO

 LCD0.37
LPT0T6
INT0.14
UART0_TX
CMP1P.2
PB1.3
Standard I/O
63
A8
VIO

 LCD0.36
LPT0T7
INT0.15
UART0_RX
CMP1N.2
PB1.4
Standard I/O
62
B8
VIO

 LCD0.35
ACCTR0_DBG0
ADC0.4
PB1.5
Standard I/O
61
A9
VIO

 LCD0.34
ACCTR0_DBG1
ADC0.5
PB1.6/TDI
Standard I/O /
JTAG
60
A10
VIO

 LCD0.33
PB1.7
Standard I/O
59
B9
VIO

 LCD0.32
修订版 1.0
Analog Functions
A4
Digital Functions
Port Match
75
External Trigger Inputs /
Crossbar Capability
Standard I/O
Output Toggle Logic
Pin Numbers (TFBGA-80)
PB0.9
LCD Interface
Type
I/O Voltage Domain
Pin Name
Pin Numbers (TQFP-80)
Table 6.1. Pin Definitions and Alternate Functions for SiM3L1x7 (Continued)
ADC0.6
RTC0TCLK_OUT
ADC0.7
59
SiM3L1xx
VIO

 LCD0.31
CMP0P.3
PB1.9
Standard I/O
57
C9
VIO

 LCD0.30
CMP0N.3
PB1.10
Standard I/O
56 C10
VIO

 LCD0.29
CMP1P.3
PB1.11
Standard I/O
55
VIO

 LCD0.28
CMP1N.3
PB2.0
Standard I/O
54 D10 VIORF


LPT0T8
INT1.0
WAKE.12
SPI1_CTS
ADC0.8
CMP0P.4
PB2.1
Standard I/O
53
E9
VIORF


LPT0T9
INT1.1
WAKE.13
VIORFCLK
ADC0.9
CMP0N.4
PB2.4
Standard I/O
51
E10 VIORF


LPT0T12
INT1.4
SPI1_SCLK
ADC0.10
CMP0P.5
PB2.5
Standard I/O
50
E8
VIORF


LPT0T13
INT1.5
SPI1_MISO
ADC0.11
CMP0N.5
PB2.6
Standard I/O
49
F8
VIORF


LPT0T14
INT1.6
SPI1_MOSI
ADC0.12
CMP1P.5
PB2.7
Standard I/O
48
F10 VIORF


INT1.7
SPI1_NSS
ADC0.13
CMP1N.5
PB3.0
Standard I/O
47
G8
VIO

 LCD0.27
INT1.8
ADC0.14
PB3.1
Standard I/O
46
F9
VIO

 LCD0.26
INT1.9
ADC0.15
PB3.2
Standard I/O
45 G10
VIO

 LCD0.25
INT1.10
ADC0.16
60
D9
修订版 1.0
Analog Functions
B10
Digital Functions
Port Match
58
External Trigger Inputs /
Crossbar Capability
Standard I/O
Output Toggle Logic
Pin Numbers (TFBGA-80)
PB1.8
LCD Interface
Type
I/O Voltage Domain
Pin Name
Pin Numbers (TQFP-80)
Table 6.1. Pin Definitions and Alternate Functions for SiM3L1x7 (Continued)
SiM3L1xx
VIO

 LCD0.24
INT1.11
ADC0.17
PB3.4
Standard I/O
43 H10
VIO

 LCD0.23
INT1.12
CMP0P.6
PB3.5
Standard I/O
42
H9
VIO

 LCD0.22
INT1.13
CMP0N.6
PB3.6
Standard I/O
41
J10
VIO

 LCD0.21
INT1.14
CMP1P.6
PB3.7
Standard I/O
40
J9
VIO

 LCD0.20
INT1.15
CMP1N.6
PB3.8
Standard I/O
39
K10
VIO
 LCD0.19
CMP0P.7
PB3.9
Standard I/O
38
K9
VIO
 LCD0.18
CMP0N.7
PB3.10
Standard I/O
37
J8
VIO
 LCD0.17
CMP1P.7
PB3.11
Standard I/O
36
K8
VIO
 LCD0.16
CMP1N.7
PB3.12
Standard I/O
35
J7
VIO
 LCD0.15
ADC0.18
PB3.13
Standard I/O
34
K7
VIO
 LCD0.14
ADC0.19
PB3.14
Standard I/O
33
J6
VIO

COM0.3
PB3.15
Standard I/O
32
K6
VIO

COM0.2
PB4.0
Standard I/O
29
H6
VIO

COM0.1
PB4.1
Standard I/O
28
K5
VIO

COM0.0
PB4.2
Standard I/O
27
J5
VIO
 LCD0.13
PB4.3
Standard I/O
26
K4
VIO
 LCD0.12
PB4.4
Standard I/O
25
J4
VIO

PB4.5
Standard I/O
24
H4
VIO
 LCD0.10
PB4.6
Standard I/O
23
K3
VIO

Analog Functions
G9
Digital Functions
Port Match
44
External Trigger Inputs /
Crossbar Capability
Standard I/O
Output Toggle Logic
Pin Numbers (TFBGA-80)
PB3.3
LCD Interface
Type
I/O Voltage Domain
Pin Name
Pin Numbers (TQFP-80)
Table 6.1. Pin Definitions and Alternate Functions for SiM3L1x7 (Continued)
LCD0.11
LCD0.9
修订版 1.0
PMU_Asleep
61
SiM3L1xx
VIO

LCD0.8
PB4.8
Standard I/O
21
K2
VIO

LCD0.7
PB4.9
Standard I/O
20
J2
VIO

LCD0.6
PB4.10
Standard I/O
19
K1
VIO

LCD0.5
PB4.11/
ETM3
Standard I/O /
ETM
18
H2
VIO

LCD0.4
PB4.12/
ETM2
Standard I/O /
ETM
17
J1
VIO

LCD0.3
PB4.13/
ETM1
Standard I/O /
ETM
16
H1
VIO

LCD0.2
PB4.14/
ETM0
Standard I/O /
ETM
15
G2
VIO

LCD0.1
PB4.15/
TRACECL
K
Standard I/O /
ETM
14
F3
VIO

LCD0.0
62
修订版 1.0
Analog Functions
J3
Digital Functions
LCD Interface
22
External Trigger Inputs /
Port Match
Standard I/O
Output Toggle Logic
Pin Numbers (TFBGA-80)
PB4.7
Crossbar Capability
Type
I/O Voltage Domain
Pin Name
Pin Numbers (TQFP-80)
Table 6.1. Pin Definitions and Alternate Functions for SiM3L1x7 (Continued)
SiM3L1xx
PB0.2
PB0.1
PB0.0
SWDIO
SWCLK
VIO
VIORF / VDRV
VBAT / VBATDC
IND
VSS / VSSDC
VDC
PB4.12 / TRACECLK
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
PB0.3
PB0.4
PB0.5
PB0.6
PB0.7
PB0.8
PB0.9 / SWV
RESET
RTC1
RTC2
VLCD
PB1.0
PB1.1
PB1.2
PB1.3
PB1.4
6.2. SiM3L1x6 引脚定义
1
48
2
47
3
46
4
45
5
44
6
43
7
42
8
41
64 Pin TQFP
9
40
32
31
PB1.7
PB1.8
PB1.9
PB1.10
PB2.0
VSS
PB2.4
PB2.5
PB2.6
PB2.7
PB3.0
PB3.1
PB3.2
PB3.3
PB4.7
PB4.6
PB4.5
PB4.4
PB4.3
PB4.2
PB4.1
PB4.0
PB3.11
PB3.10
PB3.9
PB3.8
PB3.7
PB3.6
PB3.5
PB3.4
30
33
29
34
16
28
15
27
PB4.9 / ETM2
PB4.8 / ETM3
26
35
25
14
24
36
23
13
22
PB4.11 / ETM0
PB4.10 / ETM1
21
37
20
12
19
38
18
39
11
17
10
PB1.5
PB1.6
Figure 6.3. SiM3L1x6-GQ Pinout
修订版 1.0
63
PB0.3
PB0.4
PB0.5
PB0.6
PB0.7
PB0.8
PB0.9 / SWV
RESET
RTC1
RTC2
VLCD
PB1.0
PB1.1
PB1.2
PB1.3
PB1.4
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
SiM3L1xx
PB0.2
1
48
PB1.5
PB0.1
2
47
PB1.6
PB0.0
3
46
PB1.7
SWDIO
4
45
PB1.8
SWCLK
5
44
PB1.9
VIO
6
43
PB1.10
VIORF / VDRV
7
42
PB2.0
VBAT / VBATDC
8
64 pin QFN
41
VSS
IND
9
(TopView)
40
PB2.4
VSS / VSSDC
10
39
PB2.5
VDC
11
38
PB2.6
PB4.12 / TRACECLK
12
37
PB2.7
PB4.11 / ETM0
13
36
PB3.0
PB4.10 / ETM1
14
35
PB3.1
PB4.9 / ETM2
15
34
PB3.2
PB4.8 / ETM3
16
33
PB3.3
25
26
27
28
29
30
31
32
PB3.10
PB3.9
PB3.8
PB3.7
PB3.6
PB3.5
PB3.4
22
PB4.2
PB3.11
21
PB4.3
24
20
PB4.4
PB4.0
19
PB4.5
23
18
PB4.6
PB4.1
17
PB4.7
VSS
Figure 6.4. SiM3L1x6-GM Pinout
64
修订版 1.0
SiM3L1xx
VSSDC
Analog Functions
Digital Functions
External Trigger Inputs /
Output Toggle Logic
10
41
Ground (DC-DC) 10
VIO
Power (I/O)
6
VIORF /
VDRV
Power (RF I/O)
7
VBAT /
VBATDC
8
VDC
11
VLCD
Power (LCD
Charge Pump)
54
IND
DC-DC Inductor
9
RESET
LCD Interface
Ground
Port Match
VSS
Crossbar Capability
Type
I/O Voltage Domain
Pin Name
Pin Numbers
Table 6.2. Pin Definitions and Alternate Functions for SiM3L1x6
Active-low Reset 57
SWCLK
Serial Wire
5
SWDIO
Serial Wire
4
RTC1
RTC Oscillator
Input
56
RTC2
RTC Oscillator
Output
55
PB0.0
Standard I/O
3
VIO
XBR
0


INT0.0
WAKE.0
ADC0.20
VREF
CMP0P.0
PB0.1
Standard I/O
2
VIO
XBR
0


INT0.1
WAKE.2
ADC0.22
CMP0N.0
CMP1P.0
XTAL2
修订版 1.0
65
SiM3L1xx
Analog Functions
Digital Functions
External Trigger Inputs /
Output Toggle Logic
LCD Interface
Crossbar Capability
Type
PB0.2
Standard I/O
1
VIO
XBR
0


INT0.2
WAKE.3
ADC0.23
CMP1N.0
XTAL1
PB0.3
Standard I/O
64
VIO
XBR
0


INT0.3
WAKE.4
ADC0.0
CMP0P.1
IDAC0
PB0.4
Standard I/O
63
VIO
XBR
0


INT0.4
WAKE.5
ACCTR0_STOP0
ACCTR0_IN0
PB0.5
Standard I/O
62
VIO
XBR
0


INT0.5
WAKE.6
ACCTR0_STOP1
ACCTR0_IN1
PB0.6
Standard I/O
61
VIO
XBR
0


INT0.6
WAKE.7
ACCTR0_LCIN0
PB0.7
Standard I/O
60
VIO
XBR
0


LPT0T0
LPT0OUT0
INT0.7
WAKE.8
ACCTR0_LCIN1
PB0.8
Standard I/O
59
VIO
XBR
0


LPT0T1
INT0.8
WAKE.9
ACCTR0_LCPUL0
ADC0.1
CMP0N.1
PB0.9/SWV
Standard I/O
/Serial Wire
Viewer
58
VIO
XBR
0


LPT0T2
INT0.9
WAKE.10
LPT0OUT1
ACCTR0_LCPUL1
ADC0.2
CMP1P.1
PB1.0
Standard I/O
53
VIO
XBR
0

LPT0T4
INT0.12
ACCTR0_LCBIAS0
CMP0P.2
66
Port Match
Pin Name
Pin Numbers
I/O Voltage Domain
Table 6.2. Pin Definitions and Alternate Functions for SiM3L1x6 (Continued)
LCD0.31
修订版 1.0
SiM3L1xx
Analog Functions
Digital Functions
External Trigger Inputs /
LCD Interface
Output Toggle Logic
Type
Port Match
Crossbar Capability
Pin Name
Pin Numbers
I/O Voltage Domain
Table 6.2. Pin Definitions and Alternate Functions for SiM3L1x6 (Continued)
PB1.1
Standard I/O
52
VIO
XBR
0

LCD0.30
LPT0T5
INT0.13
ACCTR0_LCBIAS1
CMP0N.2
PB1.2
Standard I/O
51
VIO
XBR
0

LCD0.29
LPT0T6
INT0.14
UART0_TX
CMP1P.2
PB1.3
Standard I/O
50
VIO
XBR
0

LCD0.28
LPT0T7
INT0.15
UART0_RX
CMP1N.2
PB1.4
Standard I/O
49
VIO
XBR
0

LCD0.27
ACCTR0_DBG0
ADC0.3
PB1.5
Standard I/O
48
VIO
XBR
0

LCD0.26
ACCTR0_DBG1
ADC0.4
PB1.6
Standard I/O
47
VIO
XBR
0

LCD0.25
RTC0TCLK_OUT
ADC0.5
PB1.7
Standard I/O
46
VIO
XBR
0

LCD0.24
CMP0P.3
PB1.8
Standard I/O
45
VIO
XBR
0

LCD0.23
CMP0N.3
PB1.9
Standard I/O
44
VIO
XBR
0

LCD0.22
CMP1P.3
PB1.10
Standard I/O
43
VIO
XBR
0

LCD0.21
CMP1N.3
PB2.0
Standard I/O
42
VIOR
F
XBR
0

LPT0T8
INT1.0
WAKE.12
SPI1_CTS
ADC0.6
CMP0P.4
PB2.4
Standard I/O
40
VIOR
F
XBR
0

LPT0T12
INT1.4
SPI1_SCLK
ADC0.7
CMP0P.5
修订版 1.0
67
SiM3L1xx
Standard I/O
39
VIOR
F
XBR
0

LPT0T13
INT1.5
SPI1_MISO
ADC0.8
CMP0N.5
PB2.6
Standard I/O
38
VIOR
F
XBR
0

LPT0T14
INT1.6
SPI1_MOSI
ADC0.9
CMP1P.5
PB2.7
Standard I/O
37
VIOR
F
XBR
0

INT1.7
SPI1_NSS
ADC0.10
CMP1N.5
PB3.0
Standard I/O
36
VIO
XBR
0

LCD0.20
INT1.8
ADC0.11
PB3.1
Standard I/O
35
VIO
XBR
0

LCD0.19
INT1.9
ADC0.12
PB3.2
Standard I/O
34
VIO
XBR
0

LCD0.18
INT1.10
CMP0P.6
PB3.3
Standard I/O
33
VIO
XBR
0

LCD0.17
INT1.11
CMP0N.6
PB3.4
Standard I/O
32
VIO
XBR
0

LCD0.16
INT1.12
CMP0P.7
PB3.5
Standard I/O
31
VIO
XBR
0

LCD0.15
INT1.13
CMP0N.7
PB3.6
Standard I/O
30
VIO
XBR
0

LCD0.14
INT1.14
CMP1P.7
PB3.7
Standard I/O
29
VIO
XBR
0

LCD0.13
INT1.15
CMP1N.7
PB3.8
Standard I/O
28
VIO

LCD0.12
ADC0.13
PB3.9
Standard I/O
27
VIO

LCD0.11
ADC0.14
PB3.10
Standard I/O
26
VIO

COM0.3
PB3.11
Standard I/O
25
VIO

COM0.2
68
修订版 1.0
Digital Functions
Analog Functions
Crossbar Capability
External Trigger Inputs /
I/O Voltage Domain
PB2.5
LCD Interface
Type
Port Match
Pin Name
Pin Numbers
Output Toggle Logic
Table 6.2. Pin Definitions and Alternate Functions for SiM3L1x6 (Continued)
SiM3L1xx
VIO

COM0.1
PB4.1
Standard I/O
23
VIO

COM0.0
PB4.2
Standard I/O
22
VIO

LCD0.10
PB4.3
Standard I/O
21
VIO

LCD0.9
PB4.4
Standard I/O
20
VIO

LCD0.8
PB4.5
Standard I/O
19
VIO

LCD0.7
PB4.6
Standard I/O
18
VIO

LCD0.6
PB4.7
Standard I/O
17
VIO

LCD0.5
PB4.8/ETM3
Standard I/O /
ETM
16
VIO

LCD0.4
PB4.9/ETM2
Standard I/O /
ETM
15
VIO

LCD0.3
PB4.10/
ETM1
Standard I/O /
ETM
14
VIO

LCD0.2
PB4.11/
ETM0
Standard I/O /
ETM
13
VIO

LCD0.1
PB4.12/
TRACECLK
Standard I/O /
ETM
12
VIO

LCD0.0
修订版 1.0
Analog Functions
24
Digital Functions
Standard I/O
External Trigger Inputs /
LCD Interface
PB4.0
Output Toggle Logic
Type
Port Match
Crossbar Capability
Pin Name
Pin Numbers
I/O Voltage Domain
Table 6.2. Pin Definitions and Alternate Functions for SiM3L1x6 (Continued)
ADC0.19
PMU_Asleep
69
SiM3L1xx
PB0.2
PB0.3
PB0.4
PB0.5
PB0.6 / SWV
RESET
RTC1
RTC2
PB0.7
PB0.8
40
39
38
37
36
35
34
33
32
31
6.3. SiM3L1x4 引脚定义
PB0.1
1
30
PB0.9
PB0.0
2
29
PB2.0
SWDIO
3
28
PB2.1
SWCLK
4
27
PB2.2
VIO
5
40 pin QFN
26
PB2.3
VIORF / VDRV
6
(Top View)
25
VSS
VBAT / VBATDC
7
24
PB2.4
IND
8
23
PB2.5
VSS / VSSDC
9
22
PB2.6
VDC
10
21
PB2.7
11
12
13
14
15
16
17
18
19
20
PB3.9
PB3.8
PB3.7
PB3.6
PB3.5
PB3.4
PB3.3
PB3.2
PB3.1
PB3.0
VSS
Figure 6.5. SiM3L1x4-GM Pinout
70
修订版 1.0
SiM3L1xx
Output Toggle Logic
33
PB0.0
Standard I/O
2
VIO
XBR0


INT0.0
WAKE.0
ADC0.20
VREF
CMP0P.0
PB0.1
Standard I/O
1
VIO
XBR0


INT0.1
WAKE.2
ADC0.22
CMP0N.0
CMP1P.0
XTAL2
VSS
Ground
9
25
VSSDC
Ground (DC-DC)
9
VIO
Power (I/O)
5
VIORF /
VDRV
Power (RF I/O)
6
VBAT /
VBATDC
7
VDC
10
IND
DC-DC Inductor
8
RESET
Active-low Reset
35
SWCLK
Serial Wire
4
SWDIO
Serial Wire
3
RTC1
Digital Functions
Type
Analog Functions
Port Match
RTC Oscillator
Output
Pin Name
I/O Voltage Domain
RTC2
Pin Numbers
Crossbar Capability
External Trigger Inputs /
Table 6.3. Pin Definitions and Alternate Functions for SiM3L1x4
RTC Oscillator Input 34
修订版 1.0
71
SiM3L1xx
Crossbar Capability
Port Match
Output Toggle Logic
PB0.2
Standard I/O
40
VIO
XBR0


INT0.2
WAKE.3
ADC0.23
CMP0N.1
CMP1N.0
XTAL1
PB0.3
Standard I/O
39
VIO
XBR0


INT0.3
WAKE.4
ADC0.0
CMP0P.1
IDAC0
PB0.4
Standard I/O
38
VIO
XBR0


INT0.4
WAKE.5
ACCTR0_IN0
PB0.5
Standard I/O
37
VIO
XBR0


INT0.5
WAKE.6
ACCTR0_IN1
PB0.6/SWV
Standard I/O
/Serial Wire Viewer
36
VIO
XBR0


LPT0T0
LPT0OUT0
INT0.6
WAKE.8
PB0.7
Standard I/O
32
VIO
XBR0


LPT0T6
INT0.7
UART0_TX
CMP1P.2
PB0.8
Standard I/O
31
VIO
XBR0


LPT0T7
INT0.8
UART0_RX
CMP1N.2
PB0.9
Standard I/O
30
VIO
XBR0


LPT0T1
INT0.9
RTC0TCLK_OUT
ADC0.1
PB2.0
Standard I/O
29 VIORF XBR0

LPT0T8
INT1.0
WAKE.12
SPI1_CTS
ADC0.2
CMP0P.4
72
修订版 1.0
Digital Functions
Analog Functions
Type
I/O Voltage Domain
Pin Name
Pin Numbers
External Trigger Inputs /
Table 6.3. Pin Definitions and Alternate Functions for SiM3L1x4 (Continued)
SiM3L1xx
Analog Functions
Digital Functions
External Trigger Inputs /
Output Toggle Logic
Port Match
Crossbar Capability
I/O Voltage Domain
Pin Numbers
Table 6.3. Pin Definitions and Alternate Functions for SiM3L1x4 (Continued)
Pin Name
Type
PB2.1
Standard I/O
28 VIORF XBR0

LPT0T9
INT1.1
WAKE.13
VIORFCLK
ADC0.3
CMP0N.4
PB2.2
Standard I/O
27 VIORF XBR0

LPT0T10
INT1.2
WAKE.14
ADC0.4
CMP1P.4
PB2.3
Standard I/O
26 VIORF XBR0

LPT0T11
INT1.3
WAKE.15
ADC0.5
CMP1N.4
PB2.4
Standard I/O
24 VIORF XBR0

LPT0T12
INT1.4
SPI1_SCLK
ADC0.6
CMP0P.5
PB2.5
Standard I/O
23 VIORF XBR0

LPT0T13
INT1.5
SPI1_MISO
ADC0.7
CMP0N.5
PB2.6
Standard I/O
22 VIORF XBR0

LPT0T14
INT1.6
SPI1_MOSI
ADC0.8
CMP1P.5
PB2.7
Standard I/O
21 VIORF XBR0

INT1.7
SPI1_NSS
ADC0.9
CMP1N.5
PB3.0
Standard I/O
20
VIO
XBR0

INT1.8
CMP0N.7
PB3.1
Standard I/O
19
VIO
XBR0

INT1.9
CMP1P.7
PB3.2
Standard I/O
18
VIO
XBR0

INT1.10
CMP1N.7
PB3.3
Standard I/O
17
VIO
XBR0

INT1.11
ADC0.10
PB3.4
Standard I/O
16
VIO
XBR0

INT1.12
ADC0.11
PB3.5
Standard I/O
15
VIO
XBR0

INT1.13
ADC0.12
修订版 1.0
73
SiM3L1xx
74
Port Match
PB3.6
Standard I/O
14
VIO
XBR0

INT1.14
ADC0.13
PB3.7
Standard I/O
13
VIO
XBR0

INT1.15
ADC0.14
PB3.8
Standard I/O
12
VIO

ADC0.15
PB3.9
Standard I/O
11
VIO

ADC0.16
修订版 1.0
Digital Functions
Analog Functions
Crossbar Capability
External Trigger Inputs /
Type
I/O Voltage Domain
Pin Name
Pin Numbers
Output Toggle Logic
Table 6.3. Pin Definitions and Alternate Functions for SiM3L1x4 (Continued)
SiM3L1xx
6.4. TQFP-80 封装规格
Figure 6.6. TQFP-80 Package Drawing
修订版 1.0
75
SiM3L1xx
Table 6.4. TQFP-80 Package Dimensions
Dimension
Min
Nominal
Max
A
—
—
1.20
A1
0.05
—
0.15
A2
0.95
1.00
1.05
b
0.17
0.20
0.27
c
0.09
—
0.20
D
14.00 BSC
D1
12.00 BSC
e
0.50 BSC
E
14.00 BSC
E1
12.00 BSC
L
0.45
L1

0.60
0.75
1.00 Ref
0°
3.5°
aaa
0.20
bbb
0.20
ccc
0.08
ddd
0.08
eee
0.05
7°
Notes:
1. All dimensions shown are in millimeters (mm) unless otherwise noted.
2. Dimensioning and Tolerancing per ANSI Y14.5M-1994.
3. This package outline conforms to JEDEC MS-026, variant ADD.
4. Recommended card reflow profile is per the JEDEC/IPC J-STD-020
specification for Small Body Components.
76
修订版 1.0
SiM3L1xx
Figure 6.7. TQFP-80 Landing Diagram
Table 6.5. TQFP-80 Landing Diagram Dimensions
Dimension
Min
Max
C1
13.30
13.40
C2
13.30
13.40
E
0.50 BSC
X
0.20
0.30
Y
1.40
1.50
Notes:
1. All dimensions shown are in millimeters (mm) unless otherwise
noted.
2. This land pattern design is based on the IPC-7351 guidelines.
修订版 1.0
77
SiM3L1xx
6.4.1. TQFP-80 阻焊层设计
所有金属垫都是非阻焊层限定的 (NSMD)。阻焊层与金属垫间的最小间隙为 60 µm，焊盘四周净空均须达到该值。
6.4.2. TQFP-80 网板设计
1. 应使用具有梯形壁的不锈钢激光切割电抛光网板来确保良好的焊膏脱离。
2. 网板厚度应为 0.125mm (5 mil)。
3. 对于所有导热垫，网板孔到焊盘导热垫的比例均应为 1:1。
6.4.3. TQFP-80 卡组装
1. 推荐免清洗 3 类焊膏。
2. 建议的卡回流温度曲线按照针对小型部件的 JEDEC/IPC J-STD-020 规格。
78
修订版 1.0
SiM3L1xx
6.5. QFN-80 封装规格
Figure 6.8. TFBGA-80 Package Drawing
修订版 1.0
79
SiM3L1xx
Table 6.6. TFBGA-80 Package Dimensions
Dimension
Min
Nominal
Max
A
—
—
1.20
A1
0.16
0.21
0.26
A2
0.84
0.89
0.94
b
0.25
0.30
0.35
c
0.32
0.36
0.40
D
5.40
5.50
5.60
E
5.40
5.50
5.60
E1
—
4.50
—
D1
—
4.50
—
e
—
0.50
—
aaa
0.15
bbb
0.10
ddd
0.08
eee
0.15
fff
0.05
Notes:
1. All dimensions shown are in millimeters (mm) unless otherwise noted.
2. Dimensioning and Tolerancing per ANSI Y14.5M-1994.
3. Recommended card reflow profile is per the JEDEC/IPC J-STD-020
specification for Small Body Components.
80
修订版 1.0
SiM3L1xx
e1
C1
X
C2
Figure 6.9. TFBGA-80 Landing Diagram
Table 6.7. TFBGA-80 Landing Diagram Dimensions
Dimension
Min
Nom
Max
X
0.25
0.30
0.35
C1
4.50
C2
4.50
E1
0.50
Notes:
1. All dimensions shown are in millimeters (mm) unless otherwise noted.
2. Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.
3. This land pattern design is based on the IPC-7351 guidelines.
修订版 1.0
81
SiM3L1xx
6.5.1. TFBGA-80 阻焊层设计
所有金属垫都是非阻焊层限定的 (NSMD)。阻焊层与金属垫间的最小间隙为 60 µm，焊盘四周净空均须达到该值。
6.5.2. TFBGA-80 网板设计
1. 应使用具有梯形壁的不锈钢激光切割电抛光网板来确保良好的焊膏脱离。
2. 网板厚度应为 0.125mm (5 mil)。
3. 网板孔到焊盘导热垫的比例应为 1:1。
6.5.3. TFBGA-80 卡组装
1. 推荐免清洗 3 类焊膏。
2. 建议的卡回流温度曲线是针对小型部件的 JEDEC/IPC J-STD-020 规格提出的。
82
修订版 1.0
SiM3L1xx
6.6. QFN-64 封装规格
Figure 6.10. QFN-64 Package Drawing
Table 6.8. QFN-64 Package Dimensions
Dimension
Min
Nominal
Max
A
0.80
0.85
0.90
A1
0.00
0.02
0.05
b
0.18
0.25
0.30
D
D2
9.00 BSC
3.95
4.10
e
0.50 BSC
E
9.00 BSC
4.25
E2
3.95
4.10
4.25
L
0.30
0.40
0.50
aaa
0.10
bbb
0.10
ccc
0.08
ddd
0.10
eee
0.05
Notes:
1. All dimensions shown are in millimeters (mm) unless otherwise noted.
2. Dimensioning and Tolerancing per ANSI Y14.5M-1994.
3. This package outline conforms to JEDEC MO-220.
4. Recommended card reflow profile is per the JEDEC/IPC J-STD-020
specification for Small Body Components.
修订版 1.0
83
SiM3L1xx
Figure 6.11. QFN-64 Landing Diagram
Table 6.9. QFN-64 Landing Diagram Dimensions
Dimension
mm
C1
8.90
C2
8.90
E
0.50
X1
0.30
Y1
0.85
X2
4.25
Y2
4.25
Notes:
1. All dimensions shown are in millimeters (mm).
2. This Land Pattern Design is based on the IPC-7351 guidelines.
3. All dimensions shown are at Maximum Material Condition (MMC).
Least Material Condition (LMC) is calculated based on a
Fabrication Allowance of 0.05 mm.
84
修订版 1.0
SiM3L1xx
6.6.1. QFN-64 阻焊层设计
所有金属垫都是非阻焊层限定的 (NSMD)。阻焊层与金属垫间的最小间隙为 60 µm，焊盘四周净空均须达到该值。
6.6.2. QFN-64 网板设计
1. 应使用具有梯形壁的不锈钢激光切割电抛光网板来确保良好的焊膏脱离。
2. 网板厚度应为 0.125mm (5 mil)。
3. 对于所有导热垫，网板孔到焊盘导热垫的比例均应为 1:1。
4. 中心接地端子应使用间距 1.5 mm 的 1.0 mm 方形开口 3x3 阵列。
6.6.3. QFN-64 卡组装
1. 推荐免清洗 3 类焊膏。
2. 建议的卡回流温度曲线按照针对小型部件的 JEDEC/IPC J-STD-020 规格。
修订版 1.0
85
SiM3L1xx
6.7. TQFP-64 封装规格
Figure 6.12. TQFP-64 Package Drawing
86
修订版 1.0
SiM3L1xx
Table 6.10. TQFP-64 Package Dimensions
Dimension
Min
Nominal
Max
A
—
—
1.20
A1
0.05
—
0.15
A2
0.95
1.00
1.05
b
0.17
0.22
0.27
c
0.09
—
0.20
D
12.00 BSC
D1
10.00 BSC
e
0.50 BSC
E
12.00 BSC
E1
10.00 BSC
L
0.45
0.60
0.75

0°
3.5°
7°
aaa
—
—
0.20
bbb
—
—
0.20
ccc
—
—
0.08
ddd
—
—
0.08
Notes:
1. All dimensions shown are in millimeters (mm) unless otherwise noted.
2. Dimensioning and Tolerancing per ANSI Y14.5M-1994.
3. This package outline conforms to JEDEC MS-026, variant ACD.
4. Recommended card reflow profile is per the JEDEC/IPC J-STD-020
specification for Small Body Components.
修订版 1.0
87
SiM3L1xx
Figure 6.13. TQFP-64 Landing Diagram
Table 6.11. TQFP-64 Landing Diagram Dimensions
Dimension
Min
Max
C1
11.30
11.40
C2
11.30
11.40
E
0.50 BSC
X
0.20
0.30
Y
1.40
1.50
Notes:
1. All dimensions shown are in millimeters (mm) unless otherwise
noted.
2. This land pattern design is based on the IPC-7351 guidelines.
88
修订版 1.0
SiM3L1xx
6.7.1. TQFP-64 阻焊层设计
所有金属垫都是非阻焊层限定的 (NSMD)。阻焊层与金属垫间的最小间隙为 60 µm，一直到导热垫周围。
6.7.2. TQFP-64 网板设计
1. 应使用具有梯形壁的不锈钢激光切割电抛光网板来确保良好的焊膏脱离。
2. 网板厚度应为 0.125 mm (5 mil)。
3. 对于所有导热垫，网板孔到焊盘导热垫的比例均应为 1:1。
6.7.3. TQFP-64 卡组装
1. 推荐免清洗 3 类焊膏。
2. 建议的卡回流温度曲线按照针对小型部件的 JEDEC/IPC J-STD-020 规格。
修订版 1.0
89
SiM3L1xx
6.8. QFN-40 封装规格
Figure 6.14. QFN-40 Package Drawing
Table 6.12. QFN-40 Package Dimensions
Dimension
Min
Nominal
Max
A
0.80
0.85
0.90
A1
0.00
0.02
0.05
b
0.18
0.25
0.30
D
D2
6.00 BSC
4.35
4.50
e
0.50 BSC
E
6.00 BSC
4.65
E2
4.35
4.5
4.65
L
0.30
0.40
0.50
aaa
0.10
bbb
0.10
ccc
0.08
ddd
0.10
eee
0.05
Notes:
1. All dimensions shown are in millimeters (mm) unless otherwise noted.
2. Dimensioning and Tolerancing per ANSI Y14.5M-1994.
3. This package outline conforms to JEDEC MO-220.
4. Recommended card reflow profile is per the JEDEC/IPC J-STD-020
specification for Small Body Components.
90
修订版 1.0
SiM3L1xx
Figure 6.15. QFN-40 Landing Diagram
Table 6.13. QFN-40 Landing Diagram Dimensions
Dimension
mm
C1
5.90
C2
5.90
E
0.50
X1
0.30
Y1
0.85
X2
4.65
Y2
4.65
Notes:
1. All dimensions shown are in millimeters (mm).
2. This Land Pattern Design is based on the IPC-7351 guidelines.
3. All dimensions shown are at Maximum Material Condition (MMC).
Least Material Condition (LMC) is calculated based on a
Fabrication Allowance of 0.05 mm.
修订版 1.0
91
SiM3L1xx
Table 6.14. QFN-40 阻焊层设计
所有金属垫都是非阻焊层限定的 (NSMD)。阻焊层与金属垫间的最小间隙为 60 µm，焊盘四周净空均须达到该值。
6.8.1. QFN-40 网板设计
1. 应使用具有梯形壁的不锈钢激光切割电抛光网板来确保良好的焊膏脱离。
2. 网板厚度应为 0.125 mm (5 mil)。
3. 对于所有导热垫，网板孔到焊盘导热垫的比例均应为 1:1。
4. 中心接地焊盘应使用间距 1.6 mm 的 1.1 mm 方形开口 3x3 阵列。
6.8.2. QFN-40 卡组装
1. 推荐免清洗 3 类焊膏。
2. 建议的卡回流温度曲线按照针对小型部件的 JEDEC/IPC J-STD-020 规格。
92
修订版 1.0
SiM3L1xx
7. 修订特定行为
本章说明设备发布的修订的差异。
7.1. 修订标识
设备包装顶端的批次标识代码可用于解读设备的修订信息。图 7.1、 7.2 和 7.3 显示了设备包装顶端批次标识代码的
位置。
此外，固件通过查看 DEVICEID 寄存器也可以确定设备修订信息。
SiM3L167
C-GQ
1221CCS701
e3
TW
These characters identify the
device revision
Figure 7.1. SiM3L1x7-GQ Revision Information
TQFP-64
QFN-64
SiM3L166
C-GM
1221CCS701
e3
TW
SiM3L166
C-GQ
1221CCS701
e3
TW
These characters identify the
device revision
Figure 7.2. SiM3L1x6-GM and SiM3L1x6-GQ Revision Information
修订版 1.0
93
SiM3L1xx
QFN-40
TFBGA-80
SiM3L
164
CCS701
1221
SiM3L
167
CCS701
1221
This character identifies the
device revision
Figure 7.3. SiM3L1x7-GL and SiM3L1x4-GM Revision Information
94
修订版 1.0
SiM3L1xx
文档修改列表
修订版 0.5 至修订版 1.0


电气规格表已更新为最新的特性数据和生产测试限值。
为 65 页上表 6.2“Pin Definitions and Alternate Functions for SiM3L1x6” 新增了遗漏的 ACCTR0_LCPUL1 信号。
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删除了 71 页上表 6.3“Pin Definitions and Alternate Functions for SiM3L1x4” 中的 ACCTR0_LCIN1 和
ACCTR0_STOP0/1 信号。
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更新了 79 页的图 6.8“TFBGA-80 Package Drawing”。
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