AN-1177: LVDS和M-LVDS电路实施指南 (Rev. 0) PDF

AN-1177
应用笔记
One Technology Way • P.O. Box 9106 • Norwood, MA 02062-9106, U.S.A. • Tel: 781.329.4700 • Fax: 781.461.3113 • www.analog.com
LVDS和M-LVDS电路实施指南
作者:Conal Watterson博士
简介
LVDS/M-LVDS应用考虑
低电压差分信号(LVDS)是一种高速点到点应用通信标准。
本应用笔记考虑了有关LVDS/M-LVDS电路实施的以下方面:
多点LVDS (M-LVDS)则是一种面向多点应用的类似标准。
• 总线类型和拓扑结构
LVDS和M-LVDS均使用差分信号,通过这种双线式通信方
法,接收器将根据两个互补电信号之间的电压差检测数
据。这样能够极大地改善噪声抗扰度,并将噪声辐射降至
最低。
• 时钟分配应用
• LVDS/M-LVDS信号的特性
• 端接和PCB布局
• 抖动和偏斜
LVDS
• 数据编码和同步
LVDS是一种用于替代发射极耦合逻辑(ECL)或正发射极耦
• 隔离
合 逻 辑 (PECL)的 低 功 耗 逻 辑 。 LVDS的 主 要 标 准 是
为什么使用LVDS或M-LVDS?
TIA/EIA-644。有时也会对LVDS使用另一种标准,即IEEE
1596.3—SCI(可扩展一致性接口)。LVDS广泛用于高速背
板、电缆和板到板数据传输与时钟分配,以及单个PCB内
图1中将LVDS和M-LVDS与其他多点和点到点协议进行了
比较。两种标准都有低功耗要求。LVDS和M-LVDS的特征
是在差分电压摆幅较低的情况下实现差分信号。相对于
的通信链路。
LVDS,M-LVDS指定了更高的差分输出电压,以便允许来
LVDS的优势包括
自多点总线的更高负载。
• 通信速度高达1 Gbps或以上
两种协议都是面向高速通信设计的。典型应用环境下会采
• 电磁辐射更低
用PCB走线或较短的有线/背板链路。LVDS的共模范围就
• 抗扰度更高
是针对这些应用而设计。相对于LVDS,M-LVDS扩展了其
• 低功耗工作
共模范围,允许多点拓扑结构中具有额外噪声。
• 共模范围允许高达±1的接地失调差额
多点
M-LVDS
M-LVDS
低功耗、高速度
中等距离(最远20m至40m)
典型数据速率:100Mbps、200Mbps
RS-485
长距离(>1km)
最大数据速率典型值:16Mbps
面向多点低电压差分信号(M-LVDS)的标准TIA/EIA-899将
LVDS延 伸 到 用 于 解 决 多 点 应 用 中 的 问 题 。 相 对 于
TIA/EIA-485 (RS-485)或控制器局域网(CAN),M-LVDS能够
以更低的功耗实现更高速度的通信链路。有关本应用笔记
CAN
中引用的标准的清单,请参见“参考文献”部分。
稳定可靠的协议
中等距离(最远40m)
最大数据速率:1Mbps
• 驱动器输出强度更高
LVDS
低功耗、高速度
短距离(最远5m至10m)
最大数据速率:>1Gbps
PECL
高速度
短距离
最大数据速率:~3Gbps
• 跃迁时间可控
• 共模范围更广
• 面向总线空闲条件提供故障安全接收器选项
图1. 通信标准的比较
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11236-001
点到点
M-LVDS相对于LVDS的额外特性包括
AN-1177
目录
简介...................................................................................................... 1
定义和输出电平........................................................................... 5
LVDS/M-LVDS应用考虑 ................................................................. 1
接收器阈值 ................................................................................... 5
为什么使用LVDS或M-LVDS? ........................................................ 1
传输距离........................................................................................ 6
修订历史 ............................................................................................. 2
端接和PCB布局................................................................................. 7
总线类型和拓扑结构 ....................................................................... 3
受控阻抗........................................................................................ 7
点到点 ............................................................................................ 3
抖动、偏斜、数据编码和同步 ..................................................... 8
多分支 ............................................................................................ 3
什么是抖动?.................................................................................. 8
多点 ................................................................................................ 3
什么是偏斜?.................................................................................. 8
时钟分配应用 .................................................................................... 4
数据编码和同步........................................................................... 9
多分支时钟分配........................................................................... 4
隔离.................................................................................................... 10
点到点时钟分配........................................................................... 4
参考文献 ........................................................................................... 11
使用M-LVDS的时钟分配........................................................... 4
相关链接...................................................................................... 11
差分信号和LVDS/M-LVDS............................................................. 5
修订历史
2013年3月—修订版0:初始版
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AN-1177
总线类型和拓扑结构
标准TIA/EIA-644 LVDS器件可实现低功耗高速通信。使用
多点
TIA/EIA-899器件也可在多点应用中实现LVDS的优势。总
在多个器件同时具有发送或接收功能的网络中,可以使用
线拓扑结构是关系到实际应用中使用哪种LVDS或M-LVDS
多点总线拓扑结构。M-LVDS是面向这种多点应用设计
器件的主要因素之一。
的,因此允许多达32个节点连接至一根总线。有两种类型
的多点总线:半双工和全双工,分别如图4和图5所示。半
点到点
点到点总线拓扑结构包含一个驱动器和一个接收器,二者
使用一对导线或走线连接在一起。图2展示了一种典型配
置,其中链路的接收端有一个端接电阻。这是LVDS器件
的最常见应用。可使用多对导线或走线来创建额外的通信
双工总线中使用两根导线,一个器件可以发送,另一个器
件则可接收。全双工总线中使用四根导线,允许一个节点
同时向另一个传输节点回传(即,随着主器件向所有节点发
送广播命令,从器件也作出响应)。
A
通道,并提高两个点之间的总带宽。
ROUT
RT
RIN–
DI
ADI公 司 拥 有 一 系 列 LVDS驱 动 器 和 接 收 器 , 可 用 于 单
Y
使用的输出引脚应保持开路。
A
DI
表1. LVDS驱动器和接收器
Rx
0
1
0
2
RO
图4. M-LVDS半双工总线
LVDS通道、双LVDS通道或四LVDS通道,如表1所示。未
Tx
1
0
2
0
DI
MLVDS
TRANSCEIVERS
图2. LVDS点到点链路
产品型号
ADN4661
ADN4662
ADN4663
ADN4664
B
产品型号
ADN4665
ADN4666
ADN4667
ADN4668
Tx
4
0
4
0
Rx
0
4
0
4
RO
RT
RT
RT
RT
Z
RO
B
Y
A
B
DI
Z
MLVDS
TRANSCEIVERS
M-LVDS也可用于点到点拓扑结构,这种拓扑结构会将同
DI
一个收发器用于驱动器电路(禁用接收器)和接收电路(禁用
图5. M-LVDS全双工总线
RO
DI
11236-005
DOUT–
LVDS
RECEIVER
B
RO
RO
RT
11236-004
LVDS
DRIVER
RT
RIN+
DIN
A
11236-002
DOUT+
DI
RO
驱动器)。
多点总线中要考虑的另一个因素是总线空闲条件。没有器件
多分支
在执行发送操作时,端接总线上的差分电压接近于0 V。这
如图3所示,使用多分支总线拓扑结构可将一个驱动器连
接至多个接收器。LVDS是面向点到点应用设计的,因
此,在多分支配置情况下,可连接的接收器数量和信号距
离会有所限制。M-LVDS可在多分支拓扑结构中用于驱动
多达32个节点,并且距离比LVDS更远。
DOUT+
RT
DOUT–
RIN–
ROUT
ROUT
图3. LVDS多分支总线
LVDS
RECEIVERS
11236-003
LVDS
DRIVER
出将是未定义的。这对应于输入阈值为±50 mV的1类M-LVDS
接收器。为了在总线空闲条件下提供有保证的接收器输出状
态(输出低电平),2类M-LVDS接收器拥有+50 mV至+150 mV
的失调接收器输入阈值。
表2. M-LVDS收发器
RIN+
DIN
意味着对于带有对称性输入阈值的标准接收器,接收器输
产品型号
ADN4690E
ADN4691E
ADN4692E
ADN4693E
ADN4694E
ADN4695E
ADN4696E
ADN4697E
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Rx类型
1
1
1
1
2
2
2
2
双工
半
半
全
全
半
全
半
全
数据速率
100
200
100
200
100
100
200
200
AN-1177
时钟分配应用
LVDS等差分信号适合用于围绕电路板分配时钟信号。除
CK
了LVDS的共模噪声抗扰度优势之外,对于时钟分配应用
SI
还有一项特定优势,那就是两个相反信号之间的耦合造成
11-BIT SHIFT
REGISTER
12-BIT COUNTER
EN
了噪声辐射降低。
11-BIT CONTROL
REGISTER
多分支时钟分配
在许多应用中,电路中的多个节点可能取决于一个时钟
MUX
1
CLOCK
SOURCE
简单方法是使用多分支总线拓扑结构,如图6所示。时钟
源的LVDS输出连接至一对信号走线,这对走线与依赖时
钟源的各个节点之间的分支线较短。
Q8
CLK0
CLK0
0
CLK1
CLK1
1
MUX
DOUT–
RIN–
Q7
Q7
Q6
Q6
Q5
CLK
RT
LVDS
CLOCK
SOURCE
Q8
RIN+
CLK
NODE 9
Q9
Q9
0
源。要将一个时钟源分配至使用LVDS的多个节点,一种
DOUT+
10 LVDS POINTTO-POINT LINKS
CLOCK
SOURCE
Q5
Q4
LVDS
CLOCK INPUTS
Q4
Q3
Q2
Q2
图6. 多分支LVDS时钟分配
这种方法的缺点是可连接的节点数量有限,而且分支线会
Q1
Q1
造成信号完整度降低(也就是增加抖动)。必须小心控制分
Q0
支线长度和阻抗。
ADN4670
Q0
NODE 0
点到点时钟分配
11236-007
CLK
11236-006
Q3
CLK
利用点到点链路,可将单个时钟源连接至需要LVDS时钟
图7. ADN4670通过点到点LVDS连接
将时钟源分配至10个节点的应用
输入的单个节点。通过充当扇出器件的LVDS缓冲器,可
在插入初始LVDS输出和最终LVDS输入之间时,任何缓冲
以拓展为连接多个节点。这个单独的元件从时钟源那里接
器都会增加少量的抖动,但是ADN4670可以做到只增加
收LVDS时钟输出,然后将此时钟信号提供给器件中的多
<300 fs的抖动。在时钟信号高达1.1 GHz的情况下,10个输
个LVDS驱动器,以便驱动连接至接收节点的多个点到点
出端之间的偏斜可以保持低于30 ps。
链路。此方法的优点是时钟信号上的时序可以不受分支线
使用M-LVDS的时钟分配
影响。
此类器件的示例是ADN4670时钟分配缓冲器。这样可以让
两个时钟源之一在多达10个输出端实现分配,如图7所
示。通过串行可编程寄存器可以使能和禁用输出,也可用
于选择时钟源。
另一种时钟分配方法是使用M-LVDS收发器将时钟分配至
多分支(或多点)拓扑结构中多达32个节点上。1类M-LVDS
收发器(例如ADN4690E至ADN4693E中)适合此类应用,因
为接收器阈值中没有失调(这种失调会导致时钟信号出现占
空比失真)。
带有1类接收器的ADN4690E至ADN4693E M-LVDS收发器也
有驱动器输出沿的额外压摆率限制,会进一步限制辐射量
和分支线反射影响。
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AN-1177
差分信号和LVDS/M-LVDS
差分传输是一种传输两个互补信号的通信,其中接收的信
VCC
号包含两个信号线路之间的差。LVDS和M-LVDS都使用这种
ADN4663
DIN1
低是因为,使用典型介质(双绞线电缆或紧密放置的带状
DOUT2+
DIN2
ROUT1
RIN1–
RIN2+
ROUT2
100Ω
DOUT2–
线)时,两个互补信号线路之间的耦合比较紧密。
RIN2–
GND
GND
图9. ADN4663和ADN4664双通道LVDS点到点
信号互补)。两个信号线路之间的电压差称为差分电压,即
VOD。VOD也是差分电压幅度的简写,可为正,也可为负,
或|VOD|。两个信号线路各有一个最大电压摆幅|VOD|,以共
模电压VOC(也称为失调电压VOS)为中心。差分电压围绕0 V
摆动。图8显示了典型LVDS信号电平、差分信号VOD和共模
电压VOC。此图中,VOUT+为同相信号,VOUT−为反相信号。
LOGIC 0
VOUT+
LOGIC 1
1.35V
VOC = 1.2V
VOUT–
|VOD|
1.05V
0.3V
|VOD|
VOD
拥有低输出摆幅。图10显示了LVDS和M-LVDS的差分输出
电压和共模范围规格。对于LVDS,在负载为100 Ω的情况
下,输出电压摆幅|VOD|最小为250 mV、最大为450 mV。这
样可以允许低功耗工作,并确保在跃迁较快时能够实现较
高的数据速率,输出摆幅降低就意味着压摆率不会太大。
上升和下降时间通常在数百皮秒范围内,导致压摆率约为
0.5 V/ns至2.5 V/ns。
M-LVDS
4V
3V
M-LVDS
LVDS
2V
1V
0V TO
2.4V
0V
–1V
0V
250mV
450mV
MIN
VOD
MAX
VOD
480mV
650mV
MIN
VOD
MAX
VOD
图10. LVDS和M-LVDS信号电平
11236-008
(VOUT+ – VOUT–)
–0.3V
–1V TO
3.4V
LVDS
11236-010
电平,逻辑0低电平),另一个信号线路为反相(即,与同相
LVDS和M-LVDS与其他差分信号标准之间的区别是前两者
DIFFERENTIAL OUTPUT VOLTAGE
对LVDS和M-LVDS而言,一个信号线路为同相(即,逻辑1高
COMMON-MODE VOLTAGE
定义和输出电平
LOGIC 1
ADN4664
RIN1+
100Ω
DOUT1–
噪声抗扰度高是因为,通常一个噪声源会均等地耦合至两
个信号线路,从而使差分信号不受影响。差分信号的辐射
DOUT1+
11236-009
通信形式,它有两个独特优势:噪声抗扰度高和辐射低。
VCC
M-LVDS拥有压摆率受限的驱动器,可针对多个驱动器/接收
器和分支线导致额外的阻抗不连续的情况增强信号的稳定
图8. LVDS输出电平
性。这意味着,M-LVDS可限制到比LVDS更低的数据速率。
LVDS或M-LVDS总线上的差分电压由驱动器电流源生成。
ADN4690E至ADN4697E均可提供实现100 Mbps或200 Mbps
同相LVDS驱动器输出或接收器输入通常用+表示,反相驱
的选项。M-LVDS的另一特性是驱动器强度更高,在负载为
动器输出或接收器输入则用−表示。
50 Ω(两个100 Ω的端接电阻,总线的任意一端)的情况下,可
图9显示了ADN4663双通道LVDS驱动器和ADN4664双通道
导致最小输出电压摆幅|VOD|为480 mV,最大值则为650 mV。
LVDS接收器的引脚名称。M-LVDS遵循RS-485物理层收发
接收器阈值
器的规则,将同相信号的总线命名为A,反相信号的总线
接收器阈值是一种差分电平,高于或低于此电平时,接收的
命名为B,全双工收发器中的驱动器输出则为Y和Z。
信号就会算作逻辑1或逻辑0。对于LVDS,正VOD >= +100 mV
对应于逻辑1,负VOD <= −100 mV则对应于逻辑0。
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对于1类M-LVDS接收器,正VOD ≥ +50 mV对应于逻辑1,负
(具体取决于电缆类型)。由于驱动器强度更高,M-LVDS一
VOD ≤ −50 mV则对应于逻辑0。
般能通过更长的电缆进行传输,但是相对于几十Mbps的数
两个电压阈值之间是跃迁区。如果某个输入信号保持在两
个阈值之间的电平,则接收器输出在LVDS下为未定义状
态;它可以是高电平或低电平。无有效的LVDS驱动器连
据速率,要实现几百Mbps的数据速率,所用的电缆应该更
短。图12提供了部分应用环境下典型的LVDS和M-LVDS数
据速率及电缆长度组合指示。
1200
接至接收器时,或者出现短路时,就会发生这种情况。
ADI公司的LVDS接收器具备故障安全特性,因此在上述情
1000
LOGIC 1
M-LVDS TYPE 1
RECEIVER
OUTPUT
LVDS
M-LVDS TYPE 2
RECEIVER
OUTPUT
LOGIC 1
LOGIC 1
0.15
UNDEFINED
600
400
M-LVDS
200
0.10
0.05
UNDEFINED*
0
UNDEFINED
0
–0.05
–0.05
–0.10
–0.10
LOGIC 0
LOGIC 0
LOGIC 0
*LOGIC 1 FOR LVDS RECEIVERS WITH FAILSAFE
0
对于M-LVDS,总线上的任意节点都可以传输,但是如果没
有节点处于有效状态,那么所有驱动器输出都将禁用。对于
LVDS,这会导致1类接收器的差分输出电压在未定义区域
10
15
20
25
CABLE LENGTH (m)
图12. 部分典型LVDS和M-LVDS应用中的
电缆长度(双绞线)与数据速率
–0.15
图11. LVDS和M-LVDS的接收器阈值
5
11236-012
0.05
–0.15
800
0.15
0.10
0
DATA RATE (Mbps)
LVDS
RECEIVER
OUTPUT
11236-011
DIFFERENTIAL INPUT VOLTAGE (VIA – VIB) [V]
况下,接收器输出为高电平。
影响最大距离的其他因素包括:
• 发射器规格。
• 其他传输介质元件,例如通孔(PCB走线上)或电缆连接器。
• 对于M-LVDS或多分支LVDS,总线上的节点数和分支线
长度。
内。为了提供故障安全条件,M-LVDS定义了2类接收器,
考虑到有多个因素会影响可能的电缆长度,TIA/EIA-644
其失调接收器阈值>= +150 mV(逻辑高电平)或<= +50 mV(逻
(LVDS)和TIA/EIA-899 (M-LVDS)建议,如果可能的话,在
辑低电平)。这意味着2类M-LVDS接收器的故障安全输出
实际应用中对预期电缆长度进行测试。这样可以测量接收
为逻辑低电平。图11显示了LVDS接收器、M-LVDS 1类接收
信号中的抖动,从而就给定电缆类型和长度提供实用指
器和M-LVDS 2类接收器的接收器阈值。
南。可利用眼图进行测量;图13显示了ADN4696E驱动器
输出。
传输距离
LVDS和M-LVDS传输距离均受两个主要因素的影响:传输
介质和数据速率。关于给定传输距离是否切合实际的标准
决定于接收节点观察到多大的抖动。这与应用环境有关;
的抖动。
PCB走线通常允许大约几十厘米的传输距离,双绞线电缆
200mV/DIV
有些应用环境需要5%或更低的抖动,有些则容许高达20%
用于LVDS时允许大约几米的传输距离,用于M-LVDS则允
许几十米。不同规格的PCB构造或电缆类型会对信号造成
更高的数据速率会极大地限制传输距离;1 Gbps下的LVDS
或许只能通过1米的优质电缆进行传输(可能还需要额外的
信号调理),但是在100 Mbps条件下传输距离可能达到10米
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1ns/DIV
图13. ADN4696E驱动器输出眼图
11236-013
不同影响,进而影响最大传输距离。
AN-1177
端接和PCB布局
无论是使用电缆还是PCB走线,都应该结合传输线路理论
如果走线需要分开,例如,为了接近某个连接器,此时就
对高速通信链路进行考虑,例如用于LVDS和M-LVDS的通
会引起信号之间的阻抗变化。可以降低信号耦合的紧密
信链路。LVDS和M-LVDS的高数据速率需要快速上升时
度,但需要在整个链路间维持一致的间隔和走线厚度。
间,这意味着,随着信号从驱动器一直传播到总线端部,
PCB走线急转弯或一系列拐弯也会影响信号质量。一般而
阻抗不连续和通信链路的端部会显著影响传输信号。为避
言,应该将PCB走线的弯度最小化,保持在45度角(理想情
免信号降级,需要沿着通信介质控制阻抗,并保证合适的
况下是形成曲线,而非锐角)。
端接。
Tx
DRIVER
如果一个信号的走线比另一个信号的走线长,差分对中的
Z0
R+
D–
Z0
R–
两个信号之间就会产生偏斜。可能无法做到始终让走线保
Rx
RT
持相同长度,但PCB布局应该尝试让走线长度互相匹配。
RECEIVER
Z0 = RT (TERMINATION MATCHES CABLE/TRACK IMPEDANCE)
11236-014
D+
选择连接器时应该尽可能减小各个连接器对总线造成的阻
抗差异,电缆或背板也应该尽可能与PCB走线的阻抗匹
图14. 点到点端接
端接电阻应该与通信介质的阻抗匹配;对于LVDS,这通
常为100 Ω。对于简单的点到点链路,只需要端接距离驱动
器最远的总线端部,如图14所示。对于多分支总线,如果
配。背板连接会对总线增加显著的电容,可能有必要降低
数据速率或PCB走线距离,以便容许出现的数据信号降级
情况。
驱动器在总线的一端,则可采用相同的端接方法。否则需
要端接总线的两端。
对于M-LVDS,端接总线的两端,驱动器具有更高的驱动
强度,在一定程度上可以容纳双重端接(有效负载为50 Ω,
而非100 Ω)。
有些器件具有内置接线端。如果器件位于总线上错误的端
接点,或者总线上已经有了合适的接线端,则可能需要禁
用此接线端。如果对于LVDS有两个或更多100 Ω电阻,或
11236-015
者对于M-LVDS有两个以上,则对总线进行了过度端接。
这会导致信号幅度降低且反射提高,进而降低噪声抗扰度
图15. EVAL-ADN469xEFDEBZ客户评估板
和时序精度并缩短最大传输距离。
图15显示了用于M-LVDS的高速PCB布局示例,也就是用
受控阻抗
LVDS和M-LVDS链路中的一大难题是在整个总线上提供一
于 全 双 工 ADN469xE系 列 M-LVDS收 发 器 的 EVAL ADN469xEFDEBZ评估板。A、B、Y和Z上的走线长度都互
致的受控阻抗。对于单个PCB内的链路,通孔、差分对内
相匹配,且拥有利用一个4层电路板布局创建的50 Ω阻抗。
各个信号之间的走线长度不匹配、走线之间的间隔变化或
端接电阻放置在器件引脚附件。此电路不完全对应于应用
走线尺寸等因素都很容易导致阻抗不连续。
布局,因为还有其他一些元件,例如测试点和跳线选项。
对于PCB上的差分信号,两个信号走线通常彼此放置得很
近,并且紧密耦合。这意味着这些信号拥有共同的场,可
以取消辐射并降低对共模噪声的敏感度。出现的困难是,
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AN-1177
抖动、偏斜、数据编码和同步
采用高速差分信号(例如LVDS和M-LVDS)时,精确的时序
状况相比所具有的时间差。周期性抖动也记录为峰峰值,
对系统性能至关重要。PCB走线、连接器和布线会降低数
也就是观察到的最长周期和最短周期之间的差。
据和时钟信号的性能,需要系统时序中也有一定的误差裕
量。这意味着,为了在LVDS或M-LVDS通信链路中实现最
大吞吐速率,可能需要仔细的时序分析。尽管对容许的抖
动量等因素存在明确定义的限制,现代FPGA和处理器也
仍然具备可校正时序误差的内置功能。
什么是偏斜?
偏斜有多种不同的定义,在设计高速LVDS链路时通常会考
虑到其中的几种。最基本的偏斜定义是指差分对中两个信
号之间的传播时间差。这意味着,差分对中一个信号的边沿
跃迁不会与互补信号的跃迁完全匹配(交越将是非对称的)。
什么是抖动?
D–
抖动是指一个信号沿相对于它的理想时间位置产生的明显
INPUT
移动。如果在示波器中观察到一个周期性信号,理论上,
D+
其边沿会相对于参考点前后抖动。
D–
IDEAL
OUTPUT
tPLH = tPHL
IDEAL
D+
tPLH
TIE
tPHL
D–
ACTUAL
(ONE
PASS)
ACTUAL
OUTPUT
ACTUAL
(MULTIPLE
PASSES)
PULSE SKEW
(tPHL – tPLH)
EYE
图17. 展示脉冲偏斜计算的波形
11236-016
JITTER
(PEAKTO-PEAK)
11236-017
D+
差分信号中的脉冲偏斜是指低到高跃迁时间(tPLH)和高到低
图16. 显示了时间间隔误差、抖动和眼的波形
跃迁时间(tPHL)之间的差。这会导致占空比失真,也就是逻
抖动可以简单地量化为时间间隔误差,也就是信号沿实际
辑1或逻辑0的位周期更长或更短。图17展示了脉冲偏斜。
发生与应该发生的时间差。通常,为了确定抖动源,会记
蓝色波形对应于输入信号,绿色波形对应于理想输出(其中
录大量的TIE样本,从而建立直方图,然后据此将确定性
高到低和低到高跃迁的传播时间是匹配的),红色波形对应
抖动从随机抖动中分离出来。限定到特定数量的样本时,
于实际输出,其中tPLH和tPHL之间的差导致了脉冲偏斜。
总抖动可以量化为峰峰值。峰峰值表示采样期间观察到的
通道间偏斜和器件间偏斜是典型LVDS应用中最重要的参
最早边沿和最晚边沿之间的时间差。
数,因为它们有多个需要保持同步的数据通道。通道间偏
如果将多个波形样本重叠在示波器显示器上(无限持续),
斜是指一个器件的所有通道上最快和最慢的低到高跃迁或
则可按图形方式看到峰峰抖动,如图16所示。重叠跃迁的
最快和最慢的高到低跃迁之间的差(以较大的为准)。器件
宽度为峰峰抖动,中间的清晰区域称为眼。眼是可由接收
间偏斜将这种概念延伸到多个器件之间的通道上。
器采样的区域。
图18展示了多个通道(一个或多个器件)之间的偏斜。蓝色
随机抖动是因为噪声(电噪声和热噪声)而发生的。结果是
波形对应于输入信号,四个红色波形涵盖了一个或多个器
时间误差形成高斯分布,产生的这种误差就是随机抖动。
件上的各个输出通道。计算了最快和最慢tPLH之间的差,
抖动没有限制;记录更多样本时,概率函数继续增长。
以及最快和最慢tPHL之间的差。通道间或器件间偏斜是这
与此相反,确定性抖动有限制。由于特定因素(例如电路板
布局和驱动器性能)的影响,系统中的这种抖动有固定的
两个差中较大的一个(在图18所示情况下,这是指最快和最
慢tPHL之间的差)。
量。周期性抖动是一种确定性抖动,是指每个周期与理想
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AN-1177
D–
两个数据位(双倍数据速率,DDR)。对于串行LVDS传输,
INPUT
也可以传输一个帧时钟。图19显示了面向SDR和DDR的
D+
ADC源同步LVDS输出示例。
D–
ACTUAL
OUTPUT
SAMPLE N
tPLH(FAST)
ANALOG
INPUT
D+
D–
ACTUAL
OUTPUT
(2ND)
SAMPLE N + 1
tPHL(FAST)
SAMPLE N + 2
INTERNAL CLOCK:
D+
CLK+
D–
CLK–
tPLH(SLOW)
LVDS OUTPUTS:
D+
DCO+
D–
ACTUAL
OUTPUT
(4TH)
DCO–
tPHL(SLOW)
D0+
D+
CHANNEL-TO-CHANNEL
OR PART-TO-PART SKEW
(tPHL(SLOW) – tPHL(FAST)
> tPLH(SLOW) – tPLH(FAST) )
D0–
tPHL(SLOW)
– tPHL(FAST)
SAMPLE N – 7
BIT 0 (LSB)
SAMPLE N – 6
BIT 0 (LSB)
SAMPLE N – 7
BIT 9 (MSB)
SAMPLE N – 6
BIT 9 (MSB)
SDR
(10 CHs)
D9+
11236-018
tPLH(SLOW)
– tPLH(FAST)
D9–
图18. 展示了通道间或器件间偏斜的波形
D0/D5+
通道间偏斜和器件间偏斜都会导致并行数据通道相对于彼
D0/D5–
此反相接收,即便它们在传输端同步。这会导致在多个通
DDR
(5 CHs)
BIT 0
(LSB)
SAMPLE N – 7
D4/D9+
道之间采样时产生困难。
BIT 4
D4/D9–
数据编码和同步
BIT 5
BIT 9
(MSB)
BIT 0
(LSB)
BIT 5
SAMPLE N – 6
BIT 4
BIT 9
(MSB)
图19. ADC输入和源同步LVDS输出波形
LVDS时序的难题不仅来自于高速传输,还来自于数据编
相对于专用时钟通道,另一种方法是将时钟嵌入到数据
码。在许多LVDS应用中,为了提高带宽,会使用多个并
中。采用嵌入式时钟法,会向数据流中插入固定的位,从
行LVDS通道来传输数据。发射器必须同步这些通道上传
而允许接收节点检测这些位并与输入数据同步。
输的数据,接收器需要在合适的点对每个通道采样,这样
就可以让每个通道在相同的时间收到数据。
采用一种称为动态相位调节(DPA)的方案时,如果由现代
FPGA接收,则会对通道间和器件间偏斜进行补偿。FPGA
在使用少量通道的LVDS应用中,通常会传输串行数据,
生成接收源同步时钟的多个相位,然后将每个数据通道与
而且速度更高。高速要求接收器件与输入数据流快速同
最佳时钟相位匹配,以便进行采样。
步,而且除了对每个位精确采样之外,接收器件还需要检
测输入位流内的数据帧。
如果DPA不可用,则必须遵循严格的时序预算。从位周期
中减去发射器通道间偏斜和采样时间之后,必须有剩余的
为了帮助接收器件与接收数据同步,可以随着数据通道一
时间间隔。此间隔称为接收器偏斜裕量。发射器通道间偏
起传输一个时钟。这称为源同步数据传输。有几种方法可
斜包括传输节点造成的通道间偏斜、介质造成的偏斜以及
用于随着数据传输时钟。可将时钟作为一个并行通道传
相对于数据的时钟偏斜。
输,时钟周期对应于一个数据位(单倍数据速率,SDR)或
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11236-019
ACTUAL
OUTPUT
(3RD)
AN-1177
隔离
可将外部接口与逻辑电路隔离,从而防止不必要的电流损
图21所示电路为隔离的LVDS接口Circuit from the Lab (CFTL),
害或影响电子元件的工作。如图20所示,电流隔离不阻止信
展示了LVDS接口的完整隔离(参见“参考文献”部分)。ADuM3442
息流,但阻止电流。使用iCoupler®数字隔离产品和isoPower®
为ADN4663 LVDS驱动器的逻辑输入和ADN4664 LVDS接收
电源隔离产品,可以实现数据信号和电源的完整隔离。
器的逻辑输出提供数字隔离。
除了使用ADuM5000提供隔离式电源,在工业和仪器仪表
POINT B
ISOLATOR
应用中隔离LVDS链路还面临着许多挑战,包括:
INFORMATION FLOW
NO CURRENT FLOW
• 逻辑信号与LVDS驱动器/接收器隔离、确保电路总线端
PROTECT HUMANS/
EQUIPMENT
IMPROVE SYSTEM
PERFORMANCE
ISOLATION
BARRIER
的标准LVDS通信。
ELIMINATE GROUNDING
PROBLEMS
• 高 度 集 成 的 隔 离 仅 使 用 两 个 额 外 的 宽 体 SOIC器 件
11236-020
POINT A
(ADuM3442和ADuM5000)隔离标准LVDS器件(ADN4663
和ADN4664)。
图20. 电流隔离不阻止信息流,
但阻止地电流
• 与传统隔离(光耦合器)相比功耗更低。
LVDS和M-LVDS的隔离应用包括板到板、背板及PCB通信
• 多通道隔离。本电路表示4通道隔离(本实例中采用两条
链路的安全隔离和/或功能隔离。
发射通道和两条接收通道)。
• 工作速度高;最高工作速度达150 Mbps,轻松满足基本
例如,当M-LVDS背板系统的一个或多个插卡有遭受高电
LVDS的速度要求。
压瞬变的风险时,便可使用安全隔离。隔离M-LVDS接口
可确保这类故障条件不影响系统中的其他电路。某些情况
图21所示电路隔离了一个双通道LVDS线路驱动器和一个双
下 使 用 功 能 隔 离 很 有 效 , 例 如 测 量 设 备 。 若 在 ADC和
通道LVDS接收器。它可在单电路板上实现两条完整的发
FPGA之间隔离LVDS链路,则可提供浮动的接地层,提升
射和接收路径。
测量数据的完整性,并降低来自应用的其他部分的干扰。
ADuM5000
VDD1
OSC
REC
REG
VDD1
IN1
ISO 3.3V
VCC
ISO 3.3V
ADN4663
DIN1
VISO
VDD2
ADN4664
ROUT1
ROUT2
OUT2
DOUT2+
ISO 3.3V
VCC
IN2
OUT1
DOUT1–
DIN2
ADuM3442
DOUT2–
RIN1–
R1 100Ω
RIN2+
R2 100Ω
ISOLATION
BARRIER
图21. 隔离式LVDS接口电路(原理示意图,未显示所有连接)
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LVDS
BUS
RIN1+
RIN2–
FPGA
DOUT1+
11236-021
GND 3.3V
AN-1177
参考文献
Chen, Boaxing. 2006. “iCoupler® Products with isoPower™ Technology: Signal and Power Transfer Across Isolation Barrier Using MicroTransformers,” Technical Article, (Analog Devices).
IEEE Standard 1596.3-1996, “IEEE Standard for Low-Voltage Differential Signals (LVDS) for Scalable Coherent Interface (SCI)”.
Marais, Hein. 2009. “RS-485/RS-422 Circuit Implementation Guide,” Application Note AN-960, Analog Devices, Inc.
TIA/EIA-485-A Standard, “Electrical Characteristics of Generators and Receivers for Use in Balanced Digital Multipoint Systems”.
TIA/EIA-644 Standard, “Electrical Characteristics of Low Voltage Differential Signaling (LVDS) Interface Circuits”.
TIA/EIA-899 Standard, “Electrical Characteristics of Multipoint-Low-Voltage Differential Signaling (M-LVDS) Interface Circuits for
Multipoint Data Interchange”.
Watterson, Conal. 2012. “Controller Area Network (CAN) Implementation Guide,” Application Note AN-1123, Analog Devices, Inc.
Watterson, Conal. 2012. Circuit Note CN-0256, “Isolated LVDS Interface Circuit,” (Analog Devices, Inc.
相关链接
资源
LVDS/M-LVDS网页
M-LVDS网页
CN-0256
AN-960
描述
指向LVDS驱动器、LVDS接收器和M-LVDS收发器相关产品页面和资源的链接
有关ADN4690E至ADN4697E系列M-LVDS收发器的介绍和资源
隔离式LVDS接口电路的电路笔记
RS-485/RS-422电路实施指南应用笔记
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AN-1177
注释
©2013 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
AN11236sc-0-3/13(0)
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