AN-419 应用笔记 One Technology Way • P.O. Box 9106 • Norwood, MA 02062-9106 • 781/329-4700 • World Wide Web Site: http://www.analog.com 用于完整的直接数字频率合成器AD9850的分立、 低相位噪声、125MH晶振 作者：Richard Cushing，ADI；Steven Swift，Novatech Instruments, Inc. 作为一款颇受欢迎的器件，完整的直接数字频率合成器 钟振荡器。下文将描述巴特勒振荡器电路的实现方式，其 (DDS) AD9850旨在构建一种低成本的高速数字频率合成系 中，采用单电源(+5 V)供电，集成TTL输出级，部件单位成 统。使AD9850的时钟频率保持在其最高值125 MHz可能存 本为20至25美元。该解决方案代表着低相位噪声性能、电 在一定的技术挑战，尤其是在注重正弦输出相位噪声的应 路复杂性和成本三者之间的较好平衡。 用中。鉴于用户多次提出要求，希望针对AD9850推荐高速 参考振荡器相位噪声与AD9850的残余相位噪声一起构成 时钟解决方案，我们专门撰写了本应用笔记。 DDS输出信号的总相位噪声。AD9850在1 目 前 市 场 上 尚 无 针 对 AD9850的 低 成 本 型 商 用 125MHz MHz载波和125 CMOS时钟振荡器。Champion Technologies制造了一款适 –134 dBc。具有分频功能的DDS将使参考振荡器的相位噪 合AD9850评估板使用的时钟振荡器(型号：K1300；单价： 声贡献降低20LOG(输出频率/基准频率)。例如，在125 约45美元)。虽然该时钟源简单且易于实现，但其高昂的成 MHz时钟频率和5MHz输出频率条件下，巴特勒振荡器对 本却令人望而却步，而且一般而言，此类时钟振荡器在相 AD9850输出信号的相位噪声贡献从–110 dBc的典型值降至 位噪声方面的表现并不十分突出。 –138 dBc。随着DDS输出频率在参考振荡器频率中所占比 重不断提高，振荡器对DDS输出相位噪声的贡献也将不断 采用分立方式实现的巴特勒振荡器*电路(见图1)是一种成 加大。 本较低的替代时钟源，其相位噪声性能相对优于典型的时 TB1 +5V GROUND kHz偏置、5 MHz参考时钟条件下的残余相位噪声为 L1 1008CS 0.01mH C6 10µF C5 0.01 F R7 2kΩ L3 1008CS C7 10µF C2 2200pF R8 2kΩ L4 BEAD C8 2200pF R6 2kΩ 120nH R2 200Ω R4 100Ω Q1 MPSH10 C1 15pF C4 0.01µF U1 MC10ELT21 1 8 2 7 3 6 4 5 C10 0.01µF C3 0.01µF C9 27pF Y1 125 MHz 7TH OVERTONE L2 1008CS 390nH R1 61.9Ω R5 332Ω 图1. 原理图和部件清单 *巴特勒振荡器电路由华盛顿州西雅图市的Novatech Instruments, Inc.的Steven Swift, P.E.提供。 206/322-1562. http://www.eskimo.com/~ntsales Rev. A | Page 1 of 2 R3 2kΩ R9 2kΩ BNC J3 125 MHz OUTPUT AN-419 原型时钟振荡器采用一块2"×2"双面铜箔板(图2和图3)。驱 电路描述：L2/R1与晶体杂散电容以谐振方式防止寄生振 动50Ω负载输出将为2 V p-p，驱动高阻抗负载输出略低于4 荡。含L3的振荡电路的谐振频率接近125MHz，使晶体工 V p-p(图4)。全部采用芯片电容、芯片电阻和芯片电感。 作于第七泛音串联谐振频率。R6降低振荡电路Q，防止自 实际上，Q1可以是任何高频NPN，其FT比振荡频率高3至 激振荡及与晶体频率的对准误差。MC10ELT21 PECL转TTL 5倍——MPS918和MPSH10为典型选择。晶体为第七泛音、 转换器输出交流耦合至由R3和R9建立的2.5 V中点电压。该 串联谐振模式，装于一个HC-49固定器中。PECL(正ECL逻 转换器要求信号输入大于200mV p-p，以产生TTL输出电 辑)转TTL转换器U1是一款摩托罗拉ECLinPS “Lite”(单门极) 平。振荡器输出配置要求高负载阻抗，以维持驱动AD9850 表面贴装器件。U1将提供标准的TTL输出电平，或者，在 CMOS输入所需的2.5V直流偏置电压和4V信号摆幅。如果 本例中，其提供的CMOS兼容电平已通过外部方式电平转 实际需要TTL电平，则应移除C10、R3和R9，并在C10处焊 换为AD9850电源电平的一半。当信号至少为3 V p-p且以 接一个跳线。 VDD/2为中心时，AD9850的时钟驱动即达到合适水平。 图2. PCB元件布局 图3. PCB布线 ∆: 3.84 V @: 4.20 V VDD 2 T Ø V A2 Ax2 1.00 V M 5.00 ns Ax2 图4. 振荡器输出的数字示波器输出 ©2006 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. E2176–7.5–9/96 Rev. A | Page 2 of 2 2.46 V