日本語版

日本語参考資料
最新版英語データシートはこちら
真のレール to レール・バッファ内蔵
24 ビット、250k SPS、20µs セトリング、Σ-Δ ADC
AD7175-2
データシート
特長
概要
高速かつ柔軟な出力レート 5 SPS から 250k SPS
チャンネル・スキャン・データレート：50kSPS/チャンネル
（セトリング時間 20μs）
性能仕様
ノイズ・フリー・ビット数: 250 kSPS で 17.2 ビット
ノイズ・フリー・ビット数: 2.5k SPS で 20 ビット
ノイズ・フリー・ビット数: 20 SPS で 24 ビット
INL: FSR の±1ppm
50 Hz と 60 Hz の除去比: 50 ms セトリングで 85 dB
入力チャンネルがユーザ設定可能
2 チャンネル完全差動または 4 チャンネルシングルエンド
クロスポイント・マルチプレクサ
2.5 V のリファレンスを内蔵（ドリフト 2ppm/℃）
真のレール to レールのアナログ入力バッファとリファレンス
入力バッファ
内部または外部クロック
電源電圧：
AVDD1 = 5 V, AVDD2 = IOVDD = 2 V to 5 V
AVDD1/AVSS を±2.5 V とする両電源も可能
ADC 消費電流：8.4 mA
温度範囲：-40℃～+105°C
3 線式または 4 線式のシリアル・デジタル・インターフェー
ス（シュミット・トリガ付き SCLK）
シリアル・インターフェース：
SPI/QSPI/MICROWIRE/DSP 互換
AD7175-2 は低ノイズ、高速セトリング時間のマルチプレクス
型 2/4（完全差動 / 擬似差動）チャンネル Σ-Δ A/D コンバータ
（ADC）で、低い帯域の入力信号を対象としています。デー
タが完全に安定する最大チャンネル・スキャン・データレー
トは 50k SPS（20μs）です。出力データレートは 5 SPS～250k
SPS の範囲です。
AD7175-2 は、主要なアナログ / デジタル信号処理ブロックを
内蔵しており、ユーザは使用する各アナログ入力チャンネル
の個別の構成を設定することができます。各機能はチャンネ
ルごとにユーザ選択可能になっています。アナログ入力と外
部リファレンス入力に内蔵されている真のレール to レール・
バッファにより高インピーダンス入力の駆動が容易になって
います。高精度、2.5V、低ドリフト（2ppm/℃）の内部バンド
ギャップ・リファレンスには、出力リファレンス・バッファ
が追加されているため、外部バッファを必要とせず、外付け
部品数を削減できます。
デジタル・フィルタにより、27.27 SPS の出力データレートに
おいては、50Hz および 60Hz の同時除去が可能です。ユーザ
は、アプリケーション毎に異なる各チャンネルの要求に合わ
せて、異なったフィルタ・オプションを選択できます。ADC
は選択した各チャンネルを通して自動的に切り替えます。さ
らにデジタル処理機能にはチャンネルごとに調整可能なオフ
セット調整レジスタ、ゲイン調整用レジスタがあります。
デバイスは AVDD1＝5V の単電源、あるいは、AVDD1/AVSS
＝±2.5V の両電源で動作します。また、AVDD2 と IOVDD の
電圧範囲は 2V～5V です。規定の動作温度範囲は－40℃～＋
105℃です。 AD7175-2 は 24 ピン TSSOP パッケージを採用し
ています。
アプリケーション
プロセス・コントロール：PLC/DCS モジュール
温度計測および圧力計測
医療や科学分野向けのマルチ・チャンネル計測機器
クロマトグラフィ
なお、このデータシートでは、複数の機能名を持つピンは、
そのいずれかのみを用いて、該当する機能を説明しているこ
とにご注意下さい。
機能ブロック図
図 1.
Rev.A
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の
利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま
せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので
もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの
所有者の財産です。
※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
©2015 Analog Devices, Inc. All rights reserved.
本
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
AD7175-2
データシート
目次
特長 ..................................................................................................1
CRC の計算 ............................................................................... 42
アプリケーション ..........................................................................1
内蔵機能 ........................................................................................ 44
概要 ..................................................................................................1
汎用 I/O ..................................................................................... 44
機能ブロック図 ..............................................................................1
外部マルチプレクサの制御 .................................................... 44
仕様 ..................................................................................................3
遅延............................................................................................ 44
タイミング特性 ..........................................................................6
16 ビット/24 ビット変換 ......................................................... 44
タイミング図 ..............................................................................7
DOUT_RESET .......................................................................... 44
絶対最大定格 ..................................................................................8
同期............................................................................................ 44
熱抵抗 ..........................................................................................8
エラー・フラグ ........................................................................ 45
ESD の注意..................................................................................8
DATA_STAT .............................................................................. 45
ピン配置およびピン機能説明 .......................................................9
IOSTRENGTH ........................................................................... 46
代表的な性能特性 ........................................................................ 11
内部温度センサー .................................................................... 46
ノイズ特性と分解能 .................................................................... 18
グラウンド接続とレイアウト .................................................... 47
評価開始にあたって .................................................................... 19
レジスタの一覧 ............................................................................ 48
電源 ............................................................................................20
レジスタの詳細 ............................................................................ 49
デジタル通信 ............................................................................20
コミュニケーション・レジスタ ............................................ 49
AD7175-2 のリセット ..............................................................21
ステータス・レジスタ ............................................................ 50
構成概要 .................................................................................... 21
ADC モード・レジスタ ........................................................... 51
回路説明 ........................................................................................ 26
インターフェース・モード・レジスタ ................................ 52
バッファ付きアナログ入力 .................................................... 26
レジスタ・チェック ................................................................ 53
クロスポイント・マルチプレクサ......................................... 26
データ・レジスタ .................................................................... 53
AD7175-2 リファレンス ..........................................................26
GPIO 設定レジスタ .................................................................. 54
バッファされたリファレンス入力......................................... 28
ID レジスタ .............................................................................. 55
クロック・ソース .................................................................... 28
チャンネル・レジスタ 0 ......................................................... 55
デジタル・フィルタ .................................................................... 29
チャンネル・レジスタ 1 からチャンネル・レジスタ 3 ...... 56
Sinc5 + Sinc1 フィルタ .............................................................29
アットアップ・レジスタ 0 ..................................................... 57
Sinc3 フィルタ .......................................................................... 29
セットアップ・レジスタ 1 からセットアップ・レジスタ 3
................................................................................................... 57
シングル・サイクル・セトリング......................................... 30
フィルタ設定レジスタ 0 ......................................................... 58
強化された 50HZ/60Hz 除去フィルタ .................................... 34
フィルタ設定レジスタ 1 からフィルタ設定レジスタ 3 ...... 59
動作モード .................................................................................... 37
オフセット設定レジスタ 0 ..................................................... 59
連続変換モード ........................................................................ 37
連続読み出しモード ................................................................38
オフセット設定レジスタ 1 からオフセット設定レジスタ 3
................................................................................................... 59
シングル変換モード ................................................................39
ゲイン設定レジスタ 0 ............................................................. 59
スタンバイおよびパワーダウン・モード .............................40
ゲイン設定レジスタ 1 からゲイン設定レジスタ 3 .............. 59
キャリブレーション ................................................................40
外形寸法 ........................................................................................ 60
デジタル・インターフェース .....................................................41
オーダー・ガイド .................................................................... 60
チェックサム保護 .................................................................... 41
改訂履歴
9/14—Rev. 0 to Rev. A
Changes to Ordering Guide 60
Rev.A
7/14—Revision 0: Initial Version
2 / 60
AD7175-2
データシート
仕様
特に指定のない限り、AVDD1 = 4.5 V～5.5 V, AVDD2 = 2 V～5.5 V, IOVDD = 2 V～5.5 V, AVSS = DGND = 0V, REF+ = 2.5 V, REF− =
AVSS, MCLK = 内部マスター・クロック = 16 MHz、TA = TMIN から TMAX (−40℃～ +105℃）
表 1.
Parameter
ADC SPEED AND
PERFORMANCE
Output Data Rate (ODR)
No Missing Codes 1
Resolution
Noise
ACCURACY
Integral Nonlinearity (INL)
Offset Error 2
Offset Drift
Test Conditions/Comments
Excluding sinc3 filter at 125 kSPS
表 6 と表 7 参照
Min
5
24
Normal Mode Rejection1
ANALOG INPUTS
Differential Input Range
Absolute AIN Voltage Limits1
Input Buffers Disabled
Input Buffers Enabled
Analog Input Current
Input Buffers Disabled
Input Current
Input Current Drift
Input Buffers Enabled
Input Current
Input Current Drift
Crosstalk
INTERNAL REFERENCE
Output Voltage
Initial Accuracy 3
250,000
SPS
Bits
ppm of
FSR
ppm of
FSR
µV
nV/℃
ppm of
FSR
ppm/°C
±3.5
±7.8
Analog input buffers disabled
±1
±3.5
Internal short
Internal short
±40
±80
AVDD1, AVDD2, VIN = 1 V
V IN =0.1 V
±35
±85
±0.4
±0.75
95
20 Hz output data rate (post filter),
50 Hz ± 1 Hz and 60 Hz ± 1 Hz
50 Hz ± 1 Hz and 60 Hz ± 1 Hz
Internal clock, 20 SPS ODR (post
filter)
External clock, 20 SPS ODR (post
filter)
dB
dB
71
90
dB
85
90
dB
±VREF
V
AVSS − 0.05
AVSS
External clock
Internal clock (±2.5% clock)
AVDD1 − 0.2 V to AVSS + 0.2 V
AVDD1 − AVSS
1 kHz input
100 nF external capacitor to AVSS
REFOUT with respect to AVSS
REFOUT, TA = 25℃
AVDD1 + 0.05
AVDD1
3 / 60
V
V
±48
±0.75
±4
µA/V
nA/V/°C
nA/V/°C
±30
±75
±1
-120
nA
pA/°C
nV/°C
dB
2.5
+0.12
V
% of V
±2
±5
ppm/°C
±3
±10
ppm/°C
+10
mA
-0.12
-10
AVDD1, AVDD2, (line regulation)
∆VOUT/∆ILOAD
eN, 0.1 Hz to 10 Hz, 2.5 V reference
dB
95
120
VREF = (REF+) − (REF−)
-40°C～+105°C
Reference Load Current,
Rev.A
Unit
Analog input buffers enabled
Temperature Coefficient
0°C～105°C
ILOAD
Power Supply Rejection
Load Regulation
Voltage Noise
Max
表 6 と表 7 参照
Gain Error2
Gain Drift
REJECTION
Power Supply Rejection
Common-Mode Rejection
At DC
At 50 Hz, 60 Hz1
Typ
90
32
4.5
dB
ppm/mA
µV rms
AD7175-2
Parameter
Voltage Noise Density
Turn-On Settling Time
Short-Circuit Current, ISC
EXTERNAL REFERENCE
INPUTS
Differential Input Range
Absolute AIN Voltage Limits1
Input Buffers Disabled
Input Buffers Enabled
REFIN Input Current
Input Buffers Disabled
Input Current
Input Current Drift
Input Buffers Enabled
Input Current
Input Current Drift
Normal Mode Rejection1
Common-Mode Rejection
TEMPERATURE SENSOR
Accuracy
Sensitivity
BURNOUT CURRENTS
Source/Sink Current
GENERAL-PURPOSE I/O
(GPIO0, GPIO1）
Input Mode Leakage Current1
Floating State Output
Capacitance
Output High Voltage, VOH1
Output Low Voltage, VOL1
Input High Voltage, VIH1
Input Low Voltage, VIL1
CLOCK
Internal Clock
Frequency
Accuracy
Duty Cycle
Output Low Voltage, VOL
Output High Voltage, VOH
Crystal
Frequency
Startup Time
External Clock (CLKIO)
Duty Cycle1
Rev.A
データシート
Test Conditions/Comments
eN, 1 kHz, 2.5 V reference
100 nF REFOUT capacitor
Min
Typ
215
200
25
Max
Unit
nV/√Hz
µs
mA
VREF = (REF+) − (REF−)
1
2.5
AVDD1
V
AVDD1 + 0.05
AVDD1
V
V
AVSS − 0.05
AVSS
±72
±1.2
±6
µA/V
nA/V/°C
nA/V/°C
±800
1.25
nA
nA/V/°C
95
dB
After user calibration at 25°C
±2
477
°C
µV/K
Analog input buffers must be enabled
With respect to AVSS
±10
µA
External clock
Internal Clock
See the Rejection parameter
-10
+10
5
ISOURCE = 200 µA
ISINK = 800 µA
AVSS + 4
AVSS + 0.4
AVSS + 3
AVSS + 0.7
16
-2.5%
+2.5%
50
0.4
0.8 × IOVDD
14
30
4 / 60
16
10
16
50
16.384
16.384
70
µA
pF
V
V
V
V
MHz
%
%
V
V
MHz
µs
MHz
%
AD7175-2
データシート
Parameter
LOGIC INPUTS
Input High Voltage, VINH1
Test Conditions/Comments
Min
2 V ≤ IOVDD < 2.3 V
0.65 ×
IOVDD
0.7 × IOVDD
2.3 V ≤ IOVDD ≤ 5.5 V
2 V ≤ IOVDD < 2.3 V
2.3 V ≤ IOVDD ≤ 5.5 V
IOVDD ≥ 2.7 V
IOVDD < 2.7 V
Input Low Voltage, VINL1
Hysteresis1
Typ
Unit
V
0.35 × IOVDD
0.7
0.25
0.2
+10
0.08
0.04
-10
Leakage Currents
LOGIC OUTPUT (DOUT/RDY)
Max
V
V
V
V
V
µA
E
A
Output High Voltage, VOH1
Output Low Voltage, VOL1
Leakage Current
Output Capacitance
SYSTEM CALIBRATION1
Full-Scale (FS) Calibration
Limit
Zero-Scale Calibration Limit
Input Span
POWER REQUIREMENTS
Power Supply Voltage
AVDD1 to AVSS
AVDD2 to AVSS
AVSS to DGND
IOVDD to DGND
IOVDD to AVSS
POWER SUPPLY
CURRENTS 4
Full Operating Mode
AVDD1 Current
3F3F
AVDD2 Current
IOVDD Current
Standby (LDO on)
Power-Down Mode
Rev.A
IOVDD ≥ 4.5 V, ISOURCE = 1 mA
2.7 V ≤ IOVDD < 4.5 V, ISOURCE = 500
µA
IOVDD < 2.7 V, ISOURCE = 200 µA
IOVDD ≥ 4.5 V, ISINK = 2 mA
2.7 V ≤ IOVDD < 4.5 V, ISINK = 1 mA
IOVDD < 2.7 V, ISINK = 400 µA
Floating state
Floating state
0.8 × IOVDD
0.8 × IOVDD
V
V
0.8 × IOVDD
0.4
0.4
0.4
+10
V
V
V
V
µA
pF
1.05 × FS
V
2.1 × FS
V
V
5.5
5.5
0
5.5
6.35
V
V
V
V
V
1.4
1.65
mA
1.75
2
mA
13
16
mA
-10
10
-1.05 × FS
0.8 × FS
4.5
2
-2.75
2
For AVSS < DGND
All outputs unloaded, digital inputs
connected to IOVDD or DGND
Analog input and reference input
buffers disabled, external reference
Analog input and reference input
buffers disabled, internal reference
Analog input and reference input
buffers enabled, external reference
Each buffer:AIN+, AIN−, REF+,
REF−
External reference
Internal reference
External clock
Internal Clock
External crystal
Internal reference off, total current
consumption
Internal reference on, total current
consumption
Full power-down (including LDO and
internal reference)
5 / 60
2.9
4.5
4.75
2.5
2.75
3
25
mA
5
5.2
2.8
3.1
425
5
mA
mA
mA
mA
mA
µA
µA
10
µA
AD7175-2
データシート
Parameter
POWER DISSIPATION4
Full Operating Mode
Test Conditions/Comments
Min
Typ
All buffers disabled, external clock
and reference, AVDD2 = 2 V, IOVDD
=2V
All buffers disabled, external clock
and reference, all supplies = 5 V
All buffers disabled, external clock
and reference, all supplies = 5.5 V
All buffers enabled, internal clock and
reference, AVDD2 = 2 V, IOVDD = 2
V
All buffers enabled, internal clock and
reference, all supplies = 5 V
All buffers enabled, internal clock and
reference, all supplies = 5.5 V
Reference off, all supplies = 5 V
Internal reference on, all supplies = 5
V
Full power-down, all supplies = 5 V
Standby Mode
Power-Down Mode
Max
Unit
21
mW
42
mW
52
mW
82
mW
105
mW
136
125
2.2
25
mW
µW
mW
50
µW
これらの値は、出荷テストを行いませんが、設計および／または量産開始時のキャラクタライゼーション・データにより保証します。
システムもしくは内蔵ゼロスケールのキャリブレーション手順に従えば、オフセット誤差は、プログラムされた出力データレートにおけるノイズ・
レベルとほぼ同等になります。システム・フルスケール・キャリブレーションは、ゲイン誤差をプログラムされた出力データレートのノイズ・レベ
ルと同等レベルにまで減少させることができます。
3
この仕様は、MSL（Moisture Level）プリコンディショニングの影響を含んでいます。
4
これらは、REFOUT ピンと、デジタル出力ピンに負荷が接続されていない時の仕様です。
1
2
タイミング特性
特に指定のない限り、IOVDD = 2 V～5.5 V、DGND = 0 V、Input Logic 0 = 0 V、Input Logic 1 = IOVDD、CLOAD = 20 pF
表2
Limit at TMIN, TMAX
Unit
Test Conditions/Comments 1,
25
25
ns min
ns min
SCLK high pulse width
SCLK low pulse width
0
ns min
15
40
0
12.5
25
2.5
ns max
ns max
ns min
ns max
ns max
ns min
IOVDD = 4.75 V to 5.5 V
IOVDD = 2 V to 3.6 V
SCLK active edge to data valid delay 4
IOVDD = 4.75 V to 5.5 V
IOVDD = 2 V to 3.6 V
Bus relinquish time after CS inactive edge
t6
20
0
ns max
ns min
SCLK inactive edge to CS inactive edge
t7
10
ns min
SCLK inactive edge to DOUT/RDY high/low
0
ns min
CS falling edge to SCLK active edge setup time4
8
8
5
ns min
ns min
ns min
Data valid to SCLK edge setup time
Data valid to SCLK edge hold time
CS rising edge to SCLK edge hold time
Parameter
SCLK
t3
t4
READ OPERATION
t1
t2 3
t5
5
WRITE OPERATION
t8
t9
t10
t11
4F4F
2
5F5F
CS falling edge to DOUT/RDY active time
E
A
E
E
E
E
E
1
初期リリース時にサンプル・テストにより適合性を保証。
図 2 及び図 3 参照。
3
このパラメータは、出力が VOL もしくは VOH を横切るために要する時間で定義されています。
4
SCLK のアクティブ・エッジとは、SCLK の立ち下がりエッジを意味します。
5
データ・レジスタを読み出した後、DOUT/RDY はハイ・レベルに戻ります。シングル変換モードおよび連続変換モードで、DOUT/RDY がハイ・レ
ベルの間に、必要ならば、同一データを再度読み出すことができますが、2 回目以降の読み出しは次の出力更新が近いところで読み出さないように注
意してください。連続読み出しモードでは、デジタル・ワードは 1 回しか読み出すことができません。
2
Rev.A
6 / 60
AD7175-2
データシート
タイミング図
CS (I)
t6
t1
t5
MSB
DOUT/RDY (O)
LSB
t7
t2
t3
12468-003
SCLK (I)
t4
I = INPUT, O = OUTPUT
図 2.読み出しサイクルのタイミング図
CS (I)
t11
t8
SCLK (I)
t9
t10
MSB
LSB
12468-004
DIN (I)
I = INPUT, O = OUTPUT
図 3.書き込みサイクルのタイミング図
Rev.A
7 / 60
AD7175-2
データシート
絶対最大定格
特に指定のない限り、TA = 25℃
熱抵抗
θJA は、表面実装用 JEDEC テスト・ボードにハンダ付けされ
たデバイスで規定されています。
表 3.
Parameter
AVDD1, AVDD2 to AVSS
Rating
AVDD1 to DGND
-0.3 V～+6.5 V
IOVDD to DGND
-0.3 V～+6.5 V
IOVDD to AVSS
-0.3 V～+7.5 V
AVSS to DGND
-3.25 V～+0.3 V
−-0.3 V to AVDD1 + 0.3
V
−-0.3 V to AVDD1 + 0.3
V
−-0.3 V to IOVDD + 0.3
V
−-0.3 V to IOVDD + 0.3
V
10A
-40℃～+105°C
Analog Input Voltage to AVSS
Reference Input Voltage to AVSS
Digital Input Voltage to DGND
Digital Output Voltage to DGND
Analog Input/Digital Input Current
Operating Temperature Range
Storage Temperature Range
Maximum Junction Temperature
Lead Soldering, Reflow Temperature
ESD Rating (HBM)
-0.3 V～+6.5 V
表 4.熱抵抗
Unit
1 層 JEDEC ボードの場合
149
°C/W
2 層 JEDEC ボードの場合
81
°C/W
24 ピン TSSOP
ESD の注意
-65°C～+150°C
150°C
260°C
4 kV
上記の絶対最大定格を超えるストレスを加えるとデバイスに
恒久的な損傷を与えることがあります。この規定はストレス
定格の規定のみを目的とするものであり、この仕様の動作の
節に記載する規定値以上でのデバイス動作を定めたものでは
ありません。デバイスを長時間絶対最大定格状態に置くとデ
バイスの信頼性に影響を与えます。
Rev.A
θJA
Package Type
8 / 60
AD7175-2
データシート
ピン配置およびピン機能説明
24
AIN3
23
AIN2
REF+ 3
22
AIN1
REFOUT 4
21
AIN0
REGCAPA 5
20
GPIO1
19
GPIO0
18
REGCAPD
AVDD2 8
17
DGND
XTAL1 9
16
IOVDD
XTAL2/CLKIO 10
15
SYNC/ERROR
DOUT/RDY 11
14
CS
DIN 12
13
SCLK
AD7175-2
AVSS 6
TOP VIEW
(Not to Scale)
AVDD1 7
12468-002
AIN4 1
REF– 2
図 4.ピン配置
表 5.ピン機能の説明
Pin No.
1
Mnemonic
AIN4
Type 1
AI
2
REF -
AI
リファレンス入力、負側入力ピン。REF - の範囲は AVSS～AVDD1 - 1V です。
3
REF +
AI
リファレンス入力、正側入力ピン。外部リファレンス電圧は、REF+ と REF−との間に入力することが
できます。REF + の範囲は、AVSS+1V～AVDD1 です。このデバイスは、1V～AVDD1 のリファレンス
電圧で動作します。
4
REFOUT
AO
バッファ付き内部リファレンス電圧出力：出力は 2.5V で、AVSS を基準としています。
5
REGCAPA
AO
アナログ LDO レギュレータ出力：このピンを 1μF と 0.1μF のコンデンサを使って AVSS へデカップリ
ングして下さい。
6
AVSS
P
負のアナログ電源：電源電圧範囲は 0 から-2.75V で、通常は 0V に設定してください。
7
AVDD1
P
アナログ電源 1：この電圧は、AVSS を基準として、5V±10%にして下さい。
8
AVDD2
P
アナログ電源 2：この電圧は、AVSS を基準として、２V から５V の範囲に設定して下さい。
9
XTAL1
AI
水晶発振子用入力 1
10
XTAL2/CLKI
O
AI/DI
水晶発振子用入力 2/クロック入力、またはクロック出力。どちらの機能として動作させるかは、
ADCMODE レジスタ内の CLOCKSEL ビットで設定します。MCLK 源の選択には、以下の 4 つのオプ
ションがあります：
Description
アナログ入力 4：クロスポイント・マルチプレクサから選択可能。
内部発振器：外部への出力無し
内部発振器出力：XTAL2/CLKIO へ出力。これは、IOVDD のロジック・レベルで動作します。
外部クロック： XTAL2/CLKIO へ入力は、IOVDD ロジック・レベルの信号を与えて下さい。
外付け水晶発振子：XTAL1 と XTAL2/CLKIO ピンとの間に接続します。
11
DOUT/RDY
E
DO
シリアル・データ出力/データ・レディ出力。DOUT/RDY は 2 つの機能を有します。ADC の出力シフ
ト・レジスタにアクセスするときは、シリアル・データ出力ピンとして機能します。出力シフト・レジ
スタには、内蔵のデータ・レジスタまたはコントロール・レジスタからのデータが格納されます。デー
タ・ワード/コントロール・ワード情報が SCLK の立ち下がりエッジで、DOUT/RDY ピンに送られ、
SCLK の立ち上がりエッジで有効になります。CS がハイ・レベルのとき、DOUT/RDY 出力はスリース
テートになります。 CS がロー・レベルの時、DOUT/RDY は、データ・レディー・ピンとして機能
し、変換完了をロー・レベルで示します。変換後、もしデータが読み出されなかった場合、このピンは
次のデータ更新の直前にハイ・レベルになり、次の更新が完了するまでハイ・レベルを維持します。
DOUT/RDY の立ち下がりエッジは、プロセッサに対する割り込みとして使われ、有効なデータが準備
できていることを示します。
E
A
A
E
A
A
E
A
E
A
A
E
A
A
A
E
A
A
E
A
A
12
DIN
DI
デバイスの入力シフト・レジスタに対するシリアル・データ入力：このシフト・レジスタ内のデータ
は、デバイス内のコントロール・レジスタに転送されます。該当するレジスタは、コミュニケーショ
ン・レジスタのレジスタ・アドレス（RA）ビットにより指定されます。データは、SCLK の立ち上が
りエッジに同期して入力されます。
13
SCLK
DI
シリアル・クロック入力：このシリアル・クロック入力は、デバイスとの双方向データ転送の同期用で
す。SCLK にはシュミット・トリガ入力が内蔵されているため、光アイソレーション・アプリケーショ
ンのインターフェースにも適応しています。
CS
DI
チップ・セレクト入力：アクティブ・ローのロジック入力。このチップへのアクセスを指定するときに
使います。CSは、シリアル・バス上に複数のデバイスが存在し、システムが特定のデバイスを選択す
るときに使います。CS がロー・レベルになると、デバイスとの通信を CLK、DIN、DOUT を使った 3
線で行えるようになります。 CS がハイ・レベルのとき、DOUT/RDY 出力はスリーステートになりま
す。
14
A
E
E
A
A
E
A
A
E
A
Rev.A
E
A
9 / 60
A
A
AD7175-2
Pin No.
15
Mnemonic
SYNC
/ERROR
E
A
データシート
Type 1
DI/O
9F9F
E
A
Description
同期入力または、エラー入出力。このピンの機能は、GPIOCON レジスタで、ロジック入力とロジック
出力との切り替えができます。同期入力 (SYNC) がイネーブルの時、このピンを使って、複数の
AD7175-2 間のデジタル・フィルタとアナログ変調器との同期を可能にします。詳細は、同期 を参照し
て下さい。同期入力がディスエーブルの時、このピンは、以下に示す 3 つのモードの内、どれか 1 つの
機能を持ちます。
E
A
A
A
アクティブ・ローのエラー入力モード：このモードは、ステータス・レジスタの ADC_ERROR ビット
で設定できます。
アクティブ・ローのオープン・ドレイン・エラー出力モード：ステータス・レジスタのエラー・ビット
のデータが、ERROR 出力に反映されます。複数のデバイスにおける SYNC/ERROR ピンは、共通のプ
ルアップ抵抗で接続することが可能です。したがって、どのデバイスでエラーが起きても、そのエラー
を検知できます。
E
A
E
A
A
E
A
A
A
汎用出力モード：このピンの状態は、GPIOCON レジスタの ERR_DAT ビットによって制御されます。
このピンは、GPIOx ピンで使われている AVDD1 と AVSS とは違って、IOVDD と DGND 間の電圧を基
準としています。この場合、ピンは、アクティブ・プルアップです。
P
デジタル I/O 電源電圧：IOVDD の電圧範囲は、2 V～5 V です。IOVDD は AVDD2 とは独立していま
す。例えば、AVDD2 に 5V を与えた状態で、IOVDD に 3 V を与えて動作させることができます。 その
逆も可能です。もし AVSS に-2.5 V を与えた場合、IOVDD に与える電圧は 3.6V を超えてはいけませ
ん。
DGND
P
デジタル・グラウンド
REGCAPD
AO
デジタルＬＤＯレギュレータ出力：このピンはデカップリング専用です。このピンは、1 nF と 0.1μF
のコンデンサで DGND へデカップリングしてください。
GPIO0
DI/O
汎用入出力 0：このピンにおけるロジック入力/出力レベルは、AVDD1 と AVSS を基準としています。
GPIO1
DI/O
汎用入出力 1：このピンにおけるロジック入力/出力レベルは、AVDD1 と AVSS を基準としています。
21
AIN0
AI
アナログ入力 0：クロスポイント・マルチプレクサから選択可能。
22
AIN1
AI
アナログ入力 1：クロスポイント・マルチプレクサから選択可能。
23
AIN2
AI
アナログ入力 2：クロスポイント・マルチプレクサから選択可能。
24
AIN3
AI
アナログ入力 3：クロスポイント・マルチプレクサから選択可能。
16
IOVDD
17
18
19
20
1
AI =アナログ入力、AO =アナログ出力、DI =デジタル入力、DO =デジタル出力、DIO =デジタル入力/出力、P =電源。
Rev.A
10 / 60
AD7175-2
データシート
代表的な性能特性
特に指定のない限り、AVDD1 = 5 V, AVDD2 = 5 V, IOVDD = 3.3 V, TA = 25℃
1000
8390000
900
8389500
800
8389000
SAMPLE COUNT
ADC CODE
700
8388500
8388000
8387500
600
500
400
300
8387000
200
8386500
100
200
300
400 500 600 700
SAMPLE NUMBER
800
900
1000
0
12468-205
0
8388460 8388461 8388462 8388463 8388464 8388465 8388466
ADC CODE
図 5.ノイズ
(アナログ入力バッファ・ディスエーブル、VREF = 5 V、
出力データレート= 5 SPS)
12468-208
100
8386000
図 8.ノイズ分布ヒストグラム
(アナログ入力バッファ・ディスエーブル、 VREF = 5 V,
出力データレート= 5 SPS)
120
8388480
8388475
100
SAMPLE COUNT
ADC CODE
8388470
8388465
8388460
80
60
40
8388455
100
200
300
400 500 600 700
SAMPLE NUMBER
800
900
1000
0
ADC CODE
図 6.ノイズ
(アナログ入力バッファ・ディスエーブル、 VREF = 5 V,
出力データレート = 10 kSPS)
12468-209
0
12468-206
8388445
8388450
8388451
8388452
8388453
8388454
8388455
8388456
8388457
8388458
8388459
8388460
8388461
8388462
8388463
8388464
8388465
8388466
8388467
8388468
8388469
8388470
8388471
8388472
8388473
8388474
8388475
8388476
8388477
20
8388450
図 9.ノイズ分布ヒストグラム
(アナログ入力バッファ・ディスエーブル、 VREF = 5 V,
出力データレート= 10 kSPS)
8388520
45
40
8388500
35
SAMPLE COUNT
ADC CODE
8388480
8388460
8388440
30
25
20
15
10
8388420
200
300
400 500 600 700
SAMPLE NUMBER
800
900
1000
0
ADC CODE
図 7.ノイズ
(アナログ入力バッファ・ディスエーブル、 VREF = 5 V,
出力データレート = 250 kSPS)
Rev.A
図 10.ノイズ分布ヒストグラム
(アナログ入力バッファ・ディスエーブル、 VREF = 5 V,
出力データレート= 250 kSPS)
11 / 60
12468-210
100
12468-207
0
8388420
8388422
8388424
8388426
8388428
8388430
8388432
8388434
8388436
8388438
8388440
8388442
8388444
8388446
8388448
8388450
8388452
8388454
8388456
8388458
8388460
8388462
8388464
8388466
8388468
8388470
8388472
8388474
8388476
8388478
8388480
8388482
8388484
8388486
8388488
8388490
8388492
8388494
8388496
8388498
8388500
8388502
8388504
5
8388400
データシート
1000
8389500
900
8389000
800
8388500
700
8388000
8387500
8387000
600
500
400
8386500
300
8386000
200
8385500
100
8385000
0
100
200
300
400 500 600 700
SAMPLE NUMBER
800
900
1000
0
8388490 8388491 8388492 8388493 8388494 8388495 8388496
ADC CODE
12468-214
SAMPLE COUNT
8390000
12468-211
ADC CODE
AD7175-2
図 14.ノイズ分布ヒストグラム
(アナログ入力バッファ・イネーブル、VREF = 5 V,
出力データレート= 5 SPS)
図 11.ノイズ
(アナログ入力バッファ・イネーブル、VREF = 5 V,
出力データレート= 5 SPS)
100
8388520
90
8388515
80
8388510
SAMPLE COUNT
ADC CODE
70
8388505
8388500
8388495
60
50
40
30
8388490
20
8388485
300
400 500 600 700
SAMPLE NUMBER
800
900
1000
0
ADC CODE
図 15.ノイズ分布ヒストグラム
(アナログ入力バッファ・イネーブル、VREF = 5 V,
出力データレート= 10 kSPS)
35
8388560
30
8388540
25
8388520
8388500
20
15
8388480
10
8388460
5
8388440
0
100
200
300
400 500 600 700
SAMPLE NUMBER
800
900
1000
0
8388460
8388462
8388464
8388466
8388468
8388470
8388472
8388474
8388476
8388478
8388480
8388482
8388484
8388486
8388488
8388490
8388492
8388494
8388496
8388498
8388500
8388502
8388504
8388506
8388508
8388510
8388512
8388514
8388516
8388518
8388520
8388522
8388524
8388526
8388528
8388530
8388532
SAMPLE COUNT
8388580
12468-213
ADC CODE
図 12.ノイズ
(アナログ入力バッファ・イネーブル、VREF = 5 V,
出力データレート= 10 kSPS)
ADC CODE
図 13.ノイズ
(アナログ入力バッファ・イネーブル、VREF = 5 V,
出力データレート= 250 kSPS)
Rev.A
12468-215
200
図 16.ノイズ分布ヒストグラム
(アナログ入力バッファ・イネーブル、VREF = 5 V,
出力データレート= 250 kSPS)
12 / 60
12468-216
100
12468-212
0
8388480
8388481
8388482
8388483
8388484
8388485
8388486
8388487
8388488
8388489
8388490
8388491
8388492
8388493
8388494
8388495
8388496
8388497
8388498
8388499
8388500
8388501
8388502
8388503
8388504
8388505
8388506
8388507
8388508
8388509
8388510
8388511
8388512
8388513
8388514
10
8388480
AD7175-2
データシート
0.000016
0
BUFFER ON
BUFFER OFF
0.000014
–20
0.000012
–40
CMRR (dB)
NOISE (V)
0.000010
0.000008
–60
0.000006
–80
0.000004
–100
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
INPUT COMMON-MODE VOLTAGE (V)
4.5
5.0
–120
12468-217
0
1
ANALOG INPUT BUFFERS OFF
ANALOG INPUT BUFFERS ON
1M
–90
–100
14
–110
12
–120
CMRR (dB)
16
10
8
–130
–140
6
–150
4
–160
2
–170
0
2
4
6
8
10
FREQUENCY (MHz)
12
14
–180
10
12468-218
0
16
図 18.アナログ入力バッファのオン・オフ時における、
外部マスター・クロック周波数に対するノイズ電圧の変化
16800000
30
40
50
VIN FREQUENCY (Hz)
60
70
図 21.VIN の周波数変化に対するコモン・モード除去比 (CMRR)
(VIN = 0.1 V, 10 Hz to 70 Hz, 出力データレート= 20 SPS 強化フィルタ)
–60
CONTINUOUS CONVERSION—REFERENCE DISABLED
STANDBY—REFERENCE DISABLED
STANDBY—REFERENCE ENABLED
16780000
20
12468-227
18
AVDD1—EXTERNAL 2.5V REFERENCE
AVDD1—INTERNAL 2.5V REFERENCE
–70
16760000
–80
PSRR (dB)
16740000
16720000
16700000
–90
–100
–110
16680000
16660000
1
10
100
SAMPLE NUMBER
1k
10k
12468-225
–120
–130
1
図 19.内蔵リファレンス電圧のセトリング時間
10
100
1k
10k
100k
VIN FREQUENCY (Hz)
1M
10M
100M
図 22.VIN の周波数変化に対する電源変動除去比（PSRR）
13 / 60
12468-228
NOISE (µV rms)
100k
–80
20
OUTPUT CODE
100
1k
10k
VIN FREQUENCY (Hz)
図 20.VIN の周波数変化に対するコモン・モード除去比 (CMRR)
(VIN = 0.1 V, 出力データレート= 250 kSPS)
図 17.アナログ入力バッファのオン・オフ時における、
入力コモン・モード入力電圧に対するノイズの変化
Rev.A
10
12468-226
0.000002
AD7175-2
20
30
INTERNAL 2.5V REF,
ANALOG INPUT BUFFERS OFF
INTERNAL 2.5V REF,
ANALOG INPUT BUFFERS ON
EXTERNAL 2.5V REF,
ANALOG INPUT BUFFERS OFF
EXTERNAL 2.5V REF,
ANALOG INPUT BUFFERS ON
EXTERNAL 5V REF,
ANALOG INPUT BUFFERS OFF
EXTERNAL 5V REF,
ANALOG INPUT BUFFERS ON
10
5
25
20
SAMPLE COUNT
15
INL (ppm of FS)
データシート
0
–5
15
10
–10
5
–4
–3
–2
–1
0
1
2
3
4
5
VIN (V)
図 23.VIN （差動入力）
0
12468-229
–20
–5
0.5
2.0
2.5
3.0
3.5
INL ERROR (ppm)
4.0
4.5
5.0
30
25
25
20
20
SAMPLE COUNT
15
10
15
10
5
2.50 2.75 3.00 3.25 3.50 3.75 4.00 4.25 4.50 4.75 5.00
INL ERROR (ppm)
5
12468-230
0
0
0.2
図 24. 積分非直線性 (INL) 分布ヒストグラム
(差動入力、アナログ入力バッファ・イネーブル、
VREF = 2.5 V 外部リファレンス電圧、100 ユニット）
0.4
0.6
0.8
1.0
1.2
INL ERROR (ppm)
1.4
1.6
12468-233
SAMPLE COUNT
1.5
図 26.積分非直線性 (INL) 分布ヒストグラム
（差動入力、 アナログ入力バッファ・イネーブル、
VREF = 5V 外部リファレンス電圧、100 ユニット）
対 積分非直線性 (INL)
30
図 27.積分非直線性 (INL) 分布ヒストグラム
（差動入力、 アナログ入力バッファ・ディスエーブル、
VREF = 5V 外部リファレンス電圧、100 ユニット）
30
5.0
25
BUFFER DISABLED
BUFFER ENABLED
4.5
20
SAMPLE COUNT
1.0
12468-232
–15
4.0
INL (ppm of FSR)
3.5
15
10
5
3.0
2.5
2.0
1.5
0.4
0.6
0.8
1.0
1.2
1.4
INL ERROR (ppm)
1.6
1.8
2.0
0.5
0
–40
図 25.積分非直線性 (INL) 分布ヒストグラム
（差動入力、 アナログ入力バッファ・ディスエーブル、
VREF = 2.5 V 外部リファレンス電圧、100 ユニット）
Rev.A
–20
0
20
40
60
TEMPERATURE (°C)
80
図 28.積分非直線性 (INL)の温度特性
(差動入力 VREF = 2.5 V 外部リファレンス電圧)
14 / 60
100
12468-234
0.2
12468-231
1.0
0
AD7175-2
50
50
45
45
40
40
35
35
SAMPLE COUNT
30
25
20
30
25
20
15
15
10
10
5
5
16.00 16.01 16.02 16.03
FREQUENCY (MHz)
16.04
16.05
0
–40 –30 –20 –10 0
図 29.内部発振器の周波数精度分布ヒストグラム
（100 ユニット）
35
16300000
30
16200000
25
SAMPLE COUNT
FREQUENCY (Hz)
10 20 30 40 50 60 70 80 90
OFFSET ERROR (µV)
図 32.オフセット・エラー分布ヒストグラム
（内部ショート）(248 ユニット)
16400000
16100000
16000000
15900000
20
15
10
15800000
5
15700000
–20
0
20
40
60
TEMPERATURE (°C)
80
100
0
12468-236
15600000
–40
12468-238
15.99
OFFSET DRIFT ERROR (nV/°C)
図 30.内部発振器周波数の温度特性
12468-239
15.98
12468-235
0
–90
–80
–70
–60
–50
–40
–30
–20
–10
0
10
20
30
40
50
60
70
80
90
100
110
120
SAMPLE COUNT
データシート
図 33.オフセット・エラー変動分布ヒストグラム
（内部ショート）(248 ユニット)
0.0010
40
35
30
SAMPLE COUNT
ERROR (V)
0.0005
0
–0.0005
25
20
15
10
–20
0
20
40
60
TEMPERATURE (°C)
80
100
0
12468-237
–0.0010
–40
–4
図 31.リファレンス電圧絶対値誤差の温度特性
Rev.A
–3
–2
–1
0
1
2
GAIN ERROR (ppm/FSR)
3
図 34.ゲイン誤差分布ヒストグラム
(アナログ入力バッファ・イネーブル）
(100 ユニット)
15 / 60
4
12468-240
5
AD7175-2
データシート
0.025
30
25
0.020
CURRENT (A)
SAMPLE COUNT
20
15
0.015
0.010
10
0.005
34
35
36
37
38
39
40
GAIN ERROR (ppm/FSR)
41
42
43
0
–40
12468-241
0
図 35.ゲイン誤差分布ヒストグラム
(アナログ入力バッファ・ディスエーブル、 100 ユニット)
BUFFERS DISABLED
BUFFERS ENABLED
–20
0
20
40
60
TEMPERATURE (°C)
80
100
12468-244
5
図 38.周囲温度に対する消費電流変化
(連続変換モード時)
1.6
25
1.4
20
CURRENT (µA)
SAMPLE COUNT
1.2
15
10
1.0
0.8
0.6
0.4
5
12468-242
0.30
0.28
0.26
0.24
0.22
0.20
0.18
0.16
0.14
0.12
0.10
0.08
0.06
0.04
0
0.02
–0.02
GAIN ERROR DRIFT (ppm/FSR)
図 36.ゲイン誤差変動分布ヒストグラム
アナログ入力バッファ・イネーブル、100 ユニット)
–20
0
20
40
60
TEMPERATURE (°C)
80
100
12468-245
0
–40
0
1.0
12468-246
0.2
図 39.周囲温度に対する消費電流変化
(パワーダウン・モード)
40
18
35
16
30
SAMPLE COUNT
14
SAMPLE COUNT
25
20
15
10
12
10
8
6
4
5
0.10
0.15
0.20 0.25 0.30 0.35 0.40 0.45
GAIN ERROR DRIFT (ppm/FSR)
0.50
0.55
12468-243
2
0
0
–1.2 –1.0 –0.8 –0.6 –0.4 –0.2 0
0.2 0.4
TEMPERATURE DELTA (°C)
図 37.ゲイン誤差変動分布ヒストグラム
(アナログ入力バッファ・ディスエーブル、 100 ユニット)
Rev.A
0.6
図 40.温度センサー分布ヒストグラム
（未校正 100 ユニット）
16 / 60
0.8
AD7175-2
データシート
100
35
80
30
60
INPUT CURRENT (nA)
SAMPLE COUNT
25
20
15
10
AIN+ = AVDD1 – 0.2V
AIN– = AVSS + 0.2V
AIN+ = AVDD1
AIN– = AVSS
40
20
0
–20
–40
–60
5
12468-247
9.60 9.65 9.70 9.75 9.80 9.85 9.90 9.95 10.00 10.05 10.10
CURRENT (µA)
–100
–40
図 41.バーンアウト電流分布ヒストグラム（100 ユニット）
100
INPUT CURRENT (nA)
60
40
20
0
–20
–40
–60
–4
–3
–2
–1
0
1
2
INPUT VOLTAGE (V)
3
4
5
12468-248
–80
–100
–5
図 42.入力電圧に対するアナログ入力電流変化
(VCM = 2.5 V)
Rev.A
0
20
40
60
TEMPERATURE (°C)
80
図 43.入力バイアス電流の温度特性
–40°C, AIN+
–40°C, AIN–
+25°C, AIN+
+25°C, AIN–
+105°C, AIN+
+105°C, AIN–
80
–20
17 / 60
100
12468-249
–80
0
AD7175-2
データシート
ノイズ特性と分解能
表 6 と表 7 に、AD7175-2 の各種出力レートやフィルタの組み
合わせによる、rms ノイズ、ピーク to ピーク・ノイズ、実効
分解能、そして、ノイズ・フリー（ピーク to ピーク) 分解能
を示します。ここに示した値は、バイポーラ入力とした時の
値で、5V の外部リファレンス電圧源を用いました。これらの
表 6.RMS ノイズとピーク to ピーク分解能
Output Data Rate (SPS)
Input Buffers Disabled
250,000
62,500
10,000
1000
59.92
49.96
16.66
5
Input Buffers Enabled
250,000
62,500
10,000
1000
59.98
49.96
16.66
5
1
出力データレート（デフォルトは sinc5 + sinc1 フィルタ使用） 1
RMS Noise (µV rms)
Effective Resolution (Bits)
Peak-to-Peak
Noise (µV rms)
Peak-to-Peak Resolution (Bits)
8.7
5.5
2.5
0.77
0.19
0.18
0.1
0.07
20.1
20.8
21.9
23.6
24
24
24
24
65
43
18.3
5.2
1.1
0.95
0.45
0.34
17.2
17.8
19.1
20.9
23.1
23.3
24
24
9.8
6.4
3
0.92
0.23
0.2
0.13
0.07
20
20.6
21.7
23.4
24
24
24
24
85
55
23
5.7
1.2
1
0.66
0.32
16.8
17.5
18.7
20.7
23.0
23.3
23.9
24
選択されたレートのみ：1000 サンプル
表 7.RMS ノイズとピーク to ピーク分解能
Output Data Rate (SPS)
Input Buffers Disabled
250,000
62,500
10,000
1000
60
50
16.66
5
Input Buffers Enabled
250,000
62,500
10,000
1000
60
50
16.66
5
1
対
値は代表値であり、ADC の単一チャンネルの差動入力端子に
0V を入力して、連続変換しているときに得られた値です。ピ
ーク to ピーク分解能は、ピーク to ピーク・ノイズを基に計算
された値であることに注意をして下さい。このピーク to ピー
ク分解能は、コード・フリッカが生じない分解能を示します。
対
出力データレート （sinc3 フィルタ使用） 1
RMS Noise (µV rms)
Effective Resolution (Bits)
Peak-to-Peak
Noise (µV rms)
Peak-to-Peak Resolution (Bits)
210
5.2
1.8
0.56
0.13
0.13
0.07
0.05
15.5
20.9
22.4
24
24
24
24
24
1600
40
14
3.9
0.8
0.7
0.37
0.21
12.6
17.9
19.4
21.3
23.6
23.8
24
24
210
5.8
2.1
0.71
0.17
0.15
0.12
0.08
15.5
20.7
22.2
23.7
24
24
24
24
1600
48
16
4.5
1.1
0.83
0.6
0.35
12.6
17.7
19.3
21.1
23.1
23.5
24
24
選択されたレートのみ：1000 サンプル
Rev.A
18 / 60
AD7175-2
データシート
評価開始にあたって
AD7175-2 は、高速セトリング、高分解能、さらにマルチプレ
クス機能を持った ADC で、それらの機能を高次元で組み合わ
せて構成することが可能です。
•
•
•
•
•
有無、フィルタ・タイプ、出力データレート、リファレ
ンス源の選択（内部/外部）です。
AD7175-2 は、高精度・低ドリフト (2 ppm/℃)の 2.5 V バンド
ギャップ・リファレンス電源を内蔵しています。このリファ
レンス電源を ADC の変換の基準として、用いることができる
ので、外部部品の削減ができます。内蔵リファレンス電源を
イネーブルにすると、REFOUT ピンからその電圧が出力され、
外部回路に対する低ノイズ・バイアス電圧源として用いるこ
とができます。REFOUT を使う一例として、シングルエンド
入力で差動出力を持つアンプの入力コモン・モード信号とし
て使うことが挙げられます。
2 つのフル差動または 4 つのシングルエンド入力。
クロスポイント・マルチプレクサを搭載しているので、
A/D 変換したい入力信号として、いずれのアナログ入力
の組み合わせであっても選択することができます。
これらの信号は入力バッファを経由したうえで、AD 変
調器の正（非反転）もしくは負（反転）入力へと接続さ
れます。
アナログ及びリファレンス入力は、真のレール to レー
ル・バッファ装備。
どのアナログ入力に対しても、フル差動入力もしくはシ
ングルエンド入力が可能。
チャンネル毎に柔軟な構成が可能。最大 4 つの異なるセ
ットアップを定義できます。個別のセットアップをチャ
ンネルごとに割り当てることもできます。それぞれのセ
ットアップは、以下の項目を構成できます。バッファの
イネーブル/ディスエーブル、ゲインとオフセット補正の
AD7175-2 は、アナログおよびデジタル回路用に、それぞれ個
別のリニア・レギュレータを内蔵しています。アナログ LDO
は、AVDD2 から安定な 1.8V を作り、その電圧を ADC コアに
供給します。電源接続を簡易化するため、AVDD1 と AVDD2
を接続することもできます。システム内に 2V（最少）から
5.5V（最大）のクリーンな電圧レールがあれば、電力消費を
抑えるため、この電源レールを AVDD2 入力に接続するとい
う選択も考えられます
GENERAL-PURPOSE I/O 0 AND
GENERAL-PURPOSE I/O 1
OUTPUT HIGH = AVDDx
GPIO1
OUTPUT LOW = AVSS
GPIO0
16MHz
19
20
GPIO0
GPIO1
CX2
CX1
OPTIONAL EXTERNAL
CRYSTAL CIRCUITRY
CAPACITORS
XTAL1 9
21 AIN0
XTAL2/CLKI0 10
DOUT/RDY 11
DOUT/RDY
22 AIN1
DIN
DIN 12
SCLK
SCLK 13
23 AIN2
CS
CS 14
SYNC/ERROR 15
24 AIN3
SYNC/ERROR
AD7175-2
1
CLKIN
OPTIONAL
EXTERNAL
CLOCK
INPUT
IOVDD
IOVDD 16
AIN4
0.1µF
DGND 17
VIN
1
2
4.7µF
VIN
3
REGCAPD 18
NC 7
0.1µF
1µF
0.1µF
ADR445BRZ
4 GND
5
VOUT 6
8
AVDD1
AVDD1 7
0.1µF
4.7µF
0.1µF
3
REF+
2
REF–
4
REFOUT
AVDD2
0.1µF
AVDD2 8
2.5V REFERENCE
OUTPUT
0.1µF
REGCAPA 5
0.1µF
0.1µF
AVSS
1µF
0.1µF
図 44.代表的な接続図
Rev.A
19 / 60
12468-051
6
AD7175-2
データシート
ADC のレジスタ・マップへのアクセス
デジタル IOVDD 用のリニア・レギュレータも、同様の機能
を持ちます。つまり、IOVDD ピンに接続された入力電圧を
1.8V にレギュレーションし、AD7175-2 内部のデジタル・フ
ィルタに供給します。シリアル・インターフェース信号は、
常に IOVDD ピンに供給されている電圧で動作します。つま
り IOVDD ピンに 3.3V が供給されている場合、インターフェ
ース・ロジック入出力は、この電圧レベルで動作します。
コミュニケーション・レジスタは、ADC 内全てのレジスタ・
マップへのアクセスを制御しています。このレジスタは、8
ビットの書き込み専用レジスタです。パワーアップ時もしく
はリセットの直後、デジタル・インターフェースはデフォル
ト状態になります。これはコミュニケーション・レジスタに
対して書き込み待ちの状態です。従って全ての通信は、コミ
ュニケーション・レジスタへのデータ書き込みによって開始
されます。
AD7175-2 は、高分解能・高精度が要求される、幅広いアプリ
ケーションで使うことができます。いくつかのシナリオを以
下に示します。
•
•
•
コミュニケーション・レジスタへのデータ書き込みによって、
どのレジスタへのアクセスが行われるかが決まり、さらに次
の動作が指定したレジスタへの書き込みなのか、読み出しな
のかも決まります。このレジスタのアドレス・ビット
(RA[5:0])の値で、どのレジスタに対して、データの読み書き
を行うかを指定します。
内部マルチプレクサを使ったアナログ入力の高速スキャ
ニング。
GPIO で自動制御できる外部マルチプレクサを使った、
アナログ入力の高速スキャニング。
低速で高分解能なデータが必要なマルチ・チャンネル、
もしくはチャンネル毎に ADC が必要なアプリケーショ
ン。
チャンネル毎にシングル ADC を必要とする場合：高
速・低レイテンシ出力特性を実現しているので、外部の
マイクロコントローラや、DSP、FPGA で設計された特
定アプリケーション用のフィルタを使うことも可能。
選択されたレジスタへの読み出し動作または書き込み動作が
完了すると、インターフェースはデフォルト状態、すなわち、
コミュニケーション・レジスタに対する書き込み動作待ちの
状態に戻ります。
図 46 と 図 47 はそれぞれ、書き込み動作と読み出し動作の例
を示していますが、最初に 8 ビット・コマンドをコミュニケ
ーション・ レジスタに書き込み、それに続いて指定したレジ
スタのデータの読み書きを行っている様子を示しています。
電源
AD7175-2 は 3 つの独立した電源ピンを持っています。
AVDD1、AVDD2、そして IOVDD です。
AVDD1 は、クロスポイント・マルチプレクサ、内蔵のアナロ
グ及びリファレンス・バッファに電源供給を行っています。
AVDD1 の値は AVSS を基準とし、AVDD1 − AVSS = 5 V とし
て下さい。つまり、5V の単電源動作や±2.5V の正負両電源動
作が可能です。正負両電源動作によって、このデバイスは、
真のバイポーラ入力が可能になります。正負両電源で動作さ
せるときは、絶対最大定格に注意して下さい（詳細は、 絶対
最大定格 セクション参照）。
8-BIT COMMAND
8 BITS, 16 BITS,
OR 24 BITS OF DATA
CMD
DATA
CS
DIN
SCLK
AVDD2 は、内部の 1.8V のアナログ LDO レギュレータに電源
供給を行っています。このレギュレータは、ADC コアに電源
供給しています。AVDD2 は、AVSS を基準とし、AVDD2 −
AVSS の範囲は、5.5 V (最大) ～2V（最小）です。
12468-053
•
図 46.レジスタへの書き込み
(レジスタ・アドレスへ 8 ビットコマンドを送ると、それに続いて
8、16 もしくは 24 ビットのデータを書き込む。
IOVDD は、内部の 1.8V デジタル LDO レギュレータに電源供
給を行っています。このレギュレータは、ADC のデジタル・
ロジック回路への電源供給を行っています。IOVDD は、ADC
の SPI インターフェース電圧レベルを決めています。IOVDD
は、DGND を基準とし、IOVDD − DGND の範囲は、5.5V (最
大) ～2V (最小)です。
データ長は選択されたレジスタによって変化する）
8-BIT COMMAND
8 BITS, 16 BITS,
24 BITS, OR
32 BITS OUTPUT
CS
デジタル通信
DIN
AD7175-2 は、3 線もしくは 4 線の SPI インターフェースを持
ち、それらは、QSPI™、MICROWIRE®、DSP と互換性があ
ります。このインターフェースは、 SPI モード 3 で動作
し、 CS はロー・レベルに固定したままでも動作します。SPI
モード 3 では、SCLK はアイドル・ハイで、SCLK の立下りエ
ッジが起動エッジ、立ち上がりエッジがサンプル・エッジで
す。すなわち、データは立下りの起動エッジに同期して出力
され、立ち上がりのサンプル・エッジに同期して入力されま
す。
DOUT/RDY
E
CMD
DATA
図 47.レジスタからの読み出し
(レジスタ・アドレスへ 8 ビットコマンドを送ると、それに続いて
8、16 もしくは 24 ビットのデータを読みだす。
データ長は選択されたレジスタによって変化する）
SAMPLE EDGE
ID レジスタの読み出しは、このデバイスが正しい通信を行っ
ているかを確認するための推奨される方法です。ID レジスタ
は読み出し専用のレジスタで、AD7175-2 は、0x0CDX という
固有の値を持っています。コミュニケーション・レジスタと
ID レジスタの詳細は、 表 8 と表 9 を参照してください。
12468-052
DRIVE EDGE
SCLK
図 45.SPI モード 3 の SCLK エッジ
Rev.A
12468-054
A
20 / 60
AD7175-2
データシート
AD7175-2 のリセット
•
インターフェースの同期が失われた場合は、DIN をハイ・レ
ベルにして、少なくともシリアル・クロックの 64 サイクルの
間書き込み動作を行うことで、 ADC はレジスタの内容を含む
すべての設定をリセットしてデフォルト状態に戻ります。あ
るいは、CS をデジタル・インターフェースと共に使用
し、CSをハイ・レベルにする事で、デジタル・インターフェ
ースがリセットされ、その時の全ての動作を中止します。
•
チャンネル・コンフィギュレーション( 図 48 の Box A 参
照)
セットアップ・コンフィギュレーション ( 図 48 の Box B
参照)
ADC モードとインターフェース・モードのコンフィギュ
レーション (図 48 Box C 参照)
•
E
A
チャンネル・コンフィギュレーション
E
A
AD7175-2 は、4 つの独立した入力チャンネルと、4 つの独立
したセットアップを持っています。 どのチャンネルのアナロ
グ入力端子も、一組の入力端子として選択できます。同様に
4 つのセットアップを自由に選択することができます。すな
わち、チャンネル構成に関しては、完全な柔軟性を備えてい
ます。 それぞれのチャンネル専用のセットアップを持たせる
ことができるので、チャンネル毎に、差動入力もしくはシン
グルエンド入力として構成することもできます。
コンフィギュレーションの概要
パワーオン、もしくはリセット後の AD7175-2 のデフォルト
状態を以下に示します：
•
•
•
•
•
チャンネル・コンフィギュレーション：CH0 がイネーブ
ル。AIN0 は正側入力、AIN1 は負側入力が選択状態。
Setup0 が選択された状態。
セットアップ・コンフィギュレーション：内蔵リファレ
ンスとアナログ入力バッファがイネーブル。リファレン
ス入力バッファはディスエーブル。
フィルタ・コンフィギュレーション：Sinc5 + Sinc 1 フィ
ルタが選択、最大出力レートとして 250 kSPS が選択され
る。
ADC モード：連続変換モードと内部発振器をイネーブル。
インターフェース・モード：CRC、データとステータス
出力がディスエーブル。
チャンネル・レジスタ
チャンネル・レジスタは、5 つのアナログ入力ピン（AIN0 か
ら AIN4）のうち、どのピンを正アナログ入力 (AIN +) とする
のか、負アナログ入力 (AIN -) とするのか、を決める場合に使
用します。このレジスタには、チャンネルのイネーブル/ディ
スエーブル・ビットとセットアップ選択ビットも格納されて
おり、 これらは、指定されたチャンネルに対して、4 つの有
効なセットアップから、1 つを選ぶ場合に使われます。
AD7175-2 の 1 つ以上のチャンネルがイネーブル状態で動作し
ているとき、 チャンセル・シーケンサは、チャンネル 0 から
チャンネル 3 のイネーブル・チャンネルの順番で AD 変換を
循環させます。もしあるチャンネルがディスエーブルであれ
ば、そのチャンネルはスキップされます。チャンネル 0 のチ
ャンネル・レジスタの詳細を表 10.に示します。
いくつかの重要なレジスタ・オプションのみを示しました。
このリストは一例であることに留意してください。全てのレ
ジスタ情報に関しては、「レジスタの詳細」セクションを
参照してください。
図 48 に、ADC 動作の設定変更をするときの推奨フローの概
要を示します。このフローは 3 つのブロックに分けられま
す：
A
CHANNEL CONFIGURATION
SELECT POSITIVE AND NEGATIVE INPUT FOR EACH ADC CHANNEL
SELECT ONE OF 4 SETUPS FOR ADC CHANNEL
B
SETUP CONFIGURATION
4 POSSIBLE ADC SETUPS
SELECT FILTER ORDER, OUTPUT DATA RATE, AND MORE
C
ADC MODE AND INTERFACE MODE CONFIGURATION
SELECT ADC OPERATING MODE, CLOCK SOURCE,
ENABLE CRC, DATA + STATUS, AND MORE
12468-044
A
図 48.推奨する ADC 構成時のフロー
表 8.コミュニケーション・レジスタ
Reg.
0x00
Name
COMMS
Bits
[7:0]
Bit 7
WEN
Bit 6
R/W
Bit 5
Bit 4
Bit 3
Bit 2
RA
Bit 1
Bit 0
Reset
0x00
RW
W
Bits
[15:8]
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
ID[15:8]
Bit 2
Bit 1
Bit 0
Reset
0x0CD
X
RW
R
E
E
A
表 9.ID レジスタ
Reg.
0x07
Name
ID
[7:0]
ID[7:0]
表 10.Channel 0 レジスタ
Reg.
0x10
Rev.A
Name
CH0
Bits
[15:8]
[7:0]
Bit 7
CH_EN0
Bit 6
Bit 5
Bit 4
Reserved
SETUP_SEL[2:0]
AINPOS0[2:0]
21 / 60
Bit 3
Bit 2
Reserved
AINNEG0
Bit 1
Bit 0
AINPOS0[4:3]
Reset
0x8001
RW
RW
AD7175-2
データシート
ADC セットアップ
セットアップ・レジスタ
AD7175-2 は、4 つの独立したセットアップを持っています。
各セットアップは以下の 4 つのレジスタから構成されていま
す。
セットアップ・レジスタは、ADC の出力を、バイポーラまた
はユニポーラに選択するためのレジスタです。バイポーラ・
モードでは、ADC は負の差動入力電圧にも対応し、 出力はオ
フセット・バイナリになります。ユニポーラ・モードでは、
ADC が正の差動（入力）電圧にのみ対応し、その出力は、ス
トレート・バイナリです。 どちらの場合も、入力電圧は電源
である AVDD1/AVSS の電圧内でなければなりません。 また、
リファレンス電圧源を、このレジスタを使って選択する事も
できます。リファレンス電圧源の選択は、3 つのオプション
が用意されています。内部の 2.5V リファレンス電源、REF＋
ピンと REF- ピンとの間に接続する外部リファレンス電源、
そして AVDD1 − AVSS 電源間電圧です。アナログ入力バッフ
ァとリファレンス電圧入力バッファは、このレジスタを使っ
てイネーブルもしくはディスエーブルにできます。
•
•
•
•
セットアップ・レジスタ
フィルタ設定レジスタ
オフセット・レジスタ
ゲイン・レジスタ
例えば、Setup 0 というセットアップは、セットアップ・コン
フィギュレーション・レジスタ 0、フィルタ・コンフィギュ
レーション・レジスタ 0、オフセット・レジスタ 0、そしてゲ
イン・レジスタ 0 から構成されています。図 49 は、これらの
レジスタのグループを示しています。このセットアップは、
チャンネル・レジスタのセクションで詳解しているチャンネ
ル・レジスタで選択することができます。4 個の個別セット
アップをそれぞれチャンネル毎に割り当てることが可能です。
表 11 から表 14 に、Setup0 に関連する 4 つのレジスタを示し
ています。また、Setup 1～Setup 3 も、Setup0 と同じ構造です。
フィルタ設定レジスタ
フィルタ設定レジスタは、ADC モジュレータの出力に、どの
デジタル・フィルタを使うかを設定します。フィルタの次数
と出力データレートの選択は、このレジスタ内のビットを設
定することで行います。詳細に関しては、デジタル・フィル
タの セクションを参照して下さい。
FILTER CONFIG
REGISTERS
SETUP CONFIG
REGISTERS
GAIN REGISTERS*
OFFSET REGISTERS
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
0x38
OFFSET0 0x30
SETUPCON1 0x21
FILTCON1 0x29
GAIN1
0x39
OFFSET1 0x31
SETUPCON2 0x22
FILTCON2 0x2A
GAIN2
0x3A
OFFSET2 0x32
SETUPCON3 0x23
FILTCON3 0x2B
GAIN3
0x3B
OFFSET3 0x33
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
DATA OUTPUT CODING
REFERENCE SOURCE
INPUT BUFFERS
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
SINC5 + SINC1
SINC3
SINC3 MAP
ENHANCED 50Hz AND 60Hz
12468-045
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
図 49.ADC セットアップ・レジスタのグループ
表 11.セットアップ・レジスタ 0
Reg. Name
0x20
Bits
Bit 7
SETUPCON0 [15:8]
[7:0]
Bit 6
Bit 5
Reserved
Bit 4
Bit 3
BI_UNIPOLAR0
BURNOUT_EN0 Reserved
Bit 2
REFBUF0+
Bit 1
REFBUF0−
REF_SEL0
AINBUF0+
Bit 0
Reset
RW
AINBUF0− 0x1320
RW
Reserved
表 12.フィルタ設定レジスタ 0
Reg. Name
Bits
Bit 7
0x28
[15:8]
SINC3_MAP0
[7:0]
Reserved
FILTCON0
Bit 6
Bit 5
Bit 4
Bit 3
Reserved
Bit 2
ENHFILTEN0
ORDER0
Bit 1
ENHFILT0
Bit 0
Reset
RW
0x0500
RW
Reset
RW
ODR0
表 13.ゲイン設定レジスタ 0
Reg. Name
Bits
Bit[23:0]
0x38
[23:0]
GAIN0[23:0]
GAIN0
0x5XXXX0 RW
表 14.オフセット設定レジスタ 0
Reg. Name
Bits
Bit[23:0]
0x30
[23:0]
OFFSET0[23:0]
OFFSET0
Rev.A
22 / 60
Reset
RW
0x800000 RW
AD7175-2
データシート
ゲイン・レジスタ
ADC モードとインターフェース・モードの構成
ゲイン・レジスタは 24 ビットのレジスタで、ADC のゲイ
ン・キャリブレーション係数を保持しています。ゲイン・レ
ジスタはリード/ライト・レジスタです。 パワーオン時、これ
らのレジスタには工場出荷時のキャリブレーション係数が格
納されます。従って、各デバイスは個別のキャリブレーショ
ン係数を持っています。ユーザによって、システム・フルス
ケール・キャリブレーションが行われたり、ゲイン設定レジ
スタが書き込まれたりした場合、デフォルト値は自動的に上
書きされます。詳細については、動作モードのセクションを
参照してください。
ADC モード・レジスタとインターフェース・モード・レジス
タは、AD7175-2 によって使用される ADC コア・ペリフェラ
ルと、デジタル・インターフェースのモードを設定します。
ADC モード・レジスタ
オフセット・レジスタ
オフセット・レジスタは、ADC に対するオフセット・キャリ
ブレーション係数を保持しています。パワーオン・リセット
時、オフセット設定レジスタの値は、0x800000 です。オフセ
ット・レジスタは 24 ビットのリード/ライト・レジスタです。
ユーザによって、内部ゼロスケールもしくはシステム・ゼロ
スケール・キャリブレーションが実行されたり、オフセット
設定レジスタを上書きしたり場合、 パワーオン・リセット値
は、自動的に上書きされます。
ADC モード・レジスタは、主に ADC の変換モードを、連続
変換モード、もしくはシングル変換モードに設定するために
使われます。また、スタンバイ・モード、パワーダウン・モ
ードの選択もできます。さらに、各種キャリブレーション・
モードの選択も可能です。加えてこのレジスタには、クロッ
ク源の選択ビットと、内部リファレンス電圧のイネーブル・
ビットも含まれています。リファレンス電圧の選択ビットは、
セットアップ・レジスタに含まれています（詳細は、ADC セ
ットアップのセクション参照）。
インターフェース・モード・レジスタ
インターフェース・モード・レジスタは、デジタル・インタ
ーフェースの動作を設定します。このレジスタは、データ・
ワード長、CRC イネーブル／ディスエーブル、データ＋ステ
ータス読み出しモード、そして連続読み出しモードを制御し
ます。表 15 と表 16 に、これらのレジスタの構成を示します。
詳細は、デジタル・インターフェース を参照して下さい。
表 15.ADC モード・レジスタ
Reg.
0x01
Name
ADCMODE
Bits
[15:8]
[7:0]
Bit 7
REF_EN
Reserved
Bit 6
HIDE_DELAY
Bit 5
SING_CYC
Mode
Bit 4
Bit 3
Bit 2
Reserved
CLOCKSEL
Bit 1
Bit 0
Delay
Reserved
Reset
0x8000
RW
RW
表 16.インターフェース・モード・レジスタ
Reg.
Name
Bits
0x02
IFMODE
[15:8]
[7:0]
Rev.A
Bit 7
Bit 6
Bit 5
Reserved
CONTREAD
DATA_STAT
REG_CHECK
Bit 4
Bit 3
ALT_SYNC
IOSTRENGTH
Reserved
23 / 60
Bit 2
CRC_EN
Bit 1
Reserved
Reserved
Bit 0
Reset
RW
DOUT_RESET
0x0000
RW
WL16
AD7175-2
データシート
動作設定の柔軟性を理解する
これら 2 個の完全差動入力を実装するためのもう一つの方法
は、4 つのセットアップを使う方法です。この方法を用いる
理由としては、それぞれの差動入力で、それぞれに個別の変
換スピードやノイズ特性を持たせたい場合や、特定のチャン
ネルに、固有のオフセットまたはゲイン補正データを与えた
い場合などです。図 51 で は、各差動入力にそれぞれ独立し
たセットアップを割り当てています。 このように、各チャン
ネルの設定に対して完全な柔軟性を持たせることができます。
最も単純で分かり易い AD7175-2 の動作設定は、隣接する 2
つの差動アナログ入力を使い、それぞれを同じ setup 設定、ゲ
イン補正、オフセット補正で動作させることです。この場合、
以下の組み合わせの差動入力を使います：AIN0/AIN1 と
AIN2/AIN3 です。図 50 において、黒い文字で示されているレ
ジスタは、上記構成を行うために、必ずプログラムしなけれ
ばならないレジスタです。灰色の文字で示されているレジス
タは、この構成では設定不要です。
ゲインおよびオフセット設定レジスタのプログラミングは、
どの場合も必須ではないので、図 50 のレジスタ・ブロック間
では点線で示されています。
CHANNEL
REGISTERS
SETUP CONFIG
REGISTERS
FILTER CONFIG
REGISTERS
GAIN REGISTERS*
OFFSET REGISTERS
AIN0
CH0
0x10
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
0x38
OFFSET0 0x30
AIN1
CH1
0x11
SETUPCON1 0x21
FILTCON1 0x29
GAIN1
0x39
OFFSET1 0x31
AIN2
CH2
0x12
SETUPCON2 0x22
FILTCON2 0x2A
GAIN2
0x3A
OFFSET2 0x32
AIN3
CH3
0x13
SETUPCON3 0x23
FILTCON3 0x2B
GAIN3
0x3B
OFFSET3 0x33
SELECT ANALOG INPUT PAIRS
ENABLE THE CHANNEL
SELECT SETUP 0
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
DATA OUTPUT CODING
REFERENCE SOURCE
INPUT BUFFERS
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
SINC5 + SINC1
SINC3
SINC3 MAP
12468-046
AIN4
ENHANCED 50Hz AND 60Hz
図 50. 2 個の完全差動入力を、１つのセットアップ(SETUPCON0; FILTCON0; GAIN0; OFFSET0)を使って設定する
SETUP CONFIG
REGISTERS
FILTER CONFIG
REGISTERS
GAIN REGISTERS*
OFFSET REGISTERS
AIN0
CH0
0x10
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
0x38
OFFSET0 0x30
AIN1
CH1
0x11
SETUPCON1 0x21
FILTCON1 0x29
GAIN1
0x39
OFFSET1 0x31
AIN2
CH2
0x12
SETUPCON2 0x22
FILTCON2 0x2A
GAIN2
0x3A
OFFSET2 0x32
AIN3
CH3
0x13
SETUPCON3 0x23
FILTCON3 0x2B
GAIN3
0x3B
OFFSET3 0x33
AIN4
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
DATA OUTPUT CODING
REFERENCE SOURCE
INPUT BUFFERS
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
SINC5 + SINC1
SINC3
SINC3 MAP
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
ENHANCED 50Hz AND 60Hz
図 51. 2 個の完全差動入力の設定を、それぞれチャンネル毎に行う
Rev.A
24 / 60
12468-047
CHANNEL
REGISTERS
AD7175-2
データシート
図 52 は、 チャンネル・レジスタ群が、アナログ入力ピンの
設定からと、その先のダウンストリーム側のセットアップ・
コンフィギュレーションとを、どのように繋げて行くか、そ
の一例を示しています。 この例では、1 つの差動入力と 2 つ
のシングルエンド入力が必要なケースです。 2 つのシングル
エンド入力は、 AIN2/AIN4 と AIN3/AIN4 を使っています。差
動入力のペアは、AIN0/AIN1 を使い、Setup 0 を使います。2
つのシングルエンド入力ペアは、自己診断用に使います。従
って、差動入力とは違ったセットアップを使いますが、2 つ
のシングルエンド入力はひとつの設定を共用しており、それ
を Setup 1 とします。2 つのセットアップ、すなわち
「SETUPCON0」と「SETUPCON1」レジスタが、この例を動
作させるために選択されており、この例の仕様に合わせて、
AIN0
CH0
AIN1
CH1
AIN2
CH2
AIN3
CH3
AIN4
SETUP CONFIG
REGISTERS
図 52 に示されている例では、CH0 から CH2 までのチャンネ
ル・レジスタが使われています。これらのレジスタ内の MSB
をセットし、CH_EN0 から CH_EN2 ビットがセットされると、
クロスポイント・マルチプレクサ経由で 3 つの入力組み合わ
せをイネーブルにします。AD7175-2 に設定が反映されると、
シーケンサは、昇順のシーケンシャル順序、すなわち、CH0、
CH1、CH2 へと変化します。このシーケンスを繰り返すため、
CH2 から CH0 に戻ります。
FILTER CONFIG
REGISTERS
GAIN REGISTERS*
0x10
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
0x11
SETUPCON1 0x21
FILTCON1 0x29
0x12
SETUPCON2 0x22
FILTCON2 0x2A
0x13
SETUPCON3 0x23
FILTCON3 0x2B
SELECT ANALOG INPUT PARTS
ENABLE THE CHANNEL
SELECT SETUP
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
DATA OUTPUT CODING
REFERENCE SOURCE
INPUT BUFFERS
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
0x38
OFFSET0 0x30
GAIN1
0x39
OFFSET1 0x31
GAIN2
0x3A
OFFSET2 0x32
GAIN3
0x3B
OFFSET3 0x33
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
SINC5 + SINC1
SINC3
SINC3 MAP
ENHANCED 50Hz AND 60Hz
図 52. 複数の共用セットアップを使って、差動とシングルエンド構成を混在させる
Rev.A
25 / 60
OFFSET REGISTERS
12468-048
CHANNEL
REGISTERS
プログラムされます。また、「FILTCON0」と「FILTCON1」
レジスタも必要に応じてプログラムされます。オプションの
ゲインとオフセット補正も、GAIN0、GAIN1 レジスタと、
OFFSET0、OFFSET1 レジスタとを、チャンネル毎にプログラ
ムすることによって適用させることもできます。
AD7175-2
データシート
回路説明
AVDD1
バッファ付きアナログ入力
AIN0
AD7175-2 は、各 ADC のアナログ入力に、真のレール to レー
ルの内蔵高精度ユニティ・ゲイン・バッファを装備していま
す。このバッファによって高い入力インピーダンスが実現さ
れており、その入力電流は公称 30 nA です。そのため、高い
インピーダンスを持つ信号源を、アナログ入力に直接接続す
ることができます。このバッファは、ADC コアのスイッチ
ド・キャパシタ・サンプリング・ネットワークを十分に駆動
でき、さらにバッファごとの消費電流は公称 2.9 mA は非常に
小さい為、アナログ・フロントエンド回路を省略できます。
各アナログ入力バッファ・アンプは、完全にチョッピングで
動作しています。これは、バッファのオフセット誤差ドリフ
トと 1/f ノイズを最小限にする為です。 ADC とバッファの組
み合わせにおける 1/f ノイズ・プロファイルを、図 53 に示し
ます。
AVSS
AVDD1
Ø1
+IN
AIN1
CS1
AVSS
Ø2
AVDD1
Ø2
AIN2
CS2
AVSS
–IN
AVDD1
Ø1
AIN3
AVSS
0
AVDD1
12468-056
AIN4
–50
AMPLITUDE (dB)
AVSS
図 54.簡略化されたアナログ入力回路
–100
CS1 と CS2 コンデンサは、それぞれピコ・ファラッド（pF）
オーダーの容量を持っています。このコンデンサの容量値は、
サンプリング・コンデンサと寄生容量からなっています。
–150
完全差動入力
–200
1
10
100
1k
FREQUENCY (Hz)
10k
12468-259
–250
0.1
AIN0 から AIN4 までのアナログ入力はクロスポイント・マル
チプレクサに接続されているので、どの入力端子の組み合わ
せを使用しても、アナログ入力ペアを構成することができま
す。この構造により、2 個の完全差動入力、もしくは 4 個の
シングルエンド入力を実現できます。
図 53.入力をショートした時の FFT 結果
（アナログ入力バッファ・イネーブル）
このデバイスのアナログ入力バッファは、他のディスクリー
ト・アンプとは異なり、レール電圧に近い電圧が入力されて
も、リニアリティが低下することはありません。AVDD1 と
AVSS レール電圧、もしくはその電圧近くでアナログ入力バ
ッファが動作すると、入力電流が増加します。 入力電流の増
加は、温度が高くなると顕著になります。図 42 と 図 43 では、
いくつかの条件下における入力電流変動を示しています。ア
ナログ入力バッファをディスエーブルにすると、AD7175-2 の
平均入力電流は、差動入力電圧に対して直線的に増加し、そ
の増加率は、48μA/V です。
クロスポイント・マルチプレクサ
このデバイスには、AIN0、AIN1、AIN2、AIN3、AIN4 の 5 つ
のアナログ入力ピンがあります。それらのピンは、それぞれ
内部のクロスポイント・マルチプレクサに接続されています。
クロスポイント・マルチプレクサは、これら入力端子をイネ
ーブルにして、シングルエンド、もしくは真の差動の入力ペ
アを構成します。AD7175-2 は、最大 4 つのアクティブ・チャ
ンネルを持つことができます。1 つ以上のチャンネルがイネ
ーブルになっているとき、イネーブルになっている番号が小
さいチャンネルから、同じくイネーブルになっている番号の
大きいチャンネルへ、自動的に切り替えが行われます。マル
チプレクサの出力は、内部の真のレール to レール・バッファ
の入力に接続されます。バッファへの接続をバイパスするこ
とは可能で、マルチプレクサの出力を ADC のスイッチド・キ
ャパシタ入力へ直接接続することもできます。簡略化された
アナログ入力回路を 図 54.に示します。
Rev.A
26 / 60
2 つの完全差動入力の信号経路を AD7175-2 に接続する場合に
は、AIN0/AIN1 を差動入力ペアとして使い、AIN2/AIN3 を、
もう一つの差動入力ペアとして使う事を推奨します。このデ
バイスの AIN0/AIN1 及び AIN2/AIN3 ピンが、差動入力ペアと
して使うのに適したピン配置になっているからです。全ての
アナログ入力は、AVSS へデカップリングして下さい。
シングルエンド入力
4 個の異なるシングルエンド・アナログ入力の信号を測定す
る構成も選択できます。この場合、各アナログ入力は、差動
からシングルエンド入力で測定されるように変更され、 1 つ
のピンをコモンに設定します。クロスポイント・マルチプレ
クサがあるため、どのアナログ入力ピンでも、アナログ共通
ピンとして設定できます。このような使い方では、AIN4 ピン
を AVSS か REFOUT（電圧は AVSS+2.5V）に接続します。そ
して、クロスポイント・マルチプレクサの設定で、この入力
ピンをアナログ共通ピンとします。AD7175-2 の入力をシング
ルエンド入力として使う場合では、INL 特性が低下します。
AD7175-2 リファレンス
AD7175-2 は、REF＋と REF- ピンに外部リファレンス電圧を
接続するか、内蔵の低ノイズ、低ドリフトの 2.5V リファレン
ス電圧のどちらかを選択できるようになっています。
AD7175-2
データシート
アナログ入力端子に対して、使用したいリファレンス電源を
選択するには セットアップ構成レジスタ内の REF_SELx ビッ
ト(ビット[5:4]) を設定してください。 セットアップ・レジス
タ 0 の構造を 表 17 に示します。パワーアップ時、 AD7175-2
はデフォルトで、内部 2.5V レファレンス電圧を使うように設
定されます。
イナミックな電荷変動に対する、電荷供給源として振る舞い
ます。続いて 0.1μF のデカップリング・コンデンサを REF+入
力に接続してください。このコンデンサは、 REF+と REF−ピ
ンのできるだけ近くに配置してください。REF−ピンは、
AVSS の電位に直接接続してください。パワーアップ時、
AD7175-2 はデフォルトで、内部レファレンス電圧がイネーブ
ルになり、その電圧が、REFOUT ピンに出力されます。内部
リファレンスの替わりに、外部リファレンスを使い、そのリ
ファレンス電圧を AD7175-2 に接続する時、REFOUT ピンの
出力に関して細心の注意を払って下さい。採用したアプリケ
ーションで、内部リファレンス電圧を、他の部分で使わない
場合は、REFOUT ピンを、AVSS に直接接続しないで下さい。
接続してしまうと、パワーアップ時、REFOUT ピンに過大な
電流が流れるからです。パワーアップ時、内部リファレンス
を使わないことが分かっていれば、ADC モード・レジスタの
設定を行って、内部リファレンスをディスエーブルにします。
これは、ADC モード・レジスタの REF_EN ビット(ビット 15)
で設定します。レジスタ・マップを 表 18 に示します。
外部リファレンス電圧
AD7175-2 は、完全差動のリファレンス電圧入力を備えていま
す。外部リファレンス電圧は、REF+と REF−ピンに入力しま
す。標準的な低ノイズ低ドリフト電圧リファレンスとしては、
ADR445 や、ADR444、ADR441 があり、それらを使うことを
推奨します。AD7175-2 に外部リファレンス電圧を与えるには、
図 55 に示したリファレンス・ピンに接続してください。どの
外部リファレンス電圧であっても、AVSS に対してデカップ
リングを行ってください。 図 55 に示す例では、 ADR445 の
出力には、電圧安定のため、0.1μF のコンデンサを使ってデカ
ップリングしています。また、この出力には 4.7μF のコンデ
ンサが接続されていますが、このコンデンサは ADC によるダ
AD7175-2
5.5V TO 18V
ADR4452
0.1µF
0.1µF
5V VREF
1
4.7µF
1
1
3
REF+
2
REF–
0.1µF
1
1ALL DECOUPLING IS TO AVSS.
2ANY OF THE ADR44x FAMILY OF REFERENCES CAN BE USED.
THE ADR444 AND ADR441 BOTH ENABLE REUSE OF THE 5V ANALOG SUPPLY
NEEDED FOR AVDD1 TO POWER THE REFERENCE VIN.
12468-159
1
図 55.外部リファレンス電圧源 ADR445 を AD7175-2 のリファレンス電圧ピンに接続する
表 17. セットアップ 0 レジスタ
Reg. Name
Bits Bit 7
Bit 6
Bit 5
0x20 SETUPCON0 [15:8]
Reserved
[7:0] BURNOUT_EN0 Reserved
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reset RW
BI_UNIPOLAR0 REFBUF0+ REFBUF0− AINBUF0+ AINBUF0− 0x1320 RW
REF_SEL0
Reserved
表 18. ADC モード・レジスタ
Reg.
0x01
Rev.A
Name
ADCMODE
Bits
[15:8]
[7:0]
Bit 7
REF_EN
Reserved
Bit 6
HIDE_DELAY
Bit 5
SING_CYC
Mode
27 / 60
Bit 4 Bit 3
Bit 2
Reserved
CLOCKSEL
Bit 1 Bit 0
Delay
Reserved
Reset
0x8000
RW
RW
AD7175-2
データシート
内部リファレンス電圧
AD7175-2 は、低ノイズ、低ドリフトの電圧リファレンスを内
蔵しています。この内部リファレンス電圧は 2.5V です。ADC
モード・レジスタ内の「REF_EN」ビットを設定すると、内
部リファレンス電圧が REFOUT ピンに出力されます。また、
この電圧出力は AVSS に 0.1μＦのコンデンサでデカップリン
グして下さい。 AD7175-2 の内部リファレンス電圧は、パワ
ーアップ時にデフォルトでイネーブルになり、ADC 用のリフ
ァレンス源として選択されています。ただし内部リファレン
ス電圧を使うと、図 23 に示すように、INL 特性が低下します。
REFOUT 信号は、ピンから出力される前にバッファされてい
ます。この信号は、例えばシステム回路内でアンプなどがあ
れば、そのアンプのコモン・モード電圧源として使うことが
できます。
オプションで、この内部発振器の信号を XTAL2/CLKIO ピン
から出力させることもできます。クロック出力は、IOVDD の
ロジック・レベルで動作します。内部発振器の信号を出力す
るオプションを使うと、その出力ドライバから発生する悪影
響により、 AD7175-2 の DC 特性に影響を与える可能性があ
ります。DC 特性に与える影響の大きさは、IOVDD 電源の質
に依存します。IOVDD 電圧が高くなると、ドライバからのロ
ジック出力の電圧振幅が大きくなり、DC 特性に与える影響が
より深刻になります。もし、IOSTRENGTH ビットを、
IOVDD が高い状態で設定した場合、さらに大きな影響を与え
てしまいます （詳細は表 28 を参照)。
外部水晶発振子
バッファされたリファレンス入力
AD7175-2 は、両方の ADC リファレンス入力に、内蔵レール
to レール高精度ユニティ・ゲイン・バッファを備えています。
このバッファによって高い入力インピーダンスが実現されて
おり、高い出力インピーダンスを持つ信号源を、リファレン
ス入力に直接接続することができます。内蔵リファレンス・
バッファは、内部のスイッチド・キャパシタ・サンプリン
グ・ネットワークを十分にドライブでき、さらにバッファご
との消費電流は公称 2.9 mA は非常に小さい為、リファレンス
回路を簡略化できます。各リファレンス入力バッファ・アン
プは、完全にチョッピングで動作しています。これは、オフ
セット誤差ドリフトと 1/f ノイズを最小限にする為です。 外
部リファレンス電圧、例えば、 ADR445 や、ADR444、
ADR441、使う場合は、内蔵バッファを使う必要はありませ
ん。何故なら、これらは適切にデカップリングされ、リファ
レンス入力を直接駆動できるからです。
クロック源
もし、さらなる高精度・低ジッタのクロック源が必要な場合、
AD7175-2 はマスター・クロック発生用に外部水晶発振子を使
用できます。水晶発振子は、XTAL1 と XTAL2/CLKIO ピンと
の間に接続します。ここで使用する水晶発振子には、16MHz、
10ppm、9pF の性能を持つエプソン-トヨコム製 FA-20H を推
奨します。この部品は表面実装型パッケージ品です。図 56 に
示すように、 水晶発振子が接続されている XTAL1 ピンと
XTAL2/CLKIO ピンとを接続しているパターンに、2 つのコン
デンサを接続します。これらのコンデンサで発振回路の調整
をします。これらのコンデンサは、DGND ピンに接続してく
ださい。2 つのコンデンサの容量は、水晶発振子および
XTAL1 ピン、XTAL2/CLKIO ピンを接続しているパターンの
長さと、そのパターンによって形成される静電容量に依存し
ます。従って、これらコンデンサの容量は、PCB のレイアウ
トと、採用した水晶発振子によって異なります。
AD7175-2
Cx1
*
XTAL1 9
XTAL2/CLKIO 10
•
•
•
内部発振器
外部水晶発振子
外部クロック源
図 56.外部に水晶発振子を接続する
外部水晶発振子回路は、SCLK のクロック・エッジ、SCLK ク
ロック周波数、IOVDD 電圧、水晶発振子の回路レイアウト、
そして使用する水晶発振子に対して敏感です。水晶発振回路
の起動時、SLCK エッジによって引き起こされる妨害によっ
て、水晶発振回路に、ダブル・エッジが入力される可能性が
あります。その結果、水晶発振器の出力電圧が十分に高くな
って、SCLK エッジからの干渉が、ダブル・クロッキングを
引き起こさなくなるまで、不正で無効な変換が行われます。
スタートアップ後、SCLK を与える前に、水晶発振回路の出
力レベルが十分高い値になるようにしておけば、このダブ
ル・クロッキングを避けることができます。
このデータシートに記載されている、出力データレートは、
全てこの 16MHz を基にして作られています。より低いクロッ
ク周波数を使う場合、例えば外部クロック源から信号を供給
する場合は、データシートに記載されている出力データレー
トと比例関係にある周波数を持つクロック源を使ってくださ
い。指定された出力データレートを実現し、特に 50Hz と
60Hz の影響を除去する為には、16MHz のクロックを使って
ください。マスター・クロック源は、表 18 に示してある
ADC モード・レジスタの CLOCKSEL ビット(ビット[3:2])の値
で設定します。AD7175-2 のパワーアップとリセット時、デフ
ォルトで選択されて動作するのは、内部発振器です。低い出
力データレートの場合、SINC3_MAPx ビットを使って、出力
データレートの微調整をすることも可能です。詳細について
は、Sinc3 フィルタ のセクションを参照してください。
これは水晶発振回路の特性であり、こうした現象を避けるた
め、要求される条件下で、最終 PCB レイアウトを使い正常動
作するか、実験に基づいたテストを行うことを推奨します。
外部クロック
AD7175-2 は、外部から供給されるクロックを使うこともでき
ます。 このよう構成を必要とするシステムの場合、外部クロ
ックを XTAL2/CLKIO ピンに接続してください。この構成で
は、XTAL2/ CLKIO ピンは外部からの信号源を受け入れ、IC
内部の AD 変調器へとその信号を導きます。このロジック・
レベルは、IOVDD ピンに与えられている電圧によって決まり
ます。
内部発振器
内部発振器は、16MHz で動作しており、ADC のマスター・ク
ロックとして使用することができます。これは、AD7175-2 の
デフォルト・クロック源で、その精度は、±2.5%と規定され
ています。
Rev.A
*
*DECOUPLE TO DGND.
12468-160
Cx2
AD7175-2 は、公称 16MHz のマスター・クロックを使います。
AD7175-2 は、以下に示す 3 つのうち 1 つをサンプリング・ク
ロックとして用いることができます：
28 / 60
AD7175-2
データシート
デジタル・フィルタ
AD7175-2 は、以下に述べる、柔軟性に富んだ 3 つのフィルタ
を備えており、セトリング時間、ノイズ特性、そしてノイズ
除去性能の最適化が可能です：
ルタです。Sinc3 フィルタのセトリング時間は、常に以下の式
と等しくなります。
•
•
•
図 59 に、Sinc3 フィルタの周波数領域における応答を示しま
す。 Sinc3 フィルタは、広い周波数にわたって良好なロール
オフ特性を持ち、ノッチ周波数帯域の除去に適した、広いノ
ッチ幅を備えています。
tSETTLE = 3/Output Data Rate
Sinc5 + Sinc1 フィルタ
Sinc 3 フィルタ
強化された 50Hz/60Hz 除去フィルタ
SINC5
SINC1
50Hz AND 60Hz
POSTFILTER
0
–10
12468-058
–20
–30
FILTER GAIN (dB)
図 57.デジタル・フィルタ・ブロック図
フィルタと出力データレートは、選択されたセットアップに
対してフィルタ構成レジスタの適切なビットを設定すること
で構成されます。各チャンネルは、異なったセットアップと
使うことができます。従って異なったフィルタと出力データ
レートを使う事ができます。詳細については、レジスタの詳
細 のセクションを参照してください。
–40
–50
–60
–70
–80
–90
–100
–110
SINC5 + SINC1 フィルタ
–120
0
50
100
FREQUENCY (Hz)
Sinc5 + Sinc1 フィルタは、入力マルチプレクサがスイッチン
グするアプリケーションを対象とし、10 kSPS 以下の出力デ
ータレートにおいて、シングル・サイクル・セトリングを実
現しています。Sinc5 ブロックの出力は、最高速の出力データ
レートである 250 kSPS に固定されています。 Sinc1 ブロック
の出力データレートは、最終段の ADC 出力データレートを制
御することで変更することができます。図 58 は、50SPS 出力
データレートでの Sinc5 + Sinc1 フィルタの周波数領域におけ
る応答です。Sinc5 + Sinc1 フィルタは、広い周波数にわたっ
て緩やかなロールオフを持ち、かつ狭いノッチを備えていま
す。
150
12468-060
SINC3
図 59.sinc3 フィルタの応答
Sinc3 フィルタの出力データレートに対する、セトリング時間
と rms ノイズとを、表 21 と 表 22 に示します。Sinc3 フィルタ
の出力データレートの微調整は、 フィルタ設定レジスタの
SINC3_MAPx ビットを設定することで可能です。このビット
を変更すると、このフィルタ設定レジスタから反映された値
で、Sinc3 フィルタのデシメーション・レートを直接変更させ
ます。 また他のすべてのオプション設定は削除されます。シ
ングル・チャンネルの出力データレートは、下記の式で計算
できます。
0
Output Data Rate =
FILTER GAIN (dB)
–20
ここで、
fMOD は、は変調器のレート(MCLK/2) で、その値は、16MHz
MCLK の場合 8MHz です。
FILTCONx[14:0] は、MSB を除いたフィルタ設定レジスタの
内容です。
–40
–60
–80
例えば、FILTCONx[14:0] ビットの値を 5000 に設定し、
SINC3_MAPx をイネーブルすれば、出力データレートとして
50 SPS が得られます。
–120
0
50
100
FREQUENCY (Hz)
150
12468-059
–100
図 58.出力データレート 50SPS における
Sinc5 + Sinc1 フィルタの応答
Sinc5 + Sinc1 フィルタの出力データレートに対応する、セト
リング時間と rms ノイズを、 表 19 と 表 20 に示します。
SINC3 フィルタ
Sinc3 フィルタは、低い出力データレートにおいて、最良のシ
ングルチャンネル・ノイズ特性を実現しています。 それゆえ、
シングル・チャンネル・アプリケーションに最も適したフィ
Rev.A
f MOD
32× FILTCONx[ 14:0]
29 / 60
AD7175-2
データシート
図 61 に、シングル・サイクル・セトリングがイネーブル時、
先ほどと同じステップ波形をアナログ入力に与えた時の波形
を示します。出力が完全にセトリングするには、シングル・
サイクルで済みます。従って RDY 信号によって示される出
力データレートは、設定された出力データレートのフィルタ
におけるセトリング時間と同じになります。
シングル・サイクル・セトリング
AD7175-2 は、ADC モード・レジスタの「SING_CYC」ビッ
トを使って、セトリング・モードの設定ができます。シング
ル・サイクル・セトリングに設定された場合、完全にセトリ
ングしたデータのみを出力します。このモードは、選択され
た出力データレートにおける ADC のセトリング時間に等しく
なるように出力データレートを下げて、シングル・サイクル
でのセトリングを実現しています。SING_CYC ビットは、
Sinc5 + Sinc1 フィルタを使用して出力データレートが 10 kSPS
より低く設定されている場合には影響を与えることはありま
せん。
E
A
ANALOG
INPUT
FULLY
SETTLED
12468-062
ADC
OUTPUT
tSETTLE
図 60 は、シングル・サイクル・セトリングをディスエーブル
にし、Sinc3 フィルタを選択した場合のステップ波形です。入
力のステップ波形が変わっても、出力が最終セトリング値に
到達するには最低限 3 サイクル必要です。
図 61.シングル・サイクル・セトリングモードを使った時の
ステップ入力
ANALOG
INPUT
FULLY
SETTLED
12468-061
ADC
OUTPUT
1/ODR
図 60.シングル・サイクル・セトリングを使わない時の
ステップ入力
表 19.入力バッファをディスエーブル状態にして Sinc5 + Sinc1 フィルタを使った時の、出力データレート、セトリング時間、
及びノイズ
Default Output
Data Rate (SPS);
SING_CYC = 0 and
Single Channel
Enabled 1
250,000
125,000
62,500
50,000
31,250
25,000
15,625
10,000
5000
2500
1000
500
397.5
200
100
59.92
49.96
20
16.66
10
5
12F12F
Output Data Rate
(SPS/Channel);
SING_CYC = 1 or
with Multiple
Channels Enabled1
50,000
41,667
31,250
27,778
20,833
17,857
12,500
10,000
5000
2500
1000
500.0
397.5
200.0
100
59.92
49.96
20.00
16.66
10.00
5.00
Settling
Time1
20 µs
24 µs
32 µs
36 µs
48 µs
56 µs
80 µs
100 µs
200 µs
400 µs
1.0 ms
2.0 ms
2.516 ms
5.0 ms
10 ms
16.67 ms
20.016 ms
50.0 ms
60.02 ms
100 ms
200 ms
Notch
Frequen
cy (Hz)
250,000
125,000
62,500
50,000
31,250
25,000
15,625
11,905
5435
2604
1016
504
400.00
200.64
100.16
59.98
50.00
20.01
16.66
10.00
5.00
Noise
(µV rms)
8.7
7.2
5.5
5
4
3.6
2.9
2.5
1.7
1.2
0.77
0.57
0.5
0.36
0.25
0.19
0.18
0.11
0.1
0.08
0.07
Effective
Resolution with
5 V Reference
(Bits)
20.1
20.4
20.8
20.9
21.3
21.4
21.7
21.9
22.5
23.0
23.6
24
24
24
24
24
24
24
24
24
24
Noise
(µV p-p) 2
65
60
43
41
32
29
22
18.3
12
8.2
5.2
3.2
3
2
1.3
1.1
0.95
0.6
0.45
0.4
0.34
13F13F
Peak-to-Peak
Resolution with
5V Reference
(Bits)
17.2
17.3
17.8
17.9
18.3
18.4
18.8
19.1
19.7
20.2
20.9
21.6
21.7
22.3
22.9
23.1
23.3
24
24
24
24
セトリング時間は、最寄りのマイクロ秒に丸められています。この値は、出力データ・レートとチャンネル・スイッチング・レートを反映していま
す。チャンネル・スイッチング・レート = 1÷セトリング時間
2
1000 サンプル
1
Rev.A
30 / 60
AD7175-2
データシート
表 20 入力バッファをイネーブル状態にして Sinc5 + Sinc1 フィルタを使った時の、出力データレート、セトリング時間、及び
ノイズ
Default Output Data
Rate (SPS);
SING_CYC = 0 and
Single Channel
Enabled 1
250,000
125,000
62,500
50,000
31,250
25,000
15,625
10,000
5000
2500
1000
500
397.5
200
100
59.92
49.96
20
16.66
10
5
14F14F
Output Data Rate
(SPS/Channel);
SING_CYC = 1 or
with Multiple
Channels Enabled1
50,000
41,667
31,250
27,778
20,833
17,857
12,500
10,000
5000
2500
1000
500.0
397.5
200.0
100
59.92
49.96
20.00
16.66
10.00
5.00
Settling
Time1
20 µs
24 µs
32 µs
36 µs
48 µs
56 µs
80 µs
100 µs
200 µs
400 µs
1.0 ms
2.0 ms
2.516 ms
5.0 ms
10 ms
16.67 ms
20.016 ms
50.0 ms
60.02 ms
100 ms
200 ms
Notch
Frequenc
y (Hz)
250,000
125,000
62,500
50,000
31,250
25,000
15,625
11,905
5435
2604
1016
504
400.00
200.64
100.16
59.98
50.00
20.01
16.66
10.00
5.00
Noise
(µV rms)
9.8
8.4
6.4
5.9
4.8
4.3
3.4
3
2.1
1.5
0.92
0.68
0.6
0.43
0.32
0.23
0.2
0.14
0.13
0.1
0.07
Effective
Resolution with
5 V Reference
(Bits)
20
20.2
20.6
20.7
21
21.1
21.5
21.7
22.2
22.7
23.4
23.8
24
24
24
24
24
24
24
24
24
Noise
(µV p-p) 2
85
66
55
49
39
33
26
23
16
10
5.7
3.9
3.7
2.2
1.7
1.2
1
0.75
0.66
0.47
0.32
15F15F
Peak-to-Peak
Resolution
with 5 V
Reference
(Bits)
16.8
17.2
17.5
17.6
18.0
18.2
18.6
18.7
19.3
19.9
20.7
21.3
21.4
22.1
22.5
23
23.3
23.7
23.9
24
24
セトリング時間は、最寄りのマイクロ秒に丸められています。この値は、出力データ・レートとチャンネル・スイッチング・レートを反映していま
す。チャンネル・スイッチング・レート = 1÷セトリング時間
2
1000 サンプル
1
Rev.A
31 / 60
AD7175-2
データシート
表 21 入力バッファをディスエーブル状態にして Sinc3 フィルタを使った時の、出力データレート、セトリング時間、及びノ
イズ
Default Output
Data Rate (SPS);
SING_CYC = 0 and
Single Channel
Enabled 1
250,000
125,000
62,500
50,000
31,250
25,000
15,625
10,000
5000
2500
1000
500
400
200
100
60
50
20
16.67
10
5
16F16F
Output Data Rate
(SPS/Channel);
SING_CYC = 1 or with
Multiple Channels
Enabled1
83,333
41,667
20,833
16,667
10,417
8333
5208
3333
1667
833
333.3
166.7
133.3
66.7
33.33
19.99
16.67
6.67
5.56
3.33
1.67
Settling
Time1
12 µs
24 µs
48 µs
60 µs
96 µs
120 µs
192 µs
300 µs
6 µs
1.2 ms
3 ms
6 ms
7.5 ms
15 ms
30 ms
50.02 ms
60 ms
150 ms
180 ms
300 ms
600 ms
Notch
Frequenc
y (Hz)
250,000
125,000
62,500
50,000
31,250
25,000
15,625
10,000
5000
2500
1000
500
400
200
100
59.98
50
20
16.67
10
5
Noise
(µV rms)
210
28
5.2
4.2
3.2
2.9
2.2
1.8
1.3
0.91
0.56
0.44
0.4
0.25
0.2
0.13
0.13
0.08
0.07
0.06
0.05
Effective
Resolution with
5 V Reference
(Bits)
15.5
18.4
20.9
21.2
21.6
21.7
22.1
22.4
22.9
23.4
24
24
24
24
24
24
24
24
24
24
24
Noise
(µV p-p) 2
1600
200
40
34
26
23
17
14
9.5
6
3.9
2.5
2.3
1.4
1
0.8
0.7
0.42
0.37
0.28
0.21
17F17F
Peak-to-Peak
Resolution with
5 V Reference
(Bits)
12.6
15.6
17.9
18.2
18.6
18.7
19.2
19.4
20
20.7
21.3
21.9
22.1
22.8
23.3
23.6
23.8
24
24
24
24
セトリング時間は、最寄りのマイクロ秒に丸められています。この値は、出力データ・レートとチャンネル・スイッチング・レートを反映していま
す。チャンネル・スイッチング・レート = 1÷セトリング時間
2
1000 サンプル
1
Rev.A
32 / 60
AD7175-2
データシート
表 22.入力バッファをイネーブル状態にして Sinc3 フィルタを使った時の、出力データレート、セトリング時間、及びノイズ
Default Output
Data Rate (SPS);
SING_CYC = 0 and
Single Channel
Enabled 1
250,000
125,000
62,500
50,000
31,250
25,000
15,625
10,000
5000
2500
1000
500
400
200
100
60
50
20
16.67
10
5
18F18F
Output Data Rate
(SPS/Channel);
SING_CYC = 1 or with
Multiple Channels
Enabled1
83,333
41,667
20,833
16,667
10,417
8333
5208
3333
1667
833
333.3
166.7
133.3
66.7
33.33
19.99
16.67
6.67
5.56
3.33
1.67
Settling
Time1
12 µs
24 µs
48 µs
60 µs
96 µs
120 µs
192 µs
300 µs
6 µs
1.2 ms
3 ms
6 ms
7.5 ms
15 ms
30 ms
50.02ms
60 ms
150 ms
180 ms
300 ms
600 ms
Notch
Frequency
(Hz)
250,000
125,000
62,500
50,000
31,250
25,000
15,625
10,000
5000
2500
1000
500
400
200
100
59.98
50
20
16.67
10
5
Noise
(µV rms)
210
28
5.8
4.9
3.8
3.4
2.6
2.1
1.5
1.1
0.71
0.52
0.41
0.32
0.2
0.17
0.15
0.13
0.12
0.1
0.08
Effective
Resolution with
5 V Reference
(Bits)
15.5
18.4
20.7
21
21.3
21.5
21.9
22.2
22.7
23.1
23.7
24
24
24
24
24
24
24
24
24
24
Noise
(µV p-p) 2
1600
210
48
41
30
26
18
16
11
7
4.5
3
2.7
1.8
1.2
1.1
0.83
0.61
0.6
0.55
0.35
19F19F
Peak-to-Peak
Resolution with
5 V Reference
(Bits)
12.6
15.5
17.7
17.9
18.3
18.6
19.1
19.3
19.8
20.4
21.1
21.7
21.8
22.4
23
23.1
23.5
24
24
24
24
セトリング時間 は、最寄りのマイクロ秒に丸められています。この値は、出力データ・レートとチャンネル・スイッチング・レートを反映していま
す。チャンネル・スイッチング・レート = 1÷セトリング時間
2
1000 サンプル
1
Rev.A
33 / 60
AD7175-2
データシート
フィルタの定格セトリング時間とノイズ性能を満足する為に
は、Sinc5 + Sinc1 フィルタを必ず選択してください。出力デ
ータレートに対応する、セトリング時間、50Hz と 60Hz の除
去特性及び rms ノイズを、 表 23 に示します。図 62 から図
69 には、周波数領域における、強化されたフィルタの周波数
領域における応答を示してあります。
強化された 50HZ/60HZ 除去フィルタ
この強化されたフィルタは、50Hz と 60Hz を同時に除去でき
るように設計され、セトリング時間と、50Hz と 60Hz の除去
性能とのトレードオフを行うことができます。 これらのフィ
ルタは、 27.27 SPS まで動作可能で、50 Hz ± 1 Hz と 60Hz ± 1
Hz における干渉信号を最大 90dB 除去できます。これらのフ
ィルタは、 Sinc5 + Sinc1 フィルタ出力に対してのポスト・フ
ィルタとして実装されています。このため、この強化された
表 23 強化されたフィルタを使った時の、出力データレートと、ノイズ、セトリング時間及び除去特性
Output Data Rate
(SPS)
Input Buffers Disabled
27.27
Simultaneous Rejection of
50 Hz ± 1 Hz and 60 Hz ± 1 Hz (dB) 1
Noise
(µV rms)
Peak-to-Peak
Resolution (Bits)
Comments
20F20F
36.67
47
0.22
22.7
図 62 と 図 65 参照
25
40.0
62
0.2
22.9
図 63 と 図 66 参照
20
50.0
85
0.2
22.9
図 64 と 図 67 参照
16.667
60.0
90
0.17
23
図 68 と 図 69 参照
Input Buffers Enabled
27.27
1
Settling
Time
(ms)
36.67
47
0.22
22.7
図 62 と 図 65 参照
25
40.0
62
0.22
22.7
図 63 と 図 66 参照
20
50.0
85
0.21
22.8
図 64 と 図 67 参照
16.667
60.0
90
0.21
22.8
図 68 と 図 69 参照
マスター・クロック = 16.00 MHz
Rev.A
34 / 60
AD7175-2
0
–10
–10
–20
–20
–30
–30
–40
–50
–60
–50
–60
–70
–70
–80
–80
–90
–90
–100
0
100
200
300
400
500
600
FREQUENCY (Hz)
–100
40
55
60
65
70
0
–10
–10
–20
–20
FILTER GAIN (dB)
–30
–40
–50
–60
–30
–40
–50
–60
–70
–70
–80
–80
0
100
200
300
400
500
600
FREQUENCY (Hz)
–100
40
12468-065
–100
45
50
55
60
65
70
FREQUENCY (Hz)
12468-066
–90
–90
図 66. 25 SPS ODR, 40 ms セトリング時間
図 63. 25 SPS ODR, 40 ms セトリング時間
0
0
–10
–10
–20
–20
–30
FILTER GAIN (dB)
–40
–50
–60
–30
–40
–50
–60
–70
–70
–80
–80
–90
–90
0
100
200
300
400
500
FREQUENCY (Hz)
600
–100
40
12468-067
–100
45
50
55
60
65
FREQUENCY (Hz)
図 67. 20 SPS ODR, 50 ms セトリング時間
図 64. 20 SPS ODR, 50 ms セトリング時間
35 / 60
70
12468-068
FILTER GAIN (dB)
50
図 65. 27.27 SPS ODR, 36.67 ms セトリング時間
0
Rev.A
45
FREQUENCY (Hz)
図 62. 27.27 SPS ODR, 36.67 ms セトリング時間
FILTER GAIN (dB)
–40
12468-064
FILTER GAIN (dB)
0
12468-063
FILTER GAIN (dB)
データシート
データシート
0
–10
–20
–20
–30
–30
–40
–50
–60
–40
–50
–60
–70
–70
–80
–80
–90
–90
–100
0
100
200
300
400
500
FREQUENCY (Hz)
600
–100
40
50
55
60
65
FREQUENCY (Hz)
図 68.16.667 SPS ODR, 60 ms セトリング時間
Rev.A
45
図 69.16.667 SPS ODR, 60 ms セトリング時間
36 / 60
70
12468-070
FILTER GAIN (dB)
0
–10
12468-069
FILTER GAIN (dB)
AD7175-2
AD7175-2
データシート
動作モード
AD7175-2 は、ADC モード・レジスタとインターフェース・
モード・レジスタで設定可能な、数種類の動作モードを備え
ています (詳細は、 表 27 と 表 28 を参照）。以下にそれらの
モードについて、それぞれ詳細を説明します。
•
•
•
•
•
•
レジスタの内容は必要に応じて何回も 読み出すことが可能で
すが、次の変換の完了時にデータ・レジスタをアクセスして
しまうことがないように注意する必要があります。もしこの
時点でアクセスすると、新しい変換ワードが失われてしまい
ます。
連続変換モード
連続読み出しモード
シングル変換モード
スタンバイ・モード
パワーダウン・モード
3 種類のキャリブレーション・モード
いくつかのチャンネルがイネーブルになると、ADC はイネー
ブル状態にあるチャンネルを自動的に巡回し、各チャンネル
のデータ変換を行います。全チャンネルの変換が終了すると、
最初のチャンネルに戻って、再度巡回して変換を行います。
チャンネルのデータ変換は、最も番号の小さいチャンネルか
ら、最も番号の大きいチャンネルへ、順番に行われます。デ
ータ・レジスタは、変換が可能な状態になるたび、すぐさま
アップデートされます。DOUT/RDY 出力は、新しい変換結果
がそろうたびに、ロー・レベルになります。ADC がイネーブ
ル状態にある次のチャンネルの変換を行っている間に、変換
結果を読み取ってください。
連続変換モード
E
連続変換モードは、パワーアップ時のデフォルトのモードで
す AD7175-2 は、連続で変換を行い、ステータス・レジスタ
の RDY ビットは変換が完了する毎にロー・レベルになりま
す。 CS がロー・レベルであれば、 変換が完了したとき、
DOUT/RDY 出力もロー・レベルになります。変換結果を読み
出すときは、コミュニケーション・レジスタに書き込みを行
って、次の動作がデータ・レジスタからの読み出しであるこ
とを指定します。データ・レジスタからデータ・ワードを読
み出すと、 DOUT/RDY ピンがハイ・レベルになります。この
A
E
A
E
A
A
A
インターフェース・モード・レジスタの DATA_STAT ビット
が 1 に設定されている場合、 データ・レジスタが読まれる度
に、ステータス・レジスタの内容に変換されたデータが付加
されて一緒に出力されます。 ステータス・レジスタは、変換
を行ったチャンネルの情報を表示します。
E
A
A
E
A
A
CS
0x44
0x44
DIN
DATA
SCLK
図 70.連続変換モード
Rev.A
DATA
12468-071
DOUT/RDY
37 / 60
AD7175-2
データシート
連続読み出しモードをイネーブルにするには、インターフェ
ース・モード・レジスタの CONTREAD ビットを設定します。
このビットが設定されると、シリアル・インターフェースが
できるのは、データ・レジスタからのデータを読み出しする
ことのみになります。連続読み出しモードから抜け出すに
は、 RDY がロー・レベルのとき、ダミーの ADC データ・レ
ジスタ・コマンド（0x44）を送信してください。もしく
は、 CS = 0 かつ DIN = 1 のとき、64 個の SCLK を送って、ソ
フトウエア・リセットを行ってください。この動作で、ADC
と全てのレジスタの内容がリセットされます。これらは、イ
ンターフェースが連続読み出しモードになった後、このイン
ターフェースが認識する唯一のコマンドです。したがって、
命令がデバイスに書き込まれるまで、連続読み出しモードで
は DIN をロー・レベルに維持しておく必要があります。
連続読み出しモード
連続読み出しモードでは、ADC データを読みだす際に、毎回
コミュニケーション・レジスタへの書き込みを行う必要が無
くなります。RDY が変換終了を示すためにロー・レベルにな
った後に、読み出しに必要とされる数の SCLK を ADC に与え
るだけです。変換結果を読み出すと、DOUT/RDY はハイ・レ
ベルに戻り、次の変換結果が得られるまでこのハイ・レベル
を維持します。このモードでは、データは一度の変換で 1 回
しか読み出すことができません。また、 次の変換が完了する
前に、データ・ワードを全て読み出すように注意する必要が
あります。もし変換データを、次回の変換が完了する前に読
み出さなかった場合、 もしくは AD7175-2 に与えるシリア
ル・クロック数が、データを読み出すには足りなかった場合
は 、シリアル出力レジスタは、次の変換が完了する前にすぐ
リセットされ、新たな変換データがシリアル出力レジスタに
格納されます。連続読み出しモードを使うためには、ADC は
連続変換モードとして設定しなければなりません。
E
A
A
E
A
A
E
A
A
E
A
A
もし、複数の ADC チャンネルがイネーブルで、DATA_STAT
ビットがインターフェース・モード・レジスタ内で設定され
ていれば、データにステータス・ビットが付加された状態で
各チャンネルのデータが順番に出力されます。ステータス・
レジスタは、変換を行ったチャンネルの情報を表示します。
CS
0x02
0x0080
DIN
DATA
SCLK
図 71.連続読み出しモード
Rev.A
DATA
DATA
12468-072
DOUT/RDY
38 / 60
AD7175-2
データシート
シングル変換モード
ベルを維持します。有効な変換データが得られたら、ただち
に DOUT/RDY 出力はロー・レベルになります。続いて ADC
は、次のチャンネルを選択し、変換を開始します。この変換
データは、次の変換が行われている間に、必ず読み出してく
ださい。次の変換が終了すると、ただちにデータ・レジスタ
が更新されます。それゆえ、変換データを読むための期間は
限られています。ADC は、選択されたチャンネルのシングル
変換を行った後、スタンバイ・モードに戻ります。
E
シングル変換モードでは、AD7175-2 は、一度だけ変換を行い、
変換が終了するとスタンバイ・モードに移行します。変換が
完了すると、 RDY 出力はロー・レベルになります。データ・
レジスタから、データ・ワードが読まれたあと、DOUT/RDY
ピンはハイ・レベルになります。DOUT/RDY ピンがハイ・レ
ベルになっていても、データ・レジスタの内容は、必要に応
じて複数回読み出すことができます。
E
A
A
E
A
A
E
A
A
もし、いくつかのチャンネルがイネーブルになっていれば、
ADC はイネーブル状態にあるチャンネルを自動的に巡回し、
各チャンネルもデータ変換動作を行います。 変換が開始され
ると、DOUT/RDY ピンがハイ・レベルになり、CS がロー・
レベルのままであれば、有効な変換が完了するまでハイ・レ
E
A
E
A
A
A
A
A
もし、インターフェース・モード・レジスタの DATA_STAT
ビットが 1 にセットされた場合、データ・レジスタが読みだ
されるたびに、ステータス・レジスタの内容が変換結果と一
緒に出力されます。 ステータス・レジスタの下位 LSB4 ビッ
トは、変換を行ったチャンネルを表示します。
CS
0x01
0x8010
0x44
DIN
DATA
12468-073
DOUT/RDY
SCLK
図 72.シングル変換モード
Rev.A
39 / 60
AD7175-2
データシート
スタンバイおよびパワーダウン・モード
スタンバイ・モードでは、ほとんどの回路ブロックがパワー
ダウンします。しかし LDO はレジスタの内容を保持するため、
動作状態を維持します。もし内部リファレンス電圧がイネー
ブルであれば、こちらも動作状態を維持します。また外部水
晶発振子が選択されている場合も、動作状態を維持します。
スタンバイ・モードでレファレンス電圧をパワーダウンさせ
るには、ADC モード・レジスタの REF_EN ビットを 0 に設定
して下さい。クロックをスタンバイ・モードでパワーダウン
させるには、ADC モード・レジスタの CLOCKSEL ビットを
00（内蔵発振器を使う）に設定してください。
 0.75 × VIN

Gain
Data = 
+ 0 x 800000
× 2 23 − (Offset − 0 x 800000) ×
0
x
400000
V
REF


キャリブレーションを開始するには、 ADC モード・レジスタ
にある、MODE ビットにそれぞれのキャリブレーション・モ
ードに対応する値を書き込みます。キャリブレーションを起
動すると、DOUT/RDY ピンと 、 ステータス・レジスタ
の RDY ビットがハイ・レベルになります。キャリブレーシ
ョンが完了すると、対応するオフセット及びゲイン設定レジ
スタの内容が更新され、 ステータス・レジスタの RDY ビッ
トがリセットされます。また、 RDY 出力ピンがロー・レベ
ルにも戻り ます。但し、 CS がロー・レベルでなければなり
ません。その後 AD7175-2 はスタンバイ・モードに復帰しま
す。
E
A
E
A
A
E
A
A
E
A
A
E
パワーダウン・モードでは、LDO を含むすべての回路ブロッ
クへの電源供給が止まります。この時、全てのレジスタの内
容は失われ、GPIO 出力は、スリーステートになります。 偶
発的にパワーダウン・モードに入らないようにするため、最
初に ADC がスタンバイ・モードになるようにしてください。
パワーダウン・モードから抜け出すには、 CS = 0、DIN = 1 の
状態で、64 個の SCLK が必要です。これはシリアル・インタ
ーフェースによるリセットを意味します。LDO がパワーアッ
プするまでの猶予を与えるため、次の連続したシリアル・イ
ンターフェース・コマンドの発行まで、500μs の遅延時間を
与える事を推奨します。
A
内部オフセット・キャリブレーション中、選択された正側ア
ナログ入力ピンは切り離され、AD 変調器入力と選択された
負側アナログ入力ピンとが内部で短絡されます。この理由か
ら、選択された負アナログ入力ピンに与えられている電圧は、
許される上限を超えていないことと、そのピン周辺に過剰な
ノイズや干渉がないことを確認してください。
E
A
A
A
システム・キャリブレーションでは、キャリブレーション・
モードを起動する前に、システム・ゼロスケール（オフセッ
ト）用の電圧、およびシステム・フルスケール（ゲイン）用
の電圧が、ADC のピンに与えられていることが前提です。こ
の結果、ADC に対する外部誤差要因が排除できます。
図 19 に、スタンバイ・モードからの復帰時（REF_EN = 0 か
ら 1 に設定）と、パワーダウン・モードからの復帰時におけ
る内部リファレンス電圧のセトリング時間を示します。
キャリブレーション
AD7175-2 は、全てのオフセット及ゲイン誤差を排除するため
に、2 ポイント・キャリブレーションを実施します。以下の 3
つのキャリブレーション・モードが、セットアップ毎のオフ
セットとゲイン誤差を除去 するために提供されています。
動作ポイントの観点からは、キャリブレーションはもう 1 つ
の ADC 変換のように扱う必要があります。必要に応じて、
オフセット・キャリブレーションは、常にフルスケール・キ
ャリブレーションの前に行うようにして下さい。ステータ
ス・レジスタの RDY ビットをモニタするようにシステム・
ソフトウエアを設定するか、もしくは DOUT/RDY ピンをモ
ニタし、ポーリング・シーケンスまたは割り込みをトリガと
するルーチンによってキャリブレーションの完了を調べます。
全てのキャリブレーションは、ある程度の時間がかかります。
その時間は、選択されたフィルタのセトリング時間と、出力
データレートと等しくなります。
E
A
A
E
A
•
•
•
内部ゼロスケール・キャリブレーション
システム・ゼロスケール・キャリブレーション
システム・フルスケール・キャリブレーション
内部のフルスケール・キャリブレーションは備えていません。
何故なら、工場出荷時にキャリブレーションされているから
です。
キャリブレーション中は、1 チャンネルのみアクティブにな
ります。各変換後、ADC の変換結果は、データ・レジスタ書
き込む前に ADC キャリブレーション・レジスタのデータを使
って補正されます。
オフセット設定レジスタのデフォルト値は、0x800000、ゲイ
ン設定レジスタの公称値は 0x555555 です。ADC ゲインのキ
ャリブレーション範囲は、0.4 × VREF から 1.05 × VREF です。以
下の式が、その計算に使われます。ユニポーラ・モードの場
合、ADC ゲイン誤差とオフセット誤差を含めないとすると、
データとゲイン・オフセットとの理想的な関係式は以下のよ
うになります。

 0.75 × V
Gain
IN
×2
Data = 
× 2 23 − ( Offset − 0 x 800000 )  ×
 0 x 400000
 V
REF


バイポーラ・モードの場合、ADC ゲイン誤差とオフセット誤
差を含めないとすると、（データとゲイン・オフセットとの）
理想的な関係式は以下のようになります。
Rev.A
40 / 60
A
内部オフセット・キャリブレーション、システム・ゼロ・キ
ャリブレーションそして、システム・フルスケール・キャリ
ブレーションは、どの出力データレートでも実行できます。
最も低い出力データレートを使ってキャリブレーションを行
うと、精度の高いキャリブレーション結果を得ることができ、
かつ全ての出力データレートに対しても、高精度のキャリブ
レーションデータが得られます。あるチャンネルのリファレ
ンス電圧が変更された場合、新たなオフセット・キャリブレ
ーションが必要です。
オフセット誤差は、Typical 値で ±40 µV であり、オフセッ
ト・キャリブレーションを行うと、ノイズと同等レベルにま
で減少させることができます。ゲイン誤差は、工場出荷時に
周囲温度でキャリブレーションされています。工場出荷時の
キャリブレーションによるゲイン誤差は、Typical 値で FSR の
±35ppm です。
AD7175-2 は、内蔵キャリブレーション・レジスタへのアクセ
スを許可しており、マイクロプロセッサがデバイスのキャリ
ブレーション係数を読み出し、そのキャリブレーション係数
を書き込むこともできます。内部もしくは自己キャリブレー
ション時以外は、オフセット設定レジスタとゲイン設定レジ
スタの読み書きはいつでも行えます。
AD7175-2
データシート
デジタル・インターフェース
AD7175-2 のプログラムできる機能は、SPI シリアル・インタ
ーフェース経由で設定します。AD7175-2 のシリアル・インタ
ーフェースは、以下の 4 つの信号線で構成されています。CS、
DIN、SCLK、そして DOUT/RDYです。DIN 入力は、 内蔵レ
ジスタにデータを転送するときに使われ、DOUT 出力は、内
蔵レジスタからデータを読み出すときに使われます。SCLK
はデバイスへのシリアル・クロック入力で、すべてのデータ
転送は、DIN 入力であっても DOUT 出力であっても、SCLK
信号を基準として発生します。
するためには、レジスタ・データのリードバックを行い、チ
ェックサムの確認を行って下さい。
E
A
E
A
A
DOUT/RDY ピンは、出力がロー・レベルになることで、デー
タ・レディ信号としても機能します。その条件は、データ・
レジスタ内へ新しいデータ・ワードが格納され、CS がロー・
レベルが入力された時です。データ・レジスタからのデータ
読み出しが完了すると、 RDY 出力はハイ・レベルになって
リセットされます。 RDY 出力は、データ・レジスタの更新
前にもハイ・レベルになり、デバイスからの読み出しができ
ないことを表示して、レジスタの更新中にデータが読み出さ
れることを防止します。 RDY 出力がロー・レベルになる前
に、データ・レジスタからの読み出しは避けるようにして下
さい。データの読み出しが出来ない事を確認する最良の方法
は、 RDY 出力をモニタすることです。 RDY 出力がロー・レ
ベルになれば、ただちにデータ・レジスタの読み取りを開始
し、十分な SCLK のクロック数が存在していることが確認で
きれば、次回の変換結果が得られる前に、読み出しが完了し
ていることを意味します。CS はデバイスを選択するときに使
いますが、シリアル・バスに複数のデバイスが接続されてい
るシステムでは、 この信号で AD7175-2 を選択することがで
きます。
E
A
A
E
A
A
E
x8 + x2 + x + 1
データ読み出し時は、この多項式か、より簡単な排他的論理和
（XOR）関数を選択することができます。XOR 関数を使った
チェックサムは、多項式ベースのチェックサムに比べると、ホ
スト・マイクロコントローラ上で、より短い時間で処理できま
す。インターフェース・モード・レジスタ内の CRC_EN ビット
で、チェックサムを有効、もしくは無効にし、有効の場合は多
項式によるエラー・チェックを使うか、XOR を使ったシンプ
ルなエラー・チェックを使うかの選択できます。
A
A
チェックサムは、読み出しと書き込みの各々のデータ交換ト
ランザクションの最後に付加されます。読み込みトランザク
ションは、8 ビットのコマンド・ワードと 8 から 24 ビットの
データを使って計算されます。書き込みトランザクションは、
8 ビットのコマンド・ワードと 8 から 32 ビットのデータを使
って計算されます。図 73 と 図 74 に、SPI での読み出しおよ
び書き込みトランザクションを、それぞれ示します。
E
A
A
E
A
A
E
E
A
A
データ書き込み時の CRC チェックサムの計算は、以下の多項
式を用いています。
A
A
8-BIT COMMAND
UP TO 24-BIT INPUT
8-BIT CRC
CS
DATA
CRC
CS
E
A
DIN
12468-074
A
SCLK
図 2 と 図 3 に、AD7175-2 に CS が接続されている場合のイン
ターフェースで、このデバイスを選択するためのタイミング
図を示します。図 2 は、 AD7175-2 からのデータ読み出し動作
のタイミング図で、図 3 AD7175-2 のデータ書き込み動作の
タイミング図です。最初の読み出し動作を行ったあと、RDY
出力がハイ・レベルに戻った後でも、データ・レジスタから
の読み出し操作を複数回行うことができます。しかしながら、
次回の出力データの更新が発生する前には、読み出し動作が
完全に終了していることを確認して下さい。ただし連続読み
出しモードでは、データ・ワードは 1 変換につき 1 回しか読
み出すことができません。
E
A
E
A
図 73.CRC 付き SPI 書き込みトランザクション
8-BIT COMMAND
UP TO 32-BIT INPUT
8-BIT CRC
CS
A
CS をロー・レベルに固定すれば、シリアル・インターフェー
スは、3 線インターフェースで動作可能です。この場合、
SCLK、DIN、 DOUT/RDY の各ピンを使って、AD7175-2 との
通信を行います。通信の終了は、ステータス・レジスタ
の RDY ビットをモニタすることでも可能です。
DIN
DOUT/
RDY
CMD
DATA
CRC
E
A
SCLK
12468-075
A
E
A
A
図 74.CRC 付き SPI 読み出しトランザクション
E
A
A
CS = 0 かつ DIN = 1 の状態で、 64 個の SCLK 信号を書き込む
と AD7175-2 をリセットできます。リセットにより、インタ
ーフェースをコミュニケーション・レジスタに対する書き込
み動作待ちの状態に戻します。この動作により、すべてのレ
ジスタ値がそれぞれのパワーオン時の値にリセットされます。
リセット後、シリアル・インターフェースの書き込みをする
前に、500 µs の待ち時間が必要です。
E
A
A
チェックサム保護
AD7175-2 は、インターフェースの信頼性を向上するために、
チェックサム・モードを使うことができます。 チェックサム
を使うと、レジスタには有効なデータのみが書き込まれ、検
証済みのレジスタからのデータ読み出しが可能になります。
もし、レジスタへの書き込み時にエラーが起こったなら、ス
テータス・レジスタ内の CRC_ERROR ビットがセットされま
す。レジスタへの書き込みが正常に行われたかどうかを確認
Rev.A
41 / 60
連続読み出しモードがアクティブで、もしチェックサム保護
がイネーブルであれば、データ・トランザクションごとに、
暗黙のデータ読み込みコマンド、0x44 が存在します。従って、
チェックサムの計算時、このコマンドを必ず考慮しなければ
なりません。 これにより、ADC のデータが 0x000000 であっ
たとしても、ゼロのチェックサム値にならないことを保証し
ています。
AD7175-2
データシート
項式の MSB が、データの最も左にあるロジック 1 と合うよう
に、多項式値の位置決めします。新規かつ短い数値を作るた
め、排他的論理和 (XOR)関数をデータに適応します。 再度、
多項式の MSB が、得られたデータの最も左にあるロジック 1
と合うように、多項式の値の位置決めします。 このプロセス
は、元データが多項式の値よりも小さくなるまで繰り返され
ます。これは 8 ビットのチェックサムです。
CRC の計算
多項式
8 ビット幅のチェックサムは、以下の多項式で生成します。
x8 + x2 + x + 1
チェックサム生成時、データは 8 ビットごとに左側にシフト
され、8 ビットのロジック 0 で終わる数値を生成します。多
24 ビット・ワードに対する多項式による CRC 計算例 0x654321 (8 個のコマンド・ビットと 16 ビット・データ）
この例では、多項式ベースのチェックサムを使い、8 ビットのチェックサムを計算します。詳細は以下。
I 初期値 011001010100001100100001
8
2
x +x +x+1
01100101010000110010000100000000
8 ビット左にシフト
=
多項式
100000111
100100100000110010000100000000
XOR 結果
100000111
多項式
100011000110010000100000000
XOR 結果
100000111
多項式
11111110010000100000000
XOR 結果
100000111
多項式 の値
1111101110000100000000
XOR 結果
100000111
多項式 の値
111100000000100000000
XOR 結果
100000111
多項式 の値
11100111000100000000
XOR 結果
100000111
多項式 の値
1100100100100000000
多項式 の値
100000111
100101010100000000
XOR 結果
100000111
多項式 の値
101101100000000
100000111
1101011000000
100000111
101010110000
100000111
1010001000
100000111
10000110
Rev.A
XOR 結果
XOR 結果
多項式 の値
XOR 結果
多項式 の値
XOR 結果
多項式 の値
XOR 結果
多項式 の値
チェックサム = 0x86.
42 / 60
AD7175-2
データシート
排他的論理和の計算
元データをバイトごとに分離して、それぞれのバイトに XOR 演算を行って、8 ビット幅のチェックサムを生成します。
24 ビット・ワードに対する XOR を使った CRC 計算例 0x654321 (8 個のコマンド・ビットと 16 ビット・データ）
前の例と同じ例を使うとして、以下の 3 バイトに分割できます：0x65、0x43、0x21
01100101
0x65
01000011
0x43
00100110
XOR 結果
00100001
0x21
00000111
CRC
Rev.A
43 / 60
AD7175-2
データシート
内蔵機能
AD7175-2 は、多くのアプリケーションにおいて有用性を向
上させることができる、いくつかの内蔵機能を備えています。
汎用 I/O
AD7175-2 は 2 つの汎用デジタル入出力ピンを備えています：
GPIO0 と GPIO1 です。これらは、GPIOCON レジスタ内の
IP_EN0/IP_EN1 ビットまたは OP_EN0/OP_EN1 ビットを使っ
てイネーブルします。 GPIO0 もしくは GPIO1 ピンが入力とし
て有効であるとき、GP_DATA0 もしくは GP_DATA1 ビット
に ピンのロジック・レベルがそれぞれ格納されます。GPIO0
もしくは GPIO1 ピンが、出力としてイネーブルであるとき、
GP_DATA0 もしくは GP_DATA1 のビット値は、対応する各
ピンの出力ロジック・レベルになります。 これらのロジッ
ク・レベルは、AVDD1 と AVSS とを基準にしています。 従
って、出力電圧振幅は、5V もしくは 3.3V です。どちらの値
になるかは、（AVDD1 − AVSS）に印加される値で決まりま
す。
このノイズ特性への影響は、変換時間と比較した遅延時間の
長さに依存します。遅延時間を吸収できるのは、出力データ
レートが 、10 kSPS 以下の時です。ただし例外があって、以
下の 4 つのレートでは、遅延時間を全く吸収できません。そ
れらは、397.5 SPS、59.92 SPS、49.96 SPS、そして 16.66 SPS
です。
16 ビット/24 ビット変換
デフォルトで、AD7175-2 は 24 ビットでデータ変換を行いま
す。しかしながら 、データ幅を 16 ビットに減らして出力さ
せることもできます。 インターフェース・モード・レジスタ
の WL16 ビットを 1 に設定すると、すべての変換データは、
16 ビットに丸められます。24 ビット幅でデータを出力させる
には、このビットをクリアしてください。
DOUT_RESET
シリアル・インターフェースは、共有の DOUT/RDY ピンを
使います。デフォルトでこのピンは、 RDY 信号の出力ピン
です。データ読み出しの期間中、このピンは指定されたレジ
スタを出力します。読み出し終了後、ある短い時間 (t7)経過し
たら、 このピンは、 RDY 信号の出力ピンに復帰します。し
かしながら、この時間は、幾つかのマイクロコントローラに
とっては、短すぎるかもしれません。インターフェース・モ
ード・レジスタの DOUT_RESET ビットを 1 に設定して、 CS
ピンがハイ・レベルになるまで、この時間を引き延ばすこと
が出来ます。これは、CS を、各読み出し動作を考慮し、シリ
アル・インターフェースのトランザクションを完了するため
使う様にしなければならないことを意味します。
E
A
E
SYNC/ERROR ピンは、汎用出力としても使うことができます。
GPIOCON レジスタ内の、ERR_EN ビットが 11 に設定される
と、SYNC/ERROR ピンが汎用出力として動作します。この構
成では、GPIOCON レジスタの ERR_DAT ビットが、 ピンの
出力ロジック・レベルを決めます。このロジック・レベルは、
IOVDD と DGND を基準としています。
E
E
A
A
A
E
E
A
A
A
A
A
A
E
A
A
E
A
A
GPIO と SYNC/ERROR ピンが、汎用出力に設定されると、そ
の出力はアクティブ・プルアップになります。
A
E
E
A
A
A
E
A
外部マルチプレクサの制御
チャンネル数を増やすために、外部マルチプレクサを使う場
合は、外部マルチプレクサのロジック・ピンを、 AD7175-2
GPIOx ピンを使って制御できます。 MUX_IO ビットをセット
すると、GPIOｘが ADC によって制御されます。従って、
ADC に同期してチャンネル変更が可能となり、同期を行うた
めに別の回路を用意する必要はありません。
A
同期
ノーマル同期
GPIOCON レジスタ内の SYNC_EN ビットを 1 に設定する
と、 SYNC/ERROR ピンは、同期用ピンとして機能しま
す。SYNC入力を使うと、同じデバイスにおける他の設定に
対して影響を与えることなく、変調器とデジタル・フィルタ
とをリセットできます。この機能は、外部から指定できる既
知のタイミング、すなわち SYNC 入力の立ち上がりエッジか
ら、アナログ入力のサンプル・データ取得を開始できま
す。 SYNC 入力は、同期が確実に行われることを担保するた
め、最低でもマスター・クロック 1 周期以上はロー・レベル
にしてください。
E
E
A
A
A
A
E
A
A
遅延
AD7175-2 がサンプリングを行う前に、プログラマブルな遅延
を挿入することが可能です。これにより、外部アンプやマル
チプレクサの出力がセトリングするまで待つことができ、こ
れらの素子に対する要求特性を緩和することが可能です。8
つのプログラマブルな遅延設定ができ、その範囲は 0 µs から
1 ms です。この設定は、 ADC モード・レジスタ(アドレス
0x01、ビット[10:8]）を使います。
E
A
A
E
A
A
複数の AD7175-2 を、共通のマスター・クロックで動作させて
同期動作を実現し、それらデバイスのデータ・レジスタを同
時に更新することが可能です。この動作は通常、各 AD7175-2
がキャリブレーションを実行するか、キャリブレーション・
レジスタにキャリブレーション係数をロードした後に完了し
ます。SYNC 入力の立ち下がりエッジで、デジタル・フィル
タとアナログ変調器がリセットされて AD7175-2 は、あらかじ
め決められた状態に置かれ変換はスタートしません。SYNC
入力がロー・レベルである限り、 AD7175-2 は、この状態を維
持します。SYNC の立ち上がりエッジで、変調器とフィルタ
はリセット状態を抜け出し、次のマスター・クロックのエッ
ジで、デバイスは再び入力サンプルの取得を開始します。
もし、ディレイが 0μs より大きな値が選択され、ADC モー
ド・レジスタの HIDE_DELAY ビットが 0 に設定されると、
選択された出力データレートに関わらず、このディレイ値が
そのまま変換時間に加えられます。
E
Rev.A
A
A
Sinc5 + Sinc1 フィルタを使う場合は、このディレイを見えな
くする（内包させる）ことも可能です。つまりディレイを有
効にしない場合の出力データレートと同じ出力データレート
にすることができます。IHIDE_DELAY ビットが 1 に設定さ
れ、選択された遅延時間が、変換時間の半分より短い場合、
デジタル・フィルタが行うアベレージの回数を減らすことに
よって、この遅延時間は、変換時間の中に内包されてしまい
ます。これにより変換時間は変わりませんが、ノイズ特性に
影響を与える恐れがあります。
E
A
E
A
44 / 60
A
A
AD7175-2
データシート
このデバイスは、SYNC のロー・レベルからハイ・レベルへ
の遷移に続くマスター・クロックの立ち下がりエッジで、リ
セット状態から抜け出します。従って、複数のデバイスを同
期動作させる時は、すべてのデバイスがマスター・クロック
の立ち下がりエッジで確実にサンプリングすることを担保す
るため、マスター・クロックの立ち上がりエッジで SYNC ピ
ンをハイ・レベルにします。SYNCピンが、十分な時間が取
れずにハイ・レベルになった場合、デバイス間でマスター・
クロック 1 周期分の時間差を持つ可能性があります。すなわ
ち、デバイスごとの変換の瞬間が、最大マスター・クロック
1 周期分の差が生じることがあります。
CRC_ERROR
E
A
A
もし、書き込み動作時に付加された CRC の値が、送られた情
報と一致しなかった場合、CRC_ERROR フラグがセットされ
ます。このフラグは、ステータス・レジスタが読まれたこと
が分かると、ただちにリセットされます。
E
A
A
REG_ERROR
E
A
A
このフラグは、インターフェース・モード・レジスタの
REG_CHECK ビットと組み合わせて使用します。
REG_CHECK ビットが設定されると、 AD7175-2 は、内部レ
ジスタの値をモニタします。もしあるビットが変化すると、
REG_ERROR ビットがセットされます。従って、内部レジス
タへの書き込みを行う際には、インターフェース・モード・
レジスタの REG_CHECK ビットが 0 に設定されていることを
確認してください。レジスタ書き込みで更新されると、
REG_CHECK ビットを 1 に設定できます。AD7175-2 は、内部
レジスタのチェックサムを計算します。もし、1 つでもレジ
スタの値が変化していたなら、REG_ERROR ビットがセット
されます。エラーが検出されたら、ステータス・レジスタの
REG_ERROR ビットをクリアするため、REG_CHECK ビット
を必ず 0 に設定してください。なお、このレジスタ・チェッ
ク機能はデータ・レジスタ、ステータス・レジスタ、インタ
ーフェース・モード・レジスタをモニタしていません。
SYNC 入力は、ノーマル同期モードの時、1 チャンネルの対
しての変換開始コマンドとしても使うことができます。この
モードでは、 SYNC 入力の立ち上がりエッジで変換が開始さ
れ、変換完了時、RDY の立ち下がりエッジが出現して変換完
了を知らせます。フィルタのセトリング時間は、各データ・
レジスタの更新ごとに、必要です。変換完了後、次の変換を
開始する信号を待ち受けるため、 SYNC をロー・レベルにし
ています。
E
A
A
E
A
A
E
A
A
E
A
A
オルタネート同期
このモードでは、AD7175-2 の複数チャンネルがイネーブルに
なっている時、SYNCピンが変換開始コマンドとして機能し
ます。インターフェース・モード・レジスタの ALT_SYNC ビ
ットを 1 に設定すると、オルタネート同期が起動しま
す。 SYNC がロー・レベルになると、ADC は現状のチャン
ネルの変換を完了し、順番で決められた次のチャンネルを選
択します。続いて ADC は、この次のチャンネルの変換が開始
できることを許可する SYNCがハイ・レベルになるまで待機
します。RDY ピンは、現状のチャンネルの変換が完了すると
ロー・レベルになります。
そして、その変換に対応するデータ・レジスタが更新されま
す。すなわち、SYNC コマンドを使うと、現状選択されてい
るチャンネルのサンプリングに影響を与えませんが、順番で
決められた次のチャンネルの変換が行われる瞬間を制御する
ことができます。
E
A
ERROR 入力/出力
GPIOCON レジスタ内の SYNC_EN ビットを 1 に設定する
と、SYNC/ERROR ピンは、入力/出力ピン、もしくは汎用出
力ピンとして機能します。GPIOCON レジスタの ERR_EN ビ
ットが、このピンの機能を決めます。
E
A
A
E
E
A
ERR_EN を 10 に設定した場合、 SYNC/ERROR このピンは、
オープン・ドレインのエラー出力、すなわち、ERRORとなり
ます。ステータス・レジスタ内の 3 つのエラー・ビット
（ADC_ERROR、CRC_ERROR、REG_ERROR) は、論理和
（OR）をとられ、反転された上で、ERROR 出力に反映され
ます。それゆえ、ERROR出力に、エラーの発生が表示されま
す。エラーの原因を特定するには、ステータス・レジスタを
読み込んで下さい。
E
A
E
A
A
A
A
E
A
A
E
A
A
A
A
A
E
A
E
A
A
E
A
A
E
A
A
オルタネート同期は、いくつかのチャンネルがイネーブルに
なっている時のみ、使用することができます。1 つのチャン
ネルのみイネーブルになっている場合は、このモードの使用
は推奨されません。
ERR_EN を 01 に設定すると、SYNC/ERROR ピンは、エラー
入力ピン、すなわち ERRORとなります。他の部品のエラー・
ピンを、AD7175-2 の ERROR 入力に接続すると、AD7175-2
は、デバイス自身もしくは、接続されている外部部品でエラ
ーが起きたことを検知して表示します。ERRORピンの値は反
転され、ADC からの変換エラーとの OR をとります。その結
果はステータス・レジスタの、 ADC_ERROR ビットに表示さ
れます。ERROR入力の値は、GPIOCON レジスタの
ERR_DAT ビットへ反映されます。
E
A
E
A
A
A
E
A
A
E
A
エラー・フラグ
E
A
ステータス・レジスタは、ADC_ERROR、CRC_ERROR、
REG_ERROR の 3 つのエラー・ビットを保持しています。そ
れぞれのビットは、ADC の変換エラー、CRC チェック時のエ
ラー、レジスタ変更に伴って発生したエラーを格納していま
す。さらに、ERRORピンは、いずれかのエラーが起きたこと
を外部に知らせます。
A
E
A
A
E
A
ERROR 入力/出力は、ERR_EN が 00 にセットされるとディス
エーブルになります。ERR_EN ビットが 11 に設定される
と、 SYNC/ERROR ピンは、汎用出力として機能します。
A
E
ADC_ERROR
E
A
変換プロセス中にエラーが発生した場合、ステータス・レジ
スタの ADC_ERROR ビットにフラグがたちます。このフラグ
は、ADC の出力で、オーバーレンジもしくはアンダーレンジ
を検知したときセットされます。 アンダーレンジやオーバー
レンジが発生すると、ADC の出力はそれぞれ、オール 0 もし
くはオール 1 になります。このフラグは、オーバーレンジま
たはアンダーレンジが解消したときにのみ、リセットされま
す。データ・レジスタの読み込みによってリセットされるこ
とはありません。
Rev.A
A
A
E
A
A
A
DATA_STAT
ステータス・レジスタの内容は、 AD7175-2 の各変換データ
に付属させることができます。これは、複数のチャンネルが
イネーブルになっている場合に便利な機能です。変換データ
が出力される度に、ステータス・レジスタの内容が付け加え
られます。ステータス・レジスタの下位 4 ビットは、どのチ
ャンネルを変換したかを表示します。加えて、エラー・ビッ
トによってフラグ付けされたエラーがあれば、そのエラーを
特定できます。
45 / 60
AD7175-2
データシート
クサを使って選択されます。温度センサーを使用するには、
両方のアナログ入力の入力バッファがイネーブルになってい
ることが必要です。もしバッファがイネーブルになっていな
いなら、変換を行っている期間中、温度センサーを入力とし
て選択して強制的にバッファをイネーブルにして下さい。
IOSTRENGTH
シリアル・インターフェースは、電源電圧が 2V まで下がっ
ても動作します。しかしながら、低電圧の時、DOUT/RDY ピ
ンは、ボード上に存在する中程度の寄生容量の影響や、SCLK
周波数が高いときには、十分な駆動能力を得ることができな
いかもしれません。インターフェース・モード・レジスタの
IOSTRENGTH ビットは、DOUT/RDY ピンの駆動能力を増加
させることができます。
E
A
A
温度センサーを使うためには、最初に既知の温度（25℃）に
おいて、デバイスをキャリブレーションし、その温度を基準
として変換します。温度センサーの感度は、公称 477µV/K で
す。理想的な傾きと測定された傾きとの差は、温度センサー
をキャリブレーションすることで補正できます。温度センサ
ーは、25℃でキャリブレーションした後の公称精度は、±2℃
です。温度は以下の式で計算できます。
E
A
A
内部温度センサー
AD7175-2 は、内蔵温度センサーを装備しています。温度セン
サーは、デバイスが動作している周囲温度を知るために使う
ことができます。これは、デバイスの診断目的に使うことも
できますし、動作温度の変化を考慮して、アプリケーション
回路がキャリブレーション・ルーチンを再実行するための指
標として用いることもできます。温度センサーは、アナログ
入力チャンネルの選択と同様、クロスポイント・マルチプレ
Rev.A
 Conversion Result
Temperature ( °C ) = 

477 μV

46 / 60

 – 273.15


AD7175-2
データシート
グラウンド接続とレイアウト
ADC のアナログ入力とリファレンス電圧入力は差動であるた
め、アナログ変調器内の多くの電圧はコモン・モード電圧で
す。この製品の優れたコモン・モード除去比により、これら
入力でのコモン・モード・ノイズが除去されます。AD7175-2
のアナログ電源とデジタル電源は独立しており、別々のピン
を使用することにより、デバイスのアナログ部とデジタル部
の間の結合を最小にしています。デジタル・フィルタは、マ
スター・クロック周波数の整数倍の周波数以外の広帯域電源
ノイズを除去します。
ル・グラウンドでシールドしてボードの他の部分に対するノ
イズの放射を防止します。また、クロック信号はアナログ入
力の近くを通過しないようにします。デジタル信号とアナロ
グ信号の交差は回避する必要があります。デジタル信号とア
ナログ信号のパターンは、基板の反対側に配置し、それぞれ
が直角になるように配置して下さい。これにより、ボードを
通過するフィードスルーの効果を削減することができます。
マイクロストリップ技術の使用は最善ですが、両面ボードで
は常に使用できるとは限りません。
また、ノイズ源がアナログ変調器を飽和させない限り、デジ
タル・フィルタはアナログ入力とリファレンス電圧入力のノ
イズも除去します。そのため、従来の高分解能コンバータに
比べて AD7175-2 のノイズ干渉耐性は向上しています。 しか
し、AD7175-2 は分解能が高く、 コンバータのノイズ・レベ
ルが非常に低いため、グラウンド接続とレイアウトについて
は注意が必要です。
高分解能 ADC を使うときは、デカップリングが重要になりま
す。AD7175-2 は、3 つの独立した電源ピンを持っています。
これらは、AVDD1、AVDD2 そして IOVDD です。AVDD1 と
AVDD2 ピンは、AVSS を基準としています。一方、IOVDD
ピンは、DGND を基準としています。AVDD1 と AVDD2 は、
10 µF のコンデンサと 0.1μF のコンデンサとを並列に接続した
上で、それぞれ AVSS へデカップリングして下さい。各コン
デンサは、デバイスの各電源ピンのできるだけ近くに配置し
て下さい。理想的には、デバイスに直接接続する必要があり
ます。IOVDD は、10 μF のコンデンサと、0.1μF のコンデンサ
とを並列接続し、 DGND へデカップリングして下さい。全て
のアナログ入力は、AVSS へデカップリングして下さい。も
し外部基準電圧源を使う場合は、REF+と REF−ピンを、AVSS
にデカップリングして下さい。
ADC を実装するプリント回路ボード（PCB）は、アナログ部
とデジタル部を分離して、ボードの特定領域にまとめて配置
するようにデザインする必要があります。一般に、エッチン
グ部分を最小すると、最適なシールド効果を持つため、この
方法はグラウンド・プレーンに最適です。
どのようなレイアウトであろうとも、システム内における電
流の流れには十分注意を払い、全てのリターン電流用の経路
と目的場所まで電流を流す経路とを、できるだけ近づけて配
置するよう心がけて下さい。
AD7175-2 は、2 つの内蔵 LDO レギュレータを持ち、1 つは
AVDD2 を安定化し、もうひとつは、IOVDD を安定化してい
ます。REGCAPA ピンは、AVSS に対して 1μF と 0.1μF のコン
デンサを介して接続する事を推奨します。同様に REGCAPD
ピンは、DGND に対して 1μF と 0.1μF のコンデンサを介して
接続する事を推奨します。
このデバイスの下にデジタル・ラインを配置することは避け
て下さい。 この様なレイアウトは、デバイスのダイとのノイ
ズ結合が起きてしまいます。 AD7175-2 の下には、アナロ
グ・グラウンドを配置すれば、ノイズ結合を避けることがで
きます。AD7175-2 の電源ラインはできるだけ太いパターンに
してインピーダンスを下げ、電源ライン上のグリッチを減ら
します。クロックなどの高速なスイッチング信号は、デジタ
Rev.A
AD7175-2 を分離電源で動作させる場合、AVSS 用の分離され
た電源プレーンを、必ず用意して下さい。
47 / 60
AD7175-2
データシート
レジスタの一覧
表 24.レジスタの一覧
Reg.
Name
Bits
Bit 7
0x00
COMMS
[7:0]
WEN
R/W
0x00
STATUS
[7:0]
A
RDY
ADC_ERROR
CRC_ERRO REG_ERROR
R
0x01
ADCMODE:
[15:8]
[7:0]
REF_EN
RESERVED
HIDE_DELAY
SING_CYC
MODE
CONTREAD
DATA_STAT
0x02
IFMODE
REGCHECK
0x04
DATA
Bit 5
Bit 4
GPIOCON
Bit 2
E
Bit 1
Bit 0
Reset
RW
0x00
W
0x80
R
0x8000
RW
DOUT_RESET 0x0000
RW
RA
RESERVED
RESERVED
DELAY
RESERVED
CLOCKSEL
ALT_SYNC
[23:16]
[15:8]
CHANNEL
RESERVED
IOSTRENGTH
REG_CHEC RESERVED
K
RESERVED
CRC_EN
RESERVE
D
WL16
REGISTER_CHECK[23:16]
REGISTER_CHECK[15:8]
[7:0]
0x06
Bit 3
E
A
[15:8]
[7:0]
0x03
Bit 6
E
0x000000
R
0x000000
R
0x0800
RW
0x0CDX
R
REGISTER_CHECK[7:0]
[23:16]
DATA[23:16]
[15:8]
[7:0]
DATA[15:8]
DATA[7:0]
[15:8]
RESERVED
[7:0]
RESERVED
IP_EN1
MUX_IO
SYNC_EN
IP_EN0
OP_EN1
ERR_EN
ERR_DAT
OP_EN GP_DATA1
0
GP_DATA0
0x07
ID
[15:8]
[7:0]
0x10
CH0
[15:8]
[7:0]
CH_EN0
RESERVED
AINPOS0[2:0]
SETUP_SEL0
RESERVED
AINNEG0
AINPOS0[4:3]
0x8001
RW
0x11
CH1
[15:8]
[7:0]
CH_EN1
RESERVED
AINPOS1[2:0]
SETUP_SEL1
RESERVED
AINNEG1
AINPOS1[4:3]
0x0001
RW
0x12
CH2
[15:8]
[7:0]
CH_EN2
RESERVED
AINPOS2[2:0]
SETUP_SEL2
RESERVED
AINNEG2
AINPOS2[4:3]
0x0001
RW
0x13
CH3
[15:8]
[7:0]
CH_EN3
RESERVED
AINPOS3[2:0]
SETUP_SEL3
RESERVED
AINNEG3
AINPOS3[4:3]
0x0001
RW
0x20
SETUPCON0 [15:8]
AINBUF0−
0x1320
RW
0x21
SETUPCON1 [15:8]
AINBUF1−
0x1320
RW
0x22
SETUPCON2 [15:8]
AINBUF2−
0x1320
RW
0x23
SETUPCON3 [15:8]
AINBUF3−
0x1320
RW
0x28
FILTCON0
ENHFILT0
0x0500
RW
ENHFILT1
0x0500
RW
ENHFILT2
0x0500
RW
ENHFILT3
0x0500
RW
[7:0]
[7:0]
[7:0]
0x29
0x2A
0x2B
FILTCON1
FILTCON2
FILTCON3
ID[15:8]
ID[7:0]
RESERVED
BURNOUT_EN0
BI_UNIPOLAR0
RESERVED
REFBUF1+
REFBU
F1−
RESERVED
REFBUF2+
REFBU
F2−
REFBUF3+
REFBU
F3−
REF_SEL1
RESERVED
REF_SEL2
[7:0]
BURNOUT_EN3
[15:8]
SINC3_MAP0
REF_SEL3
[7:0]
RESERVED
ORDER0
[15:8]
[7:0]
SINC3_MAP1
RESERVED
RESERVED
ORDER1
ENHFILTEN1
[15:8]
[7:0]
SINC3_MAP2
RESERVED
RESERVED
ORDER2
ENHFILTEN2
[15:8]
SINC3_MAP3
RESERVED
ENHFILTEN3
[7:0]
RESERVED
RESERVED
AINBUF2+
RESERVED
BI_UNIPOLAR3
RESERVED
AINBUF1+
RESERVED
BI_UNIPOLAR2
RESERVED
AINBUF0+
RESERVED
BI_UNIPOLAR1
RESERVED
BURNOUT_EN2
REFBU
F0-
REF_SEL0
RESERVED
BURNOUT_EN1
REFBUF0+
AINBUF3+
RESERVED
ENHFILTEN0
ODR0
ODR1
ODR2
ORDER3
ODR3
0x30
OFFSET0
[23:0]
OFFSET0[23:0]
0x800000
RW
0x31
OFFSET1
[23:0]
OFFSET1[23:0]
0x800000
RW
0x32
OFFSET2
[23:0]
OFFSET2[23:0]
0x800000
RW
0x33
OFFSET3
[23:0]
OFFSET3[23:0]
0x800000
RW
0x38
GAIN0
[23:0]
GAIN0[23:0]
0x5XXXX0 RW
0x39
GAIN1
[23:0]
GAIN1[23:0]
0x5XXXX0 RW
0x3A
GAIN2
[23:0]
GAIN2[23:0]
0x5XXXX0 RW
0x3B
GAIN3
[23:0]
GAIN3[23:0]
0x5XXXX0 RW
Rev.A
48 / 60
AD7175-2
データシート
レジスタの詳細
コミュニケーション・レジスタ
Address:0x00, Reset:0x00, Name:COMMS
内蔵のレジスタへのアクセスは、全てコミュニケーション・レジスタに対する書き込み動作で開始されます。このレジスタに対する
書き込みによって、次にアクセスされるレジスタの指定と、そのレジスタに対して、書き込みまたは読み出しであるかを決めます。
表 25.COMMS の各ビットの説明
Bits
Bit Name
Settings
7
WEN
Description
このビットは、ADC との通信を始めるときロー・レベルでなけ
ればなりません。
E
A
6
[5:0]
Rev.A
R/W
このビットで、コマンドが読み出しなのか書き込みなのかを指
定します。
E
A
0
書き込みコマンド
1
読み出しコマンド
このレジスタ・アドレス・ビットで、どのレジスタに対してア
クセスするのかを指定します。
RA
000000
ステータス・レジスタ
000001
ADC モード・レジスタ
000010
インターフェース・モード・レジスタ
000011
レジスタ・チェックサム・レジスタ
000100
データ・レジスタ
000110
GPIO 設定レジスタ
000111
ID レジスタ
010000
Channel 0 レジスタ
010001
Channel 1 レジスタ
010010
Channel 2 レジスタ
010011
Channel 3 レジスタ
100000
セットアップ設定 0 レジスタ
100001
セットアップ設定 1 レジスタ
100010
セットアップ設定 2 レジスタ
100011
セットアップ設定 3 レジスタ
101000
フィルタ設定レジスタ 0
101001
フィルタ設定 1 レジスタ
101010
フィルタ設定 2 レジスタ
101011
フィルタ設定 3 レジスタ
110000
オフセット 0 レジスタ
110001
オフセット 1 レジスタ
110010
オフセット 2 レジスタ
110011
オフセット 3 レジスタ
111000
ゲイン 0 レジスタ
111001
ゲイン 1 レジスタ
111010
ゲイン 2 レジスタ
111011
ゲイン 3 レジスタ
49 / 60
Reset
0x0
Access
W
0x0
W
0x00
W
AD7175-2
データシート
ステータス・レジスタ
Address:0x00, Reset:0x80, Name:STATUS
ステータス・レジスタは 8 ビットのレジスタで、ADC とシリアル・インターフェースのステータスに関する情報が格納されています。
インターフェース・モード・レジスタの DATA_STAT ビット の設定を行う事により、このレジスタの内容をデータ・レジスタへ付
加することもできます。
表 26.STATUS の各ビットの説明
Bits
Bit Name
Settings
7
RDY
Description
CSがロー・レベルで、レジスタが読まれていないときはいつで
も、RDYのステータスが DOUT/RDYピンに出力されます。この
ビットは、ADC がデータ・レジスタに新しい結果を書き込むと
ロー・レベルになります。ADC のキャリブレーション・モード
では、このビットは、その ADC がキャリブレーションを終えて
データを書き込むとロー・レベルになります。RDYは、デー
タ・レジスタからデータが読み出されると、自動的にハイ・レ
ベルになります。
E
E
A
A
A
E
A
Reset
0x1
Access
R
0x0
R
0x0
R
0x0
R
E
A
A
A
E
A
6
5
4
0
新しいデータが読み出し可能
1
新しいデータ結果の待ち状態
A
このビットの機能はデフォルトで、ADC がオーバーレンジもし
くはアンダーレンジになったことを表示します。ADC の変換結
果は、オーバーレンジ・エラーの場合、0xFFFFFF でクランプ
され、アンダーレンジ・エラーの場合、0x000000 でクランプさ
れます。このビットは、ADC の変換結果が更新される時に書き
込まれ、オーバーレンジもしくはアンダーレンジ状態が解消さ
れた後の更新時にクリアされます。
ADC_ERROR
0
エラー無し
1
エラー有り
このビットは、レジスタ書き込み時に、CRC エラーが発生した
ことを表示します。このレジスタを読んで、ホスト・マイクロ
コントローラが、CRC エラーが発生しているかどうかの判断を
します。このビットは、このレジスタを読むとクリアされま
す。
CRC_ERROR
0
エラー無し
1
CRC エラー
レジスタ整合性チェックが作動している時、このビットで、1
つでも内部レジスタの値が計算された値から変化たかどうかを
表示します。このレジスタ整合性チェックは、インターフェー
ス・モード・レジスタの REG_CHEK ビットを設定すると作動
します。このビットは、REG_CHECK ビットをクリアするとク
リアされます。
REG_ERROR
0
エラー無し
1
エラー有り
[3:2]
RESERVED
0 に固定（ユーザ使用不可）
0x0
R
[1:0]
CHANNEL
これらのビットは、どのチャンネルの ADC 変換がアクティブ
で、現在どのチャンネルの結果がデータ・レジスタに格納され
ているかを示します。このビットで表示されるチャンネルは、
現在変換を行っているチャンネルとは違っていることに注意し
て下さい。このビットは、チャンネル・レジスタのダイレク
ト・マッピングです。従ってチャンネル 0 の場合は 0x0 にな
り、チャンネル 3 の場合は 0x3 になります。
0x0
R
00
Rev.A
チャンネル 0
01
チャンネル 1
10
チャンネル 2
11
チャンネル 3
50 / 60
AD7175-2
データシート
ADC モード・レジスタ
Address:0x01, Reset:0x8000, Name:ADCMODE:
ADC モード・レジスタは ADC の動作モードとマスター・クロックの選択を制御します。ADC モード・レジスタへの書き込みによっ
て、フィルタと RDYビットをリセットし、新しい変換もしくはキャリブレーションを開始します。
E
A
A
表 27.ADCMODE の各ビットの説明
Bits
Bit Name
Settings
15
REF_EN
14
13
Description
内部リファレンス電圧をイネーブルにし、REFOUT ピンにバッ
ファされた 2.5V を出力します。
0
ディスエーブル
1
イネーブル
プログラマブルな遅延時間をを DELAY ビットで設定した時、
Sinc5 + Sinc1 フィルタ時に選択されたデータレートを用いて遅
延時間を吸収することにより、その遅延時間を見えなくしま
す。詳細については、遅延 のセクションを参照してください。
HIDE_DELAY
0
イネーブル
1
ディスエーブル
固定のフィルタ・データレートのみで出力するようにＡＤＣを
設定し、かつ 1 チャンネルしかアクティブしない場合に使われ
ます。
SING_CYC
0
ディスエーブル
1
イネーブル
Reset
0x1
Access
RW
0x0
RW
0x0
RW
[12:11]
RESERVED
0 に固定（ユーザ使用不可）
0x0
R
[10:8]
DELAY
これらのビットは、プログラマブルな遅延を設定します。この
遅延はチャンネル・スイッチの後に付加され、ADC が入力の処
理を行う前に、外部回路を付加した事によるセトリングに対す
る時間的な余裕を持たせます。
0 µs
4 µs
16 µs
40 µs
100 µs
200 µs
500 µs
1 ms
0 に固定（ユーザ使用不可）
0x0
RW
0x0
R
これらのビットは、ADC の動作モードを設定します。詳細につ
いては、動作モード のセクションを参照してください。
0x0
RW
0x0
RW
0x0
R
000
001
010
011
100
101
110
111
7
RESERVED
[6:4]
MODE
[3:2]
[1:0]
Rev.A
000
連続変換モード
001
シングル変換モード
010
スタンバイ・モード
011
パワーダウン・モード
100
内部オフセットのキャリブレーション
110
システムのオフセット・キャリブレーション
111
システムのゲイン・キャリブレーション
このビットは、ADC のクロック源の選択に用います。内部発振
器を選択すると、内部発振器もイネーブルになります。
CLOCKSEL
RESERVED
00
内部発振器
01
内部発振器出力を XTAL2/CLKIO ピンに設定します。
10
外部クロックの入力を XTAL2/CLKIO ピンに設定します。
11
外部水晶発振子を XTAL1 と XTAL2/CLKIO ピンに設定します。
0 に固定（ユーザ使用不可）
51 / 60
AD7175-2
データシート
インターフェース・モード・レジスタ
Address:0x02, Reset:0x0000, Name:IFMODE
インターフェース・モード・レジスタは、様々なシリアル・インターフェース・オプションを構成します。
表 28.IFMODE の各ビットの説明
Bits
[15:13]
Bit Name
RESERVED
12
ALT_SYNC
Settings
Description
0 に固定（ユーザ使用不可）
このビットをセットすると、SYNC/ERROR ピンは、 通常とは違う
振る舞いをします。すなわち SYNC/ERROR が、チャンネルのスキ
ャン時にデータ変換タイミングの制御を行うことができます（詳細
は、GPIO 設定レジスタ のセクションの、SYNC_EN ビットの説明
を参照して下さい）。
E
E
A
A
A
A
E
A
11
0
ディスエーブル
1
イネーブル
A
A
0
ディスエーブル(デフォルト)
1
イネーブル
0x0
RW
0x0
RW
A
E
A
Access
R
E
A
このビットは、 DOUT/RDY ピンの駆動能力の強度を制御します。
IOVDD の電圧が低く、配線容量が中程度である場合に、高速ビッ
ト・レートでシリアル・インターフェースを使う時、このビットを
設定します。
IOSTRENGTH
Reset
0x0
[10:9]
RESERVED
0 に固定（ユーザ使用不可）
0x0
R
8
DOUT_RESET
詳細については、DOUT_RESET のセクションを参照してくださ
い。
0x0
RW
0x0
RW
0x0
RW
0x0
RW
0x0
R
7
6
5
4
Rev.A
0
ディスエーブル
1
イネーブル
このビットは、ADC データ・レジスタの連続読み出しを有効にしま
す。連続読み出しを使う場合は、ADC を連続変換モードに構成する
必要があります。詳細は、動作モード のセクションを参照して下さ
い。
CONTREAD
0
ディスエーブル
1
イネーブル
このビットは、変換データの読み出し時、ステータス・レジスタの
内容をデータ・レジスタの内容に付加する機能をイネーブルにしま
す。これにより、チャンネルとその状態に関する情報が、データと
共に転送されます。これは、ステータス・レジスタから読み取られ
たチャンネルのステータス・データが、データ・レジスタ内のチャ
ンネル・データに対応することを保証する唯一の方法です。
DATA_STAT
0
ディスエーブル
1
イネーブル
このビットは、レジスタの一貫性チェックの機能をイネーブルにし
ます。これにより、ユーザ・レジスタの値のすべての変化をモニタ
することができます。この機能を使うには、 このビットをクリアし
たうえで、必要な全てのレジスタを設定します。REG_CHECK ビッ
トを 1 にするため、レジスタへ書き込みを行います。もし、どこか
のレジスタの内容が変化すると、ステータス・レジスタ内の
REG_ERROR ビットが１にセットされます。エラー状態をクリア
するには、REG_CHECK ビットに 0 を書き込みます。ただしインタ
ーフェース・モード・レジスタと、ADC データ・レジスタあるいは
ステータス・レジスタのいずれも、チェックされるレジスタに含ま
れていません。もしレジスタに新しい値の書き込みを行わなければ
ならない時、最初にこのビットをクリアしてください。さもなけれ
ば、新しいレジスタ内容を書き込むときに、エラーにフラグが立て
られます。
REG_CHECK
RESERVED
0
ディスエーブル
1
イネーブル
0 に固定。（ユーザ使用不可）
52 / 60
AD7175-2
データシート
Bits
[3:2]
Bit Name
CRC_EN
Settings
Description
レジスタの読み書きに対する CRC 保護をイネーブルにします。
CRC を有効にすると、シリアル・インターフェース転送における転
送バイト数が増加します。詳細については、CRC の計算セクション
を参照してください。
00
ディスエーブル
01
レジスタの読み込みトランザクションで、XOR のチェックサムをイ
ネーブルします。このビットの設定では、レジスタ読み込みの際は
CRC を使います。
10
レジスタの読み書きトランザクションで、CRC チェックサムをイネ
ーブルします。
Reset
0x00
Access
RW
1
RESERVED
0 に固定。（ユーザ使用不可）
0x0
R
0
WL16
ADC のデータ・レジスタを 16 ビットに変更します。ただし ADC
はインターフェース・モード・レジスタへのこの書き込みで直ちに
はリセットされません。従って、ADC の現在の変換結果は、これら
のビットが書かれた直後であっても、すぐには新しいワード長（16
ビット）に丸められることはありません。次の新しい ADC 結果が
正しいワード長です。
0x0
RW
0
24 ビット・データ
1
16 ビット・データ
レジスタ・チェック
Address:0x03, Reset:0x000000, Name:REGCHECK
レジスタ・チェック・レジスタは、ユーザ・レジスタを排他的論理和（XOR）計算で得られた 24 ビット長のチェックサムです。こ
の動作を行う時は、インターフェース・モード・レジスタの REG_CHECK ビットを 1 に設定しなければなりません。そうしないとレ
ジスタ読み出し値は 0 となります。
表 29.REGCHECK の各ビットの説明
Bits
Bit Name
[23:0]
REGISTER_CHECK
Settings
Description
Reset
Access
REG_CHECK ビットがインターフェース・モード・レジスタで設
定されると、このレジスタはユーザ・レジスタの 24 ビットの
チェックサムがセットされます。
0x000000
R
データ・レジスタ
Address:0x04, Reset:0x000000, Name:DATA
データ・レジスタは、ADC の変換結果を格納しています。エンコーディングはオフセット・バイナリ、もしくはセットアップ・レジ
スタの BI_UNIPOLARx ビットの内容によってユニポーラに変換することができます。データ・レジスタを読み出すと、その時 RDY
ビットと RDY が、ロー・レベルであれば、それらをハイ・レベルにします。ADC の結果は、複数回読み出すことができます。しか
しながら、RDY 出力がハイ・レベルの状態を維持していると、ADC の次の結果のデータ・デジスタへの転送が差し迫っているかど
うかを知ることができません。このレジスタが読み出しの状態にある間は、ADC は新しい変換結結果をそのレジスタに書き込むこと
ができません。
E
A
A
E
A
A
E
A
A
表 30.DATA の各ビットの説明
Bits
Bit Name
Settings
[23:0]
DATA
Rev.A
Description
このレジスタには、ADC 変換結果が格納されます。もしイン
ターフェース・モード・レジスタの DATA_STAT ビットが設
定されると、読み出し時にステータス・レジスタのデータが
付加され、32 ビットデータとなります。もしインターフェー
ス・モード・レジスタの WL16 が設定されると、このレジス
タは 16 ビット長になります。
53 / 60
Reset
0x000000
Access
R
AD7175-2
データシート
GPIO 設定レジスタ
Address:0x06, Reset:0x0800, Name:GPIOCON
GPIO 設定レジスタは、ADC の汎用 I/O ピンを制御します。
表 31.GPIOCON の各ビットの説明
Bits
[15:13]
Bit Name
RESERVED
12
MUX_IO
11
SYNC_EN
Settings
Description
Reset
0x0
Access
R
このビットを設定すると、GPIO0/GPIO1 を使い、内部チャンネルのシーケンサと同期
して、ADC 外部のマルチプレクサの制御が可能になります。1 つのチャンネル用に使
われているアナログ入力ピンは、そのまま入力チャンネルとしてに選択します。従っ
て、AIN0/AIN1 と AIN2/AIN3 の前段に 4 チャンネルのマルチプレクサを使うと、
AD7175-2 に、トータル 8 つの差動チャンネルを持たせることができるはずです。しか
しながら、実際に一度に自動的なシーケンシングできるのは 4 チャンネルまでです。外
部のマルチプレクサがスイッチングした後、遅延が挿入されます (詳細は、ADC モー
ド・レジスタ セクションの、DELAY ビットを参照）。
0x0
RW
このビットにより、SYNC/ERRORピンを 同期入力として有効にします。このピンがロ
ー・レベルになると、SYNC/ERRORピンがハイ・レベルになるまで ADC とフィルタ
のリセット状態を保持します。インターフェース・モード・レジスタの ALT_SYNC を
設定すると、 SYNC/ERROR ピンのもうひとつの機能を使う事ができます。このモー
ドは、複数チャンネルがイネーブルになっている時のみ動作します。このような場
合、 SYNC/ERROR ピンが、ロー・レベルであっても、フィルタと変調器のリセット
を直ちに行うことはありません。そこかわり、もし SYNC/ERROR ピンがロー・レベ
ルであれば、別チャンネルに切り替った時に、変換器とフィルタが新しい変換を開始し
ないようになっています。この状態で SYNC/ERROR をハイ・レベルにすると、次の
変換が始まります。このオルタネート同期モードは、チャンネルのスキャンを行ってい
る際、SYNC/ERROR が使えるようにできます。
0x1
RW
0x0
RW
0 に固定（ユーザ使用不可）
E
E
A
A
A
A
E
E
A
A
E
E
A
A
E
A
A
A
A
E
A
A
A
A
E
E
A
E
[10:9]
A
A
E
A
A
A
E
A
A
E
A
A
A
A
0
ディスエーブル
1
イネーブル
これらのビットは SYNC/ERROR ピンを、エラー入出力として設定します。
ERR_EN
E
E
A
A
A
A
00
ディスエーブル
01
SYNC/ERROR は、外部エラー入力です。（反転された）リードバック・ステートは、
他のエラー原因と OR がとられ、ステータス・レジスタの ADC_ERROR ビットに送ら
れ確認することができます。 SYNC/ ERROR ピンのステートは、このレジスタの
ERR_DAＴから読み出すことができます。
E
E
A
A
A
A
E
10
E
A
A
A
A
SYNC/ERROR は、オープン・ドレインのエラー出力になります。ステータス・レジス
タのエラー・ビットは OR されて反転されたうえで、SYNC/ERROR ピンに出力されま
す。複数デバイスの SYNC/ERROR ピンを、共通のプルアップ抵抗で接続すると、ど
のデバイスでエラーが起きてもそれを検出することができます。
E
E
A
A
A
A
E
A
E
A
A
11
E
A
A
A
E
A
A
SYNC/ERROR は汎用出力です。このピンのステータスは、このレジスタの ERR_DAT
ビットによって制御されます。この出力は、他の汎用 I/O ピンによって使われている
AVDD1 と AVSS レベル出力とは異なり、IOVDD と DGND 間の電圧を基準としていま
す。SYNC/ERROR ピンは、アクティブ・プルアップです。
E
E
A
A
A
A
E
A
E
A
A
A
8
ERR_DAT
このビットは、SYNC/ERROR ピンが汎用出力としてイネーブルになった時、そのロジ
ック・レベルを決定します。このビット入力として有効な場合、このビットは、このピ
ンのリードバック・ステータスを反映します。
0x0
RW
[7:6]
RESERVED
0 に固定（ユーザ使用不可）
0x0
R
5
IP_EN1
このビットは GPIO1 ピンを入力にします。入力は、AVDD1 と AVSS との間の電圧を
基準にした値です。
0x0
RW
0x0
RW
0x0
RW
0x0
RW
4
3
2
E
A
0
ディスエーブル
1
イネーブル
E
A
A
A
このビットは GPIO0 ピンを入力にします。入力は、AVDD1 と AVSS との間の電圧を
基準にした値です。
IP_EN0
0
ディスエーブル
1
イネーブル
このビットは GPIO1 ピンを出力にします。出力は、AVDD1 と AVSS との間の電圧を
基準にした値です。
OP_EN1
0
ディスエーブル
1
イネーブル
このビットは GPIO0 ピンを出力にします。出力は、AVDD1 と AVSS との間の電圧を
基準にした値です。
OP_EN0
0
ディスエーブル
1
イネーブル
1
GP_DATA1
このビットは、GPIO1 のリードバックもしくは書き込みデータです。
0x0
RW
0
GP_DATA0
このビットは、GPIO0 のリードバックもしくは書き込みデータです。
0x0
RW
Rev.A
54 / 60
AD7175-2
データシート
ID レジスタ
Address:0x07, Reset:0x0CDX, Name:ID
ID レジスタを読み出すと、16 ビットのこのモデル固有の ID コードを返します。AD7175-2 の場合は、0x0CDX です。
表 32.ID の各ビットの説明
Bits
Bit Name
Settings
[15:0]
ID
Description
0x0CDX
ID レジスタは、この ADC モデル固有の 16 ビット ID コードを
返します。
AD7175-2
Reset
0x0CDX
Access
R
チャンネル・レジスタ 0
Address:0x10, Reset:0x8001, Name:CH0
チャンネル・レジスタは 16 ビットのレジスタで、現在アクティブなチャンネルがどれか、そしてそれぞれのチャンネルのどの入力が
選択されていて、さらにそのチャンネル用の ADC 変換動作を構成するためには、どのセットアップを使うべきか、を選択するため
に使われます。このレジスタはチャンネル数分（4 つ）だけ存在します。
表 33.CH0 の各ビットの説明
Bits
Bit Name
Settings
15
CH_EN0
Description
このビットはチャンネル 0 をイネーブルにします。1 チャンネ
ル以上がイネーブルになっている場合は、ADC は自動的にそれ
らをシーケンシング（スキャン）します。
0
ディスエーブル
1
イネーブル (デフォルト)
Reset
0x1
Access
RW
14
RESERVED
0 に固定（ユーザ使用不可）
0x0
R
[13:12]
SETUP_SEL0
これらのビットは、4 つのセットアップの内、どのセットアッ
プがこのチャンネルの AD 変換動作の設定のため適用されるか
指定します。1 つのセットアップは、4 セットのレジスタで構
成されています。それぞれ、セットアップ・レジスタ、フィル
タ設定レジスタ、 オフセット設定レジスタそしてゲイン設定
レジスタです。全てのアクティブなチャンネルに同じ 2 ビット
コードを適用すると、全て同じセットアップで動作します。 あ
るいは、最大 4 チャンネルまで、異なった構成にする事もでき
ます。
0x0
RW
00
セットアップ 0
01
セットアップ 1
10
セットアップ 2
11
セットアップ 3
[11:10]
RESERVED
0 に固定（ユーザ使用不可）
0x0
R
[9:5]
AINPOS0
これらのビットは、どのアナログ入力ピンを、その ADC チャ
ンネルの正側（非反転）入力に接続するかを選択します。
0x0
RW
00000
00001
00010
00011
00100
10001
AIN0 (デフォルト)
AIN1
AIN2
AIN3
AIN4
温度センサー +
10010
温度センサー -
10011
((AVDD1 − AVSS)/5)+ (アナログ入力バッファを必ずイネーブル
にして下さい)
10100
((AVDD1 − AVSS)/5)- (アナログ入力バッファを必ずイネーブル
にして下さい)
REF +
REF -
10101
10110
Rev.A
55 / 60
AD7175-2
Bits
[4:0]
Bit Name
AINNEG0
データシート
Settings
00000
00001
00010
00011
00100
10001
10010
10011
10100
10101
10110
Description
Reset
0x1
これらのビットは、どのアナログ入力ピンを、その ADC チャ
ンネルの負側（反転）入力に接続するかを選択します。
AIN0
AIN1(デフォルト)
AIN2
AIN3
AIN4
温度センサー +
Access
RW
温度センサー ((AVDD1 − AVSS)/5)+
((AVDD1 − AVSS)/5)−
REF +
REF -
チャンネル・レジスタ 1 からチャンネル・レジスタ 3
Address:0x11 to 0x13, Reset:0x0001, Name:CH1 to CH3
残りの 3 つのチャンネル・レジスタの構成は、チャンネル・レジスタ 0 と同じです。
表 34.CH1 から CH3 のレジスタ・マップ
Reg.
Name
Bits
Bit 7
Bit 6
0x11
CH1
[15:8]
CH_EN1
RESERVED
[7:0]
Bit 5
Bit 4
SETUP_SEL1
AINPOS1[2:0]
Bit 3
Bit 2
RESERVED
Bit 1
Reset
RW
AINPOS1[4:3]
Bit 0
0x0001
RW
AINNEG1
0x12
CH2
[15:8]
[7:0]
CH_EN2
RESERVED
AINPOS2[2:0]
SETUP_SEL2
RESERVED
AINNEG2
AINPOS2[4:3]
0x0001
RW
0x13
CH3
[15:8]
[7:0]
CH_EN3
RESERVED
AINPOS3[2:0]
SETUP_SEL3
RESERVED
AINNEG3
AINPOS3[4:3]
0x0001
RW
Rev.A
56 / 60
AD7175-2
データシート
セットアップ・レジスタ 0
Address:0x20, Reset:0x1320, Name:SETUPCON0
セットアップ・レジスタは 16 ビットのレジスタで、リファレンス電圧、入力バッファ、バーンアウト電流、そして ADC の出力コー
ディングの構成を行います。このレジスタは、全部で 4 本あります。
表 35.SETUPCON0 の各ビットの説明
Bits
[15:13]
Bit Name
RESERVED
12
BI_UNIPOLAR0
11
10
Settings
Description
7
このビットは,Setup 0 の ADC の出力コーディングを設定します。
0x1
RW
0x0
RW
0x0
RW
0x1
RW
0x1
RW
0x00
R
0x00
R
0x2
RW
0x0
R
ユニポーラ・コーディング出力
バイポーラ・コーディング出力（オフセット・バイナリ）
このビットは、REF+入力バッファをイネーブル/ディスエーブルしま
す。
REFBUF0+
0
REF+バッファ・ディスエーブル
1
REF+ バッファ・イネーブル
REFBUF0−
このビットは、REF-入力バッファをイネーブル/ディスエーブルしま
す。
REF-バッファ・ディスエーブル
REF-バッファ・ディスエーブル
このビットは、AIN+入力バッファをイネーブル/ディスエーブルします。
AINBUF0+
0
AIN+バッファ・ディスエーブル
1
AIN+バッファ・イネーブル
AINBUF0−
このビットは、AIN-入力バッファをイネーブル/ディスエーブルします。
0
AIN-バッファ・ディスエーブル
1
AIN+バッファ・イネーブル
このビットは、選択された正側（非反転）アナログ入力の10 µA電流ソ
ースと、選択された負側（反転）アナログ入力の10 µA電流シンクをイ
ネーブルします。これらのバーンアウト電流が接続されていると、配線
がオープンの時ADCの結果がフルスケールになるので、断線診断時に有
用です。測定中にバーンアウト電流をイネーブルすると、ADCにオフセ
ット電圧が生じます。高精度測定を行う前後に、ある一定間隔でバーン
アウト電流をターン・オンし、オフセット電圧が発生しているかどうか
で断線診断を行う事は、最高の策とえいます。
0 に固定（ユーザ使用不可）
BURNOUT_EN0
6
RESERVED
[5:4]
REF_SEL0
[3:0]
Access
R
1
1
8
Reset
0x0
0
0
9
0 に固定（ユーザ使用不可）
これらのビットは、Setup 0 における ADC 変換時のリファレンス電圧源
を設定することができます。
00
外部リファレンス電圧
10
2.5 V の内部リファレンス。このリファレンス電圧を使うには、ADC モ
ード・レジスタでこのリファレンス電圧を必ずイネーブルにして下さ
い。
11
AVDD1 − AVSS。この設定は他のリファレンス電圧値確認の為の診断と
しても使う事ができます。
0 に固定（ユーザ使用不可）
RESERVED
セットアップ・レジスタ 1 からセットアップ・レジスタ 3
Address:0x21 to 0x23, Reset:0x1320, Name:SETUPCON1 to SETUPCON3
残りの 3 つのセットアップ・レジスタの構成は、セットアップ・レジスタ 0 と同じです。
表 36.SETUPCON1 から SETUPCON3 レジスタまでの一覧
Reg.
Name
Bits
0x21
SETUPCON1
[15:8]
0x22
SETUPCON2
[15:8]
0x23
SETUPCON3
[15:8]
[7:0]
[7:0]
[7:0]
Rev.A
Bit 7
Bit 6
RESERVED
BURNOUT_EN1
RESERVED
RESERVED
BURNOUT_EN2
RESERVED
RESERVED
BURNOUT_EN3
RESERVED
Bit 5
Bit 4
BI_UNIPOLA
R1
Bit 3
REFBU
F2+
REFBUF
2−
REFBU
F3+
REFBUF
3−
REF_SEL3
57 / 60
AINBUF1+
Bit 0
Reset
RW
AINBUF1−
0x1320
RW
AINBUF2−
0x1320
RW
AINBUF3−
0x1320
RW
RESERVED
REF_SEL2
BI_UNIPOLA
R3
Bit 1
REFBUF
1−
REF_SEL1
BI_UNIPOLA
R2
Bit 2
REFBU
F1+
AINBUF2+
RESERVED
AINBUF3+
RESERVED
AD7175-2
データシート
フィルタ設定レジスタ 0
Address:0x28, Reset:0x0500, Name:FILTCON0
フィルタ設定レジスタは 16 ビットのレジスタで、ADC のデータレートとフィルタのオプションを構成します。これらのレジスタに
書き込みをすると、アクティブな ADC による変換はリセットされ、最初のチャンネルから順番に変換を再スタートします。
表 37.FILTCON0 の各ビットの説明
Bits
15
Bit Name
SINC3_MAP0
[14:12]
RESERVED
11
ENHFILTEN0
[10:8]
Settings
Description
Reset
0x0
Access
RW
0 に固定（ユーザ使用不可）
0x0
R
これらのビットは、Setup 0 に対して、50Hz/60Hz 除去用に強化された
幾つかのポスト・フィルタをイネーブルします。この動作を行うには、
ORDER ビットも 00 に設定し、Sinc5＋Sinc1 フィルタを選択して下さ
い。
0x0
RW
0x5
RW
このビットを変更すると、Setup 0 に対してフィルタ設定レジスタのマッ
ピングが、Sinc3 フィルタのデシメーション・レートを直接プログラム
するように変化します。他のオプションは全て消去されます。これによ
り、出力データレート及び特定の周波数成分を除去するフィルター・ノ
ッチの微調整が可能になります。シングル・サイクルの設定がディスエ
ーブル時、シングル・チャンネルのデータレートは FMOD/(32 ×
FILTCON0[14:0])と等しくなります。
0
ディスエーブル
1
イネーブル
これらのビットは、Setup 0 に対して、50Hz/60Hz 除去用に強化された
幾つかのポスト・フィルタを選択します。
ENHFILT0
010
27 SPS、除去比:47 dB、セトリング時間:36.7 ms
011
25 SPS、除去比:62 dB、セトリング時間:40 ms
101
20 SPS、除去比:86 dB、セトリング時間:50 ms
110
16.67 SPS、除去比:92 dB、セトリング時間:60 ms
7
RESERVED
0 に固定（ユーザ使用不可）
0x0
R
[6:5]
ORDER0
これらのビットは、変調器データを処理するデジタフ・フィルタの次数
を制御します。
0x0
RW
0x0
RW
00
11
[4:0]
ODR0
00000
00001
00010
00011
00100
00101
00110
00111
01000
01001
01010
01011
01100
01101
01110
01111
10000
10001
10010
10011
10100
Rev.A
Sinc5 + Sinc1 (デフォルト)
Sinc3.
これらのビットは、ADC の出力データレートを制御しますが、結果とし
て Setup0 のセトリング時間、そしてノイズの値も変化します。Sinc5 +
Sinc1 フィルタおよび Sinc3 フィルタの出力データレートについて、以
下に示します。表 19～表 22 を参照してください。
250,000
125,000
62,500
50,000
31,250
25,000
15,625
10,000
5000
2500
1000
500
397.5
200
100
59.92
49.96
20
16.66
10
5
58 / 60
AD7175-2
データシート
フィルタ設定レジスタ 1 からフィルタ設定レジスタ 3
Address:0x29 to 0x2F, Reset:0x0500, Name:FILTCON1 to FILTCON3
残りの 3 つのフィルタ設定レジスタの構成は、フィルタ設定レジスタ 0 と同じです。
表 38.FILTCON1 から FILTCON3 のレジスタ一覧
Reg.
Name
Bits
Bit 7
0x29
FILTCON1
[15:8]
[7:0]
SINC3_MAP1
RESERVED
RESERVED
ORDER1
ENHFILTEN1
[15:8]
[7:0]
SINC3_MAP2
RESERVED
RESERVED
ORDER2
ENHFILTEN2
[15:8]
[7:0]
SINC3_MAP3
RESERVED
RESERVED
ORDER3
ENHFILTEN3
0x2A
0x2B
FILTCON2
FILTCON3
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Reset
RW
ENHFILT1
Bit 1
Bit 0
0x0500
RW
ENHFILT2
0x0500
RW
ENHFILT3
0x0500
RW
ODR1
ODR2
ODR3
オフセット設定レジスタ 0
Address:0x30, Reset:0x800000, Name:OFFSET0
オフセット（ゼロスケール）レジスタは 24 ビットのレジスタで、ADC もしくはシステムのオフセット・エラーを補正するために使
われます。
表 39.OFFSET0 の各ビットの説明
Bits
Bit Name
Settings
[23:0]
OFFSET0
Description
Setup 0 用オフセット・キャリブレーション係数
Reset
0x800000
Access
RW
オフセット設定レジスタ 1 からオフセット設定レジスタ 3
Address:0x31 to 0x33, Reset:0x800000, Name:OFFSET1 to OFFSET3
残りの 3 つのオフセット設定レジスタの構成は、オフセット設定レジスタ 0 と同じです。
表 40.OFFSET1 から OFFSET3 の一覧
Reg. Name
Bits
0x31 OFFSET1 [23:0]
0x32 OFFSET2 [23:0]
0x33 OFFSET3 [23:0]
OFFSET1[23:0]
OFFSET2[23:0]
OFFSET3[23:0]
Reset
0x800000
0x800000
0x800000
RW
RW
RW
RW
ゲイン設定レジスタ 0
Address:0x38, Reset:0x5XXXX0, Name:GAIN0
ゲイン（フルスケール）レジスタは 24 ビットのレジスタで、ADC やシステムのゲイン誤差を補正するために使われます。
表 41.GAIN0 の各ビットの説明
Bits
Bit Name
Settings
[23:0]
GAIN0
Description
Setup 0 用ゲイン・キャリブレーション係数
Reset
0x5XXXX0
Access
RW
ゲイン設定レジスタ 1 からゲイン設定レジスタ 3
Address:0x39 to 0x3B, Reset:0x5XXXX0, Name:GAIN1 to GAIN3
残りの 3 つのゲイン設定レジスタの構成は、ゲイン設定レジスタ 0 と同じです。
表 42.GAIN1 から GAIN 3 までのレジスタ・マップ
Reg. Name
Bits
0x39 GAIN1
[23:0]
0x3A GAIN2
[23:0]
0x3B GAIN3
[23:0]
Rev.A
GAIN1[23:0]
GAIN2[23:0]
GAIN3[23:0]
59 / 60
Reset
0x5XXXX0
0x5XXXX0
0x5XXXX0
RW
RW
RW
RW
AD7175-2
データシート
外形寸法
7.90
7.80
7.70
24
13
4.50
4.40
4.30
6.40 BSC
1
12
PIN 1
0.65
BSC
0.15
0.05
0.30
0.19
1.20
MAX
SEATING
PLANE
0.20
0.09
8°
0°
0.75
0.60
0.45
0.10 COPLANARITY
COMPLIANT TO JEDEC STANDARDS MO-153-AD
図 7524 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP] (RU-24)
寸法: mm
オーダー・ガイド
モデル名
温度範囲
パッケージ
パッケージ・オプション
AD7175-2BRUZ
-40℃～+105℃
24 ピン薄型シュリンク・スモール・アウトライ
ン・パッケージ(TSSOP)
RU-24
AD7175-2BRUZRL
-40℃～+105℃
24 ピン薄型シュリンク・スモール・アウトライ
ン・パッケージ(TSSOP)
RU-24
AD7175-2BRUZRL7
-40℃～+105℃
24 ピン薄型シュリンク・スモール・アウトライ
ン・パッケージ(TSSOP)
Evaluation Board
RU-24
1
EVAL-AD71752SDZ
EVAL-SDP-CB1Z
1
Evaluation Controller Board
Z = RoHS 準拠製品
Rev.A
60 / 60