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正誤表
この製品のデータシートに間違いがありましたので、お詫びして訂正いたします。
この正誤表は、2013 年 8 月 13 日現在、アナログ・デバイセズ株式会社で確認した誤りを
記したものです。
なお、英語のデータシート改版時に、これらの誤りが訂正される場合があります。
正誤表作成年月日： 2013 年 08 月 13 日
製品名：ADE7880
対象となるデータシートのリビジョン(Rev)：Rev.A
訂正箇所：
P.11
和文データシートの図６ ピン配置のNOTES 2にDO NOT CONNECT THE PADS TO
AGND OR DGND. と記載されておりますがこれは間違いでPADはAGNDに接続する必要
があります。
P12
表７ ピン機能の説明でEP：エクスポーズド･パッドの説明がこれらのパッドはADNGまた
はDGNDへ接続しないでくださいと記述されておりますがこれは間違いでエクスポーズ
ド･パッドはADNGに接続する必要があります。
本
社／〒105-6891 東京都港区海岸 1-16-1
ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36
新大阪トラストタワー
電話 06（6350）6868
日本語参考資料
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高調波モニタリング機能付きの
多機能多相電力量計IC
ADE7880
データシート
特長
概要
高精度: IEC 62053-21、IEC 62053-22、
IEC 62053-23、EN 50470-1、EN 50470-3、ANSI C12.20、
IEEE1459 の各規格に対応
IEC 61000-4-7 Class I と Class II の精度仕様に対応
3 相、3 線式または 4 線式(∆ または Y)、その他の 3 相に互換
全相の、rms 値、有効／無効／皮相電力、力率、THD、2.8 kHz
通過帯域内の全高調波の高調波歪を提供
中性電流の 2.8 kHz 通過帯域内で全高調波の rms 値と高調波歪
みを提供
TA = 25°C、2000:1 ダイナミックレンジでの高調波電流／電圧
rms 値と高調波有効／無効電力の誤差は 1%以下
各相とシステム全体の総合(基本波と高調波)有効／皮相電力量
と基本波有効／無効電力量を提供
TA = 25°C、1000:1 ダイナミックレンジでの有効電力量／基本
波無効電力量の誤差は 0.1%以下
TA = 25°C、5000:1 ダイナミックレンジでの有効電力量／基本
波無効電力量の誤差は 0.2%以下
TA = 25°C、1000:1 ダイナミックレンジでの電圧／電流 rms の
誤差は 0.1%以下
中性喪失動作用のバッテリ電源入力を装備
広い動作電源電圧範囲: 2.4 V～3.7 V
外部オーバードライブ機能付きの 1.2 V リファレンス電圧 (ドリ
フト 10 ppm/°C typ)を内蔵
Pb フリーの 40 ピン・リードフレーム・チップ・スケール・パ
ッケージ(LFCSP)を採用し、ADE7854、ADE7858、
ADE7868、ADE7878 とピン互換
ADE78801は、シリアル・インターフェースと 3 個の柔軟なパル
ス出力を内蔵する高精度 3 相電力量計 IC です。ADE7880 デバイ
スは、2 次シグマ・デルタ(Σ-∆)型 A/D コンバータ(ADC)、デジ
タル積分器、リファレンス回路、総合(基本波と高調波)有効電力
量／皮相電力量の計測、rms の計算、基本波のみの有効／無効電
力量の計測に必要とされるすべての信号処理機能を内蔵していま
す。さらに、ADE7880 では、相電流／中性電流と相電圧の高調
波 rms 値、有効／無効／皮相電力、全相について各高調波の力
率と高調波歪みを計算します。全高調波歪み(THD)は、すべて
の電流と電圧について計算します。機能が固定されたデジタル
信号プロセッサ(DSP)がこの信号処理を実行します。DSP プログ
ラムは内部 ROM メモリに格納されています。
アプリケーション
電力量計システム
電力品質の監視
ソラー・パネル・インバータ
プロセス監視
保護装置
ADE7880 は、3 線式および 4 線式の Y 結線や Δ 結線のような
種々の 3 相構成での有効／無効／皮相電力量の測定に適していま
す。ADE7880 は、各相のシステム・キャリブレーション機能、
すなわち rms オフセット補正、位相キャリブレーション、ゲイ
ン・キャリブレーションを提供します。CF1、CF2、CF3 の各ロ
ジック出力は、総合有効電力、皮相電力、または電流 rms 値の
和、基本波有効／無効電力についての広範囲な電力情報を提供
します。
ADE7880 は、すべての ADC 出力をアクセス可能にする波形サ
ンプル・レジスタを内蔵しています。またこのデバイスは、短
時間低／高電圧検出、短時間高電流変動、ライン電圧周期計測、
相電圧―相電流間の角度といった電力品質の計測機能も内蔵し
ています。SPI と I2C の 2 個のシリアル・インターフェースは、
ADE7880 との通信に使用することができます。専用高速インタ
ーフェースである高速データ・キャプチャ(HSDC)ポートを I2C
と組み合わせて使うと、ADC 出力とリアルタイム電力情報にア
クセスすることができます。また、ADE7880 には許可された割
込みイベントが発生したことを通知する 2 本の割込み要求ピン
(IRQ0とIRQ1)があります。特別にデザインされた 3 つの低消費
電力モードにより、ADE7880 が改竄環境に置かれても電力量積
算の連続性が確保されます。ADE7880 は Pb フリーの 40 ピン
LFCSP パッケージを採用し、ADE7854、ADE7858、ADE7868、
ADE7878 の各デバイスとピン互換です。
1
Rev. A
特許申請中。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に
関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、
アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様
は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有者の財産です。
※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
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本
ADE7880
データシート
目次
特長 ....................................................................................................... 1
電力品質での測定.......................................................................... 31
アプリケーション ................................................................................ 1
位相補償 ......................................................................................... 36
概要 ....................................................................................................... 1
リファレンス回路.......................................................................... 38
改訂履歴 ............................................................................................... 2
デジタル信号プロセッサ .............................................................. 38
機能ブロック図 .................................................................................... 3
2 乗平均の測定............................................................................... 39
仕様 ....................................................................................................... 4
有効電力量の計算.......................................................................... 43
タイミング特性 ................................................................................ 7
基本波無効電力の計算 .................................................................. 49
絶対最大定格...................................................................................... 10
皮相電力量計算 ............................................................................. 53
熱抵抗 ............................................................................................. 10
力率の計算 ..................................................................................... 55
ESD の注意 ..................................................................................... 10
高調波の計算 ................................................................................. 56
ピン配置およびピン機能説明........................................................... 11
波形サンプリング・モード .......................................................... 64
代表的な性能特性 .............................................................................. 13
電力量／周波数変換...................................................................... 64
テスト回路.......................................................................................... 18
無負荷状態 ..................................................................................... 69
用語 ..................................................................................................... 19
パワーマネージメント ...................................................................... 20
CHECKSUM レジスタ................................................................... 71
PSM0—通常消費電力モード(全製品)........................................... 20
割込み ............................................................................................. 72
PSM1—省電力モード .................................................................... 20
シリアル・インターフェース ...................................................... 73
PSM2—低消費電力モード............................................................. 20
電力量計としての ADE7880 のクイック・セットアップ .......... 80
PSM3—スリープ・モード(全製品) .............................................. 21
ADE7880 評価用ボード ................................................................. 80
パワーアップ・プロシージャ....................................................... 23
チップ・バージョン...................................................................... 80
ハードウェア・リセット .............................................................. 24
シリコン・アノーマリ...................................................................... 81
ソフトウェア・リセット機能....................................................... 24
ADE7880 の機能問題..................................................................... 81
動作原理 ............................................................................................. 25
機能問題 ......................................................................................... 81
アナログ入力 .................................................................................. 25
セクション 1. ADE7880 の機能上の問題 ..................................... 82
A/D 変換 .......................................................................................... 25
レジスタの一覧 ................................................................................. 83
電流チャンネル ADC ..................................................................... 26
外形寸法 ............................................................................................103
オーダー・ガイド.........................................................................103
di/dt 電流センサーとデジタル積分器 ........................................... 28
電圧チャンネル ADC ..................................................................... 29
相電圧データ・パスの変更........................................................... 30
改訂履歴
3/12—Rev. 0 to Rev. A
Removed References to + N (Plus Noise) and changed VTHDN to
VTHD and ITHDN to ITHD .............................................. Throughout
Changes to Reactive Energy Management Parameter in Table 1 ...............4
Changes to Figure 6 ........................................................................... 11
Changes to Table 7 ............................................................................12
Changes to Phase Compensation Section ...........................................36
Changes to Equation 13 .....................................................................39
Changes to Equation 33 .....................................................................49
Changes to Fundamental Reactive Energy Calculation Section ...............51
Changes to Figure 80 .........................................................................55
Changes to Figure 85 .........................................................................62
Changes to Energy Registers and CF Outputs for Various Accumulation
Modes Section ...................................................................................67
Rev. A
Changes to Figure 95 ........................................................................ 69
Changes to No Load Condition Section............................................. 69
Changes to Equation 53 .................................................................... 71
Changes to Figure 100 ...................................................................... 74
Changes to Figure 101 and to Figure 102 .......................................... 75
Changes to SPI-Compatible Interface Section ................................... 76
Changes to HSDC Interface Section.................................................. 78
Changes to Figure 109 and to Figure 110 .......................................... 80
Changes to Silicon Anomaly Section ................................................ 81
Changes to Table 48 .......................................................................... 99
Changes to Table 52 ........................................................................ 101
10/11—Revision 0:Initial Version
－ 2/103 －
ADE7880
データシート
機能ブロック図
RESET
REFIN/OUT
VDD
AGND
AVDD
DVDD
DGND
4
17
26
25
24
5
6
AIRMSOS
LDO
LDO
27
X2
CLKIN 27
CLKOUT 28
ADE7880
APGAIN
AIRMS
LPF
1.2V
REF
AIGAIN
HPFEN OF
CONFIG3
DIGITAL
INTEGRATOR
X2
ADC
HPF
IAN 8
APHCAL
AVGAIN
AVRMSOS
HPFEN OF
CONFIG3
ADC
IBN 12
VBP 22
PGA3
ADC
HPF
COMPUTATIONAL
BLOCK FOR
FUNDAMENTAL
ACTIVE AND
REACTIVE POWER
TOTAL/FUNDAMENTAL ACTIVE ENERGIES
FUNDAMENTAL REACTIVE ENERGY
APPARENT ENERGY
VOLTAGE CURRENT RMS
HARMONIC INFORMATION CALCULATION
FOR PHASE B
(SEE PHASE A FOR DETAILED DATA PATH)
ADC
PGA1
VCP 19
PGA3
VN 18
ADC
APGAIN
AFWATTOS
APGAIN
AFVAROS
PHASE A,
PHASE B,
AND
PHASE C
DATA
TOTAL/FUNDAMENTAL ACTIVE ENERGIES
FUNDAMENTAL REACTIVE ENERGY
APPARENT ENERGY
VOLTAGE/CURRENT RMS
HARMONIC INFORMATION CALCULATION
FOR PHASE C
(SEE PHASE A FOR DETAILED DATA PATH)
:
DFC
COMPUTATIONAL BLOCK FOR HARMONIC
INFORMATION ON NEUTRAL CURRENT
HPFEN OF
CONFIG3
HSDC
DIGITAL
INTEGRATOR
PGA2
ADC
HPF
X2
LPF
図 1.ADE7880 の機能ブロック図
Rev. A
CF2/HREADY
:
35
CF3/HSCLK
29
IRQ0
32
IRQ1
36
SCLK/SCL
38
MOSI/SDA
37
MISO/HSD
39
SS/HSA
NIRMSOS
INP 15
INN 16
34
SPI/I2C
I2C
NIGAIN
CF1
CF3DEN
DFC
COMPUTATIONAL
BLOCK FOR
HARMONIC
INFORMATION ON
PHASE A CURRENT
AND VOLTAGE
ICP 13
ICN 14
33
CF2DEN
IBP 9
PGA1
PM1
AWATTOS
LPF
ADC
:
DFC
APGAIN
VAP 23
PGA3
3
CF1DEN
27
PGA1
PM0
AVRMS
LPF
IAP 7
2
－ 3/103 －
NIRMS
DIGITAL SIGNAL
PROCESSOR
10193-001
POR
ADE7880
データシート
仕様
VDD = 3.3 V ± 10%、AGND = DGND = 0 V、内蔵リファレンス、CLKIN = 16.384 MHz、TMIN～TMAX = −40°C～+85°C。
表 1.
Parameter1, 2
Min
Typ
Max
Unit
Test Conditions/Comments
ACTIVE ENERGY MEASUREMENT
Active Energy Measurement Error
(per Phase)
Total Active Energy
0.1
%
1000:1 のダイナミックレンジ、PGA = 1、
2、4; 積分器オフ、pf = 1、ゲイン補償のみ
0.2
%
5000:1 のダイナミックレンジ、PGA = 1、
2、4; 積分器オフ、pf = 1
0.1
%
500:1 のダイナミックレンジ、PGA = 1、8、
16; 積分器オン、pf = 1、ゲイン補償のみ
0.2
%
2000:1 のダイナミックレンジ、PGA = 8、
16; 積分器オン、pf = 1
Fundamental Active Energy
0.1
%
1000:1 のダイナミックレンジ、PGA = 1、
2、4; 積分器オフ、pf = 1、ゲイン補償のみ
0.2
%
5000:1 のダイナミックレンジ、PGA = 1、
2、4; 積分器オフ、pf = 1
0.1
%
500:1 のダイナミックレンジ、PGA = 1、8、
16; 積分器オン、pf = 1、ゲイン補償のみ
0.2
%
2000:1 のダイナミックレンジ、PGA = 8、
16; 積分器オン、pf = 1
Phase Error Between Channels
ライン周波数 = 45 Hz～65 Hz、HPF 使用
Power Factor (PF) = 0.8 Capacitive
±0.05
Degrees
位相進み 37°
PF = 0.5 Inductive
±0.05
Degrees
位相遅れ 60°
AC Power Supply Rejection
VDD = 3.3 V + 120 mV rms/120 Hz、IPx =
VPx = ±100 mV rms
Output Frequency Variation
0.01
%
Output Frequency Variation
0.01
%
Total Active Energy Measurement
3.3
kHz
0.1
%
DC Power Supply Rejection
VDD = 3.3 V ± 330 mV dc
Bandwidth (−3 dB)
REACTIVE ENERGY MEASUREMENT
Reactive Energy Measurement Error
(per Phase)
Fundamental Reactive Energy
1000:1 のダイナミックレンジ、PGA = 1、
2、4; 積分器オフ、pf = 0、ゲイン補償のみ
0.2
%
5000:1 のダイナミックレンジ、PGA = 1、
2、4; 積分器オフ、pf = 0
0.1
%
500:1 のダイナミックレンジ、PGA = 0、8、
16; 積分器オン、pf = 1、ゲイン補償のみ
0.2
%
2000:1 のダイナミックレンジ、PGA = 8、
16; 積分器オン、pf = 0
Phase Error Between Channels
ライン周波数 = 45 Hz～65 Hz、HPF 使用
PF = 0.8 Capacitive
±0.05
Degrees
位相進み 37°
PF = 0.5 Inductive
±0.05
Degrees
位相遅れ 60°
AC Power Supply Rejection
VDD = 3.3 V + 120 mV rms/120 Hz、IPx =
VPx = ± 100 mV rms
Output Frequency Variation
0.01
%
DC Power Supply Rejection
Rev. A
VDD = 3.3 V ± 330 mV dc
－ 4/103 －
ADE7880
データシート
Parameter1, 2
Min
Typ
Max
Unit
Output Frequency Variation
0.01
%
Fundamental Reactive Energy Measurement
3.3
kHz
3.3
kHz
0.1
%
260
Hz
0.5
%
Test Conditions/Comments
Bandwidth (−3 dB)
RMS MEASUREMENTS
I RMS and V RMS Measurement Bandwidth
(−3 dB)
I RMS and V RMS Measurement Error
1000:1 のダイナミックレンジ、PGA = 1
(PSM0 Mode)
MEAN ABSOLUTE VALUE (MAV)
MEASUREMENT
I MAV Measurement Bandwidth
(PSM1 Mode)
I MAV Measurement Error (PSM1 Mode)
100:1 のダイナミックレンジ、PGA = 1、2、
4、8
HARMONIC MEASUREMENTS
Bandwidth (−3 dB)
3.3
No attenuation Pass Band
2.8
Fundamental Line Frequency fL
45
kHz
kHz
66
Hz
公称電圧の振幅は、電圧 ADC で 100 mV
ピークより大きい必要があります
 2800 


 fL 
Maximum Number of Harmonics3
Absolute Maximum Number of Harmonics
63
Harmonic RMS Measurement Error
1
%
通過帯域内周波数の高調波に対する
1000:1 ダイナミックレンジでの瞬時読出し
精度; 750 ms 初期セトリング・タイム後;
PGA = 1
通過帯域内周波数の高調波に対する
2000:1 ダイナミックレンジでの精度; 128
ms 更新レートで 10 回読出しの平均、750
ms 初期セトリング・タイム後; PGA = 1
Harmonic Active/Reactive Power
1
%
Measurement Error
通過帯域内周波数の高調波に対する
1000:1 ダイナミックレンジでの瞬時読出し
精度; 750 ms 初期セトリング・タイム後;
PGA = 1
通過帯域内周波数の高調波に対する
2000:1 ダイナミックレンジでの精度; 128
ms 更新レートで 5 回読出しの平均、750
ms 初期セトリング・タイム後; PGA = 1
ANALOG INPUTS
Maximum Signal Levels
±500
mV peak
IAP と IAN の間、IBP と IBN の間、ICP と
ICN の間は差動入力; VAP と VN の間、VBP
と VN、VCP、VN の間はシングルエンド入
力
Input Impedance (DC)
IAP, IAN, IBP, IBN, ICP, ICN, VAP,
490
kΩ
VBP, and VCP Pins
VN Pin
ADC Offset Error
170
kΩ
−35
mV
PGA = 1、未キャリブレーション誤差、用語
のセクションを参照。他の PGA ゲインに反
比例するようにスケール
Gain Error
Rev. A
−2
%
－ 5/103 －
外付け 1.2 V リファレンス
ADE7880
データシート
Parameter1, 2
Min
Typ
Max
Unit
WAVEFORM SAMPLING
Test Conditions/Comments
サンプリング CLKIN/2048、16.384
MHz/2048 = 8 kSPS
Current and Voltage Channels
波形サンプリング・モードのセクション参
照
Signal-to-Noise Ratio, SNR
72
dB
PGA = 1
Signal-to-Noise-and-Distortion Ratio,
72
dB
PGA = 1
3.3
kHz
0.3
Degrees
ライン周波数 = 45 Hz～65 Hz、HPF 使用
Maximum Output Frequency
68.818
kHz
WTHR = VARTHR = VATHR = 3
Duty Cycle
50
%
SINAD
Bandwidth (−3 dB)
TIME INTERVAL BETWEEN PHASES
Measurement Error
CF1, CF2, CF3 PULSE OUTPUTS
If CF1, CF2, or CF3 frequency > 6.25 Hz and
CFDEN is even and > 1
(1 + 1/CFDEN) ×
%
50
If CF1, CF2, or CF3 frequency > 6.25 Hz and
CFDEN is odd and > 1
Active Low Pulse Width
80
ms
If CF1, CF2, or CF3 frequency < 6.25 Hz
Jitter
0.04
%
For CF1, CF2, or CF3 frequency = 1 Hz and
nominal phase currents are larger than 10% of
full scale
REFERENCE INPUT
REFIN/OUT Input Voltage Range
1.1
1.3
V
Minimum = 1.2 V − 8%; maximum =
1.2 V + 8%
Input Capacitance
10
pF
ON-CHIP REFERENCE
Nominal 1.21 V at the REFIN/OUT pin at
TA = 25°C
PSM0 and PSM1 Modes
Reference Error
Output Impedance
±2
mV
1
Temperature Coefficient
kΩ
10
50
ppm/°C
16.384
16.55
MHz
200
Ω
CLKIN Load Capacitor4
20
40
pF
CLKOUT Load Capacitor4
20
40
pF
V
VDD = 3.3 V ± 10%
Input Current, IIN
82
nA
Input = VDD = 3.3 V
Input Low Voltage, VINL
0.8
V
VDD = 3.3 V ± 10%
Input Current, IIN
−7.3
µA
Input = 0, VDD = 3.3 V
10
pF
CLKIN
All specifications CLKIN of 16.384 MHz
Input Clock Frequency
16.22
Crystal Equivalent Series Resistance
30
LOGIC INPUTS—MOSI/SDA, SCLK/SCL, SS,
RESET, PM0, AND PM1
Input High Voltage, VINH
2.4
Input Capacitance, CIN
LOGIC OUTPUTS—IRQ0, IRQ1, AND
VDD = 3.3 V ± 10%
MISO/HSD
Output High Voltage, VOH
3.0
V
ISOURCE
Output Low Voltage, VOL
ISINK
800
µA
0.4
V
2
mA
VDD = 3.3 V ± 10%
VDD = 3.3 V ± 10%
CF1, CF2, CF3/HSCLK
Output High Voltage, VOH
2.4
V
ISOURCE
Output Low Voltage, VOL
ISINK
Rev. A
－ 6/103 －
500
µA
0.4
V
2
mA
VDD = 3.3 V ± 10%
VDD = 3.3 V ± 10%
ADE7880
データシート
Parameter1, 2
Min
Typ
Max
Unit
Test Conditions/Comments
POWER SUPPLY
For specified performance
PSM0 Mode
VDD Pin
2.97
3.63
Minimum = 3.3 V − 10%; maximum =
V
3.3 V + 10%
IDD
25
28
mA
3.7
V
PSM1 and PSM2 Modes
VDD Pin
2.4
IDD
PSM1 Mode
5.3
5.8
mA
PSM2 Mode
0.2
0.27
mA
3.7
V
6
μA
PSM3 Mode
VDD Pin
IDD in PSM3 Mode
1
2
3
4
For specified performance
2.4
1.8
代表的な性能特性のセクションを参照してください。
パラメータの定義については用語のセクションを参照してください。
 2800 


 fL 
は、除算結果の整数部分を意味します。
CLKIN/CLKOUT 負荷コンデンサとは、ADE7880 の CLKIN ピンおよび CLKOUT ピンと AGND との間に実装された負荷コンデンサです。 このコンデンサは水晶メー
カーのデータシート仕様に基づいて選択する必要があり、表に規定する最大値を超えることはできません。
タイミング特性
VDD = 3.3 V ± 10%、AGND = DGND = 0 V、内蔵リファレンス、CLKIN = 16.384 MHz、TMIN～TMAX = −40°C～+85°C。共用ピン名は、タイ
ミングの表と図の中で関係する機能のみを使用していることに注意してください(ピン全体の記号と説明についてはピン配置およびピン機
能説明のセクションを参照してください)。
表 2.I2C 互換インターフェースのタイミング・パラメータ
Parameter
Symbol
Min
SCL Clock Frequency
Hold Time (Repeated) Start Condition
Low Period of SCL Clock
High Period of SCL Clock
Set-Up Time for Repeated Start Condition
Data Hold Time
Data Setup Time
Rise Time of Both SDA and SCL Signals
Fall Time of Both SDA and SCL Signals
Setup Time for Stop Condition
Bus Free Time Between a Stop and Start Condition
Pulse Width of Suppressed Spikes
fSCL
tHD; STA
tLOW
tHIGH
tSU; STA
tHD; DAT
tSU; DAT
tR
tF
tSU; STO
tBUF
tSP
0
4.0
4.7
4.0
4.7
0
250
1
N/A は該当なし。
Rev. A
－ 7/103 －
Standard Mode
Max
100
3.45
1000
300
4.0
4.7
N/A1
Fast Mode
Min
Max
0
0.6
1.3
0.6
0.6
0
100
20
20
0.6
1.3
400
0.9
300
300
50
Unit
kHz
μs
µs
µs
µs
µs
ns
ns
ns
µs
µs
ns
ADE7880
データシート
SDA
tSU;DAT
tF
tHD;STA
tF
tLOW
tSP
tBUF
tF
tF
SCLK
tHD;DAT
tSU;STO
tSU;STA
tHIGH
START
CONDITION
REPEATED START
CONDITION
10193-002
tHD;STA
STOP
START
CONDITION CONDITION
図 2.I2C 互換インターフェースのタイミング
表 3.SPI インターフェースのタイミング・パラメータ
Parameter
Symbol
Min
SS to SCLK Edge
tSS
50
SCLK Period
SCLK Low Pulse Width
SCLK High Pulse Width
Data Output Valid After SCLK Edge
Data Input Setup Time Before SCLK Edge
Data Input Hold Time After SCLK Edge
Data Output Fall Time
Data Output Rise Time
SCLK Rise Time
SCLK Fall Time
MISO Disable After SS Rising Edge
tSL
tSH
tDAV
tDSU
tDHD
tDF
tDR
tSR
tSF
tDIS
SS High After SCLK Edge
tSFS
1
20
20
20
20
200
0
ns
tSFS
SCLK
tSL
tSF
tSR
tDIS
MSB
INTERMEDIATE BITS
tDF
LSB
tDR
INTERMEDIATE BITS
MSB IN
MOSI
LSB IN
10193-003
tDSU
tDHD
図 3.SPI インターフェースのタイミング
Rev. A
－ 8/103 －
μs
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
100
tSS
MISO
40001
100
5
SS
tSH
Unit
ns
0.4
175
175
デザインで保証します。
tDAV
Max
ADE7880
データシート
表 4.HSDC インターフェースのタイミング・パラメータ
Parameter
Symbol
Min
HSA to HSCLK Edge
HSCLK Period
HSCLK Low Pulse Width
HSCLK High Pulse Width
Data Output Valid After HSCLK Edge
Data Output Fall Time
Data Output Rise Time
HSCLK Rise Time
HSCLK Fall Time
HSD Disable After HSA Rising Edge
HSA High After HSCLK Edge
tSS
0
125
50
50
tSL
tSH
tDAV
tDF
tDR
tSR
tSF
tDIS
tSFS
Max
40
20
20
10
10
5
0
HSA
tSS
tSFS
HSCLK
tSL
HSD
tSH
tSF
tSR
tDIS
MSB
INTERMEDIATE BITS
LSB
tDF
tDR
図 4.HSDC インターフェースのタイミング
2mA
1.6V
CL
50pF
800µA
IOH
図 5.タイミング仕様用の負荷回路
Rev. A
－ 9/103 －
10193-005
TO OUTPUT
PIN
IOL
10193-004
tDAV
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ADE7880
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作セクショ
ンに記載する規定値以上でのデバイス動作を定めたものではあ
りません。デバイスを長時間絶対最大定格状態に置くとデバイ
スの信頼性に影響を与えます。
表 5.
Parameter1
Rating
VDD to AGND
VDD to DGND
Analog Input Voltage to AGND, IAP, IAN,
IBP, IBN, ICP, ICN, VAP, VBP, VCP, VN
Analog Input Voltage to INP and INN
Reference Input Voltage to AGND
Digital Input Voltage to DGND
Digital Output Voltage to DGND
Operating Temperature
Industrial Range
Storage Temperature Range
Junction Temperature
Lead Temperature (Soldering, 10 sec)
−0.3 V to +3.7 V
−0.3 V to +3.7 V
−2 V to +2 V
1
−2 V to +2 V
−0.3 V to VDD + 0.3 V
−0.3 V to VDD + 0.3 V
−0.3 V to VDD + 0.3 V
熱抵抗
θJA は 29.3°C/W に、θJC は 1.8°C/W に、それぞれ規定。
表 6.熱抵抗
−40°C to +85°C
−65°C to +150°C
150°C
300°C
Package Type
θJA
θJC
Unit
40-Lead LFCSP
29.3
1.8
°C/W
ESD の注意
RoHS 準拠製品のハンダ処理で使用する温度プロファイルについて、リフロ
ー・プロファイルを JEDEC の J-STD 20 に準拠させることをアナログ・デバ
イセズは推奨します。最新レビジョンについては JEDEC のウェブサイトを
ご覧ください。
Rev. A
－ 10/103 －
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
ADE7880
データシート
40
39
38
37
36
35
34
33
32
31
NC
SS/HSA
MOSI/SDA
MISO/HSD
SCLK/SCL
CF3/HSCLK
CF2/HREADY
CF1
IRQ1
NC
ピン配置およびピン機能説明
1
2
3
4
5
6
7
8
9
10
ADE7880
TOP VIEW
(Not to Scale)
30
29
28
27
26
25
24
23
22
21
NC
IRQ0
CLKOUT
CLKIN
VDD
AGND
AVDD
VAP
VBP
NC
NOTES
1. NC = NO CONNECT.
2. CREATE A SIMILAR PAD ON THE PCB UNDER THE
EXPOSED PAD. SOLDER THE EXPOSED PAD TO
THE PAD ON THE PCB TO CONFER MECHANICAL
STRENGTH TO THE PACKAGE. DO NOT CONNECT
THE PADS TO AGND OR DGND.
10193-006
NC
IBN
ICP
ICN
INP
INN
REFIN/OUT
VN
VCP
NC
11
12
13
14
15
16
17
18
19
20
NC
PM0
PM1
RESET
DVDD
DGND
IAP
IAN
IBP
NC
図 6.ピン配置
表 7.ピン機能の説明
ピン番号
記号
説明
1、10、11、
20、21、30、
31、40
NC
未接続。これらのピンは接続しないでください。これらのピンは内部で接続されていません。
2
PM0
消費電力モード・ピン 0。このピンは PM1 と組み合わせて使い、表 8 に記載する ADE7880 の消費電力
モードを決定します。
3
PM1
消費電力モード・ピン 1。このピンは PM0 と組み合わせて使い、表 8 に記載する ADE7880 の消費電力
モードを決定します。
4
RESET
アクティブ・ローのリセット入力。PSM0 モードで、ハードウェア・リセットを開始するとき、このピ
ンは少なくとも 10 µs 間ロー・レベルを維持する必要があります。
5
DVDD
このピンから内蔵 2.5 V デジタル LDO にアクセスできます。このピンには外部からアクティブ回路を接
続しないでください。このピンは 4.7 µF のコンデンサと 220 nF のセラミック・コンデンサの並列接続で
デカップリングしてください。
6
DGND
グラウンド基準。このピンは、デジタル回路のグラウンド基準になります。
7、8
IAP、IAN
電流チャンネル A のアナログ入力。このチャンネルは電流トランスと組み合わせて使い、このデータシ
ートでは電流チャンネル A と呼びます。これらの入力は最大差動レベル±0.5 V のフル差動電圧入力で
す。このチャンネルはチャンネル B とチャンネル C にあるものと同じ PGA も内蔵しています。
9、12
IBP、IBN
電流チャンネル B のアナログ入力。このチャンネルは電流トランスと組み合わせて使い、このデータシ
ートでは電流チャンネル B と呼びます。これらの入力は最大差動レベル±0.5 V のフル差動電圧入力で
す。このチャンネルはチャンネル C とチャンネル A にあるものと同じ PGA も内蔵しています。
13、14
ICP、ICN
電流チャンネル C のアナログ入力。このチャンネルは電流トランスと組み合わせて使い、このデータシ
ートでは電流チャンネル C と呼びます。これらの入力は最大差動レベル±0.5 V のフル差動電圧入力で
す。このチャンネルはチャンネル A とチャンネル B にあるものと同じ PGA も内蔵しています。
15、16
INP、INN
中性電流チャンネル N のアナログ入力。このチャンネルは電流トランスと組み合わせて使い、このデー
タシートでは電流チャンネル N と呼びます。これらの入力は最大差動レベル±0.5 V のフル差動電圧入力
です。このチャンネルはチャンネル A～ C にあるものと異なる PGA を内蔵しています。
17
REFIN/OUT
このピンから、内蔵電圧リファレンスにアクセスできます。内蔵リファレンスの公称値は 1.2 V です。
1.2 V ± 8%の外付けリファレンス・ソースをこのピンに接続することもできます。いずれの場合も、こ
のピンを 4.7 µF のコンデンサと 100 nF のセラミック・コンデンサの並列接続で AGND へデカップリン
グしてください。リセット後に、内蔵リファレンスがイネーブルされます。
Rev. A
－ 11/103 －
ADE7880
データシート
ピン番号
記号
説明
18、19、22、
23
VN、VCP、VBP、
VAP
電圧チャンネルに対するアナログ入力。このチャンネルは電圧トランスと組み合わせて使用し、このデ
ータシートでは電圧チャンネルと呼んでいます。これらの入力は、規定の動作に対して VN を基準とす
る最大信号レベル±0.5 V のシングルエンド電圧入力です。このチャンネルも PGA を内蔵しています。
24
AVDD
このピンから 2.5 V の内蔵アナログ低ドロップアウト・レギュレータ(LDO)にアクセスできます。このピ
ンには外部からアクティブ回路を接続しないでください。このピンは 4.7 µF のコンデンサと 220 nF のセ
ラミック・コンデンサの並列接続でデカップリングしてください。
25
AGND
グラウンド基準。このピンは、アナログ回路のグラウンド基準になります。このピンは、アナログ・グ
ラウンド・プレーンまたは安定なシステム・グラウンド基準に接続します。このノイズのないグラウン
ド基準は、すべてのアナログ回路(たとえば、折り返し防止フィルタ、電流トランス、電圧トランス)に
対して使用してください。
26
VDD
電源電圧。このピンから電源電圧を供給します。PSM0 (通常消費電力モード)では、電源電圧を 3.3 V ±
10%に維持します。PSM1 (省消費電力モード)、PSM2 (低消費電力モード)、PSM3 (スリープ・モード)で
は、ADE7880 をバッテリから駆動する場合、電源電圧を 2.4 V～3.7 V に維持します。このピンは 10 µF の
コンデンサと 100 nF のセラミック・コンデンサの並列接続で DGND へデカップリングしてください。
27
CLKIN
マスター・クロック。このロジック入力には、外部クロックを接続することができます。代わりに、並
列共振 AT カット水晶を CLKIN と CLKOUT の間に接続して、ADE7880 のクロック・ソースを発生する
ことができます。規定動作に対するクロック周波数は、16.384 MHz です。ゲート発振回路には数 10 pF
のセラミック負荷コンデンサを使う必要があります。負荷容量条件については水晶発振器メーカーのデ
ータシートを参照してください。
28
CLKOUT
この表のピン 27 で説明したように、水晶をこのピンと CLKIN の間に接続して、ADE7880 にクロック・
ソースを与えることができます。
29、32
IRQ0、IRQ1
割込み要求出力。これらのピンはアクティブ・ローのロジック出力です。割込みを発生できるイベント
については、割込みのセクションを参照してください。
33、34、35
CF1、
CF2/HREADY、
CF3/HSCLK
キャリブレーション周波数(CF)ロジック出力。これらの出力は、CFMODE レジスタ内の CF1SEL[2:0]、
CF2SEL[2:0]、CF3SEL[2:0]の各ビットに基づいて電力情報を提供します。これらの出力は、動作とキャ
リブレーションのために使います。フルスケール出力周波数は、CF1DEN、CF2DEN、CF3DEN の各レジ
スタに書込を行うことによりスケールすることができます( 電力量／周波数変換のセクション参照)。
CF2 は、高調波計算ブロックから発生される HREADY 信号と共用されています。CF3 は、HSDC ポート
のシリアル・クロック出力と共用されています。
36
SCLK/SCL
SPI ポートのシリアル・クロック入力／I2C ポートのシリアル・クロック入力。すべてのシリアル・デー
タ転送はこのクロックに同期します(シリアル・インターフェースのセクションを参照してください)。
このピンには、低速なエッジ変化時間(たとえば光アイソレータ出力)を持つクロック・ソースに対して
使用するシュミット・トリガ入力があります。
37
MISO/HSD
SPI ポートのデータ出力／HSDC ポートのデータ出力。
38
MOSI/SDA
SPI ポートのデータ入力／I2C ポートのデータ出力。
39
SS/HSA
SPI ポートのスレーブ・セレクト／HSDC ポート・アクティブ。
EP
エクスポーズド・パ
ッド
エクスポーズド・パッド下の PCB 上に同じパッドを設けてください。エクスポーズド・パッドと PCB
上のパッドをハンダ付けして、パッケージの機械的強度を強化してください。これらのパッドは、
AGND または DGND へ接続しないでください。
Rev. A
－ 12/103 －
ADE7880
データシート
0.5
0.5
0.3
0.3
0.1
0.1
ERROR (%)
–0.1
–0.1
–0.3
–0.3
+85°C, PF = 1.0
+25°C, PF = 1.0
–40°C, PF = 1.0
0.1
1
10
100
PERCENTAGE OF FULL-SCALE CURRENT (%)
–0.5
0.01
10193-100
–0.5
0.01
1
10
100
図 10.様々な電源電圧での総合有効電力量誤差 (測定値のパーセ
ント値)、ゲイン = +1、内蔵リファレンス電圧を使用、積分器
をオフ
0.5
GAIN = +1
GAIN = +2
GAIN = +4
GAIN = +8
GAIN = +16
0.3
ERROR (%)
ERROR (%)
0.3
0.1
PERCENTAGE OF FULL-SCALE CURRENT (%)
図 7.様々な温度での総合有効電力量誤差(測定値のパーセント
値)、ゲイン = +1、力率 = 1、内蔵リファレンス電圧を使用、積
分器をオフ
0.5
VDD = 2.97V
VDD = 3.30V
VDD = 3.63V
10193-103
ERROR (%)
代表的な性能特性
0.1
–0.1
0.1
–0.1
–0.3
0.1
1
10
100
PERCENTAGE OF FULL-SCALE CURRENT (%)
–0.5
0.01
10193-101
–0.5
0.01
1
10
100
図 11.様々な温度での総合有効電力量誤差(測定値のパーセント
値)、ゲイン = +16、内蔵リファレンス電圧を使用、積分器をオ
ン
0.5
PF = +1.0
PF = +0.5
PF = –0.5
0.3
0.3
0.1
0.1
ERROR (%)
ERROR (%)
0.1
PERCENTAGE OF FULL-SCALE CURRENT (%)
図 8.様々なゲインでの総合有効電力量誤差(測定値のパーセント
値)、内蔵リファレンス電圧を使用、積分器をオフ
0.5
+85°C, PF = 1.0
+25°C, PF = 1.0
–40°C, PF = 1.0
10193-104
–0.3
–0.1
–0.1
–0.3
–0.5
0.01
47
49
51
53
55
57
59
LINE FREQUENCY (Hz)
61
63
65
10193-102
–0.5
45
0.1
1
10
PERCENTAGE OF FULL-SCALE CURRENT (%)
図 9.総合有効電力量誤差(測定値のパーセント値)の周波数特
性、ゲイン = +1、内蔵リファレンス電圧を使用、積分器をオフ
Rev. A
+85°C, PF = 1.0
+25°C, PF = 1.0
–40°C, PF = 1.0
100
10193-105
–0.3
図 12.様々な温度での基本波有効電力量誤差(測定値のパーセン
ト値)、ゲイン = +1、力率 = 1、内蔵リファレンス電圧を使用、
積分器をオフ
－ 13/103 －
ADE7880
データシート
0.1
–0.1
–0.3
0.1
1
10
100
PERCENTAGE OF FULL-SCALE CURRENT (%)
0.3
–0.1
–0.5
0.01
1
10
100
図 16.様々な温度での基本波無効電力量誤差(測定値のパーセン
ト値)、ゲイン = +1、力率 = 0、内蔵リファレンス電圧を使用、
積分器をオフ
VDD = 2.97V
VDD = 3.30V
VDD = 3.63V
0.5
0.3
GAIN = +1
GAIN = +2
GAIN = +4
GAIN = +8
GAIN = +16
0.1
ERROR (%)
ERROR (%)
0.1
PERCENTAGE OF FULL-SCALE CURRENT (%)
図 13.様々なゲインでの基本波有効電力量誤差(測定値のパーセ
ント値)、内蔵リファレンス電圧を使用、積分器をオフ
0.5
0.1
–0.3
10193-106
–0.5
0.01
+85°C, PF = 1.0
+25°C, PF = 1.0
–40°C, PF = 1.0
0.3
ERROR (%)
ERROR (%)
0.3
0.5
GAIN = +1
GAIN = +2
GAIN = +4
GAIN = +8
GAIN = +16
10193-109
0.5
–0.1
0.1
–0.1
–0.3
1
10
100
–0.5
0.01
0.1
1
10
100
PERCENTAGE OF FULL-SCALE CURRENT (%)
図 17.様々なゲインでの基本波無効電力量誤差(測定値のパーセ
ント値)、内蔵リファレンス電圧を使用、積分器をオフ
0.5
0.5
0.3
0.3
0.1
0.1
ERROR (%)
ERROR (%)
図 14.様々な電源電圧での基本波有効電力量誤差 (測定値のパー
セント値)、ゲイン = +1、内蔵リファレンス電圧を使用、積分
器をオフ
–0.1
+85°C, PF = 1.0
+25°C, PF = 1.0
–40°C, PF = 1.0
1
10
100
–0.1
–0.5
45
10193-108
0.1
PERCENTAGE OF FULL-SCALE CURRENT (%)
図 15.様々な温度での基本波有効電力量誤差(測定値のパーセン
ト値)、ゲイン = +1、内蔵リファレンス電圧を使用、積分器を
オン
Rev. A
PF = +1.0
PF = +0.5
PF = –0.5
–0.3
–0.3
–0.5
0.01
10193-110
0.1
PERCENTAGE OF FULL-SCALE CURRENT (%)
47
49
51
53
55
57
59
LINE FREQUENCY (Hz)
61
63
65
10193-111
–0.5
0.01
10193-107
–0.3
図 18.基本波無効電力量誤差(測定値のパーセント値)の周波数特
性、ゲイン = +1、内蔵リファレンス電圧と積分器をオフ
－ 14/103 －
ADE7880
データシート
0.3
0.1
ERROR (%)
ERROR (%)
0.3
0.5
VDD = 2.97V
VDD = 3.30V
VDD = 3.63V
–0.1
–0.3
–0.1
–0.3
0.1
1
10
100
PERCENTAGE OF FULL-SCALE CURRENT (%)
–0.5
0.01
10193-112
–0.5
0.01
0.1
+85°C, PF = 1.0
+25°C, PF = 1.0
–40°C, PF = 1.0
0.1
1
10
100
PERCENTAGE OF FULL-SCALE CURRENT (%)
図 19.様々な電源電圧での基本波無効電力量誤差 (測定値のパー
セント値)、ゲイン = +1、内蔵リファレンス電圧を使用、積分
器をオフ
10193-115
0.5
図 22.様々な温度での V RMS 誤差(測定値のパーセント値)、ゲ
イン = +1、内蔵リファレンス電圧を使用
5
ERROR (%)
0.3
0.1
–0.1
–0.3
0.1
–5
–10
–15
–20
–25
–30
–35
–40
–45
0 3 6 9 12 15 18 21 24 27 30 33 36 39 42 45 48 51 54 57 60 63
1
10
100
PERCENTAGE OF FULL-SCALE CURRENT (%)
10193-113
–0.5
0.01
+85°C, PF = 1.0
+25°C, PF = 1.0
–40°C, PF = 1.0
0
HARMONIC ORDER (55Hz FUNDAMENTAL)
10193-116
GAIN ERROR
(% ERROR RELATIVE TO FUNDAMENTAL)
0.5
図 23.各高調波での高調波 I RMS 誤差 (測定値のパーセント
値)、63 個の高調波、基本波 55 Hz、30 回測定の平均値、セト
リング・タイム 750 ms、更新レート 125 µs
図 20.様々な温度での基本波無効電力量誤差(測定値のパーセン
ト値)、ゲイン = +16、内蔵リファレンス電圧を使用、積分器を
オン
6
ERROR (%)
0.3
0.1
–0.1
–0.3
0.1
1
10
PERCENTAGE OF FULL-SCALE CURRENT (%)
100
0
–2
–4
0.1
1
10
PERCENTAGE OF FULL-SCALE CURRENT (%)
図 21.様々な温度での I RMS 誤差(測定値のパーセント値)、ゲイ
ン = +1)、内蔵リファレンス電圧を使用、積分器をオフ
Rev. A
2
–6
0.01
10193-114
–0.5
0.01
+85°C, PF = 1.0
+25°C, PF = 1.0
–40°C, PF = 1.0
4
100
10193-117
MEASUREMENT ERROR (% of Reading)
0.5
図 24.高調波 I RMS 誤差(測定値のパーセント値)、ゲイン =
+1、51 個の高調波、基本波 55 Hz、1 回の測定、セトリング・
タイム 750 ms
－ 15/103 －
ADE7880
データシート
4
2
0
–2
–4
0.1
1
10
100
PERCENTAGE OF FULL-SCALE CURRENT (%)
図 25.高調波 I RMS 誤差(測定値のパーセント値)、ゲイン =
+1、51 個の高調波、基本波 55 Hz、10 回測定の平均値、セト
リング・タイム 750 ms、更新レート 125 µs
1
10
100
–2
–4
0.1
1
10
100
4
2
0
–2
–4
–6
0.01
0.1
1
10
100
PERCENTAGE OF FULL-SCALE CURRENT (%)
10193-122
MEASUREMENT ERROR (% of Reading)
0
10193-119
MEASUREMENT ERROR (% of Reading)
0.1
図 28.高調波無効電力誤差(測定値のパーセント値)、ゲイン =
+1、51 個の高調波、基本波 55 Hz、1 回測定、セトリング・タ
イム 750 ms、更新レート 125 µs
2
図 26.高調波有効電力誤差(測定値のパーセント値)、ゲイン =
+1、51 個の高調波、基本波 55 Hz、1 回測定、セトリング・タ
イム 750 ms、更新レート 125 µs
図 29.高調波無効電力誤差(測定値のパーセント値)、ゲイン =
+1、51 個の高調波、基本波 55 Hz、10 回測定の平均値、セト
リング・タイム 750 ms、更新レート 125 µs
6
MEASUREMENT ERROR (% of Reading)
6
4
2
0
–2
–4
0.1
1
10
PERCENTAGE OF FULL-SCALE CURRENT (%)
100
図 27.高調波有効電力誤差(測定値のパーセント値)、ゲイン =
+1、51 個の高調波、基本波 55 Hz、10 回測定の平均値、セト
リング・タイム 750 ms、更新レート 125 µs
4
2
0
–2
–4
–6
0.01
10193-120
MEASUREMENT ERROR (% of Reading)
–4
6
PERCENTAGE OF FULL-SCALE CURRENT (%)
Rev. A
–2
PERCENTAGE OF FULL-SCALE CURRENT (%)
4
–6
0.01
0
–6
0.01
6
–6
0.01
2
0.1
1
10
PERCENTAGE OF FULL-SCALE CURRENT (%)
100
10193-123
–6
0.01
4
10193-121
MEASUREMENT ERROR (% of Reading)
6
10193-118
MEASUREMENT ERROR (% of Reading)
6
図 30.高調波皮相電力誤差(測定値のパーセント値)、ゲイン =
+1、51 個の高調波、基本波 55 Hz、1 回測定、セトリング・タ
イム 750 ms、更新レート 125 µs
－ 16/103 －
ADE7880
データシート
4
2
0
–2
–4
–6
0.01
0.1
1
10
100
PERCENTAGE OF FULL-SCALE CURRENT (%)
10193-124
MEASUREMENT ERROR (% of Reading)
6
図 31.高調波皮相電力誤差(測定値のパーセント値)、ゲイン =
+1、51 個の高調波、基本波 55 Hz、10 回測定の平均値、セト
リング・タイム 750 ms、更新レート 125 µs
Rev. A
－ 17/103 －
ADE7880
データシート
テスト回路
3.3V
10kΩ
1µF
1kΩ
5
10nF
MISO/HSD 37
SAME AS
IAP, IAN
10nF
13 ICP
CF3/HSCLK 35
ADE7880
14 ICN
1.5kΩ
6
25
4.7µF
+
0.1µF
16.384MHz
CLKIN 27
20pF
10193-007
23 VAP
20pF
CLKOUT 28
AGND
22 VBP
SAME AS
CF2
IRQ0 29
REFIN/OUT 17
DGND
SAME AS
VCP
SAME AS
VCP
CF1 33
IRQ1 32
19 VCP
10nF
10kΩ
CF2/HREADY 34
18 VN
1kΩ
3.3V
SCLK/SCL 36
9 IBP
12 IBN
0.22µF
MOSI/SDA 38
RESET
8 IAN
SAME AS
IAP, IAN
+
SS/HSA 39
7 IAP
10nF
1kΩ
26
3 PM1
4
1kΩ
24
DVDD
2 PM0
4.7µF
VDD
3.3V
0.22µF
AVDD
4.7µF
+
図 32.テスト回路
Rev. A
－ 18/103 －
ADE7880
データシート
用語
測定誤差
ADE7880 が行う電力量測定の誤差は、次式で定義されます。
測定誤差 =
Energy Registered by ADE 7880  True Energy
 100% (1)
True Energy
ゲイン誤差
ADE7880 の ADC 内でのゲイン誤差は、測定値の ADC 出力コー
ド(オフセットは除去)と理論出力コードとの間の差として定義
されます(電流チャンネル ADC と電圧チャンネル ADC の各セク
ションを参照してください)。この差は、理論コードのパーセン
ト値として表されます。
チャンネル間位相誤差
ハイパス・フィルタ(HPF)とデジタル積分器により、電流チャン
ネルと電圧チャンネルの間で小さい位相不一致が発生します。
オール・デジタル・デザインにより、電流チャンネルと電圧チ
ャンネルとの間の位相一致を 3 相すべてについて、45～65 Hz の
範囲では±0.1°以内に、40 Hz～1 kHz の範囲では±0.2°以内に、そ
れぞれ保証します。この内部位相不一致は外部位相誤差(電流セ
ンサーまたは部品の許容誤差に起因)と組み合わせて、位相キャ
リブレーション・レジスタを使ってキャリブレーションするこ
とができます。
CF ジッタ
電源電圧除去(PSR)
電源が変動したときの ADE7880 の測定誤差を測定値のパーセン
ト値として表します。AC の PSR 測定の場合は、公称電源(3.3
V)での測定値を採用します。AC 信号(100 Hz、120 mV rms)を電
源に加えたときに、2 回目の測定値を同じ入力信号レベルで取
得します。この AC 信号により導入されるすべての誤差が、測
定値のパーセント値として表されます(測定誤差の定義を参照し
てください)。
次に CF ジッタが次のように計算されます。
DC の PSR 測定の場合、公称電源(3.3 V)での測定値を採用しま
す。電源が±10%変化したときに、2 回目の測定値を同じ入力信
号レベルで取得します。この場合も導入されたすべての誤差は
測定値のパーセント値として表されます。
ADC オフセット誤差
これは、ADC のアナログ入力に対応する DC オフセットを意味
します。アナログ入力が AGND に接続されていても、ADC に
は DC アナログ入力信号が存在することを意味します。オフセ
ットの大きさは、ゲインと入力範囲の選択に依存します(代表的
な性能特性のセクションを参照してください)。ただし、HPF を
接続すると、オフセットが電流チャンネルと電圧チャンネルか
ら除去されるため、電力量計算はこのオフセットから影響を受
けません。
Rev. A
CF1 ピン、CF2 ピン、または CF3 ピンでパルス周期が連続的に
測定されます。4 個の連続するパルスの最大値、最小値、平均
値が次のように計算されます。
最大値 = max(Period0, Period1, Period2, Period3)
最小値 = min(Period0, Period1, Period2, Period3)
平均値 =
Period0  Period1  Period2  Period3
4
CFJITTER 
Maximum  Minimum
 100%
Average
(2)
高調波電力測定誤差
ADE7880 が行う高調波有効／無効電力量計算の誤差を測定する
ときは、電圧チャンネルに基本波と 1 個の高調波成分(両振幅と
も 250 mV)から構成される信号を入力します。電流チャンネル
には、振幅 50 mV の基本波と電圧チャンネルの場合と同じイン
デックスを持つ 1 個の高調波成分から構成される信号を入力し
ます。高調波振幅を 250 mV から 250 µV (フルスケールの 1/2000
以下)まで変化させます。
誤差は次式で定義されます。
－ 19/103 －
測定誤差 =
Power Registered by ADE7880  True Power
 100% (3)
True Power
ADE7880
データシート
パワーマネージメント
ADE7880 には 4 種類の動作モードがあり、PM0 ピンと PM1 ピ
ンの状態で指定されます(表 8 参照)。これらのピンは ADE7880
の動作を完全に制御するため、容易に外部マイクロプロセッサ
の I/O へ接続することができます。PM0 ピンと PM1 ピンには内
部プルアップ抵抗が付いています。新しい消費電力モード設定
の前後に推奨される動作については、表 10 と表 11 を参照してく
ださい。
表 8.電源モード
電源モード
PM1
PM0
PSM0、通常消費電力モード
0
1
PSM1、省電力モード
0
0
PSM2、低消費電力モード
1
0
PSM3、スリープ・モード
1
1
つまり、このモードでは、AIMAV、BIMAV、CIMAV 以外のレ
ジスタに対するアクセスは推奨されません。PSM0 では rms を計
算する回路も動作するため、キャリブレーションは PSM0 モード
または PSM1 モードで完了させることができます。ADE7880 は、
キャリブレーション・プロセスで得られる補正値を格納または処
理するレジスタを持っていないことに注意してください。外部
マイクロプロセッサが、これらの測定値に関係するゲイン値を
保存し、PSM1 時に使用します(xIMAV レジスタの詳細について
は、電流平均絶対値の計算のセクション参照)。
20 ビットの平均絶対値測定は PSM1 で行われますが(PSM0 でも
使用可能)、これらは PSM0 でのみ実行される相電流と相電圧の
rms 測定とは異なり、測定値は HxIRMS と HxVRMS の各 24 ビ
ット・レジスタへ格納されます。詳細については、電流平均絶
対値の計算のセクションを参照してください。
PSM0—通常消費電力モード(全製品)
PSM0 モードでは、ADE7880 の全機能が動作します。ADE7880
でこのモードを開始するときは、PM0 ピン = ハイ・レベルに、
PM1 ピン = ロー・レベルに、それぞれ設定します。ADE7880 が
PSM1、PSM2、または PSM3 モードにあるときに PSM0 モード
へ切り替えると、すべてのコントロール・レジスタがデフォル
ト値になります。ただし、PSM2 モードで使用されるスレッショ
ールド・レジスタ LPOILVL と CONFIG2 レジスタは例外で、そ
れぞれ値を維持します。
ADE7880 は移行時間の終了を、IRQ1割込みピンをロー・レベル
にし、STATUS1 レジスタのビット 15 (RSTDONE)を 1 にして通知
します。このビットは移行時間中 0 を維持し、移行が完了すると
1 になります。対応するビットを 1 に設定して STATUS1 レジス
タに書込みを行うと、ステータス・ビットがクリアされ、IRQ1
ピンがハイ・レベルに戻ります。STATUS1 レジスタのビット 15
(RSTDONE)が 1 に設定されているときにIRQ1ピンがロー・レベ
ルになった場合でも、割込みマスク・レジスタ内のビット 15
(RSTDONE)は無効になります。この機能により、RSTDONE 割
込みはマスク不能になります。
ADE7880 が PSM0 モードであった後に PSM1 モードに設定する
と、ADE7880 は直ちに平均絶対値の計算を開始します。xIMAV
レジスタは何時でもアクセス可能ですが、ADE7880 を PSM2 モ
ードまたは PSM3 モードの後に PSM1 モードに設定すると、
ADE7880 はIRQ1ピンをロー・レベルにして、平均絶対値計算の
開始を通知します。xIMAV レジスタは、このタイミング後での
みアクセス可能になります。
PSM2—低消費電力モード
低消費電力モード PSM2 では、ADE7880 はライン周波数に無関
係に 0.02 × (LPLINE[4:0] + 1) sec 間、すべての相電流とスレッシ
ョールドを比較します。この LPLINE[4:0]は、LPOILVL レジスタ
のビット[7:3]です(表 9 参照)。
表 9.LPOILVL レジスタ
ビット
記号
デフォルト 説明
[2:0]
LPOIL[2:0]
111
スレッショールドはフルス
ケールと LPOIL/8 の積に対
応する値に設定されます
[7:3]
LPLINE[4:0]
00000
測定時間は(LPLINE[4:0] +
1)/50 sec
PSM1—省電力モード
省消費電力モード PSM1 では、ADE7880 は 3 相電流の平均絶対
値(mav)を測定して、結果を AIMAV、BIMAV、CIMAV の各 20
ビット・レジスタへ格納します。このモードは、ADE7880 の電
圧電源が外付けバッテリから供給される中性喪失の場合に役立
ちます。このモードでは、シリアル・ポート(I2C または SPI)が
イ ネ ー ブ ル さ れ ま す 。 ア ク テ ィ ブ ・ ポ ー ト は 、 AIMAV 、
BIMAV、CIMAV の各レジスタを読出す際に使用することがで
きます。このモードではその他のレジスタの値が保証されないの
で、読出しを行わないことが推奨されます。同様に、このモード
では ADE7880 への書込み動作を考慮していません。
Rev. A
ス レ ッ シ ョ ー ル ド は 、 LPOILVL レ ジ ス タ の ビ ッ ト [2:0]
(LPOIL[2:0])から、フルスケールの LPOIL[2:0]/8 として求められ
ます。相電流がスレッショールドを超えるごとに、カウンタが
インクリメントされます。測定時間の終わりに各相カウンタが
LPLINE[4:0] + 1 を下回る場合、IRQ0ピンがロー・レベルになり
ます。測定時間の終わりに、LPLINE[4:0] + 1 に一致するかこれを
上回る相カウンタがあると、IRQ1ピンがロー・レベルになりま
す。図 33 に、LPLINE[4:0] = 2 かつ LPOIL[2:0] = 3 のときの
ADE7880 の PSM2 モードでの動作を示します。テスト区間は
50 Hz で 3 サイクル(60 ms)間であり、A 相電流は LPOIL[2:0]スレ
ッショールドを 3 回超えています。テスト区間の終わりに、IRQ1
ピンがロー・レベルになります。
－ 20/103 －
ADE7880
データシート
ピンがロー・レベルになると、すべての相電流がスレッショー
ルドを下回り、システムを流れる電流がないことを意味します。
この時点で、外部マイクロプロセッサは ADE7880 をスリープ・
モード PSM3 に設定します。測定時間の終わりにIRQ1ピンがロ
ー・レベルになると、少なくとも 1 つの電流入力が既定のスレ
ッショールドを超えており、ADE7880 ピンには電圧がなくとも
システムに電流が流れていることを意味します。この状況は中
性喪失と呼ばれ、異常状態と見なされます。この時点で外部マ
イクロプロセッサは ADE7880 を PSM1 モードに設定して、相電
流の平均絶対値を測定し、その値と公称電圧を使って電力量を
求めます。
LPLINE[4:0] = 2
LPOIL[2:0]
THRESHOLD
IA CURRENT
PHASE
COUNTER = 2
PHASE
COUNTER = 3
10193-008
PHASE
COUNTER = 1
IRQ1
図 33.PSM2 モード、LPLINE[4:0] = 2 に対して
IRQピンをトリガ(50 Hz システム)
ゲイン・レジスタのビット[2:0] (PGA1[2:0])が 1 または 2 の場合、
ADE7880 を PSM2 モードで使用することが推奨されます。これ
らのビットは、電流チャンネル・データ・パスのゲインを表し
ます。PGA1[2:0]ビットが 4、8、または 16 の場合は、ADE7880
を PSM2 モードで使用することは推奨されません。
PSM3—スリープ・モード(全製品)
このモードでは、I2C ポートまたは SPI ポートは機能しません。
PSM2 モードでは、電圧入力がなく、かつ ADE7880 の電源電圧
が外付けバッテリから供給される場合に、電流をモニタするた
めに必要な消費電力が削減されます。測定時間の終わりにIRQ0
スリープ・モードでは、ADE7880 の大部分の内部回路がターン
オフして消費電流が最小レベルになります。このモードでは、
I2C、HSDC、SPI の各ポートが機能せず、RESET、SCLK/SCL、
MOSI/SDA、SS/HSA の各ピンはハイ・レベルに設定されます。
表 10.消費電力モードおよび関係する特性
全レジスタ 1
LPOILVL、CONFIG2
I2C/SPI
機能
State After Hardware Reset
Set to default
Set to default
I2C enabled
すべての回路がアクティブで、DSP
はアイドル・モード。
State After Software Reset
Set to default
Unchanged
ロックイン・プロシ
ージャを実行済みの
場合、アクティブ・
シリアル・ポートは
変更されません。
すべての回路がアクティブで、DSP
はアイドル・モード。
PSM1
Not available
PSM0 values retained
Enabled
電流平均絶対値を計算し、結果を
AIMAV、BIMAV、CIMAV の各レジ
スタへ格納。機能を制限して I2C また
は SPI シリアル・ポートをイネーブ
ル。
PSM2
Not available
PSM0 values retained
Disabled
相電流と LPOILVL に設定されたスレ
ッショールドを比較。結果をIRQ0ピ
ンまたはIRQ1ピンへ出力。シリア
ル・ポートは使用不可。
PSM3
Not available
PSM0 values retained
Disabled
内部回路がシャットダウンし、シリ
アル・ポートは使用不可。
消費電力モード
PSM0
1
LPOILVL レジスタと CONFIG2 レジスタを除くすべてのレジスタに対する設定
Rev. A
－ 21/103 －
ADE7880
データシート
表 11.消費電力モードを変更する際の推奨動作
次の消費電力モード
初期消費電力
モード
次の消費電力モードを設定
する前
PSM1
PSM2
PSM3
PSM0
Run レジスタ = 0x0000 を設定
して DSP を停止
直ちに電流平均絶対値
(mav)を計算
アクション
不要
CONFIG レジスタのビット 6
(HSDCEN)を 0 にクリアして
HSDC をディスエーブル
直ちに xIMAV レジスタを
アクセス可能
IRQ0ピンまたはIRQ1
ピンがロー・レベル
になるのを待つ
IRQ0ピンまたはIRQ1
ピンがロー・レベル
になるのを待つ
アクション
不要
PSM0
MASK0 = 0x0 と MASK1 =
0x0 を設定して割込みをマス
ク
STATUS0 レジスタと STATUS1
レジスタの割込みステータ
ス・フラグを消去
PSM1
アクション不要
IRQ1ピンがロー・レベル
になるのを待つ
ビット 15 (RSTDONE)が
1 に設定されるまで
STATUS1 レジスタをポー
リング
PSM2
アクション不要
IRQ1ピンがロー・レベル
になるのを待つ
IRQ1ピンがロー・レベル
になるのを待つ
ビット 15 (RSTDONE)が
1 に設定されるまで
STATUS1 レジスタをポー
リング
この時点で電流平均絶対
値を計算
アクション
不要
この時点から xIMAV レジ
スタがアクセス可能
PSM3
アクション不要
IRQ1ピンがロー・レベル
になるのを待つ
IRQ1ピンがロー・レベル
になるのを待つ
ビット 15 (RSTDONE)が
1 に設定されるまで
STATUS1 レジスタをポ
ーリング
この時点で電流 mav 回路
が計算を開始
この時点から xIMAV レ
ジスタがアクセス可能
Rev. A
－ 22/103 －
IRQ0ピンまたはIRQ1
ピンがロー・レベル
になるのを待つ
ADE7880
データシート
パワーアップ・プロシージャ
3.3V – 10%
2.0V ± 10%
ADE7880
PSM0 READY
0V
ADE7880
POWERED UP
POR TIMER
TURNED ON
40ms
MICROPROCESSOR
MAKES THE
ADE7880
MICROPROCESSOR RSTDONE CHOICE BETWEEN
ENTER PSM3
SETS ADE7880
INTERRUPT I2C AND SPI
IN PSM0
TRIGGERED
10193-009
26ms
図 34.パワーアップ Procedure
ADE7880 は、電源(VDD)を管理する電源モニタを内蔵していま
す。パワーアップ時、VDD が 2 V ± 10%に到達するまで、チッ
プは非アクティブ状態を維持します。VDD がこのスレッショー
ルドを超えると、電源モニタがチップをさらに 26 ms 間この非
アクティブ状態に置き、VDD が 3.3 V − 10%の最小推奨電源電
圧に到達できるようにします。PM0 ピンと PM1 ピンには内部プ
ルアップ抵抗があるため、外部マイクロプロセッサはこれらを
ハイ・レベルに維持し、ADE7880 は常にスリープ・モード
(PSM3)でパワーアップします。その後、外部回路(すなわちマイ
クロプロセッサ)が PM1 ピンをロー・レベルにして、ADE7880
が通常モード(PSM0)を開始できるようにします。大部分の内部
回路がターンオフしている PSM3 モードから、すべての機能が
イネーブルされる PSM0 モードへの移行は、40 ms 以内に実行さ
れます(詳細については、図 34 を参照)。
ADE7880 は移行時間の終了を、IRQ1割込みピンをロー・レベル
にし、STATUS1 レジスタのビット 15 (RSTDONE)を 1 にして通知
します。このビットは移行移行時間時間中 0 を維持し、変化が完
了すると 1 になります。対応するビットを 1 に設定して
STATUS1 レジスタに書込みを行うと、ステータス・ビットがク
リアされ、IRQ1ピンがハイ・レベルに戻ります。RSTDONE はマ
スク不能割込みであるため、STATUS1 レジスタのビット 15
(RSTDONE)をクリアして、IRQ1ピンをハイ・レベルに戻す必要
があります。IRQ1ピンがロー・レベルになるのを待った後で、
STATUS1 レジスタをアクセスして RSTDONE ビットの状態を調
べることが推奨されます。この時点で、対応するビットを 1 に
設 定 し て 書 込 み を 行 う こ と に よ り 、 STATUS1 レ ジ ス タ と
STATUS0 レジスタのその他のすべてのステータス・フラグをク
リアすることが、一般的な手順として推奨されます。
PSM0 モードのみが消費電力モードとして必要な場合、PM1 ピ
ンをグラウンドへ接続してロー・レベルに固定することができ
ます。PM0 ピンは内部プルアップ抵抗によりハイ・レベルが保
証されるので、オープンのままにすることができます。パワーア
ップ時、ADE7880 は短時間に PSM3 モードを通過して PSM0 に
なります。
初め、DSP はアイドル・モードにあります。これは命令を実行
しないことを意味します。ここが、すべての ADE7880 レジスタ
を初期化するタイミングです。キュー内の最後のレジスタには
3 回書込を行なってレジスタを確実に初期化しておく必要があ
ります。次に、Run レジスタへ 0x0001 を書込んで、DSP を起動
します(Run レジスタの詳細については、デジタル信号プロセッ
サのセクション参照)。
ADE7880 が PSM0 モードになると、I2C ポートがアクティブ・
シリアル・ポートになります。SPI ポートを使用する場合は、
SS/HSA ピンをハイ・レベルからロー・レベルへ 3 回トグルさせ
る必要があります。この動作により、SPI ポートの使用が選択
されます。I2C をアクティブ・シリアル・ポートにする場合、
CONFIG2 レジスタのビット 1 (I2C_LOCK)を 1 に設定して、固
定する必要があります。この時点から、ADE7880 はSS/HSA ピ
ンの以後のトグルを無視して、SPI ポートを使うための切り替
えができなくなります。同様に、SPI をアクティブ・シリア
ル・ポートにする場合は、CONFIG2 レジスタへ任意の書込みを
行なってポートを固定します。この時点で、I2C ポートを使うた
めの切り替えができなくなります。パワーダウンまたは RESET
ピンでのロー・レベル設定でのみ、I2C ポートを使うように
ADE7880 をリセットすることができます。固定した後は、
ADE7880 で PSMx 消費電力モードが変更されても選択したシリ
アル・ポートが維持されます。
電源電圧 VDD が 2 V ± 10%を下回ると、ADE7880 は非アクティ
ブ状態になり、測定も計算も実行されません。
PSM0 の 開 始 直 後 に 、 ADE7880 は CONFIG2 レ ジ ス タ と
LPOILVL レジスタを含むすべてのレジスタにデフォルト値を設
定します。
Rev. A
－ 23/103 －
ADE7880
データシート
ハードウェア・リセット
ソフトウェア・リセット機能
ADE7880 にはRESETピンがあります。ADE7880 が PSM0 モード
に あ り 、 か つ RESET ピ ン が ロ ー ・ レ ベ ル に 設 定 さ れ る と 、
ADE7880 はハードウェア・リセット状態になります。ハードウ
ェア・リセットを使用する場合は、ADE7880 を PSM0 モードに
する必要があります。ADE7880 が PSM1 モード、PSM2 モード
および PSM3 モードにあるときRESETピンをロー・レベルに設
定しても、影響を受けません。
CONFIG レジスタのビット 7 (SWRST)は、PSM0 モードでソフト
ウェア・リセット機能を管理します。このビットのデフォルト値
は 0 です。このビットを 1 に設定すると、ADE7880 はソフトウェ
ア・リセット状態になります。この状態では、ほぼすべての内
部レジスタにデフォルト値が設定されます。さらに、ロックイ
ン・プロシージャを前に実行済みの場合には、選択された使用
中のシリアル・ポート(I2C または SPI)は不変に維持されます(詳細
については、シリアル・インターフェースのセクション参照)。
SWRST ビットが 1 に設定されても値を維持するレジスタは、
CONFIG2 レジスタと LPOILVL レジスタです。ソフトウェア・
リセットが終了すると、CONFIG レジスタのビット 7 (SWRST)
が 0 に ク リ ア さ れ 、 IRQ1 割 込 み ピ ン が ロ ー ・ レ ベ ル に 、
STATUS1 レジスタのビット 15 (RSTDONE)が 1 に、それぞれ設
定されます。このビットは移行時間中 0 を維持し、移行が完了
すると 1 になります。対応するビットを 1 に設定して STATUS1
レジスタへ書込みを行うと、ステータス・ビットがクリアされ、
IRQ1ピンがハイ・レベルに戻ります。
ADE7880 が PSM0 モードにあり、かつRESETピンがハイ・レベ
ルからロー・レベルへトグルした後に少なくとも 10 µs 経過後に
ハイ・レベルに戻った場合、CONFIG2 レジスタと LPOILVL レジ
スタを含むすべてのレジスタにはデフォルト値が設定されます。
ADE7880 は移行時間の終了を、IRQ1割込みピンをロー・レベル
にし、STATUS1 レジスタのビット 15 (RSTDONE)を 1 にして通知
します。このビットは移行時間中 0 を維持し、変化が完了すると
1 になります。対応するビットを 1 に設定して STATUS1 レジス
タへ書込みを行うと、ステータス・ビットがクリアされ、IRQ1
ピンがハイ・レベルに戻ります。
ハードウェア・リセット後、DSP はアイドル・モードになりま
す。これは命令を実行しないことを意味します。
I2C ポートは ADE7880 のデフォルト・シリアル・ポートであるた
め、リセット状態の後でアクティブになります。外部マイクロ
プロセッサから使用するポートが SPI である場合、RESETピン
がハイ・レベルに戻ったら直ちにイネーブルする手順を繰り返
す必要があります(詳細については、シリアル・インターフェー
スのセクション参照)。
ソフトウェア・リセット後、DSP はアイドル・モードになりま
す。これは命令を実行しないことを意味します。一般的なプロ
グラミング手順として、ADE7880 の全レジスタを初期化した後
に、Run レジスタへ 0x0001 を書込んで、DSP を起動することが
推奨されます(Run レジスタの詳細については、デジタル信号プ
ロセッサのセクション参照)。
ソフトウェア・リセット機能は、PSM1、PSM2、PSM3 の各モ
ードでは使用できません。
この時点で、すべての ADE7880 レジスタを初期化し、0x0001
を Run レジスタへ書込んで DSP を起動することが推奨されます。
Run レジスタの詳細については、デジタル信号プロセッサのセ
クションを参照してください。
Rev. A
－ 24/103 －
ADE7880
データシート
動作原理
DIFFERENTIAL INPUT
V1 + V2 = 500mV MAX PEAK
アナログ入力
+500mV
V1
IAP, IBP,
ICP, OR INP
V2
IAN, IBN,
ICN, OR INN
10193-010
VCM
すべての入力にはプログラマブル・ゲイン・アンプ(PGA)があ
り、1、2、4、8 または 16 のゲインを選択することができます。
IA、IB、IC の各入力のゲインは、ゲイン・レジスタのビット
[2:0] (PGA1[2:0])で設定されます。IN 入力のゲインは、ゲイン・
レジスタのビット[5:3] (PGA2[2:0])で設定されるため、IA、IB、
または IC の入力のゲインとは異なります。ゲイン・レジスタの
詳細については、表 43 を参照してください。
電圧チャンネルには、VAP、VBP、VCP の 3 個のシングルエン
ド電圧入力があります。これらのシングルエンド電圧入力の最大
入力電圧は、VN を基準として±0.5 V です。VxP と VN に対する
アナログ入力の最大信号レベルも、AGND を基準として±0.5 V
です。入力での最大許容同相モード信号は±25 mV です。図 36 に、
電圧チャンネル入力の回路図と最大同相モード電圧に対する関
係を示します。
GAIN
SELECTION
IxP, VyP
K × VIN
10193-012
IxN, VN
NOTES
1. x = A, B, C, N
y = A, B, C.
図 36.最大入力レベル、電圧チャンネル、ゲイン = 1
CLKIN/16
ANALOG
LOW-PASS FILTER
R
INTEGRATOR
+
C
+
–
VREF
LATCHED
COMPARATOR
–
.....10100101.....
1-BIT DAC
DIGITAL
LOW-PASS
FILTER
24
図 38.1 次-∆ ADC
Σ-Δ 変調器は入力信号をサンプリング・クロックで決定される
レートを持つ 1 と 0 の連続なシリアル・ストリームに変換しま
す 。 ADE7880 の サ ン プ リ ン グ ・ ク ロ ッ ク は 1.024 MHz
(CLKIN/16)です。帰還ループ内の 1 ビット DAC は、シリアル・
データ・ストリームで駆動されます。DAC 出力が入力信号から
減算されます。ループ・ゲインが十分大きいと、DAC 出力の平
均値(したがってビット・ストリーム)は、入力信号レベルの平
均値に近づきます。1 サンプリング間隔内で与えられた入力値
に対して、1 ビット ADC の出力データは実質的な意味を持ちま
せん。多数のサンプルが平均されて、始めて意味ある結果が得
られます。この平均化処理は、ADC の 2 つ目の部分であるデジ
タル・ローパス・フィルタにより実行されます。変調器から出
力される多数のビットを平均することにより、ローパス・フィ
ルタは、入力信号レベルに比例する 24 ビットのデータ・ワード
を発生することができます。
すべての入力ゲインは設定可能であり、1、2、4、8 または 16
を選択することができます。ゲインを設定するときは、ゲイ
ン・レジスタのビット[8:6] (PGA3[2:0])を使います(表 43 参照)。
図 37 に、ゲイン・レジスタで選択したゲインが電流チャンネル
と電圧チャンネルで動作する様子を示します。
Rev. A
10193-011
簡単化のため、図 38 のブロック図に 1 次 Σ-Δ ADC を示します。
このコンバータは、Σ-Δ 変調器とデジタル・ローパス・フィルタ
で構成されています。
図 35.最大入力レベル、電流チャンネル、ゲイン = 1
VIN
図 37.電流チャンネルと電圧チャンネルの PGA
ADE7880 は、7 個のシグマ・デルタ(Σ-Δ)型 A/D コンバータ
(ADC)を内蔵しています。PSM0 モードでは、すべての ADC が
動作します。PSM1 モードでは、A 相、B 相、C 相の電流を測定
する ADC のみが動作します。中性電流と A、B、C 相電圧を測
定する ADC はターンオフされます。PSM2 モードと PSM3 モー
ドでは、ADC がパワーダウンして消費電力を削減します。
VCM
–500mV
VN
10193-013
V1
VCM
–500mV
A/D 変換
DIFFERENTIAL INPUT
V1 + V2 = 500mV MAX PEAK
COMMON MODE
VCM = ±25mV MAX
+500mV
VAP, VBP,
OR VCP
VCM
IxP/IxN 対に対するアナログ入力の最大信号レベルも、AGND を
基準として±0.5 V です。入力での最大許容同相モード信号は±25
mV です。図 35 に、電流チャンネル入力の回路図と最大同相モ
ード電圧に対する関係を示します。
V1 + V2
COMMON MODE
VCM = ±25mV MAX
V1
ADE7880 には、電流チャンネルと電圧チャンネルを構成する 7
個のアナログ入力があります。電流チャンネルは、IAP と IAN、
IBP と IBN、ICP と ICN、INP と INN の 4 対のフル差動電圧入力
で構成されています。これらの電圧入力対の最大差動信号は
±0.5 V です。
－ 25/103 －
ADE7880
データシート
波ノイズ(1.024 MHz 付近)を減衰させて帯域内の歪みを防止するた
め、ローパス・フィルタ(LPF)の使用が必要になります。従来型
電流センサーの場合、サンプリング周波数 1.024 MHz での減衰
を十分大きくするため、コーナー周波数 5 kHz の RC フィルタ
を 1 個使用することが推奨されます。このフィルタのディケー
ドあたり 20 dB の減衰は、一般に従来型電流センサーの折り返し
の影響を除去するために十分ですが、Rogowski コイルのような
di/dt センサーの場合、センサーはディケードあたり 20 dB のゲ
インを持っています。これにより、LPF によるディケードあた
り 20 dB の減衰が相殺されます。このため、di/dt センサーを使
う場合は、ディケードあたり 20 dB のゲインを相殺させる注意
が必要です。シンプルな 1 つの方法は、追加 RC フィルタを 1
個カスケード接続して、ディケードあたり−40 dB の減衰を発生
させることです。
ALIASING EFFECTS
ANTIALIAS FILTER
(RC)
0
3.3
4
SHAPED NOISE
SAMPLING
FREQUENCY
IMAGE
FREQUENCIES
1024
図 40.折り返しノイズの影響
NOISE
0
3.3 4
512
FREQUENCY (kHz)
ADC の伝達関数
1024
ADE7880 内のすべての ADC は、同じ入力信号レベルに対して
同じ 24 ビット符号付き出力コードを発生するようにデザインさ
れています。0.5 V のフルスケール入力信号で、1.2 V の内蔵リ
フ ァ レ ン ス 電 圧 の場合、公称 ADC 出力コードは 5,326,737
(0x514791)になり、通常各 ADE7880 はこの値付近で変化します。
ADC のコードは 0x800000 (−8,388,608)～0x7FFFFF (+8,388,607)
で変化します。これは、±0.787 V の入力信号レベルに等価です
が、規定の性能を得るためには、±0.5 V の公称範囲を超えるこ
とはできません。ADC 性能は、±0.5 V 以下の入力信号に対して
保証されています。
HIGH RESOLUTION
OUTPUT FROM
DIGITAL LPF
SIGNAL
0
3.3 4
512
FREQUENCY (kHz)
1024
10193-014
NOISE
図 39. アナログ変調器でのオーバーサンプリングと
ノイズ整形によるノイズ削減
電流チャンネル ADC
折り返し防止フィルタ
図 38 に、ADC 入力のアナログ・ローパス・フィルタ(RC)を示
します。このフィルタは ADE7880 の外部に接続され、折り返し
を防止する機能を持っています。折り返しは、すべてのサンプ
ル・システムで発生するノイズです( 図 40 参照)。折り返しとは、
ADC サンプリング・レートの 1/2 より高い ADC 入力信号の周波
数成分が、サンプルされた信号内でサンプリング・レートの 1/2
以下の周波数に現れることを意味します。サンプリング周波数
(ナイキスト周波数とも呼ばれ、ここでは 512 kHz)の 1/2 より高い
周波数成分が、512 kHz より下に折り返されます。これは、ア
ーキテクチャに無関係にすべての ADC で発生します。この例で
は、サンプリング周波数(1.024 MHz)の近くの周波数だけが、測
定信号帯域(40 Hz～3.3 kHz)内に移動するように見えます。高周
Rev. A
512
FREQUENCY (kHz)
DIGITAL FILTER
SIGNAL
SAMPLING
FREQUENCY
10193-015
Σ-Δ コンバータでは、1 ビット変換技術では不可欠な、高分解能
を達成する 2 つの技術を使います。1 つ目はオーバーサンプリ
ングです。オーバーサンプリングという用語は、信号帯域幅の
何倍もの高いレート(周波数)で信号をサンプルすることを意味
します。例えば、ADE7880 のサンプリング・レートは 1.024
MHz であり、信号帯域は 40 Hz～3.3 kHz です。オーバーサンプ
リングは、量子化ノイズ(サンプリングに起因するノイズ)を広
い帯域幅に分散させる効果を持っています。ノイズが広い帯域
幅に薄く分散すると、帯域内の量子化ノイズは小さくなります
(図 39 参照)。ただし、帯域内の信号対ノイズ比(SNR)を向上させ
るためにはオーバーサンプリングだけでは不十分です。例えば、
SNR を 6 dB (1 ビット)改善するためには、オーバーサンプリン
グ比 4 が必要です。オーバーサンプリング比を適切なレベルに
するために、ノイズの主要部分が高い周波数に分布するように
量子化ノイズを整形することができます。Σ-Δ 変調器では、量
子化ノイズに対してハイパス型の応答を持つ積分器によりノイ
ズが整形されます。これが高分解能を実現する 2 つ目の技術で
す。その結果、ノイズの大部分は高い周波数に存在するように
なり、これはデジタル・ローパス・フィルタで除去できます。
このノイズ整形を図 39 に示します。
図 41 に、電流チャンネルの入力 IA に対する ADC と信号処理パ
スを示します(IB と IC でも同じ)。ADC 出力は符号付き 2 の補数
の 24 ビット・データ・ワードで、8 kSPS (毎秒の千単位サンプ
ル数)のレートで出力されます。ADC は、規定の±0.5V フルスケ
ール・アナログ入力信号で最大出力コード値を発生します。図
41 に、差動入力 IAP と IAN に入力されるフルスケール電圧信号
を示します。ADC 出力は、−5,326,737 (0xAEB86F)～+5,326,737
(0x514791) の 範 囲 で す 。 こ れ ら は 公 称 値 で あ る た め 、 各
ADE7880 ではこれらの値付近で変化することに注意してくださ
い。入力 IN は、3 相システムの中性電流に対応します。中性ラ
インが存在しない場合には、この入力を AGND へ接続してくだ
さい。中性電流のデータ・パスは、図 42 に示す相電流のパスと
同じです。
－ 26/103 －
ADE7880
データシート
ZX SIGNAL
DATA RANGE
ZX DETECTION
LPF1
0x514791 =
+5,326,737
CURRENT PEAK,
OVERCURRENT
DETECT
0V
PGA1 BITS
REFERENCE
GAIN[2:0]
×1, ×2, ×4, ×8, ×16
AIGAIN[23:0]
HPFEN BIT
CONFIG3[0]
IAP
VIN
PGA1
CURRENT RMS (IRMS)
CALCULATION
INTEN BIT
CONFIG[0]
DSP
ADC
IAWV WAVEFORM
SAMPLE REGISTER
DIGITAL
INTEGRATOR
0xAEB86F =
–5,326,737
TOTAL/FUNDAMENTAL
ACTIVE AND REACTIVE
POWER CALCULATION
HPF
IAN
CURRENT CHANNEL
DATA RANGE AFTER
INTEGRATION
CURRENT CHANNEL
DATA RANGE
+0.5V/GAIN
0x514791 =
+5,326,737
0x5A7540 =
+5,928,256
0V
0V
0V
–0.5V/GAIN
ANALOG INPUT RANGE
0xAEB86F =
–5,326,737
10193-016
VIN
0xA58AC0 =
–5,928,256
ANALOG OUTPUT RANGE
図 41.電流チャンネルの信号パス
ININTEN BIT
CONFIG3[3]
NIGAIN[23:0]
HPFEN BIT
CONFIG3[0]
IAP
VIN
PGA2
ADC
CURRENT RMS (IRMS)
CALCULATION
DIGITAL
INTEGRATOR
INWV WAVEFORM
SAMPLE REGISTER
HPF
IAN
10193-017
DSP
PGA2 BITS
REFERENCE
GAIN[5:3]
×1, ×2, ×4, ×8, ×16
図 42.中性電流の信号パス
各相電流と中性電流の信号パスには乗算器があります。24 ビッ
トの符号付き電流波形ゲイン・レジスタ(AIGAIN、BIGAIN、
CIGAIN、NIGAIN)に対応する 2 の補数値を書込むことにより、
電 流 波 形 を ±100% 変 化 さ せ る こ と が で き ま す 。 例 え ば 、
0x400000 をこれらのレジスタに書込むと、ADC 出力は 50%だけ
スケールアップします。入力を−50%スケールするときは、
0xC00000 をレジスタへ書込みます。4 式により、電流波形ゲイ
ン・レジスタの機能が数学的に表されます。
電流波形 =
 Content of Current Gain Register 
ADC Output  1 

223


(4)
AIGAIN、BIGAIN、CIGAIN または INGAIN の値を変更すると、
電流に基づくすべての計算が影響を受けます。すなわち、該当
する相の有効／無効／皮相電力量および電流 rms の計算が影響
を受けます。さらに、波形サンプルもスケールされます。
24 23
0
24-BIT NUMBER
BITS[27:24] ARE
EQUAL TO BIT 23
BIT 23 IS A SIGN BIT
図 43.32 ビット・ワードとして送信された 24 ビット xIGAIN
電流チャンネルの HPF
ADC 出力には DC オフセットを加えることができます。このオ
フセットは、電力量計算と rms 計算に誤差を生じさせることが
あります。ハイパス・フィルタ(HPF)は、相電流、中性電流、相
電圧の信号パスに使用されます。HPF がイネーブルされると、
電流チャンネルの DC オフセットが除去されます。すべてのフ
ィルタは DSP で実現され、デフォルトでは、すべてがイネーブ
ル さ れ ま す 。 す な わ ち 、 CONFIG3[7:0] レ ジ ス タ の ビ ッ ト 0
(HPFEN)に 1 を設定します。ビット 0 (HPFEN)を 0 に設定すると、
すべてのフィルタがディスエーブルされます。
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、また
は 8 ビットのワードで動作し、DSP は 28 ビットで動作します。
AIGAIN、BIGAIN、CIGAIN、NIGAIN の 24 ビット・レジスタ
は、上位 4 ビット(MSB)に 0 を設定して、28 ビットまで符号拡
張した 32 ビット・レジスタとしてアクセスされます。詳細につ
いては、図 43 を参照。
Rev. A
28 27
0000
10193-018
31
電流波形ゲイン・レジスタ
－ 27/103 －
ADE7880
データシート
電流チャンネル・サンプリング
電流チャンネルの波形サンプルが HPF 出力で取得され、24 ビッ
ト符号付きレジスタ(IAWV、IBWV、ICWV、INWV)に 8 kSPS
のレートで格納されます。すべての電力と rms の計算は、この
プロセス中割込みなしで実行されます。I2C または SPI シリア
ル・ポートを使って IAWV、IBWV、ICWV、INWV レジスタを
読出すとき、STATUS0 レジスタのビット 17 (DREADY)が設定さ
れます。MASK0 レジスタのビット 17 (DREADY)をセットする
と、DREADY フラグがセットされたときに割込みを設定できる
ようになります。DREADY ビット機能の詳細については、デジ
タル信号プロセッサのセクションを参照してください。
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、また
は 8 ビットのワードで動作します。IAWV、IBWV、ICWV、
INWV の 24 ビット符号付きレジスタを ADE7880 から読出すと、
符号拡張した 32 ビットが送信されます。詳細については、図
44 を参照。
24 23 22
0
24-BIT SIGNED NUMBER
50
MAGNITUDE (dB)
BIT 23 IS A SIGN BIT
積分器は−20 dB/dec の減衰と約−90°の相シフトを持つことに注
意してください。di/dt センサーと組み合わせると、振幅と相の
応答は注目の周波数帯でゲインが平坦になります。ただし、
di/dt センサーは 20 dB/dec のゲインを持ち、大きな高周波ノイズ
を発生します。ADC をサンプリングする際に帯域内へのノイズ
の折り返しを防止するためには、少なくとも 2 次の折り返し防
止フィルタが必要です(折り返し防止フィルタのセクション参
照)。
10193-019
BITS[31:24] ARE
EQUAL TO BIT 23
図 46 と図 47 に、デジタル積分器の振幅応答と位相応答を示し
ます。
図 44.32 ビット符号付きワードとして送信される
24 ビット IxWV レジスタ
ADE7880 は高速データ・キャプチャ(HSDC)ポートを内蔵してい
ます。このポートは、波形サンプル・レジスタへの高速アクセ
スを提供するために特別にデザインされています。詳細につい
ては、HSDC インターフェースのセクションを参照してください。
0.1
1
10
FREQUENCY (Hz)
100
1000
PHASE (Degrees)
0
di/dt センサーは、AC 電流に起因する磁界の変化を検出します。
図 45 に、di/dt 電流センサーの原理を示します。
–50
–100
0
500
1000
1500
2000
2500
FREQUENCY (Hz)
3000
3500
4000
図 46.デジタル積分器のゲイン応答と位相応答
MAGNETIC FIELD CREATED BY CURRENT
(DIRECTLY PROPORTIONAL TO CURRENT)
10193-020
デジタル積分器アルゴリズムでは DICOEFF 24 ビット符号付き
レジスタを使います。パワーアップ時またはリセット時、この
値は 0x000000 です。積分器をターンオンさせる前に、このレジ
スタを 0xFFF8000 に初期化する必要があります。積分器をター
ンオフしたときは DICOEFF を使用しないため、値 0x000000 を
維持することができます。
図 45.di/dt 電流センサーの原理
電流により発生する磁束密度は、電流の大きさに比例します。
導体のループを通過する磁束密度の変化は、ループの両端に起
電力(EMF)を発生させます。この EMF が電圧信号になり、電流
の di/dt に比例します。di/dt 電流センサーからの電圧出力は、電
流が流れる導体と di/dt センサーとの間の相互インダクタンスに
より決定されます。
di/dt センサーのため、電流信号をフィルタした後に電力測定に
使用する必要があります。各相電流と中性電流のデータ・パスに
は、di/dt センサーから電流信号を再生するデジタル積分器が内蔵
されています。相電流データ・パスのデジタル積分器は、中性電
流データ・パスにあるデジタル積分器と独立しています。このた
め、相電流の測定で使用する電流センサー(例えば di/dt センサー)
とは異なる電流センサー(例えば電流トランス)を使用して中性電
流の測定を行うことができます。デジタル積分器は、CONFIG レ
ジスタのビット 0 (INTEN)と CONFIG3 レジスタのビット 3
Rev. A
–50
0.01
di/dt 電流センサーとデジタル積分器
+ EMF (ELECTROMOTIVE FORCE)
– INDUCED BY CHANGES IN
MAGNETIC FLUX DENSITY (di/dt)
0
10193-021
31
(ININTEN)により制御されます。CONFIG レジスタのビット 0
(INTEN)は、相電流チャンネルの積分器を制御します。CONFIG3
レジスタのビット 3 (ININTEN)は、中性電流チャンネルの積分器
を制御します。INTEN ビットを 0 (デフォルト)にすると、相電流
チャンネル内のすべての積分器がディスエーブルされます。
INTEN ビットを 1 にすると、相電流データ・パス内の積分器がイ
ネーブルされます。ININTEN ビットを 0 (デフォルト)にすると、
中性電流チャンネル内の積分器がディスエーブルされます。
ININTEN ビットを 1 にすると、中性電流チャンネル内の積分器が
イネーブルされます。
－ 28/103 －
ADE7880
データシート
MAGNITUDE (dB)
–15
8 ビットのワードで動作します。 図 43 に示すレジスタと同様に、
DICOEFF 24 ビット符号付きレジスタは、上位 4 ビットに 0 を設
定して 28 ビットまで符号拡張した 32 ビット・レジスタとして
アクセスされます。これは、実際に 0x0FFF8000 を送信するこ
とに対応します。
–20
–25
–30
30
35
40
45
50
55
FREQUENCY (Hz)
60
65
デジタル積分器をオフにすると、ADE7880 に電流トランス(CT)
のような従来型電流センサーを直接接続することができます。
70
電圧チャンネル ADC
–89.97
–89.98
–89.99
30
35
40
45
50
55
60
65
70
FREQUENCY (Hz)
10193-022
PHASE (Degrees)
–89.96
図 47.デジタル積分器のゲイン応答と位相応答 (40 Hz～70 Hz)
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、または
図 48 に、電圧チャンネルの入力 VA に対する ADC と信号処理
チェーンを示します。VB チャンネルと VC チャンネルも同じ処
理チェーンを持っています。ADC 出力は符号付き 2 の補数の 24
ビット・ワードで、8 kSPS のレートで出力されます。ADC は、
規定の±0.5 V フルスケール・アナログ入力信号で最大出力コー
ド値を発生します。図 48 に、差動入力(VA と VN)に入力される
フルスケール電圧信号を示します。ADC 出力は、−5,326,737
(0xAEB86F)～+5,326,737 (0x514791)の範囲です。これらは公称
値であるため、各 ADE7880 ではこれらの値付近で変化すること
に注意してください。
VOLTAGE PEAK,
OVERVOLTAGE,
SAG DETECT
CURRENT RMS (VRMS)
CALCULATION
DSP
PGA3 BITS
GAIN[8:6]
×1, ×2, ×4, ×8, ×16
REFERENCE
HPFEN BIT
AVGAIN[23:0] CONFIG3[0]
VAP
VIN
PGA3
ADC
HPF
VAWV WAVEFORM
SAMPLE REGISTER
TOTAL/FUNDAMENTAL
ACTIVE AND REACTIVE
POWER CALCULATION
VN
VIN
VOLTAGE CHANNEL
DATA RANGE
+0.5V/GAIN
ZX DETECTION
LPF1
0x514791 =
+5,326,737
ZX SIGNAL
DATA RANGE
0V
–0.5V/GAIN
ANALOG INPUT RANGE
0xAEB86F =
–5,326,737
0x514791 =
+5,326,737
ANALOG OUTPUT RANGE
0V
0xAEB86F =
–5,326,737
図 48.電圧チャンネルのデータ・パス
Rev. A
－ 29/103 －
10193-023
0V
ADE7880
データシート
各相電圧の信号パスには乗算器があります。24 ビットの符号付
き電圧波形ゲイン・レジスタ(AVGAIN、BVGAIN、CVGAIN)に
対応する 2 の補数値を書込むことにより、電圧波形を±100%変
化させることができます。例えば、0x400000 をこれらのレジス
タに書込むと、ADC 出力は 50%だけスケールアップします。入
力を−50%スケールするときは、0xC00000 をレジスタへ書込み
ます。5 式により、電圧波形ゲイン・レジスタの機能が数学的
に表されます。
電圧波形 =
 Content of VoltageGainRegister
ADC Output  1 

223


(5)
AVGAIN、BVGAIN、CVGAIN の値を変更すると、電圧に基づ
くすべての計算が影響を受けます。すなわち、該当する相の有
効／無効／皮相電力量および電圧 rms の計算が影響を受けます。
さらに、波形サンプルもスケールされます。
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、また
は 8 ビットのワードで動作し、DSP は 28 ビットで動作します。
図 43 に示すように、AVGAIN、BVGAIN、CVGAIN の各レジス
タは、上位 4 ビット(MSB)に 0 を設定して、28 ビットまで符号
拡張した 32 ビット・レジスタとしてアクセスされます。
電圧チャンネルの HPF
電流チャンネルの HPF のセクションで説明したように、ADC
出力に DC オフセットを加えることができます。これにより電
力量計算と rms 計算で誤差が発生することがあります。HPF は
相電圧の信号パスに使用され、電流チャンネルの場合と同じで
す。CONFIG3 レジスタのビット 0 (HPFEN)を使って、フィルタ
をイネーブルまたはディスエーブルすることができます。詳細
については、電流チャンネルの HPF のセクションを参照してく
ださい。
相電圧データ・パスの変更
ADE7880 では、1 つの相電圧入力を別の相の計算データ・パスへ
振り向けることができます。例えば、 A 相電圧を B 相計算デー
タ・パスへ入力することができます。これは、ADE7880 によ
り B 相で計算されるすべての電力は A 相電圧と B 相電流に基づ
くことを意味しています。
CONFIG レジスタのビット[9:8] (VTOIA[1:0])が、VAP ピンで測
定される A 相電圧を管理します。VTOIA[1:0] = 00 (デフォルト
値)の場合、電圧は A 相計算データ・パスへ振り向けられます。
VTOIA[1:0] = 01 の場合、電圧は B 相パスへ振り向けられます。
VTOIA[1:0] = 10 の場合、電圧は C 相パスへ振り向けられます。
VTOIA[1:0] = 11 の場合、ADE7880 は VTOIA[1:0] = 00 であるか
のように動作します。
CONFIG レジスタのビット[11:10] (VTOIB[1:0])が、VBP ピンで
測定される B 相電圧を管理します。VTOIB[1:0] = 00 (デフォル
ト値)の場合、この電圧は B 相計算データ・パスへ振り向けられ
ます。VTOIB[1:0] = 01 の場合、電圧は C 相パスへ振り向けられ
ます。VTOIB[1:0] = 10 の場合、電圧は A 相パスへ振り向けられ
ます。VTOIB[1:0] = 11 の場合、ADE7880 は VTOIB[1:0] = 00 で
あるかのように動作します。
CONFIG レジスタのビット[13:12] (VTOIC[1:0])が、VCP ピンで
測定される C 相電圧を管理します。VTOIC[1:0] = 00 (デフォル
ト値)の場合、電圧は C 相計算データ・パスへ振り向けられます。
VTOIC[1:0] = 01 の場合、電圧は A 相パスへ振り向けられます。
VTOIC[1:0] = 10 の場合、電圧は B 相パスへ振り向けられます。
VTOIC[1:0] = 11 の場合、ADE7880 は VTOIC[1:0] = 00 であるか
のように動作します。
IA
APHCAL
VTOIA[1:0] = 01,
PHASE A VOLTAGE
DIRECTED
TO PHASE B
VA
電圧チャンネルのサンプリング
IB
電圧チャンネルの波形サンプルが HPF 出力で取得され、24 ビッ
ト符号付きレジスタ(VAWV、VBWV、VCWV)に 8 kSPS のレー
トで格納されます。すべての電力と rms の計算は、このプロセ
ス中割込みなしで実行されます。I2C または SPI シリアル・ポー
トを使って VAWV、VBWV、VCWV レジスタを読出すとき、
STATUS0 レジスタのビット 17 (DREADY)がセットされます。
MASK0 レ ジ ス タ の ビ ッ ト 17 (DREADY) を セ ッ ト す る と 、
DREADY フラグがセットされたときに割込みを設定できるよう
になります。DREADY ビット機能の詳細については、デジタル
信号プロセッサのセクションを参照してください。
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、または
8 ビットのワードで動作します。図 44 に示すレジスタと同様に、
VAWV、VBWV、VCWV の 24 ビット符号付きレジスタが、符
号拡張した 32 ビットで送信されます。
BPHCAL
PHASE B
COMPUTATIONAL
DATAPATH
VTOIB[1:0] = 01,
PHASE B VOLTAGE
DIRECTED
TO PHASE C
VB
IC
CPHCAL
VC
PHASE C
COMPUTATIONAL
DATAPATH
VTOIC[1:0] = 01,
PHASE C VOLTAGE
DIRECTED
TO PHASE A
図 49.異なるデータ・パスで使用される相電圧
図 49 に、A 相電圧を B 相データ・パスで、B 相電圧を C 相デー
タ・パスで、C 相電圧を A 相データ・パスで、それぞれ使用す
るケースを示します。
ADE7880 は HSDC ポートを内蔵しています。このポートは、波
形サンプル・レジスタへの高速アクセスを提供するために特別
にデザインされています。詳細については、HSDC インターフ
ェースのセクションを参照してください。
Rev. A
PHASE A
COMPUTATIONAL
DATAPATH
10193-024
電圧波形ゲイン・レジスタ
－ 30/103 －
ADE7880
データシート
ゼロ交差タイムアウト
電力品質での測定
ゼロ交差の検出
ADE7880 は、相電流チャンネルと相電圧チャンネルにゼロ交差
(ZX)検出回路を内蔵しています。中性電流データ・パスには、
ゼロ交差検出回路がありません。ゼロ交差イベントは、種々の
電力品質の測定とキャリブレーション・プロセスの基準時間と
して使用されます。
LPF1 出力は、ゼロ交差イベントを発生させるときに使用されま
す。ローパス・フィルタは、50 Hz システムと 60 Hz システムの
すべての高調波の除去に使用され、電流チャンネルと電圧チャ
ンネルの基本波成分上でゼロ交差イベントを特定する際に役立
ちます。
デジタル・フィルタは 80 Hz に極を持ち、256 kHz でクロック駆
動されます。このため、アナログ入力信号(IA、IB、IC、VA、
VB、VC の内の 1 つ)と LPF1 出力の間に位相遅れが発生します。
ZX 検出の誤差は、50 Hz システムで 0.0703°です(60 Hz システム
では 0.0843° )。LPF1 の位相遅れ応答により、入出力間で約
31.4°すなわち 1.74 ms (@ 50 Hz)の時間遅延が発生します。アナ
ログ入力でのゼロ交差と、LPF1 の後ろで取得された ZX 検出と
の間の全体遅延は約 39.6°すなわち 2.2 ms (@50 Hz)です。ADC
と HPF により遅延が増加します。ZX 検出の優れた分解能を保
証するため、LPF1 をディスエーブルすることはできません。図
50 に、ゼロ交差信号を検出する方法を示します。
ZXOUT レジスタの分解能は、LSB あたり 62.5 µs (16 kHz クロッ
ク)です。したがって、割込みの最大タイムアウト周期は 4.096
sec すなわち 216/16 kHz です。
図 51 に、電圧信号または電流信号が 62.5 µs × ZXTOUT µs を超
えて固定 DC レベルにとどまる場合のゼロ交差タイムアウト検
出のメカニズムを示します。
DSP
REFERENCE
HPFEN BIT
GAIN[23:0] CONFIG3[0]
ADC
16-BIT INTERNAL
REGISTER VALUE
ZXTOUT
HPF
IA, IB, IC, IN
OR
VA, VB, VC
ZX
DETECTION
39.6° OR 2.2ms @ 50Hz
1
0.855
0V
LPF1
VOLTAGE
OR
CURRENT
SIGNAL
ZX
ZX
ZX
ZX
LPF1 OUTPUT
図 50.電圧チャンネルと電流チャンネルでのゼロ交差検出
ZXZOxy FLAG IN
STATUS1[31:0], x = V, A
y = A, B, C
ノイズからの保護をさらに強化するため、電圧チャンネル入力信
号の振幅をフルスケールの 10%以下にすると、ゼロ交差イベント
は全く発生しなくなります。電流チャンネルの ZX 検出回路は、
振幅と無関係にすべての入力信号に対して動作します。
ADE7880 は、各相の電圧チャンネルと電流チャンネルに対して
1 個ずつ 6 個のゼロ交差検出回路を内蔵しています。各回路は、
STATUS1 レジスタ内の 1 個のフラグを駆動します。A 相電圧チ
ャンネルの回路が 1 つのゼロ交差イベントを検出すると、
STATUS1 レジスタのビット 9 (ZXVA)が 1 に設定されます。
同様に、B 相電圧回路がビット 10 (ZXVB)を、C 相電圧回路がビ
ット 11 (ZXVC)を、電流チャンネルの回路が STATUS1 レジスタ
のビット 12 (ZXIA)、ビット 13 (ZXIB)、ビット 14 (ZXIC)を、そ
れぞれ駆動します。MASK1 レジスタで ZX 検出ビットがセット
されると、IRQ1割込みピンがロー・レベルに駆動され、対応す
るステータス・フラグに 1 が設定されます。ステータス・ビッ
トが 1 に設定されているとき STATUS1 レジスタに書込みを行う
と、ステータス・ビットがクリアされて、IRQ1ピンがハイ・レ
ベルに設定されます。
Rev. A
0V
IRQ1 INTERRUPT PIN
10193-026
PGA
MASK1 レジスタの ZXTOIx ビットまたは ZXTOVx ビットがセ
ットされると、対応するステータス・ビットに 1 が設定されてい
る場合、IRQ1割込みピンがロー・レベルへ駆動されます。ステー
タス・ビットに 1 が設定されているとき、STATUS1 レジスタへ
書込みを行うと、ステータス・ビットがクリアされ、IRQ1ピンが
ハイ・レベルに戻ります。
10193-025
IA, IB, IC,
OR
VA, VB, VC
各ゼロ交差検出回路には対応するタイムアウト・レジスタがあ
ります。このレジスタには 16 ビット ZXTOUT レジスタに書込
まれた値がロードされ、62.5 µs (16 kHz クロック)ごとにデクリ
メントされます(1 LSB)。このレジスタは、ゼロ交差が検出され
るごとに ZXTOUT 値にリセットされます。このレジスタのデフ
ォルト値は 0xFFFF です。タイムアウト・レジスタが、ゼロ交差
の検出前に 0 へデクリメントされると、STATUS1 レジスタのビ
ット[8:3]の内の 1 つが 1 に設定されます。STATUS1 レジスタの
ビット 3 (ZXTOVA)、ビット 4 (ZXTOVB)、ビット 5 (ZXTOVC)
は、電圧チャンネルの A 相、B 相、C 相を表します。STATUS1
レジスタのビット 6 (ZXTOIA)、ビット 7 (ZXTOIB)、ビット 8
(ZXTOIC)は、電流チャンネルの A 相、B 相、C 相を表します。
図 51.ゼロ交差タイムアウト検出
相順序検出
ADE7880 は、相順序エラー検出回路を内蔵しています。この検
出機能は相電圧に対して動作し、負から正への変化で決定され
るゼロ交差のみを対象とします。これらのゼロ交差イベントの
通常の発生順は、A 相、B 相、C 相の順です(図 53 参照)。これに
対して、ゼロ交差イベントのシーケンスが、A 相、C 相、B 相の
順の場合、STATUS1 レジスタのビット 19 (SEQERR)がセットさ
れます。
MASK1 レジスタのビット 19 (SEQERR)に 1 が設定されており、
かつ相順序エラーイベントが発生すると、IRQ1割込みピンがロ
ー・レベルへ駆動されます。ステータス・ビット 19 (SEQERR)
を 1 に設定して STATUS1 レジスタへ書込みを行うと、ステータ
ス・ビットがクリアされ、IRQ1ピンがハイ・レベルになります。
－ 31/103 －
ADE7880
データシート
図 52 に、A 相電圧の後は B 相電圧ではなく C 相電圧であるケ
ースを示します。負から正へのゼロ交差が発生するごとに、
STATUS1 レジスタのビット 19 (SEQERR)に 1 が設定されます。
これは、C 相、B 相、または A 相でのこのようなゼロ交差は、そ
れぞれ A 相、C 相、または B 相のゼロ交差の後に発生しないた
めです。
PHASE C
PHASE B
A, B, C PHASE
VOLTAGES AFTER
LPF1
PHASE B
ZX A
ZX B
ZX C
ZX C
図 53.A 相、B 相、C 相の通常の順序
ANGLESEL[1:0]ビットを 00 (デフォルト値)に設定すると、同じ
相の電圧と電流との間の遅延が測定されます。A 相電圧と A 相
電流との間の遅延は、16 ビット符号なしの ANGLE0 レジスタに
格納されます(詳細については、図 54 参照)。同様に、B 相と C
相での電圧と電流との間の遅延は、それぞれ ANGLE1 レジスタ
と ANGLE2 レジスタに格納されます。
PHASE A
VOLTAGE
ZX A
PHASE C
PHASE A
CURRENT
ZX B
10193-029
BIT 19 (SEQERR) IN
STATUS1 REGISTER
ANGLE0
IRQ1
STATUS1[19] CANCELLED
BY A WRITE TO THE
STATUS1 REGISTER WITH
SEQERR BIT SET
図 54.A 相電圧と A 相電流との間の遅延を
ANGLE0 レジスタに格納
10193-027
STATUS1[19] SET TO 1
図 52.A 相電圧の後ろに C 相電圧が続く場合に
SEQERR ビットに 1 を設定
相順序エラーを検出した場合は、種々の相電圧間の時間測定(相
間のタイム・インターバルのセクション参照)を行うと、計算デ
ータ・パス内でどの相電流とどの相電圧を組み合わせる必要が
あるかの特定に役立ちます。CONFIG レジスタのビット[9:8]
(VTOIA[1:0]) 、 ビ ッ ト [11:10] (VTOIB[1:0]) 、 ビ ッ ト [13:12]
(VTOIC[1:0])を使って、相電圧を別の相のデータ・パスへ振り
向けることができます。詳細については、相電圧データ・パス
の変更のセクションを参照してください。
ANGLESEL[1:0]ビットを 01 に設定すると、相電圧間の遅延が測
定されます。A 相電圧と C 相電圧との間の遅延は ANGLE0 レジ
スタに格納されます。B 相電圧と C 相電圧との間の遅延は
ANGLE1 レジスタに、A 相電圧と B 相電圧との間の遅延は
ANGLE2 レジスタに、それぞれ格納されます(詳細については、
図 55 参照)。
ANGLESEL[1:0]ビットを 10 に設定すると、相電流間の遅延が測
定されます。相電圧間の遅延と同様に、A 相電流と C 相電流と
の間の遅延は ANGLE0 レジスタに、B 相電流と C 相電流との間
の遅延は ANGLE1 レジスタに、A 相電流と B 相電流との間の遅
延は ANGLE2 レジスタに、それぞれ格納されます(詳細につい
ては、図 55 参照)。
相間のタイム・インターバル
PHASE A
ADE7880 は、相電圧間、相電流間、または同じ相の電圧と電流
間の時間遅延を測定する機能を内蔵しています。ゼロ交差検出
回路で特定された負から正への変化をスタートとストップの測
定ポインタとして使います。COMPMODE レジスタのビット
[10:9] (ANGLESEL[1:0])に基づいて、このような測定値が 1 回に 1
セットだけ得られます。
ANGLE2
PHASE B
PHASE C
ANGLE1
ANGLE0
10193-030
PHASE A
PHASE A
10193-028
相順序エラー検出回路は、ADE7880 が 3 相 4 線式で接続され、3
個 の 電 圧 セ ン サ ー 構 成 (ACCMODE レ ジ ス タ の ビ ッ ト [5:4] 、
CONSEL[1:0]が 00)の場合にのみ機能します。その他のすべての
構成では、2 個の電圧センサーのみが使用されるため、検出回
路の使用は推奨されません。これらのケースでは、相電圧間の
時間間隔を使用して相順序を解析してください(詳細については、
相間のタイム・インターバルのセクション参照)。
図 55.相電圧(電流)間の遅延
ANGLE0、ANGLE1、ANGLE2 の各レジスタは、16 ビット符号
なしレジスタで、1 LSB が 3.90625 μs (256 kHz クロック)に対応
しています。これは、分解能が 50 Hz システムでは 0.0703°
(360° × 50 Hz/256 kHz)に、60 Hz システムでは 0.0843° (360° ×
60 Hz/ 256 kHz)に、それぞれなることを意味しています。相電
圧間または相電流間の遅延は、負荷のバランスをキャラクタラ
イズするときに使います。相電圧と相電流との間の遅延は、式
6 で示すように各相の力率を計算する際に使います。
Rev. A
－ 32/103 －
ADE7880
データシート

cosφx = cos  ANGLEx 

360  f LINE 

256 kHz 
PHASE B VOLTAGE
FULL SCALE
SAGLVL[23:0]
(6)
ここで、fLINE = 50 Hz または 60 Hz。
周期測定
SAGCYC[7:0] = 0x4
ADE7880 では、電圧チャンネルのライン周期を測定します。各
相電圧の周期は、APERIOD、BPERIOD、CPERIOD の 3 個のレ
ジスタで測定／格納します。周期レジスタは、16 ビット符号な
しレジスタで、ライン周期ごとに更新されます。LPF1 フィルタ
があるため(図 50 参照)、測定が安定するまで、このフィルタに
対応したセトリング・タイム 30 ms～40 ms が必要です。
ラインの周期と周波数は、周期レジスタを使って次式で計算す
ることができます。
PERIOD[15:0]
sec
256E3
(7)
256E3
fL 
[ Hz]
PERIOD[15:0]
(8)
TL 
BIT 16 (SAG) IN
STATUS1[31:0]
STATUS[16] SET TO 1
IRQ1 PIN GOES HIGH
BECAUSE STATUS1[16]
CANCELLED BY A WRITE
TO STATUS[31:0] WITH SAG
BIT SET
IRQ1 PIN
PHSTATUS[12] SET TO 1
BECAUSE PHASE A
VOLTAGE WAS BELOW
SAGLVL FOR SAGCYC
HALF LINE CYCLES
VSPHASE[0] =
PHSTATUS[12]
PHSTATUS[12] CLEARED
TO 0 BECAUSE PHASE A
VOLTAGE WAS ABOVE
SAGLVL FOR SAGCYC
HALF LINE CYCLES
VSPHASE[1] =
PHSTATUS[13]
PHSTATUS[13] SET TO 1
図 56.SAG の検出
相電圧 SAG の検出
相電圧の絶対値が、指定の半サイクル数の期間、一定のピーク
値を下回るか、または上回ったことを検出するように、
ADE7880 を設定することができます。このイベントが発生した
相や、スレッショールドに対する相電圧の状態は、PHSTATUS
レジスタのビット[14:12] (VSPHASE[x])で識別されます。相がス
レッショールドを下回るか、または上回ると、対応する割込み
が発生します。この状態を図 56 に示します。
図 56 に、スレッショールドを下回る A 相電圧を示します。こ
のスレッショールドは、4 半ライン・サイクル(SAGCYC = 4)の期
間で、SAG レベル・レジスタ(SAGLVL)に設定されています。
STATUS1 レジスタのビット 16 (SAG)が 1 にセットされこの状態
にあることが指示されると、同時に PHSTATUS レジスタのビッ
ト VSPHASE[0]も 1 にセットされ、A 相電圧が SAGLVL を下回
っていることを示します。次に、マイクロコントローラは、ビッ
ト 16 (SAG)を 1 に設定した値を STATUS1 レジスタに書込みを行
いそのビットを消去すると、IRQ1割込みピンはハイ・レベルに
戻ります。次に A 相電圧は 4 半ライン・サイクル(SAGCYC = 4)
間 SAGLVL スレッショールドを上回ります。STATUS1 レジスタ
のビット 16 (SAG)が 1 にセットされこの状態が指示されると、
PHSTATUS レジスタのビット VSPHASE[0]が 0 に戻されます。
SAGCYC レ ジ ス タ は 、 SAG 割 込 み を 発 生 さ せ る た め に
SAGLVL レジスタで指定するレベルを相電圧が上回るか、また
は下回る必要のある期間を半ライン・サイクル数で表します。
SAGCYC への 0 の指定は無効です。例えば、SAG サイクル
(SAGCYC[7:0]) = 0x07 のとき、STATUS1 レジスタの SAG フラグ
はライン電圧がスレッショールドを下回った 7 番目の半ライ
ン・サイクルの終わりに設定されます。MASK1 のビット 16
(SAG)がセットされている場合、SAG イベントが発生すると
IRQ1 割込みピンがロー・レベルに駆動され、同時に STATUS1
レジスタのステータス・ビット 16 (SAG)が 1 に設定されます。
ステータス・ビットを 1 にして STATUS1 レジスタへ書込みを
行うと、STATUS1 レジスタの SAG ステータス・ビットとIRQ1ピ
ンがハイ・レベルに戻ります。
B 相電圧が SAGLVL レジスタで指定されたスレッショールドを
2 ライン・サイクル間下回ると、PHSTATUS レジスタのビット
VSPHASE[1]に 1 が設定されます(図 56 参照)。同時に、STATUS1
レジスタのビット 16 (SAG)に 1 を設定して状態を表示します。
内部ゼロ交差カウンタは常に動作していることに注意してくだ
さい。SAGLVL レジスタをセットすると、最初の SAG 検出結果
は、全 SAGCYC 周期間で実行されません。SAGLVL レジスタが
初期化済みのとき SAGCYC レジスタに書込を行うと、ゼロ交差
カウンタがリセットされるため、最初の SAG 検出結果が確実に
全 SAGCYC 周期で取得されるようになります。
ビット VSPHASE[1]とビット VSPHASE[2]は、同じ方法で B 相
と C 相の SAG イベントに関係します。すなわち、B 相または C
相の電圧が SAGLVL を下回るとき、これらのビットが 1 に設定
されます。相電圧が SAGLVL を上回ると、両ビットは 0 に設定
されます。
Rev. A
STATUS1[16] CANCELLED BY
A WRITE TO STATUS1[31:0]
WITH SAG BIT SET
SAGCYC[7:0] = 0x4
10193-031
周期測定の分解能は 3.90625 μs/LSB (256 kHz クロック)です。こ
れは、ライン周波数が 50 Hz のとき 0.0195% (50 Hz/256 kHz)を、
ライン周波数が 60 Hz のとき 0.0234% (60 Hz/256 kHz)を、それぞ
れ 意 味 し ま す 。 50 Hz 回 路 の 周 期 レ ジ ス タ の 値 は 約 5120
(256 kHz/50 Hz)で、60 Hz 回路の値は約 4267 (256 kHz/60 Hz)で
す。レジスタのこの長さにより、ライン周波数の測定が最小 3.9
Hz (256 kHz/216)まで可能になります。ラインが確定して測定が
変らない場合、周期レジスタは±1 LSB で安定です。
PHASE A VOLTAGE
－ 33/103 －
ADE7880
データシート
SAG イベントを処理する推奨手順は、
3.
4.
5.
27 26 25 24 23
00000
PEAK DETECTED
ON PHASE C
PEAK DETECTED
ON PHASE A
PEAK DETECTED
ON PHASE B
図 58.IPEAK[31:0]レジスタと VPEAK[31:0]レジスタの構成
PEAK VALUE WRITTEN INTO
IPEAK AT THE END OF FIRST
PEAKCYC PERIOD
END OF FIRST
PEAKCYC = 16 PERIOD
SAG レベルの設定
24 23
0000 0000
0
24-BIT NUMBER
END OF SECOND
PEAKCYC = 16 PERIOD
PHASE A
CURRENT
10193-032
SAGLVL[23:0] SAG レベル・レジスタの値は、HPF 出力の絶対値
と比較されます。SAGLVL レジスタへ 5,928,256 (0x5A7540)を書
込むと、SAG 検出レベルがフルスケールになるため(電圧チャン
ネル ADC のセクション参照)、SAG イベントが連続して発生し
ます。0x00 または 0x01 を書込むと、SAG 検出レベルを 0 にす
るため、SAG イベントは発生しません。
31
BIT 24 OF IPEAK
CLEARED TO 0 AT
THE END OF SECOND
PEAKCYC PERIOD
BIT 24
OF IPEAK
図 57.32 ビット・ワードとして送信される SAGLVL レジスタ
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、または
8 ビットのワードで動作します。 SAGLVL レジスタは、32 ビッ
ト・レジスタとしてアクセスされ、上位 8 ビットには 0 が詰め
られています。詳細については、図 57 を参照。
PHASE B
CURRENT
ピークの検出
ADE7880 では、所定の半ライン・サイクル数間内に電圧チャン
ネルと電流チャンネルが到達した最大絶対値を記録し、VPEAK
と IPEAK の 32 ビット・レジスタの下位 24 ビットに格納します。
PEAKCYC レジスタは、測定期間の基準として使用する半ライ
ン・サイクルの数を格納します。この回路では、ゼロ交差検出
回路が指定したゼロ交差ポインタを使用します。MMODE レジ
スタのビット[4:2] (PEAKSEL[2:0])により、ピーク測定を行う相
を指定します。ビット 2 は A 相を、ビット 3 は B 相を、ビット
4 は C 相を、それぞれ指定します。ピーク値をモニタする相を
増やすと、PEAKCYC レジスタで指定される測定時間が比例し
て短くなります。これは、このプロセスに関係する相が増えて
ゼロ交差数も増えるためです。新しいピーク値が求まると、
IPEAK レ ジ ス タ と VPEAK レ ジ ス タ の ビ ッ ト [26:24]
(IPPHASE[2:0]または VPPHASE[2:0])の内の 1 ビットが 1 に設定さ
れて、ピーク検出イベントを発生した相が表示されます。例え
ば、ピーク値が A 相電流で検出されると、IPEAK レジスタのビ
ット 24 (IPPHASE[0])が 1 に設定されます。次に新しいピーク値
が B 相 で 検 出 さ れ る と 、 IPEAK レ ジ ス タ の ビ ッ ト 24
(IPPHASE[0])が 0 にクリアされ、IPEAK レジスタのビット 25
(IPPHASE[1])が 1 に設定されます。図 58 に、IPEAK レジスタと
VPEAK レジスタの構成を示します。
Rev. A
0
24-BIT UNSIGNED NUMBER
BIT 25
OF IPEAK
PEAK VALUE WRITTEN INTO
IPEAK AT THE END OF
SECOND PEAKCYC PERIOD
BIT 25 OF IPEAK
SET TO 1 AT THE
END OF SECOND
PEAKCYC PERIOD
10193-034
2.
ビット 16 (SAG)を 1 に設定して、MASK1 レジスタの SAG
割込みをイネーブルします。
SAG イベントが発生したとき、IRQ1割込みピンがロー・レ
ベルになり、STATUS1 のビット 16 (SAG)が 1 に設定されま
す。
ビット 16 (SAG) = 1 のとき、STATUS1 レジスタを読出します。
PHSTATUS レジスタを読出して、SAG イベントが発生した
相を調べます。
ビット 16 (SAG) = 1 で STATUS1 レジスタに書きこみます。
直ちに SAG ビットが消去されます。
10193-033
1.
IPPHASE/VPPHASE BITS
31
図 59.ピーク・レベルの検出
図 59 に、A 相と B 相の測定がイネーブルされたとき( MMODE
レジスタのビット PEAKSEL[2:0] = 011)、ADE7880 が電流チャ
ンネルのピーク値を記録する方法を示します。PEAKCYC は 16
に設定されます。すなわち、ピーク測定サイクルは 4 ライン周
期になります。A 相の最大絶対値は最初の 4 ライン周期
(PEAKCYC = 16)間で最大であるため、最大絶対値が IPEAK レジ
スタの下位 24 ビットに書込まれ、周期の終わりに IPEAK レジ
スタのビット 24 (IPPHASE[0])が 1 に設定されます。このビット
は、4 ライン・サイクル間の 2 番目の PEAKCYC 周期の継続時
間の間 1 を維持します。B 相の最大絶対値は 2 番目の PEAKCYC
周期間で最大であるため、最大絶対値が IPEAK レジスタの下位
24 ビットに書込まれ、周期の終わりに IPEAK レジスタのビット
25 (IPPHASE[1])が 1 に設定されます。
電流チャンネルのピーク検出周期の終わりに、STATUS1 レジス
タのビット 23 (PKI)が 1 に設定されます。MASK1 レジスタのビ
ット 23 (PKI)がセットされている場合、PEAKCYC 周期の終わり
にIRQ1割込みピンがロー・レベルへ駆動され、STATUS1 レジス
タのステータス・ビット 23 (PKI)が 1 に設定されます。 同様に、
電圧チャンネルのピーク検出周期の終わりに、STATUS1 レジス
タのビット 24 (PKV)が 1 に設定されます。MASK1 レジスタのビ
ット 24 (PKV)がセットされている場合、PEAKCYC 周期の終わ
りにIRQ1割込みピンがロー・レベルへ駆動され、STATUS1 レジ
スタのステータス・ビット 24 (PKV)が 1 に設定されます。割込
みを発生した相を知るためには、STATUS1 レジスタを読出した
直後に IPEAK レジスタまたは VPEAK レジスタの 1 つを読出し
ます。次に、ステータス・ビットを 1 に設定して STATUS1 レジ
－ 34/103 －
ADE7880
データシート
スタへ書込みを行うと、ステータス・ビットがクリアされ、
IRQ1ピンがハイ・レベルになります。
内部ゼロ交差カウンタは常に動作していることに注意してくだ
さい。MMODE レジスタのビット[4:2] (PEAKSEL[2:0])を設定す
ると、最初のピーク検出結果は、全 PEAKCYC 周期で実行され
ません。PEAKSEL[2:0]がセットされているとき PEAKCYC レジ
スタに書込を行うと、ゼロ交差カウンタがリセットされるため、
最初のピーク検出結果が確実に全 PEAKCYC 周期で取得される
ようになります。
過電圧イベントを処理する推奨手順は、
1.
2.
過電圧および過電流の検出
ADE7880 は、OVLVL と OILVL の 24 ビット符号なしレジスタ
に設定されたスレッショールドを、電圧チャンネルと電流チャ
ンネルで測定した瞬時絶対値が超えたタイミングを検出します。
MASK1 レジスタのビット 18 (OV)がセットされている場合、過
電圧イベントが発生すると、IRQ1割込みピンがロー・レベルに
駆動されます。IRQ1割込みピンがロー・レベルへ駆動されたと
きに設定されるステータス・フラグは 2 つあり、STATUS1 レジ
スタのビット 18 (OV)と PHSTATUS レジスタのビット[11:9]
(OVPHASE[2:0])の内の 1 ビットで、過電圧が発生した相を表示
します。ステータス・ビット = 1 で STATUS1 レジスタに書込み
を行うと、STATUS1 レジスタのステータス・ビット 18 (OV)と
PHSTATUS レジスタのすべてのビット[11:9] (OVPHASE[2:0])が
クリアされ、IRQ1ピンはハイ・レベルになります。図 60 に、A
相電圧での過電圧検出を示します。
PHASE A
VOLTAGE CHANNEL
電圧の瞬時絶対値が OVLVL レジスタのスレッショールドを超
えるごとに、STATUS1 レジスタのビット 18 (OV)と PHSTATUS
レジスタのビット 9 (OVPHASE[0])が 1 に設定されます。ビット
18 (OV) = 1 で STATUS1 レジスタに書込みを行うと、STATUS1
レジスタのビット 18 (OV)と PHSTATUS レジスタのビット 9
(OVPHASE[0])がクリアされます。
OVERVOLTAGE
DETECTED
OVLVL[23:0]
3.
4.
5.
ビット 18 (OV)を 1 に設定して、MASK1 レジスタの OV 割
込みをイネーブルします。
過電圧イベントが発生すると、IRQ1割込みピンがロー・レ
ベルになります。
ビット 18 (OV) = 1 で STATUS1 レジスタを読出します。
PHSTATUS レジスタを読出して、過電圧イベントが発生し
た相を調べます。
ビット 18 (OV) = 1 で STATUS1 レジスタに書込を行います。
このとき、ビット OV と PHSTATUS レジスタのすべてのビ
ット[11:9] (OVPHASE[2:0])がクリアされます。
MASK1 レジスタのビット 17 (OI)がセットされている場合、過
電流イベントが発生すると、IRQ1割込みピンがロー・レベルに
駆動されます。直ちに、STATUS1 レジスタのビット 17 (OI)と
PHSTATUS レジスタのビット[5:3] (OIPHASE[2:0])の内の 1 ビッ
ト(割込みを発生した相を表示)が設定されます。割込みが発生し
た相を知るためには、STATUS1 レジスタを読出した直後に
PHSTATUS を読出します。次に、ステータス・ビット = 1 で
STATUS1 レジスタに書込みを行うと、STATUS1 レジスタのス
テータス・ビット 17 (OI)と PHSTATUS レジスタのビット[5:3]
(OIPHASE[2:0])がクリアされ、IRQ1ピンがハイ・レベルになり
ます。このプロセスは過電圧検出の場合と同じです。
過電圧レベルと過電流レベルの設定
24 ビット符号なしレジスタの過電圧(OVLVL)と過電流(OILVL)
の値が電圧チャンネルと電流チャンネルの絶対値と比較されます。
これらのレジスタの最大値は、HPF 出力の最大値+5,326,737
(0x514791)になります。 OVLVL レジスタまたは OILVL レジス
タがこの値に一致している場合には、過電圧状態または過電流
状態は検出されません。これらのレジスタに 0x0 を書込むと、
過電圧状態または過電流状態が連続的に検出されて、対応する
割込みは発生したままになります。
BIT 18 (OV) OF
STATUS1
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、または
8 ビットのワードで動作します。図 57 で説明したレジスタと同
様に、OILVL レジスタと OVLVL レジスタは 32 ビット・レジス
タとしてアクセスされ、上位 8 ビットには 0 が詰まっています。
STATUS1[18] AND
PHSTATUS[9]
CANCELLED BY A
WRITE OF STATUS1
WITH OV BIT SET.
10193-035
BIT 9 (OVPHASE)
OF PHSTATUS
図 60.過電圧の検出
Rev. A
－ 35/103 －
ADE7880
データシート
3 相システムでは、中性電流は相電流の代数和で表されます。
IN(t) = IA(t) + IB(t) + IC(t)
これらの 2 つの量の間に不一致があると、システム内に改竄状
態が発生した可能性を示します。
ADE7880 では、IAWV レジスタ、IBWV レジスタ、ICWV レジ
スタの値を加算して相電流の和を計算し、結果 ISUM(t) = IA(t) +
IB(t) + IC(t)を ISUM 28 ビット符号付きレジスタに格納します。
ISUM は 125 µs (8 kHz 周波数)ごとに、すなわち電流サンプルが
取得されるレートで計算され、STATUS0 レジスタのビット 17
(DREADY)を使って、ISUM レジスタが読出し可能になるタイミ
ングを表示します。DREADY ビット機能の詳細については、デ
ジタル信号プロセッサのセクションを参照してください。
ISUM レジスタから ISUM(t)値を求めるときは、次式を使います。
I SUM (t ) 
ISUM[27:0]
 I FS
ADCMAX
このプロセスで使用される正スレッショールド ISUMLVL は、
24 ビット符号付きレジスタです。この値は絶対値との比較で使
用されるため、ISUMLVL には常に正値 0x00000～0x7FFFFF を
設定してください。ISUMLVL では電流 ADC 出力の同じスケー
ルを使うため、+5,326,737 (0x514791)を ISUMLVL レジスタへ書
込むと、不一致検出レベルがフルスケールに設定されます。詳
細については、電流チャンネル ADC のセクションを参照してく
ださい。0x000000(デフォルト値)、または負値を書込むと、
MISMTCH イベントが常に発生したままになります。パワーアッ
プまたはハードウェア／ソフトウェア・リセット後に、アプリ
ケ ー シ ョ ン の 正 し い 値 を ISUMLVL レ ジ ス タ へ 書 込 ん で
MISMTCH イベントの連続発生を回避してください。
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、また
は 8 ビットのワードで動作し、DSP は 28 ビットで動作します。
図 61 に示すように、28 ビット符号付きレジスタ ISUM は、32
ビット・レジスタとしてアクセスされ、上位 4 ビットには 0 が
詰められています。
31
ここで、
ADCMAX = 5,928,256、入力がフルスケールのときの ADC 出力。
IFS はフルスケールの ADC 相電流。
CONFIG3 レジスタのビット 2 (INSEL)が 1 に設定された場合、
ADE7880 は ISUM の rms も計算して、結果を NIRMS レジスタ
に格納することに注意してください(詳細については、電流
RMS の計算のセクション参照)。
ADE7880 は、ISUM の絶対値と INWV レジスタ内の中性電流値
との差を計算し、絶対値を求め、それを ISUMLVL スレッショ
ールドと比較します。
、
中性電流と相電流の和が一致するものと見なして、システムは
正常に機能します。
次の場合、
ISUM  INWV  ISUMLVL
、
改竄状態が発生した可能性があり、STATUS1 レジスタのビット
20 (MISMTCH)が 1 に設定されます。MASK1 レジスタのビット
20 (MISMTCH)をセットすると、このフラグに対応する割込みを
イネーブルすることができます。イネーブルした場合、ステー
タス・ビット MISMTCH が 1 に設定されると、IRQ1ピンがロ
ー・レベルになります。ビット 20 (MISMTCH) = 1 で STATUS1
レジスタへ書込みを行うと、ステータス・ビットがクリアされ、
IRQ1ピンがハイ・レベルに戻ります。
ISUM  INWV  ISUMLVL の場合、MISMTCH = 0
ISUM  INWV  ISUMLVL の場合、MISMTCH = 1
Rev. A
BIT 27 IS A SIGN BIT
0
28-BIT SIGNED NUMBER
図 61.32 ビット・ワードとして送信される ISUM[27:0]レジスタ
図 43 に示すレジスタと同じように、ISUMLVL レジスタは、上
位 4 ビットに 0 を詰めて、28 ビットまで符号拡張した 32 ビッ
ト・レジスタとしてアクセスされます。
位相補償
次の場合、
ISUM  INWV  ISUMLVL
28 27
0000
10193-036
中性電流の不一致
電流チャンネル ADC のセクションと電圧チャンネル ADC のセ
クションで説明したように、電流と電圧のデータ・パスは同じ
です。ADE7880 の内部で発生する電流信号と電圧信号との間の
位相誤差は無視できますが、ADE7880 は、固有の位相誤差を持
つトランスと接続して動作する必要があります。たとえば、電
流トランス(CT)には 0.1°～3°の位相誤差が普通に存在します。
これらの位相誤差は製品毎に変動するため、正確な電力量計算
を行うためには補正する必要があります。
位相の不一致に対応する誤差は、特に低い力率で目立ちます。
ADE7880 は、これらの小さな位相誤差をデジタル的にキャリブ
レーションする方法を提供します。ADE7880 では、小さな位相
誤差を補正するため、シグナル・チェーンに小さい時間遅れま
たは時間進みを導入することができます。
位 相 キ ャ リ ブ レ ー シ ョ ン ・ レ ジ ス タ (APHCAL 、 BPHCAL 、
CPHCAL)は、電圧チャンネルの信号パスで時間進みを−374.0 µs
～+61.5 μs の範囲で調節できる 10 ビット・レジスタです。
PHCAL レジスタに書込む負の値は時間進みを、正の値は時間遅
れを、それぞれ表します。1 LSB は、0.976 μs の時間遅れまたは
時間進みに等価です(クロック・レート = 1.024 MHz)。ライン周
波数が 60 Hz の場合、基本波での位相分解能は 0.0211° (360° ×
60 Hz/1.024 MHz)です。これは 60 Hz で、−8.079°～+1.329°の合
計補正範囲に対応します。50 Hz では、補正範囲は−6.732°～
+1.107°で、分解能は 0.0176° (360° × 50 Hz/ 1.024 MHz)です。
－ 36/103 －
ADE7880
データシート
における x = −1°の位相進みを除去する方法を示します。A 相の
電流チャンネルで進み(1°)を相殺させるため、対応する電圧チャ
ンネルに位相進みを導入する必要があります。式 8 を使い、
APHCAL は 56.8 をまるめ処理して、57 LSB になります。位相
進みは、55.73 µs の時間遅延を A 相電流に導入することで実現
されます。
相電圧を基準として測定した位相誤差が x°の場合、対応する
LSB は、x を位相分解能で除算して計算されます(60 Hz の場合
0.0211°/LSB、50 Hz の場合 0.0176°/LSB)。−383～+63 の範囲の結
果のみ許容され、この範囲外は許容されません。電流が電圧よ
り進みの場合、結果は負になり、絶対値が PHCAL レジスタへ
書込まれます。電流が電圧より遅れの場合、結果は正になり、
結果に 512 を加算した後に、xPHCAL へ書込みます。


x
,x  0


phase
_
resolution




x

 512, x  0
 phase _ resolution



(9)
15
10 9
0000 00
図 63 に、この位相補償機能を使って、外部電流トランス(50 Hz
システムで 55.5 µs に等価)から入力された電流チャンネルの IA
0
xPHCAL
図 62.16 ビット・レジスタとして送信される xPHCAL レジスタ
IAP
IA
PGA1
ADC
IAN
PHASE
CALIBRATION
APHCAL = 57
VAP
VA
PGA3
ADC
VN
1°
IA
IA
VA
PHASE COMPENSATION
ACHIEVED DELAYING
IA BY 56µs
10193-038
VA
50Hz
図 63.電圧チャンネルでの位相キャリブレーション
Rev. A
10193-037
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、または
8 ビットのワードで動作します。図 62 に示すように、10 ビッ
ト・レジスタ APHCAL、BPHCAL、CPHCAL は、16 ビット・レ
ジスタとしてアクセスされ、上位 6 ビットには 0 が詰められて
います。
APHCAL、BPHCAL、または CPHCAL =
－ 37/103 －
ADE7880
データシート
リファレンス回路
REFIN/OUT ピンでの公称リファレンス電圧は 1.2 ± 0.075% V です。
これは、ADE7880 内の ADC に対して使用するリファレンス電
圧です。REFIN/OUT ピンは、外部電源 (たとえば外付の 1.2 V リフ
ァレンス)により、オーバードライブすることができます。
ADE7880 のリファレンス電圧は温度により少しドリフトします。
温度係数(ppm/°C)については、仕様のセクションを参照してく
ださい)。温度ドリフト値は製品毎に変ります。このリファレン
ス電圧はすべての ADC に対して使用するため、リファレンス電
圧 x%のドリフトは、メータ精度 2x%の変化に対応します。温
度変化に起因するリファレンス電圧のドリフトは一般に非常に
小さく、メータの他の部品のドリフトよりはるかに小さくなっ
ています。代わりに、複数の温度点で測定器をキャリブレーショ
ンすることもできます。
CONFIG2 レジスタのビット 0 (EXTREFEN)が 0 (デフォルト値)に
クリアされると、ADE7880 は内蔵リファレンス電圧を使用しま
す。このビットが 1 の場合は、外付けリファレンス電圧を使いま
す。PSM0 モードで CONFIG2 レジスタを設定してください。この
値は、PSM1、PSM2、PSM3 の各消費電力モードで維持されます。
デジタル信号プロセッサ
ADE7880 は固定小数点機能のデジタル信号プロセッサ(DSP)を
内蔵し、すべての電力値と rms 値を計算します。このデバイス
は、プログラム・メモリ ROM とデータ・メモリ RAM を内蔵し
ています。
データ・メモリ RAM にあるすべての ADE7880 レジスタを必要
な値で最初に初期化することが推奨されます。次に、キュー内
の最後のレジスタにさらに 2 回書込みを行なってパイプライン
をフラッシュした後に Run レジスタに 0x0001 を書込みます。こ
の方法では、DSP は所望の構成から計算を開始します。
DSP の デ ー タ ・ メ モ リ RAM ( ア ド レ ス 0x4380 ～ ア ド レ ス
0x43BE)に格納されているデータのインテグリティを保護する
ため、書込み保護メカニズムがあります。デフォルトではこの
保護機能がディスエーブルされているため、0x4380～0x43BE に
配置されているレジスタは制約なく書込むことができます。保
護機能をイネーブルすると、これらのレジスタに対する書込み
はできなくなります。レジスタは常に制約なしで読出し可能で
あり、書込み保護状態とは無関係です。保護機能をイネーブル
するときは、アドレス 0xE7FE にある内部 8 ビット・レジスタ
に 0xAD を書込み、続いてアドレス 0xE7E3 にある内部 8 ビッ
ト・レジスタに 0x80 を書込みます。保護機能をディスエーブル
するときは、アドレス 0xE7FE にある内部 8 ビット・レジスタ
に 0xAD を書込み、続いてアドレス 0xE7E3 にある内部 8 ビッ
ト・レジスタに 0x00 を書込みます。書込み保護機能をイネーブ
ルした後に DSP をスタートさせることが推奨されます。デー
タ・メモリ RAM を使用するレジスタを変更する場合は、保護
機能をディスエーブルして、値を変更した後に保護機能を再度
イネーブルします。これらのレジスタを変更するために DSP を
停止させる必要はありません。
データ・メモリ RAM に配置されているレジスタを初期化する
推奨手順は、
電力と rms の計算に使用するプログラムはプログラム・メモリ
ROM に格納されており、プロセッサは 8 kHz ごとにこれを実行
し ま す 。 計 算 の 終 了 は 、 STATUS0 レ ジ ス タ の ビ ッ ト 17
(DREADY)に 1 を設定して通知します。 MASK0 レジスタのビ
ット 17 (DREADY)をセットすると、このフラグに対応する割込
みをイネーブルすることができます。イネーブルした場合、計
算が終了すると、 IRQ0 ピンがロー・レベルになり、ステータ
ス ・ ビ ッ ト DREADY が 1 に 設 定 さ れ ま す 。 ビ ッ ト 17
(DREADY) = 1 で STATUS0 レジスタへ書込みを行うと、ステー
タス・ビットがクリアされ、IRQ0ピンがハイ・レベルに戻りま
す。

すべてのレジスタを初期化します。キュー内の最後のレジ
スタに 3 回書込を行なって、値が確実に RAM に書込まれ
るようにします。ADE7880 の他のすべてのレジスタもここ
で初期化する必要があります。

保護機能をイネーブルするため、アドレス 0xE7FE にある
内部 8 ビット・レジスタに 0xAD を書込み、続いてアドレ
ス 0xE7E3 にある内部 8 ビット・レジスタに 0x80 を書込み
ます。

すべてのデータ・メモリ RAM レジスタをリードバックし
て、所望の値で確実に初期化されていることを確認します。
DSP が使用するレジスタは、データ・メモリ RAM のアドレス
0x4380～0x43BE に配置されています。このメモリの幅は 28 ビ
ットです。データ・メモリ RAM への書込み動作を実行すると
き、2 ステージ・パイプラインを使用します。これは次の 2 つ
のことを意味します。すなわち、1 個のレジスタだけを初期化
する必要が有る場合、さらに 2 回書込みを行なって、値を確実
に RAM へ書込みます。2 個以上のレジスタを初期化する必要が
ある場合、キュー内にある最終レジスタにさらに 2 回書込みを
行なって、値が確実に RAM に書込まれるようにします。

まれなケースとして、1 個または複数のレジスタが正しく
初期化されていない場合、アドレス 0xE7FE にある内部 8
ビット・レジスタに 0xAD を書込み、続いてアドレス
0xE7E3 にある内部 8 ビット・レジスタに 0x00 を書込んで、
保護機能をディスエーブルします。レジスタを再度初期化
します。キュー内の最後のレジスタに 3 回書込を行います。
保護機能をイネーブルするため、アドレス 0xE7FE にある
内部 8 ビット・レジスタに 0xAD を書込み、続いてアドレ
ス 0xE7E3 にある内部 8 ビット・レジスタに 0x80 を書込み
ます。

Run = 1 を設定して DSP をスタートさせます。
パワーアップ・プロシージャのセクションで説明したように、
パワーアップ時あるいはハードウェアまたはソフトウェア・リ
セット後、DSP はアイドル・モードになります。命令は実行さ
れません。データ・メモリ RAM 内にあるすべてのレジスタは 0
(デフォルト値)に初期化され、制約なしに読み書きすることが
できます。DSP のスタートとストップに使用される Run レジス
タは、0x0000 にクリアされます。DSP にコード実行を開始させ
るときは Run レジスタに 0x0001 を書込む必要があります。
Rev. A
ADE7880 が PSM0 通常モードに維持される場合は DSP を停止さ
せる明確な理由はありません。データ・メモリ RAM に配置さ
れたレジスタを含むすべての ADE7880 レジスタは、DSP を停止
させることなく変更することができますが、DSP を停止させる
ときは、0x0000 を Run レジスタへ書込む必要があります。DSP
をスタートさせるときは、次のいずれかの手順に従う必要があ
ります。
－ 38/103 －
ADE7880
データシート


データ・メモリ RAM に配置された ADE7880 レジスタが変
更されていない場合は、0x0001 を Run レジスタへ書込んで
DSP をスタートさせます。
データ・メモリ RAM に配置された ADE7880 レジスタを変
更する必要がある場合は、先ず、ソフトウェアまたはハー
ドウェア・リセットを実行し、すべての ADE7880 レジス
タを所望の値で初期化し、書込み保護機能をイネーブルし
た後に Run レジスタへ 0x0001 を書込んで、DSP をスター
トさせます。
パワーマネージメントのセクションで説明したように、
ADE7880 を PSM0 消費電力モードから抜けださせるとき、0x0000
を Run レジスタに書込んで DSP を停止させることが推奨されま
す(消費電力モードを変えるときの推奨アクションについては表
10 と表 11 を参照してください)。
LPF 処理の後、平方根を実行し、f(t)の rms 値を次式で計算しま
す。
F
1 t 2
 f t dt
t 0
F rms 
(10)
時間サンプリング信号に対しては、rms 計算には信号の 2 乗処
理、平均処理、平方根処理が含まれます。
1
N
F rms 
N
 f 2 n 
(11)
N 1
式 10 は、高調波を含む信号の場合、rms の計算には基本波だけ
でなくすべての高調波成分が含まれることを意味しています。
ADE7880 では 2 種類の方法を使用して rms 値を計算します。1 つ
目の方法は非常に正確で、PSM0 モードでのみ有効です。2 つ目
の方法は正確さは劣りますが、平均絶対値(mav)測定を計算し、
PSM0 モードと PSM1 モードで有効です。
また、ADE7880 は相電流、相電圧、中性電流の種々の基本波成
分と高調波成分の rms 値も高調波計算ブロックの一部として計
算します。詳細については、高調波の計算のセクションを参照
してください。
1 つ目の方法は、入力信号の 2 乗をローパス・フィルタ(LPF)処
理し、その結果の平方根をとります(図 65 参照)。

f (t )   Fk 2 sinkωt  γ k  とすると
(12)
k 1
次のようになります


k 1
k 1
f 2 (t )   Fk2   Fk2 cos(2kt  2  k ) 
2

 2  Fk  Fm sinkt   k  sinm t   m 
k ,m 1
k m
Rev. A
(13)
(14)
k 1
この方法を採用した rms 計算は、アナログ入力全 7 チャンネル
で同時に処理されます。各結果は 24 ビット・レジスタ AIRMS、
BIRMS、CIRMS、AVRMS、BVRMS、CVRMS、NIRMS に格納
されます。
2 つ目の方法は入力信号の絶対値を計算した後フィルタ処理して
DC 成分を取り出します。入力の絶対平均値を計算します。式 12
の入力信号が基本波成分のみを持つ場合は、平均値は次のよう
になります。
FDC
2 乗平均の測定
2 乗平均(rms)は、AC 信号振幅の測定値です。定義には実用的な
ものと数学的なものがあります。実用的な定義では、AC 信号の
rms 値は、負荷に等価な電力を供給するために必要な DC の大き
さとして表されます。数学的には、連続信号 f(t)の rms 値は次の
ように定義されます。

 Fk2
T

T
1 2

   2  F1  sin(ωt )dt   2  F1  sin(ωt )dt 
T 0
T


2
FDC 
2
 2  F1
π
この方法を採用した計算は、3 つの相電流でのみ同時に処理さ
れます。各結果は、20 ビット・レジスタ AIMAV、BMAV、
CMAV に格納されます。mav 値と rms 値との間の比例関係は基
本波成分のみに対して維持されることに注意してください。高調
波が電流チャンネルに存在する場合、平均絶対値は rms に比例し
なくなります。
電流 RMS の計算
このセクションでは、全相電流と中性電流の rms 値を計算する
1 つ目の方法を説明します。また、CONFIG3 レジスタのビット
2 (INSEL)が 1 に設定された場合、ADE7880 は相電流の瞬時値の
和の rms も計算します。和の瞬時値は、中性電流の不一致のセ
クションで説明した ISUM レジスタに格納されることに注意し
てください。相電流の検出のみを必要とする 3 相 4 線システム
では、この値は中性電流の測定値を提供します。
図 65 に、電流チャンネルの 1 相について、rms 計算の信号処理
チェーンの詳細を示します。電流チャンネルの rms 値は、電流
チャンネルで使用されるサンプルから計算されます。電流 rms
値は符号付き 24 ビット値であり、AIRMS、BIRMS、CIRMS、
NIRMS の各レジスタに格納されます。電流 rms 測定の更新レート
は 8 kHz です。CONFIG3 レジスタのビット 2 (INSEL)が 0 (デフ
ォルト)の場合、NIRMS レジスタは中性電流の rms 値を格納し
ます。INSEL ビットが 1 の場合には、NIRMS レジスタは相電流
の瞬時値の和の rms 値を格納します。
規定のフルスケール・アナログ入力信号 = 0.5 V で、ADC は約
±5,326,737 の出力コードを発生します。フルスケール正弦波信号
の等価 rms 値は 3,766,572 (0x39792C)であり、ライン周波数には
無関係です。積分器がイネーブルされている場合、すなわち
CONFIG レジスタのビット 0 (INTEN)が 1 に設定されている場合、
フルスケール正弦波信号の等価 rms 値は 50 Hz で 3,759,718
(0x395E66)に、60 Hz で 3,133,207 (0x2FCF17)に、それぞれなり
ます。
－ 39/103 －
ADE7880
データシート
電流 rms の精度は、PGA = 1 の場合、フルスケール入力からフ
ルスケール入力の 1/1000 まで 0.1% (typ)誤差です。さらに、こ
の測定は 3.3 kHz の帯域幅を持っています。安定性のために、電
圧ゼロ交差と同期して rms レジスタを読出すことが推奨されます。
IRQ1割込みを使って、ゼロ交差の発生タイミングを表示するこ
とができます(割込みのセクション参照)。表 12 に、I rms 測定の
セトリング・タイムを示します。このセトリング・タイムは、
rms レジスタが 0 からスタートして入力の値を電流チャンネルへ
反映させるために要する時間です。
表 12.I RMS 測定のセトリング・タイム
Integrator Status
50 Hz Input Signals
60 Hz Input Signals
Integrator Off
Integrator On
580 ms
700 ms
580 ms
700 ms
31
24
0000
23
0000
0
24-BIT NUMBER
10193-039
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、または
8 ビットのワードで動作します。図 64 で説明したレジスタと同
様に、AIRMS、BIRMS、CIRMS、NIRMS の 24 ビット符号付き
レジスタは、32 ビット・レジスタとしてアクセスされ、上位 8
ビットには 0 が詰められています。
図 64.32 ビット・ワードとして送信される 24 ビットの AIRMS、
BIRMS、CIRMS、NIRMS レジスタ
xIRMSOS[23:0]
27
CURRENT SIGNAL FROM
HPF OR INTEGRATOR
(IF ENABLED)
x2
LPF
xIRMS[23:0]
0x514791 =
5,326,737
0xAEB86F =
–5,326,737
図 65.電流 RMS 信号処理
Rev. A
－ 40/103 －
10193-040
0V
ADE7880
データシート
電流 RMS オフセットの補償
212000
ADE7880 は、各相に対する電流 rms オフセット補償レジスタを
内蔵しています(AIRMSOS、BIRMSOS、CIRMSOS、NIRMSOS)。
これらは 24 ビット符号付きレジスタであり、電流 rms 計算でオ
フセットを除去するときに使うことができます。rms 計算には
I2(t)の DC 成分に含まれる入力ノイズに起因するオフセットが存
在します。電流 rms オフセット補償レジスタの 1 LSB は、電流
rms レジスタの 1 LSB に一致します。フルスケール AC 入力(50
Hz)に対して電流 rms 計算の最大値が 3,766,572 であるとすると、
電流 rms オフセットの 1 LSB はフルスケールより 60 dB 低い点
での rms 測定値の 0.00045%を表します。
211500
211000
210500
LSB
210000
209500
209000
208500
208000
207500
 37672  128 / 3767  1  100




45
低い電流でオフセット・キャリブレーションを行うものとし、
このためにゼロ電流の使用は回避してください。
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、また
は 8 ビットのワードで動作し、DSP は 28 ビットで動作します。
図 43 で説明したレジスタと同様に、AIRMSOS、BIRMSOS、
CIRMSOS、NIRMSOS の 24 ビット符号付きレジスタは、32 ビ
ット・レジスタとしてアクセスされ、上位 4 ビットには 0 が詰
まっており、28 ビットまで符号拡張しています。
電流平均絶対値の計算
CURRENT SIGNAL
COMING FROM ADC
xIMAV[23:0]
|X|
HPF
HPF
10193-041
このセクションでは、平均絶対値(mav)法による全相電流の rms
値を計算する 2 つ目の方法を説明します。この方法は PSM1 モ
ードで使用され、中性喪失ケースで改竄攻撃を受けたことをデ
モンストレーションする際に、電流 rms 値を使って電力量の積
算を可能にします。このデータ・パスは PSM0 モードでも有効
で、ゲイン・キャリブレーションが可能になります。ゲインは
PSM1 モードで外部マイクロプロセッサ内で使用されます。中
性電流の mav 値は、この方法を使って計算されません。図 66
に、電流チャンネルの 1 つの相について mav 計算の詳細信号処
理チェーンを示します。
図 66. PSM1 モードでの電流 MAV 信号処理
電流チャンネルの mav 値は、電流チャンネル波形サンプリン
グ・モードで使用されるサンプルから処理されます。サンプル
はハイパス・フィルタを通過して ADC で発生した DC オフセッ
トが除去され、絶対値が計算されます。このブロックの出力が
フィルタされて、平均が得られます。電流 mav 値は符号なし 20
ビット値であり、AIMAV、BIMAV、CIMAV の各レジスタに格納
されます。この mav 測定の更新レートは 8 kHz です。
Rev. A
60
65
図 67.フルスケールでの xIMAV レジスタ値
ライン周波数 = 45 Hz～65 Hz
(15)
ここで、I rms0 はオフセット補正なしの rms 測定値。
55
FREQUENCY (Hz)
50 Hz と 60 Hz のフルスケール正弦波信号の mav 値は、それぞれ
209,686 と 210,921 です。図 67 に示すように、フルスケール正弦
波入力に対する 45 Hz での mav 計算値と 65 Hz での mav 計算値
との間に 1.25%の変化があります。電流 mav の精度(typ)は、フ
ルスケール入力からフルスケール入力の 1/100 の間で誤差 0.5%
です。さらに、この測定の帯域幅は 3.3 kHz です。電流 mav 測
定のセトリング・タイム、すなわち電流チャンネルへの入力値
を 0.5%以内の誤差で mav レジスタに反映させるために要する時
間は 500 ms です。
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、または
8 ビットのワードで動作します。図 68 で説明したレジスタと同
様に、AIMAV、BIMAV、CIMAV の 20 ビット符号なしレジスタ
は、32 ビット・レジスタとしてアクセスされ、上位 12 ビット
には 0 が詰められています。
31
20 19
0000 0000 0000
0
20-BIT UNSIGNED NUMBER
10193-043
I rms  I rms02  128 IRMSOS
50
10193-042
207000
図 68. 32 ビット・レジスタとして送信される xIMAV レジスタ
電流 MAV ゲインとオフセットの補償
AIMAV、BIMAV、CIMAV の各レジスタに格納されている電流
rms 値は、各相に対応するゲイン係数とオフセット係数を使って
キャリブレーションすることができます。ADE7880 に公称電流
を供給して、PSM0 モードでゲインを計算することが推奨され
ます。オフセットは、ADE7880 に小さい電流 (通常は必要とさ
れる精度での最小値)を供給して計算することができます。外部
マイクロコントローラは、AIMAV、BIMAV、CIMAV の各レジ
スタを読出すごとに、メモリに格納されている係数を使ってこ
れらを補正します。
－ 41/103 －
ADE7880
データシート
rms レジスタを読出すことが推奨されます。 IRQ1割込みを使っ
て、ゼロ交差が発生したタイミングを表示することができます
(割込みのセクション参照)。
電圧チャンネル RMS 計算
図 69 に、電圧チャンネルの 1 相について、rms 計算の信号処理
チェーンの詳細を示します。電圧チャンネルの rms 値は、電圧
チャンネルで使用されるサンプルから計算されます。電圧 rms
値は符号付き 24 ビット値であり、AVRMS、BVRMS、CVRMS
の各レジスタに格納されます。電流 rms 測定の更新レートは 8
kHz です。
V rms 測定セトリング・タイムは、50 Hz と 60 Hz の入力信号に
対して 580 ms です。V rms 測定のセトリング・タイムは、0 か
らスタートしたとき、電圧チャンネルへの入力値を rms レジス
タへ反映させるために要する時間です。
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、または
8 ビットのワードで動作します。図 57 で説明したレジスタと同
様に、AVRMS、BVRMS、CVRMS の 24 ビット符号付きレジス
タは、32 ビット・レジスタとしてアクセスされ、上位 8 ビット
には 0 が詰まめられています。
規定のフルスケール・アナログ入力信号 = 0.5 V で、ADC は約
±5,326,737 の出力コードを発生します。フルスケール正弦波信号
の等価 rms 値は 3,766,572 (0x39792C)であり、ライン周波数には
無関係です。
電圧 rms の精度(代表値)は、フルスケール入力からフルスケー
ル入力の 1/1000 の間で誤差 0.1%です。さらに、この測定の帯域
幅は 3.3 kHz です。安定性のために、電圧ゼロ交差と同期して
xVRMSOS[23:0]
27
VOLTAGE SIGNAL
FROM HPF
x2
LPF
xVRMS[23:0]
0x14791 =
+5,326,737
10193-044
0V
0xAEB86F =
–5,326,737
図 69.電圧 RMS の信号処理
Rev. A
－ 42/103 －
ADE7880
データシート
電圧 RMS オフセット補償
総合有効電力の計算
ADE7880 は、各相に対する電圧 rms オフセット補償レジスタ
AVRMSOS、BVRMSOS、CVRMSOS を内蔵しています。これら
は 24 ビット符号付きレジスタであり、電圧 rms 計算でオフセッ
トを除去するときに使うことができます。rms 計算には V2(t)の
DC 成分に含まれる入力ノイズに起因するオフセットが存在しま
す。電圧 rms オフセット補償レジスタの 1 LSB は、電圧 rms レ
ジスタの 1 LSB に一致します。フルスケール AC 入力(50 Hz)に
対して電圧 rms 計算の最大値が 3,766,572 であるとすると、電流
rms オフセットの 1 LSB はフルスケールより 60 dB 低い点での
rms 測定値の 0.00045%を表します。
電力は、電源から負荷へのエネルギー流の割合として定義され、
電圧波形と電流波形の積で与えられます。このようにして得ら
れた波形は瞬時電力信号と呼ばれ、各瞬間のエネルギー流の割
合に等しくなります。電力の単位はワット(W)すなわちジュール
/秒です。AC システムに電圧 v(t)が供給され、電流 i(t)が消費され、
各々には高調波が含まれるとすると、
低い電流でオフセット・キャリブレーションを行うものとし、
このためにゼロ電圧の使用は回避してください。

i(t )   I k 2 sinkωt  γ k 
(16)
ここで、
Vk、Ik は、各高調波のそれぞれ rms 電圧と rms 電流。
φk、γk は、各高調波の位相遅延。
AC システムの瞬時電力は、
p(t) = v(t) × i(t) =
ここで、V rms0 はオフセット補正なしの rms 測定値。
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、また
は 8 ビットのワードで動作し、DSP は 28 ビットで動作します。
図 43 に示すレジスタと同じように、24 ビット・レジスタ
AVRMSOS、BVRMSOS、CVRMSOS は、上位 4 ビットに 0 を詰
めて、28 ビットまで符号拡張した 32 ビット・レジスタとして
アクセスされます。
3 相 3 線 ∆ 構成での電圧 RMS
3 相 3 線 Δ 構成では、B 相をシステムのグラウンドと見なし、
それを基準に A 相電圧と C 相電圧を測定します。この構成は、
ACCMODE レジスタの CONSEL ビット = 01 で選択します
(ADE7880 を使用できるすべての構成については表 15 参照)。こ
の場合は、B 相の有効電力、無効電力、皮相電力はすべて 0 で
す。
この構成では、ADE7880 が A 相と C 相の間のライン電圧の rms
値を計算し、結果を BVRMS レジスタへ格納します。BVGAIN
レジスタと BVRMSOS レジスタを使用して、この構成で計算し
た BVRMS レジスタをキャリブレーションすることができます。
有効電力量の計算
ADE7880 は各相の総合有効電力を計算します。総合有効電力で
は、計算の中で電圧と電流の基本波と高調波の全成分を考慮し
ます。さらに、ADE7880 は、基本波有効電力すなわち電圧と電
流の基本波成分のみで決定される電力を計算します。
また ADE7880 は、高調波有効電力すなわち電圧と電流の高調波
成分で決定される有効電力も計算します。詳細については、高
調波の計算のセクションを参照してください。
Rev. A
(17)
k 1
k 1
 37672  128 / 3767  1  100



(
V rms  V rms02  128 VRMSOS

v(t )  V k 2 sin (kωt + φk)


k 1
k 1
Vk I k cos(φk – γk) − Vk I k cos(2kωt + φk + γk)

+
Vk I m {cos[(k − m)ωt + φk – γm] – cos[(k + m)ωt + φk + γm]}
k , m 1
k m
(18)
ライン・サイクル数(n)間の平均電力は式 19 で与えられます。
P=
1
nT
nT

0
k 1
 pt dt   V k I k
cos(φk – γk)
(19)
ここで、
T はライン・サイクル周期。
P は総合有効電力または総合実効電力と呼ばれます。
有効電力は、式 18 の瞬時電力信号 p(t)の DC 成分に等しくなる
ことに注意してください。すなわち、

Vk I k cos(φk – γk)
k 1
この式は、ADE7880 で各相の総合有効電力の計算に使われる式
です。基本波有効電力の式は、k = 1 として式 18 から次のように
得られます。
(20)
FP = V1I1 cos(φ1 – γ1)
図 70 に、ADE7880 が各相の総合有効電力を計算する方法を示
します。先ず、各相で電流信号と電圧信号を乗算します。次に、
ローパス・フィルタ LPF2 を使って各相(A、B、C)の瞬時電力信
号の DC 成分を取り出します。
相電流と相電圧は基本波成分のみを含み、かつ同相(すなわち φ1
= γ1 = 0)で、かつフルスケール ADC 入力に対応する場合、これ
らを乗算すると瞬時電力信号が得られて、その DC 成分は V1 ×
I1 に、正弦波成分は V1 × I1 cos(2ωt)に、それぞれなります。図
71 に対応する波形を示します。
－ 43/103 －
ADE7880
データシート
HPFEN BIT
AIGAIN CONFIG3[0]
INTEN BIT
CONFIG[0]
IA
APGAIN
HPF
AVGAIN
HPFEN BIT
CONFIG3[0]
INSTANTANEOUS
PHASE A
ACTIVE POWER
LPF
VA
:
HPF
DIGITAL SIGNAL PROCESSOR
24
AWATT
10193-045
APHCAL
AWATTOS
LPSEL BIT
CONFIG3[1]
図 70.総合有効電力のデータ・パス
INSTANTANEOUS
POWER SIGNAL
0
p(t)= V rms × I rms – V rms × I rms × cos(2ωt)
0x339CBBC =
54,119,356
–5
MAGNITUDE (dB)
INSTANTANEOUS
ACTIVE POWER
SIGNAL: V rms × I rms
V rms × I rms
0x19CE5DE =
27,059,678
0x000 0000
–15
–25
0.1
図 71.有効電力の計算

xWATT  
Uk
k 1 U FS

Ik
I FS
 cos(φk – γk) × PMAX ×
1
24
(21)
ここで、
UFS、IFS は ADC 入力がフルスケールのときの相電圧と相電流の
rms 値。
PMAX = 27,059,678、ADC 入力がフルスケールでかつ同相のとき
計算された瞬時電力。
xWATT[23:0]波形レジスタは種々のシリアル・ポートを使って
アクセスすることができます。詳細については、波形サンプリ
ング・モードのセクションを参照してください。
－ 44/103 －
10
0
–10
–20
–30
–40
0.1
1
FREQUENCY (Hz)
10
10193-173
ADE7880 は 、 瞬 時 総 合 相 有 効 電 力 を AWATT 、 BWATT 、
CWATT の各レジスタへ格納します。これらの式は、
3
図 72.各相瞬時電力のフィルタに使用する LPF の周波数応答
CONFIG3 の LPFSEL ビット = 0 (デフォルト)
MAGNITUDE (dB)
LPF2 は理想的な阻止周波数応答を持たないので、有効電力信号
には瞬時電力信号に起因するリップルが含まれます。このリッ
プルは正弦波であり、周波数はライン周波数の 2 倍です。リッ
プルは正弦波であるため、有効電力信号を時間積分して電力量
を算出する際に除去されます。CONFIG3 レジスタのビット 1
(LPFSEL)により、LPF2 強度を選択します。LPFSEL = 0 (デフォ
ルト)の場合、セトリング・タイムは 650 ms で、リップル減衰
は 65 dB です。LPFSEL = 1 の場合、セトリング・タイムは 1300
ms で、リップル減衰は 128 dB です。図 72 に、LPFSEL = 0 のと
きの LPF2 の周波数応答を、図 73 に LPFSEL = 1 のときの LPF2 の
周波数応答を、それぞれ示します。
1
FREQUENCY (Hz)
10193-172
10193-046
–20
i(t) = √2 × I rms × sin(ωt)
v(t) = √2 × V rms × sin(ωt)
Rev. A
–10
図 73.各相瞬時電力のフィルタに使用する LPF の周波数応答
CONFIG3 の LPFSEL ビット = 1
ADE7880
データシート
基本波有効電力の計算
ADE7880 は当社独自のアルゴリズムを使って基本波有効電力を
計算します。このアルゴリズムでは回路周波数の初期化機能と
電圧チャンネルで測定した公称電圧が必要です。COMPMODE
レジスタのビット 14 (SELFREQ)は、ADE7880 が接続される回
路の周波数に従って設定する必要があります。回路周波数が
50 Hz の場合、このビットを 0 クリアします (デフォルト値)。回
路周波数が 60 Hz の場合、このビットを 1 に設定します。さらに、
VLEVEL 24 ビット符号付きレジスタを次式による正値で初期化
します。
VLEVEL 
U FS
 4  10 6
Un
(22)
ここで、
UFS は ADC 入力がフルスケールのときの相電圧の rms 値。
Un は相電圧の rms 公称値。
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、また
は 8 ビットのワードで動作し、DSP は 28 ビットで動作します。
図 43 に示すレジスタと同じように、24 ビット符号付きレジス
タ VLEVEL は、上位 4 ビットに 0 を詰めて、28 ビットまで符号
拡張した 32 ビット・レジスタとしてアクセスされます。
表 13 に、基本波有効電力測定のセトリング・タイムを示します。
表 13.基本波有効電力測定のセトリング・タイム
Input Signals
63% PMAX
100% PMAX
375 ms
875 ms
有効電力ゲイン・キャリブレーション
各相の LPF2 出力から得られる平均有効電力は、その相のワッ
ト・ゲイン 24 ビット・レジスタ(APGAIN、BPGAIN、CPGAIN)
に書込みを行うことで、±100%でスケールすることができるこ
とに注意してください。xPGAIN レジスタは、ADE7880 が計算
するすべての電力 (総合有効電力、基本波有効／無効電力、皮相
電力)のデータ・パスに配置されています。すべての電力デー
タ・パスは等しい全体ゲインを持つため、これが可能です。こ
のため、種々の電力データ・パスでのゲイン誤差を補償すると
きは、1 つの電力データ・パスを解析するだけで済みます。例
えば、総合有効電力を解析して、対応する APGAIN、BPGAIN、
CPGAIN レジスタを計算して、すべての電力データ・パスのゲ
インを補償します。
電力ゲイン・レジスタは 2 の補数の符号付きレジスタであり、
分解能は 2−23/LSB です。23 式により、電力ゲイン・レジスタの
機能が数学的に表されます。
Average Power Data 
Power Gain Register 

LPF 2 Output  1 

2 23


Rev. A
(23)
0xC00000 をワット・ゲイン・レジスタに書込むと、出力が
−50%スケールダウンされ、0x400000 を書込むと+50%増加しま
す。これらのレジスタを使って、各相の有効／無効／皮相電力
(または電力量)計算をキャリブレーションします。
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、また
は 8 ビットのワードで動作し、DSP は 28 ビットで動作します。
図 43 に示すレジスタと同じように、24 ビット符号付きレジス
タ APGAIN、BPGAIN、CPGAIN は、上位 4 ビットに 0 を詰めて、
28 ビットまで符号拡張した 32 ビット・レジスタとしてアクセ
スされます。
有効電力オフセット・キャリブレーション
ADE7880 は、各相と各有効電力のワット・オフセット 24 ビッ
ト ・レ ジス タを 内蔵 して いま す。 AWATTOS 、 BWATTOS 、
CWATTOS の各レジスタは総合有効電力量計算でオフセットを
補償し、AFWATTOS、BFWATTOS、CFWATTOS の各レジスタ
は基本波有効電力量計算でオフセットを補償します。これらは
24 ビットの符号付き 2 の補数レジスタであり、有効電力量計算
でオフセットを除去する際に使うことができます。電力量計算
には、PCB 上のチャンネル間のクロストークまたはチップ自体
の内部のクロストークに起因するオフセットが存在します。有
効電力オフセット・レジスタの 1 LSB は、有効電力乗算器出力
の 1 LSB に等価です。フルスケールの電流入力と電圧入力で、
LPF2 出力は PMAX = 27,059,678 になります。フルスケールから
−80 dB で (有効電力を 104 倍スケールダウン)、有効電力オフセ
ット・レジスタの 1 LSB は PMAX の 0.0369%を表します。
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、また
は 8 ビットのワードで動作し、DSP は 28 ビットで動作します。
図 43 に示すレジスタと同じように、24 ビット符号付きレジス
タ AWATTOS 、 BWATTOS 、 CWATTOS 、 AFWATTOS 、
BFWATTOS、CFWATTOS は、上位 4 ビットに 0 を詰めて、28
ビットまで符号拡張した 32 ビット・レジスタとしてアクセスさ
れます。
有効電力量計算の符号
平均有効電力は符号付きの計算です。電流波形と電圧波形との
間の位相差が 90°を超えると、平均電力は負になります。負電
力は、エネルギーがグリッド側へ戻されていることを表します。
ADE7880 は、有効電力量計算用に符号検出回路を内蔵していま
す。この回路は、総合有効電力または基本波有効電力をモニタ
することができます。有効電力量の計算のセクションで説明し
たように、有効電力量積算は 2 ステージで実行されます。最初
のステージの終わりの電力量積算で符号変化が検出される毎に、
内部アキュムレータに積算された電力量が WTHR レジスタ・ス
レッショールドに到達した後に、専用割込みが発生します。各
相有効電力の符号は、PHSIGN レジスタで読出すことができます。
ACCMODE レジスタのビット 6 (REVAPSEL)は、モニタ対象の
有効電力タイプを設定します。REVAPSEL = 0 (デフォルト値)
のとき、総合有効電力がモニタされます。REVAPSEL = 1 のと
き、基本波有効電力がモニタされます。
－ 45/103 －
ADE7880
データシート
を知るためには、STATUS0 レジスタを読出した直後に PHSIGN
レジスタを読出します。次に、対応するビットを 1 に設定して
STATUS0 レジスタへ書込みを行うと、ステータス・ビットがク
リアされ、IRQ0ピンがハイ・レベルに戻ります。
ACCMODE レジスタのビット 6 (REVAPSEL)で選択された電力
で符号変化が発生すると、STATUS0 レジスタのビット[8:6] (そ
れぞれ REVAPC、REVAPB、REVAPA)がセットされます。
PHSIGN レジスタのビット[2:0] (それぞれ CWSIGN、BWSIGN、
AWSIGN)が REVAPC、REVAPB、REVAPA の各ビットと同時
にセットされます。これらのビットは、電力の符号を表します。
これらが 0 のとき、対応する電力は正です。これらが 1 のとき、
対応する電力は負です。
有効電力量の計算
前述のように、電力はエネルギー流の割合として定義されます。
この関係は、数学的に次式で表されます。
STATUS0 の ビ ッ ト REVAPx と PHSIGN レ ジ ス タ の ビ ッ ト
xWSIGN は相 x の総合有効電力、すなわち ACCMODE レジスタ
のビット 6 (REVAPSEL)で選択された電力タイプを指します。
Power
(24)
これに対して、電力量は電力の積分として次のように得られま
す。
STATUS0 レジスタのビット[8:6] (それぞれ REVAPC、REVAPB、
REVAPA)に対応する割込みは、MASK0 レジスタのビット[8:6]
をセットしてイネーブルすることができます。イネーブルした
場合、符号変化が発生すると、IRQ0ピンがロー・レベルになり、
ステータス・ビットが 1 に設定されます。割込みを発生した相
Energy   p t dt
(25)
総合有効電力量積算と基本波有効電力量積算は常に符号付き計
算です。負電力量は、有効電力量値から減算されます。
INTEN BIT
CONFIG[0]
IA
APGAIN
AWATTOS
REVAPA BIT IN
STATUS0[31:0]
HPF
APHCAL
AVGAIN
HPFEN BIT
CONFIG3[0]
AWATTHR[31:0]
INTERNAL
ACCUMULATOR
LPF
:
VA
32-BIT REGISTER
AWATT
HPF
THRESHOLD
DIGITAL SIGNAL PROCESSOR
24
34
27 26
WTHR
図 74.総合有効電力量の積算
Rev. A
－ 46/103 －
0
0
10193-049
HPFEN BIT
AIGAIN CONFIG3[0]
dEnergy
dt
ADE7880
データシート
ADE7880 は、2 ステージで有効電力信号の積分を実行します(図
74 参照)。このプロセスは、総合有効電力と基本波有効電力で同
じです。DSP では 8 kHz レートで計算されますが、最初のステ
ージでは 1.024MHz で瞬時相総合有効電力または瞬時相基本波
有効電力を積算します。スレッショールドに到達するごとにパ
ルスが発生されて、スレッショールドが内部レジスタから減算
されます。
この時点の電力量の符号は有効電力の符号と見なされます(詳細
については、有効電力量計算の符号のセクション参照)。2 番目
のステージは、最初のステージで発生されたパルスを内部 32 ビ
ット・アキュムレータ・レジスタへ積算する機能で構成されて
い ま す。 これら の 内部 レジス タ の値 は、watt-hour レジス タ
(xWATTHR と xFWATTHR)にアクセスした時に、watt-hour レジ
スタへ転送されます。
THRESHOLD
PULSES
GENERATED
AFTER FIRST
STAGE
1 PULSE = 1LSB OF WATTHR[31:0]
10193-050
FIRST STAGE OF
ACTIVE POWER
ACCUMULATION
図 75. DSP 内部での有効電力の積算
図 75 に、このプロセスを示します。 8 ビット符号なしレジスタ
WTHR と 27 個の 0 ビットを連結してスレッショールドが形成さ
れます。このスレッショールドはユーザーにより導入され、す
べての相の総合有効電力と基本波有効電力で共通です。その値
は、watt-hour レジスタの 1 LSB に対応させる電力量に依存しま
す。n を整数として Wh [10n Wh]の微分を xWATTHR レジスタの
1 LSB とする場合、WTHR は次式を使って計算されます。
WTHR 
PMAX  f S  3600  10 n
U FS  I FS  2 27
(26)
ここで、
PMAX = 27,059,678 = 0x19CE5DE、ADC 入力がフルスケールの
場合に計算された瞬時電力。
fS = 1.024 MHz、DSP により 8 kHz で計算された各瞬時電力が積
算される周波数。
UFS、IFS は、ADC 入力がフルスケールのときの相電圧と相電流
の rms 値。
WTHR レジスタは 8 ビット符号なし値で、最大値は 28 − 1 です。
デフォルト値は 0x3 です。スレッショールドは非ゼロ値である
ため 3 より小さい値、すなわち 2 または 1 の使用は回避し、0 は
使用しないでください。


Energy   p t dt  Lim   p nT   T 
T0 n 0

(27)
ここで、
n は離散時間サンプル番号。
T はサンプル周期です。
ADE7880 では、総合相有効電力は AWATTHR、BWATTHR、
CWATTHR の 32 ビット符号付きレジスタで積算され、基本波相
有効電力は AFWATTHR、BFWATTHR、CFWATTHR の 32 ビッ
ト符号付きレジスタで積算されます。有効電力量レジスタ値は、
負側フルスケール(0x80000000)へロールオーバーし、有効電力が
正のとき値を増やし続けることができます。逆に、有効電力が負
の場合、電力量レジスタは正側フルスケール(0x7FFFFFFF)にア
ンダーフローすることができるため、値の減少を続けることが
できます。
ADE7880 は、xWATTHR レジスタと xFWATTHR レジスタのい
ずれがハーフ・フルになったタイミングを通知するステータ
ス・フラグを持っています。xWATTHR レジスタ内の 1 つのレ
ジスタのビット 30 が変化しすると、STATUS0 レジスタのビッ
ト 0 (AEHF)がセットされて、これらのレジスタの 1 つがハー
フ ・フ ルである こと を通知し ます 。有効電 力が 正の場合 、
0x3FFF FFFF から 0x4000 0000 へインクリメントするとき、watthour レジスタがハーフ・フルになります。有効電力が負の場合、
0xC000 0000 から 0xBFFF FFFF へデクリメントするとき watthour レジスタがハーフ・フルになります。同様に、xFWATTHR
レジスタ内の 1 つのレジスタのビット 30 が変化したとき、
STATUS0 レジスタのビット 1 (FAEHF)がセットされて、これら
のレジスタがハーフ・フルであることを通知します。
MASK0 レ ジ ス タ の ビ ッ ト [1:0] を セ ッ ト す る と 、 そ れ ぞ れ
FAEHF 割込みと AEHF 割込みがイネーブルされます。イネーブ
ル し た 場 合 、 xWATTHR (AEHF 割 込 み ) ま た は xFWATTHR
(FAEHF 割込み)のいずれかの電力量レジスタがハーフ・フルに
なるごとに、IRQ0ピンがロー・レベルになり、ステータス・ビ
ットが 1 に設定されます。対応するビットを 1 に設定して
STATUS0 レジスタへ書込みを行うと、ステータス・ビットがク
リアされ、IRQ0ピンがハイ・レベルに戻ります。
LCYCMODE レジスタのビット 6 (RSTREAD)をセットすると、
すべての watt-hour 積算レジスタに対する read-with-reset がイネ
ーブルされます。すなわち、レジスタが読出しの後に 0 へリセ
ットされます。
定常負荷での積分時間
積 算 レ ジ ス タ の 離 散 的 時 間 サ ン プ ル 周 期 (T) は 976.5625 ns
(1.024MHz 周波数)です。アナログ入力がフルスケール正弦波信
号で、かつワット・ゲイン・レジスタが 0x00000 にセットされ
ている場合、各 LPF2 からの平均ワード値は PMAX = 27,059,678
= 0x19CE5DE になります。WTHR レジスタ・スレッショールド
= 3 (最小推奨値)の場合、最初のステージのアキュムレータは、
watt-hour レジスタに次の周期で加算されるパルスを発生します。
この離散時間での積算または加算は、式 27 の説明に従う連続時
間の積分と等価です。
3  227
PMAX  1.024  106
 14.531 sec
オーバーフローしないで watt-hour 積算レジスタに格納できる最
大値は、231 – 1 すなわち 0x7FFFFFFF です。積分時間は次のよ
うに計算されます。
時間 = 0x7FFF,FFFF × 14.531 μs = 8 hr 40 min 6 sec
Rev. A
－ 47/103 －
(28)
ADE7880
データシート
電力量積算モード
有 効 電 力 は 、 ACCMODE レ ジ ス タ の ビ ッ ト 5 と ビ ッ ト 4
(CONSEL ビット)の設定に従って、各 watt-hour 積算 32 ビット・
レジスタ(AWATTHR、BWATTHR、CWATTHR、AFWATTHR、
BFWATTHR、CFWATTHR)内で積算されます。種々の設定を表
14 に示します。
表 14.watt-hour 積算レジスタに対する入力
AWATTHR
BWATTHR
CWATTHR
00
01
VA × IA
VA × IA
VC × IC
VC × IC
10
VA × IA
11
VA × IA
VB × IB
VB × IB
VB = VA – VC1
VB × IB
VB = −VA − VC
VB × IB
VB = −VA
1
LCYCMODE レジスタのビット[5:3] (ZXSEL[x])をセットすると、
半ライン・サイクル数をカウントするとき、A 相、B 相、C 相
のゼロ交差がそれぞれ含まれます。ゼロ交差のカウントには、3
相すべてのゼロ交差の任意の組み合わせを使うことができます。
キャリブレーション時にゼロ交差カウントを含めるためには、1
回に 1 相のみ選択する必要があります。
VC × IC
VC × IC
ZXSEL[0] IN
LCYCMODE[7:0]
ZEROCROSSING
DETECTION
(PHASE A)
3 相 3 線構成(CONSEL[1:0] = 01)では、ADE7880 が A 相と C 相の間のライン
電圧の rms 値を計算し、結果を BVRMS レジスタへ格納します( 3 相 3 線 Δ
構成での電圧 RMS のセクション参照)。したがって、物理的な意味のない B
相に対応する電力を ADE7880 が計算します。B 相電力に関係する周波数出
力ピン(CF1、CF2、または CF3)に誤差が発生しないようにするため、
COMPMODE レジスタのビット TERMSEL1[1]または TERMSEL2[1]または
TERMSEL3[1]に 0 を設定して、電力量／周波数コンバータへの B 相成分をデ
ィスエーブルします(電力量／周波数変換セクション参照)。
ZXSEL[1] IN
LCYCMODE[7:0]
ZEROCROSSING
DETECTION
(PHASE B)
ANSI 電力量計方式
構成
3 線式 Δ
01
6S/14S
4 線式 Y
10
8S/15S
4 線式 Δ
11
9S/16S
4 線式 Y
00
ZEROCROSSING
DETECTION
(PHASE C)
AWGAIN
AWATTOS
AWATTHR[31:0]
OUTPUT
FROM
LPF2
CONSEL
5S/13S
CALIBRATION
CONTROL
ZXSEL[2] IN
LCYCMODE[7:0]
多相電力量計方式に応じて、有効電力量を計算するときは、適
切な式を選択する必要があります。米国の ANSI C12.10 標準で
は、様々な電力量計構成を規定しています。表 15 に、これらの
様々な構成に対して選択するモードを示します。
表 15.電力量計方式
LINECYC[15:0]
INTERNAL
ACCUMULATOR
32-BIT
REGISTER
THRESHOLD
34
27 26
WTHR
0
0
10193-051
CONSEL
LCYCMODE レジスタのビット 0 (LWATT)をセットすると、ラ
イン・サイクル電力量積算モードが開始されます。ゼロ交差が
LINECYC 数回検出された後、半ライン・サイクルの整数倍の間
に積算された電力量が watt-hour 積算レジスタに書込まれます。
ライン・サイクル積算モードを使うときは、LCYCMODE レジ
スタのビット 6 (RSTREAD)をロジック 0 に設定する必要があり
ます。これは、このモードで watt-hour レジスタに read with reset
を使用できないためです。
図 76.ライン・サイクル有効電力量積算モード
ACCMODE レジスタのビット[1:0] (WATTACC[1:0])により、watthour レジスタでの有効電力積算方法、および総合有効電力と基
本波有効電力の関数としての CF 周波数出力発生方法が指定され
ます。詳細については、電力量／周波数変換のセクション を参
照してください。
ライン・サイクル有効電力量積算モード
ライン・サイクル電力量積算モードでは、有効電力量を積算す
る時間が半ライン・サイクル数で表されるようにするため、電
力量積算は電圧チャンネルのゼロ交差に同期しています。ライ
ン・サイクルの整数倍で有効電力量を加算する利点は、有効電
力量の正弦波成分が 0 に減少することです。このため電力量計
算でリップルがなくなるので、短時間で正確に電力量を積算で
きるようになります。ライン・サイクル電力量積算モードを使
うことにより、電力量キャリブレーションは大幅に簡単化され
るため、計測器のキャリブレーションに必要な時間は大幅に短
縮されます。ライン・サイクル電力量積算モードでは、
ADE7880 は 32 ビット内部積算レジスタで積算した有効電力量を
所定ライン・サイクル数の経過後に xWATHHR レジスタまたは
xFWATTHR レジスタへ転送します( 図 76 参照)。この半ライ
ン・サイクル数は LINECYC レジスタで指定されます。
Rev. A
ゼロ交差数は 16 ビット符号なしレジスタ LINECYC により指定
されます。ADE7880 は、最大 65,535 個の合計ゼロ交差に対して
有効電力を積算することができます。内部ゼロ交差カウンタは
常に動作していることに注意してください。LCYCMODE レジ
スタのビット 0 (LWATT)を設定すると、最初の電力量積算結果
は正しくありません。LWATT ビットがセットされているとき
に LINECYC レジスタに書込みを行うと、ゼロ交差カウンタが
リセットされるため、最初の電力量積算結果が正確であること
が保証されます。
電力量キャリブレーション・サイクルの終わりで、STATUS0 レ
ジスタのビット 5 (LENERGY)がセットされます。MASK0 割込
みマスク・レジスタの対応するマスク・ビットがイネーブルさ
れている場合、IRQ0ピンもアクティブ・ローになります。対応
するビットを 1 に設定して STATUS0 レジスタへ書込みを行う
と、ステータス・ビットがクリアされ、IRQ0ピンがハイ・レベ
ルに戻ります。
このモードでは、有効電力が半ライン・サイクル数(整数)間積
分されるため、正弦波成分は 0 に減ります。これにより、電力
量計算内のすべてのリップルが解消されます。したがって、ラ
イン・サイクル積算モードを使って積算される合計電力量は次の
ようになります。
－ 48/103 －
ADE7880
データシート
e
t nT

 p t dt  nT V k I k
cos(φk – γk)
(29)
k 1
t
ライン・サイクル数(n)の間の平均総合無効電力は式 34 で表さ
れます。
Q
ここで、nT は積算時間。
ライン・サイクル有効電力量積算では、有効電力量の積算と同
じ信号パスを使うことに注意してください。これら 2 つの方法
の LSB サイズは等価です。
基本波無効電力の計算
ADE7880 は、基本波無効電力すなわち電圧と電流の基本波成分
のみで決定される電力を計算します。また ADE7880 は、高調波
無効電力すなわち電圧と電流の高調波成分で決定される無効電
力も計算します。詳細については、高調波の計算のセクション
を参照してください。リアクタンス成分 (インダクタまたはコン
デンサ)を含む負荷は、加えた AC 電圧と電流の間で位相差を発
生させます。リアクタンス成分に対応する電力は無効電力と呼
ばれ、単位として VAR が使われます。無効電力は、電圧波形ま
たは電流波形のすべての高調波成分が 90°位相シフトしている
場合の電圧波形と電流波形の積として定義されます。式 31 は、
電流チャンネルの位相が+90°シフトしているときの AC システ
ムでの瞬時無効電力信号の例です。

v(t )   V k 2 sin(kωt + φk)
(31)
k 1

π
i' (t )   I k 2 sin kωt  γ k  
2

k 1
ここで、i’(t)は、すべての高調波成分が 90°位相シフトしている
電流波形。

k 1

Vk I m × 2sin(kωt + φk) × sin(mωt + γm +
k ,m 1
k m

k 1

Vk I k
π
)
2
k
k

V k I m {cos[(k – m)ωt + φk − γk −
k ,m 1
k m
[
cos (k + m)ωt + φk + γk +
Rev. A
π
2
]}
sin(φk – γk)
k 1
この式で表される関係は、各相の総合無効電力を計算する際に
使います。瞬時無効電力信号 q(t)は、電圧信号の各高調波と各
相電流の 90°位相シフトした対応する高調波との積として得ら
れます。
基本波無効電力の式は、k = 1 として式 33 から次のように得ら
れます。
FQ = V1I1 sin(φ1 – γ1)
ADE7880 は当社独自のアルゴリズムを使って基本波無効電力を
計算します。このアルゴリズムでは回路周波数の初期化機能と
電圧チャンネルで測定した公称電圧が必要です。これらの初期
化については有効電力量の計算のセクションで説明してあり、
基本波有効電力および基本波無効電力に共通です。
ADE7880 は 、 瞬 時 基 本 波 相 無 効 電 力 を AFVAR 、 BFVAR 、
CFVAR の各レジスタへ格納します。これらの式は、
U1
I
1
 1  sin(φ1 – γ1) × PMAX × 4
2
U FS I FS
(35)
ここで、
UFS、IFS は ADC 入力がフルスケールのときの相電圧と相電流の
rms 値。
PMAX = 27,059,678、ADC 入力がフルスケールでかつ同相のとき
計算された瞬時電力。
π
)+
2
xFVAR 波形レジスタはレジスタ・スペース内のアドレスに割り
当てられていないため、波形サンプリング・モードで HSDC ポ
ートからのみアクセスできます (詳細については、波形サンプリ
ング・モードのセクション参照)。また、基本波無効電力情報は
ADE7880 の高調波計算機能を介して取得することができます(詳
細については、高調波の計算のセクション参照)。
{cos(φ − γ − π2 ) − cos(2 kωt + φ + γ + π2 )} +
k
(34)
総合無効電力は、式 32 の瞬時無効電力信号 q(t)の DC 成分に等
しくなることに注意してください。すなわち、
xFVAR 
q(t)は次のように書くことができることに注意してください。
q(t )   V k I k
k 1
ここで、
T はライン・サイクル周期。
Q は総合無効電力と呼ばれます。
(32)
q(t )   V k I k  2 sin(kωt + φk) × sin(kωt + γk +
0
π
)
2
k 1
次に、瞬時無効電力 q(t)は、次のように表すことができます。
q(t) = v(t) × iʹ(t)

 qt dt  Vk I k cos(φk – γk −

(30)

nT
Q   V k I k sin(φk – γk)
k 1
i(t )   I k 2 sinkωt  γ k 
1
nT
k
π
]−
2
(33)
－ 49/103 －
ADE7880
データシート
表 16 に、基本波無効電力測定のセトリング・タイム、すなわち
ADE7880 入力での値が電力に反映されるまでに要する時間を示
します。
基本波無効電力オフセットのキャリブレーション
ADE7880 は各相の基本波無効電力オフセット・レジスタを内蔵
しています。AFVAROS、BFVAROS、CFVAROS の各レジスタは、
基本波無効電力量計算でのオフセットを補償します。これらは
符号付き 2 の補数 24 ビット・レジスタであり、基本波無効電力
量計算でオフセットを除去する際に使います。電力量計算には、
PCB 上のチャンネル間のクロストークまたはチップ自体の内部
のクロストークに起因するオフセットが存在します。このレジ
スタの分解能は有効電力オフセット・レジスタと同じです(有効
電力オフセット・キャリブレーションのセクション参照)。
表 16.基本波無効電力測定のセトリング・タイム
Input Signals
63% PMAX
100% PMAX
375 ms
875 ms
基本波無効電力ゲインのキャリブレーション
各相の VAR ゲイン 24 ビット・レジスタ(APGAIN、BPGAIN、ま
たは CPGAIN)の 1 つへ書込みを行うと、その相の LPF 出力の平
均基本波無効電力を±100%スケールすることができます。これら
のレジスタは、ADE7880 が計算するその他の電力を補償する際
に使う同じゲイン・レジスタであることに注意してください。
これらのレジスタの詳細については、有効電力ゲイン・キャリ
ブレーションのセクションを参照してください。
DIGITAL
INTEGRATOR
IA
APGAIN
HPF
APHCAL
AVGAIN
HPFEN BIT
CONFIG3[0]
AFVAROS
REVFRPA BIT IN
STATUS0[31:0]
FUNDAMENTAL
REACTIVE
POWER
ALGORITHM
AFVARHR[31:0]
INTERNAL
ACCUMULATOR
:
VA
32-BIT REGISTER
AFVAR
HPF
THRESHOLD
DIGITAL SIGNAL PROCESSOR
24
34
27 26
VARTHR
図 77.基本波無効電力量の積算
Rev. A
－ 50/103 －
0
0
10193-052
HPFEN BIT
AIGAIN CONFIG3[0]
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは、32 ビット、16 ビット、また
は 8 ビットのワードで動作し、DSP は 28 ビットで動作します。
図 43 に示すレジスタと同じように、24 ビット符号付きレジス
タ AFVAROS、BFVAROS、CFVAROS は、上位 4 ビットに 0 を
詰めて、28 ビットまで符号拡張した 32 ビット・レジスタとし
てアクセスされます。
ADE7880
データシート
基本波無効電力量計算の符号
有効電力と同様に、ADE7880 は 2 ステージで無効電力信号の積
分を実行します(図 77 参照)。
基本波無効電力は符号付き計算であることに注意してください。
表 17 に、電圧と電流の間の位相の関係および無効電力量計算結
果の符号についてまとめます。

ADE7880 は、基本波無効電力をモニタできる無効電力量計算用
符号検出回路を内蔵しています。基本波無効電力量の計算のセ
クションで説明したように、無効電力量積算は 2 ステージで実
行されます。最初のステージの終わりの電力量積算で符号変化
が検出される毎に、内部アキュムレータに積算された電力量が
VARTHR レジスタ・スレッショールドに到達した後に、専用割
込みが発生します。各相無効電力の符号は、PHSIGN レジスタで
読出すことができます。

基本波無効電力で符号変化が発生すると、STATUS0 レジスタの
ビット[12:10] (それぞれ REVFRPC、REVFRPB、REVFRPA)がセ
ットされます。
PHSIGN レ ジ ス タ の ビ ッ ト [6:4] ( そ れ ぞ れ CFVARSIGN 、
BFVARSIGN 、 AFVARSIGN) が REVFRPC 、 REVFRPB 、
REVFRPA の各ビットと同時に設定されます。これらのビットは、
基本波無効電力の符号を表します。これらが 0 のとき、無効電
力は正です。これらが 1 のとき、無効電力は負です。
図 77 に、このプロセスを示します。8 ビット符号なしレジスタ
VARTHR と 27 個の 0 ビットを連結してスレッショールドが形
成されます。このスレッショールドはユーザーにより導入され
ます。その値は、var-hour の 1 LSB に対応させる電力量に依存し
ます。n を整数としてボルト・アンペア無効時間(varh) [10n varh]
の微分を VARHR レジスタの 1 LSB とする場合、VARTHR レジ
スタは次式を使って計算されます。
STATUS0 レジスタのビット REVFRPx と PHSIGN レジスタのビ
ット xFVARSIGN は相 x の無効電力を表します。
MASK0 レ ジスタのビット [12:10]をセットすると、それぞれ
REVFRPC、REVFRPB、REVFRPA 割込みがイネーブルされます。
イネーブルした場合、符号変化が発生すると、 IRQ0 ピンがロ
ー・レベルになり、ステータス・ビットが 1 に設定されます。
割込みを発生した相を知るためには、STATUS0 レジスタを読出
した直後に PHSIGN レジスタを読出します。次に、対応するビ
ットを 1 に設定して STATUS0 レジスタへ書込みを行うと、ス
テータス・ビットがクリアされ、IRQ0ピンがハイ・レベルに戻
ります。
表 17.無効電力量計算の符号
Φ1
Sign of Reactive Power
Between 0 to +180
Between −180 to 0
Positive
Negative
1
Φ は、電圧信号から電流信号を減算したときの位相角度として定義されま
す。すなわち、負荷が誘導性の場合 Φ は正で、負荷が容量性の場合 Φ は負。
VARTHR 
無効電力量 = ∫q(t)dt
(36)
(37)
VARTHR レジスタは 8 ビット符号なし値で、最大値は 28 − 1 で
す。デフォルト値は 0x3 です。スレッショールドは非ゼロ値で
あるため 3 より小さい値、すなわち 2 または 1 の使用は回避し、
0 は使用しないでください。
この離散時間での積算または加算は、式 38 の説明に従う連続時
間の積分と等価です。


ReactiveEnergy   q t dt  Lim   q nT   T 
T0 n 0

ここで、
n は離散時間サンプル番号。
T はサンプル周期です。
基本波無効電力量積算は常に符号付き計算です。負電力量は、
無効電力量値から減算されます。
Rev. A
PMAX  f s  3600  10 n
U FS  I FS  2 27
ここで、
PMAX = 27,059,678 = 0x19CE5DE、ADC 入力がフルスケールの
場合に計算された瞬時電力。
fS = 1.024 MHz、DSP により 8 kHz で計算された各瞬時電力が積
算される周波数。
UFS、IFS は、ADC 入力がフルスケールのときの相電圧と相電流
の rms 値。
基本波無効電力量の計算
基本波無効電力量は、基本波無効電力の積分として定義されま
す。
DSP では 8 kHz レートで計算されますが、最初のステージ
では 1.024 MHz で瞬時相基本波無効電力を積算します。ス
レッショールドに到達するごとにパルスが発生されて、ス
レッショールドが内部レジスタから減算されます。この時
点の電力量の符号は無効電力の符号と見なされます(詳細に
ついては、基本波無効電力量計算の符号のセクション参照)。
2 番目のステージは、最初のステージで発生されたパルス
を内部 32 ビット・アキュムレータ・レジスタへ積算する機
能で構成されています。これらの内部レジスタの値は、
var-hour レジスタ(xFVARHR)にアクセスしたときに、varhour レジスタへ転送されます。AFWATTHR、BFWATTHR、
CFWATTHR は相基本波無効電力量を表します。
－ 51/103 －
(38)
ADE7880
データシート
ADE7880 で、基本波相無効電力は 32 ビット符号付きレジスタ
AFVARHR、BFVARHR、CFVARHR に積算されます。無効電力
量レジスタ値は、負側フルスケール(0x80000000)へロールオー
バーし、無効電力が正のとき値を増やし続けることができます。
逆に、無効電力が負の場合、電力量レジスタは正側フルスケー
ル(0x7FFFFFFF)にアンダーフローすることができるため、値の
減少を続けることができます。
ADE7880 は、xFVARHR レジスタのいずれかがハーフ・フルに
なったタイミングを通知するステータス・フラグを持っていま
す。 xFVARHR レジスタ内の 1 つのレジスタのビット 30 が変化
すると、STATUS0 レジスタのビット 3 (FREHF)がセットされて、
これらのレジスタの 1 つがハーフ・フルであることを通知しま
す。無効電力が正の場合、0x3FFF FFFF から 0x4000 0000 へイン
クリメントするとき、var-hour レジスタがハーフ・フルになりま
す。無効電力が負の場合、0xC000 0000 から 0xBFFF FFFF へデ
クリメントするとき var-hour レジスタがハーフ・フルになりま
す。
MASK0 レジスタのビット 3 をセットすると、FREHF 割込みがイ
ネーブルされます。イ ネ ー ブ ル し た 場 合 、 電 力 量 レ ジ ス タ
xFVARHR の 1 つがハーフ・フルになると、IRQ0ピンがロー・
レベルになり、ステータス・ビットが 1 に設定されます。対応
するビットを 1 に設定して STATUS0 レジスタへ書込みを行う
と、ステータス・ビットがクリアされ、IRQ0ピンがハイ・レベ
ルになります。
LCYCMODE レジスタのビット 6 (RSTREAD)をセットすると、
すべての var-hour 積算レジスタに対する read-with-reset がイネー
ブルされます。すなわち、レジスタが読出しの後に 0 へリセッ
トされます。
定常負荷での積分時間
積算レジスタの離散的時間サンプル周期(T)は 976.5625 ns (1.024
MHz 周波数)です。アナログ入力がフルスケール正弦波信号で、
電圧信号と電流信号との間の位相差が 90°(可能な最大無効電力)
の場合、無効電力を表す平均ワード値は PMAX = 27,059,678 =
0x19CE5DE になります。VARTHR スレッショールド = 3 (最小
推奨値)の場合、最初のステージのアキュムレータは、var-hour レ
ジスタに
3 2
27
PMAX  1.024  106
 14.531 sec の周期で加算され
るパルスを発生します。
オーバーフローしないで var-hour 積算レジスタに格納できる最
大値は、231 – 1 すなわち 0x7FFFFFFF です。積分時間は次のよ
うに計算されます。
時間 = 0x7FFF,FFFF × 14.531 μs = 8 hr 40 min 6 sec
表 18.Var-Hour 積算レジスタに対する入力
CONSEL[1:0]
AFVARHR
BFVARHR
CFVARHR
00
01
VA × IA’
VA × IA’
VC × IC’
VC × IC’
10
VA × IA’
11
VA × IA’
VB × IB’
VB × IB’
VB = VA − VC1
VB × IB’
VB = −VA − VC
VB × IB’
VB = −VA
1
VC × IC’
3 相 3 線構成(CONSEL[1:0] = 01)では、ADE7880 が A 相と C 相の間のライン
電圧の rms 値を計算し、結果を BVRMS レジスタへ格納します( 3 相 3 線 Δ
構成での電圧 RMS のセクション参照)。したがって、物理的な意味のない B
相に対応する電力を ADE7880 が計算します。B 相電力に関係する周波数出
力ピン(CF1、CF2、または CF3)に誤差が発生しないようにするため、
COMPMODE レジスタのビット TERMSEL1[1]または TERMSEL2[1]または
TERMSEL3[1]に 0 を設定して、電力量／周波数コンバータへの B 相成分をデ
ィスエーブルします(電力量／周波数変換セクション参照)。
ACCMODE レジスタのビット[3:2] (VARACC[1:0])により、varhour レジスタでの無効電力積算方法、および総合および基本波
の有効電力および無効電力の関数としての CF 周波数出力発生方
法が指定されます。詳細については、電力量／周波数変換のセ
クションを参照してください。
ライン・サイクル無効電力量積算モード
ライン・サイクル有効電力量積算モードのセクションで説明し
たように、ライン・サイクル電力量積算モードでは、無効電力
量を積算する時間が半ライン・サイクル数で表されるようにす
るため、電力量積算は電圧チャンネルのゼロ交差に同期してい
ます。
このモードは、ADE7880 は所定ライン・サイクル数の経過後に
32 ビ ッ ト 内 部 積 算 レ ジ ス タ で 積 算 さ れ た 無 効 電 力 量 を
xFVARHR レジスタへ転送します(図 78)。この半ライン・サイ
クル数は LINECYC レジスタで指定されます。
LCYCMODE レジスタのビット 1(LVAR)をセットすると、ライ
ン・サイクル無効電力量積算モードが開始されます。LINECYC
レジスタで指定されたゼロ交差回数が検出されると、半ライ
ン・サイクルまたはゼロ交差の整数倍の時間で積算された基本
波無効電力量が var-hour 積算レジスタに格納されます。ライン・
サイクル積算モードを使うときは、LCYCMODE レジスタのビ
ット 6 (RSTREAD)をロジック 0 に設定する必要があります。こ
れは、このモードで var-hour レジスタに read with reset を使用で
きないためです。
(39)
電力量積算モード
watt-hour レジスタとの関係で ACCMODE レジスタのビット[5:4]
(CONSEL[1:0])の設定に応じて、基本波無効電力は各 var-hour 積
算 32 ビット・レジスタ(AFVARHR、BFVARHR、CFVARHR)で
積算されます。種々の設定を表 18 に示します。IA’/IB’/IC’は位
相がシフトした電流波形であることに注意してください。
Rev. A
VC x IC’
－ 52/103 －
ADE7880
データシート
ZXSEL[0] IN
LCYCMODE[7:0]
皮相電力量計算
皮相電力は、負荷へ供給できる最大有効電力として定義されま
す。皮相電力を求める 1 つの方法は、電圧 rms 値に電流 rms 値
を乗算することです(算術皮相電力とも呼ばれます)。
ZEROCROSSING
DETECTION
(PHASE A)
ZXSEL[1] IN
LCYCMODE[7:0]
LINECYC[15:0]
ZEROCROSSING
DETECTION
(PHASE B)
S = V rms × I rms
ここで、
S は皮相電力。
V rms と I rms はそれぞれ rms 電圧と rms 電流。
ADE7880 は 各相 の 算 術 皮 相電 力 を 計 算 しま す 。 図 79 に 、
ADE7880 内で各相の皮相電力を計算する信号処理機能を示しま
す。V rms と I rms はすべての高調波情報を含むため、ADE7880
が計算する皮相電力は総合皮相電力になります。ADE7880 は、
基本波皮相電力と高調波皮相電力を計算します。これらの電力は、
電圧と電流の基本波と高調波成分によって決定されます。詳細
については、高調波の計算のセクションを参照してください。
CALIBRATION
CONTROL
ZXSEL[2] IN
LCYCMODE[7:0]
ZEROCROSSING
DETECTION
(PHASE C)
APGAIN
AFVAROS
AFVARHR[31:0]
INTERNAL
ACCUMULATOR
OUTPUT FROM
FUNDAMENTAL REACTIVE
POWER ALGORITHM
27 26
VARTHR
0
xVA 
10193-053
34
ADE7880 は、瞬時相皮相電力を AVA、BVA、CVA の各レジス
タへ格納します。これらの式は、
32-BIT
REGISTER
THRESHOLD
0
(40)
U
I
1

 PMAX  4
U FS I FS
2
(41)
ここで、
U、I は相電圧と相電流の rms 値。
UFS、IFS は ADC 入力がフルスケールのときの相電圧と相電流の
rms 値。
PMAX = 27,059,678、ADC 入力がフルスケールでかつ同相のとき
計算された瞬時電力。
図 78.ライン・サイクル基本波無効電力量積算モード
LCYCMODE レジスタのビット[5:3] (ZXSEL[x])をセットすると、
半ライン・サイクル数をカウントするとき、A 相、B 相、C 相
のゼロ交差がそれぞれ含まれます。ゼロ交差のカウントには、3
相すべてのゼロ交差の任意の組み合わせを使うことができます。
キャリブレーション時にゼロ交差カウントを含めるためには、1
回に 1 相のみ選択する必要があります。
xVA[23:0]波形レジスタは種々のシリアル・ポートを使ってアク
セスすることができます。詳細については、波形サンプリン
グ・モードのセクションを参照してください。
LINECYC レジスタの設定とライン・サイクル積算モードに対応
する MASK0 割込みマスク・レジスタのビット 5 (LENERGY)の
詳細については、ライン・サイクル有効電力量積算モードのセ
クションを参照してください。
ADE7880 は、rms 相電流に外部から与えた rms 相電圧を乗算す
る別の方法で皮相電力を計算することもできます。詳細について
は、VNOM を使用する皮相電力量計算のセクションを参照して
ください。
APGAIN
AIRMS
AVAHR[31:0]
INTERNAL
ACCUMULATOR
DIGITAL SIGNAL
PROCESSOR
:
32-BIT REGISTER
AVA
THRESHOLD
24
34
27 26
VATHR
0
0
図 79.皮相電力データ・フローと皮相電力量の積算
Rev. A
－ 53/103 －
10193-054
AVRMS
ADE7880
データシート
皮相電力ゲイン・キャリブレーション
PGAIN 24 ビット・レジスタ(APGAIN、BPGAIN、CPGAIN)の 1
つに書込みを行なって、その相の平均皮相電力結果を±100%ス
ケールすることができます。これらのレジスタは、ADE7880 が
計算するその他の電力を補償する際に使う同じゲイン・レジス
タであることに注意してください。これらのレジスタの詳細に
ついては、有効電力ゲイン・キャリブレーションのセクション
を参照してください。
図 79 にこのプロセスを示します。8 ビット符号なしレジスタ
VATHR と 27 個の 0 ビットを連結してスレッショールドが形成
されます。このスレッショールドはユーザーにより導入され、
すべての相の総合有効電力と総合基本波電力で共通です。その
値は、var-hour の 1 LSB に対応させる電力量に依存します。n を
整数として皮相電力量(VAh) [10n VAh]の微分を xVAHR レジス
タの 1 LSB とする場合、xVATHR レジスタは次式を使って計算
されます。
皮相電力オフセット・キャリブレーション
VATHR 
各 rms 測定には、rms 値内の DC 成分をキャリブレーションして
除去するオフセット補償レジスタが含まれています(2 乗平均の
測定参照)。電圧 rms 値と電流 rms 値は皮相電力信号処理内で乗
算されます。各 rms 値の乗算でオフセットが発生しないため、
皮相電力信号処理内には特別なオフセット補償はありません。
各相の皮相電力測定のオフセット補償は、個々の rms 測定での
キャリブレーションにより行われます。
VNOM を使用する皮相電力量計算
ADE7880 は、rms 相電流に VNOM 24 ビット符号付きレジスタで
外部から与えた rms 電圧を乗算して、皮相電力を計算すること
ができます。
COMPMODE レ ジ ス タ の ビ ッ ト [13:11] (VNOMCEN 、
VNOMBEN、VNOMAEN)の 1 つが 1 に設定されると、対応する
相(VNOMxEN の相 x)の皮相電力がこの方法で計算されます。
VNOMxEN ビットが 0 (デフォルト値)にクリアされると、算術
皮相電力が計算されます。
VNOM レジスタは、U (所望の rms 電圧)と UFS (ADC 入力がフル
スケールのときの相電圧の rms 値)で決定される次の値を格納し
ます。
VNOM 
U
 3,766,572
U FS
(42)
ここで、U は公称 rms 相電圧。
電流波形ゲイン・レジスタで説明したように、ADE7880 のシリ
アル・ポートは 32 ビット、16 ビット、または 8 ビットのワー
ドで動作します。図 57 で説明したレジスタと同様に、VNOM
の 24 ビット符号付きレジスタは、32 ビット・レジスタとして
アクセスされ、上位 8 ビットには 0 が詰まっています。
皮相電力量計算
皮相電力量は、皮相電力の積分として定義されます。
皮相電力量 = ∫s(t)dt
(43)
有効電力および無効電力と同様に、ADE7880 は皮相電力信号の
積分を 2 ステージで実行します(図 79 参照)。DSP では 8 kHz レ
ートで計算されますが、最初のステージでは 1.024 MHz で瞬時
皮相電力を積算します。スレッショールドに到達するごとにパ
ルスが発生されて、スレッショールドが内部レジスタから減算
されます。2 番目のステージは、最初のステージで発生された
パルスを内部 32 ビット・アキュムレータ・レジスタへ積算する
機能で構成されています。これらのレジスタの値は、var_hour
レジスタにアクセスしたときに、var-hour レジスタ(xVAHR)へ転
送されます。
Rev. A
PMAX  f s  3600  10 n
U FS  I FS  2 27
(44)
ここで、
PMAX = 27,059,678 = 0x19CE5DE、ADC 入力がフルスケールの
場合に計算された瞬時電力。
fS = 1.024 MHz、DSP により 8 kHz で計算された各瞬時電力が積
算される周波数。
UFS、IFS は、ADC 入力がフルスケールのときの相電圧と相電流
の rms 値。
VATHR レジスタは 8 ビット符号なし値で、最大値は 28 − 1 です。
デフォルト値は 0x3 です。スレッショールドは非ゼロ値である
ため 3 より小さい値、すなわち 2 または 1 の使用は回避し、0 は
使用しないでください。
この離散時間での積算または加算は、式 45 の説明に従う連続時
間の積分と等価です。


ApparentEnergy   s t dt  Lim   s nT   T 
T0 n 0

(45)
ここで、
n は離散時間サンプル番号。
T はサンプル周期です。
ADE7880 で、相皮相電力は AVAHR、BVAHR、CVAHR の 32
ビット符号付きレジスタに積算されます。皮相電力量レジスタ
値は、負側フルスケール(0x80000000)へロールオーバーし、皮
相電力が正のとき値を増やし続けることができます。逆に、rms
データ・パスにオフセット補償があるため、皮相電力が負の場合、
電力量レジスタは正側フルスケール(0x7FFFFFFF)にアンダーフ
ローすることができるので、値の減少を続けることができます。
ADE7880 は、xVAHR レジスタのいずれかがハーフ・フルにな
ったタイミングを通知するステータス・フラグを持っています。
xVAHR レジスタ内の 1 つのレジスタのビット 30 が変化すると、
STATUS0 レジスタのビット 4 (VAEHF)がセットされて、これら
のレジスタの 1 つがハーフ・フルであることを通知します。皮
相電力は常に正で、かつ xVAHR レジスタは符号付きであるため、
VA-hour レジスタは 0x3FFFFFFF から 0x40000000 へインクリメ
ントするときハーフ・フルになります。MASK0 レジスタのビッ
ト 4 をセットすると、STATUS0 レジスタのビット VAEHF に対応
する割込みをイネーブルすることができます。イネーブルした場
合、電力量レジスタ xVAHR の 1 つがハーフ・フルになると、
IRQ0ピンがロー・レベルになり、ステータス・ビットが 1 に設
定されます。対応するビットを 1 に設定して STATUS0 レジス
タへ書込みを行うと、ステータス・ビットがクリアされ、IRQ0
ピンがハイ・レベルになります。
－ 54/103 －
ADE7880
データシート
ZXSEL[0] IN
LCYCMODE[7:0]
LCYCMODE レジスタのビット 6 (RSTREAD)をセットすると、
すべての xVAHR 積算レジスタに対する read-with-reset がイネー
ブルされます。すなわち、レジスタが読出しの後に 0 へリセッ
トされます。
ZEROCROSSING
DETECTION
(PHASE A)
ZEROCROSSING
DETECTION
(PHASE B)
積算レジスタの離散的時間サンプル周期は 976.5625 ns (1.024
MHz 周波数)です。アナログ入力がフルスケールの純正弦波信号
の場合、皮相電力を表す平均ワード値は PMAX になります。
VATHR レジスタ・スレッショールド = 3 (最小推奨値)の場合、
最 初 の ス テ ー ジ の ア キ ュ ム レ ー タ は 、 VATHR レ ジ ス タ に
PMAX  1.024  106
CALIBRATION
CONTROL
ZXSEL[2] IN
LCYCMODE[7:0]
ZEROCROSSING
DETECTION
(PHASE C)
 14.531 sec の周期で加算されるパルス
AIRMS
APGAIN
を発生します。
AVAHR[31:0]
INTERNAL
ACCUMULATOR
オーバーフローしないで xVAHR 積算レジスタに格納できる最
大値は、231 – 1 すなわち 0x7FFFFFFF です。積分時間は次のよ
うに計算されます。
時間 = 0x7FFFFFFF × 14.531 μs = 8 hr 40 min 6 sec
32-BIT REGISTER
AVRMS
34
電力量積算モード
表 19.VA-Hour 積算レジスタに対する入力
00
01
AVAHR
BVAHR
CVAHR
AVRMS × AIR
MS
AVRMS ×
AIRMS
BVRMS × BIR
MS
BVRMS ×
BIRMS VB =
VA – VC1
BVRMS ×
BIRMS
VB = −VA −
VC
BVRMS ×
BIRMS
VB = −VA
CVRMS × CIR
MS
CVRMS ×
CIRMS
10
AVRMS ×
AIRMS
11
AVRMS ×
AIRMS
0
0
図 80.ライン・サイクル皮相電力量積算モード
LCYCMODE レジスタのビット 2 (LVA)をセットすると、ライ
ン・サイクル皮相電力量積算モードが開始されます。LINECYC
レジスタで指定されたゼロ交差数が検出された後、整数回のゼ
ロ交差間に積算された皮相電力量が xVAHR 積算レジスタに書
込 まれ ます。ラ イン ・サイク ル積 算モード を使 うときは 、
LCYCMODE レジスタのビット 6 (RSTREAD)をロジック 0 に設
定する必要があります。これは、このモードで xVAHR レジス
タに read with reset を使用できないためです。
LCYCMODE レジスタのビット[5:3] (ZXSEL[x])をセットすると、
半ライン・サイクル数をカウントするとき、A 相、B 相、C 相
のゼロ交差がそれぞれ含まれます。ゼロ交差のカウントには、3
相すべてのゼロ交差の任意の組み合わせを使うことができます。
キャリブレーション時にゼロ交差カウントを含めるためには、1
回に 1 相のみ選択する必要があります。
CVRMS ×
CIRMS
CVRMS ×
CIRMS
1
3 相 3 線構成(CONSEL[1:0] = 01)では、ADE7880 が A 相と C 相の間のライン
電圧の rms 値を計算し、結果を BVRMS レジスタへ格納します( 3 相 3 線 Δ 構
成での電圧 RMS のセクション参照)。したがって、物理的な意味のない B 相
に対応する電力を ADE7880 が計算します。B 相電力に関係する周波数出力ピ
ン (CF1 、 CF2 、 ま た は CF3) に 誤 差 が 発 生 し な い よ う に す る た め 、
COMPMODE レジスタのビット TERMSEL1[1] または TERMSEL2[1] または
TERMSEL3[1]に 0 を設定して、電力量／周波数コンバータへの B 相成分をデ
ィスエーブルします(電力量／周波数変換セクション参照)。
ライン・サイクル皮相電力量積算モード
ライン・サイクル有効電力量積算モードのセクションで説明し
たように、ライン・サイクル電力量積算モードでは、皮相電力
量を積算する時間が半ライン・サイクル数で表されるようにす
るため、電力量積算は電圧チャンネルのゼロ交差に同期してい
ます。このモードでは、ADE7880 は所定ライン・サイクル数の
経過後に 32 ビット内部積算レジスタで積算された皮相電力量を
xVAHR レジスタへ転送します(図 80)。この半ライン・サイクル
数は LINECYC レジスタで指定されます。
Rev. A
27 26
VATHR
ACCMODE レジスタのビット[5:4] (CONSEL[1:0])の設定に応じ
て、皮相電力は各積算レジスタ内で積算されます。種々の設定
を表 19 に示します。
CONSEL[1:
0]
THRESHOLD
(46)
10193-055
3 2
27
LINECYC[15:0]
ZXSEL[1] IN
LCYCMODE[7:0]
定常負荷での積分時間
LINECYC レジスタの設定とライン・サイクル積算モードに対応
する MASK0 割込みマスク・レジスタのビット 5 (LENERGY)の
詳細については、ライン・サイクル有効電力量積算モードのセ
クションを参照してください。
力率の計算
ADE7880 では、すべての相で同時に力率を直接測定することが
できます。AC 回路での力率は、負荷に流れる総合有効電力の皮
相電力に対する比として定義されます。絶対力率測定は、電流
が電圧波形に対して進みか遅れを表す、進みまたは遅れの用語
で定義されます。電流が電圧より進みのとき、負荷は容量性で
あり、負力率として定義されます。電流が電圧より遅れのとき、
負荷は誘導性であり、正力率として定義されます。電流の電圧
波形に対する関係を図 81 に示します。
－ 55/103 －
ADE7880
データシート
ACTIVE (–)
REACTIVE (–)
PF (+)
このモードをイネーブルするときは、LCYCMODE レジスタ (ア
ドレス 0xE702)の xLWATT ビットと xLVA ビットをセットしま
す。力率測定の更新レートは、半ライン・サイクルの整数倍に
なり、LINECYC レジスタ (アドレス 0xE60C)に設定することがで
きます。ライン・サイクル積算モードの設定の詳細については、
ライン・サイクル有効電力量積算モードとライン・サイクル皮
相電力量積算モードのセクションを参照してください。
ACTIVE (+)
REACTIVE (–)
PF (–)
CAPACITIVE:
CURRENT LEADS
VOLTAGE
θ = +60°
PF = –0.5
θ = –60°
PF = +0.5
V
ACTIVE (–)
REACTIVE (+)
PF (–)
ACTIVE (+)
REACTIVE (+)
PF (+)
INDUCTIVE:
CURRENT LAGS
VOLTAGE
また ADE7880 は基本波／高調波の有効／無効／皮相電力に基づ
く基本波と高調波成分の力率も計算します。詳細については、
高調波の計算のセクションを参照してください。
10193-056
I
力率測定をイネーブルした場合、力率測定は無負荷状態から影
響を受けることに注意してください (無負荷状態のセクション参
照)。皮相電力量が無負荷の場合、力率測定値 = 1 に設定されま
す。総合有効電力量と総合皮相電力量に基づく無負荷状態の場
合、力率測定 = 0 になります。
図 81.容量性負荷と誘導性負荷
高調波の計算
図 81 に示すように、負荷が容量性のとき無効電力測定値は負に
なり、負荷が誘導性のとき正になります。したがって、無効電
力の符号を使って力率の符号を表すことができます。ADE7880
は基本波無効電力を計算します。したがって、その符号を絶対
力率の符号として使えることに注意してください。基本波無効
電力が無負荷状態の場合、力率の符号は総合有効電力の符号に
なります。
ADE7880 は、1 相ずつ解析する高調波エンジンを内蔵していま
す。高調波情報は、減衰なしの 2.8 kHz 通過帯域 (−3 dB 帯域幅
= 3.3 kHz に対応)で計算され、45 Hz～66 Hz のライン周波数に対
して規定します。中性電流も相電流の和と同時に解析されます。
図 82 に、高調波エンジンのシンセサイズ図、設定値、出力レジ
スタを示します。
力率の数学的定義を式 47 に示します。
動作原理
力率 = (符号基本波無効電力) ×
Total Active Power
Apparent Power
(47)
電圧 v(t)が供給される非正弦波 AC システムについて考えます。
このシステムの消費電流は i(t)です。次式で表されます。

前述のように、ADE7880 はすべての相の同時力率測定値を提供
します。これらの測定値は 3 個の 16 ビット符号付きレジスタ、
A 相は APF (アドレス 0xE609 )、B 相は BPF (アドレス 0xE60A)、
C 相は CPF (アドレス 0xE60B)から得られます。これらのレジス
タは符号付き 2 の補数レジスタで、MSB が力率の極性を表しま
す。APF、BPF、CPF の各レジスタの各 LSB は 2−15 の重みを持
ちます。したがって、最大レジスタ値 0x7FFF は力率 = 1 に対応
します。最小レジスタ値 0x8000 は力率 = −1 に対応します。オ
フセットとゲインのキャリブレーションのため、力率が−1～+1
の範囲の外側になると、結果は基本波無効電力の符号に応じて
−1 または+1 に設定されます。
デフォルトでは、相の瞬時総合有効／皮相電力を使って力率を
計算し、レジスタは 8 kHz のレートで更新されます。符号ビッ
トは、各相の瞬時基本波相無効電力量測定から取得されます。
平均数を増やした測定が必要な場合には、ADE7880 は有効電力
量と皮相電力量のライン・サイクル積算測定値を使って力率を
求めるオプションを提供します。このオプションは、より安定
な力率測定値を提供します。LCYCMODE レジスタ(アドレス
0xE702)の PFMODE ビット(ビット 7)をセットすると、このモー
ドがイネーブルされます。このモードをイネーブルする場合、
有効電力量と皮相電力量に対するライン・サイクル積算モード
をイネーブルする必要があります。
Rev. A
v(t )  V k 2 sin (kωt + φk)
(48)
k 1

i (t )   I k 2 sinkt   k 
k 1
ここで、
Vk、Ik は、各高調波のそれぞれ rms 電圧と rms 電流。
Φk、γk は各高調波の位相遅延。
ω は基本波(ライン)周波数 f での角速度。
ADE7880 高調波計算は 45 Hz～66 Hz のライン周波数に対して規
定されています。基準時間として使用する公称相電圧の振幅は、
フルスケールの 20%より大きい必要があります。
2.8 kHz の通過帯域内で解析できる高調波数 N は、2800/f の整数
値です。ADE7880 で入力できる高調波の絶対最大値は 63 です。
 2800 
N 
 、N≤63
 f 
－ 56/103 －
ADE7880
データシート
ADE7880 が 1 つの相を解析する場合、次の数値を計算します。








基本波相電流 rms: I1
基本波相電圧 rms: V1
相電流の最大 3 高調波までの RMS:
Ix, Iy, Iz, x,y,z = 2, 3,…, N
相電圧の最大 3 高調波までの RMS:
Vx, Vy, Vz, x,y,z = 2, 3,…, N
基本波相有効電力
P1 = V1I1cos(φ1 − γ1)
基本波相無効電力
Q1 = V1I1sin(φ1 − γ1)

THDI


P1
S1



最大 3 高調波までの無効電力:
Qx = VxIxsin(φx – γx), x = 2, 3,…, N
Qy = VyIysin(φy – γy), y = 2, 3,…, N
Qz = VzIzsin(φz – γz), z = 2, 3,…, N
最大 3 高調波までの皮相電力:
Sx = VxIx, x = 2, 3, …, N
Sy = VyIy, y = 2, 3, …, N
Sz = VzIz, z = 2, 3, …, N
最大 3 高調波までの力率:
pf x  sgnQx  
 
pf y  sgn Q y 
Rev. A
HDI z 
HDVy 
HDVz 
Py
Sy
, y = 2, 3,…, N
－ 57/103 －
I1

V 2  V12
V1
Ix
I1 , x = 2, 3,…, N
Iy
I1 , y = 2, 3,…, N
Iz
I1 , z = 2, 3,…, N
相電圧の最大 3 高調波までの高調波歪み
HDVx 
Px
S x , x = 2, 3,…, N
I 2  I12
相電流の最大 3 高調波までの高調波歪み
HD I y 


相電圧の全高調波歪み
HDI x 
最大 3 高調波までの有効電力:
Px = VxIxcos(φx – γx), x = 2, 3,…, N
Py = VyIycos(φy – γy), y = 2, 3,…, N
Pz = VzIzcos(φz – γz), z = 2, 3,…, N
Pz
, z = 2, 3,…, N
Sz
相電流の全高調波歪み
THDV
基本波相皮相電力
S1 = V1I1
基本波の力率
pf1  sgn Q1  
pf z  sgnQz  
Vx
V1 , x = 2, 3,…, N
Vy
V1 , y = 2, 3,…, N
Vz
V1 , z = 2, 3,…, N
ADE7880
データシート
ACTPHSEL BITS HCONFIG[9,8] SELECT
HPHASE BITS THE PHASE USED TO AS TIME BASE
HCONFIG[2,1]
SELECT THE PHASE
BEING MONITORED
IA, VA
IB, VB
ADE7880 HARMONIC
CALCULATIONS
IC, VC
IN, ISUM
HX, HY, HZ REGISTERS SELECT THE
HARMONICS TO MONITOR
OUTPUT REGISTERS USED WHEN ONE OF PHASES A, B, C IS ANALYZED
FVRMS
FIRMS
FWATT
FVAR
FVA
FPF
VTHD
ITHD
HXVRMS
HXIRMS
HXWATT
HXVAR
HXVA
HXPF
HXVHD
HXIHD
HYVRMS
HYIRMS
HYWATT
HYVAR
HYVA
HYPF
HYVHD
HYIHD
HZVRMS
HZIRMS
HZWATT
HZVAR
HZVA
HZPF
HZVHD
HZIHD
HXVRMS
HXIRMS
HXVHD
HXIHD
HYVRMS
HYIRMS
HYVHD
HYIHD
HZVRMS
HZIRMS
HZVHD
HZIHD
OUTPUT REGISTERS
USED WHEN NEUTRAL
CURRENT IS ANALYZED
ISUM
IN
ISUM
IN
RESULTS RESULTS RESULTS RESULTS
HRATE BITS HCONFIG[7:5] SELECT THE
UPDATE RATE OF HARMONIC
REGISTERS
10193-057
HSTIME BITS HCONFIG[4,3] SELECT
THE DELAY IN TRIGGERING HREADY
INTERRUPT
HRCFG BIT HCONFIG[0] SELECTS IF
HREADY FLAG IN STATUS0 IS SET
IMMEDIATELY OF AFTER HSTIME
図 82.ADE7880 高調波エンジンのブロック図
中性電流と ISUM レジスタで表される 3 つの相電流の和を解析
する場合、両電流に対して次の測定値が計算されます。


基本波と最大 2 高調波までの RMS または最大 3 高調波まで
の rms: Ix、Iy、Iz、x、y、z = 1, 2, 3,…, N
解析した高調波の高調波歪み
高調波計算の設定
ADE7880 では、基準時間を相電圧から取得する必要があります。
HCONFIG[15:0]レジスタのビット 9 とビット 8 (ACTPHSEL)によ
りこの相電圧を選択します。ACTPHSEL = 00 の場合、A 相が使
用されます。ACTPHSEL = 01 の場合は B 相が、ACTPHSEL = 10
の場合は C 相が、それぞれ使用されます。基準時間として使用
された相電圧がダウンすると、別の相が選択されて、高調波エ
ンジンは正常動作を続けます。
解析対象の相は、HCONFIG[15:0]レジスタのビット 2 とビット 1
(HPHASE)を使って選択します。HPHASE = 00 の場合、A 相を
モニタします。HPHASE = 01 の場合は B 相を、HPHASE = 10 の
場合は C 相を、それぞれモニタします。HPHASE = 11 の場合、
中性電流と ISUM レジスタで表される相電流の和をモニタしま
す。
相モニタ時の高調波計算
相をモニタするとき、基本波情報と最大 3 高調波までの情報を
一緒に計算します。ADE7880 が同時にモニタする追加 3 高調波
のインデックスは、8 ビット・レジスタ HX、HY、HZ から提供
Rev. A
されます。高調波のインデックスを高調波をモニタするレジス
タへ書込むだけで済みます。2 番目の高調波をモニタする場合、
2 を書込みます。高調波 51 が必要な場合は、51 を書込みます。
基本波成分は常にモニタされ、HX、HY、または HZ に書込ま
れた値とは無関係です。このため、これらのレジスタの内の 1
つが 1 に設定されると、ADE7880 は基本波成分を複数回モニタし
ます。HX、HY、HZ の各レジスタに許容される最大インデック
スは 63 です。減衰なしの通過帯域は 2.8 kHz であり、−3 dB 帯
域幅 = 3.3 kHz に対応するため、2800 Hz より下の周波数のすべ
ての高調波が減衰なしでサポートされます。
相電圧と相電流の基本波成分の rms は 24 ビット符号付きレジス
タ FVRMS と FIRMS に格納されます。対応するデータ・パスを
図 83 に示します。2 乗平均の測定のセクションで示す電流 rms
と電圧 rms のデータ・パスと同様に、このデータ・パスには各
相の値に対して 24 ビット符号付きオフセット補償レジスタ
xIRMSOS、xVRMSOS (x = A、B、C )が含まれています。相電
流と相電圧の 3 つの高調波成分の rms は、24 ビット符号付きレ
ジスタ HXVRMS、HXIRMS、HYVRMS、HYIRMS、HZVRMS、
HZIRMS に格納されます。対応するデータ・パスを図 84 に示し
ます。24 ビット符号付きオフセット補償レジスタ HXIRMSOS、
HYIRMSOS 、 HZIRMSOS 、 HXVRMSOS 、 HYVRMSOS 、
HZVRMSOS が含まれています。
オフセット補償レジスタを 0 (デフォルト値)のままにしておく
ことが推奨されます。
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ADE7880
データシート
表 20.A 相、B 相、または C 相を解析時の高調波エンジン出力、および値を格納するレジスタ
ADE7880 レジスタ
数値
定義
基本波成分の RMS
V1, I1
FVRMS, FIRMS
高調波成分の RMS
Vx, Ix, x = 2, 3,…, N
HXVRMS, HXIRMS
基本波成分の有効電力
高調波成分の有効電力
Vy, Iy, y = 2, 3,…, N
HYVRMS, HYIRMS
Vz, Iz, z = 2, 3,…, N
HZVRMS, HZIRMS
P1 = V1I1cos(φ1 − γ1)
FWATT
Px = VxIxcos(φx – γx), x = 2, 3,…, N
HXWATT
Py = VyIycos(φy – γy), y = 2, 3,…, N
HYWATT
Pz = VzIzcos(φz – γz), z = 2, 3,…, N
HZWATT
基本波成分の無効電力
Q1 = V1I1sin(φ1 − γ1)
FVAR
高調波成分の無効電力
Qx = VxIxsin(φ1 − γ1), x = 2, 3,…, N
HXVAR
Qy = VyIysin(φy – γy), y = 2, 3,…, N
HYVAR
Qz = VzIzsin(φz – γz), z = 2, 3,…, N
HZVAR
S1 = V1I1
FVA
Sx = VxIx, x = 2, 3, …, N
HXVA
基本波成分の皮相電力
高調波成分の皮相電力
Sy = VyIy, y = 2, 3, …, N
HYVA
Sz = VzIz, z = 2, 3, …, N
HZVA
基本波成分の力率
pf1  sgnQ1  
P1
S1
FPF
高調波成分の力率
pf x  sgnQx  
Px
, x = 2, 3,…, N
Sx
HXPF
Py
HYPF
 
pf y  sgn Q y 
Sy
pf z  sgnQz  
全高調波歪み
高調波成分の高調波歪み
Pz
, z = 2, 3,…, N
Sz
HZPF
VTHD
V 2  V12
THD V

THDI

HDVx 
Vx
Ix
, HDI x 
, x = 2, 3,…, N
V1
I1
HXVHD, HXIHD
Iy
HYVHD, HYIHD
HDV y 
HDV z 
Rev. A
, y = 2, 3,…, N
Vy
V1
V1
ITHD
I 2  I12
I1
, HD I y

I1
,y = 2, 3,…, N
Iz
Vz
, HDI z 
,z = 2, 3,…, N
V1
I1
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HZVHD, HZIHD
ADE7880
データシート
表 21.中性電流と ISUM を解析時の高調波エンジン出力、および値を格納するレジスタ
数値
中性電流の高調波成分(基本波を含む)の RMS
ISUM の高調波成分(基本波を含む)の RMS
中性電流の高調波成分(基本波を含む)の高調波歪み(これらの計算を実行するときは HX レジス
タに 1 を設定する必要があることに注意してください)。
定義
ADE7880
レジスタ
Ix, x = 1,2, 3,…, N
HXIRMS
Iy, y = 1,2, 3,…, N
HYIRMS
Iz, z = 1,2, 3,…, N
HZIRMS
ISUMx, x = 1,2,3,…,N
HXVRMS
ISUMy, y = 1,2,3,…,N
HYVRMS
ISUMz, z = 1,2,3,…,N
HZVRMS
HDI x 
HD I y 
HDI z 
ISUM の高調波成分(基本波を含む)の高調波歪み (これらの計算を実行するときは HX レジスタ
に 1 を設定する必要があることに注意してください)。
Ix
I1 , x = 1,2,3,…,N
Iy
HXIHD
HYIHD
I1 , y = 1,2,3,…,N
Iz
I1 , z = 1,2,3,…,N
HZIHD
ISUM x
ISUM1 ,
HXVHD
HDISUM x 
x = 1,2,3,…,N
HDISUM y 
ISUM y
ISUM 1
HYVHD
,
y = 1,2,3,…,N
HDISUM z 
ISUM z
,
ISUM 1
z = 1,2,3,…,N
Rev. A
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HZVHD
ADE7880
データシート
HPHASE BITS
HCONFIG[2, 1] SELECT THE
PHASE BEING MONITORED
AIRMSOS
27
BIRMSOS
27
FIRMS
CIRMSOS
HPHASE BITS
HCONFIG[2, 1] SELECT THE
GAIN BEING USED
27
FUNDAMENTAL
COMPONENTS
CALCULATIONS
APGAIN OR
BPGAIN OR
CPGAIN
HPHASE BITS
HCONFIG[2, 1] SELECT THE
PHASE BEING MONITORED
FVA
AVRMSOS
27
BVRMSOS
27
FVRMS
CVRMSOS
10193-058
27
図 83.基本波 RMS の信号処理
基本波成分の有効、無効、皮相電力は、24 ビット符号付きレジ
スタ FWATT、FVAR、FVA に格納されます。図 85 に対応する
データ・パスを示します。3 つの高調波成分の有効、無効、皮
相電力は、24 ビット符号付きレジスタ HXWATT、HXVAR、
HXVA 、 HYWATT 、 HYVAR 、 HYVA 、 HZWATT 、 HZVAR 、
HZVA に格納されます。図 86 に対応するデータ・パスを示しま
す。
Rev. A
基本波成分の力率は 24 ビット符号付きレジスタ FPF に格納され
ます。3 つの高調波成分の力率は、24 ビット符号付きレジスタ
HXPF、HYPF、HZPF に格納されます。
基本波成分の rms および相電流と相電圧の rms を使って計算さ
れる全高調波歪比は (これらの測定値の詳細については、2 乗平
均のセクション参照)、24 ビット・レジスタ VTHD と ITHD に
3.21 符号付きフォーマット で格納されま す。これは、 比が
+3.9999 に制限され、これより大きいすべての結果がこの値へク
ランプされることを意味します。
－ 61/103 －
ADE7880
データシート
HXIRMSOS
27
HXIRMS
HYIRMSOS
27
HYIRMS
HZIRMSOS
HARMONIC
COMPONENTS
CALCULATIONS
27
HZIRMS
HXVRMSOS
27
HXVRMS
HYVRMSOS
27
HYVRMS
HXVRMSOS
HZVRMS
10193-059
27
図 84.高調波 RMS の信号処理
HPHASE BITS
HCONFIG[2, 1] SELECT THE
PHASE BEING MONITORED
APGAIN
AFWATTOS
22
÷
BPGAIN
BFWATTOS
22
÷
FUNDAMENTAL
COMPONENTS
CALCULATIONS
CPGAIN
CFWATTOS
FWATT
22
÷
HPHASE BITS
HCONFIG[2, 1] SELECT THE
PHASE BEING MONITORED
APGAIN
AFVAROS
22
÷
BFVAROS
22
÷
CPGAIN
CFVAROS
22
÷
図 85.基本波有効／無効電力の信号処理
Rev. A
FVAR
－ 62/103 －
10193-060
BPGAIN
ADE7880
データシート
HXWATTOS
22
÷
HPGAIN
HYWATTOS
22
÷
HARMONIC
COMPONENTS
CALCULATIONS
HPGAIN
HZWATTOS
÷
HXVAR
22
HYVAROS
÷
HPGAIN
HZWATT
22
HXVAROS
HPGAIN
HYWATT
22
÷
HPGAIN
HXWATT
HYVAR
22
HZVAROS
÷
HZVAR
10193-061
HPGAIN
図 86.高調波有効／無効電力の信号処理
3 つ の 高 調 波 成 分 の 高 調 波 歪 み は 、 24 ビ ッ ト ・ レ ジ ス タ
HXVHD、HXIHD、HYVHD、HYIHD、HZVHD、HZIHD へ 3.21
符号付きフォーマットで格納されます。これは、比は+3.9999 に
制限され、これより大きいすべての結果はこの値へクランプさ
れることを意味します。
参考用として、表 20 に 1 つの相を解析するときの ADE7880 高
調波エンジン出力と出力を格納するレジスタを示します。
中性モニタ時の高調波計算
中性電流と相電流の和をモニタするとき、高調波 rms に関係す
るレジスタのみが更新されます。
レジスタ HX、HY、HZ で、基本波を含む高調波のインデックス
を指定します。相を解析する場合、基本波 rms 値を連続して計
算し、その結果を専用レジスタ FIRMS と FVRMS に格納します。
中性を解析する場合、高調波インデックス・レジスタ HX、HY、
HZ の内の 1 つを 1 に設定して基本波情報を計算して、結果を高
調波レジスタに格納します。HX、HY、HZ の各レジスタに許容
される最大インデックスは 63 です。減衰なしの通過帯域は 2.8
kHz であり、−3 dB 帯域幅 = 3.3 kHz に対応するため、2800 Hz よ
り下の周波数のすべての高調波が減衰なしでサポートされます。
HXIRMS、HYIRMS、HZIRMS の各レジスタは、中性電流の高調
波 rms 成分を格納し、HXVRMS、HYVRMS、HZVRMS の各レジ
スタは ISUM の高調波 rms 成分を格納します。この場合、基本
波 成 分 の rms は 計 算 さ れ な い た め FIRMS レ ジ ス タ ま た は
FVRMS レジスタに格納されませんが、インデックス・レジスタ
HX、HY、HZ の内の 1 つが 1 に初期化される場合には計算され
ることに注意してください。
HX レジスタが 1 に初期化されると、ADE7880 は HY レジスタ
と HZ レジスタで指定されるその他の高調波の高調波歪みを計
算して、結果を 3.21 符号付きフォーマットで 24 ビット・レジ
スタ HYVHD、HYIHD、HZVHD、HZIHD に格納します。中性
電流の歪みは HYIHD レジスタと HZIHD レジスタに保存され、
ISUM の歪みは HYVHD レジスタと HZVHD レジスタへ保存さ
れ ま す 。 HX は 1 に 設 定 さ れ る た め 、 HXIHD レ ジ ス タ と
HXVHD レジスタの値は 0x1FFFFF になります。この値は、3.21
符号付きフォーマットで表した 1 です。
Rev. A
参考用として、表 21 に中性電流と ISUM を解析するときの
ADE7880 高調波エンジン出力と出力を格納するレジスタを示し
ます。
高調波計算更新レートの設定
ADE7880 の高調波エンジンは、8 kHz レートで動作します。
HCONFIG レジスタが初期化され、高調波インデックスが HX、
HY、HZ の各インデックス・レジスタへ設定されたタイミング
から仕様パラメータ以内に安定するまでに、ADE7880 の計算に
は 750 ms (typ)を要します。
高調波エンジン出力レジスタの更新レートは HCONFIG レジス
タのビット[7:5] (HRATE)から制御され、エンジンの計算レート
8 kHz から独立しています。デフォルト値 000 では、レジスタは
125 µsec (8 kHz レート)ごとに更新されます。その他の更新周期
は、250 µsec (HRATE = 001)、1 ms (010)、16 ms (011)、128 ms
(100)、512 ms (101)、1.024 sec (110)です。HRATE ビットが 111
の場合、高調波計算はディスエーブルされます。
ADE7880 は、高調波計算を制御する 2 つの方法を提供します。
1 つ目の方法は、HCONFIG レジスタのビット 0 (HRCFG)がデフ
ォルト値 0 へクリアされたときイネーブルされて、所定時間経
過後に STATUS0 レジスタのビット 19 (HREADY)を 1 に設定し
て、その後高調波計算は HRATE 周波数で更新されます。この方
法では、高調波計算が安定した後に外部マイクロコントローラ
からアクセスすることができます。時間周期は、HCONFIG レジ
スタのビット[4:3] (HSTIME)の状態により指定されます。デフォ
ルト値 01 では時間 750 ms が設定され、これが高調波計算のセ
トリング・タイムになります。設定可能なその他の値は、500
ms (HSTIME = 00)、1 sec (10)、1250 ms (11)です。
2 つ目の方法は、HCONFIG レジスタのビット 0 (HRCFG)が 1 に
設定されたときイネーブルされて、高調波計算が HRATE ビッ
トで指定される更新周波数で更新されるごとに、かつ高調波計
算 の 安 定 を 待 た な い で 、 STATUS0 レ ジ ス タ の ビ ッ ト 19
(HREADY)が 1 に設定されます。この方法では、高調波計算が
開始された直後に外部マイクロコントローラからアクセスする
ことができます。MASK0 割込みマスク・レジスタの対応するマ
スク・ビットがイネーブルされている場合、IRQ ピンもアクテ
ィブ・ローになります。対応するビットを 1 に設定して
－ 63/103 －
ADE7880
データシート
STATUS0 レジスタへ書込みを行うと、ステータス・ビットがク
リアされ、IRQピンがハイ・レベルになります。
さらに、ADE7880 は HREADY と呼ばれる周期的出力信号を
CF2/HREADY ピンに出力し、高調波レジスタで高調波計算が更
新されたタイミングに同期しています。CONFIG レジスタのビ
ット 2 (CF2DIS)が 1 に設定されると、この機能が選択されます。
CF2DIS が 0 (デフォルト値)に設定されると、周波数コンバータ
出力への CF2 電力量が CF2/HREADY ピンに出力されます。こ
の信号のデフォルト状態はハイ・レベルです。HCONFIG レジ
スタの HRATE ビットに基づいて高調波レジスタが更新される
ごとに、信号 HREADY は約 10 µsec 間ロー・レベルになった後
にハイ・レベルへ戻ります。 HCONFIG レジスタのビット 0
(HRCFG)が 0 に設定されると、すなわち高調波計算が開始され
た直後に HRATE 周期ごとに、STATUS1 レジスタの HREADY
ビットが 1 に設定されると、信号 HREADY が同期してハイ・レ
ベルからロー・レベルへトグルして元に戻ります。HRCFG ビッ
トが 1 に設定されると、すなわち HSTIME 周期後に STATUS1
レジスタのビット HREADY が 1 に設定されると、HREADY 信
号が同期してハイ・レベルからロー・レベルへトグルして元に
戻 り ま す 。 HREADY 信 号 を 使 う と 、 MASK1 レ ジ ス タ の
HREADY 割込みを使用することなく、高調波レジスタへ高速に
アクセスすることができます。
高調波計算が格納されているレジスタの高速読出しを可能にす
るため、シリアル・インターフェースに特別なバースト・レジ
スタ読出しを設けてあります。詳細については、高調波計算レ
ジスタに対する I2C 読出し動作と SPI 読出し動作のセクション
を参照してください。
高調波計算の推奨制御方法
ADE7880 高調波計算の推奨制御方法を次に示します。

CONFIG レ ジ ス タ の ビ ッ ト 2 (CF2DIS) を 設 定 し ま す 。
CF2DIS ビットを 1 に設定して、高調波計算が終了して更
新されたタイミングを CF2/HREADY ピンを使って知らせ
ます。HREADY 信号のハイ・レベルからロー・レベルへの
変化が、高調波レジスタを読出すタイミングを表します。
バースト読出しモードを使用して、高調波レジスタを読出
します。これが最も効率良い読出し方法です。

HX、HY、HZ を適切に設定してモニタ対象の高調波を選択
してください。

すべての HCONFIG レジスタ・ビットを選択します。

高調波計算で使用するゲイン・レジスタを初期化します。
オフセット・レジスタを 0 のままにします。

CF2/HREADY ピンのハイ・レベルからロー・レベルへの変
化でバーストまたは通常読出しモードを使って高調波情報
が格納されているレジスタを読出します。
波形サンプリング・モード
電流波形／電圧波形の波形サンプルおよび有効／無効／皮相電
力出力は 125 µs (8 kHz レート)ごとに 24 ビット符号付きレジスタ
に格納されます。これらのレジスタは ADE7880 の種々のシリア
ル・ポートからアクセスすることができます。表 22 に、レジス
タの一覧とその説明を示します。
Rev. A
表 22.波形レジスタの一覧
レジスタ
説明
IAWV
A 相電流
VAWV
A 相電圧
IBWV
B 相電流
VBWV
B 相電圧
ICWV
C 相電流
VCWV
C 相電圧
INWV
中性電流
AVA
A 相皮相電力
BVA
B 相皮相電力
CVA
C 相皮相電力
AWATT
A 相有効電力
BWATT
B 相有効電力
CWATT
C 相有効電力
STATUS0 レジスタのビット 17 (DREADY)を使って、I2C または
SPI シリアル・ポートから表 22 に示すレジスタを読出すタイミ
ングを知らせることができます。 MASK0 レジスタのビット 17
(DREADY)をセットすると、このフラグに対応する割込みをイネ
ーブルすることができます。DREADY ビット機能の詳細につい
ては、デジタル信号プロセッサのセクションを参照してくださ
い。
ADE7880 は、波形サンプル・レジスタへの高速アクセスを提供
す るよ うに特別 にデ ザインさ れた 高速デー タ・ キャプチ ャ
(HSDC)ポートを内蔵しています。詳細については、HSDC イン
ターフェースのセクションを参照してください。
電流波形ゲイン・レジスタのセクションで説明したように、
ADE7880 のシリアル・ポートは 32 ビット、16 ビット、または
8 ビット・ワードで動作します。表 22 に示すすべてのレジスタ
は、24 ビットから 32 ビットへの符号拡張で送信されます(図 44
参照)。
電力量／周波数変換
ADE7880 には CF1、CF2、CF3 の 3 本の周波数出力ピンがあり
ます。CF2 ピンは、高調波計算ブロックの HREADY ピンと共用
されています。HREADY をイネーブルすると、このピンで CF2
機能がディスエーブルされます。CF3 ピンは、HSDC インター
フェースの HSCLK ピンと共用されています。HSDC をイネーブ
ルすると、このピンで CF3 機能がディスエーブルされます。
CF1 ピンは常に使用可能です。出荷時の初期キャリブレーショ
ン後、メーカーまたは最終顧客が電力量計のキャリブレーショ
ンを確認することができます。メーカーにとって測定器のキャ
リブレーションを行う便利な方法は、定常負荷条件での有効／
無効／皮相電力に比例する出力周波数を提供することです。こ
の出力周波数を使うと、外部キャリブレーション装置に対する
簡素な 1 線式の光アイソレーション・インターフェースを提供
することができます。図 87 に、ADE7880 の電力量／周波数変
換機能を示します。
－ 64/103 －
ADE7880
データシート
DSP はすべての相電力すなわち総合有効、基本波有効、基本波
無効、皮相の瞬時値を計算します。電力量が種々の xWATTHR、
xFVARHR、xVAHR レジスタに符号付きで積算されるプロセス
については、電力量計算のセクションすなわち有効電力量の計
算、基本波無効電力量の計算、皮相電力量計算で説明しました。
電力量／周波数変換プロセスでは、瞬時電力により周波数出力
ピン(CF1、CF2、CF3)に信号を発生させます。各 CFx ピンに 1
個のデジタル／周波数コンバータを使用しています。各コンバー
タは所定の相電力を加算して、和に比例する信号を発生します。
2 セットのビットで変換する電力を指定します。
先ず、COMPMODE レジスタのビット[2:0] (TERMSEL1[2:0])、
ビット[5:3] (TERMSEL2[2:0])、ビット[8:6] (TERMSEL3[2:0])に
より、加算する相または相の組み合わせを指定します。
TERMSELx[0]ビットは A 相を制御します。1 に設定すると、
CFx コンバータで A 相電力が電力の和に含まれます。0 にクリ
アすると、A 相電力は含まれません。TERMSELx[1]ビットは B
相を、TERMSELx[2]ビットは C 相をそれぞれ制御します。すべ
ての TERMSELx ビットを 1 に設定すると、3 相すべての電力が
CFx コンバータで加算されます。すべての TERMSELx ビットを
0 にクリアすると、加算される相電力がなく、CF パルスが発生
されません。
2 つ目は、CFMODE レジスタのビット[2:0] (CF1SEL[2:0])、ビッ
ト[5:3] (CF2SEL[2:0])、ビット[8:6] (CF3SEL[2:0])により、それ
ぞれ CF1、CF2、CF3 コンバータ入力で使用する電力タイプを
指定します。表 23 に、CFxSEL で可能な値、すなわち総合有効、
皮相、基本波有効、または基本波無効電力を示します。
TERMSEL1 ビットは CF1 ピンを、TERMSEL2 ビットは CF2 ピ
ンを、TERMSEL3 ビットは CF3 ピンを、それぞれ参照します。
表 23.CFxSEL ビットの説明
CFxSEL
説明
CFxLATCH = 1 のときラッチされるレジスタ
000
総合相有効電力の和に比例する CFx 信号
AWATTHR、BWATTHR、CWATTHR
001
予約済み
010
相皮相電力の和に比例する CFx 信号
AVAHR、BVAHR、CVAHR
011
基本波相有効電力の和に比例する CFx 信号
AFWATTHR、BFWATTHR、CFWATTHR
100
基本波相無効電力の和に比例する CFx 信号
AFVARHR、BFVARHR、CFVARHR
101～111
予約済み
Rev. A
－ 65/103 －
ADE7880
データシート
デフォルトでは、TERMSELx ビットはすべて 1 に、CF1SEL ビ
ットは 000 に、CF2SEL ビットは 100 に、CF3SEL ビットは 010
に、それぞれ設定されます。これは、デフォルトでは、CF1 デ
ジタル／周波数コンバータがすべての 3 相総合有効電力の和に
比例する信号を、CF2 が基本波無効電力に比例する信号を、CF3
が皮相電力に比例する信号を、それぞれ発生することを意味し
ます。
CFxDEN 
103
MC[imp/kwh ]  10n
(49)
wh の微分は CFxDEN レジスタ値が 1 より大きくなるように選
択する必要があります。CFxDEN = 1 の場合、CFx ピンはわずか
1 µs 間 だ け ア ク テ ィ ブ ・ ロ ー を 維 持 し ま す 。 こ の た め 、
CFxDEN レジスタに 1 を設定しないようにする必要があります。
周波数コンバータは非整数の結果に対応できません。除算の結
果は最寄りの整数に丸め処理しておく必要があります。
CFxDEN = 0 の場合、ADE7880 はこれを 1 と見なします。
電力量積算プロセスと同様に、電力量／周波数変換は 2 ステー
ジで実行されます。最初のステージは、有効、無効、皮相電力
の電力量積算セクションでの説明と同じステージです(有効電力
量の計算、基本波無効電力量の計算、皮相電力量計算の各セク
ション参照)。2 番目のステージは、16 ビット符号なしレジスタ
CFxDEN による周波数分周器から構成されています。CFxDEN
の 値は、インパルス数/kWh で測定されるメータ定数(MC)と
xWATTHR、xFVARHR などの種々の電力量レジスタの 1 LSB に
割り当てる電力量に依存します。n を正または負の整数として、
Wh [10n Wh]の微分を xWATTHR レジスタの 1 LSB とする場合、
CFxDEN は次のようになります。
パルス周期が 160 ms (6.25 Hz)より長い場合、CFx パルス出力は
80 ms 間ロー・レベルを維持します。パルス周期が 160 ms より短
く、かつ CFxDEN が偶数値の場合、パルス出力のデューティ・
サイクルは 50%になります。パルス周期が 160 ms より短く、か
つ CFxDEN が奇数値の場合、パルス出力のデューティ・サイク
ルは、
(1+1/CFxDEN) × 50%
TERMSELx BITS IN
COMPMODE
INSTANTANEOUS
PHASE A
ACTIVE POWER
CFxSEL BITS IN
CFMODE
VA
27
WATT
INTERNAL
ACCUMULATOR
FWATT
INSTANTANEOUS
PHASE C
ACTIVE POWER
DIGITAL SIGNAL
PROCESSOR
FREQ DIVIDER
FVAR
THRESHOLD
34
27 26
WTHR
0
27
0
－ 66/103 －
CFx PULSE
OUTPUT
CFxDEN
図 87.電力量／周波数変換
Rev. A
REVPSUMx BIT OF
STATUS0[31:0]
10193-062
INSTANTANEOUS
PHASE B
ACTIVE POWER
ADE7880
データシート
CFx パルス出力はアクティブ・ローであるため、LED に接続す
ることができます(図 88 参照)。
VDD
CFx PIN
CFMODE レジスタのビット[14:12] (CF3LATCH、CF2LATCH、
CF1LATCH)が 1 に設定されると、このプロセスがイネーブルさ
れます。0 (デフォルト状態)にクリアされると、ラッチは発生し
ません。CFMODE レジスタの CFxDIS ビットにより CFx 出力が
イネーブルされていない場合でも、このプロセスを使用するこ
とができます。
10193-063
様々な積算モードに対する電力量レジスタと CF 出力
図 88.CFx ピンの推奨接続
CFMODE レジスタのビット[11:9] (CF3DIS、CF2DIS、CF1DIS)
が、周波数コンバータ出力を CF3 ピン、CF2 ピン、または CF1
ピンのいずれに発生させるかを指定します。ビット CFxDIS が 1
に設定されると(デフォルト値)、CFx ピンがディスエーブルされ
て、ピンはハイ・レベルを維持します。ビット CFxDIS が 0 に
クリアされると、対応する CFx ピン出力がアクティブ・ロー信
号を発生します。
割込みマスク・レジスタ MASK0 のビット[16:14] (CF3、CF2、
CF1)により、CF3、CF2、CF1 関連の割込みを制御します。対応
する周波数コンバータ出力でハイ・レベルからロー・レベルへ
の変化が発生するごとに CFx ビットがセットされると、割込み
IRQ0が発生して、STATUS0 レジスタのステータス・ビットが 1
に設定されます。CFMODE レジスタの CFxDIS ビットにより
CFx 出力がイネーブルされていない場合でも、割込みを使用す
ることができます。
CFx ピンで有効電力に比例する信号が選択されたとき(CFMODE
レジスタの CFxSEL[2:0]ビット = 000 または 011)、ACCMODE
レジスタのビット[1:0] (WATTACC[1:0])により、総合および基本
波有効電力の積算モードが指定されます。またこれらのビットに
よ り 、 watt-hour 電 力 量 レ ジ ス タ (AWATTHR 、 BWATTHR 、
CWATTHR、AFWATTHR、BFWATTHR、CFWATTHR)の積算モ
ードも指定されます。WATTACC[1:0] = 00 (デフォルト値)の場合、
有効電力は符号付きで watt-hour レジスタに積算された後に電力
量／周波数コンバータへ入力されます。図 90 に、符号付き有効
電力積算の動作を示します。このモードでは、CFx パルスが
xWATTHR レジスタに積算されている有効電力量と完全に同期化
されています。これは、両電力が両データ・パス内で符号付き
で積算されているためです。
ACTIVE ENERGY
NO-LOAD
THRESHOLD
電力量レジスタと CFx 出力の同期化
ADE7880 は相電力量積算レジスタ値を CFx パルスの発生に同期
化させる機能を内蔵しています。1 つの周波数コンバータ出力
でハイ・レベルからロー・レベルへの変化が発生すると、CFx
ピンから出力される電力に関係するすべての内部相電力量レジ
スタ値が時間レジスタへラッチされた後に 0 へリセットされま
す。CFMODE レジスタの CFxSEL[2:0]ビットに基づいてラッチ
されるレジスタの一覧については表 23 を参照してください。す
べての 3 相レジスタが COMPMODE レジスタの TERMSELx ビ
ットとは無関係にラッチされます。CF1SEL[2:0] = 010 (CF1 ピン
に皮相電力)かつ CFCYC = 2 に対するプロセスを図 89 に示しま
す。
8 ビット符号なしレジスタ CFCYC は、連続する 2 つのラッチ
の間の周波数コンバータ出力でのハイ・レベルからロー・レベル
への変化数を格納します。 すべての CFx ピンのハイ・レベルか
らロー・レベルへの変化時に、CFCYC レジスタへ新しい値を書
込まないでください。
CF1 PULSE
BASED ON
PHASE A AND
PHASE B
APPARENT
POWERS
AVAHR, BVAHR,
CVAHR LATCHED
ENERGY REGISTERS
RESET
図 89.AVAHR および BVAHR と CF1 との同期化
Rev. A
10193-064
CFCYC = 2
AVAHR, BVAHR,
CVAHR LATCHED
ENERGY REGISTERS
RESET
ACTIVE POWER
NO-LOAD
THRESHOLD
REVAPx BIT
IN STATUS0
APNOLOAD
SIGN = POSITIVE
POS
NEG POS
NEG
10193-065
xWSIGN BIT
IN PHSIGN
図 90.有効電力符号付き積算モード
WATTACC[1:0] = 01 の場合、有効電力は正側専用モードで積算
されます。電力が負の場合、watt-hour 電力量レジスタは積算さ
れません。CFx パルスは、符号付き積算モードに基づいて発生
されます。このモードでは、CFx パルスが xWATTHR レジスタ
に積算されている有効電力量と完全に同期化されていません。
これは、両電力が各データ・パス内で異なる方法で積算されてい
るためです。図 91 に、正側専用有効電力積算の動作を示します。
WATTACC[1:0] = 10 の 設 定 は 予 約 済 み で 、 ADE7880 は
WATTACC[1:0] = 00 の場合と同じ動作をします。
WATTACC[1:0] = 11 の場合、有効電力は絶対値モードで積算さ
れます。電力が負の場合、符号を変えて watt-hour レジスタに正
電力と一緒に積算した後に、電力量／周波数コンバータへ入力
させます。このモードでは、CFx パルスが xWATTHR レジスタ
に積算されている有効電力量と完全に同期化されています。こ
れは、両電力が両データ・パス内で同じ方法で積算されているた
めです。図 92 に、絶対有効電力積算の動作を示します。
－ 67/103 －
ADE7880
データシート
ACTIVE ENERGY
ACTIVE ENERGY
NO-LOAD
THRESHOLD
NO-LOAD
THRESHOLD
ACTIVE POWER
ACTIVE POWER
NO-LOAD
THRESHOLD
NO-LOAD
THRESHOLD
REVAPx BIT
IN STATUS0
REVAPx BIT
IN STATUS0
xWSIGN BIT
IN PHSIGN
NEG POS NEG
xWSIGN BIT
IN PHSIGN
APNOLOAD
SIGN = POSITIVE
図 91.有効電力正側専用積算モード
POS
NEG POS
NEG
10193-067
POS
10193-066
APNOLOAD
SIGN = POSITIVE
図 92.有効電力絶対積算モード
CFx ピンで基本波無効電力に比例する信号が選択されたとき
(CFMODE レジスタの CFxSEL[2:0]ビット = 100)、ACCMODE レ
ジスタのビット[3:2] (VARACC[1:0])により基本波無効電力の積算
モードが指定されます。VARACC[1:0] = 00 (デフォルト値)の場
合、基本波無効電力が var-hour 電力量レジスタに符号付き積算
された後に電力量／周波数コンバータへ入力されます。図 93 に
符号付き基本波無効電力積算の動作を示します。このモードで
は、CFx パルスが xFVARHR レジスタに積算される基本波無効
電力量と完全に同期化されています。これは、両電力が両デー
タ・パス内で符号付き積算されているためです。
REACTIVE
ENERGY
NO-LOAD
THRESHOLD
REACTIVE
POWER
VARACC[1:0] = 01 の 設 定 は 予 約 済 み で 、 ADE7880 は
VARACC[1:0] = 00 の場合と同じ動作をします。
REVRPx BIT
IN STATUS0
xVARSIGN BIT
IN PHSIGN
VARNOLOAD
SIGN = POSITIVE
POS
NEG POS
NEG
10193-068
VARACC[1:0] = 10 の場合、基本波無効電力が対応する有効電力
の符号に応じて var-hour 電力量レジスタに積算された後に電力
量／周波数コンバータへ入力されます。基本波有効電力が正の
場合、または無負荷スレッショールドより低いときに 0 と見なさ
れる場合、基本波無効電力はそのまま積算されます。基本波有
効電力が負の場合、基本波無効電力の符号を変えて積算します。
図 94 に、符号を変更する基本波無効電力積算モードの動作を示
します。このモードでは、CFx パルスが xFVARHR レジスタに
積算されている基本波有効電力量と完全に同期化されています。
これは、両電力が両データ・パス内で同じ方法で積算されている
ためです。
NO-LOAD
THRESHOLD
図 93.基本波無効電力符号付き積算モード
VARACC[1:0] = 11 の場合、基本波無効電力が絶対値モードで積
算されます。電力が負の場合、符号を変えて var-hour レジスタに
正電力と一緒に積算されます。CFx パルスは、符号付き積算モ
ードに基づいて発生されます。このモードでは、CFx パルスが
xVARHR レジスタに積算されている基本波無効電力量と完全に同
期化されていません。これは、両電力が各データ・パス内で異
なる方法で積算されているためです。図 95 に、絶対モード基本
波無効電力積算の動作を示します。
CFx データ・パスでの相電力和の符号
ADE7880 は、CFx データ・パスで使用される相電力和の符号検
出回路を内蔵しています。電力量／周波数変換のセクションの
はじめに示すように、CFx データ・パスの電力量積算は 2 ステ
ージで実行されます。最初のステージの終わりの電力量積算で符
号変化が検出されるこどに、アキュムレータに積算された電力
量が WTHR、VARTHR、または VATHR スレッショールドに到
達した後に、対応する CFx パルスと同期して専用割込みを発生
させることができます。各和の符号は、PHSIGN レジスタから
読出すことができます。
Rev. A
－ 68/103 －
ADE7880
データシート
MASK0 レジスタのビット 18、ビット 13、ビット 9 をセットす
ると、STATUS0 レジスタのビット 18、ビット 13、ビット 9 (そ
れぞれ REVPSUM3、REVPSUM2、REVPSUM1)に対応する割込
みがイネーブルされます。 イネーブルした場合、符号変化が発
生すると、IRQ0ピンがロー・レベルになり、ステータス・ビッ
トが 1 に設定されます。割込みを発生した相を知るためには、
STATUS0 レジスタを読出した直後に PHSIGN レジスタを読出し
ま す。次に、対応するステータス・ビットを 1 に 設定し て
STATUS0 レジスタへ書込みを行うと、ステータス・ビットがク
リアされ、IRQ0ピンがハイ・レベルに戻ります。
REACTIVE
ENERGY
NO-LOAD
THRESHOLD
REACTIVE
POWER
NO-LOAD
THRESHOLD
NO-LOAD
THRESHOLD
ACTIVE
POWER
無負荷状態
無負荷状態とは、測定装置の規格の中で、電圧が測定器に加えら
れても電流回路に電流が流れないときに発生することとして定義
されます。測定器内でのクリープ効果をなくすため、ADE7880
は総合有効電力、基本波有効／無効電力、皮相電力に関する 3
種類の無負荷検出回路を内蔵しています。
xVARSIGN BIT
IN PHSIGN
VARNOLOAD
SIGN = POSITIVE
POS
NEG POS
10193-069
REVRPx BIT
IN STATUS0
総合有効電力と皮相電力に基づく無負荷検出
図 94.符号調整モードでの基本波無効電力積算
この無負荷状態では、総合有効電力量と皮相電力量を使ってこ
の無負荷状態を発生させます。皮相電力量は、対応する相電流
と電圧の rms 値に比例します。総合有効電力量または皮相電力
量がそれぞれ APNOLOAD および VANOLOAD の符号なし 16 ビ
ット・レジスタで指定された時間の間積算されない場合、無負
荷状態が発生し、その相の総合有効電力量が積算されず、総合
有効電力量に基づいて CFx パルスも発生されません。
REACTIVE ENERGY
APNOLOAD と VANOLOAD 符号なし 16 ビット値の計算に使う
式は、
NO-LOAD
THRESHOLD
APNOLOAD  216 
Y WTHR 217
PMAX
VANOLOAD  216 
Y VATHR 217
PMAX
REACTIVE POWER
NO-LOAD
THRESHOLD
REVAPx BIT
IN STATUS0
VARNOLOAD
SIGN = POSITIVE
POS
NEG POS NEG
10193-070
xVARSIGN BIT
IN PHSIGN
図 95.絶対モードでの基本波無効電力積算
CF3、CF2、または CF1 データ・パスで電力和の符号変化が発
生すると、STATUS0 レジスタのビット 18、ビット 13、ビット
9 (それぞれ REVPSUM3、REVPSUM2、REVPSUM1)が 1 に設定
されます。符号変化発生後に、CFx ピンで発生したパルスとこ
れらのイベントを対応させるために、ビット REVPSUM3、ビッ
ト REVPSUM2、ビット REVPSUM1 をそれぞれ CF3、CF2、CF1
ピンでのハイ・レベルからロー・レベルへの変化と同じタイミ
ングで設定されます。
ここで、
Y は、フルスケールに対して計算された所要無負荷電流スレッ
ショールド。例えば、無負荷スレッショールド電流をフルスケ
ール値の 1/10,000 より小さく設定すると、Y = 10,000 になりま
す。
WTHR と VATHR は WTHR レジスタと VATHR レジスタに格納
されている値を表し、最初のステージの電力量アキュムレータ
でそれぞれ有効電力量と皮相電力量に対するスレッショールドと
して使用されます (有効電力量の計算のセクション参照)。
PMAX = 27,059,678 = 0x19CE5DE、ADC 入力のフルスケール時
に計算された瞬時有効電力
PHSIGN レジスタのビット 8、ビット 7、ビット 3 (それぞれ
SUM3SIGN、SUM2SIGN、SUM1SIGN)が、ビット REVPSUM3、
ビット REVPSUM2、ビット EVPSUM1 と同じタイミングで設定
されて、相電力の和の符号を表示します。0 にクリアされると、
和は正です。 1 に設定されると、和は負です。
Rev. A
(50)
－ 69/103 －
ADE7880
データシート
VANOLOAD レジスタは通常、APNOLOAD レジスタと同じ値を
格納します。APNOLOAD と VANOLOAD に 0x0 を設定すると、
無負荷検出回路がディスエーブルされます。VANOLOAD のみ
に 0 を設定すると、総合有効電力が APNOLOAD より低いこと
にのみ基づいて無負荷状態が発生します。同じ方法で、
APNOLOAD のみに 0x0 を設定すると、皮相電力が VANOLOAD
より低いことにのみ基づいて無負荷状態が発生します。
3 相の内の 1 相で無負荷状態になると、STATUS1 レジスタのビ
ット 0 (NLOAD)がセットされます。PHNOLOAD レジスタのビ
ット[2:0] (NLPHASE[2:0])は、無負荷状態に関係するすべての相
の状態を表示し、STATUS1 レジスタのビット NLOAD が同時に
セットされます。NLPHASE[0]は A 相の状態を、NLPHASE[1]は
B 相の状態を、NLPHASE[2]は C 相の状態を、それぞれ表しま
す。ビット NLPHASE[x]が 0 にクリアされると、その相が無負
荷状態から抜け出したことを意味します。 1 に設定されると、
その相が無負荷状態にあることを意味します。
MASK1 レジスタのビット 0 をセットして、STATUS1 レジスタ
のビット 0 (NLOAD)に対応する割込みをイネーブルすることが
できます。イネーブルした場合、3 相の内の 1 相が無負荷状態
を開始または終了すると、IRQ1ピンがロー・レベルになり、ス
テータス・ビットが 1 に設定されます。割込みを発生した相を
知 る た め に は 、 STATUS1 レ ジ ス タ を 読 出 し た 直 後 に
PHNOLOAD レジスタを読出します。次に、対応するステータ
ス・ビットを 1 に設定して STATUS1 レジスタへ書込みを行うと、
ステータス・ビットがクリアされ、IRQ1ピンがハイ・レベルに
なります。
基本波有効と無効電力に基づく無負荷検出
この無負荷状態は、1 つの相 (xFWATTHR と xFVARHR、x = A、
B、または C)の基本波有効電力量レジスタと基本波無効電力量レ
ジスタで下位ビットが、それぞれ APNOLOAD と VARNOLOAD
の符号なし 16 ビット・レジスタで指定される時間の間積算され
ない場合に発生します。 このケースでは、その相の基本波有効
／無効電力量が積算されず、これらの電力量に基づく CFx パル
スが発生されません。APNOLOAD は、総合有効電力に設定さ
れた同じ無負荷スレッショールドです。VARNOLOAD レジスタ
は 通 常 、 APNOLOAD レ ジ ス タ と 同 じ 値 を 格 納 し ま す 。
APNOLOAD にのみ 0x0 を設定すると、基本波有効電力が制約な
しで積算されます。同様に、VARNOLOAD にのみ 0x0 を設定す
ると、基本波無効電力が制約なしで積算されます。
3 相の内の 1 相で無負荷状態になると、STATUS1 レジスタのビ
ット 1 (FNLOAD)がセットされます。PHNOLOAD レジスタのビ
ット[5:3] (FNLPHASE[2:0])は、無負荷状態に関係するすべての
相の状態を表示し、STATUS1 レジスタのビット FNLOAD が同時
に 設 定 さ れ ま す 。 FNLPHASE[0] は A 相 の 状 態 を 、
FNLPHASE[1]は B 相の状態を、FNLPHASE[2]は C 相の状態を、
それぞれ表します。ビット FNLPHASE[x]が 0 にクリアされると、
その相が無負荷状態から抜け出したことを意味します。 1 に設
定されると、その相が無負荷状態にあることを意味します。
Rev. A
MASK1 レジスタのビット 1 を設定して、STATUS1 レジスタの
ビット 1 (FNLOAD)に対応する割込みをイネーブルすることが
できます。イネーブルした場合、3 相の内の 1 相が無負荷状態
を開始または終了すると、IRQ1ピンがロー・レベルになり、ス
テータス・ビットが 1 に設定されます。割込みを発生した相を
知 る た め に は 、 STATUS1 レ ジ ス タ を 読 出 し た 直 後 に
PHNOLOAD レジスタを読出します。対応するビットを 1 に設
定して STATUS1 レジスタへ書込みを行うと、ステータス・ビッ
トがクリアされ、IRQ1ピンがハイ・レベルに戻ります。
皮相電力に基づく無負荷検出
この無負荷状態は、1 つの相 (xVAHR、x = A、B、C)の皮相電力
量レジスタで、符号なし 16 ビット・レジスタ VANOLOAD で指
定された時間の間下位ビットが積算されないときに発生します。
このケースでは、その相の皮相電力量が積算されず、この電力
量に基づく CFx パルスが発生されません。
VANOLOAD 符号なし 16 ビット値の計算に使う式は、
VANOLOAD  216 
Y VATHR 217
PMAX
(51)
ここで、
Y は、フルスケールに対して計算された所要無負荷電流スレッ
ショールド。例えば、無負荷スレッショールド電流をフルスケ
ール値の 1/10,000 より小さく設定すると、Y = 10,000 になりま
す。
VATHR は最初のステージの電力量アキュムレータ・スレッショ
ールドとして使われた VATHR レジスタ(皮相電力量計算のセク
ション参照)。
PMAX = 27,059,678 = 0x19CE5DE、ADC 入力がフルスケールの
場合に計算された瞬時皮相電力。
VANOLOAD レジスタに 0x0 を設定すると、無負荷検出回路が
ディスエーブルされます。
3 相の内の 1 相で無負荷状態になると、STATUS1 レジスタのビ
ット 2 (VANLOAD)がセットされます。PHNOLOAD レジスタの
ビット[8:6] (VANLPHASE[2:0])は、無負荷状態に関係するすべ
ての相の状態を表示し、STATUS1 レジスタのビット VANLOAD
が同時に設定されます。



ビット VANLPHASE[0]は A 相の状態を表示します。
ビット VANLPHASE[1]は B 相の状態を表示します。
ビット VANLPHASE[2]は C 相の状態を表示します。
ビット VANLPHASE[x]が 0 にクリアされると、その相が無負荷
状態から抜け出したことを意味します。 1 に設定されると、そ
の相が無負荷状態にあることを意味します。
MASK1 レジスタのビット 2 を設定して、STATUS1 レジスタの
ビット 2 (VANLOAD)に対応する割込みをイネーブルすること
ができます。イネーブルした場合、3 相の内の 1 相が無負荷状
態を開始または終了すると、IRQ1ピンがロー・レベルになり、
ステータス・ビットが 1 に設定されます。割込みを発生した相
を 知 る た め に は 、 STATUS1 レ ジ ス タ を 読 出 し た 直 後 に
PHNOLOAD レジスタを読出します。次に、対応するステータ
ス・ビットを 1 に設定して STATUS1 レジスタへ書込みを行うと、
ステータス・ビットがクリアされ、IRQ1ピンがハイ・レベルに
なります。
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ADE7880
データシート

CHECKSUM レジスタ
ADE7880 は、通常消費電力モード PSM0 で設定レジスタが所定
の値を維持することを保証するチェックサム 32 ビット・レジス
タ CHECKSUM を内蔵しています。
G(x) = x32 + x26 + x23 + x22 + x16 + x12 + x11 + x10 + x8 + x7 + x5
(52)
+ x4 + x2 + x + 1
g0 = g1 = g2 = g4 = g5 = g7 = 1
g8 = g10 = g11 = g12 = g16 = g22 = g26 = 1
このレジスタが対象とするレジスタは、MASK0、MASK1、
COMPMODE 、 ゲ イ ン 、 CFMODE 、 CF1DEN 、 CF2DEN 、
CF3DEN 、 CONFIG 、 MMODE 、 ACCMODE 、 LCYCMODE 、
HSDC_CFG、アドレス 0x4380～アドレス 0x43BE の DSP デー
タ・メモリ RAM に配置されたすべてのレジスタ、さらに 8 個
の 8 ビット予約済み内部レジスタ (常にデフォルト値)です。
ADE7880 は、IEEE802.3 規格に準拠したサイクリック冗長性チ
ェック(CRC)を計算します。このレジスタは、リニア・フィード
バック・シフトレジスタ (LFSR)を採用したジェネレータに最下
位ビットから開始して 1 対 1 で導入されます (図 96 参照)。32 ビ
ットの結果が CHECKSUM レジスタに書込まれます。パワーア
ップまたはハードウェア／ソフトウェア・リセット後に、CRC
がレジスタのデフォルト値に対して計算され、結果は
0xAFFA63B9 になります。
FB(j) = aj – 1 XOR b31(j − 1)
(54)
b0(j) = FB(j) AND g0
(55)
bi(j) = FB(j) AND gi XOR bi – 1(j – 1)、i = 1, 2, 3, ..., 31 (56)
式 54、式 55、式 56 は j = 1, 2, …, 2272 に対して繰り返す必要が
あります。CHECKSUM レジスタに書込まれる値は、ビッ ト
bi(2272)、i = 0, 1, …, 31 を含みます。
ADE7880 の設定レジスタが書込まれるか、または不注意に値が
変更されるごとに、STATUS1 レジスタのビット 25 (CRC)が 1 に
設定されて、CHECKSUM 値が変化したことを表示します。
MASK1 レジスタのビット 25 (CRC)が 1 に設定されると、IRQ1割
込みピンがロー・レベルへ駆動されて、STATUS1 のステータ
ス・フラグ CRC が 1 に設定されます。ステータス・ビット = 1 で
STATUS1 レジスタに書込みを行うと、ステータス・ビットがク
リアされ、IRQ1ピンがハイ・レベルになります。
0
10193-071
レジスタへの書込みなしで STATUS1 のビット CRC が 1 に設定
されると、レジスタの内の 1 つの値が変更され、したがって
ADE7880 の設定が変更されたと見なすことができます。この場
合には、予約済みレジスタを含むすべてのレジスタ値をデフォ
ルトに設定するハードウェア／ソフトウェア・リセットを起動
し、次に設定レジスタを再初期化することが推奨されます。
bi(0) = 1、i = 0, 1, 2, …, 31、CRC を構成するビットの初期状
態。ビット b0 は最下位ビットで、ビット b31 が最上位ビッ
ト。
2271
LFSR
GENERATOR
ARRAY OF 2272 BITS
図 96.CHECKSUM レジスタの計算
g0
g1
g2
g3
g31
FB
b0
b1
b2
b31
a1767, a1766,....,a2, a1, a0
図 97.CHECKSUM レジスタの計算で使用される LFSR ジェネレータ
－ 71/103 －
10193-072
LFSR
Rev. A
(53)
その他のすべての gi 係数は 0。
図 97 に 、 LFSR の 動 作 を 示 し ま す 。 MASK0 、 MASK1 、
COMPMODE 、 ゲ イ ン 、 CFMODE 、 CF1DEN 、 CF2DEN 、
CF3DEN 、 CONFIG 、 MMODE 、 ACCMODE 、 LCYCMODE 、
HSDC_CFG レジスタ、アドレス 0x4380～アドレス 0x43BE に配
置されたレジスタ、8 個の 8 ビット予約済み内部レジスタによ
り、LFSR が使用するビット[a2271、a2270,…、a0]が生成されます。
ビット a0 は LFSR に入力される先頭レジスタの最下位ビットで、
ビット a2271 は LFSR に入力される最終レジスタの最上位ビット
です。LFSR を決定する式は、

gi、i = 0, 1, 2, …, 31 は、IEEE802.3 規格で定める生成多項式
の係数。
ADE7880
データシート
割込み
ADE7880 には、IRQ0とIRQ1の 2 本の割込みピンがあります。各
ピンは 32 ビット割込みマスク・レジスタ MASK0 と MASK1 から
制御されます。割込みをイネーブルするときは、MASKx レジス
タのビットを 1 に設定します。ディスエーブルするときは、ビ
ットを 0 クリアします。2 個の 32 ビット・ステータス・レジス
タ STATUS0 と STATUS1 が 、 割 込 み に 対 応 し て い ま す 。
ADE7880 で割込みイベントが発生すると、割込みステータス・
レジスタの対応するフラグがロジック 1 に設定されます(表 36
と表 37 参照)。割込みマスク・レジスタのこの割込みのマス
ク・ビットがロジック 1 の場合、IRQxロジック出力がアクティ
ブ・ローになります。割込みステータス・レジスタのフラグ・
ビットは、マスク・ビットの状態に無関係にセットされます。
割込みの原因を探すため、MCU は対応する STATUSx レジスタ
を読出して 1 に設定されているビットを探す必要があります。
ステータス・レジスタのフラグを消去するときは、フラグ = 1 で
STATUSx レジスタに書込を行います。割込みピンがロー・レベ
ルになつた後、ステータス・レジスタを読出すと、割込みの原因
を知ることができます。次に、読込んだ値に何も変更を加えな
いでステータス・レジスタに書き戻して、そのステータス・フ
ラグを 0 にクリアします。IRQxピンはステータス・フラグがク
リアされるまでロー・レベルを維持します。
デフォルトでは、すべての割込みがディスエーブルされていま
すが、RSTDONE 割込みは例外です。この割込みはマスク(ディ
スエーブル)不 能 で あるため、MASK1 レ ジス タ の ビット 15
(RSTDONE)は無効です。パワーアップまたはハードウェア／ソ
フトウェア・リセット・プロセスが終了すると、IRQ1ピンは常
に ロ ー ・ レ ベ ル に な り 、 STATUS1 レ ジ ス タ の ビ ッ ト 15
(RSTDONE)が 1 に設定されます。ステータス・フラグをクリア
するときは、ビット 15 (RSTDONE)を 1 に設定して STATUS1 レ
ジスタに書込を行います。
割込みによっては、他のステータス・レジスタと組み合わせて
使 う 場 合 も あ り ま す 。 MASK1 レ ジ ス タ の 次 の ビ ッ ト は 、
PHNOLOAD レジスタのステータス・ビットと組み合わせて機能
します。



ビット 0 (NLOAD)
ビット 1 (FNLOAD)
ビット 2 (VANLOAD)
MASK1 レジスタの次のビットは、PHSTATUS レジスタのステー
タス・ビットと組み合わせて機能します。



ビット 16 (SAG)
ビット 17 (OI)
ビット 18 (OV)
MASK1 レジスタの次のビットは、IPEAK レジスタと VPEAK レ
ジスタのステータス・ビットと組み合わせて機能します。


ビット 23 (PKI)
ビット 24 (PKV)
Rev. A
MASK0 レジスタの次のビットは、PHSIGN レジスタのステータ
ス・ビットと組み合わせて機能します。

ビット[6:8] (REVAPx)

ビット[10:12] (REVRPx)

ビット 9、ビット 13、ビット 18 (REVPSUMx)
STATUSx レジスタを読出し、これらのビットが 1 に設定され
ていると、このビットに対応するステータス・レジスタを直ち
に読出して、割込みを発生した相を見つけ、そのビットを 1 に
設定して STATUSx レジスタへ書き戻します。
MCU での割込みの使用
図 98 に、MCU を使用した ADE7880 割込みの推奨制御方法を説
明するタイミング図を示します。時間 t1 でIRQxラインがアクテ
ィブ・ローになり、ADE7880 内で 1 個または複数の割込みイベ
ントが発生したことを表示します。このタイミングで次に示す
ステップを実行します。
1.
2.
3.
4.
5.
IRQxピンを MCU の立下がりエッジ・トリガの外部割込み
へ接続します。
立下がりエッジを検出した場合、MCU が割込みサービス・
ルーチン(ISR)を開始するように設定します。
ISR に入ったら、グローバル割込みマスク・ビットを使っ
てすべての割込みをディスエーブルします。この時点で、
現在の ISR の実行中に発生する割込みイベントを検出でき
るように、MCU 外部割込みフラグをクリアすることができ
ます。
MCU 割込みフラグをクリアするとき、STATUSx (割込みス
テータス・レジスタ)の読出しを実行します。割込みステー
タス・レジスタ値を使って割込み原因を探して、該当する
動作を実行します。
同じ STATUSx 値を ADE7880 へ書き戻して、ステータス・
フラグをクリアし、IRQxラインをハイ・レベルへ戻します
(t2)。
ISR の実行中(t3)に後続の割込みイベントが発生すると、MCU の
外部割込みフラグが再度セットされて、そのイベントが記録さ
れます。
ISR から戻ると、グローバル割込みマスク・ビットがクリアさ
れ(同じ命令サイクルで)、外部割込みフラグにより、MCU は再
度 ISR に分岐します。この機能のために、MCU は外部割込みを
見落してしまうことはありません。
図 99 に、STATUSx レジスタのステータス・ビットが他のレジ
スタのビットと組み合わせて機能するときの推奨タイミング図
を示します。 IRQx ピンがアクティブ・ローになった場合、
STATUSx レジスタを読出し、これらのビットの内の 1 つが 1 の
場合、2 つ目のステータス・レジスタを直ちに読出して割込み
を発生した相を特定します。図 99 の名前 PHx は、レジスタ
PHSTATUS、IPEAK、VPEAK、または PHSIGN のいずれかを意
味します。次に、STATUSx に書き戻して、ステータス・フラグ
をクリアします。
－ 72/103 －
ADE7880
データシート
t1
t2
MCU
INTERRUPT
FLAG SET
t3
PROGRAM
SEQUENCE
JUMP
TO ISR
GLOBAL
INTERRUPT
MASK
CLEAR MCU
INTERRUPT
FLAG
READ
STATUSx
WRITE
BACK
STATUSx
ISR ACTION
(BASED ON STATUSx CONTENTS)
ISR RETURN
GLOBAL INTERRUPT
MASK RESET
JUMP
TO ISR
10193-073
IRQx
図 98.割込みの制御
t1
t2
t3
MCU
INTERRUPT
FLAG SET
PROGRAM
SEQUENCE
JUMP
TO ISR
GLOBAL
INTERRUPT
MASK
CLEAR MCU
INTERRUPT
FLAG
READ
STATUSx
WRITE
BACK
STATUSx
READ
PHx
ISR RETURN
ISR ACTION
JUMP
(BASED ON STATUSx CONTENTS) GLOBAL INTERRUPT TO ISR
MASK RESET
10193-074
IRQx
図 99.PHSTATUS、IPEAK、VPEAK、PHSIGN レジスタが関係するときの割込み制御
シリアル・インターフェース
ADE7880 は、フル・ライセンス取得済みの I2C インターフェー
ス、シリアル・ペリフェラル・インターフェース(SPI)、高速デ
ータ・キャプチャ・ポート(HSDC)の 3 種類のシリアル・ポー
ト・インターフェースを内蔵しています。SPI ピンは I2C ポート
と HSDC ポ ー ト の 幾 つ か の ピ ン と 共 用 さ れ て い る た め 、
ADE7880 では SPI ポートのみの使用と I2C ポートと HSDC ポー
トの組み合わせ使用の 2 通りの構成が可能です。
シリアル・インターフェースの選択
リセット後、HSDC ポートは常にディスエーブルされています。
パワーアップまたはハードウェア・リセットの後にSS/HAS ピン
を使って I2C ポートまたは SPI ポートを選択してください。 SS
/HSA ピンをハイ・レベルにすると、ADE7880 は I2C ポートを使
用します。新しいハードウェア・リセットが実行されるまでこ
の使用が続きます。パワーアップまたはハードウェア・リセッ
トの後に、SS/HSA ピンをハイ・レベルからロー・レベルへ 3 回
トグルすると、ADE7880 は SPI ポートを使用し、新しいハード
ウェア・リセットが実行されるまでこの使用が続きます。 SS
/HSA ピンのこの操作は、2 通りの方法で行うことができます。
1 つ目は、マスター・デバイス (すなわちマイクロコントロー
ラ)のSS/HSA ピンを通常の I/O ピンとして使い、このピンを 3
回トグルさせます。2 つ目は、特定の ADE7880 レジスタが配置
されていないアドレス空間 (例えば 8 ビット書込みが実行可能な
0xEBFF)へ SPI 書込み命令を 3 回実行します。これらの書込みに
より、SS/HSA ピンが 3 回トグルされます。関係する書込プロト
コルについては、SPI 書込み動作のセクションを参照してくだ
さい。
シリアル・ポートを選択した後、それをロックする必要があり
ます。これにより、アクティブ・ポートの使用は、PSM0 通常
モードでハードウェア・リセットが実行されるか、またはパワ
ーダウンまで続きます。I2C がアクティブ・シリアル・ポートの
場合、CONFIG2 レジスタのビット 1 (I2C_LOCK)に 1 を設定して
これをロックする必要があります。この時点から、ADE7880 は
SSピンのトグルを無視し、SPI ポートへ切り替えて SPI を使用す
ることができなくなります。SPI がアクティブ・シリアル・ポ
ートの場合、CONFIG2 レジスタへの任意の書込みでポートがロ
ックされます。この時点から、I2C ポートへ切り替えて I2C を使
用することができなくなります。固定した後は、ADE7880 で
PSMx 消費電力モードが変更されても選択したシリアル・ポート
が維持されます。
Rev. A
ADE7880 の機能には、複数の内蔵レジスタを使ってアクセスす
ることができます。これらのレジスタ値は、I2C または SPI イン
ターフェースを使って更新または読出しすることができます。
HSDC ポートは、相電圧と中性電流の瞬時値、および有効／無効
／皮相電力を表す最大 16 個のレジスタの状態を表示します。
通信の確認
ADE7880 は、I2C または SPI を経由する通信を確認する 3 個の
レジスタを内蔵しています。最後に正常に行われた通信の内容、
アドレス、データがそれぞれ LAST_OP (アドレス 0xEA01)、
LAST_ADD (アドレス 0xE9FE)、LAST_RWDATA の各レジスタ
に記録されています。LAST_RWDATA レジスタは、正常通信の
長さに応じて 3 つのアドレスを持ちます。
表 24.LAST_RWDATA レジスタのアドレス
Communication type
Address
8-Bit Read/Write
16-Bit Read/Write
24-Bit Read/Write
0xE7FD
0xE9FF
0xE5FF
ADE7880 との正常な各通信の後、直前にアクセスされたレジス
タ の ア ド レ ス が 16 ビ ッ ト LAST_ADD レ ジ ス タ ( ア ド レ ス
0xE9FE)に格納されます。このレジスタは、次の正常読出しま
たは書込みが完了するまで値を格納する読出し専用レジスタで
す。 LAST_OP レジスタ (アドレス 0xEA01)は命令内容を格納し
ます。すなわち、読出しまたは書込みのいずれが実行されたか
を表示します。直前動作が書込みの場合、LAST_OP レジスタは
値 0xCA を格納します。直前動作が読出しの場合、LAST_OP レ
ジスタは値 0x35 を格納します。LAST_RWDATA レジスタは、
レジスタに対して行った書込または読出のデータを格納します。
異常な読出しまたは書込み命令はこれらのレジスタに反映され
ません。
LAST_OP、LAST_ADD、LAST_RWDATA の各レジスタを読出
すとき、レジスタ値は元のレジスタに保存されません。
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ADE7880
データシート
I2C 互換インターフェース
I2C の書込み動作
ADE7880 は、フル・ライセンス取得済みの I2C インターフェー
スをサポートしています。I2C インターフェースは、フル・ハー
ドウェア・スレーブとして組み込まれています。SDA はデータ
I/O ピンで、SCL はシリアル・クロックです。これらの 2 本のピ
ンは、内蔵 SPI インターフェースの MOSI ピンおよび SCLK ピン
と共用されています。このインターフェースでサポートしてい
る最大シリアル・クロック周波数は 400 kHz です。
ADE7880 の I2C インターフェースを使用する書込み動作は、マ
スターがスタート条件を発生したときに開始され、ADE7880 の
アドレスを表す 1 バイト、それに続くターゲット・レジスタの
16 ビット・アドレスとレジスタ値から構成されています。
データ転送に使用する 2 本のピン(SDA と SCL)は、マルチマスタ
ー・システムで調停を可能にするワイヤーAND 接続のフォーマ
ットで構成されています。
START
I2C システムの転送シーケンスは、バスのアイドル時にスタート
条件を発生して転送を開始させるマスター・デバイスにより構
成されています。マスターは、初期アドレス転送でスレーブ・
デバイスのアドレスとデータ転送方向を送信します。スレーブ
がアクノリッジすると、データ転送が開始されます。転送はマ
スターがストップ条件を発行するまで続いて、バスがアイドル
状態になります。
15
8
7
0
31
24
23
16
15
8
7
STOP
アドレス・バイトの上位 7 ビットは、ADE7880 のアドレスを構
成し、値は 0111000b です。アドレス・バイトのビット 0 は
read/writeビットです。これは書込み動作であるため、このビッ
トは 0 にクリアされています。したがって書込み動作の先頭バ
イトは 0x70 になります。各バイトを受信した後、ADE7880 は
アクノリッジを発生します。レジスタ長は 8 ビット、16 ビット、
または 32 ビットが可能であるため、レジスタの最終ビットを送
信し、ADE7880 が転送をアクノリッジした後、マスターはスト
ップ条件を発生します。アドレスとレジスタ値は MSB ファース
トで送信されます。I2C 書込み動作の詳細については、図 100 を
参照してください。
0
ACK GENERATED
BY ADE7880
図 100.32 ビット・レジスタへの I2C 書込動作
Rev. A
－ 74/103 －
BYTE 0 (LESS
SIGNIFICANT) OF
REGISTER
10193-075
BYTE 1 OF REGISTER
ACK
BYTE 2 OF REGISTER
ACK
BYTE 3 (MOST
SIGNIFICANT)
OF REGISTER
ACK
LESS SIGNIFICANT
8 BITS OF REGISTER
ADDRESS
ACK
ACK
MOST SIGNIFICANT
8 BITS OF REGISTER
ADDRESS
ACK
S
SLAVE ADDRESS
ACK
S 0 1 1 1 0 0 0 0
ADE7880
データシート
I2C の読出し動作
マスターが新しいスタート条件とそれに続くアドレス・バイト
を発生したときに次のステージが開始されます。このアドレ
ス・バイトの上位 7 ビットは、ADE7880 のアドレスを構成し、
値は 0111000b です。アドレス・バイトのビット 0 は read/writeビ
ットです。これは読出し動作であるため、このビットは 1 にさ
れます。したがって読出し動作の先頭バイトは 0x71 になります。
このバイトを受信した後、ADE7880 はアクノリッジを発生しま
す。次に、ADE7880 はレジスタ値を送信し、8 ビットを受信す
るごとに、マスターはアクノリッジを発生します。すべてのバ
イトは MSB ファーストで送信されます。レジスタ長は 8 ビット、
16 ビット、または 32 ビットが可能であるため、レジスタの最終
ビットを受信した後、マスターはアクノリッジしないで、スト
ップ条件を発生します。
ADE7880 の I2C インターフェースを使用する読出し動作は 2 ス
テージで実行されます。最初のステージでは、レジスタ・アド
レスに対するポインタを設定します。次のステージで、レジス
タ値を読出します。
START
図 101 に示すように、最初のステージはマスターがスタート条
件を発生したときに開始され、ADE7880 のアドレスを表す 1 バ
イトと、これに続くターゲット・レジスタの 16 ビット・アドレ
スで構成されています。ADE7880 は各バイトを受信するごとに
アクノリッジします。アドレス・バイトは書込み動作のアドレ
ス・バイトと同じで、値は 0x70 です(詳細については、I2C の書
込み動作のセクションを参照してください)。レジスタ・アドレ
スの最終バイトが送信され、ADE7880 がアクノリッジした後に、
15
8
7
0
LESS SIGNIFICANT
8 BITS OF REGISTER
ADDRESS
ACK
MOST SIGNIFICANT
8 BITS OF REGISTER
ADDRESS
ACK
SLAVE ADDRESS
ACK
S 0 1 1 1 0 0 0 0
1
1
0
0
0 1
ACK
SLAVE ADDRESS
BYTE 3
(MOST SIGNIFICANT)
OF REGISTER
7
8
0
BYTE 2 OF
REGISTER
BYTE 1 OF
REGISTER
STOP
15
16
S
BYTE 0
(LESS SIGNIFICANT)
OF REGISTER
10193-076
1
23
ACK
0
24
ACK
S
31
ACK
START
ACKNOWLEDGE
GENERATED BY
MASTER
NOACK
ACK GENERATED
BY ADE7880
ACK GENERATED
BY ADE7880
START
図 101.32 ビット・レジスタに対する I2C 読出し動作
15
8
7
0
LESS SIGNIFICANT
8 BITS OF REGISTER
ADDRESS
ACK
MOST SIGNIFICANT
8 BITS OF REGISTER
ADDRESS
ACK
SLAVE ADDRESS
ACK
S 0 1 1 1 0 0 0 0
BYTE 3
(MOST SIGNIFICANT)
OF REGISTER 0
BYTE 0
(LESS SIGNIFICANT)
OF REGISTER 0
BYTE 3
(MOST SIGNIFICANT)
OF REGISTER 1
ACK GENERATED
BY ADE7880
図 102.32 ビット高調波計算レジスタに対する I2C 読出し動作
Rev. A
0
STOP
7
ACK
24
S
BYTE 0
(LESS SIGNIFICANT)
OF REGISTER n
10193-077
SLAVE ADDRESS
31
0
ACK
S 0 1 1 1 0 0 0 1
7
24
ACK
31
ACK
START
ACKNOWLEDGE
GENERATED BY
MASTER
NOACK
ACK GENERATED
BY ADE7880
－ 75/103 －
ADE7880
データシート
高調波計算結果を格納するレジスタは 0xE880 から開始されるア
ドレスに配置され、すべて 32 ビット幅です。これらのレジスタ
は 1 回に 1 レジスタを(詳細については、I2C の読出し動作のセ
クション参照)、またはバースト・モードで 1 回に複数の連続レ
ジスタを読出す 2 通りの方法で読出すことができます。このバ
ースト・モードは 2 ステージで実行されます。図 102 に示すよ
うに、最初のステージはレジスタ・アドレスに対するポインタ
を設定するため、1 個のレジスタのみを読出すとき実行する最
初のステージと同じです。次のステージで、レジスタ値を読出
します。2 番目のステージはマスターが新しいスタート条件を
発生したとき開始され、その後にアドレス・バイトが続き、こ
れはシングル・レジスタを読出すときのアドレス・バイト 0x71
と同じです。このバイトを受信した後、ADE7880 はアクノリッ
ジを発生します。次に、ADE7880 はポインタの場所にある先頭
レジスタ値を送信し、8 ビットを受信するごとに、マスターは
アクノリッジを発生します。すべてのバイトは MSB ファースト
で送信されます。先頭レジスタのバイトが送信された後、マス
ターが最終バイトをアクノリッジすると、ADE7880 はポインタ
を 1 ロケーションだけインクリメントさせて次のレジスタへ進
み、MSB ファーストでバイトごとの送信を開始します。マスタ
ーが最終バイトをアクノリッジすると、ADE7880 はポインタを
再度インクリメントして、次のレジスタからのデータを送信し
始めます。この動作は、マスターがレジスタの最終バイトでア
クノリッジの発生を止めて、ストップ条件を発生するまで続きま
す。0xE89F (高調波計算レジスタの最終ロケーション)より上の
ロケーションを使用しないことが推奨されます。
SPI 互換インターフェース
ADE7880 の SPI は常に通信でスレーブであり、SCLK/SCL、
MOSI/SDA、MISO/HSD、SS/HSA の 4 本の共用ピンから構成さ
れています。SPI 互換インターフェースで使用される機能は、
SCLK、MOSI、MISO、 SS です。データ転送のシリアル・クロ
ックは、SCLK ロジック入力に入力されます。すべてのデータ
転送動作は、シリアル・クロックに同期化されます。データは
ADE7880 の MOSI ロジック入力に SCLK の立下がりエッジでシ
フト入力され、ADE7880 はこれを SCLK の立上がりエッジでサ
ンプルします。データは ADE7880 の MISO ロジック出力から
SCLK の立下がりエッジでシフト出力され、マスター・デバイ
スは SCLK の立上がりエッジでこれをサンプルすることができ
ます。ワードの最上位ビットを先頭にして、シフト入出力され
ます。このインターフェースでサポートしている最大シリア
ル・クロック周波数は 2.5 MHz です。ADE7880 から送信される
データがない場合、MISO は高インピーダンス状態を維持します。
ADE7880 SPI と SPI インターフェースを使用するマスター・デ
バイスとの間の接続については、図 103 を参照してください。
Rev. A
SSロジック入力は、チップ・セレクト入力です。この入力は、
複数デバイスでシリアル・バスを共用する際に使います。デー
タ転送動作が完了するまでSS入力をロー・レベルに駆動してく
ださい。データ転送動作中にSSをハイ・レベルにすると、転送
が中止されて、シリアル・バスは高インピーダンス状態になり
ます。SSロジック入力をロー・レベルに戻すと、新しい転送を
開始することができますが、データ転送が完了する前に中止さ
せると、アクセスされたレジスタの状態が保証されないため、
レジスタに書込を行うごとに、値をリードバックして確認する
必要があります。このプロトコルは、I2C インターフェースで使
用されるプロトコルと同じです。
ADE7880
SPI DEVICE
MOSI
MOSI
MISO
MISO
SCLK
SCK
SS
SS
10193-078
高調波計算レジスタに対する I2C 読出し動作
図 103.ADE7880 SPI と SPI デバイスとの接続
SPI 読出し動作
ADE7880 の SPI インターフェースを使用する読出し動作は、マ
スターがSS/HSA ピンをロー・レベルに設定したときに開始され、
MOSI ライン上に ADE7880 のアドレスを表す 1 バイトの送信を
開始します。マスターは MOSI ライン上にデータを設定し、
SCLK の最初のハイ・レベルからロー・レベルへの変化で開始さ
れます。ADE7880 の SPI は、SCLK のロー・レベルからハイ・
レベルへの変化でデータをサンプルします。アドレス・バイト
の上位 7 ビットは任意の値が可能ですが、一般的なプログラミ
ング手法として、0111000b (I2C プロトコルで使用された 7 ビッ
ト)と異なる値を採用します。アドレス・バイトのビット 0
(read/write)は、読出し動作に対して 1 に設定する必要がありま
す。次に、マスターは読出し対象レジスタの 16 ビット・アドレ
スを送信します。ADE7880 がレジスタ・アドレスの最終ビット
を SCLK のロー・レベルからハイ・レベルへの変化で受信した
後、次の SCLK のハイ・レベルからロー・レベルへの変化でレ
ジスタ値を MISO ラインへ送信し始めます。このため、マスタ
ーは SCLK のロー・レベルからハイ・レベルへの変化でデータ
をサンプルすることができます。マスターが最終ビットを受信
した後、SSラインと SCLK ラインをハイ・レベルにして、通信
を終了させます。データ・ライン、MOSI、MISO、は高インピ
ーダンス状態になります。SPI 読出し動作の詳細については、
図 104 を参照してください。
－ 76/103 －
ADE7880
データシート
SS
SCLK
15 14
0 0 0 0 0 0 0 1
REGISTER ADDRESS
31 30
MISO
1 0
10193-079
MOSI
1 0
REGISTER VALUE
図 104.32 ビット・レジスタに対する SPI 読出し動作
SS
SCLK
0 0 0 0 0 0 0 1
REGISTER
ADDRESS
31
0
REGISTER 0
VALUE
MISO
31
0
REGISTER n
VALUE
10193-080
MOSI
図 105.32 ビット高調波計算レジスタに対する SPI 読出し動作
高調波計算レジスタに対する SPI 読出し動作
高調波計算結果を格納するレジスタは 0xE880 から開始されるア
ドレスに配置され、すべて 32 ビット幅です。これらのレジスタ
は 1 回に 1 レジスタを(詳細については、SPI 読出し動作のセク
ション参照)、またはバースト・モードで 1 回に複数の連続レジ
スタを読出す 2 通りの方法で読出すことができます。バース
ト・モードは、マスターがSS/HSA ピンをロー・レベルに設定し
たとき開始され、ADE7880 のアドレスを表す 1 バイトを MOSI
ラインへ送信し始めます。このアドレスは、1 個だけのレジス
タを読出す際に使用した同じアドレス・バイトです。マスター
は MOSI ライン上にデータを設定し、SCLK の最初のハイ・レベ
ルからロー・レベルへの変化で開始されます。ADE7880 の SPI
は、SCLK のロー・レベルからハイ・レベルへの変化でデータ
をサンプルします。次に、マスターは読出し対象の先頭高調波
計算レジスタの 16 ビット・アドレスを送信します。ADE7880
がレジスタ・アドレスの最終ビットを SCLK のロー・レベルか
らハイ・レベルへの変化で受信した後、次の SCLK のハイ・レ
ベルからロー・レベルへの変化でレジスタ値を MISO ラインへ
送信し始めます。このため、マスターは SCLK のロー・レベル
からハイ・レベルへの変化でデータをサンプルすることができ
ます。マスターが先頭レジスタの最終ビットを受信した後、
ADE7880 は次のロケーションにある高調波計算レジスタを送信
し、マスターがSSラインと SCLK ラインをハイ・レベルに設定
して通信を終了させるまで、同様に送信を続けます。データ・
Rev. A
ライン、MOSI、MISO、は高インピーダンス状態になります。
高調波計算レジスタに対する SPI 読出し動作の詳細については、
図 105 を参照してください。
SPI 書込み動作
ADE7880 の SPI インターフェースを使用する書込動作は、マス
ターがSS/HSA ピンをロー・レベルに設定したときに開始され、
MOSI ライン上に ADE7880 のアドレスを表す 1 バイトを送信し
て開始します。マスターは MOSI ライン上にデータを設定し、
SCLK の最初のハイ・レベルからロー・レベルへの変化で開始さ
れます。ADE7880 の SPI は、SCLK のロー・レベルからハイ・
レベルへの変化でデータをサンプルします。アドレス・バイト
の上位 7 ビットは任意の値が可能ですが、一般的なプログラミ
ング手法として、0111000b (I2C プロトコルで使用された 7 ビッ
ト)と異なる値を採用します。アドレス・バイトのビット 0
(read/write)は、書込み動作に対して 0 に設定する必要がありま
す。次に、マスターは書込対象レジスタの 16 ビット・アドレス
と、そのレジスタの 32 ビット、16 ビット、または 8 ビットの
値を SCLK サイクルの欠落なしで送信します。最終ビットを送
信した後、マスターは SCLK サイクルの終わりに SS ラインと
SCLK ラインをハイ・レベルに設定して通信を終了させます。
データ・ライン、MOSI、MISO、は高インピーダンス状態にな
ります。SPI 書込み動作の詳細については、図 106 を参照してく
ださい。
－ 77/103 －
ADE7880
データシート
SS
SCLK
MOSI
0 0 0 0 0 0 0 0
REGISTER ADDRESS
1 0
REGISTER VALUE
10193-081
1 0 31 30
15 14
図 106.32 ビット・レジスタに対する SPI 書込み動作
HSDC インターフェース
デフォルトで、高速データ・キャプチャ(HSDC)インターフェー
スはディスエーブルされています。このインターフェースは、
ADE7880 が I2C インターフェースに設定されている場合にのみ
使用することができます。ADE7880 の SPI インターフェースは、
HSDC と同時に使用することはできません。
CONFIG レジスタのビット 6 (HSDCEN)が 1 に設定されると
HSDC が起動されます。ビット HSDCEN が 0 (デフォルト値)に
クリアされると、HSDC インターフェースがディスエーブルさ
れます。SPI の使用時にビット HSDCEN に 1 を設定しても、無
視されます。HSDC は、最大 16 個の 32 ビット・ワードを外部
デバイス(通常マイクロプロセッサまたは DSP)へ送信するため
のインターフェースです。このワードは、相電流、相電圧、中
性電流の瞬時値、有効／無効／皮相電力を表します。送信される
レジスタには、IAWV、VAWV、IBWV、VBWV、ICWV、VCWV、
AVA 、 INWV 、 BVA 、 CVA 、 AWATT 、 BWATT 、 CWATT 、
AFVAR、BFVAR、CFVAR が含まれます。これら全てのレジス
タは、32 ビットに符号拡張された 24 ビット・レジスタです(詳
細については、図 44 参照)。
HSDC は、SPI または同様のインターフェースにインターフェー
スすることができます。HSDC は常に通信マスターであり、
HSA、HSD、HSCLK の 3 本のピンで構成されています。HSA
はセレクト信号です。この信号はワードの送信中アクティブ・
ローまたはハイを維持し、通常、スレーブのセレクト・ピンに
接続されます。HSD はデータをスレーブへ送信し、通常、スレ
ーブのデータ入力ピンに接続されます。HSCLK は ADE7880 か
ら発生されるシリアル・クロック・ラインで、通常、スレーブ
の シ リ ア ル ・ ク ロ ッ ク 入 力 に 接 続 さ れ ま す 。 図 107 に 、
ADE7880 HSDC と SPI インターフェースを内蔵するスレーブ・
デバイスとの間の接続を示します。
HSD
HSCLK
HSA
SPI DEVICE
MISO
SCK
SS
10193-082
ADE7880
図 107.ADE7880 の HSDC と SPI との接続
HSDC 通信は HSDC_CFG レジスタにより制御されます(表 52 参
照)。HSDC_CFG レジスタに所望の値を設定した後に、CONFIG
レジスタのビット 6 (HSDCEN)を使ってポートをイネーブルする
ことが推奨されます。この方法では、HSDC ポートに属する種々
のピンの状態が所望の HSDC 動作と矛盾するレベルになること
はありません。ハードウェア・リセットまたはパワーアップ後に、
MISO/HSD ピンとSS/HSA ピンがハイ・レベルに設定されます。
Rev. A
HSDC_CFG レジスタのビット 0 (HCLK)が、HSDC 通信のシリア
ル・クロック周波数を決定します。HCLK に 0 (デフォルト値)を
設定すると、クロック周波数は 8 MHz になります。HCLK に 1 を
設定すると、クロック周波数は 4 MHz になります。データの各
ビットは、HSCLK のハイ・レベルからロー・レベルへの各変化
で送信されます。HSDC からのデータを受信するスレーブ・デ
バイスは、HSCLK のロー・レベルからハイ・レベルへの各変化
で HSD ラインをサンプルします。
ワードは、32 ビット・パッケージまたは 8 ビット・パッケージ
として送信することができます。HSDC_CFG レジスタのビット 1
(HSIZE)が 0 (デフォルト値)のとき、ワードは 32 ビット・パッケ
ージとして送信されます。ビット HSIZE が 1 のとき、各レジスタ
は 8 ビット・パッケージとして送信されます。HSDC インターフ
ェースは、ワードを MSB ファーストで送信します。
ビット 2 (HGAP) = 1 のとき、パッケージ間に HSCLK で 7 サイ
クル分のギャップを挿入します。ビット HGAP = 0 (デフォルト
値)のとき、パッケージ間にギャップは挿入されないため、通信
時間は最短になります。この場合、HSIZE は通信に影響を与え
ることがなく、データビットは HSCLK のハイ・レベルからロ
ー・レベルへの各変化で HSD ラインへ出力されます。
ビット[4:3] (HXFER[1:0])は、送信するワード数を決定します。
HXFER[1:0] = 00 (デフォルト値)のとき、16 ワードすべてが送
信されます。HXFER[1:0] = 01 のとき、相電流、中性電流、相電
圧 の瞬時値を 表 す ワードのみが、 IAWV 、 VAWV 、 IBWV、
VBWV、ICWV、VCWV、1 個の 32 ビット・ワード (常に INWV
に一致)の順で送信されます。HXFER[1:0] = 10 のとき、相電力の
瞬 時 値 の み が 、 AVA 、 BVA 、 CVA 、 AWATT 、 BWATT 、
CWATT 、 AFVAR 、 BFVAR 、 CFVAR の 順 に 送 信 さ れ ま す 。
HXFER[1:0]の値 11 は予約済みであり、この値を書込むことは 00
(デフォルト値)を書込むことと等価です。
ビット 5 (HSAPOL)は、通信時のSS/HSA ピンの HSA 機能の極性
を決定します。HSAPOL = 0 (デフォルト値)のとき、通信時に
HSA はアクティブ・ローになります。これは、非通信時に HSA
はハイ・レベルを維持することを意味します。通信実行中、32
ビットまたは 8 ビット・パッケージを転送しているとき HSA は
ロー・レベルになり、ギャップのときにはハイ・レベルになり
ます。HSAPOL = 1 のとき、SS/HSA ピンの HSA 機能は通信中
アクティブ・ハイになります。これは、非通信時に HSA はロ
ー・レベルを維持することを意味します。通信実行中、32 ビッ
トまたは 8 ビット・パッケージを転送しているとき HSA はハ
イ・レベルになり、ギャップのときにはロー・レベルになりま
す。
HSDC_CFG レジスタのビット[7:6]は予約済みです。これらのビ
ットに書込まれる値は、HSDC 動作に影響を与えることはあり
ません。
－ 78/103 －
ADE7880
データシート
図 108 に、HGAP = 0、HXFER[1:0] = 00、HSAPOL = 0 のときの
HSDC 転送プロトコルを示します。HSDC インターフェースは
データビットを HSCLK のハイ・レベルからロー・レベルへの
各変化で HSD ラインに出力し、ビット HSIZE の値には無関係
であることに注意してください。
HSDC_CFG レジスタと HCLK、HSIZE、HGAP、HXFER[1:0]、
HSAPOL の各ビットの説明については表 52 を参照してください。
表 25 に、すべての HSDC_CFG レジスタ設定に対して HSDC デ
ータ転送実行に要する時間の一覧を示します。設定によっては、
転送時間が 125 μs (8 kHz)の波形サンプル・レジスタ更新レート
より小さい場合があります。これは、HSDC ポートが各サンプ
リング・サイクルでデータを送信することを意味します。転送
時間が 125 μs より大きくなる設定では、HSDC ポートが 8 kHz
サンプリング・サイクルの、連続する最初の 2 サイクル間だけ
でデータを送信します。これは、各レジスタを 4 kHz の実効レ
ートで送信することを意味します。
図 109 に、HSIZE = 0、HGAP = 1、HXFER[1:0] = 00、HSAPOL
= 0 のときの HSDC 転送プロトコルを示します。HSDC インター
フェースは HSCLK で 7 サイクル分のギャップを各 32 ビット・
ワード間に挿入することに注意してください。
図 110 に、HSIZE = 1、HGAP = 1、HXFER[1:0] = 00、HSAPOL
= 0 のときの HSDC 転送プロトコルを示します。HSDC インター
フェースは HSCLK で 7 サイクル分のギャップを各 8 ビット・
ワード間に挿入することに注意してください。
表 25.様々な HSDC 設定に対する通信時間
HXFER[1:0]
HGAP
HSIZE1
HCLK
Communication Time (µs)
00
00
00
00
00
00
01
01
01
01
01
01
10
10
10
10
10
10
0
0
1
1
1
1
0
0
1
1
1
1
0
0
1
1
1
1
N/A
N/A
0
0
1
1
N/A
N/A
0
0
1
1
N/A
N/A
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
64
128
77.125
154.25
119.25
238.25
28
56
33.25
66.5
51.625
103.25
36
72
43
86
66.625
133.25
1
N/A は該当なし。
HSCLK
31
0 31
IAVW (32-BIT)
0 31
VAWV (32-BIT)
0
IBWV (32-BIT)
31
0
CFVAR (32-BIT)
10193-083
HSD
HSA
図 108.HGAP = 0、HXFER[1:0] = 00、HSAPOL = 0 のときの HSDC 通信、HSIZE は無関係
Rev. A
－ 79/103 －
ADE7880
データシート
HSCLK
31
0
IAVW (32-BIT)
31
7 HCLK
CYCLES
0
VAWV (32-BIT)
31
0
31
IBWV (32-BIT)
7 HCLK
CYCLES
0
CFVAR (32-BIT)
10193-084
HSDATA
HSA
図 109.HSIZE = 0、HGAP = 1、HXFER[1:0] = 00、HSAPOL = 0 のときの HSDC 通信
HSCLK
31
24
IAVW (BYTE 3)
23
7 HCLK
CYCLES
16
IAVW (BYTE 2)
15
7 HCLK
CYCLES
8
IAVW (BYTE 1)
7
0
CFVAR (BYTE 0)
10193-085
HSDATA
HSA
図 110.HSIZE = 1、HGAP = 1、HXFER[1:0] = 00、HSAPOL = 0 のときの HSDC 通信
電力量計としての ADE7880 のクイック・セット
アップ
電力量計は通常、公称電流 In、公称電圧 Vn、公称周波数 fn、メ
ータ定数 MC で特徴付けられます。
5.
式 26、式 37、式 44、式 22、式 42 に基づいて、それぞれ
WTHR、VARTHR、VATHR、VLEVEL、VNOM の各レジ
スタを初期化します。
6.
アドレス 0xE7FE の内部 8 ビット・レジスタに 0xAD を書
込み、続いてアドレス 0xE7E3 の内部 8 ビット・レジスタ
に 0x80 を書込んで、データ・メモリ RAM 保護機能をイネ
ーブルします。
7.
Run = 1 を設定して DSP を起動します。
ADE7880 を迅速にセットアップするときは、次のステップを実
行してください。
1.
2.
相電流チャンネル、相電圧チャンネル、中性電流チャンネ
ルの PGA ゲインを選択します。すなわち、ゲイン・レジス
タのビット[2:0] (PGA1)、ビット[5:3] (PGA2)、ビット[8:6]
(PGA3)を設定します。
Rogowski コイルを使用する場合、相電流チャンネルまたは
中性電流チャンネルのデジタル積分器をイネーブルします。
す な わ ち 、 CONFIG レ ジ ス タ の ビ ッ ト 0 (INTEN) と
CONFIG3 レジスタのビット 3 (ININTEN)を設定します。
3.
fn = 60 Hz の場 合 、 COMPMODE レ ジス タの ビ ッ ト 14
(SELFREQ)に 1 を設定します。
4.
式 49 に基づいて CF1DEN、CF2DEN、CF3DEN の各レジス
タを初期化します。
Rev. A
ADE7880 高調波計算のクイック・セットアップについては、高
調波計算の推奨制御方法のセクションを参照してください。
ADE7880 評価用ボード
ADE7880 構成の評価用ボードを提供しています。詳細について
は、www.analog.com/jp/ADE7880 をご覧ください。
チップ・バージョン
レジスタ指定のバージョンはチップのバージョンを表します。
このレジスタは、8 ビットの読出し専用レジスタでアドレス
0xE707 に配置されています。
－ 80/103 －
ADE7880
データシート
シリコン・アノーマリ
このアノーマリ・リストには、バージョン・レジスタ (アドレス 0xE707) = 1 で識別された ADE7880 シリコンでの既知の問題を記載してあり
ます。
アナログ・デバイセズは、将来のシリコン・レビジョンで、シリコン機能を継続的に改善する方針です。ここに記載する推奨対策を実施
することにより、これらの将来シリコン・レビジョンがユーザーの現在のソフトウェア／システムとの互換性を維持できるようにアナロ
グ・デバイセズは努力いたします。
ADE7880 の機能問題
シリコン・
レビジョン
識別子
チップ・マーキング
シリコン・ステータス
アノーマリ・シート
問題レポート番号
Version = 1
ADE7880ACPZ
Preliminary
Rev. A
4 (er001, er002, er003, er004)
機能問題
表 26.LAST_ADD レジスタが SPI モードで高調波計算レジスタの正しくない値を表示する[er001、Version = 1 Silicon]
背景
SPI または I2C 通信を使用して ADE7880 レジスタを読出すと、アドレスが LAST_ADD レジスタへ格納される。
問題
SPI 通信を使ってアドレス 0xE880～アドレス 0xE89F に配置された高調波計算レジスタを読出すと、LAST_ADD レジスタに 1
だけインクリメントされたレジスタ・アドレスが格納される。I2C 通信を使う場合、この問題はありません。
対策
アドレス 0xE880～アドレス 0xE89F に配置されたレジスタの 1 つを SPI 通信を使って読出した後に LAST_ADD レジスタを読出
す場合、1 を減算して正しいアドレスに戻してください。
関連する問題
なし。
表 27.最適精度性能を得るため、内部設定の変更が必要[er002、Version = 1 Silicon]
背景
内部デフォルト設定が ADE7880 の最適精度性能を提供。
問題
別の設定を使用した場合に、精度性能を向上できることが判明。
対策
この内部レジスタの新しい設定をイネーブルするため、次に示す連続 3 回の書込み動作を実行してください。
先ず、8 ビット・ロケーションへ書込み動作を行います。0xAD をアドレス 0xE7FE へ書込みます。
2 番目の書込み動作を 16 ビット・ロケーションへ行います。0x3BD をアドレス 0xE90C へ書込みます。
3 番目の書込み動作を 8 ビット・ロケーションへ行います。0x00 をアドレス 0xE7EF へ書込みます。
書込み動作は連続して実行し、間には読み書き動作を含まないようにする必要があります。値が正しくキャプチャされたこと
の確認として、アドレス 0xE90C のシンプルな 16 ビット読出しで値 0x3BD を表示させる必要があります。
関連する問題
なし。
表 28.C 相電圧データ・パスでハイパス・フィルタをディスエーブルできない[er003、Version = 1 Silicon]
背景
CONFIG3 レジスタのビット 0 (HPFEN)が 0 のとき、相電流、中性電流、相電圧の各データ・パス内のすべてのハイパス・フィ
ルタ(HPF)がディスエーブルされます(電流チャンネル HPF と電圧チャンネル HPF の詳細については、ADE7880 データシートを
参照してください)。
問題
ビット HPFEN の状態と無関係に、C 相電圧データ・パスの HPF がイネーブルされたままになる。
対策
対策はありません。
関連する問題
なし。
Rev. A
－ 81/103 －
ADE7880
データシート
表 29.無負荷状態が規定通りに機能しない[er004、Version = 1 Silicon]
背景
総合有効電力無負荷では、総合有効電力量と皮相電力量を使用して無負荷状態を発生させます。総合有効電力量または皮相電
力量がそれぞれ APNOLOAD および VANOLOAD の符号なし 16 ビット・レジスタで指定された時間の間積算されない場合、無
負荷状態が発生し、その相の総合有効電力量が積算されず、総合有効電力量に基づいて CF パルスも発生されません。基本波有
効と無効電力無負荷では基本波有効電力量と基本波無効電力量を使用して無負荷状態を発生させます。基本波有効電力量も基
本波無効電力量も対応する APNOLOAD と VARNOLOAD 符号なし 16 ビット・レジスタで指定される時間積算されない場合、
無負荷状態が発生して、その相の基本波有効電力量と基本波無効電力量が積算されず、基本波有効電力量と基本波無効電力量
に基づいて CF パルスも発生されません。
問題
相 x (x = A、B、C)の総合有効電力量が APNOLOAD より小さく、かつ皮相電力量が VANOLOAD より大きい場合、無負荷状態
は発生しない必要があります。CF パルスの発生が続いても、STATUS1 レジスタと PHNOLOAD レジスタのビット 0 (NLOAD)
とビット[2:0] (NLPHASE)が 0 にクリアされたままで無負荷状態でないことを表示し、xWATTHR レジスタは電力量の積算を停
止することが観測されました。基本波有効電力量無負荷は、基本波無効電力量無負荷と無関係に機能することが観測されまし
た。例えば、基本波有効電力量が APNOLOAD を下回り、かつ基本波無効電力量が VARNOLOAD を上回る場合、相は無負荷状
態でないため、両電力量の積算は継続する必要があります。 これに対して、相基本波有効電力量に基づいて CF パルスが発生
されず、基本波無効電力量に基づいて CF パルスが発生されている間に FWATTHR レジスタがブロックされます。したがっ
て、FVARHR レジスタの積算が続き、STATUS1 レジスタのビット 1 (FNLOAD)と PHNOLOAD レジスタのビット[5:3]
(FNLPHASE)が 0 クリアされます。
対策
両無負荷状態は APNOLOAD スレッショールドを使うため、両問題に対する対策は次のようになります。

APNOLOAD と VARNOLOAD を 0 クリアします。

VANOLOAD に所望の値を設定します。
相 x (x = A、B、C)の皮相電力量が VANOLOAD を下回ると、PHNOLOAD のビット[2:0] (VANLPHASE)の 1 つと一緒に
STATUS1 のビット 2 (VANLOAD)が 1 に設定されます。次に、APNOLOAD と VARNOLOAD を VANOLOAD に一致させます。
相 x (x = A、B、C)の総合有効電力量が無負荷状態になります。

CF パルスが停止します。

STATUS1 レジスタのビット 0 (NLOAD)が 1 に設定されます。

PHNOLOAD レジスタのビット[2:0] (NLPHASE[2:0])の 1 つが 1 に設定されます。

xWATTHR レジスタが電力量の積算を停止します。
相 x (x = A、B、C)の基本波有効電力量と基本波無効電力量が無負荷状態になります。
関連する問題

CF パルスが停止します。

STATUS1 レジスタのビット 1 (FNLOAD)が 1 に設定されます。

PHNOLOAD レジスタのビット[5:3] (FNLPHASE[2:0])の 1 つが 1 に設定されます。

xFWATTHR レジスタと xVARHR レジスタが電力量の積算を停止します。
なし。
セクション 1. ADE7880 の機能上の問題
参照番号
説明
ステータス
er001
SPI モードの高調波計算レジスタに対して LAST_ADD レジスタが正しくない値を表示する。
確認済み
er002
最適精度性能を得るため、内部設定を変更する必要がある。
確認済み
er003
C 相電圧データ・パスでハイパス・フィルタをディスエーブルできない。
確認済み
er004
無負荷状態が規定通りに機能しない。
確認済み
Rev. A
－ 82/103 －
ADE7880
データシート
レジスタの一覧
表 30.DSP データ・メモリ RAM に配置されたレジスタ
ビット長 通信時のビット長2
24
32 ZPSE
タイプ3
S
デフォルト値
0x000000
説明
A 相電流ゲインの調整。
R/W
24
32 ZPSE
S
0x000000
A 相電圧ゲインの調整。
R/W
24
32 ZPSE
S
0x000000
B 相電流ゲインの調整。
R/W1
R/W
アドレス
0x4380
レジスタ名
AIGAIN
0x4381
AVGAIN
0x4382
BIGAIN
0x4383
BVGAIN
R/W
24
32 ZPSE
S
0x000000
B 相電圧ゲインの調整。
0x4384
CIGAIN
R/W
24
32 ZPSE
S
0x000000
C 相電流ゲインの調整。
0x4385
CVGAIN
R/W
24
32 ZPSE
S
0x000000
C 相電圧ゲインの調整。
0x4386
NIGAIN
R/W
24
32 ZPSE
S
0x000000
中性電流ゲインの調整。
0x4387
予約済み
R/W
24
32 ZPSE
S
0x000000
正常動作のためには、このロケーションに書込
まないでください。
0x4388
DICOEFF
R/W
24
32 ZPSE
S
0x0000000
デジタル積分器アルゴリズムで使用するレジス
タ。積分器をターンオンする場合、0xFF8000
に設定する必要があります。実際には、
0xFFF8000 として送信されます。
0x4389
APGAIN
R/W
24
32 ZPSE
S
0x000000
A 相電力ゲインの調整。
0x438A
AWATTOS
R/W
24
32 ZPSE
S
0x000000
A 相総合有効電力オフセットの調整。
0x438B
BPGAIN
R/W
24
32 ZPSE
S
0x000000
B 相電力ゲインの調整。
0x438C
BWATTOS
R/W
24
32 ZPSE
S
0x000000
B 相総合有効電力オフセットの調整。
0x438D
CPGAIN
R/W
24
32 ZPSE
S
0x000000
C 相電力ゲインの調整。
0x438E
CWATTOS
R/W
24
32 ZPSE
S
0x000000
C 相総合有効電力オフセットの調整。
0x438F
AIRMSOS
R/W
24
32 ZPSE
S
0x000000
A 相電流 rms オフセット。
0x4390
AVRMSOS
R/W
24
32 ZPSE
S
0x000000
A 相電圧 rms オフセット。
0x4391
BIRMSOS
R/W
24
32 ZPSE
S
0x000000
B 相電流 rms オフセット。
0x4392
BVRMSOS
R/W
24
32 ZPSE
S
0x000000
B 相電圧 rms オフセット。
0x4393
CIRMSOS
R/W
24
32 ZPSE
S
0x000000
C 相電流 rms オフセット。
0x4394
CVRMSOS
R/W
24
32 ZPSE
S
0x000000
C 相電圧 rms オフセット。
0x4395
NIRMSOS
R/W
24
32 ZPSE
S
0x000000
中性電流 rms オフセット。
0x43960x4397
予約済み
N/A
N/A
N/A
N/A
0x000000
正常動作のためには、これらのロケーションに
書込まないでください。
0x4398
HPGAIN
R/W
24
32 ZPSE
S
0x000000
高調波電力ゲインの調整。
0x4399
ISUMLVL
R/W
24
32 ZPSE
S
0x000000
相電流の和と中性電流との間の比較に使用する
スレッショールド。
0x439A0x439E
予約済み
N/A
N/A
N/A
N/A
0x000000
正常動作のためには、これらのロケーションに
書込まないでください。
0x439F
VLEVEL
R/W
24
32 ZPSE
S
0x000000
基本波有効電力と基本波無効電力を計算するア
ルゴリズムで使用するレジスタ
0x43A00x43A1
予約済み
N/A
N/A
N/A
N/A
0x000000
正常動作のためには、これらのロケーションに
書込まないでください。
0x43A2
AFWATTOS
R/W
24
32 ZPSE
S
0x000000
A 相基本波有効電力オフセットの調整。
0x43A3
BFWATTOS
R/W
24
32 ZPSE
S
0x000000
B 相基本波有効電力オフセットの調整。
0x43A4
CFWATTOS
R/W
24
32 ZPSE
S
0x000000
C 相基本波有効電力オフセットの調整。
0x43A5
AFVAROS
R/W
24
32 ZPSE
S
0x000000
A 相基本波無効電力オフセットの調整。
0x43A6
BFVAROS
R/W
24
32 ZPSE
S
0x000000
B 相基本波無効電力オフセットの調整。
0x43A7
CFVAROS
R/W
24
32 ZPSE
S
0x000000
C 相基本波無効電力オフセットの調整。
0x43A8
AFIRMSOS
R/W
24
32 ZPSE
S
0x000000
A 相基本波電流 rms オフセット。
0x43A9
BFIRMSOS
R/W
24
32 ZPSE
S
0x000000
B 相基本波電流 rms オフセット。
0x43AA
CFIRMSOS
R/W
24
32 ZPSE
S
0x000000
C 相基本波電流 rms オフセット。
0x43AB
AFVRMSOS
R/W
24
32 ZPSE
S
0x000000
A 相基本波電圧 rms オフセット。
0x43AC
BFVRMSOS
R/W
24
32 ZPSE
S
0x000000
B 相基本波電圧 rms オフセット。
Rev. A
－ 83/103 －
ADE7880
データシート
アドレス
0x43AD
レジスタ名
CFVRMSOS
R/W1
R/W
ビット長 通信時のビット長2
24
32 ZPSE
タイプ3
S
デフォルト値
0x000000
説明
C 相基本波電圧 rms オフセット。
0x43AE
HXWATTOS
R/W
24
32 ZPSE
S
0x000000
高調波 X での有効電力オフセット調整(詳細に
ついては、高調波の計算のセクション参照)。
0x43AF
HYWATTOS
R/W
24
32 ZPSE
S
0x000000
高調波 Y での有効電力オフセット調整(詳細に
ついては、高調波の計算のセクション参照)。
0x43B0
HZWATTOS
R/W
24
32 ZPSE
S
0x000000
高調波 Z での有効電力オフセット調整(詳細に
ついては、高調波の計算のセクション参照)。
0x43B1
HXVAROS
R/W
24
32 ZPSE
S
0x000000
高調波 X での無効電力オフセット調整(詳細に
ついては、高調波の計算のセクション参照)。
0x43B2
HYVAROS
R/W
24
32 ZPSE
S
0x000000
高調波 Y での無効電力オフセット調整(詳細に
ついては、高調波の計算のセクション参照)。
0x43B3
HZVAROS
R/W
24
32 ZPSE
S
0x000000
高調波 Z での無効電力オフセット調整(詳細に
ついては、高調波の計算のセクション参照)。
0x43B4
HXIRMSOS
R/W
24
32 ZPSE
S
0x000000
高調波 X での電流 rms オフセット調整(詳細に
ついては、高調波の計算のセクション参照)。
0x43B5
HYIRMSOS
R/W
24
32 ZPSE
S
0x000000
高調波 Y での電流 rms オフセット調整(詳細に
ついては、高調波の計算のセクション参照)。
0x43B6
HZIRMSOS
R/W
24
32 ZPSE
S
0x000000
高調波 Z での電流 rms オフセット調整(詳細に
ついては、高調波の計算のセクション参照)。
0x43B7
HXVRMSOS
R/W
24
32 ZPSE
S
0x000000
高調波 X での電圧 rms オフセット調整(詳細に
ついては、高調波の計算のセクション参照)。
0x43B8
HYVRMSOS
R/W
24
32 ZPSE
S
0x000000
高調波 Y での電圧 rms オフセット調整(詳細に
ついては、高調波の計算のセクション参照)。
0x43B9
HZVRMSOS
R/W
24
32 ZPSE
S
0x000000
高調波 Z での電圧 rms オフセット調整(詳細に
ついては、高調波の計算のセクション参照)。
0x43BA
to
0x43BF
0x43C0
予約済み
N/A
N/A
N/A
N/A
0x000000
正常動作のためには、これらのロケーションに
書込まないでください。
AIRMS
R
24
32 ZP
S
N/A
A 相電流 rms 値。
0x43C1
AVRMS
R
24
32 ZP
S
N/A
A 相電圧 rms 値。
0x43C2
BIRMS
R
24
32 ZP
S
N/A
B 相電流 rms 値。
0x43C3
BVRMS
R
24
32 ZP
S
N/A
B 相電圧 rms 値。
0x43C4
CIRMS
R
24
32 ZP
S
N/A
C 相電流 rms 値。
0x43C5
CVRMS
R
24
32 ZP
S
N/A
C 相電圧 rms 値。
0x43C6
NIRMS
R
24
32 ZP
S
N/A
中性電流 rms 値。
0x43C7
ISUM
R
24
32 ZP
S
N/A
IAWV、IBWV、ICWV の各レジスタの和。
0x43C8
to
0x43FF
予約済み
N/A
N/A
N/A
N/A
N/A
正常動作のためには、これらのロケーションに
書込まないでください。
1
R は読出し、W は書込。
32 ZPSE は上位 4 ビットに 0 を詰め 28 ビットへ符号拡張した 32 ビット・ワードとして送信される 24 ビット符号付きレジスタ。これに対して 32 ZP は上位 4 ビットま
たは 8 ビットに 0 を詰めて 32 ビット・ワードとして送信される、それぞれ 28 ビットまたは 24 ビットの符号付きまたは符号なしレジスタ。
3
U は符号なしレジスタで、S は符号付きレジスタ (2 の補数フォーマット)。
2
表 31.内部 DSP メモリ RAM レジスタ
アドレス
レジスタ名
R/W1
ビット
長
通信時の
ビット長
タイプ2
デフォルト値
説明
0xE203
予約済み
R/W
16
16
U
0x0000
正常動作のためには、これらのロケーションに書
込まないでください。
0xE228
Run
R/W
16
16
U
0x0000
Run レジスタは DSP を起動／停止させます。詳細
については、デジタル信号プロセッサのセクショ
ンを参照してください。
1
2
R は読出し、W は書込。
U は符号なしレジスタで、S は符号付きレジスタ (2 の補数フォーマット)。
Rev. A
－ 84/103 －
ADE7880
データシート
表 32.課金レジスタ
アドレス
レジスタ名
R/W1、2
ビット長 2
通信時のビット長 2 タイプ3
デフォルト値
0xE400
AWATTHR
R
32
32
S
0x00000000
説明
A 相総合有効電力量積算。
0xE401
BWATTHR
R
32
32
S
0x00000000
B 相総合有効電力量積算。
0xE402
CWATTHR
R
32
32
S
0x00000000
C 相総合有効電力量積算。
0xE403
AFWATTHR
R
32
32
S
0x00000000
A 相基本波有効電力量積算。
0xE404
BFWATTHR
R
32
32
S
0x00000000
B 相基本波有効電力量積算。
0xE405
CFWATTHR
R
32
32
S
0x00000000
C 相基本波有効電力量積算。
0xE406
to
0xE408
0xE409
予約済み
R
32
32
S
0x00000000
AFVARHR
R
32
32
S
0x00000000
A 相基本波無効電力量積算。
0xE40A
BFVARHR
R
32
32
S
0x00000000
B 相基本波無効電力量積算。
0xE40B
CFVARHR
R
32
32
S
0x00000000
C 相基本波無効電力量積算。
0xE40C
AVAHR
R
32
32
S
0x00000000
A 相皮相電力量積算。
0xE40D
BVAHR
R
32
32
S
0x00000000
B 相皮相電力量積算。
0xE40E
CVAHR
R
32
32
S
0x00000000
C 相皮相電力量積算。
1
R は読出し、W は書込。
N/A は該当なし。
3
U は符号なしレジスタで、S は符号付きレジスタ (2 の補数フォーマット)。
2
表 33.設定レジスタと電力品質のレジスタ
通信時のビット長2
タイプ3 デフォルト値4
アドレス
レジスタ名
R/W1
0xE500
IPEAK
R
32
32
U
N/A
電流ピーク・レジスタ。構成の詳細につ
いては、図 58 と表 34 を参照
0xE501
VPEAK
R
32
32
U
N/A
電圧ピーク・レジスタ。構成の詳細につ
いては、図 58 と表 35 を参照
0xE502
STATUS0
R/W
32
32
U
N/A
割込みステータス・レジスタ 0。表 36 を
参照してください。
0xE503
STATUS1
R/W
32
32
U
N/A
割込みステータス・レジスタ 1。表 37 を
参照してください。
0xE504
AIMAV
R
20
32 ZP
U
N/A
PSM0 モードと PSM1 モードで計算され
る A 相電流平均絶対値。
0xE505
BIMAV
R
20
32 ZP
U
N/A
PSM0 モードと PSM1 モードで計算され
る B 相電流平均絶対値。
0xE506
CIMAV
R
20
32 ZP
U
N/A
PSM0 モードと PSM1 モードで計算され
る C 相電流平均絶対値。
0xE507
OILVL
R/W
24
32 ZP
U
0xFFFFFF
過電流スレッショールド。
0xE508
OVLVL
R/W
24
32 ZP
U
0xFFFFFF
過電圧スレッショールド。
0xE509
SAGLVL
R/W
24
32 ZP
U
0x000000
電圧 SAG レベル・スレッショールド。
0xE50A
MASK0
R/W
32
32
U
0x00000000
割込みイネーブル・レジスタ 0。表 38 を
参照してください。
0xE50B
MASK1
R/W
32
32
U
0x00000000
割込みイネーブル・レジスタ 1。表 39 を
参照してください。
0xE50C
IAWV
R
24
32 SE
S
N/A
A 相電流の瞬時値。
0xE50D
IBWV
R
24
32 SE
S
N/A
B 相電流の瞬時値。
0xE50E
ICWV
R
24
32 SE
S
N/A
C 相電流の瞬時値。
0xE50F
INWV
R
24
32 SE
S
N/A
中性電流の瞬時値。
0xE510
VAWV
R
24
32 SE
S
N/A
A 相電圧の瞬時値。
0xE511
VBWV
R
24
32 SE
S
N/A
B 相電圧の瞬時値。
0xE512
VCWV
R
24
32 SE
S
N/A
C 相電圧の瞬時値。
0xE513
AWATT
R
24
32 SE
S
N/A
A 相総合有効電力の瞬時値。
0xE514
BWATT
R
24
32 SE
S
N/A
B 相総合有効電力の瞬時値。
Rev. A
ビット長
－ 85/103 －
説明
ADE7880
データシート
通信時のビット長2
タイプ3 デフォルト値4
アドレス
レジスタ名
R/W1
0xE515
CWATT
R
24
32 SE
S
N/A
0xE516 to
0xE518
0xE519
予約済み
R
24
32 SE
S
0x000000
AVA
R
24
32 SE
S
N/A
A 相皮相電力の瞬時値。
0xE51A
BVA
R
24
32 SE
S
N/A
B 相皮相電力の瞬時値。
ビット長
説明
C 相総合有効電力の瞬時値。
0xE51B
CVA
R
24
32 SE
S
N/A
C 相皮相電力の瞬時値。
0xE51F
CHECKSUM
R
32
32
U
0xAFFA63B9
チェックサムの確認。詳細については、
CHECKSUM レジスタのセクションを参
照してください。
0xE520
VNOM
R/W
24
32 ZP
S
0x000000
皮相電力の別の計算で使用する公称相電
圧 rms。
0xE521 to
0xE5FE
予約済み
0xE5FF
LAST_RWDATA32
R
32
32
U
N/A
直前の正常 32 ビット・レジスタ通信から
のデータを格納。
0xE600
PHSTATUS
R
16
16
U
N/A
相ピーク・レジスタ。表 40 を参照して
ください。
0xE601
ANGLE0
R
16
16
U
N/A
時間遅延 0。詳細については、相間のタ
イム・インターバルのセクションを参照
してください。
0xE602
ANGLE1
R
16
16
U
N/A
時間遅延 1。詳細については、相間のタ
イム・インターバルのセクションを参照
してください。
0xE603
ANGLE2
R
16
16
U
N/A
時間遅延 2。詳細については、相間のタ
イム・インターバルのセクションを参照
してください。
0xE604 to
0xE607
予約済み
0xE608
PHNOLOAD
0xE609 to
0xE60B
予約済み
0xE60C
LINECYC
R/W
16
16
U
0xFFFF
ライン・サイクル積算モード・カウン
ト。
0xE60D
ZXTOUT
R/W
16
16
U
0xFFFF
ゼロ交差タイムアウト・カウント。
0xE60E
COMPMODE
R/W
16
16
U
0x01FF
計算モード・レジスタ。表 42 を参照して
ください。
0xE60F
Gain
R/W
16
16
U
0x0000
ADC 入力の PGA ゲイン。表 43 を参照し
てください。
0xE610
CFMODE
R/W
16
16
U
0x0EA0
CFx 設定レジスタ。表 44 を参照してくだ
さい。
0xE611
CF1DEN
R/W
16
16
U
0x0000
CF1 の分母。
0xE612
CF2DEN
R/W
16
16
U
0x0000
CF2 の分母。
0xE613
CF3DEN
R/W
16
16
U
0x0000
CF3 の分母。
0xE614
APHCAL
R/W
10
16 ZP
U
0x0000
A 相の位相キャリブレーション。表 45 を
参照してください。
0xE615
BPHCAL
R/W
10
16 ZP
U
0x0000
B 相の位相キャリブレーション。表 45 を
参照してください。
0xE616
CPHCAL
R/W
10
16 ZP
U
0x0000
C 相の位相キャリブレーション。表 45 を
参照してください。
Rev. A
正常動作のためには、このロケーション
に書込まないでください。
正常動作のためには、このロケーション
に書込まないでください。
R
16
16
U
N/A
相無負荷レジスタ。表 41 を参照してく
ださい。
正常動作のためには、このロケーション
に書込まないでください。
－ 86/103 －
ADE7880
データシート
通信時のビット長2
タイプ3 デフォルト値4
アドレス
レジスタ名
R/W1
0xE617
PHSIGN
R
16
16
U
N/A
0xE618
CONFIG
R/W
16
16
U
0x0002
ADE7880 設定レジスタ。表 47 を参照し
てください。
0xE700
MMODE
R/W
8
8
U
0x1C
測定モード・レジスタ。表 48 を参照して
ください。
0xE701
ACCMODE
R/W
8
8
U
0x80
積算モード・レジスタ。表 49 を参照し
てください。
0xE702
LCYCMODE
R/W
8
8
U
0x78
ライン積算モード動作。表 51 を参照し
てください。
0xE703
PEAKCYC
R/W
8
8
U
0x00
ピーク検出半ライン・サイクル数。
ビット長
説明
電力符号レジスタ。表 46 を参照してく
ださい。
0xE704
SAGCYC
R/W
8
8
U
0x00
SAG 検出半ライン・サイクル数。
0xE705
CFCYC
R/W
8
8
U
0x01
隣り合う電力量ラッチ間の CF パルス
数。電力量レジスタと CFx 出力の同期化
のセクションを参照してください。
0xE706
HSDC_CFG
R/W
8
8
U
0x00
HSDC 設定レジスタ。表 52 を参照してく
ださい。
0xE707
Version
R
8
8
U
0xE7FD
LAST_RWDATA8
R
8
8
U
N/A
直前の正常 8 ビット・レジスタ通信から
のデータを格納。
0xE880
FVRMS
R
24
32
S
N/A
相電圧の基本波成分の rms 値。
0xE881
FIRMS
R
24
32
S
N/A
相電流の基本波成分の rms 値。
0xE882
FWATT
R
24
32
S
N/A
基本波成分の有効電力。
0xE883
FVAR
R
24
32
S
N/A
基本波成分の無効電力。
チップのバージョン。
0xE884
FVA
R
24
32
S
N/A
基本波成分の皮相電力。
0xE885
FPF
R
24
32
S
N/A
基本波成分の力率。
0xE886
VTHD
R
24
32
S
N/A
相電圧の全高調波歪み。
0xE887
ITHD
R
24
32
S
N/A
相電流の全高調波歪み。
0xE888
HXVRMS
R
24
32
S
N/A
相電圧高調波 X の rms 値。
0xE889
HXIRMS
R
24
32
S
N/A
相電流高調波 X の rms 値。
0xE88A
HXWATT
R
24
32
S
N/A
高調波 X の有効電力。
0xE88B
HXVAR
R
24
32
S
N/A
高調波 X の無効電力。
0xE88C
HXVA
R
24
32
S
N/A
高調波 X の皮相電力。
0xE88D
HXPF
R
24
32
S
N/A
高調波 X の力率。
0xE88E
HXVHD
R
24
32
S
N/A
基本波を基準とする相電圧高調波 X の高
調波歪み。
0xE88F
HXIHD
R
24
32
S
N/A
基本波を基準とする相電流高調波 X の高
調波歪み。
0xE890
HYVRMS
R
24
32
S
N/A
相電圧高調波 Y の rms 値。
0xE891
HYIRMS
R
24
32
S
N/A
相電流高調波 Y の rms 値。
0xE892
HYWATT
R
24
32
S
N/A
高調波 Y の有効電力。
0xE893
HYVAR
R
24
32
S
N/A
高調波 Y の無効電力。
0xE894
HYVA
R
24
32
S
N/A
高調波 Y の皮相電力。
0xE895
HYPF
R
24
32
S
N/A
高調波 Y の力率。
0xE896
HYVHD
R
24
32
S
N/A
基本波を基準とする相電圧高調波 Y の高
調波歪み。
0xE897
HYIHD
R
24
32
S
N/A
基本波を基準とする相電流高調波 Y の高
調波歪み。
0xE898
HZVRMS
R
24
32
S
N/A
相電圧高調波 Z の rms 値。
0xE899
HZIRMS
R
24
32
S
N/A
相電流高調波 Z の rms 値。
Rev. A
－ 87/103 －
ADE7880
データシート
通信時のビット長2
タイプ3 デフォルト値4
レジスタ名
R/W1
0xE89A
HZWATT
R
24
32
S
N/A
説明
高調波 Z の有効電力。
0xE89B
HZVAR
R
24
32
S
N/A
高調波 Z の無効電力。
0xE89C
HZVA
R
24
32
S
N/A
高調波 Z の皮相電力。
アドレス
ビット長
0xE89D
HZPF
R
24
32
S
N/A
高調波 Z の力率。
0xE89E
HZVHD
R
24
32
S
N/A
基本波を基準とする相電圧高調波 Z の高
調波歪み。
0xE89F
HZIHD
R
24
32
S
N/A
基本波を基準とする相電流高調波 Z の高
調波歪み。
0xE8A0 to
0xE8FF
0xE900
予約済み
24
32
HCONFIG
R/W
16
16
U
0x08
高調波計算設定レジスタ。表 54 を参照
してください。
0xE902
APF
R
16
16
U
N/A
A 相力率。
0xE903
BPF
R
16
16
U
N/A
B 相力率。
0xE904
CPF
R
16
16
U
N/A
C 相力率。
0xE905
APERIOD
R
16
16
U
N/A
A 相電圧のライン周期。
0xE906
BPERIOD
R
16
16
U
N/A
B 相電圧のライン周期。
0xE907
CPERIOD
R
16
16
U
N/A
C 相電圧のライン周期。
0xE908
APNOLOAD
R/W
16
16
U
0x0000
総合／基本波有効電力データ・パスの無
負荷スレッショールド。
0xE909
VARNOLOAD
R/W
16
16
U
0x0000
総合／基本波無効電力データ・パスの無
負荷スレッショールド。
0xE90A
VANOLOAD
R/W
16
16
U
0x0000
皮相電力データ・パスの無負荷スレッシ
ョールド。
0xE9FE
LAST_ADD
R
16
16
U
N/A
直前の読み書き動作で正常にアクセスさ
れたレジスタのアドレス。
0xE9FF
LAST_RWDATA16
R
16
16
U
N/A
直前の正常 16 ビット・レジスタ通信から
のデータを格納。
0xEA00
CONFIG3
R/W
8
8
U
0x01
設定レジスタ。表 53 を参照してくださ
い。
0xEA01
LAST_OP
R
8
8
U
N/A
直前の正常な読み書き動作のタイプ、読
出し／書込みを表示。
0xEA02
WTHR
R/W
8
8
U
0x03
相総合／基本波有効電力データ・パスで
使用されるスレッショールド。
0xEA03
VARTHR
R/W
8
8
U
0x03
相総合／基本波無効電力データ・パスで
使用されるスレッショールド。
0xEA04
VATHR
R/W
8
8
U
0x03
相皮相電力データ・パスで使用されるス
レッショールド。
0xEA05 to
0xEA07
0xEA08
予約済み
8
8
HX
R/W
8
8
U
3
高調波計算でモニタする高調波のインデ
ックスを選択。
0xEA09
HY
R/W
8
8
U
5
高調波計算でモニタする高調波のインデ
ックスを選択。
0xEA0A
HZ
R/W
8
8
U
7
高調波計算でモニタする高調波のインデ
ックスを選択。
0xEA0B to
0xEBFE
予約済み
8
8
Rev. A
予約済み。これらのレジスタは常に 0。
予約済み。これらのレジスタは常に 0。
予約済み。これらのレジスタは常に 0。
－ 88/103 －
ADE7880
データシート
アドレス
レジスタ名
0xEBFF
予約済み
0xEC00
LPOILVL
0xEC01
CONFIG2
R/W1
ビット長
通信時のビット長2
タイプ3 デフォルト値4
説明
8
8
R/W
8
8
U
0x07
PSM2 モードで使用される過電流スレッ
ショールド。レジスタの詳細について
は、表 55 参照。
R/W
8
8
U
0x00
PSM1 モードで使用される設定レジス
タ。表 56 を参照してください。
SPI をアクティブ・ポートとして選択し
た場合、このアドレスを使ってSS/HSA
ピンを操作することができます。詳細に
ついては、シリアル・インターフェース
のセクションを参照してください。
1
R は読出し、W は書込。
32 ZP は上位 8 ビットまたは 12 ビットに 0 を詰めて 32 ビット・ワードとして送信される、それぞれ 24 ビットまたは 20 ビットの符号付きまたは符号なしレジスタ。
32 SE は 32 ビットへ符号拡張して 32 ビット・ワードとして送信される 24 ビット符号付きレジスタ。16 ZP は上位 6 ビットに 0 を詰めて 16 ビット・ワードとして送
信される 10 ビット符号なしレジスタ。
3
U は符号なしレジスタで、S は符号付きレジスタ (2 の補数フォーマット)。
4
N/A は該当なし。
2
表 34.IPEAK レジスタ(アドレス 0xE500)
ビット
記号
デフォルト値
23:0
IPEAKVAL[23:0]
0
これらのビットは電流チャンネルで決定されたピーク値を格納。
24
IPPHASE[0]
0
このビットが 1 に設定された場合、IPEAKVAL[23:0]値は A 相電流で発生。
25
IPPHASE[1]
0
このビットが 1 に設定された場合、IPEAKVAL[23:0]値は B 相電流で発生。
26
IPPHASE[2]
0
このビットが 1 に設定された場合、IPEAKVAL[23:0]値は C 相電流で発生。
00000
これらのビットは常に 0。
31:27
説明
表 35.VPEAK レジスタ(アドレス 0xE501)
ビット
記号
デフォルト値
23:0
VPEAKVAL[23:0]
0
これらのビットは電圧チャンネルで決定されたピーク値を格納。
24
VPPHASE[0]
0
このビットが 1 に設定された場合、VPEAKVAL[23:0]値は A 相電圧で発生。
25
VPPHASE[1]
0
このビットが 1 に設定された場合、VPEAKVAL[23:0]値は B 相電圧で発生。
26
VPPHASE[2]
0
このビットが 1 に設定された場合、VPEAKVAL[23:0]値は C 相電圧で発生。
00000
これらのビットは常に 0。
31:27
説明
表 36.STATUS0 レジスタ(アドレス 0xE502)
ビット
記号
デフォルト値
説明
0
AEHF
0
このビットが 1 に設定された場合、いずれかの総合有効電力量レジスタ(AWATTHR、
BWATTHR、CWATTHR)のビット 30 が変化したことを表示します。
1
FAEHF
0
このビットが 1 に設定された場合、いずれかの基本波有効電力量レジスタ(FWATTHR、
BFWATTHR、CFWATTHR)のビット 30 が変化したことを表示します。
2
予約済み
0
このビットは常に 0。
3
FREHF
0
このビットが 1 に設定された場合、いずれかの基本波無効電力量レジスタ(AFVARHR、
BFVARHR、CFVARHR)のビット 30 が変化したことを表示します。
4
VAEHF
0
このビットが 1 に設定された場合、いずれかの皮相電力量レジスタ (AVAHR、
BVAHR、CVAHR)のビット 30 が変化したことを表示します。
5
LENERGY
0
ライン電力量積算モードでこのビットが 1 に設定された場合、LINECYC レジスタに整
数で設定された半ライン・サイクル数間での積分が終了したことを表示します。
6
REVAPA
0
このビットが 1 に設定された場合、ACCMODE レジスタ(総合または基本波)のビット 6
(REVAPSEL)で指定された A 相有効電力の符号が変化したことを表示します。符号自体
は PHSIGN レジスタのビット 0 (AWSIGN)で表示されます(表 46 参照)。
7
REVAPB
0
このビットが 1 に設定された場合、ACCMODE レジスタ(総合または基本波)のビット 6
(REVAPSEL)で指定された B 相有効電力の符号が変化したことを表示します。符号自体
は PHSIGN レジスタのビット 1 (BWSIGN)で表示されます(表 46 参照)。
Rev. A
－ 89/103 －
ADE7880
データシート
ビット
記号
デフォルト値
説明
8
REVAPC
0
このビットが 1 に設定された場合、ACCMODE レジスタ(総合または基本波)のビット 6
(REVAPSEL)で指定された C 相有効電力の符号が変化したことを表示します。符号自体
は PHSIGN レジスタのビット 2 (CWSIGN)で表示されます(表 46 参照)。
9
REVPSUM1
0
このビットが 1 に設定された場合、CF1 データ・パス内のすべての相電力の和の符号が
変化したことを表示します。符号自体は PHSIGN レジスタのビット 3 (SUM1SIGN)で表
示されます(表 46 参照)。
10
REVFRPA
0
このビットが 1 に設定された場合、A 相基本波無効電力の符号が変化したことを表示し
ます。符号自体は PHSIGN レジスタのビット 4 (AFVARSIGN)で表示されます(表 46 参
照)。
11
REVFRPB
0
このビットが 1 に設定された場合、B 相基本波無効電力の符号が変化したことを表示し
ます。符号自体は PHSIGN レジスタのビット 5 (BFVARSIGN)で表示されます(表 46 参
照)。
12
REVFRPC
0
このビットが 1 に設定された場合、C 相基本波無効電力の符号が変化したことを表示し
ます。符号自体は PHSIGN レジスタのビット 6 (CFVARSIGN)で表示されます(表 46 参
照)。
13
REVPSUM2
0
このビットが 1 に設定された場合、CF2 データ・パス内のすべての相電力の和の符号が
変化したことを表示します。符号自体は PHSIGN レジスタのビット 7 (SUM2SIGN)で表
示されます(表 46 参照)。
14
CF1
このビットが 1 に設定された場合、ハイ・レベルからロー・レベルへの変化が CF1 ピン
で発生したこと、すなわちアクティブ・ロー・パルスが発生したことを表示します。
CFMODE レジスタのビット 9 (CF1DIS)を 1 に設定して CF1 出力をディスエーブルした
場合でも、このビットはセットされます。CF1 ピンで使用する電力タイプは、CFMODE
レジスタのビット[2:0] (CF1SEL[2:0])で指定されます(表 44 参照)。
15
CF2
このビットが 1 に設定された場合、ハイ・レベルからロー・レベルへの変化が CF2 ピン
で発生したこと、すなわちアクティブ・ロー・パルスが発生したことを表示します。
CFMODE レジスタのビット 10 (CF2DIS)を 1 に設定して CF2 出力をディスエーブルした
場合でも、このビットはセットされます。CF2 ピンで使用する電力タイプは、CFMODE
レジスタのビット[5:3] (CF2SEL[2:0])で指定されます(表 44 参照)。
16
CF3
このビットが 1 に設定された場合、ハイ・レベルからロー・レベルへの変化が CF3 ピン
で発生したこと、すなわちアクティブ・ロー・パルスが発生したことを表示します。
CFMODE レジスタのビット 11 (CF3DIS)を 1 に設定して CF3 出力をディスエーブルした
場合でも、このビットはセットされます。CF3 ピンで使用する電力タイプは、CFMODE
レジスタのビット[8:6] (CF3SEL[2:0])で指定されます(表 44 参照)。
17
DREADY
0
このビットが 1 に設定された場合、すべての周期 DSP 計算(8 kHz レート)が終了したこ
とを表示します。
18
REVPSUM3
0
このビットが 1 に設定された場合、CF3 データ・パス内のすべての相電力の和の符号が
変化したことを表示します。符号自体は PHSIGN レジスタのビット 8 (SUM3SIGN)で表
示されます(表 46 参照)。
19
HREADY
0
このビットが 1 に設定された場合、高調波ブロック出力レジスタが更新されたことを表
示します。HCONFIG レジスタのビット 1 (HRCFG)が 0 クリアされると、高調波ブロッ
ク出力レジスタが 8 kHz レートで更新されるごとに、このフラグが 1 に設定されます。
ビット HRCFG が 1 に設定された場合、高調波ブロックのセットアップ後 750 ms から開
始し、高調波ブロック出力レジスタが 8 kHz レートで更新されるごとに HREADY フラ
グが 1 に設定されます。
31:18
予約済み
0 0000 0000 0000
予約済み。これらのビットは常に 0。
Rev. A
－ 90/103 －
ADE7880
データシート
表 37.STATUS1 レジスタ(アドレス 0xE503)
ビット
記号
デフォルト値
説明
0
NLOAD
0
このビットが 1 に設定された場合、少なくとも 1 相が総合有効電力と皮相電力により決
定された無負荷状態になったことを表示します。相は、PHNOLOAD レジスタのビット
[2:0] (NLPHASE[x])で表示されます(表 41)。
1
FNLOAD
0
このビットが 1 に設定された場合、少なくとも 1 相が基本波有効電力と基本波無効電力
により決定された無負荷状態になったことを表示します。相は、PHNOLOAD レジスタ
のビット[5:3] (FNLPHASE[x])で表示されます(表 41)。
2
VANLOAD
0
このビットが 1 に設定された場合、少なくとも 1 相が皮相電力により決定された無負荷
状態になったことを表示します。相は、PHNOLOAD レジスタのビット[8:6]
(VANLPHASE[x])で表示されます(表 41)。
3
ZXTOVA
0
このビットが 1 に設定された場合、A 相電圧にゼロ交差がないことを表示します。
4
ZXTOVB
0
このビットが 1 に設定された場合、B 相電圧にゼロ交差がないことを表示します。
5
ZXTOVC
0
このビットが 1 に設定された場合、C 相電圧にゼロ交差がないことを表示します。
6
ZXTOIA
0
このビットが 1 に設定された場合、A 相電流にゼロ交差がないことを表示します。
7
ZXTOIB
0
このビットが 1 に設定された場合、B 相電流にゼロ交差がないことを表示します。
8
ZXTOIC
0
このビットが 1 に設定された場合、C 相電流にゼロ交差がないことを表示します。
9
ZXVA
0
このビットが 1 に設定された場合、A 相電圧にゼロ交差が検出されたことを表示しま
す。
10
ZXVB
0
このビットが 1 に設定された場合、B 相電圧にゼロ交差が検出されたことを表示しま
す。
11
ZXVC
0
このビットが 1 に設定された場合、C 相電圧にゼロ交差が検出されたことを表示しま
す。
12
ZXIA
0
このビットが 1 に設定された場合、A 相電流にゼロ交差が検出されたことを表示しま
す。
13
ZXIB
0
このビットが 1 に設定された場合、B 相電流にゼロ交差が検出されたことを表示しま
す。
14
ZXIC
0
このビットが 1 に設定された場合、C 相電流にゼロ交差が検出されたことを表示しま
す。
15
RSTDONE
1
ソフトウェア・リセット・コマンドにより CONFIG レジスタのビット 7 (SWRST)が 1 に
設定された時、PSM1、PSM2、または PSM3 から PSM0 への変化の時、あるいはハード
ウェア・リセットの時、変化プロセスの終わりでかつすべてのレジスタ値がデフォルト
に変化した後に、このビットが 1 に設定されます。この割込みはディスエーブルできな
いため、IRQ1ピンがロー・レベルになってこのタイミングを通知します。
16
SAG
0
このビットが 1 に設定された場合、いずれかの相電圧が SAG 状態になったことを表示
します。.相は、PHSTATUS レジスタのビット[14:12] (VSPHASE[x])で表示されます(表
40)。
17
OI
0
このビットが 1 に設定された場合、PHSTATUS レジスタのビット[5:3] (OIPHASE[x])で
指定されたいずれかの相で過電流イベントが発生したことを表示します(表 40 参照)。
18
OV
0
このビットが 1 に設定された場合、PHSTATUS レジスタのビット[11:9] (OVPHASE[x])で
指定されたいずれかの相で過電圧イベントが発生したことを表示します(表 40 参照)。
19
SEQERR
0
このビットが 1 に設定された場合、A 相電圧での負から正へのゼロ交差の後に B 相電圧
での負から正へのゼロ交差が続かずに、C 相電圧での負から正へのゼロ交差が続いたこ
とを表示します。
20
MISMTCH
0
このビットが 1 に設定された場合、 ISUM  INWV
予約済み。このビットは常に 1。
 ISUMLVL を表します。ここ
で、ISUMLVL は ISUMLVL レジスタ内に表示されます。
21
予約済み
1
22
予約済み
0
予約済み。このビットは常に 0。
23
PKI
0
このビットが 1 に設定された場合、電流チャンネルでピーク値の検出に使われる周期が
終了したことを表示します。IPEAK レジスタはピーク値とピークが検出された相を格納
します(表 34 参照)。
Rev. A
－ 91/103 －
ADE7880
データシート
ビット
記号
デフォルト値
説明
24
PKV
0
このビットが 1 に設定された場合、電圧チャンネルでピーク値の検出に使われる周期が
終了したことを表示します。VPEAK レジスタはピーク値とピークが検出された相を格
納します(表 35 参照)。
25
CRC
0
このビットが 1 に設定された場合、Run レジスタが 1 に設定されたときに計算したチェ
ックサムと異なるチェックサムを ADE7880 が計算したことを表示します。
31:26
予約済み
000 0000
予約済み。これらのビットは常に 0。
表 38.MASK0 レジスタ(アドレス 0xE50A)
ビット
記号
デフォルト値
説明
0
AEHF
0
このビットが 1 に設定された場合、いずれかの総合有効電力量レジスタ(AWATTHR、
BWATTHR、CWATTHR)のビット 30 が変化したときの割込みをイネーブルします。
1
FAEHF
0
このビットが 1 に設定された場合、いずれかの基本波有効電力量レジスタ
(AFWATTHR、BFWATTHR、CFWATTHR)のビット 30 が変化したときの割込みをイネー
ブルします。
2
予約済み
0
このビットが制御する機能はありません。
3
FREHF
0
このビットが 1 に設定された場合、いずれかの基本波無効電力量レジスタ(AFVARHR、
BFVARHR、CFVARHR)のビット 30 が変化したときの割込みをイネーブルします。
4
VAEHF
0
このビットが 1 に設定された場合、いずれかの皮相電力量レジスタ(AVAHR、BVAHR、
CVAHR)のビット 30 が変化したときの割込みをイネーブルします。
5
LENERGY
0
ライン電力量積算モードでこのビットが 1 に設定された場合、LINECYC レジスタに整
数で設定された半ライン・サイクル数間での積分が終了したときの割込みをイネーブル
します。
6
REVAPA
0
このビットが 1 に設定された場合、ACCMODE レジスタ(総合または基本波)のビット 6
(REVAPSEL)で指定された A 相有効電力の符号が変化したときの割込みをイネーブルし
ます。
7
REVAPB
0
このビットが 1 に設定された場合、ACCMODE レジスタ(総合または基本波)のビット 6
(REVAPSEL)で指定された B 相有効電力の符号が変化したときの割込みをイネーブルし
ます。
8
REVAPC
0
このビットが 1 に設定された場合、ACCMODE レジスタ(総合または基本波)のビット 6
(REVAPSEL)で指定された C 相有効電力の符号が変化したときの割込みをイネーブルし
ます。
9
REVPSUM1
0
このビットが 1 に設定された場合、CF1 データ・パスのすべての相電力の和の符号が変
化したときの割込みをイネーブルします。
10
REVFRPA
0
このビットが 1 に設定された場合、A 相基本波無効電力の符号が変化したときの割込み
をイネーブルします。
11
REVFRPB
0
このビットが 1 に設定された場合、B 相基本波無効電力の符号が変化したときの割込み
をイネーブルします。
12
REVFRPC
0
このビットが 1 に設定された場合、C 相基本波無効電力の符号が変化したときの割込み
をイネーブルします。
13
REVPSUM2
0
このビットが 1 に設定された場合、CF2 データ・パスのすべての相電力の和の符号が変
化したときの割込みをイネーブルします。
14
CF1
このビットが 1 に設定された場合、CF1 ピンでハイ・レベルからロー・レベルへの変化
が発生したとき、すなわちアクティブ・ロー・パルスが発生したときの割込みをイネー
ブルします。CFMODE レジスタのビット 9 (CF1DIS)を 1 に設定して CF1 出力をディス
エーブルした場合でも、この割込みをイネーブルすることができます。CF1 ピンで使用
する電力タイプは、CFMODE レジスタのビット[2:0] (CF1SEL[2:0])で指定されます(表 44
参照)。
15
CF2
このビットが 1 に設定された場合、CF2 ピンでハイ・レベルからロー・レベルへの変化
が発生したとき、すなわちアクティブ・ロー・パルスが発生したときの割込みをイネー
ブルします。CFMODE レジスタのビット 10 (CF2DIS)を 1 に設定して CF2 出力をディス
エーブルした場合でも、この割込みをイネーブルすることができます。CF2 ピンで使用
する電力タイプは、CFMODE レジスタのビット[5:3] (CF2SEL[2:0])で指定されます(表 44
参照)。
Rev. A
－ 92/103 －
ADE7880
データシート
ビット
記号
16
CF3
デフォルト値
説明
17
DREADY
0
このビットが 1 に設定された場合、すべての周期 DSP 計算(8 kHz レート)が終了したと
きの割込みをイネーブルします。
18
REVPSUM3
0
このビットが 1 に設定された場合、CF3 データ・パスのすべての相電力の和の符号が変
化したときの割込みをイネーブルします。
19
HREADY
0
このビットが 1 に設定された場合、高調波ブロック出力レジスタが更新されたときの割
込みをイネーブルします。HCONFIG レジスタのビット 1 (HRCFG)が 0 クリアされる
と、高調波計算が 8 kHz レートで更新されるごとに、割込みが発生します。ビット
HRCFG が 1 に設定されると、高調波ブロックのセットアップ後 750 ms で開始した高調
波計算が 8 kHz レートで更新されるごとに割込みが発生します。
31:19
予約済み
00 0000 0000 0000
予約済み。これらのビットが制御する機能はありません。
このビットが 1 に設定された場合、CF3 ピンでハイ・レベルからロー・レベルへの変化
が発生したとき、すなわちアクティブ・ロー・パルスが発生したときの割込みをイネー
ブルします。CFMODE レジスタのビット 11 (CF3DIS)を 1 に設定して CF3 出力をディス
エーブルした場合でも、この割込みをイネーブルすることができます。CF3 ピンで使用
する電力タイプは、CFMODE レジスタのビット[8:6] (CF3SEL[2:0])で指定されます(表 44
参照)。
表 39.MASK1 レジスタ(アドレス 0xE50B)
ビット
記号
デフォルト値
説明
0
NLOAD
0
このビットが 1 に設定された場合、少なくとも 1 相が総合有効電力と VNOM ベースの
皮相電力により決定された無負荷状態になったときの割込みをイネーブルします。
1
FNLOAD
0
このビットが 1 に設定された場合、少なくとも 1 相が基本波有効電力と基本波無効電力
により決定された無負荷状態になったときの割込みをイネーブルします。
2
VANLOAD
0
このビットが 1 に設定された場合、少なくとも 1 相が皮相電力により決定された無負荷
状態になったときの割込みをイネーブルします。
3
ZXTOVA
0
このビットが 1 に設定された場合、A 相電圧にゼロ交差がないときの割込みをイネーブ
ルします。
4
ZXTOVB
0
このビットが 1 に設定された場合、B 相電圧にゼロ交差がないときの割込みをイネーブ
ルします。
5
ZXTOVC
0
このビットが 1 に設定された場合、C 相電圧にゼロ交差がないときの割込みをイネーブ
ルします。
6
ZXTOIA
0
このビットが 1 に設定された場合、A 相電流にゼロ交差がないときの割込みをイネーブ
ルします。
7
ZXTOIB
0
このビットが 1 に設定された場合、B 相電流にゼロ交差がないときの割込みをイネーブ
ルします。
8
ZXTOIC
0
このビットが 1 に設定された場合、C 相電流にゼロ交差がないときの割込みをイネーブ
ルします。
9
ZXVA
0
このビットが 1 に設定された場合、A 相電圧でゼロ交差が検出されたときの割込みをイ
ネーブルします。
10
ZXVB
0
このビットが 1 に設定された場合、B 相電圧でゼロ交差が検出されたときの割込みをイ
ネーブルします。
11
ZXVC
0
このビットが 1 に設定された場合、C 相電圧でゼロ交差が検出されたときの割込みをイ
ネーブルします。
12
ZXIA
0
このビットが 1 に設定された場合、A 相電流でゼロ交差が検出されたときの割込みをイ
ネーブルします。
13
ZXIB
0
このビットが 1 に設定された場合、B 相電流でゼロ交差が検出されたときの割込みをイ
ネーブルします。
14
ZXIC
0
このビットが 1 に設定された場合、C 相電流でゼロ交差が検出されたときの割込みをイ
ネーブルします。
15
RSTDONE
0
RSTDONE 割込みはディスエーブルできないため、このビットには機能が割り当てられ
ていません。1 または 0 に設定できますが、無視されます。
Rev. A
－ 93/103 －
ADE7880
データシート
ビット
記号
デフォルト値
説明
16
SAG
0
このビットが 1 に設定された場合、いずれかの相電圧が SAG 状態になったとき、また
は SAG 状態から抜け出たときの割込みをイネーブルします。相は、PHSTATUS レジス
タのビット[14:12] (VSPHASE[x])で表示されます(表 40)。
17
OI
0
このビットが 1 に設定された場合、PHSTATUS レジスタのビット[5:3] (OIPHASE[x])で
指定されたいずれかの相で過電流イベントが発生したときの割込みをイネーブルします
(表 40 参照)。
18
OV
0
このビットが 1 に設定された場合、PHSTATUS レジスタのビット[11:9] (OVPHASE[x])で
指定されたいずれかの相で過電圧イベントが発生したときの割込みをイネーブルします
(表 40 参照)。
19
SEQERR
0
このビットが 1 に設定された場合、A 相電圧での負から正へのゼロ交差の後に B 相電圧
での負から正へのゼロ交差が続かずに、C 相電圧での負から正へのゼロ交差が続いたと
きの割込みをイネーブルします。
20
MISMTCH
0
このビットが 1 に設定された場合、 ISUM  INWV
22:21
予約済み
00
予約済み。これらのビットが制御する機能はありません。
23
PKI
0
このビットが 1 に設定された場合、電流チャンネルでピーク値の検出に使われる周期が
終了したときの割込みをイネーブルします。
24
PKV
0
このビットが 1 に設定された場合、電圧チャンネルでピーク値の検出に使われる周期が
終了したときの割込みをイネーブルします。
25
CRC
0
このビットが 1 に設定された場合、直前のチェックサム値が、Run レジスタが 1 に設定
されたときに計算されたチェックサム値と異なるときの割込みをイネーブルします。
31:26
予約済み
000 0000
予約済み。これらのビットが制御する機能はありません。
 ISUMLVL が ISUMLVL レジ
スタで指定される値より大きい場合の割込みをイネーブルします。
表 40.PHSTATUS レジスタ(アドレス 0xE600)
ビット
記号
デフォルト値
説明
2:0
予約済み
000
予約済み。これらのビットは常に 0。
3
OIPHASE[0]
0
このビットが 1 に設定された場合、A 相電流により STATUS1 レジスタのビット 17
(OI)が発生します。
4
OIPHASE[1]
0
このビットが 1 に設定された場合、B 相電流により STATUS1 レジスタのビット 17 (OI)
が発生します。
5
OIPHASE[2]
0
このビットが 1 に設定された場合、C 相電流により STATUS1 レジスタのビット 17 (OI)
が発生します。
8:6
予約済み
000
予約済み。これらのビットは常に 0。
9
OVPHASE[0]
0
このビットが 1 に設定された場合、A 相電圧により STATUS1 レジスタのビット 18
(OV)が発生します。
10
OVPHASE[1]
0
このビットが 1 に設定された場合、B 相電圧により STATUS1 レジスタのビット 18
(OV)が発生します。
11
OVPHASE[2]
0
このビットが 1 に設定された場合、C 相電圧により STATUS1 レジスタのビット 18
(OV)が発生します。
12
VSPHASE[0]
0
0: A 相電圧が SAGCYC 半ライン・サイクル数の間 SAGLVL レベルを上回る
1: A 相電圧が SAGCYC 半ライン・サイクル数の間 SAGLVL レベルを下回る
このビットが 0→1 または 1→0 に変化すると、A 相電圧により STATUS1 レジスタのビ
ット 16 (SAG)が発生します。
13
VSPHASE[1]
0
0: B 相電圧が SAGCYC 半ライン・サイクル数の間 SAGLVL レベルを上回る
1: B 相電圧が SAGCYC 半ライン・サイクル数の間 SAGLVL レベルを下回る
このビットが 0→1 または 1→0 に変化すると、B 相電圧により STATUS1 レジスタのビ
ット 16 (SAG)が発生します。
14
VSPHASE[2]
0
0: C 相電圧が SAGCYC 半ライン・サイクル数の間 SAGLVL レベルを上回る
1: C 相電圧が SAGCYC 半ライン・サイクル数の間 SAGLVL レベルを下回る
このビットが 0→1 または 1→0 に変化すると、C 相電圧により STATUS1 レジスタのビ
ット 16 (SAG)が発生します。
Rev. A
－ 94/103 －
ADE7880
データシート
ビット
15
記号
デフォルト値
説明
予約済み
0
予約済み。このビットは常に 0。
表 41.PHNOLOAD レジスタ(アドレス 0xE608)
ビット
記号
デフォルト値
説明
0
NLPHASE[0]
0
0: A 相は A 相総合有効電力と皮相電力で決定される無負荷状態でない。
1: A 相は A 相総合有効電力と皮相電力で決定される無負荷状態にある。ビットは
STATUS1 レジスタのビット 0 (NLOAD)と一緒に設定されます。
1
NLPHASE[1]
0
0: B 相は B 相総合有効電力と皮相電力で決定される無負荷状態でない。
1: B 相は B 相総合有効電力と皮相電力で決定される無負荷状態にある。ビットは
STATUS1 レジスタのビット 0 (NLOAD)と一緒に設定されます。
2
NLPHASE[2]
0
0: C 相は C 相総合有効電力と皮相電力で決定される無負荷状態でない。
1: C 相は C 相総合有効電力と皮相電力で決定される無負荷状態にある。ビットは
STATUS1 レジスタのビット 0 (NLOAD)と一緒に設定されます。
3
FNLPHASE[0]
0
0: A 相は基本波有効／無効電力で決定される無負荷状態でない。
1: A 相は基本波有効／無効電力で決定される無負荷状態である。このビットは
STATUS1 のビット 1 (FNLOAD)と一緒に設定されます。
4
FNLPHASE[1]
0
0: B 相は基本波有効／無効電力で決定される無負荷状態でない。
1: B 相は基本波有効／無効電力で決定される無負荷状態である。このビットは
STATUS1 のビット 1 (FNLOAD)と一緒に設定されます。
5
FNLPHASE[2]
0
0: C 相は基本波有効／無効電力で決定される無負荷状態でない。
1: C 相は基本波有効／無効電力で決定される無負荷状態である。このビットは
STATUS1 のビット 1 (FNLOAD)と一緒に設定されます。
6
VANLPHASE[0]
0
0: A 相は皮相電力で決定される無負荷状態でない。
1: A 相は皮相電力で決定される無負荷状態である。ビットは STATUS1 レジスタのビッ
ト 2 (VANLOAD)と一緒に設定されます。
7
VANLPHASE[1]
0
0: B 相は皮相電力で決定される無負荷状態でない。
1: B 相は皮相電力で決定される無負荷状態である。ビットは STATUS1 レジスタのビッ
ト 2 (VANLOAD)と一緒に設定されます。
8
VANLPHASE[2]
0
0: C 相は皮相電力で決定される無負荷状態でない。
1: C 相は皮相電力で決定される無負荷状態である。ビットは STATUS1 レジスタのビッ
ト 2 (VANLOAD)と一緒に設定されます。
15:9
予約済み
000 0000
予約済み。これらのビットは常に 0。
表 42.COMPMODE レジスタ(アドレス 0xE60E)
ビット
記号
デフォルト値
説明
0
TERMSEL1[0]
1
すべての TERMSEL1[2:0]が 1 に設定されると、3 相すべての和が CF1 出力に含まれるこ
とが表示されます。A 相は CF1 出力計算に含まれます。
1
TERMSEL1[1]
1
B 相は CF1 出力計算に含まれます。
2
TERMSEL1[2]
1
C 相は CF1 出力計算に含まれます。
3
TERMSEL2[0]
1
すべての TERMSEL2[2:0]が 1 に設定されると、3 相すべての和が CF2 出力に含まれるこ
とが表示されます。A 相は CF2 出力計算に含まれます。
4
TERMSEL2[1]
1
B 相は CF2 出力計算に含まれます。
5
TERMSEL2[2]
1
C 相は CF2 出力計算に含まれます。
6
TERMSEL3[0]
1
すべての TERMSEL3[2:0]が 1 に設定されると、3 相すべての和が CF3 出力に含まれるこ
とが表示されます。A 相は CF3 出力計算に含まれます。
7
TERMSEL3[1]
1
B 相は CF3 出力計算に含まれます。
8
TERMSEL3[2]
1
C 相は CF3 出力計算に含まれます。
Rev. A
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ADE7880
データシート
ビット
記号
デフォルト値
説明
10:9
ANGLESEL[1:0]
00
00: 相電圧と相電流の間の角度を測定。
01: 相電圧間の角度を測定。
10: 相電流間の角度を測定。
11: 角度測定なし。
11
VNOMAEN
0
このビットが 0 のとき、A 相の皮相電力を定期的に計算。
このビットが 1 のとき、定期的に測定する rms 相電圧の代わりに VNOM レジスタを使
って A 相の皮相電力を計算。
12
VNOMBEN
0
このビットが 0 のとき、B 相の皮相電力を定期的に計算。
このビットが 1 のとき、定期的に測定する rms 相電圧の代わりに VNOM レジスタを使
って B 相の皮相電力を計算。
13
VNOMCEN
0
このビットが 0 のとき、C 相の皮相電力を定期的に計算。
このビットが 1 のとき、定期的に測定する rms 相電圧の代わりに VNOM レジスタを使
って C 相の皮相電力を計算。
14
SELFREQ
0
ADE7880 を 50 Hz 回路に接続するとき、このビットを 0 クリアする必要があります(デ
フォルト値参照)。ADE7880 を 60 Hz 回路に接続するとき、このビットを 1 に設定する
必要があります。
15
予約済み
0
このビットはデフォルトで 0 であり、制御する機能はありません。
表 43.ゲイン・レジスタ(アドレス 0xE60F)
ビット
2:0
記号
PGA1[2:0]
デフォルト値
000
5:3
PGA2[2:0]
000
8:6
PGA3[2:0]
000
15:9
予約済み
000 0000
説明
相電流ゲインを選択。
000: ゲイン = 1。
001: ゲイン = 2。
010: ゲイン = 4。
011: ゲイン = 8。
100: ゲイン = 16。
101、110、111: 予約済み。セットすると、ADE7880 は PGA1[2:0] = 000 の様に動
作。
中性電流ゲインを選択。
000: ゲイン = 1。
001: ゲイン = 2。
010: ゲイン = 4。
011: ゲイン = 8。
100: ゲイン = 16。
101、110、111: 予約済み。セットすると、ADE7880 は PGA2[2:0] = 000 の様に動
作。
相電圧ゲインを選択。
000: ゲイン = 1。
001: ゲイン = 2。
010: ゲイン = 4。
011: ゲイン = 8。
100: ゲイン = 16。
101、110、111: 予約済み。セットすると、ADE7880 は PGA3[2:0] = 000 の様に動
作。
予約済み。これらのビットが制御する機能はありません。
表 44.CFMODE レジスタ(アドレス 0xE610)
ビット
2:0
Rev. A
記号
CF1SEL[2:0]
デフォルト値
000
説明
000: COMPMODE レジスタのビット[2:0] (TERMSEL1[x])で指定される各相の総
合有効電力の和に比例する CF1 周波数。
010: COMPMODE レジスタのビット[2:0] (TERMSEL1[x])で指定される各相の皮
相電力の和に比例する CF1 周波数。
011: COMPMODE レジスタのビット[2:0] (TERMSEL1[x])で指定される各相の基
本波有効電力の和に比例する CF1 周波数。
100: COMPMODE レジスタのビット[2:0] (TERMSEL1[x])で指定される各相の基
本波無効電力の和に比例する CF1 周波数。
001、101、110、111: 予約済み。
－ 96/103 －
ADE7880
データシート
ビット
5:3
記号
CF2SEL[2:0]
デフォルト値
100
8:6
CF3SEL[2:0]
010
9
CF1DIS
1
10
CF2DIS
1
11
CF3DIS
1
12
CF1LATCH
0
13
CF2LATCH
0
14
CF3LATCH
0
15
予約済み
0
説明
000: COMPMODE レジスタのビット[5:3] (TERMSEL2[x])で指定される各相の総
合有効電力の和に比例する CF2 周波数。
010: COMPMODE レジスタのビット[5:3] (TERMSEL2[x])で指定される各相の皮
相電力の和に比例する CF2 周波数。
011: COMPMODE レジスタのビット[5:3] (TERMSEL2[x])で指定される各相の基
本波有効電力の和に比例する CF2 周波数。
100: COMPMODE レジスタのビット[5:3] (TERMSEL2[x])で指定される各相の基
本波無効電力の和に比例する CF2 周波数。
001、101,110,111: 予約済み。
000: COMPMODE レジスタのビット[8:6] (TERMSEL3[x])で指定される各相の総
合有効電力の和に比例する CF3 周波数。
010: COMPMODE レジスタのビット[8:6] (TERMSEL3[x])で指定される各相の皮
相電力の和に比例する CF3 周波数。
011: COMPMODE レジスタのビット[8:6] (TERMSEL3[x])で指定される各相の基
本波有効電力の和に比例する CF3 周波数。
100: COMPMODE レジスタのビット[8:6] (TERMSEL3[x])で指定される各相の基
本波無効電力の和に比例する CF3 周波数。
001、101,110,111: 予約済み。
このビットが 1 に設定された場合、CF1 出力をディスエーブル。CF1DIS = 1 の
場合でも、対応するデジタル／周波数コンバータはイネーブルを維持。
このビットが 0 に設定された場合、CF1 出力をイネーブル。
このビットが 1 に設定された場合、CF2 出力をディスエーブル。CF2DIS = 1 の
場合でも、対応するデジタル／周波数コンバータはイネーブルを維持。
このビットが 0 に設定された場合、CF2 出力をイネーブル。
このビットが 1 に設定された場合、CF3 出力をディスエーブル。CF3DIS = 1 の
場合でも、対応するデジタル／周波数コンバータはイネーブルを維持。
このビットが 0 に設定された場合、CF3 出力をイネーブル。
このビットが 1 に設定された場合、CF1 パルスが発生したとき対応する電力量レ
ジスタ値をラッチ。電力量レジスタと CFx 出力の同期化のセクションを参照し
てください。
このビットが 1 に設定された場合、CF2 パルスが発生したとき対応する電力量レ
ジスタ値をラッチ。電力量レジスタと CFx 出力の同期化のセクションを参照し
てください。
このビットが 1 に設定された場合、CF3 パルスが発生したとき対応する電力量レ
ジスタ値をラッチ。電力量レジスタと CFx 出力の同期化のセクションを参照し
てください。
予約済み。このビットが制御する機能はありません。
表 45.APHCAL、BPHCAL、CPHCAL レジスタ(アドレス 0xE614、アドレス 0xE615、アドレス 0xE616)
ビット
記号
デフォルト値
説明
9:0
PHCALVAL
0000000000
電流チャンネル補償が必要な場合、これらのビットは 0～383 の範囲でのみ変化可能。
電圧チャンネル補償が必要な場合、これらのビットは 512～575 の範囲でのみ変化可能。
PHCALVAL ビットに 384～511 の値を設定すると、PHCALVAL ビットが 256～383 に設定された
ように補償が動作。
PHCALVAL ビットに 576～1023 の値を設定すると、PHCALVAL ビットが 384～511 に設定された
ように補償が動作。
15:10
予約済み
000000
予約済み。これらのビットが制御する機能はありません。
表 46.PHSIGN レジスタ(アドレス 0xE617)
ビット
記号
デフォルト値
説明
0
AWSIGN
0
0: A 相の ACCMODE レジスタ(基本波の合計)のビット 6 (REVAPSEL)で指定される有効電力が正。
1: A 相の ACCMODE レジスタ(基本波の合計)のビット 6 (REVAPSEL)で指定される有効電力が負。
1
BWSIGN
0
2
CWSIGN
0
0: B 相の ACCMODE レジスタ(基本波の合計)のビット 6 (REVAPSEL)で指定される有効電力が正。
1: B 相の ACCMODE レジスタ(基本波の合計)のビット 6 (REVAPSEL)で指定される有効電力が負。
0: C 相の ACCMODE レジスタ(基本波の合計)のビット 6 (REVAPSEL)で指定される有効電力が正。
1: C 相の ACCMODE レジスタ(基本波の合計)のビット 6 (REVAPSEL)で指定される有効電力が負。
Rev. A
－ 97/103 －
ADE7880
データシート
ビット
記号
デフォルト値
説明
3
SUM1SIGN
0
0: CF1 データ・パス内のすべての相電力の和が正。
1: CF1 データ・パス内のすべての相電力の和が負。CF1 データ・パス内の相電力は、COMPMODE
レジスタのビット[2:0] (TERMSEL1[x])および CFMODE レジスタのビット[2:0] (CF1SEL[x])により
指定されます。
4
AFVARSIGN
0
5
BFVARSIGN
0
0: A 相の基本波無効電力が正。
1: A 相の基本波無効電力が負。
0: B 相の基本波無効電力が正。
1: B 相の基本波無効電力が負。
6
CFVARSIGN
0
0: C 相の基本波無効電力が正。
1: C 相の基本波無効電力が負。
7
SUM2SIGN
0
0: CF2 データ・パス内のすべての相電力の和が正。
1: CF2 データ・パス内のすべての相電力の和が負。CF2 データ・パス内の相電力は、COMPMODE
レジスタのビット[5:3] (TERMSEL2[x])および CFMODE レジスタのビット[5:3] (CF2SEL[x])により
指定されます。
8
SUM3SIGN
0
0: CF3 データ・パス内のすべての相電力の和が正。
1: CF3 データ・パス内のすべての相電力の和が負。CF3 データ・パス内の相電力は、COMPMODE
レジスタのビット[8:6] (TERMSEL3[x])および CFMODE レジスタのビット[8:6] (CF3SEL[x])により
指定されます。
15:9
予約済み
000 0000
予約済み。これらのビットは常に 0。
表 47.CONFIG レジスタ(アドレス 0xE618)
ビット
記号
デフォルト値
説明
0
INTEN
0
このビットは、相電流チャンネル内の積分器を制御します。
INTEN = 0 の場合、相電流チャンネルの積分器を常にディスエーブル。
INTEN = 1 の場合、相電流チャンネルの積分器をイネーブル。
中性電流チャンネルの積分器は、CONFIG3 レジスタのビット 3 (ININTEN )で制御されます。
1
予約済み
1
予約済み。このビットは正常動作のためには 1 に設定しておく必要があります。
2
CF2DIS
0
このビットを 0 クリアすると、CF2/HREADY ピンで CF2 機能が選択されます。
このビットを 1 に設定すると、CF2/HREADY ピンで HREADY 機能が選択されます。
3
SWAP
0
このビットが 1 に設定された場合、電圧チャンネル出力が電流チャンネル出力とスワップされま
す。したがって、電流チャンネル情報が電圧チャンネル・レジスタに表示されます(逆も真)。
4
MOD1SHORT
0
このビットが 1 に設定された場合、電圧入力がグラウンドに接続されたかのように電圧チャンネ
ル ADC が動作します。
5
MOD2SHORT
0
このビットが 1 に設定された場合、電圧入力がグラウンドに接続されたかのように電流チャンネ
ル ADC が動作します。
6
HSDCEN
0
このビットが 1 に設定された場合、HSDC シリアル・ポートがイネーブルされ、CF3/HSCLK ピン
で HSCLK 機能が選択されます。
このビットが 0 にクリアされた場合、HSDC がディスエーブルされ、CF3/HSCLK ピンで CF3 機能が
選択されます。
7
SWRST
0
このビットが 1 に設定された場合、ソフトウェア・リセットが開始されます。
9:8
VTOIA[1:0]
00
これらのビットを使って、電力パス内で A 相電流と一緒に考慮する相電圧を指定します。
00 = A 相電圧。
01 = B 相電圧。
10 = C 相電圧。
11 = 予約済み。セットすると、ADE7880 は VTOIA[1:0] = 00 の様に動作。
11:10
VTOIB[1:0]
00
これらのビットを使って、電力パス内で B 相電流と一緒に考慮する相電圧を指定します。
00 = B 相電圧。
01 = C 相電圧。
10 = A 相電圧。
Rev. A
－ 98/103 －
ADE7880
データシート
ビット
記号
デフォルト値
13:12
VTOIC[1:0]
00
説明
11 = 予約済み。セットすると、ADE7880 は VTOIB[1:0] = 00 の様に動作。
これらのビットを使って、電力パス内で C 相電流と一緒に考慮する相電圧を指定します。
00 = C 相電圧。
01 = A 相電圧。
10 = B 相電圧。
11 = 予約済み。セットすると、ADE7880 は VTOIC[1:0] = 00 の様に動作。
15:14
予約済み。
予約済み
表 48.MMODE レジスタ(アドレス 0xE700)
ビット
記号
1:0
予約済み
2
PEAKSEL[0]
デフォルト値
説明
予約済み。
1
3 相すべてで同時にピーク検出を可能にするときは、PEAKSEL[2:0]ビットのすべてを同時に 1 に
設定することができます。複数の PEAKSEL[2:0]ビットを 1 に設定すると、ゼロ交差が複数の相で
検出されるため PEAKCYC レジスタで表示されるピーク測定時間が減少します。
このビットが 1 に設定された場合、電圧と電流のピーク・レジスタに A 相が選択されます。
3
PEAKSEL[1]
1
このビットが 1 に設定された場合、電圧と電流のピーク・レジスタに B 相が選択されます。
4
PEAKSEL[2]
1
このビットが 1 に設定された場合、電圧と電流のピーク・レジスタに C 相が選択されます。
7:5
予約済み
000
予約済み。これらのビットが制御する機能はありません。
表 49.ACCMODE レジスタ(アドレス 0xE701)
ビット
記号
デフォルト値
説明
1:0
WATTACC[1:0]
00
00: 総合および基本波有効電力の符号付き積算モード。総合および基本波有効電力量レジスタと
CFx パルスは同じ方法で発生されます。
01: 総合および基本波有効電力の正のみの積算モード。このモードでは、総合および基本波有効電
力量レジスタは正のみのモードで積算されますが、CFx パルスは符号付き積算モードで発生され
ます。
10: 予約済み。セットすると、デバイスは WATTACC[1:0] = 00 の様に動作。
11: 総合および基本波有効電力の絶対積算モード。総合および基本波電力量レジスタと CFx パルス
は同じ方法で発生されます。
3:2
VARACC[1:0]
00
00:基本波無効電力の符号付き積算。基本波無効電力量レジスタと CFx パルスは同じ方法で発生さ
れます。
01: 予約済み。セットすると、デバイスは VARACC[1:0] = 00 の様に動作。
10: 基本波有効電力の符号に応じて基本波無効電力を積算します。すなわち、有効電力が正の場
合、無効電力がそのまま積算されますが、これに対して有効電力が負の場合は、無効電力が逆符号
で積算されます。このモードでは、総合および基本波無効電力量レジスタは絶対モードで積算さ
れますが、CFx パルスは符号付き積算モードで発生されます。
11: 基本波無効電力の絶対積算モード。このモードでは、総合および基本波無効電力量レジスタは
絶対モードで積算されますが、CFx パルスは符号付き積算モードで発生されます。
5:4
CONSEL[1:0]
00
これらのビットで、電力量積算レジスタへの入力を選択します。IA’、IB’、IC’はそれぞれ IA、
IB、IC を−90°シフトした信号です。表 50 を参照してください。
00: 3 個の電圧センサーによる 3 相 4 線。
01: 3 相 3 線 Δ 接続。このモードでは、BVRMS レジスタが VA-VC の rms 値を格納。
10: 2 個の電圧センサーによる 3 相 4 線。
11: 3 相 4 線 Δ 接続。
Rev. A
－ 99/103 －
ADE7880
データシート
ビット
記号
デフォルト値
説明
6
REVAPSEL
0
0: 各相の総合有効電力を使用して、STATUS0 レジスタのビットを発生。A 相はビット 6
(REVAPA)を、B 相はビット 7 (REVAPB)を、C 相はビット 8 (REVAPC)を、それぞれ発生。
1: 各相の基本波有効電力を使用して、STATUS0 レジスタのビットを発生。A 相はビット 6
(REVAPA)を、B 相はビット 7 (REVAPB)を、C 相はビット 8 (REVAPC)を、それぞれ発生。
7
予約済み
1
予約済み。このビットが制御する機能はありません。
表 50.電力量レジスタの CONSEL[1:0]ビット 1
Energy Registers
CONSEL[1:0] = 00
CONSEL[1:0] = 01
CONSEL[1:0] = 10
CONSEL[1:0] = 11
AWATTHR, AFWATTHR
BWATTHR, BFWATTHR
VA × IA
VB × IB
CWATTHR, CFWATTHR
AVARHR, AFVARHR
BVARHR, BFVARHR
VC × IC
VA × IA’
VB × IB’
CVARHR, CFVARHR
AVAHR
BVAHR
VC ×IC’
VA rms × IA rms
VB rms × IB rms
VA × IA
VB = −VA – VC
VB × IB
VC × IC
VA × IA’
VB = −VA – VC
VB × IB’
VC × IC’
VA rms × IA rms
VB rms × IB rms
VA × IA
VB = −VA
VB × IB
VC × IC
VA × IA’
VB = −VA
VB × IB’
VC × IC’
VA rms × IA rms
VB rms × IB rms
CVAHR
VC rms × IC rms
VA × IA
VB = VA – VC
VB ×IB1
VC × IC
VA × IA’
VB = VA – VC
VB × IB’1
VC × IC’
VA rms × IA rms
VB rms × IB rms
VB = VA – VC1
VC rms × IC rms
VC rms × IC rms
VC rms × IC rms
1
3 相 3 線構成(CONSEL[1:0] = 01)では、ADE7880 が A 相と C 相の間のライン電圧の rms 値を計算し、結果を BVRMS レジスタへ格納します( 3 相 3 線 Δ 構成での電圧
RMS のセクション参照)。したがって、物理的な意味のない B 相に対応する電力を ADE7880 が計算します。B 相電力に関係する周波数出力ピン(CF1、CF2、または
CF3)に誤差が発生しないようにするため、COMPMODE レジスタのビット TERMSEL1[1]または TERMSEL2[1]または TERMSEL3[1]に 0 を設定して、電力量／周波数
コンバータへの B 相成分をディスエーブルします(電力量／周波数変換セクション参照)。
表 51.LCYCMODE レジスタ(アドレス 0xE702)
ビット
記号
デフォルト値
説明
0
LWATT
0
0: watt-hour 積算レジスタ(AWATTHR、BWATTHR、CWATTHR、AFWATTHR、BFWATTHR、
CFWATTHR)を通常積算モードに設定。
1: watt-hour 積算レジスタ(AWATTHR、BWATTHR、CWATTHR、AFWATTHR、BFWATTHR、
CFWATTHR)をライン・サイクル積算モードに設定。
1
LVAR
0
0: var-hour 積算レジスタ(AFVARHR、BFVARHR、CFVARHR)を通常積算モードに設定。
1: var-hour 積算レジスタ(AFVARHR、BFVARHR、CFVARHR)をライン・サイクル積算モードに設
定。
2
LVA
0
0: var-hour 積算レジスタ(AVAHR、BVAHR、CVAHR)を通常積算モードに設定。
1: var-hour 積算レジスタ(AVAHR、BVAHR、CVAHR)をライン・サイクル積算モードに設定。
3
ZXSEL[0]
1
0: ライン・サイクル積算モードで A 相をゼロ交差カウントから除外。
1: ライン・サイクル積算モードで A 相をゼロ交差カウントに含める。ゼロ交差検出では複数相を
選択することができます。この場合、積算時間は短くなります。
4
ZXSEL[1]
1
0: ライン・サイクル積算モードで B 相をゼロ交差カウントから除外。
1:ライン・サイクル積算モードで B 相をゼロ交差カウントに含める。
5
ZXSEL[2]
1
0: ライン・サイクル積算モードで C 相をゼロ交差カウントから除外。
1: ライン・サイクル積算モードで C 相をゼロ交差カウントに含める。
6
RSTREAD
1
0: すべての電力量レジスタの read-with-reset をディスエーブル。ビット[2:0] (LWATT、LVAR、
LVA)が 1 に設定されると、このビットは 0 クリアされます。
1: すべての xWATTHR、xVARHR、xVAHR、xFWATTHR、xFVARHR レジスタの read-with-reset を
イネーブル。これは、これらのレジスタを読出して 0 にリセットすることを意味します。
Rev. A
－ 100/103 －
ADE7880
データシート
ビット
記号
デフォルト値
説明
7
PFMODE
0
0: 力率計算では、式で使用される種々の相電力の瞬時値を使います。
1: 力率計算で、ライン・サイクル積算モードを使って計算された相電力量値を使います。力率を
正しく計算するためには、LCYCMODE レジスタのビット LWATT とビット LVA をイネーブルす
る必要があります。力率測定の更新レートは、この場合半ライン・サイクルの整数倍になり、
LINECYC レジスタに設定することができます。
表 52.HSDC_CFG レジスタ(アドレス 0xE706)
ビット
記号
デフォルト値
0
HCLK
0
説明
0: HSCLK は 8 MHz。
1: HSCLK は 4 MHz。
1
HSIZE
0
0: HSDC は 32 ビット・レジスタを 32 ビット・パッケージで MSB ファーストで送信します。
1: HSDC は 32 ビット・レジスタを 8 ビット・パッケージで MSB ファーストで送信します。
2
HGAP
0
4:3
HXFER[1:0]
00
0: パッケージ間にギャップの挿入なし。
1: パッケージ間に HCLK で 7 サイクルのギャップを挿入。
00 = HSDC は、16 個の 32 ビット・ワードを IAWV、VAWV、IBWV、VBWV、ICWV、VCWV、
INWV、AVA、BVA、CVA、AWATT、BWATT、CWATT、AFVAR、BFVAR、CFVAR の順で送
信。
01 = HSDC は電流と電圧の 7 個の瞬時値( IAWV、VAWV、IBWV、VBWV、ICWV、VCWV、
INWV)を送信。
10 = HSDC は相電力の 9 個の瞬時値(AVA、BVA、CVA、AWATT、BWATT、CWATT、AFVAR、
BFVAR、CFVAR)を送信。
11 = 予約済み。セットすると、ADE7880 は HXFER[1:0] = 00 の様に動作。
5
HSAPOL
0
0: SS/HSA 出力ピンはアクティブ・ロー。
1: SS/HSA 出力ピンはアクティブ・ハイ。
7:6
予約済み
00
予約済み。これらのビットが制御する機能はありません。
表 53.CONFIG3 レジスタ(アドレス 0xEA00)
ビット
記号
デフォルト値
説明
0
HPFEN
1
HPFEN = 1 のとき、電圧と電流チャンネルのすべてのハイパス・フィルタをイネーブル。
HPFEN = 0 のとき、すべてのハイパス・フィルタをディスエーブル。
1
LPFSEL
0
LPFSEL = 0 のとき、総合有効電力データ・パス内の LPF が 650 ms のセトリング・タイムを挿入。
LPFSEL = 1 のとき、総合有効電力データ・パス内の LPF が 1300 ms のセトリング・タイムを挿
入。
2
INSEL
0
INSEL = 0 のとき、レジスタ NIRMS は中性電流の rms 値を格納。
INSEL = 1 のとき、レジスタ NIRMS は ISUM の rms 値、すなわち全 3 相電流 IA、IB、IC の和の瞬
時値を格納。
3
ININTEN
0
このビットは、中性電流チャンネル内の積分器を制御します。
ININTEN = 0 の場合、中性電流チャンネルの積分器をディスエーブル。
ININTDIS = 1 の場合、中性チャンネルの積分器をイネーブル。
相電流チャンネルの積分器は、CONFIG レジスタのビット 0 (INTEN)から制御されます。
4
予約済み
0
予約済み。このビットは正常動作のためには 0 に設定しておく必要があります。
7:5
予約済み
000
予約済み。これらのビットが制御する機能はありません。
Rev. A
－ 101/103 －
ADE7880
データシート
表 54.HCONFIG レジスタ(アドレス 0xE900)
ビット
記号
デフォルト値
説明
0
HRCFG
0
このビットが 0 にクリアされたとき、MASK0 レジスタのビット 19 (HREADY)割込みが所定の遅
延時間後に発生します。遅延時間は、ビット HSTIME で設定されます。セトリング・タイム後の
更新周波数は、ビット HRATE により決定されます。
このビットが 1 に設定された場合、MASK0 レジスタのビット 19 (HREADY)割込みが高調波計算
ブロックがセットアップされた後直ちに発生します。更新周波数はビット HRATE により決定され
ます。
2:1
HPHASE
00
これらのビットは、高調波計算ブロックで解析する相または中性電流を指定します。
00 = A 相電圧と電流。
01 = B 相電圧と電流。
10 = C 相電圧と電流。
11 = 中性電流。
4:3
HSTIME
01
これらのビットは遅延時間を指定します。HRCFG ビットが 1 に設定されると、この時間の経過後
に、MASK0 レジスタのビット 19 (HREADY)割込みが発生します。
00 = 500 ms。
01 = 750 ms。
10 = 1000 ms。
11 = 1250 ms。
7:5
HRATE
000
これらのビットは高調波レジスタの更新レートを制御します。
000 = 125 µsec (8 kHz レート)。
001 = 250 µsec (4 kHz レート)。
010 = 1 ms (1 kHz レート)。
011 = 16 ms (62.5 Hz レート)。
100 = 128 ms (7.8125 Hz レート)。
101 = 512 ms (1.953125 Hz レート)。
110 = 1.024 sec (0.9765625 Hz レート)。
111 = 高調波計算をディスエーブル。
9:8
ACTPHSEL
00
これらのビットは、高調波計算の基準時間として使用される相電圧を選択します。
00 = A 相電圧。
01 = B 相電圧。
10 = C 相電圧。
11 = 予約済み。セレクトされると、C 相電圧を使います。
15:10
予約済み
0
予約済み。これらのビットが制御する機能はありません。
表 55.LPOILVL レジスタ(アドレス 0xEC00)
ビット
記号
デフォルト値
説明
2:0
LPOIL[2:0]
111
スレッショールドはフルスケールと LPOIL/8 の積に対応する値に設定されます。
7:3
LPLINE[4:0]
00000
測定時間は(LP ライン+ 1)/50 sec。
表 56.CONFIG2 レジスタ(アドレス 0xEC01)
ビット
記号
デフォルト値
説明
0
EXTREFEN
0
このビットが 0 のとき、ADC で内蔵リファレンス電圧を使用。
このビットが 1 のとき、外付けリファレンスをピン 17 REFIN/OUT に接続。
1
I2C_LOCK
0
このビットが 0 のとき、SPI ポートを起動するためSS/HSA ピンを 3 回トグルすることができま
す。 I2C がアクティブ・シリアル・ポートの場合、このビットに 1 を設定してロックする必要があ
ります。この時点から、SS/HSA ピンのトグルが無視され、SPI ポートへの切り替えができなくなり
ます。SPI がアクティブ・シリアル・ポートの場合、CONFIG2 レジスタへの任意の書込みでポー
トがロックされます。この時点から、I2C ポートへ切り替えて I2C を使用することができなくなり
ます。固定した後は、ADE7880 で PSMx 消費電力モードが変更されても選択したシリアル・ポート
が維持されます。
7:2
予約済み
0
予約済み。これらのビットが制御する機能はありません。
Rev. A
－ 102/103 －
ADE7880
データシート
外形寸法
6.10
6.00 SQ
5.90
31
40
30
0.50
BSC
1
TOP VIEW
0.80
0.75
0.70
10
11
20
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
4.45
4.30 SQ
4.25
EXPOSED
PAD
21
0.45
0.40
0.35
PIN 1
INDICATOR
BOTTOM VIEW
0.25 MIN
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
05-06-2011-A
PIN 1
INDICATOR
0.30
0.23
0.18
COMPLIANT TO JEDEC STANDARDS MO-220-WJJD.
図 111.40 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
6 mm × 6 mm ボディ、超極薄クワッド
(CP-40-10)
寸法 mm
オーダー・ガイド
Model1
Temperature Range
Package Description
Package Option
ADE7880ACPZ
ADE7880ACPZ-RL
EVAL-ADE7880EBZ
−40°C to +85°C
−40°C to +85°C
40-Lead LFCSP_WQ
40-Lead LFCSP_WQ, 13” Tape and Reel
Evaluation Board
CP-40-10
CP-40-10
1
Z = RoHS 準拠製品。
I2C は、Philips Semiconductors 社(現在の NXP Semiconductors 社)が制定した通信プロトコルです。
Rev. A
－ 103/103 －