RF捷变收发器 AD9364 产品特性 功能框图 AD9364 RXB_P, RXB_N RXA_P, RXA_N ADC RXC_P, RXC_N Rx LO TX_MON Tx LO TXA_P, TXA_N DAC DATA INTERFACE 集成12位DAC和ADC的RF 1 x 1收发器 频段：70 MHz至6.0 GHz 支持时分双工(TDD)和频分双工(FDD)操作 可调谐通道带宽(BW)：<200 kHz至56 MHz 3频接收器：3路差分或6路单端输入 出色的接收器灵敏度，噪声系数小于2.5 dB Rx增益控制 实时监控和控制信号用于手动增益 独立的自动增益控制 2频差分输出发射器 高线性度宽带发射器 Tx EVM： ≤−40 dB Tx噪声：本底噪声≤−157 dBm/Hz Tx监控器：动态范围≥66 dB，精度为1 dB 集成小数N分频频率合成器 2.4 Hz最大本振(LO)步长 多器件同步 CMOS/LVDS数字接口 P0_[D11:D0]/ TX_[D5:D0] P1_[D11:D0]/ RX_[D5:D0] DAC CTRL AUXADC AUXDACx GPO RADIO SWITCHING PLLs CLK_OUT XTALN NOTES 1. SPI, CTRL, P0_[D11:D0]/TX_[D5:D0], P1_[D11:D0]/RX_[D5:D0], AND RADIO SWITCHING CONTAIN MULTIPLE PINS. 11846-001 SPI CTRL DAC ADC TXB_P, TXB_N 图1. 应用 点对点通信系统 毫微微蜂窝/微微蜂窝/微蜂窝基站 通用无线电系统 概述 然后将其传过可配置抽取滤波器和128抽头FIR滤波器，结 AD9364是一款面向3G和4G基站应用的高性能、高集成度 果以相应的采样速率生成12位输出信号。 的射频(RF) Agile Transceiver™捷变收发器。该器件的可编程 性和宽带能力使其成为多种收发器应用的理想选择。 发射器采用直接变频架构，可实现较高的调制精度和超低 的噪声。这种发射器设计得到的Tx EVM ≤ −40 dB，可为外 该器件集RF前端与灵活的混合信号基带部分为一体，集成 部功率放大器(PA)的选择留出可观的系统裕量。板载发射 频率合成器，为处理器提供可配置数字接口，从而简化设 (Tx)功率监控器可以用作功率检测器，从而实现高度精确 计导入。AD9364工作频率范围为70 MHz至6.0 GHz，涵盖大 部分特许执照和免执照频段，支持的通道带宽范围为200 kHz 以下至56 MHz。 完全集成的锁相环(PLL)可针对所有Rx和Tx通道提供低功 耗的小数N分频频率合成。所有VCO和环路滤波器元件均 直接变频接收器拥有首屈一指的噪声系数和线性度。接收 (Rx)子系统都拥有独立的自动增益控制(AGC)、直流失调校 正、正交校正和数字滤波功能，从而消除了在数字基带中 提供这些功能的必要性。AD9364还拥有灵活的手动增益模 式，支持外部控制。两个高动态范围模数转换器先将收到 的I信号和Q信号进行数字化 Rev. B 的Tx功率测量。 已集成。 AD9364内核可直接采用1.3 V稳压器供电。IC通过一个标准 四线式串行端口和四个实时输入控制引脚进行控制。全面 的省电模式可将正常使用情况下的功耗降至最低。 AD9364采用10 mm x 10 mm、144引脚芯片级球栅阵列封装 (CSP_BGA)。 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2013–2014 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9364 目录 产品特性 ...........................................................................................1 5.5 GHz频段 ............................................................................. 24 应用....................................................................................................1 工作原理 ........................................................................................ 28 功能框图 ...........................................................................................1 一般特性................................................................................... 28 概述....................................................................................................1 接收器 ....................................................................................... 28 修订历史 ...........................................................................................2 发射器 ....................................................................................... 28 技术规格 ...........................................................................................3 时钟输入选项 .......................................................................... 28 功耗—VDD_Interface ...............................................................7 频率合成器 .............................................................................. 29 功耗—VDDD1P3_DIG和VDDAx 数字数据接口 .......................................................................... 29 (全部1.3 V电源组合)................................................................ 8 使能状态机.................................................................................... 29 绝对最大额定值...................................................................... 10 SPI接口...................................................................................... 30 回流温度曲线 .......................................................................... 10 控制引脚................................................................................... 30 热阻 ........................................................................................... 10 GPO引脚(GPO_3至GPO_0)................................................. 30 ESD警告.................................................................................... 10 辅助转换器 .............................................................................. 30 引脚配置和功能描述 .................................................................. 11 封装和订购信息........................................................................... 31 典型性能参数 ............................................................................... 15 外形尺寸................................................................................... 31 800 MHz频段 ........................................................................... 15 订购指南................................................................................... 31 2.4 GHz频段 ............................................................................. 20 修订历史 2/14—Revision B:初始版 Rev. B | Page 2 of 32 AD9364 技术规格 除非另有说明，电气特性在VDD_GPO = 3.3 V、VDD_INTERFACE = 1.8 V、所有其他VDDx引脚 = 1.3 V、TA = 25°C下测得。 表1. 参数1 接收器，一般 中心频率 增益 最小值 最大值 增益步进 接收信号强度指示器 指示器 范围 精度 接收器，800 MHz 噪声系数 三阶输入交调载点 二阶输入交调载点 符号 最小值 典型值 70 最大值 单位 6000 MHz 测试条件/注释 0 74.5 73.0 72.0 65.5 1 dB dB dB dB dB dB 100 ±2 dB dB NF IIP3 2 −18 dB dBm 最大Rx增益 最大Rx增益 IIP2 40 dBm 最大Rx增益 −122 dBm Rx前端输入 0.2 0.2 −42 −10 % 度 dB dB 800 MHz时 2300 MHz时，RXA 2300 MHz时，RXB、RXC 5500 MHz时，RXA RSSI 本振(LO)泄漏 正交 增益误差 相位误差 调制精度(EVM) 输入S11 19.2 MHz参考时钟 接收器，2.4 GHz 噪声系数 三阶输入交调载点 NF IIP3 3 −14 dB dBm 最大Rx增益 最大Rx增益 二阶输入交调载点 IIP2 45 dBm 最大Rx增益 −110 dBm Rx前端输入 0.2 0.2 −42 −10 % 度 dB dB 3.8 −17 42 −95 dB dBm dBm dBm 0.2 0.2 −37 % 度 dB −10 dB 本振(LO)泄漏 正交 增益误差 相位误差 调制精度(EVM) 输入S11 接收器，5.5 GHz 噪声系数 三阶输入交调载点 二阶输入交调载点 本振(LO)泄漏 正交 增益误差 相位误差 调制精度(EVM) NF IIP3 IIP2 输入S11 发射器，一般 中心频率 功率控制范围 功率控制分辨率 70 6000 90 0.25 Rev. B | Page 3 of 32 MHz dB dB 40 MHz参考时钟 最大Rx增益 最大Rx增益 最大Rx增益 Rx前端输入 40 MHz参考时钟 (针对RF频率合成器内部加倍) AD9364 参数1 发射器，800 MHz 输出S22 最大输出功率 调制精度(EVM) 三阶输出交调载点 载波泄漏 符号 最小值 典型值 最大值 单位 测试条件/注释 −10 8 −40 23 −50 −32 −157 dB dBm dB dBm dBc dBc dBm/Hz −10 7.5 −40 19 −50 −32 −156 dB dBm dB dBm dBc dBc dBm/Hz −10 6.5 −36 dB dBm dB 17 dBm −50 −30 −151.5 dBc dBc dBm/Hz 4 66 1 dBm dB dB 2.4 Hz 2.4 GHz，40 MHz参考时钟 0.13 ° rms 2.4 GHz 0.37 ° rms 5.5 GHz 0.59 ° rms 100 Hz至100 MHz，30.72 MHz 参考时钟(针对RF频率合成器 内部加倍) 100 Hz至100 MHz，40 MHz参考 时钟 100 Hz至100 MHz，40 MHz参考时 钟(针对RF频率合成器内部加倍) 本底噪声 发射器，2.4 GHz 输出S22 最大输出功率 调制精度(EVM) 三阶输出交调载点 载波泄漏 OIP3 OIP3 本底噪声 发射器，5.5 GHz 输出S22 最大输出功率 调制精度(EVM) 三阶输出交调载点 OIP3 载波泄漏 本底噪声 TX监控器输入(TX_MON) 最大输入电平 动态范围 精度 LO频率合成器 LO频率阶跃 积分相位噪声 800 MHz 信号电平 辅助转换器 模数转换器 分辨率 输入电压 最小值 最大值 DAC 分辨率 0 dB衰减 40 dB衰减 90 MHz偏移 1 MHz信号音(50 Ω负载) 40 MHz参考时钟 0 dB衰减 40 dB衰减 90 MHz偏移 7 MHz信号音(50 Ω负载) 40 MHz参考时钟 (针对RF频率合成器内部加倍) 0 dB衰减 40 dB衰减 90 MHz偏移 REF_CLK要么为XTALP/XTALN引 脚的输入，要么为直接连接XT ALN引脚的线路 参考时钟(REF_CLK) 输入 频率范围 1 MHz信号音(50 Ω负载) 119.2 MHz参考时钟 19 10 50 80 1.3 MHz MHz V p-p 12 位 0.05 VDDA1P3_BB − 0.05 V V 10 Bits Rev. B | Page 4 of 32 晶振输入 外部振荡器 交流耦合外部振荡器 AD9364 参数1 输出电压 最小值 最大值 输出电流 数字规格(CMOS) 逻辑输入 输入电压 高 低 输入电流 高 低 逻辑输出 输出电压 高 低 数字规格(LVDS) 逻辑输入 输入电压范围 输入差分电压阈值 接收机差分输入阻抗 逻辑输出 输出电压 高 低 输出差分电压 输出失调电压 通用输出 输出电压 高 低 输出电流 SPI时序 SPI_CLK 周期 脉冲宽度 SPI_ENB建立至第一 符号 最小值 典型值 最大值 0.5 VDD_GPO − 0.3 10 单位 V V mA VDD_INTERFACE × 0.8 0 VDD_INTERFACE VDD_INTERFACE × 0.2 V V −10 −10 +10 +10 μA μA VDD_INTERFACE × 0.2 V V 1575 +100 mV mV VDD_INTERFACE × 0.8 825 −100 测试条件/注释 100 对中的各差分输入 Ω 1375 1025 150 1200 VDD_GPO × 0.8 VDD_GPO × 0.2 10 mV mV mV mV 可分75 mV个阶跃编程 V V mA VDD_INTERFACE = 1.8 V tCP tMP tSC 20 9 1 ns ns ns tHC 0 ns ns ns 最后SPI_CLK下降沿至SPI_ENB 保持 SPI_DI 数字输入建立至SPI_CLK 数据输入保持至SPI_CLK SPI_CLK上升沿至输出数据至 延迟 4线模式 3线模式 总线周转时间，读 tS tH 2 1 tCO tCO tHZM 3 3 tH 8 8 tCO (max) ns ns ns 总线周转时间，读 tHZS 0 tCO (max) ns Rev. B | Page 5 of 32 基带处理器(BBP)驱动最后 地址位后 AD9364驱动最后数据位后 AD9364 参数1 数字数据时序(CMOS)， VDD_INTERFACE = 1.8 V DATA_CLK时钟周期 DATA_CLK和FB_CLK脉冲宽度 Tx 数据 建立至FB_CLK 保持至FB_CLK DATA_CLK至数据总线输出 延迟 DATA_CLK至RX_FRAME延迟 脉冲宽度 使能 TXNRX TXNRX建立至ENABLE 总线周转时间 Rx前 Rx后 容性负载 容性输入 数字数据时序(CMOS)， VDD_INTERFACE = 2.5 V DATA_CLK时钟周期 DATA_CLK和FB_CLK脉冲宽度 Tx数据 建立至FB_CLK 建立至FB_CLK DATA_CLK至数据总线输出 延迟 DATA_CLK至RX_FRAME延迟 脉冲宽度 使能 TXNRX TXNRX建立至ENABLE 总线周转时间 Rx前 Rx后 容性负载 容性输入 数字数据时序(LVDS) DATA_CLK时钟周期 DATA_CLK和FB_CLK脉冲宽度 Tx数据 建立至FB_CLK 保持至FB_CLK DATA_CLK至数据总线输出 延迟 DATA_CLK至RX_FRAME延迟 脉冲宽度 使能 TXNRX TXNRX建立至ENABLE 符号 最小值 tCP tMP 16.276 tCP的45% tSTX tHTX tDDRX 典型值 最大值 单位 测试条件/注释 ns ns 61.44 MHz tCP的55% 1 0 0 1.5 ns ns ns tDDDV 0 1.0 ns tENPW tTXNRXPW tCP tCP ns ns FDD独立ENSM模式 tTXNRXSU 0 ns TDD ENSM模式 tRPRE tRPST 2 × tCP 2 × tCP ns ns pF pF TDD模式 TDD模式 ns ns 61.44 MHz tCP的55% 3 3 TX_FRAME，P0_D和P1_D tCP tMP 16.276 tCP的45% tSTX tHTX tDDRX 1 0 0 1.2 ns ns ns tDDDV 0 1.0 ns tENPW tTXNRXPW tTXNRXSU tCP tCP 0 ns ns ns tRPRE tRPST 2 × tCP 2 × tCP ns ns pF pF TDD模式 TDD模式 ns ns 245.76 MHz tCP的55% 3 3 TX_FRAME，P0_D和P1_D tCP tMP 4.069 tCP的45% tSTX tHTX tDDRX 1 0 0.25 1.25 ns ns ns tDDDV 0.25 1.25 ns tENPW tTXNRXPW tTXNRXSU tCP tCP 0 FDD独立ENSM模式 TDD ENSM模式 TX_FRAME和TX_D ns ns ns Rev. B | Page 6 of 32 FDD独立ENSM模式 TDD ENSM模式 AD9364 参数1 符号 总线周转时间 Rx前 tRPRE Rx后 tRPST 容性负载 容性输入 电源特性 1.3 V电源电压 VDD_INTERFACE电源额定设置 Nominal Settings CMOS LVDS VDD_INTERFACE容差 VDD_GPO电源标称设置 VDD_GPO容差 电流消耗 VDDx，休眠模式 VDD_GPO 1 最小值 典型值 最大值 2 × tCP 2 × tCP 测试条件/注释 ns ns pF pF 3 3 1.267 单位 1.3 1.33 V 1.2 1.8 −5 2.5 2.5 +5 V V % 容差适用于任何电压设置 1.3 −5 3.3 +5 V % 不用时，必须设为1.3 V 容差适用于任何电压设置 μA μA 所有输入电流之和 空载 180 50 指参数中多功能引脚的单个功能时，只会列出引脚名称中与规格相关的部分。要了解多功能引脚的全部引脚名称，请参见“引脚配置和功能描述”部分。 功耗—VDD_INTERFACE 表2. VDD_INTERFACE = 1.2 V 参数 休眠模式 RX和TX，双通道数据速率(DDR) LTE 10 MHz 单端口 双端口 LTE 20 MHz 双端口 最小值 典型值 45 最大值 单位 μA 测试条件/注释 加电，器件禁用 2.9 2.7 mA mA 30.72 MHz数据时钟，CMOS 15.36 MHz数据时钟，CMOS 5.2 mA 30.72 MHz数据时钟，CMOS 单位 μA 测试条件/注释 加电，器件禁用 4.5 4.1 mA mA 30.72 MHz数据时钟，CMOS 15.36 MHz数据时钟，CMOS 8.0 mA 30.72 MHz数据时钟，CMOS 单位 μA 测试条件/注释 加电，器件禁用 6.5 6.0 mA mA 30.72 MHz数据时钟，CMOS 15.36 MHz数据时钟，CMOS 11.5 mA 30.72 MHz数据时钟，CMOS 表3. VDD_INTERFACE = 1.8 V 参数 休眠模式 RX和TX，DDR LTE 10 MHz 单端口 双端口 LTE 20 MHz 双端口 最小值 典型值 84 最大值 表4. VDD_INTERFACE = 2.5 V 参数 休眠模式 RX和TX，DDR LTE 10 MHz 单端口 双端口 LTE 20 MHz 双端口 最小值 典型值 150 最大值 Rev. B | Page 7 of 32 AD9364 功耗—VDDD1P3_DIG和VDDAx(全部1.3 V电源组合) 表5. 800 MHz，TDD模式 参数 RX 5 MHz 带宽 10 MHz 带宽 20 MHz 带宽 TX 5 MHz 带宽 7 dBm −27 dBm 10 MHz 带宽 7 dBm −27 dBm 20 MHz 带宽 7 dBm −27 dBm 最小值 典型值 最大值 单位 测试条件/注释 180 210 260 mA mA mA 连续Rx 连续Rx 连续Rx 340 190 mA mA 连续Tx 连续Tx 360 220 mA mA 连续Tx 连续Tx 400 250 mA mA 连续Tx 连续Tx 表6. TDD模式，2.4 GHz 参数 RX 5 MHz 带宽 10 MHz 带宽 20 MHz 带宽 TX 5 MHz 带宽 7 dBm −27 dBm 10 MHz 带宽 7 dBm −27 dBm 20 MHz 带宽 7 dBm −27 dBm 最小值 典型值 最大值 单位 测试条件/注释 175 200 240 mA mA mA 连续Rx 连续Rx 连续Rx 350 160 mA mA 连续Tx 连续Tx 380 220 mA mA 连续Tx 连续Tx 410 260 mA mA 连续Tx 连续Tx 单位 测试条件/注释 175 275 mA mA 连续Rx 连续Rx 400 240 mA mA 连续Tx 连续Tx 490 385 mA mA 连续Tx 连续Tx 表7. TDD模式，5.5 GHz 参数 RX 5 MHz 带宽 40 MHz 带宽 TX 5 MHz 带宽 7 dBm −27 dBm 40 MHz 带宽 7 dBm −27 dBm 最小值 典型值 最大值 Rev. B | Page 8 of 32 AD9364 表8. FDD模式，800 MHz 参数 RX和TX 5 MHz 带宽 7 dBm −27 dBm 10 MHz 带宽 7 dBm −27 dBm 20 MHz 带宽 7 dBm −27 dBm 最小值 典型值 最大值 单位 490 345 mA mA 540 395 mA mA 615 470 mA mA 测试条件/注释 表9. FDD模式，2.4 GHz 参数 RX和TX 5 MHz 带宽 7 dBm −27 dBm 10 MHz 带宽 7 dBm −27 dBm 20 MHz 带宽 7 dBm −27 dBm 表10. FDD模式，5.5 GHz 参数 RX和TX 5 MHz 带宽 7 dBm −27 dBm 最小值 最小值 典型值 最大值 单位 500 350 mA mA 540 390 mA mA 620 475 mA mA 典型值 550 385 最大值 单位 mA mA Rev. B | Page 9 of 32 测试条件/注释 测试条件/注释 AD9364 绝对最大额定值 回流温度曲线 表11. AD9364回流温度曲线依据的是JEDEC JESD20无铅器件标 准。最大回流温度为260°C。 参数 VDDx至VSSx VDD_INTERFACE至VSSx VDD_GPO至VSSx 逻辑输入和输出至VSSx 额定值 −0.3 V至+1.4 V −0.3 V至+3.0 V −0.3 V至+3.9 V −0.3 V至VDD_INTERFACE + 0.3 V 输入电流至除电源引脚外 的任何引脚 RF输入(峰值功率) Tx监控器输入功率(峰值功率) ±10 mA 表12. 热阻 2.5 dBm 9 dBm 封装类型 封装功耗 最高结温(TJMAX) 工作温度范围 存储温度范围 (TJMAX − TA)/θJA 110°C −40°C至+85°C −65°C至+150°C 热阻 θJA针对最差条件，即焊接在电路板上的器件为表贴封装。 144引脚 CSP_BGA 气流速度 θJA1, 2 (m/s) 0 1.0 2.5 32.3 29.6 27.8 θJC1, 3 9.6 θJB1, 4 20.2 ΨJT1, 2 0.27 0.43 0.57 单位 °C/W °C/W °C/W 按照JEDEC JESD51-7，加上JEDEC JESD51-5 2S2P测试板。 按照JEDEC JESD51-2(静止空气)或JEDEC JESD51-6(流动空气)。 3 按照MIL-STD 883、方法1012.1。 4 按照JEDEC JESD51-8(静止空气)。 1 2 注意，等于或超出上述绝对最大额定值可能会导致产品永 久性损坏。这只是额定最值，并不能以这些条件或者在任 ESD警告 何其它超出本技术规范操作章节中所示规格的条件下，推 断产品能否正常工作。长期在超出最大额定值条件下工作 会影响产品的可靠性。 Rev. B | Page 10 of 32 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。尽 管本产品具有专利或专有保护电路，但在遇到高能量 ESD时，器件可能会损坏。因此，应当采取适当的ESD 防范措施，以避免器件性能下降或功能丧失。 AD9364 引脚配置和功能描述 1 2 3 4 5 6 7 8 9 10 11 A VSSA VSSA NC VSSA VSSA VSSA VDDA1P3_ RX_TX VDDA1P3_ RX_TX VDDA1P3_ RX_TX VDDA1P3_ RX_TX VDDA1P1_ TX_VCO TX_EXT_ LO_IN B VSSA VSSA AUXDAC1 GPO_3 GPO_2 GPO_1 GPO_0 VDD_GPO VDDA1P3_ TX_LO VDDA1P3_ TX_VCO_ LDO TX_VCO_ LDO_OUT VSSA C VSSA VSSA AUXDAC2 TEST/ ENABLE CTRL_IN0 CTRL_IN1 VSSA VSSA VSSA VSSA VSSA VSSA D VSSA VDDA1P3_ RX_RF VDDA1P3_ RX_TX CTRL_OUT0 CTRL_IN3 CTRL_IN2 P0_D9/ TX_D4_P P0_D7/ TX_D3_P P0_D5/ TX_D2_P P0_D3/ TX_D1_P P0_D1/ TX_D0_P VSSD E VSSA VDDA1P3_ RX_LO VDDA1P3_ TX_LO_ BUFFER CTRL_OUT1 CTRL_OUT2 CTRL_OUT3 P0_D11/ TX_D5_P P0_D8/ TX_D4_N P0_D6/ TX_D3_N P0_D4/ TX_D2_N P0_D2/ TX_D1_N P0_D0/ TX_D0_N F VSSA VDDA1P3_ RX_VCO_ LDO VSSA CTRL_OUT6 CTRL_OUT5 CTRL_OUT4 VSSD P0_D10/ TX_D5_N VSSD FB_CLK_P VSSD VDDD1P3_ DIG G RX_EXT_ LO_IN RX_VCO_ LDO_OUT VDDA1P1_ RX_VCO CTRL_OUT7 EN_AGC ENABLE RX_ FRAME_N RX_ FRAME_P TX_ FRAME_P FB_CLK_N DATA_ CLK_P VSSD H RXB_P VSSA VSSA TXNRX SYNC_IN VSSA VSSD P1_D11/ RX_D5_P TX_ FRAME_N VSSD DATA_ CLK_N VDD_ INTERFACE J RXB_N VSSA VDDA1P3_ RX_SYNTH SPI_DI SPI_CLK CLK_OUT P1_D10/ RX_D5_N P1_D9/ RX_D4_P P1_D7/ RX_D3_P P1_D5/ RX_D2_P P1_D3/ RX_D1_P P1_D1/ RX_D0_P K RXC_P VSSA VDDA1P3_ TX_SYNTH VDDA1P3_ BB RESETB SPI_ENB P1_D8/ RX_D4_N P1_D6/ RX_D3_N P1_D4/ RX_D2_N P1_D2/ RX_D1_N P1_D0/ RX_D0_N VSSD L RXC_N VSSA VSSA RBIAS AUXADC SPI_DO VSSA VSSA VSSA VSSA VSSA VSSA M RXA_P RXA_N NC VSSA TX_MON VSSA TXA_P TXA_N TXB_P TXB_N XTALP XTALN DC POWER GROUND 11846-002 ANALOG I/O DIGITAL I/O NO CONNECT 12 图2. 引脚配置(顶视图) 表13. 引脚功能描述 引脚编号 A1, A2, A4至 A6, B1, B2, B12, C1, C2, C7 至 C12, D1, E1, F1, F3, H2, H3, H6, J2, K2, L2, L3, L7至L12, M4, M6 A3, M3 A7至A10, D3 A11 A12 类型1 I 引脚名称 VSSA 说明 模拟地。将这些引脚直接连接至印刷电路板上的VSSD数字地(一个接地层)。 NC I I I NC VDDA1P3_RX_TX VDDA1P1_TX_VCO TX_EXT_LO_IN 不连接。请勿连接到这些引脚。 1.3 V电源输入。 发射VCO电源输入。连接至B11。 外部发射本振(LO)输入。未使用此引脚时，将其接地。 B3 B4至B7 B8 O O I AUXDAC1 GPO_3至GPO_0 VDD_GPO B9 B10 B11 I I O VDDA1P3_TX_LO VDDA1P3_TX_VCO_LDO TX_VCO_LDO_OUT C3 C4 O I AUXDAC2 TEST/ENABLE 辅助DAC 1输出。 支持3.3 V的通用输出。 2.5 V至3.3 V电源，支持辅助DAC和通用输出引脚。不使用VDD_GPO电源时， 必须将该电源设为1.3 V。 发射LO 1.3 V电源输入。 发射VCO LDO 1.3 V电源输入。连接至B9。 发射VCO LDO输出。B11连接至A11，将一个1 μF旁路电容与一个1 Ω电阻串联 接地。 辅助DAC 2输出。 测试输入。正常工作时，将该引脚接地。 Rev. B | Page 11 of 32 AD9364 引脚编号 C5, C6, D5, D6 类型1 I 引脚名称 CTRL_IN0至CTRL_IN3 说明 控制输入。C5、C6、D5和D6用于手动Rx增益和Tx衰减控制。 D2 D4, E4至E6, F4至F6, G4 I O 接收器1.3 V电源输入。连接至D3。 控制输出。这些引脚是多功能输出，具有可编程功能。 D7 I/O VDDA1P3_RX_RF CTRL_OUT0，CTRL_OUT1至 CTRL_OUT3, CTRL_OUT6至 CTRL_OUT4, CTRL_OUT7 P0_D9/TX_D4_P D8 I/O P0_D7/TX_D3_P D9 I/O P0_D5/TX_D2_P D10 I/O P0_D3/TX_D1_P 数字数据端口P0/发射差分输入总线。这是双功能引脚。用作P0_D3时， 它充当12位双向并行CMOS电平数据端口0的一部分。或者，该引脚 (TX_D1_P)也可作为LVDS 6位Tx差分输入总线(带内部LVDS端子)的一部分。 D11 I/O P0_D1/TX_D0_P 数字数据端口P0/发射差分输入总线。这是双功能引脚。用作P0_D1时， 它充当12位双向并行CMOS电平数据端口0的一部分。或者，该引脚 (TX_D0_P)也可作为LVDS 6位Tx差分输入总线(带内部LVDS端子)的一部分。 D12, F7, F9, F11, G12, H7, H10, K12 E2 E3 E7 I VSSD 数字地。将这些引脚直接连接至印刷电路板上的VSSA模拟地(一个接地 层)。 I I I/O VDDA1P3_RX_LO VDDA1P3_TX_LO_BUFFER P0_D11/TX_D5_P E8 I/O P0_D8/TX_D4_N E9 I/O P0_D6/TX_D3_N 接收LO 1.3 V电源输入。 1.3 V电源输入。 数字数据端口P0/发射差分输入总线。这是双功能引脚。用作P0_D11时， 它充当12位双向并行CMOS电平数据端口0的一部分。或者，该引脚 (TX_D5_P)也可作为LVDS 6位Tx差分输入总线(带内部LVDS端子)的一部分。 数字数据端口P0/发射差分输入总线。这是双功能引脚。用作P0_D8时， 它充当12位双向并行CMOS电平数据端口0的一部分。或者，该引脚 (TX_D4_N)也可作为LVDS 6位Tx差分输入总线(带内部LVDS端子)的一部分。 数字数据端口P0/发射差分输入总线。这是双功能引脚。用作P0_D6时， 它充当12位双向并行CMOS电平数据端口0的一部分。或者，该引脚 (TX_D3_N)也可作为LVDS 6位Tx差分输入总线(带内部LVDS端子)的一部分。 E10 I/O P0_D4/TX_D2_N 数字数据端口P0/发射差分输入总线。这是双功能引脚。用作P0_D4时， 它充当12位双向并行CMOS电平数据端口0的一部分。或者，该引脚 (TX_D2_N)也可作为LVDS 6位Tx差分输入总线(带内部LVDS端子)的一部分。 E11 I/O P0_D2/TX_D1_N E12 I/O P0_D0/TX_D0_N F2 I VDDA1P3_RX_VCO_LDO 数字数据端口P0/发射差分输入总线。这是双功能引脚。用作P0_D2时， 它充当12位双向并行CMOS电平数据端口0的一部分。或者，该引脚 (TX_D1_N)也可作为LVDS 6位Tx差分输入总线(带内部LVDS端子)的一部分。 数字数据端口P0/发射差分输入总线。这是双功能引脚。用作P0_D0时， 它充当12位双向并行CMOS电平数据端口0的一部分。或者，该引脚 (TX_D0_N)也可作为LVDS 6位Tx差分输入总线(带内部LVDS端子)的一部分。 接收VCO LDO 1.3 V电源输入。F2连接至E2。 数字数据端口P0/发射差分输入总线。这是双功能引脚。用作P0_D9时它 充当12位双向并行CMOS电平数据端口0的一部分。或者，该引(TX_D4_P) 也可作为LVDS 6位Tx差分输入总线(带内部LVDS端子)的一部分。 数字数据端口P0/发射差分输入总线。这是双功能引脚。用作P0_D7时， 它充当12位双向并行CMOS电平数据端口0的一部分。或者，该引脚 (TX_D3_P)也可作为LVDS 6位Tx差分输入总线(带内部LVDS端子)的一部分。 数字数据端口P0/发射差分输入总线。这是双功能引脚。用作P0_D5时， 它充当12位双向并行CMOS电平数据端口0的一部分。或者，该引脚 (TX_D2_P)也可作为LVDS 6位Tx差分输入总线(带内部LVDS端子)的一部分。 Rev. B | Page 12 of 32 AD9364 引脚编号 F8 类型1 I/O 引脚名称 P0_D10/TX_D5_N 说明 数字数据端口P0/发射差分输入总线。这是双功能引脚。用作P0_D10时，它充 当12位双向并行CMOS电平数据端口0的一部分。或者，该引脚(TX_D5_N)也可 作为LVDS 6位Tx差分输入总线(带内部LVDS端子)的一部分。 F10, G10 I FB_CLK_P, FB_CLK_N F12 G1 G2 I I O VDDD1P3_DIG RX_EXT_LO_IN RX_VCO_LDO_OUT G3 G5 G6 G7, G8 I I I O VDDA1P1_RX_VCO EN_AGC 使能 RX_FRAME_N, RX_FRAME_P G9, H9 I TX_FRAME_P, TX_FRAME_N G11, H11 O DATA_CLK_P, DATA_CLK_N H1, J1 I RXB_P, RXB_N 反馈时钟。这些引脚接收作为Tx数据时钟的FB_CLK信号。在CMOS模式中，以 FB_CLK_P为输入，将FB_CLK_N接地。 1.3 V数字电源输入。 外部接收LO输入。未使用此引脚时，将其接地。 接收VCO LDO输出。将该引脚直接连至G3，将一个1 μF旁路电容与一个1 Ω电 阻串联接地。 接收VCO电源输入。将该引脚只直接连至G2。 用于自动增益控制(AGC)的手动控制输入。 控制输入。该引脚使器件在各种运行状态之间移动。 接收数字数据帧输出信号。这些引脚发射RX_FRAME信号，用于指示Rx输出数 据是否有效。在CMOS模式下，以RX_FRAME_P为输出，使RX_FRAME_N保持 断开状态。 发 射 数 字 数 据 帧 输 入 信 号 。 这 些 引 脚 接 收 用 于 指 示 Tx数 据 何 时 有 效 的 TX_FRAME信号。在CMOS模式中，以TX_FRAME_P为输入，将TX_FRAME_N接 地。 接收数据时钟输出。这些引脚发射DATA_CLK信号，BBP用这些信号为Rx数据 提供时钟。在CMOS模式下，以DATA_CLK_P为输出，使DATA_CLK_N保持断 开状态。 接收通道差分输入B。另外，每个引脚均可用作单端输入。这些输入在3 GHz 以上时性能会下降。未使用的引脚必须接地。 H4 I TXNRX H5 I SYNC_IN H8 I/O P1_D11/RX_D5_P H12 J3 J4 J5 J6 I I I I O VDD_INTERFACE VDDA1P3_RX_SYNTH SPI_DI SPI_CLK CLK_OUT J7 I/O P1_D10/RX_D5_N J8 I/O P1_D9/RX_D4_P 数字数据端口P1/接收差分输出总线。这是双功能引脚。用作P1_D9时，它充 当12位双向并行CMOS电平数据端口1的一部分。或者，该引脚(RX_D4_P)也可 作为LVDS 6位Rx差分输出总线(带内部LVDS端子)的一部分。 J9 I/O P1_D7/RX_D3_P 数字数据端口P1/接收差分输出总线。这是双功能引脚。用作P1_D7时，它充 当12位双向并行CMOS电平数据端口1的一部分。或者，该引脚(RX_D3_P)也可 作为LVDS 6位Rx差分输出总线(带内部LVDS端子)的一部分。 J10 I/O P1_D5/RX_D2_P 数字数据端口P1/接收差分输出总线。这是双功能引脚。用作P1_D5时，它充 当12位双向并行CMOS电平数据端口1的一部分。或者，该引脚(RX_D2_P)也可 作为LVDS 6位Rx差分输出总线(带内部LVDS端子)的一部分。 J11 I/O P1_D3/RX_D1_P 数字数据端口P1/接收差分输出总线。这是双功能引脚。用作P1_D3时，它充 当12位双向并行CMOS电平数据端口1的一部分。或者，该引脚(RX_D1_P)也可 作为LVDS 6位Rx差分输出总线(带内部LVDS端子)的一部分。 使能状态机控制信号。该引脚控制数据端口总线方向。逻辑低电平选择Rx方 向，逻辑高电平选择Tx方向。 用于同步多个AD9364器件之间数字时钟的输入。若不使用此引脚，必须将其 接地。 数字数据端口P1/接收差分输出总线。这是双功能引脚。用作P1_D11时，它充 当12位双向并行CMOS电平数据端口1的一部分。或者，该引脚(RX_D5_P)也可 作为LVDS 6位Rx差分输出总线(带内部LVDS端子)的一部分。 数字I/O引脚，1.2 V至2.5 V电源(LVDS模式下为1.8 V至2.5 V)。 1.3 V电源输入。 SPI串行数据输入。 SPI时钟输入。 输出时钟。可将该引脚配置为输出缓冲版外部输入时钟DCXO，或者输出分频 版内部ADC_CLK。 数字数据端口P1/接收差分输出总线。这是双功能引脚。用作P1_D10时，它充 当12位双向并行CMOS电平数据端口1的一部分。或者，该引脚(RX_D5_N)也可 作为LVDS 6位Rx差分输出总线(带内部LVDS端子)的一部分。 Rev. B | Page 13 of 32 AD9364 引脚编号 J12 类型1 I/O 引脚名称 P1_D1/RX_D0_P 说明 数字数据端口P1/接收差分输出总线。这是双功能引脚。用作P1_D1时，它充 当12位双向并行CMOS电平数据端口1的一部分。或者，该引脚(RX_D0_P)也可 作为LVDS 6位Rx差分输出总线(带内部LVDS端子)的一部分。 K1, L1 I RXC_P, RXC_N 接收通道差分输入C。另外，每个引脚均可用作单端输入。这些输入在3 GHz以 上时性能会下降。未使用的引脚必须接地。 K3 K4 K5 K6 K7 I I I I I/O VDDA1P3_TX_SYNTH VDDA1P3_BB RESETB SPI_ENB P1_D8/RX_D4_N 1.3 V电源输入。 1.3 V电源输入。 异步复位。逻辑低电平复位器件。 SPI使能输入。将该引脚设为逻辑低电平，以使能SPI总线。 数字数据端口P1/接收差分输出总线。这是双功能引脚。用作P1_D8时，它充 当12位双向并行CMOS电平数据端口1的一部分。或者，该引脚(RX_D4_N)也可 作为LVDS 6位Rx差分输出总线(带内部LVDS端子)的一部分。 K8 I/O P1_D6/RX_D3_N 数字数据端口P1/接收差分输出总线。这是双功能引脚。用作P1_D6时，它充 当12位双向并行CMOS电平数据端口1的一部分。或者，该引脚(RX_D3_N)也可 作为LVDS 6位Rx差分输出总线(带内部LVDS端子)的一部分。 K9 I/O P1_D4/RX_D2_N 数字数据端口P1/接收差分输出总线。这是双功能引脚。用作P1_D4时，它充 当12位双向并行CMOS电平数据端口1的一部分。或者，该引脚(RX_D2_N)也可 作为LVDS 6位Rx差分输出总线(带内部LVDS端子)的一部分。 K10 I/O P1_D2/RX_D1_N 数字数据端口P1/接收差分输出总线。这是双功能引脚。用作P1_D2时，它充 当12位双向并行CMOS电平数据端口1的一部分。或者，该引脚(RX_D1_N)也可 作为LVDS 6位Rx差分输出总线(带内部LVDS端子)的一部分。 K11 I/O P1_D0/RX_D0_N 数字数据端口P1/接收差分输出总线。这是双功能引脚。用作P1_D0时，它充 当12位双向并行CMOS电平数据端口1的一部分。或者，该引脚(RX_D0_N)也可 作为LVDS 6位Rx差分输出总线(带内部LVDS端子)的一部分。 L4 I RBIAS 偏置输入参考。通过一个14.3 kΩ (1%容差)电阻将此引脚接地。 L5 L6 M1, M2 I O I AUXADC SPI_DO RXA_P, RXA_N M5 M7, M8 M9, M10 M11, M12 I O O I TX_MON TXA_P, TXA_N TXB_P, TXB_N XTALP, XTALN 辅助ADC输入。若未使用此引脚，则将其接地。 4线模式的SPI串行数据输出，或者3线模式下的高Z。 接收通道差分输入A。另外，每个引脚均可用作单端输入。未使用的 引脚必须接地。 发射通道功率监控输入。若未使用此引脚，则将其接地。 发射通道差分输出A。未使用的引脚必须接1.3 V。 发射通道差分输出B。未使用的引脚必须接1.3 V。 参考频率晶振连接。使用晶振时，将其连接于这两个引脚之间。使用外 部时钟源时，将其连接至XTALN，使XTALP保持断开。 1 I为输入，O为输出，I/O为输入/输出，NC为未连接。 Rev. B | Page 14 of 32 AD9364 典型性能参数 800 MHZ频段 0 4.0 –40°C +25°C +85°C –15 Rx EVM (dB) 2.5 2.0 1.5 –20 –25 –35 0.5 –40 750 800 850 900 –45 –75 FREQUENCY (MHz) –65 –60 –55 –50 –45 –40 –35 –30 –25 INPUT POWER (dBm) 图3. Rx噪声系数与频率的关系 图6. Rx EVM与输入功率的关系 (64 QAM LTE 10 MHz模式，19.2 MHz REF_CLK) 5 0 –40°C +25°C +85°C 4 –5 –10 3 –40°C +25°C +85°C –15 2 Rx EVM (dB) 1 0 –20 –25 –30 –1 –35 –2 –90 –80 –70 –60 –50 –40 –30 –20 –45 –90 11846-004 –3 –100 –10 INPUT POWER (dBm) 2 –70 –60 –50 –40 –30 –20 –10 INPUT POWER (dBm) 图4. RSSI误差与输入功率的关系 (LTE 10 MHz调制，折合至−50 dBm输入功率，800 MHz) 3 –80 11846-007 –40 图7. Rx EVM与输入功率的关系 (GSM模式，30.72 MHz REF_CLK，RF频率合成器内部加倍) 0 –40°C +25°C +85°C –5 1 –40°C +25°C +85°C Rx EVM (dB) –10 0 –15 –20 –2 –25 –3 –110 –100 –90 –80 –70 –60 –50 –40 –30 –20 INPUT POWER (dBm) –10 11846-005 –1 图5. RSSI误差与输入功率的关系 (EDGE调制，折合至−50 dBm输入功率，800 MHz) –30 –72 –68 –64 –60 –56 –52 –48 –44 –40 INTERFERER POWER LEVEL (dBm) –36 –32 11846-008 RSSI ERROR (dB) –70 11846-006 –30 1.0 0 700 RSSI ERROR (dB) –40°C +25°C +85°C –10 3.0 11846-003 Rx NOISE FIGURE (dB) 3.5 –5 图8. Rx EVM与干扰功率水平的关系(LTE 10 MHz目标信号， PIN = −82 dBm，5 MHz OFDM阻塞，7.5 MHz偏移) Rev. B | Page 15 of 32 AD9364 0 20 –40°C +25°C +85°C 15 10 –4 IIP3 (dBm) Rx EVM (dB) 5 –8 0 –5 –40°C +25°C +85°C –10 –12 –15 –54 –52 –50 –48 –46 –44 –42 –40 –38 –36 INTERFERER POWER LEVEL (dBm) –25 11846-009 –16 –56 图9. Rx EVM与干扰功率水平的关系(LTE 10 MHz目标信号， PIN = −90 dBm，5 MHz OFDM阻塞，17.5 MHz偏移) 28 36 44 52 Rx GAIN INDEX 60 68 76 图12. 三阶输入交调截点(IIP3)与Rx增益指数的关系 (f1 = 1.45 MHz，f2 = 2.89 MHz，GSM模式) 14 100 –40°C +25°C +85°C 12 90 80 10 70 IIP2 (dBm) Rx NOISE FIGURE (dB) 20 11846-012 –20 8 6 –40°C +25°C +85°C 60 50 40 30 4 20 2 –35 –31 –27 –23 INTERFERER POWER LEVEL (dBm) 0 –100 –105 Rx LO LEAKAGE (dBm) 74 72 70 66 700 44 52 60 76 900 68 –40°C +25°C +85°C –110 –115 –120 –125 68 750 800 850 900 FREQUENCY (MHz) 11846-011 Rx GAIN (dB) 76 36 图13. 二阶输入交调截点(IIP2)与Rx增益指数的关系 (f1 = 2.00 MHz，f2 = 2.01 MHz，GSM模式) –40°C +25°C +85°C 78 28 Rx GAIN INDEX 图10. Rx噪声系数与干扰功率水平的关系(EDGE目标信号， PIN = −90 dBm，CW阻塞、3 MHz偏移，增益指数 = 64) 80 20 11846-013 –39 11846-010 –43 11846-014 10 0 –47 图11. Rx增益与频率的关系(增益指数 = 76，最大设置) –130 700 750 800 850 FREQUENCY (MHz) 图14. Rx本振(LO)泄漏与频率的关系 Rev. B | Page 16 of 32 AD9364 0 0 ATT 0dB ATT 3dB ATT 6dB –20 Tx OUTPUT POWER (dBm/100kHz) POWER AT LNA INPUT (dBm/750kHz) –10 –40 –60 –80 –100 –20 –30 –40 –50 –60 –70 –80 –60 0.5 Tx OUTPUT POWER (dBm/30kHz) 0.3 0.2 0.1 0 –0.1 –0.2 –0.3 ATT 0dB ATT 3dB ATT 6dB –20 –40 –60 –80 0 10 20 30 40 ATTENUATION SETTING (dB) 50 图17. Tx功率控制线性度误差与衰减设置的关系 –120 –6 –4 –2 0 2 4 FREQUENCY OFFSET (MHz) 图20. Tx频谱与相对于载波频率的频率偏移的关系 (fLO_TX = 800 MHz，GSM下行链路， 展示的是数字衰减变化，12 MHz范围) Rev. B | Page 17 of 32 6 11846-020 –0.5 0 图19. Tx频谱与相对于载波频率的频率偏移的关系 (fLO_TX = 800 MHz，GSM下行链路， 展示的是数字衰减变化，3 MHz范围) –100 –0.4 11846-017 STEP LINEARITY ERROR (dB) 20 –40°C +25°C +85°C 0.4 1.6 FREQUENCY OFFSET (MHz) 图16. Tx输出功率与频率的关系 (衰减设置 = 0 dB，单音输出) 11846-019 FREQUENCY (MHz) –100 1.4 900 1.2 850 1.0 800 –1.6 750 11846-016 6.0 700 0.8 –80 6.5 0.6 7.0 0.4 7.5 15 –40 0 8.0 10 –20 0.2 8.5 5 ATT 0dB ATT 3dB ATT 6dB –0.2 9.0 0 图18. Tx频谱与相对于载波频率的频率偏移的关系 (fLO_TX = 800 MHz，LTE 10 MHz 下行链路，展示的是数字衰减变化) 0 Tx OUTPUT POWER (dBm/30kHz) Tx OUTPUT POWER (dBm) 20 –40°C +25°C +85°C 9.5 –5 FREQUENCY OFFSET (MHz) 图15. LNA输入端的Rx发射(直流至12 GHz， fLO_RX = 800 MHz，LTE 10 MHz，fLO_TX = 860 MHz) 10.0 –10 –0.4 12000 –0.6 10000 –0.8 8000 –1.0 6000 FREQUENCY (MHz) –1.2 4000 –1.4 2000 11846-015 0 –100 –15 11846-018 –90 –120 AD9364 0.30 –40°C +25°C +85°C INTEGRATED PHASE NOISE (°rms) –25 –35 –40 0 5 10 15 20 25 30 35 40 ATTENUATION SETTING (dB) 0.20 0.15 0.10 0.05 0 700 –30 –35 Tx CARRIER AMPLITUDE (dBc) Tx EVM (dB) –30 –35 –40 –45 0 10 20 30 40 50 ATTENUATION SETTING (dB) ATT 0, –40°C ATT 25, –40°C ATT 50, –40°C ATT 0, +25°C ATT 25, +25°C ATT 50, +25°C ATT 0, +85°C ATT 25, +85°C ATT 50, +85°C –40 –45 –50 –55 –60 –70 700 –40°C +25°C +85°C 0.4 0.3 0.2 0 700 750 800 850 FREQUENCY (MHz) 900 11846-023 0.1 800 850 900 900 图25. Tx载波抑制与频率的关系 Tx SECOND-ORDER HARMONIC DISTORTION (dBc) 0.5 750 FREQUENCY (MHz) 图22. Tx EVM与发射器衰减设置的关系(fLO_TX = 800 MHz， GSM调制，30.72 MHz REF_CLK，RF频率合成器内部加倍) INTEGRATED PHASE NOISE (°RMS) 900 –65 11846-022 –50 850 图24. 积分Tx LO相位噪声与频率的关系 (30.72 MHz REF_CLK，RF频率合成器内部加倍) –20 –40°C +25°C +85°C 800 FREQUENCY (MHz) 图21. Tx EVM与发射器衰减设置的关系(fLO_TX = 800 MHz， LTE 10 MHz，64 QAM调制，19.2 MHz REF_CLK) –25 750 11846-025 –50 11846-021 –45 –40°C +25°C +85°C 11846-026 Tx EVM (dB) –30 0.25 11846-024 –20 图23. 积分Tx LO相位噪声与频率的关系 (19.2 MHz REF_CLK) –50 –55 ATT 0, –40°C ATT 25, –40°C ATT 50, –40°C ATT 0, +25°C ATT 25, +25°C ATT 50, +25°C ATT 0, +85°C ATT 25, +85°C ATT 50, +85°C –60 –65 –70 –75 –80 700 750 800 850 FREQUENCY (MHz) 图26. Tx二次谐波失真(HD2)与频率的关系 Rev. B | Page 18 of 32 –20 ATT 0, –40°C ATT 25, –40°C ATT 50, –40°C –25 ATT 0, +25°C ATT 25, +25°C ATT 50, +25°C 170 ATT 0, +85°C ATT 25, +85°C ATT 50, +85°C 165 Tx SNR (dB/Hz) –30 –35 –40 –45 160 –40°C +25°C +85°C 155 150 –50 750 800 850 900 FREQUENCY (MHz) 140 0 Tx SINGLE SIDEBAND AMPLITUDE (dBc) Tx OIP3 (dBm) –30 20 15 10 0 4 8 12 16 20 ATTENUATION SETTING (dB) 11846-028 5 0 图28. Tx三阶输出交调截点(OIP3)与衰减设置的关系 170 155 150 145 0 3 6 9 12 15 ATTENUATION SETTING (dB) 11846-029 Tx SNR (dB/Hz) 160 140 16 20 –35 ATT 0, –40°C ATT 25, –40°C ATT 50, –40°C ATT 0, +25°C ATT 25, +25°C ATT 50, +25°C 900 ATT 0, +85°C ATT 25, +85°C ATT 50, +85°C –40 –45 –50 –55 –60 –65 –70 700 750 800 850 FREQUENCY (MHz) 图31. Tx单边带(SSB)抑制与频率的关系(1.5375 MHz偏移) –40°C +25°C +85°C 165 12 图30. Tx信噪比(SNR)与发射器衰减设置的关系 (GSM目标信号，噪声在20 MHz偏移条件下测量) –40°C +25°C +85°C 25 8 ATTENUATION SETTING (dB) 图27. Tx三次谐波失真(HD3)与频率的关系 30 4 11846-030 –60 700 11846-031 145 –55 11846-027 Tx THIRD-ORDER HARMONIC DISTORTION (dBc) AD9364 图29. Tx信噪比(SNR)与发射器衰减设置的关系 (LTE 10 MHz目标信号，噪声在90 MHz偏移条件下测量) Rev. B | Page 19 of 32 AD9364 2.4 GHZ频段 0 4.0 –5 –40°C +25°C +85°C 3.0 –10 Rx EVM (dB) 2.5 2.0 1.5 –15 –20 1.0 1900 2000 2100 2200 2300 2400 2500 2600 2700 FREQUENCY (MHz) –30 –72 4 –64 –60 –56 –52 –48 –44 –40 –36 –32 –28 –20 INTERFERER POWER LEVEL (dBm) 图32. Rx噪声系数与频率的关系 5 –68 11846-035 0 1800 –40°C +25°C +85°C 11846-036 –25 0.5 11846-032 Rx NOISE FIGURE (dB) 3.5 0 –40°C +25°C +85°C –5 图35. Rx EVM与干扰功率水平的关系 (LTE 20 MHz目标信号，PIN = −75 dBm， LTE 20 MHz阻塞，20 MHz偏移) –40°C +25°C +85°C –10 2 Rx EVM (dB) RSSI ERROR (dB) 3 1 0 –15 –20 –1 –25 –2 –90 –80 –70 –60 –50 –40 –30 –20 –10 INPUT POWER (dBm) –30 –60 11846-033 –3 –100 –5 –50 –45 –40 –35 –30 –25 INTERFERER POWER LEVEL (dBm) 图33. RSSI误差与输入功率的关系 (折合至−50 dBm输入功率，2.4 GHz) 0 –55 80 –40°C +25°C +85°C 78 图36. Rx EVM与干扰功率水平的关系 (LTE 20 MHz目标信号，PIN = −75 dBm， LTE 20 MHz阻塞，40 MHz偏移) –40°C +25°C +85°C –10 76 Rx GAIN (dB) –20 –25 74 72 –30 70 –35 –45 –75 –70 –65 –60 –55 –50 –45 –40 –35 –30 INPUT POWER (dBm) –25 66 1800 1900 2000 2100 2200 2300 2400 2500 FREQUENCY (MHz) 图37. Rx增益与频率的关系. (增益指数 = 76，最大设置) 图34. Rx EVM与输入功率的关系 (64 QAM LTE 20 MHz模式，40 MHz REF_CLK) Rev. B | Page 20 of 32 2600 2700 11846-037 68 –40 11846-034 Rx EVM (dB) –15 AD9364 0 15 POWER AT LNA INPUT (dBm/750kHz) –40°C +25°C +85°C 10 0 –5 –10 –15 –25 20 28 36 44 52 60 68 76 Rx GAIN INDEX –100 0 2000 10.0 6000 8000 10000 12000 –40°C +25°C +85°C Tx OUTPUT POWER (dBm) 9.5 60 50 40 30 9.0 8.5 8.0 7.5 7.0 6.5 28 36 44 52 60 68 76 Rx GAIN INDEX 6.0 1800 11846-039 20 20 1900 –100 2000 2100 2200 2300 2400 2500 2600 2700 FREQUENCY (MHz) . 二阶输入交调截点(IIP2)与Rx增益指数的关系 图39. （f1 = 60 MHz，f2 = 61 MHz） 图42. Tx输出功率与频率的关系 （衰减设置 = 0 dB，单音输出） 0.5 –40°C +25°C +85°C –40°C +25°C +85°C 0.4 STEP LINEARITY ERROR (dB) –105 –110 –115 –120 –125 0.3 0.2 0.1 0 –0.1 –0.2 –0.3 1900 2000 2100 2200 2300 2400 2500 FREQUENCY (MHz) 2600 2700 –0.5 0 10 20 30 40 ATTENUATION SETTING (dB) 图43. Tx功率控制线性度误差与衰减设置的关系 图40. Rx本振(LO)泄漏与频率的关系 Rev. B | Page 21 of 32 50 11846-043 –0.4 –130 1800 11846-040 Rx LO LEAKAGE (dBm) 4000 FREQUENCY (MHz) –40°C +25°C +85°C 70 IIP2 (dBm) –80 图41. LNA输入端的Rx发射（直流至12 GHz，fLO_RX = 2.4 GHz， LTE 20 MHz，fLO_TX = 2.46 GHz） 图38. 三阶输入交调截点(IIP3)与Rx增益指数的关系 （f1 = 30 MHz，f2 = 61 MHz） 80 –60 –120 11846-038 –20 –40 11846-042 IIP3 (dBm) 5 –20 11846-041 20 AD9364 –30 ATT 0dB ATT 3dB ATT 6dB –35 Tx CARRIER AMPLITUDE (dBc) –20 –40 –60 –80 –100 ATT 0, –40°C ATT 25, –40°C ATT 50, –40°C –40 –45 –50 –55 –60 –10 –5 0 5 10 15 20 25 –70 1800 1900 –25 Tx EVM (dB) –30 –35 –40 0 5 10 15 20 25 30 35 40 ATTENUATION SETTING (dB) 11846-045 –45 –50 –55 0.3 0.2 2100 2200 2300 2400 2500 2600 2700 FREQUENCY (MHz) 11846-046 0.1 2000 2500 2600 2700 ATT 0, –40°C ATT 25, –40°C ATT 50, –40°C ATT 0, +85°C ATT 25, +85°C ATT 50, +85°C ATT 0, +25°C ATT 25, +25°C ATT 50, +25°C –65 –70 –75 –80 1800 1900 2000 2100 2200 2300 2400 2500 2600 2700 2700 FREQUENCY (MHz) Tx THIRD-ORDER HARMONIC DISTORTION (dBc) –40°C +25°C +85°C 1900 2400 图48. Tx二次谐波失真(HD2)与频率的关系 0.4 0 1800 2300 –60 图45. Tx EVM与发射器衰减设置的关系 (40 MHz REF_CLK，LTE 20 MHz，64 QAM调制) 0.5 2200 图47. Tx载波抑制与频率的关系 Tx SECOND-ORDER HARMONIC DISTORTION (dBc) –40°C +25°C +85°C 2100 FREQUENCY (MHz) 图44. Tx频谱与相对于载波频率的频率偏移的关系 fLO_TX = 2.3 GHz，LTE 20 MHz下行链路，展示的是数字衰减变化) –20 2000 11846-047 –15 11846-048 –20 FREQUENCY OFFSET (MHz) INTEGRATED PHASE NOISE (°rms) ATT 0, +85°C ATT 25, +85°C ATT 50, +85°C 11846-049 –120 –25 –50 ATT 0, +25°C ATT 25, +25°C ATT 50, +25°C –65 11846-044 Tx OUTPUT POWER (dBm/100kHz) 0 图46. 积分Tx LO相位噪声与频率的关系(40 MHz REF_CLK) –20 –25 ATT 0, –40°C ATT 25, –40°C ATT 50, –40°C ATT 0, +25°C ATT 25, +25°C ATT 50, +25°C ATT 0, +85°C ATT 25, +85°C ATT 50, +85°C –30 –35 –40 –45 –50 –55 –60 1800 1900 2000 2100 2200 2300 2400 2500 2600 FREQUENCY (MHz) 图49. Tx三次谐波失真(HD3)与频率的关系 Rev. B | Page 22 of 32 AD9364 Tx SINGLE SIDEBAND AMPLITUDE (dBc) 25 Tx OIP3 (dBm) –30 –40°C +25°C +85°C 20 15 10 0 0 4 8 12 16 20 ATTENUATION SETTING (dB) 11846-050 5 图50. Tx三阶输出交调截点(OIP3)与衰减设置的关系 160 156 152 150 148 146 144 142 0 3 6 9 12 15 ATTENUATION SETTING (dB) 11846-051 Tx SNR (dB/Hz) 154 140 ATT 0, +25°C ATT 25, +25°C ATT 50, +25°C ATT 0, +85°C ATT 25, +85°C ATT 50, +85°C –40 –45 –50 –55 –60 –65 –70 1800 1900 2000 2100 2200 2300 2400 2500 2600 2700 FREQUENCY (MHz) 图52. Tx单边带(SSB)抑制与频率的关系(3.075 MHz偏移) –40°C +25°C +85°C 158 –35 ATT 0, –40°C ATT 25, –40°C ATT 50, –40°C 图51. Tx信噪比(SNR)与发射器衰减设置的关系 (LTE 20 MHz目标信号，噪声在90 MHz偏移条件下测量) Rev. B | Page 23 of 32 11846-052 30 AD9364 6 5 5 0 4 –5 Rx EVM (dB) 3 –40°C +25°C +85°C 2 –40°C +25°C +85°C –15 1 –20 5.1 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 6.0 FREQUENCY (GHz) –25 –72 11846-053 0 5.0 –10 –67 –62 –57 –52 –47 –42 –37 –32 INTERFERER POWER LEVEL (dBm) 图53. Rx噪声系数与频率的关系 5 5 4 11846-056 Rx NOISE FIGURE (dB) 5.5 GHZ频段 图56. Rx EVM与干扰功率水平的关系 (WiMAX 40 MHz目标信号，PIN = −74 dBm， WiMAX 40 MHz阻塞，40 MHz偏移) 0 2 –40°C +25°C +85°C –5 Rx EVM (dB) RSSI ERROR (dB) 3 1 0 –10 –40°C +25°C +85°C –15 –1 –80 –70 –60 –50 –40 –30 –20 –10 INPUT POWER (dBm) –25 –60 11846-054 –3 –90 –55 –50 –45 –40 –35 –30 –25 INTERFERER POWER LEVEL (dBm) 图54. RSSI误差与输入功率的关系 (折合至−50 dBm输入功率，5.8 GHz) 11846-057 –20 –2 图57. Rx EVM与干扰功率水平的关系(WiMAX 40 MHz目标信号， PIN = −74 dBm，WiMAX 40 MHz阻塞，80 MHz偏移) 0 70 –5 –20 –25 66 64 –30 –40°C +25°C +85°C 62 –35 –40 –74 –68 –62 –56 –50 –44 –38 –32 –26 INPUT POWER (dBm) –20 60 5.0 5.1 5.2 5.3 5.4 5.5 5.6 5.7 FREQUENCY (GHz) 图58. Rx增益与频率的关系 (增益指数 = 76，最大设置) 图55. Rx EVM与输入功率的关系 (64 QAM WiMAX 40 MHz模式， 40 MHz REF_CLK，RF频率合成器内部加倍) Rev. B | Page 24 of 32 5.8 5.9 6.0 11846-058 Rx GAIN (dB) –15 11846-055 Rx EVM (dB) 68 –40°C +25°C +85°C –10 AD9364 20 0 5 –40°C +25°C +85°C 0 –5 –10 6 16 26 36 46 56 66 76 Rx GAIN INDEX –40 –60 –80 –100 –120 70 9 Tx OUTPUT POWER (dBm) 10 IIP2 (dBm) 60 –40°C +25°C +85°C 40 30 15 20 25 30 –40°C +25°C +85°C 8 7 6 5 28 36 44 52 60 68 76 4 5.0 11846-060 20 Rx GAIN INDEX –92 0.4 –94 0.3 STEP LINEARITY ERROR (dB) 0.5 –96 –98 –40°C +25°C +85°C –102 –104 –106 –108 5.3 5.4 5.5. 5.6 5.7 5.8 5.9 6.0 0.2 0.1 0.0 –0.1 –0.2 –40°C +25°C +85°C –0.3 –0.4 5.1 5.2 5.3 5.4 5.5 5.6 5.7 5.8 FREQUENCY (GHz) 5.9 6.0 11846-061 –110 5.0 5.2 图63. Tx输出功率与频率的关系(衰减设置 = 0 dB，单音) –90 –100 5.1 FREQUENCY (GHz) 图60. 二阶输入交调截点(IIP2)与Rx增益指数的关系 (f1 = 70 MHz，f2 = 71 MHz) Rx LO LEAKAGE (dBm) 10 图62. LNA输入端的Rx发射 (直流至26 GHz，fLO_RX = 5.8 GHz，WiMAX 40 MHz) 80 20 5 FREQUENCY (GHz) 图59. 三阶输入交调截点(IIP3)与Rx增益指数的关系 (f1 = 50 MHz，f2 = 101 MHz) 50 0 11846-063 –20 11846-059 –15 –20 图61. Rx本振(LO)泄漏与频率的关系 –0.5 0 10 20 30 40 50 60 70 80 ATTENUATION SETTING (dB) 图64. Tx功率控制线性度误差与衰减设置的关系 Rev. B | Page 25 of 32 90 11846-064 IIP3 (dBm) 10 11846-062 POWER AT LNA INPUT (dBm/150kHz) 15 AD9364 0 0 –10 ATT 0dB ATT 3dB ATT 6dB –20 Tx CARRIER AMPLITUDE (dBc) –30 –40 –50 –60 –70 –20 –10 0 10 20 30 40 50 –30 –40 –50 –70 5.0 2 4 6 8 10 ATTENUATION SETTING (dB) 11846-066 –40°C +25°C +85°C Tx SECOND-ORDER HARMONIC DISTORTION (dBc) –36 0 0.7 0.6 0.5 0.4 –40°C +25°C +85°C 0.2 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 FREQUENCY (GHz) 6.0 5.5 5.6 5.7 5.8 5.9 6.0 ATT 0, –40°C ATT 25, –40°C ATT 50, –40°C –55 ATT 0, +25°C ATT 25, +25°C ATT 50, +25°C ATT 0, +85°C ATT 25, +85°C ATT 50, +85°C –60 –65 –70 –75 –80 5.0 5.1 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 6.0 6.0 图69. Tx二次谐波失真(HD2)与频率的关系 11846-067 0.1 5.1 5.4 FREQUENCY (GHz) Tx THIRD-ORDER HARMONIC DISTORTION (dBc) 0.8 0 5.0 5.3 –50 图66. Tx EVM与发射器衰减设置的关系 (WiMAX 40 MHz，64 QAM调制， fLO_TX = 5.495 GHz，40 MHz REF_CLK，RF频率合成器内部加倍) 0.3 5.2 图68. Tx载波抑制与频率的关系 –34 –38 5.1 FREQUENCY (GHz) 图65. Tx频谱与相对于载波频率的频率偏移的关系 (fLO_TX = 5.8 GHz， WiMAX 40 MHz下行链路，展示的是数字衰减变化) –32 Tx EVM (dB) –20 11846-068 –30 FREQUENCY OFFSET (MHz) INTEGRATED PHASE NOISE (°RMS) ATT 0, +85°C ATT 25, +85°C ATT 50, +85°C 11846-069 –40 11846-065 –90 –50 –40 ATT 0, +25°C ATT 25, +25°C ATT 50, +25°C –60 –80 –30 ATT 0, –40°C ATT 25, –40°C ATT 50, –40°C 11846-070 Tx OUTPUT POWER (dBm/1MHz) –10 图67. 积分Tx LO相位噪声与频率的关系 (40 MHz REF_CLK，RF频率合成器内部加倍) –10 –15 ATT 0, –40°C ATT 25, –40°C ATT 50, –40°C ATT 0, +25°C ATT 25, +25°C ATT 50, +25°C ATT 0, +85°C ATT 25, +85°C ATT 50, +85°C –20 –25 –30 –35 –40 –45 –50 5.0 5.1 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 FREQUENCY (GHz) 图70. Tx三次谐波失真(HD3)与频率的关系 Rev. B | Page 26 of 32 AD9364 20 Tx OIP3 (dBm) 16 12 –40°C +25°C +85°C 8 4 –4 0 4 8 12 16 20 ATTENUATION SETTING (dB) 11846-071 0 图71. Tx三阶输出交调截点(OIP3) 与衰减设置的关系(fLO_TX = 5.8 GHz) 149 147 146 –40°C +25°C +85°C 144 143 0 3 6 9 ATTENUATION SETTING (dB) 12 15 11846-072 Tx SNR (dB/Hz) 148 142 ATT 0, +25°C ATT 25, +25°C ATT 50, +25°C ATT 0, +85°C ATT 25, +85°C ATT 50, +85°C –40 –45 –50 –55 –60 –65 –70 5.0 5.1 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 FREQUENCY (GHz) 图73. Tx单边带(SSB)抑制与频率的关系(7 MHz偏移) 150 145 ATT 0, –40°C ATT 25, –40°C ATT 50, –40°C –35 图72. Tx信噪比(SNR)与发射器衰减设置的关系 (WiMAX 40 MHz目标信号，噪声在90 MHz偏移条件下测量， fLO_TX = 5.745 GHz) Rev. B | Page 27 of 32 6.0 11846-073 Tx SINGLE SIDEBAND AMPLITUDE (dBc) –30 AD9364 工作原理 一般特性 发射器 AD9364是一款高集成度的射频(RF)收发器，能够配置用 发射器部分含有两个差分输出级，可以多路复用至发射通 于广泛的应用，在单个器件中集成了提供所有收发器功能 道。发射通道提供所有必要的数字处理、混合信号和RF模 的所有必要RF、混合信号和数字模块。可编程能力使这 块，可以实现一个直接变频系统。从BBP收到的数字数据 款宽带收发器可以适用于多种通信标准，包括频分双工 通过一个不带插值选项的完全可编程128抽头FIR滤波器。 (FDD)和时分双工(TDD)系统。此外，这种可编程能力还 FIR输出被发送到一系列插值滤波器，在输出到达DAC之 允许通过单通道12位并行数据端口、双通道12位并行数据 前，提供额外的滤波和数据速率插值处理。每个12位DAC 端口或12位低电压差分信令(LVDS)接口，与各种基带处理 都拥有可调的采样速率。I和Q通道都馈入RF模块以进行上 器(BBP)相连接。 变频。 AD9364还提供了自我校准和自动增益控制(AGC)系统，可 当转换为基带模拟信号时，I和Q信号将进行滤波，以移除 以在多种温度和输入信号条件下维持高性能水平。另外， 采样伪像，然后馈入上变频混频器。这里，I和Q信号将重 器件还包括几种测试模式，允许系统设计师插入测试音， 新组合起来，并在载波频率下进行调制，以便传输到输出 创建内部回送模式，以便用于在原型制作过程中对设计进 级。组合信号还会通过模拟滤波器，由它们提供额外的频 行调试，并针对具体应用优化无线电配置。 带整形处理，然后再将信号传输至输出放大器。发射通道 提供较宽的细粒度衰减调整范围，以帮助设计师优化信噪 接收器 接收器部分含有所有必要模块，用于接收RF信号并将其 比(SNR)。 转换成可供BBP使用的数字数据。它有三个输入，可以多 每个发射通道内置自我校准电路，以支持自动实时调整。 路复用至信号链，使AD9364可以用于搭载多个天线输入 发射器模块同时提供一个Tx监控模块。该模块监控发射器 的多频系统。接收器是一个直接变频系统，含有一个低噪 输出，并通过接收器通道将其送回BBP，以实现信号监 声放大器(LNA)，其后是匹配相内(I)和正交(Q)放大器、 控。Tx监控模块仅在接收器空闲的TDD模式下可用。 混频器和频带整形滤波器，该滤波器可以将接收到的信号 时钟输入选项 下变频为基带，以便进行数字化。外部LNA也可连接至该 AD9364运行时使用的参考时钟可由两个不同时钟源提供。 器件，给设计师带来了极大的灵活性，使其可以针对具体 应用定制接收器前端。 第一个选择是使用一个专门的晶振，其频率在19 MHz和50 MHz之前，连接于XTALP和XTALN引脚之间。第二个选择 依据预编程增益指数映射，可实现增益控制，该映射将增 是将一个外部振荡器或时钟分配器件(如AD9548)连接至 益分配于各模块之间，从而实现各电平下的性能优化。这 XTALN引脚(XTALP引脚保持断开状态)。如果使用外部振 可以通过在快速或慢速模式下使能内部AGC来实现，也可 荡器，则频率可在10 MHz和80 MHz之间变化。该参考时钟 通过手动增益控制来实现，使BBP可以根据需要调整增 用于为频率合成器模块提供电源，这些模块在器件内部生 益。此外，各个通道还拥有独立的RSSI测量功能、直流失 成所有数据时钟、采样时钟和本振。 调跟踪功能和进行自我校准的所有必要电路。 利用数字可编程、数字控制晶振(DCXO)功能来调节片内可 接收器包括12位Σ-Δ型ADC和可调采样速率，可以从收到 变电容，则可消除晶振频率误差。该电容可以调谐系统中 的信号产生数据流。数字化信号可以通过一系列抽取滤波 的晶振频率变化，结果产生精度更高的参考时钟，而所有 器和一个完全可编程的128抽头FIR滤波器(带有额外的抽 其他频率就是从这些时钟生成的。该功能也可配合片内温 取设置)进一步调理。各个数字滤波器模块的采样速率可 度检测功能使用，以便在正常运行中提供振荡器频率温度 以通过更改抽取系数来进行调整，从而产生需要的输出数 补偿。 Rev. B | Page 28 of 32 AD9364 频率合成器 RX_FRAME信号 RF PLL 每当接收器输出有效数据时，器件都会生成一个 AD9364含有两个完全相同的频率合成器，用于为RF信号路 RX_FRAME输 出 信 号 。 该 信 号 有 两 个 模 式 ： 电 平 模 式 径生成需要的LO信号：一个用于接收器，一个用于发射 (RX_FRAME在 数 据 有 效 期 间 保 持 高 电 平 )和 脉 冲 模 式 器。锁相环(PLL)频率合成器采用小数N设计，融入了完全 (RX_FRAME以50%的占空比脉动)。类似地，BBP必须提供 集成式电压控制振荡器(VCO)和环路滤波器。在TDD模式 一个TX_FRAME信号，以上升沿来指示有效数据传输的开 下，频率合成器会根据Rx和Tx帧的需要开启和关闭。在 始。与RX_FRAME信号相似，TX_FRAME信号可以在整个 FDD模式下，Tx PLL和Rx PLL可以同时激活。这些PLL不需 突发过程中保持高电平，或者以50%的占空比脉动。 要外部元件。 使能状态机 BB PLL AD9364收发器包括一个使能状态机(ENSM)，允许对器件 AD9364还含有一个基带PLL(BB PLL)频率合成器，用于生成 的当前状态进行实时控制。在正常运行过程中，器件可以 所有基带相关时钟信号。这些包括ADC和DAC采样时钟、 置于多种不同状态，包括 DATA_CLK信号(见“数字数据接口”部分)和所有数据帧信 • 待机—节能，频率合成器被禁用 号。该PLL的编程频率范围为700 MHz至1400 MHz，具体取 • 休眠—待机，所有时钟/BB PLL被禁用 决于系统的数据速率和采样速率要求。 • Tx—Tx信号链被使能 数字数据接口 • Rx—Rx信号链被使能 AD9364数据接口采用并行数据端口(P0和P1)来在器件和 BBP之间传输数据。数据端口可以配置为单端CMOS格式或 • FDD—Tx和Rx信号链被使能 • 报警—频率合成器被使能 差分LVDS格式。这两种格式都可以配置为多种方式，以满 ENSM有两种可能的控制方法：SPI控制和引脚控制。 足数据排序和数据端口连接的系统需求。具体包括单端口 SPI控制模式 数据总线、双端口数据总线、单数据速率和双数据速率。 在SPI控制模式下，通过写SPI寄存器，从当前状态进入下 总线传输是通过简单的硬件握手信令来控制的。两个端口 一状态，从而实现对ENSM的异步控制。SPI控制被认为与 可以工作在双向(半双工)模式或全双工模式，在后一种模 DATA_CLK异步，因为SPI_CLK可能派生自一个不同的参 式下，一半位数用于发射数据、一半用于接收数据。接口 考时钟，而且仍然能正常工作。当不需要对频率合成器进 也可配置为只使用其中一个数据端口，这适合不需要高数 行实时控制时，推荐采用SPI控制ENSM法。只要BBP能够 据速率而且倾向于使用较少接口引脚的应用。 精确执行SPI写操作，SPI控制就可以用于实时控制。 DATA_CLK信号 引脚控制模式 AD9364提供DATA_CLK信号，接收数据时BBP可以使用该 在引脚控制模式下，ENABLE引脚和TXNRX引脚的使能功 信号。DATA_CLK信号可以设为提供单数据速率(SDR)时 能允许对当前状态进行实时控制。ENSM支持TDD或FDD 序的速率(数据在各上升时钟沿采样)，也可设为提供双数 运行模式，具体取决于相应SPI寄存器的配置。如果BBP有 据速率(DDR)时序(同时在上升沿和下降沿捕获数据)。SDR 可以实时控制的额外控制输出，允许用一个简单的双线接 或DDR时序适用于使用单端口或两个端口的工作模式。 口来控制器件状态，则建议使用ENABLE和TXNRX引脚控 FB_CLK信号 制方法。为了使ENSM的当前状态进入下一状态，可以通 对于发射数据，接口以FB_CLK信号作为时序参考。对于突 发控制信号，FB_CLK允许源与上升沿捕获时序同步，而对 过一个脉冲(边沿在内部检测)或电平来鸡翅ENABLE引脚 的使能功能。 于发射信号突发，则允许与上升沿(SDR模式)或双沿捕获 使用脉冲时，其最小脉冲宽度必须为一个FB_CLK周期。 (DDR模式)时序同步。FB_CLK信号必须具有与DATA_CLK 在电平模式下，ENABLE和TXNRX引脚同样由AD9364检测 的频率和占空比。 其边沿，而且必须符合相同的最小脉冲宽度要求，即一个 FB_CLK周期。 Rev. B | Page 29 of 32 AD9364 在FDD模式下，ENABLE和TXNRX引脚必须重新映射， 控制输入(CTRL_IN3至CTRL_IN0) 作 为 实 时 Rx和 Tx数 据 传 输 控 制 信 号 。 在 该 模 式 下 ， AD9364提供4个边沿检测控制输入引脚。在手动增益模式 ENABLE引脚用作RXON功能，控制Rx路径的使能和禁 下，BBP可以用这些引脚来实时更改增益表索引。在发射模 用；TXNRX引脚用作TXON功能，控制Tx路径的使能和 式下，BBP可以使用两个这些引脚来实时更改发射增益。 禁用。在该模式下，ENSM将从系统中移除，以便由这些 引脚控制所有数据流。 GPO引脚(GPO_3至GPO_0) AD9364提供4个支持3.3 V的通用逻辑输出引脚：GPO_3、 SPI接口 GPO_2、 GPO_1和 GPO_0。 这 些 引 脚 可 以 用 于 通 过 AD9364通过一个串行外设接口(SPI)与BBP通信。SPI可 AD9364 以配置为4线接口，带有专门的接收和发射端口，也可以 等，或者，也可充当内部AD9364状态机的从机。 配置为3线接口，带一个双向数据通信端口。该总线允许 BBP通过一种简单地址数据串行总线协议，设置所有器 件控制参数。 写命令遵循一种24位格式。前6位用于设置总线方向和需 要传输的字节数。接下来的10位数据的写入地址。最后8 位是将被传输至指定寄存器地址(MSB至LSB)的数据。 AD9364还支持LSB优先格式，允许命令以LSB至MSB格式 写入。在该模式下，对于多字节写命令，寄存器地址将 递增。 读命令遵循相似的格式，区别在于，前16位在SPI_DI引 脚上传输，最后8位从AD9364中读取；如果是4线模式， 则在SPI_DO引脚上完成，如果是3线模式，则在SPI_DI引 脚上完成。 SPI总线控制其他外设器件，比如稳压器、开关 辅助转换器 AUXADC AD9364含有一个辅助ADC，可以用来监控温度、功率输出 等系统功能。该转换器为12位宽，输入范围为0.05 V至 VDDA1P3_BB − 0.05 V。使能时，ADC处于自由运行状态。 SPI读操作提供在ADC输出端锁存的最后值。借助位于ADC 之前的一个多路复用器，用户可以在AUXADC输入引脚与 内置温度传感器之间进行选择。 AUXDAC1和AUXDAC2 AD9364含有两个完全相同的辅助DAC，可以提供功率放大 器(PA)偏置或其他系统功能。辅助DAC为10位宽，输出电 压范围为0.5 V至VDD_GPO − 0.3 V，电流驱动为10 mA，可 以通过内部使能状态机直接控制。 控制引脚 控制输出(CTRL_OUT7至CTRL_OUT0) AD9364提供8个同步实时输出信号，用作BBP的中断。这 些输出可以配置为输出一些内部设置和测量值，BBP在 监控收发器在不同情况下的性能时可以使用这些设置和 测量值。控制输出指针寄存器选择将哪些信息输出到这 些引脚，而控制输出使能寄存器则决定BBP将激活哪些 信号以便监控。用于手动增益模式的信号、校准标志、 状态机状态和ADC输出都是可以在这些引脚上监控的部 分输出。 Rev. B | Page 30 of 32 AD9364 封装和订购信息 外形尺寸 A1 BALL CORNER 10.10 10.00 SQ 9.90 A1 BALL CORNER 12 11 10 9 8 7 6 5 4 3 2 1 A B C D 8.80 SQ E F G H 0.80 J K L M TOP VIEW 0.60 REF BOTTOM VIEW DETAIL A 1.70 MAX DETAIL A 1.00 MIN 0.32 MIN 11-18-2011-A 0.50 COPLANARITY 0.45 0.12 0.40 BALL DIAMETER SEATING PLANE COMPLIANT TO JEDEC STANDARDS MO-275-EEAB-1. 图74. 144引脚CSP_BGA封装 (BC-144-7) 尺寸单位：mm 订购指南 型号1 AD9364BBCZ AD9364BBCZREEL 1 温度范围 −40°C至+85°C −40°C至+85°C 封装描述 144引脚 CSP_BGA 144引脚 CSP_BGA Z = 符合RoHS标准的器件。 Rev. B | Page 31 of 32 封装选项 BC-144-7 BC-144-7 AD9364 注释 ©2013–2014 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D11846sc-0-2/14(B) Rev. B | Page 32 of 32