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遅延クロック付きSPI用
3.75 kV、 6CH、SPIsolator
デジタル・アイソレータ
ADuM3150
データシート
特長
機能ブロック図
遅延クロックモードで最大40 MHzのSPIクロック速度をサポ
ート
4線式で最大17 MHzのSPIクロック速度をサポート
4つの高速、低伝搬遅延のSPI信号絶縁チャンネル
2つの250kbpsデータ・チャンネル
遅延補償クロック・ライン
沿面距離5.1 mmの20ピンSSOPパッケージを採用
高温動作：～125°C
高コモン・モード過渡電圧耐性：>25 kV/μs
安全性と規制の認可
UL 1577に基づいたUL規格の認定(申請中)
3750 V rmsで１分間
CSA 部品承認通告 #5A(申請中)
VDE適合性認定(申請中)
DIN V VDE V 0884-10 (VDE V 0884-10): 2006-12
VIORM = 560 V peak
Figure 1.
アプリケーション
工業用プログラマブル･ロジック･コントローラ(PLC)
センサー・アイソレーション
概要
ADuM31501 は絶縁型シリアル・ペリフェラル・インターフェ
ース(SPI)用に最適化された 6チャンネル SPIsolator™ デジ
タル・アイソレータ です。アナログ・デバイセズ社の iCoup
ler®チップ・スケール・トランス技術に基づき、CLK、 MO/S
I、 MI/SO、 SS のSPIバス信号の伝搬遅延を小さくできるの
で、最大17 MHzまでのSPIクロック・レートまでサポートして
います。これらのチャンネルはSPI用にタイミングを最適化し
ており、伝搬遅延14 ns、ジッタ1 nsで動作します。
E
A
めにマスターのもう１つのクロック動作ポートとともに使用
できます。詳細については、遅延クロックセクションを参照
してください。表 1.関連製品
製品
説明
ADuM3151
3.75 kV、マルチチャンネル SPI アイソレ
ータ
ADuM3152
3.75 kV、マルチチャンネル SPI アイソレ
ータ
ADuM3153
3.75 kV、マルチチャンネル SPI アイソレ
ータ
A
アイソレータADuM3150は、別用途向けに2つの独立した低デー
タ・レートの絶縁チャンネル（各方向に1チャンネル）も内蔵
しています。低速チャンネルのデータはジッタ2.5 μsで、デ
ータ・レート250 kbpsが可能なようにサンプリングされ、シ
リアル伝送されます。
ADuM3150には、このデバイスのマスター側に遅延クロック出
力があります。この出力は40MHzのクロック性能に対応するた
1
米国特許番号5,952,849、6,873,065、6,262,600、7,075,329により保護されています。その他の特許は申請中です。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用に
よって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利
の使用を明示的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標
は、各社の所有に属します。※日本語版資料はREVISION が古い場合があります。最新の内容については、英語版をご参照ください。
Rev. 0
©2015ｓｓ Analog Devices, Inc. All rights reserved.
本
社／〒105-6891
大阪営業所／〒532-0003
東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル
電話03（5402）8200
大阪府大阪市淀川区宮原3-5-36 新大阪トラストタワー
電話06（6350）6868
データシートData Sh
eet
ADuM3150
目次
特長 ................................................. 1
絶対最大定格........................................ 13
アプリケーション ..................................... 1
ESDに関する注意 .................................. 13
機能ブロック図 ....................................... 1
ピン配置およびピン機能説明.......................... 14
概要 ................................................. 1
代表的な性能特性.................................... 15
改訂履歴 ............................................. 2
アプリケーション情報................................ 16
仕様 ................................................. 3
はじめに ......................................... 16
電気的特性—5 V動作 ................................. 3
プリント回路基板 (PCB)のレイアウト ............... 17
電気的特性—3.3 V動作 ............................... 5
伝搬遅延に関連するパラメータ ..................... 18
電気的特性—ミックス電源5 V/3.3 V動作 ............... 7
DCの再現と磁界耐性 ............................... 18
電気的特性—ミックス電源3.3 V/5 V動作 ............... 9
消費電力 ......................................... 19
パッケージ特性 .................................... 11
絶縁寿命 ......................................... 19
適用規格 .......................................... 11
外形寸法............................................ 21
絶縁および安全性関連の仕様 ........................ 11
オーダー・ガイド ................................. 21
DIN V VDE V 0884-10 (VDE V 0884-10): 2006-12絶縁特性1
2
推奨動作条件 ...................................... 12
改訂履歴
7/14—Revision 0：初版
Rev. 0 | Page 2 of 21
データシート
ADuM3150
仕様
電気的特性—5 V動作
すべてのtyp仕様は、TA = 25°C、 VDD1 = VDD2 = 5V での値です。 特に指定のない限り、最小/最大仕様は全ての推奨動作範囲に適用
されます：4.5 V ≤ VDD1 ≤ 5.5 V、 4.5 V ≤ VDD2 ≤ 5.5 V、 −40°C ≤ TA ≤ +125°C。特に指定のない限り、スイッチング仕様はCL =
15 pF と CMOS信号レベルでテストされます。
表 2.スイッチング仕様
A Grade
Parameter
Symbol
Min
Typ
B Grade
Max
Min
Typ
Max
Unit
Test Conditions/Comments
MCLK, MO, SO
SPI Clock Rate
SPIMCLK
10
17
MHz
Data Rate Fast (MO, SO)
DRFAST
40
40
Mbps
Within PWD limit
Propagation Delay
tPHL, tPLH
14
ns
50% input to 50% output
Pulse Width
PW
ns
Within PWD limit
Pulse Width Distortion
PWD
2
2
ns
|tPLH − tPHL|
tPSKCD
2
2
ns
Codirectional Channel Match
ing 1
25
12.5
12
12.5
0F
Jitter, High Speed
JHS
1
1
ns
MSS
E
A
Data Rate Fast
DRFAST
Propagation Delay
tPHL, tPLH
Pulse Width
PW
Pulse Width Distortion
PWD
Setup Time 2
25
21
A
1.5
JHS
40
Mbps
Within PWD limit
25
ns
50% input to 50% output
ns
Within PWD limit
ns
|tPLH − tPHL|
12.5
2
E
Jitter, High Speed
21
12.5
MSS SETUP
A
1F
40
2
10
1
ns
1
ns
DCLK
Data Rate
40
40
MHz
Propagation Delay
tPHL, tPLH
50
35
ns
tPMCLK + tPSO + 3 ns
Pulse Width Distortion
PWD
3
3
ns
|tPLH − tPHL|
Pulse Width
PW
12
ns
Within PWD limit
Clock Delay Error
DCLKERR
0
ns
tPDCLK − (tPMCLK + tPSO)
Jitter
JDCLK
12
4.5
12
1
1
5.5
12
1
ns
VIA, VIB
Data Rate Slow
DRSLOW
Propagation Delay
tPHL, tPLH
0.1
Pulse Width
PW
4
Jitter, Low Speed
JLS
VIx 3 Minimum Input Skew 4
2F
3F
tVIx SKEW
250
2.6
0.1
kbps
Within PWD limit
µs
50% input to 50% output
µs
Within PWD limit
2.5
µs
4
2.5
10
250
2.6
10
1
ns
同方向チャンネル間マッチングは、アイソレーション・バリアの同じ側に入力を持つ任意の2つのチャンネル間の伝搬遅延差の絶対値です。
MSS信号にはすべてのグレードでグリッジ・フィルタが入っています・しかしBグレード品では、その他の高速信号にはグリッジ・フィルタが入って
いません。MSSが確実に他の高速信号より先に出力に到達するように、速度グレードによって時間は異なりますが、MSSを競い合う信号より前に設定
してください。
3
VIx = VIA 又は VIB.
4
内部の非同期クロック（ユーザーは使用できません）が低速信号をサンプリングします。同方向チャンネルのエッジ・シーケンスがエンド・アプリ
ケーションで重要な場合、出力に正しい順番あるいは同時に到達する事を保証するために、先行パルスは後発パルスより少なくても1 tVIx SKEW時間前
でなければなりません。
2
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データシートData Sh
eet
ADuM3150
表 3.全グレード共通 1,
Parameter
4F
2, 3
5F
6F
Symbol
Min
Typ
Max
Unit
Test Conditions/Comments
IDD1
5
6.5
mA
CL = 0 pF, DRFAST = 1 MHz,
DRSLOW = 0 MHz
IDD2
6.2
8.5
mA
CL = 0 pF, DRFAST = 1 MHz,
DRSLOW = 0 MHz
IDD1
15
18
mA
CL = 0 pF, DRFAST = 17 MHz,
DRSLOW = 0 MHz
IDD2
13.5
16
mA
CL = 0 pF, DRFAST = 17 MHz,
DRSLOW = 0 MHz
SUPPLY CURRENT
1 MHz, A Grade and B Grade
17 MHz, B Grade
DC SPECIFICATIONS
MCKL, MSS , MO, SO, VIA, VIB
E
A
A
Input Threshold
Logic High
VIH
V
0.7 × V
DDx
Logic Low
VIL
0.3 × V
V
DDx
Input Hysteresis
VIHYST
Input Current per Channel
II
−1
+0.0
1
500
VOH
VDDx − 0.
1
VDDx − 0.
4
mV
+1
µA
0 V ≤ VINPUT ≤ VDDx
5.0
V
IOUTPUT = −20 µA, VINPUT = VIH
4.8
V
IOUTPUT = −4 mA, VINPUT = VIH
SCLK, SSS , MI, SI, VOA, VOB, DCLK
E
A
A
Output Voltages
Logic High
Logic Low
VOL
VDD1, VDD2 Undervoltage Lockout
0.0
0.1
V
IOUTPUT = 20 µA, VINPUT = VIL
0.2
0.4
V
IOUTPUT = 4 mA, VINPUT = VIL
UVLO
2.6
V
Dynamic Input
IDDI(D)
0.09
mA/Mbps
Dynamic Output
IDDO(D)
0.02
mA/Mbps
Quiescent Input
IDDI(Q)
4.0
mA
Quiescent Output
IDDO(Q)
6.4
mA
tR/tF
2.5
ns
10% to 90%
35
kV/µs
VINPUT = VDDx, VCM = 1000 V
Transient magnitude = 800
V
Supply Current for High Speed Channel
Supply Current for All Low Speed Chan
nels
AC SPECIFICATIONS
Output Rise/Fall Time
Common-Mode Transient Immunity
4
7F
|CM|
25
VDDx = VDD1 又は VDD2 。
VINPUTは MCLK、 MSSピン、 MOピン、 SOピン、 VIAピン又は VIBピンのいずれかの入力電圧です。
3
IOUTPUTはSCLKピン、 DCLKピン、SSSピン、 MIピン、 SIピン、 VOAピン 又は VOBのいずれかの出力電流です。
4
|CM| は出力電圧がVOH と VOLの 制限値内を維持している間に維持できるコモン・モード電圧の最大スルーレートです。コモン・モード電圧スルーレ
ートは、立ち上がりと立ち下がりの両コモン・モード電圧エッジに適用されます。
1
2
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データシート
ADuM3150
電気的特性—3.3 V動作
すべてのtyp仕様は、TA = 25°C、 VDD1 = VDD2 = 3.3 V での値です。 特に指定のない限り、最小/最大仕様はすべての推奨動作範囲
に適用されます：3.0 V ≤ VDD1 ≤ 3.6 V、 3.0 V ≤ VDD2 ≤ 3.6 V、 −40°C ≤ TA ≤ +125°C。特に指定のない限り、スイッチング仕様
はCL = 15 pF と CMOS信号レベルでテストされます。
表 4.スイッチング仕様
A Grade
Parameter
Symbol
Min
Typ
B Grade
Max
Min
Typ
Max
Unit
MHz
Test Conditions/Comments
MCLK, MO, SO
SPI Clock Rate
SPIMCLK
8.3
12.5
Data Rate Fast (MO, SO)
DRFAST
40
40
Mbps
Within PWD limit
Propagation Delay
tPHL, tPLH
30
20
ns
50% input to 50% output
Pulse Width
PW
ns
Within PWD limit
Pulse Width Distortion
PWD
3
3
ns
|tPLH − tPHL|
tPSKCD
3
3
ns
Codirectional Channel Matchi
ng 1
12.
5
12.
5
8F
Jitter, High Speed
JHS
1
1
ns
MSS
E
A
Data Rate Fast
DRFAST
Propagation Delay
tPHL, tPLH
Pulse Width
PW
Pulse Width Distortion
PWD
Setup Time 2
A
1.5
JHS
40
Mbps
Within PWD limit
30
ns
50% input to 50% output
ns
Within PWD limit
ns
|tPLH − tPHL|
12.
5
3
E
Jitter, High Speed
30
12.
5
MSS SETUP
A
9F
40
3
10
1
ns
1
ns
DCLK
Data Rate
40
40
MHz
Propagation Delay
tPHL, tPLH
60
40
ns
tPMCLK + tPSO + 3 ns
Pulse Width Distortion
PWD
3
3
ns
|tPLH − tPHL|
Pulse Width
PW
12
ns
Within PWD limit
Clock Delay Error
DCLKERR
−4
ns
tPDCLK − (tPMCLK + tPSO)
Jitter
JDCLK
12
+2.
4
+9
−3
1
+2.
5
+8
1
ns
VIA, VIB
Data Rate Slow
DRSLOW
Propagation Delay
tPHL, tPLH
0.1
Pulse Width
PW
4
Jitter, Low Speed
JLS
VIx 3 Minimum Input Skew 4
10F
11F
tVIx SKEW
250
2.6
0.1
kbps
Within PWD limit
2.6
µs
50% input to 50% output
µs
Within PWD limit
4
2.5
10
250
2.5
10
1
µs
ns
同方向チャンネル間マッチングは、アイソレーション・バリアの同じ側に入力を持つ任意の2つのチャンネル間の伝搬遅延差の絶対値です。
MSS 信号はすべてのグレードにグリッジ・フィルタが入っています。しかしBグレード品では、その他の高速信号にははグリッジ・フィルタが入って
いません。MSSが確実に他の高速信号より先に出力に到達するように、速度グレードによって時間は異なりますがMSSを競い合う信号の前に設定して
ください。
3
VIx = VIA 又は VIB.
4
内部の非同期クロック（ユーザーは使用できません）が低速信号をサンプリングします。同方向チャンネルのエッジ・シーケンスがエンド・アプリ
ケーションで重要な場合、出力に正しい順番あるいは同時に到達する事を保証するために、先行パルスは後発パルスより少なくても1 tVIx SKEW時間前
でなければなりません。
2
Rev. 0 | Page 5 of 21
ADuM3150
Data Sheet
表 5.全グレード共通 1,
Parameter
12F
2, 3
13F
14F
Symbol
Min
Typ
Max
Unit
Test Conditions/Comments
IDD1
3.4
4.5
mA
CL = 0 pF, DRFAST = 1 MHz,
DRSLOW = 0 MHz
IDD2
4.7
6.0
mA
CL = 0 pF, DRFAST = 1 MHz,
DRSLOW = 0 MHz
IDD1
9.5
15
mA
CL = 0 pF, DRFAST = 17 MHz,
DRSLOW = 0 MHz
IDD2
8
12
mA
CL = 0 pF, DRFAST = 17 MHz,
DRSLOW = 0 MHz
SUPPLY CURRENT
1 MHz, A Grade and B Grade
17 MHz, B Grade
DC SPECIFICATIONS
MCKL, MSS , MO, SO, VIA, VIB
E
A
A
Input Threshold
Logic High
VIH
V
0.7 × V
DDx
Logic Low
VIL
0.3 × V
V
DDx
Input Hysteresis
VIHYST
Input Current per Channel
II
−1
+0.0
1
500
VOH
VDDx − 0.
1
VDDx − 0.
4
mV
+1
µA
0 V ≤ VINPUT ≤ VDDx
5.0
V
IOUTPUT = −20 µA, VINPUT = VIH
4.8
V
IOUTPUT = −4 mA, VINPUT = VIH
SCLK, SSS , MI, SI, VOA, VOB, DCLK
E
A
A
Output Voltages
Logic High
Logic Low
VOL
VDD1, VDD2 Undervoltage Lockout
0.0
0.1
V
IOUTPUT = 20 µA, VINPUT = VIL
0.2
0.4
V
IOUTPUT = 4 mA, VINPUT = VIL
UVLO
2.6
V
Dynamic Input
IDDI(D)
0.09
mA/Mbps
Dynamic Output
IDDO(D)
0.02
mA/Mbps
Quiescent Input
IDDI(Q)
4.5
mA
Quiescent Output
IDDO(Q)
5.5
mA
2.5
ns
10% to 90%
35
kV/µs
VINPUT = VDDx, VCM = 1000 V
Transient magnitude = 800
V
Supply Current for High Speed Channel
Supply Current for All Low Speed Chan
nels
AC SPECIFICATIONS
Output Rise/Fall Time
tR/tF
Common-Mode Transient Immunity 4
15F
|CM|
25
1
VDDx = VDD1 又は VDD2。
VINPUTは MCLK、 MSSピン、 MOピン、 SOピン、 VIAピン又は VIBピンのいずれかの入力電圧です。
3
IOUTPUTはSCLKピン、 DCLKピン、SSS、 MIピン、 SIピン、 VOAピン 又は VOBのいずれかの出力電流です。
4
|CM| は出力電圧がVOH と VOLの 制限値内を維持している間に維持できるコモン・モード電圧の最大スルーレートです。コモン・モード電圧スルーレ
ートは、立ち上がりと立ち下がりの両コモン・モード電圧エッジに適用されます。
2
Rev. 0 | Page 6 of 21
データシート
ADuM3150
電気的特性—ミックス電源5 V/3.3 V動作
すべてのtyp仕様は、TA = 25°C、 VDD1 = 5V、VDD2 = 3.3 V での値です。 特に指定のない限り、最小/最大仕様はすべての推奨動作
範囲に適用されます：4.5 V ≤ VDD1 ≤ 5.5 V、 3.0 V ≤ VDD2 ≤ 3.6 V、 −40°C ≤ TA ≤ +125°C。特に指定のない限り、スイッチング
仕様はCL = 15 pF と CMOS信号レベルでテストされます。
表 6.スイッチング仕様
A Grade
Parameter
Symbol
Min
Typ
B Grade
Max
Min
Typ
Max
Unit
MHz
Test Conditions/Comments
MCLK, MO, SO
SPI Clock Rate
SPIMCLK
9.2
15.6
Data Rate Fast (MO, SO)
DRFAST
40
40
Mbps
Within PWD limit
Propagation Delay
tPHL, tPL
27
16
ns
50% input to 50% output
ns
Within PWD limit
|tPLH − tPHL|
H
Pulse Width
PW
12.
5
12.
5
Pulse Width Distortion
PWD
3
2
ns
Codirectional Channel Matchin
g1
tPSKCD
2
2
ns
Jitter, High Speed
JHS
16F
1
1
ns
MSS
E
A
Data Rate Fast
Propagation Delay
DRFAST
40
40
Mbps
Within PWD limit
tPHL, tPL
27
26
ns
50% input to 50% output
ns
Within PWD limit
ns
|tPLH − tPHL|
H
Pulse Width
PW
Pulse Width Distortion
12.
5
12.
5
PWD
Setup Time 2
2
MSS SETUP
E
A
17F
Jitter, High Speed
A
1.5
JHS
2
10
1
ns
1
ns
DCLK
Data Rate
Propagation Delay
tPHL, tPL
40
40
MHz
50
35
ns
tPMCLK + tPSO + 3 ns
3
3
ns
|tPLH − tPHL|
ns
Within PWD limit
ns
tPDCLK − (tPMCLK + tPSO)
H
Pulse Width Distortion
PWD
Pulse Width
PW
12
Clock Delay Error
DCLKERR
−5
Jitter
JDCLK
12
0
+7
−5
1
+1.
2
+9
1
ns
VIA, VIB
Data Rate Slow
DRSLOW
Propagation Delay
tPHL, tPL
250
0.1
2.6
0.1
250
kbps
Within PWD limit
2.6
µs
50% input to 50% output
µs
Within PWD limit
2.5
µs
H
Pulse Width
PW
Jitter, Low Speed
JLS
VIx 3 Minimum Input Skew 4
18F
19F
tVIx SKEW
4
4
2.5
10
10
1
ns
同方向チャンネル間マッチングは、アイソレーション･バリアの同じ側に入力を持つ任意の2つのチャンネル間の伝搬遅延差の絶対値です。
MSS信号はすべてのグレードでグリッジ・フィルタが入っています。、しかしBグレード品では、その他の高速信号にはグリッジ・フィルタが入ってい
ません。MSSが確実に他の高速信号より先に出力に到達するように、速度グレードによって時間は異なりますが、MSSを競い合う信号の前に設定して
ください。
3
VIx = VIA 又は VIB.
4
内部の非同期クロック（ユーザーは使用できません）が低速信号をサンプリングします。同方向チャンネルのエッジ・シーケンスがエンド・アプリ
ケーションで重要な場合、出力に正しい順番あるいは同時に到達する事を保証するために、先行パルスは後発パルスより少なくても1 tVIx SKEW時間前
でなければなりません。
2
Rev. 0 | Page 7 of 21
ADuM3150
Data Sheet
表 7.全グレード共通 1,
Parameter
20F
2, 3
21F
22F
Symbol
Min
Typ
Max
Unit
Test Conditions/Comments
IDD1
5.3
6.2
mA
CL = 0 pF, DRFAST = 1 MHz,
DRSLOW = 0 MHz
IDD2
4.9
6
mA
CL = 0 pF, DRFAST = 1 MHz,
DRSLOW = 0 MHz
IDD1
16
18
mA
CL = 0 pF, DRFAST = 17 MHz,
DRSLOW = 0 MHz
IDD2
10
12
mA
CL = 0 pF, DRFAST = 17 MHz,
DRSLOW = 0 MHz
SUPPLY CURRENT
1 MHz, A Grade and B Grade
17 MHz, B Grade
DC SPECIFICATIONS
MCKL, MSS , MO, SO, VIA, VIB
E
A
A
Input Threshold
Logic High
VIH
V
0.7 × V
DDx
Logic Low
VIL
0.3 × V
V
DDx
Input Hysteresis
VIHYST
Input Current per Channel
II
−1
+0.0
1
500
VOH
VDDx − 0.
1
VDDx − 0.
4
mV
+1
µA
0 V ≤ VINPUT ≤ VDDx
5.0
V
IOUTPUT = −20 µA, VINPUT = VIH
4.8
V
IOUTPUT = −4 mA, VINPUT = VIH
SCLK, SSS , MI, SI, VOA, VOB, DCLK
E
A
A
Output Voltages
Logic High
Logic Low
VOL
VDD1, VDD2 Undervoltage Lockout
0.0
0.1
V
IOUTPUT = 20 µA, VINPUT = VIL
0.2
0.4
V
IOUTPUT = 4 mA, VINPUT = VIL
UVLO
2.6
V
Dynamic Input
IDDI(D)
0.09
mA/Mbps
Dynamic Output
IDDO(D)
0.02
mA/Mbps
Quiescent Input
IDDI(Q)
4.0
mA
Quiescent Output
IDDO(Q)
4.7
mA
2.5
ns
10% to 90%
35
kV/µs
VINPUT = VDDx, VCM = 1000 V
Transient magnitude = 800
V
Supply Current for High Speed Channel
Supply Current for All Low Speed Chan
nels
AC SPECIFICATIONS
Output Rise/Fall Time
tR/tF
Common-Mode Transient Immunity 4
23F
|CM|
25
1
VDDx = VDD1 又は VDD2。
VINPUTは MCLK、 MSSピン、 MOピン、 SOピン、 VIAピン又は VIBピンのいずれかの入力電圧です。
3
IOUTPUTはSCLKピン、 DCLKピン、 SSSピン、 MIピン、 SIピン、 VOAピン 又は VOBのいずれかの出力電流です。
4
|CM| は出力電圧がVOH と VOLの 制限値内を維持している間に維持できるコモン・モード電圧の最大スルーレートです。コモン・モード電圧スルーレ
ートは、立ち上がりと立ち下がりの両コモン・モード電圧エッジに適用されます。
2
Rev. 0 | Page 8 of 21
データシート
ADuM3150
電気的特性—ミックス電源3.3 V/5 V動作
すべてのtyp仕様は、TA = 25°C、 VDD1 =3.3V、 VDD2 = 5V での値です。 特に指定のない限り、最小/最大仕様は、全推奨動作範囲に
適用されます：3.0 V ≤ VDD1 ≤ 3.6 V、 4.5 V ≤ VDD2 ≤ 5.5 V、 −40°C ≤ TA ≤ +125°C。特に指定のない限り、スイッチング仕様は
CL = 15 pF と CMOS信号レベルでテストされます。
表 8.スイッチング仕様
A Grade
Parameter
Symbol
Min
Typ
B Grade
Max
Min
Typ
Max
Unit
MHz
Test Conditions/Comments
MCLK, MO, SO
SPI Clock Rate
SPIMCLK
9.2
15.6
Data Rate Fast (MO, SO)
DRFAST
40
40
Mbps
Within PWD limit
Propagation Delay
tPHL, tPL
27
16
ns
50% input to 50% output
ns
Within PWD limit
|tPLH − tPHL|
H
Pulse Width
PW
12.
5
12.
5
Pulse Width Distortion
PWD
2
2
ns
Codirectional Channel Matchin
g1
tPSKCD
3
3
ns
Jitter, High Speed
JHS
24F
1
1
ns
MSS
E
A
Data Rate Fast
Propagation Delay
DRFAST
40
40
Mbps
Within PWD limit
tPHL, tPL
26
26
ns
50% input to 50% output
ns
Within PWD limit
ns
|tPLH − tPHL|
H
Pulse Width
PW
Pulse Width Distortion
12.
5
12.
5
PWD
Setup Time 2
3
MSS SETUP
E
A
25F
Jitter, High Speed
A
1.5
JHS
3
10
1
ns
1
ns
DCLK
Data Rate
Propagation Delay
tPHL, tPL
40
40
MHz
60
40
ns
tPMCLK + tPSO + 3 ns
3
3
ns
|tPLH − tPHL|
ns
Within PWD limit
ns
tPDCLK − (tPMCLK + tPSO)
H
Pulse Width Distortion
PWD
Pulse Width
PW
12
Clock Delay Error
DCLKERR
2
Jitter
JDCLK
12
7
13
2
1
6.8
11
1
ns
VIA, VIB
Data Rate Slow
DRSLOW
Propagation Delay
tPHL, tPL
250
0.1
2.6
0.1
250
kbps
Within PWD limit
2.6
µs
50% input to 50% output
µs
Within PWD limit
2.5
µs
H
Pulse Width
PW
Jitter, Low Speed
JLS
VIx 3 Minimum Input Skew 4
26F
27F
tVIx SKEW
4
4
2.5
10
10
1
ns
同方向チャンネル間マッチングは、アイソレーション・バリアの同じ側に入力を持つ任意の2つのチャンネル間の伝搬遅延差の絶対値です。
MSS信号はすべてのグレードでグリッジ・フィルタが入っています。しかしBグレード品では、その他の高速信号にグリッジ・フィルタが入っていませ
ん。MSSが確実に他の高速信号より先に出力に到達するように、速度グレードによって時間は異なりますが、MSSを競い合う信号の前に設定してくだ
さい。
3
VIx = VIA 又は VIB.
4
内部の非同期クロック（ユーザーは使用できません）が低速信号をサンプリングします。同方向チャンネルのエッジ・シーケンスがエンド・アプリ
ケーションで重要な場合、出力に正しい順番あるいは同時に到達する事を保証するために、先行パルスは後発パルスより少なくても1 tVIx SKEW時間前
でなければなりません。
2
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ADuM3150
Data Sheet
表 9.全グレード共通 1,
Parameter
28F
2, 3
29F
30F
Symbol
Min
Typ
Max
Unit
Test Conditions/Comments
IDD1
3.5
4.5
mA
CL = 0 pF, DRFAST = 1 MHz,
DRSLOW = 0 MHz
IDD2
6.8
9
mA
CL = 0 pF, DRFAST = 1 MHz,
DRSLOW = 0 MHz
IDD1
12.5
14.5
mA
CL = 0 pF, DRFAST = 17 MHz,
DRSLOW = 0 MHz
IDD2
14
16
mA
CL = 0 pF, DRFAST = 17 MHz,
DRSLOW = 0 MHz
SUPPLY CURRENT
1 MHz, A Grade and B Grade
17 MHz, B Grade
DC SPECIFICATIONS
MCKL, MSS , MO, SO, VIA, VIB
E
A
A
Input Threshold
Logic High
VIH
V
0.7 × V
DDx
Logic Low
VIL
0.3 × V
V
DDx
Input Hysteresis
VIHYST
Input Current per Channel
II
−1
+0.0
1
500
VOH
VDDx − 0.
1
VDDx − 0.
4
mV
+1
µA
0 V ≤ VINPUT ≤ VDDx
5.0
V
IOUTPUT = −20 µA, VINPUT = VIH
4.8
V
IOUTPUT = −4 mA, VINPUT = VIH
SCLK, SSS , MI, SI, VOA, VOB, DCLK
E
A
A
Output Voltages
Logic High
Logic Low
VOL
VDD1, VDD2 Undervoltage Lockout
0.0
0.1
V
IOUTPUT = 20 µA, VINPUT = VIL
0.2
0.4
V
IOUTPUT = 4 mA, VINPUT = VIL
UVLO
2.6
V
Dynamic Input
IDDI(D)
0.09
mA/Mbps
Dynamic Output
IDDO(D)
0.02
mA/Mbps
Quiescent Input
IDDI(Q)
2.8
mA
Quiescent Output
IDDO(Q)
6.4
mA
2.5
ns
10% to 90%
35
kV/µs
VINPUT = VDDx, VCM = 1000 V
Transient magnitude = 800
V
Supply Current for High Speed Channel
Supply Current for All Low Speed Chan
nels
AC SPECIFICATIONS
Output Rise/Fall Time
tR/tF
Common-Mode Transient Immunity 4
31F
|CM|
25
1
VDDx = VDD1 又は VDD2。
VINPUTは MCLK、 MSSピン、 MOピン、 SOピン、 VIAピン又は VIBピンのいずれかの入力電圧です。
3
IOUTPUTはSCLKピン、 DCLKピン、SSSピン、 MIピン、 SIピン、 VOAピン 又は VOBのいずれかの出力電流です。
4
|CM| は出力電圧がVOH と VOLの 制限値内を維持している間に維持できるコモン・モード電圧の最大スルーレートです。コモン・モード電圧スルーレ
ートは、立ち上がりと立ち下がりの両コモン・モード電圧エッジに適用されます。
2
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データシート
ADuM3150
パッケージ特性
表 10.
Parameter
Symbol
Resistance (Input-to-Output)
Max
Unit
12
RI-O
10
1.0
pF
Input Capacitance 2
CI
4.0
pF
IC Junction-to-Case Thermal Resi
stance
θJC
75
°C/
W
33F
2
Typ
CI-O
32F
1
Min
Capacitance (Input-to-Output)1
1
Test Conditions/Comments
Ω
f = 1 MHz
Thermocouple located at center of package und
erside
デバイスは 2 端子デバイスと見なします：ピン1～ピン8 を相互に接続し、ピン9～ピン16 を相互に接続します。
入力容量は任意の入力データ・ピンとグラウンドの間。
適用規格
ADuM3150は、表 11に記載する組織の認定を申請中です。特定のクロス・アイソレーション波形と絶縁レベルに対する推奨最大動作
電圧については、表 16 と絶縁寿命のセクションを参照してください。
表 11.
UL (Pending)
CSA (Pending)
VDE (Pending)
Recognized under 1577 Componen
t Recognition Program 1
Approved under CSA Component Acceptance Notice 5
A
Certified according to DIN V VD
E V 0884-10 (VDE V 0884-10):200
6-12 2
3750 V rms Single Protection
Basic insulation per CSA 60950-1-07 and IEC 6095
0-1 second edition, 510 V rms (721 V peak) maxim
um working voltage 3
Reinforced insulation, 560 V pe
ak
File E214100
File 205078
File 2471900-4880-0001
34F
35F
36F
UL1577 に従い、絶縁テスト電圧 1,200 V rms 以上を1 秒間加えてADuM3150 を確認テストします（リーク電流検出規定値 = 5μA）。
DIN V VDE V 0884-10 に従い、 ADuM3150に525Vpeak 以上の絶縁テスト電圧を1 秒間加えることによりテストして保証されています(部分放電の検出
規定値＝5 pC)。部品のアスタリスク(*)マークは、DIN V VDE V 0884-10 認定製品を表します。
3
各種動作条件下での推奨最大動作電圧については表 16を参照してください。
1
2
絶縁および安全性関連の仕様
表 12.
Parameter
Symbol
Rated Dielectric Insulation Voltage
Value
Unit
Conditions
3750
V rms
1-minute duration
Minimum External Air Gap (Clearance)
L(I01)
5.1
mm min
Measured from input terminals to output termi
nals, shortest distance through air
Minimum External Tracking (Creepage)
L(I02)
5.1
mm min
Measured from input terminals to output termi
nals, shortest distance path along body
0.017
mm min
Insulation distance through insulation
>400
V
DIN IEC 112/VDE 0303 Part 1
Minimum Internal Gap (Internal Clearance)
Tracking Resistance (Comparative Tracking
Index)
Material Group
CTI
II
Rev. 0 | Page 11 of 21
Material Group (DIN VDE 0110, 1/89, Table 1)
ADuM3150
Data Sheet
DIN V VDE V 0884-10 (VDE V 0884-10): 2006-12絶縁特性
このアイソレータは、安全性制限値内でのみ、強化された電気的絶縁を満たします。安全性データの維持は、保護回路を使って確実
にする必要があります。パッケージ上のアスタリスク(*)マークは、DIN V VDE V 0884-10認定製品を表します。
表 13.
Description
Test Conditions/Comments
Symbol
Characterist
ic
Unit
Installation Classification per DIN VD
E 0110
For Rated Mains Voltage ≤ 150 V rms
I to IV
For Rated Mains Voltage ≤ 300 V rms
I to III
For Rated Mains Voltage ≤ 400 V rms
I to II
Climatic Classification
40/105/21
Pollution Degree per DIN VDE 0110, Tab
le 1
2
Maximum Working Insulation Voltage
VIORM
560
V pea
k
VIORM × 1.875 = Vpd(m), 100% production test,
tini = tm = 1 sec, partial discharge < 5 pC
Vpd(m)
1050
V pea
k
After Environmental Tests Subgroup 1
VIORM × 1.5 = Vpd(m), tini = 60 sec, tm = 10 se
c,
partial discharge < 5 pC
Vpd(m)
840
V pea
k
After Input and/or Safety Test Subgr
oup 2 and Subgroup 3
VIORM × 1.2 = Vpd(m), tini = 60 sec, tm = 10 se
c,
partial discharge < 5 pC
Vpd(m)
672
V pea
k
VIOTM
5300
V pea
k
VIOSM
6000
V pea
k
Input-to-Output Test Voltage, Method b
1
Input-to-Output Test Voltage, Method a
Highest Allowable Overvoltage
Surge Isolation Voltage
VIOSM(TEST) = 10 kV, 1.2 µs rise time, 50 µs, 5
0% fall time
Safety Limiting Values
Maximum value allowed in the event of a fai
lure (see 図 2)
Case Temperature
TS
130
°C
Safety Total Dissipated Power
IS1
1.4
W
RS
>109
Ω
Insulation Resistance at TS
VIO = 500 V
1.6
推奨動作条件
SAFE LIMITING POWER (W)
1.4
1.2
表 14.
Parameter
1.0
0.8
0.6
Max
Uni
t
TA
−40
+125
°C
電源範囲 1
VDD1, VDD
3.0
5.5
V
1.0
ms
2
0.4
12367-002
0.2
0
20
40
60
80
100
120
入力信号の立ち上がり/立
下り時間
140
AMBIENT TEMPERATURE (°C)
図 2. 温度ディレーティング・カーブ、DIN V VDE V 0884-10に
1
Min
動作温度範囲
37F
0
Symbol
外部磁界耐性については、DCの再現と磁界耐性のセクションを参照
してください。
よる安全な規定値のケース温度に対する依存性
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データシート
ADuM3150
絶対最大定格
特に指定のない限り、TA = 25℃。
表 15.
Parameter
レス定格の規定のみを目的とするものであり、この仕様の動
作の節に記載する規定値以上でのデバイス動作を定めたもの
ではありません。長時間における最大動作条件以上での動作
はデバイスの信頼性に影響を与える可能性があります。
Rating1
Storage Temperature (TST) Ran
ge
−65°C to +150°C
Ambient Operating Temperatur
e
(TA) Range
−40°C to +125°C
Supply Voltages (VDD1, VDD2)
−0.5 V to +7.0 V
Input Voltages (VIA, VIB, MCL
K, MO,
SO, MSS )
−0.5 V to VDDx + 0.5 V
Output Voltages (SCLK, DCLK,
SSS ,
−0.5 V to VDDx + 0.5 V
表 16.最大連続動作電圧1
Parameter
Max
Unit
AC 60 Hz RM
S Voltage
400
V rms
20 year lifetime at 0.1%
failure rate, zero avera
ge voltage
DC Voltage
722
V peak
Limited by the creepage
of the package, Pollutio
n Degree 2, Material Gro
up II2, 3
E
A
A
E
A
1
A
詳細については、絶縁寿命のセクションを参照してください。
他の汚染度や材料グループの条件は異なる制約を生じます。
3
一部のシステム・レベル規格はプリント配線板(PWB)の沿面距離値を
採用した部品を容認します。これらの規格の場合サポートするDC電
圧は高くなる可能性があります。
2
MI, SI, VOA, VOB)
Average Output Current per P
in2
−10 mA to +10 mA
Common-Mode Transients3
−100 kV/μs to +100 k
V/μs
1
VDDx = VDD1 又は VDD2。
2
種々の温度に対する最大定格電流値については図 2を参照してくだ
さい。
3
絶縁障壁を跨ぐコモン・モード過渡電圧を意味します。絶対最大定
格を超えるコモン・モード過度電圧は、ラッチアップまたは永久故
障の原因になります。
Constraint
ESDに関する注意
上記の絶対最大定格を超えるストレスを加えると、デバイス
に恒久的な損傷を与える可能性があります。この規定はスト
Rev. 0 | Page 13 of 21
ADuM3150
Data Sheet
VDD1
1
20
VDD2
GND1
2
19
GND2
18
SCLK
MCLK
3
MO
4
17
SI
MI
ADuM3150
5
TOP VIEW
(Not to Scale)
16
SO
MSS
6
VIA
7
VOB 8
15
SSS
14
VOA
13
VIB
9
12
NIC
GND1 10
11
GND2
DCLK
NIC = NO INTERNAL CONNECTION. THIS PIN
IS NOT INTERNALLY CONNECTED AND
SERVES NO FUNCTION.
12367-003
ピン配置およびピン機能説明
Figure 3.ピン配置
表 17.Pin Function Descriptions
Pin No. Mnemonic
Direction Description
1
VDD1
Power
サイド1の入力電源。 VDD1 から直近グラウンドの GND1 へバイパス・コンデンサを接続
してください。
2,10
GND1
Return
グラウンド 1。アイソレータのサイド1のグラウンド基準電位とリターン。
3
MCLK
Clock
マスターのコントローラからのSPI クロック。
4
MO
Input
マスターのMO/SI 線からのSPI データ。
5
Output
スレーブからマスターのMI/SO 線へのSPI データ。
MSS
Input
マスターからのスレーブ・セレクト。この信号はアクティブ・ロー・ロジックを使用します。ス
レーブ・セレクト・ピンは速度グレードによっては、次のクロック又はデータ・エッジから10 ns
程度のセットアップ時間を必要とします。
7
VIA
Input
低速データ入力 A。
8
VOB
Output
低速データ出力 B。
9
DCLK
Output
遅延クロック出力。このピンからMCLKの遅延されたコピー信号が出力します。
11,19
GND2
Return
グラウンド 2。アイソレータのサイド2のグラウンド基準電位とリターン。
12
NIC
None
内部で未接続。このピンは内部で未接続になっており、ADuM3150の機能はありません。
13
VIB
Input
低速データ入力 B。
6
14
MI
E
A
Output
低速データ出力 A。
SSS
Output
スレーブに対するスレーブ・セレクト。この信号はアクティブ・ロー・ロジックを使用します。
16
SO
Input
スレーブからマスターのMI/SO線へSPI データ。
17
SI
Output
マスターからスレーブのMO/SI 線へのSPI データ。
18
SCLK
Output
マスターのコントローラからのSPI クロック。
20
VDD2
Power
サイド2の入力電源。VDD2 から 直近グラウンドのGND2 へバイパス・コンデンサを接続してくださ
い。
15
VOA
E
A
表 18. 電源オフ時のデフォルト状態の真理値表（正論理） 1
38F
1
SSS
VDD1 State
VDD2 State
Side 1 Outputs
Side 2 Outputs
Unpowered
Powered
Z
Z
Z
Outputs on an unpowered side are high impedance w
ithin one diode drop of ground
Powered
Unpowered
Z
Z
Z
Outputs on an unpowered side are high impedance w
ithin one diode drop of ground
A
E
Notes
Z は高インピーダンスです。
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データシート
ADuM3150
6
30
5
25
IDD2 SUPPLY CURRENT (mA)
4
3
5.0V
3.3V
2
20
15
5.0V
3.3V
10
1
5
0
20
40
DATA RATE (Mbps)
60
80
0
12367-004
0
0
Figure 4. 5.0 Vおよび3.3 V動作でのデータ・レート 対 入
力
チャンネル当たりのダイナミック電源電流(Typ)
40
DATA RATE (Mbps)
20
80
60
12367-007
DYNAMIC SUPPLY CURRENT
PER INPUT CHANNEL (mA)
代表的な性能特性
図 7. 5.0 Vおよび3.3 V動作でのデータ・レート 対
IDD2電源電流(Typ)
16
6
14
3.3V
PROPAGATION DELAY (ns)
DYNAMIC SUPPLY CURRENT
PER OUTPUT CHANNEL (mA)
5
4
3
5.0V
3.3V
2
12
10
5.0V
8
6
4
1
0
20
40
DATA RATE (Mbps)
60
80
0
–40
12367-005
0
図 5. 5.0 Vおよび3.3 V動作でのデータ・レート 対 出力
チャンネルあたりのダイナミック電源電流(Typ)
10
60
110
AMBIENT TEMPERATURE (°C)
12367-008
2
図 8. 周囲温度 対 高速チャンネルの標準伝播遅延（グリッ
ジ・フィルタ無し）詳細については高速チャンネルのセクシ
ョンを
参照
30
25
3.3V
PROPAGATION DELAY (ns)
20
20
15
5.0V
3.3V
10
5
5.0V
15
10
0
0
20
40
DATA RATE (Mbps)
60
80
0
–40
10
60
AMBIENT TEMPERATURE (°C)
図 6.
5.0 Vおよび3.3 V動作でのデータ・レート 対
IDD1 電源電流(Typ)
110
12367-009
5
12367-006
IDD1 SUPPLY CURRENT (mA)
25
図 9. 周囲温度 対 高速チャンネルの標準伝播遅延（グリッ
ジフィルタ有り）-詳細については高速チャンネルのセクショ
ンを参照
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ADuM3150
Data Sheet
アプリケーション情報
はじめに
低速データ・チャンネル
ADuM3150は高速データ用にSPIの絶縁を最適化し、制御機能と
状態監視機能用に低速チャンネルを提供するために開発され
た製品ファミリーの１つです。アイソレータは速度とノイズ
耐性を強化するために差動信号処理のiCoupler技術を採用し
ています。
低速データ・チャンネルはタイミングが重要でない用途向け
の低コストな絶縁データ経路として用意されています。デバ
イスの一方のサイドの全高速入力、全低速入力のDC値を同時
にサンプリングし、パケット化され、絶縁コイルを通してシ
フト（もうひとつのサイドへ伝送）します。受信側は高速チ
ャンネルのロジックDCレベルについて正しいか出力と比較さ
れ、低速入力データは、対応する低速出力ピンに伝送されま
す。次にプロセスの方向が逆転し、デバイスの反対側の入力
を読み込んで、それらの入力データをパケット化し、絶縁信
号パスを通じて送り返し同様の処理をします。高速チャンネ
ルのロジックうDCレベル再生データは内部で処理（比較チェ
ック）され、同時に低速データ・ピンに低速データ入力がク
ロックで出力されます。
高速チャンネル
ADuM3150は4つの高速チャンネルを内蔵しています。最初の3
つのCLK、 MI/SO、 MO/SI（スラッシュは個別の入力と出力の
接続を表し、アイソレータを介してSPIバス信号に対応したデ
ータ経路を形成しています）は、伝搬遅延の最小化（Bグレー
ド）あるいは高いノイズ耐性（Aグレード）のどちらかに最適
化されています。2つのグレードの違いは、Aグレード・バー
ジョンのこれら3つのチャンネルにはグリッジ・フィルタを追
加している事ですが、このフィルタにより伝播遅延は大きく
なります。Bグレード・バージョン（伝搬遅延は14 ns max)
は、標準4線SPIで最大17MHzのクロック・レートが可能です。
しかしBグレード・バージョンはグリッジ・フィルタを備えて
いないので、これらの信号線上に10 ns以下のスプリアス・グ
リッチが存在しない事を確認する必要があります。
Bグレード製品に10ns以下のグリッジが加わると、グリッジの
2番目のエッジを見過ごす可能性があります。このパルス状態
は、出力にスプリアスとして謝ったデータの変化となって現
れますが、これはリフレッシュ又は次の有効データ・エッジ
によって修正されます。ノイズが多い環境ではAグレード製品
の使用をお勧めします。
表 19はSPI信号経路とADuM3150のピン記号とデータ方向の関
係を示します。
表 19. SPI 信号経路名に対応したピン記号
Master
Data
Side 1
Direction
SPI Signal Path
MCLK
→
SCLK
MO
→
SI
←
SO
MSS
E
A
A
→
A点：データはサンプリングされる前の2.5 µsの間に遷
移することが許され、サンプリング結果が出力に伝播す
るのには約100 nsかかります。これは伝搬遅延時間の中
で2.5 μsの不確定性のように見なせます。
•
B点：データ・パルスが最小低速度パルス幅（サンプリ
ングの間隔）より狭い場合、サンプリングされないでレ
ベルが全く伝送されない場合があります。
SSS
INPUT A
A
B
E
A
A
データ・ますは、SPIの動作モードを自ら知ることはできませ
ん。CLK、 MO/SI のSPIデータ経路は伝搬遅延とチャンネル間
マッチングについて最適化されています。 MI/SOのSPI デー
タ経路は伝搬遅延について最適化されています。デバイスは
クロック・チャンネルに同期しないので、クロック極性ある
いはデータ・ラインに基づくタイミングに制約はありませ
ん。
SS （スレーブ・セレクト・バー）は一般的にアクティブ・ロ
ー信号です。SPI や SPIのようなバスには多くの異なる機能
があります。これらの機能の多くはエッジ・トリガーです；
従って、 SS 経路にはAグレードとBグレードの両方ともグリッ
ジ・フィルタが内蔵されています。グリッジ・フィルタは狭
いパルスが出力へ伝播したり、あるいは誤動作を起こしたり
するのを防止します。グリッジ・フィルタにより伝播時間が
追加になるので、Bグレードの場合、 MSS 信号は最初のアクテ
ィブ・クロック・エッジの前にセットアップ時間10 nsが必要
です。
E
A
A
E
A
A
E
A
A
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B
OUTPUT A
OUTPUT CLOCK
図 10. 低速度チャンネルのタイミング
12367-010
SS
MI
E
•
SAMPLE CLOCK
MO/SI
A
図 10は低速チャンネルのサンプリング動作を説明していま
す。
Slave
Side 2
CLK
MI/SO
この双方向データの往復はフリー・ランニングする内部クロ
ックによって実行されます。データはこのクロックを基に離
散的な時間でサンプリングされるので、入力データ・エッジ
が内部サンプル・クロックを基準にどこで変化するかにより
低速チャンネルの伝搬遅延は0.1μs～2.6μsの変移がありま
す。
データシート
ADuM3150
遅延クロック回路
ディレイをかけたクロックを発生するDCLK機能が内蔵されて
いるので、一般的に伝搬遅延で決まる制限以上の速度でのSPI
データ伝送が可能です。4線SPIアプリケーションでのクロッ
クの最大速度はデータが1クロック・エッジでシフト出力し、
戻りのデータが相補クロック・エッジでシフト入力する動作
の特性によって決まります。絶縁されたシステムでは、アイ
ソレータを通した際の遅延は重大です。最初のクロック・エ
ッジ（スレーブにそのデータの存在する事を知らせる）はア
イソレータを通して伝送します。スレーブはそれに従い、デ
ータはアイソレータを介してマスターに伝送します。データ
が適切にマスターにシフト入力されるためには、データは相
補クロックのエッジの前にマスターに到達しなければなりま
せん。
ISOLATOR
SLAVE
CLK
MOSI
MISO
12367-013
DCLK
DELAY
図 13. 高精度クロック遅延信号を利用した高速SPI
この回路は、最大40 MHzのクロック・レートで動作可能で
す。MI/SOデータはDCLKにより2次的なレシーバ・バッファに
シフトされ、最後にマスターによって内部的にその最終的な
場所に転送されます。ADuM3150はこれらのデータ転送速度を
実現するために余分な高価なアイソレータ・チャンネルを使
う必要はありません。ちなみにこの図では、分かりやすくす
るため SS チャンネルは省略されています。
例を図 11に示しますが、アイソレータの伝搬遅延が50 nsの
場合、スレーブからの応答がマスターに戻ってくるまでに100
ns以上必要となります。簡略化のためにパターンの伝搬遅延
あるいはスレーブの遅延が全くない理想条件と仮定すると、S
PIバスの最も速いクロック周期は200 nsあるいは5 MHzという
事になります。
MASTER
ADuM3150
MASTER
E
A
A
プリント回路基板 (PCB)のレイアウト
デジタル・アイソレータADuM3150には、ロジック・インター
フェースのための外付け回路は不要です。入力電源ピンと出
力電源ピンにはバイパス・コンデンサの接続を推奨します：V
DD1 と VDD2 に接続(図 14を参照)。コンデンサ値は、0.01μF
～0.1μFとする必要があります。コンデンサの両端と入力電
源ピンとの間のパターン長は20 mm以下にする必要がありま
す。
SLAVE
CLK
MOSI
MISO
VDD1
MCLK
図 11. 標準的なSPI回路
VDD2
GND2
GND1
ADuM3150
SPIクロックのこの制限を避けるために、図 12に示すよう
に、スレーブから戻ってくるデータとタイミングを一致させ
る遅延したクロック信号とともに、2つ目のレシーブ・バッフ
ァを使用する事ができます。従来、クロックの適切な遅延
は、クロックのコピーをマッチングしたアイソレータ・チャ
ンネルを通して送り返し、その遅延クロックを使ってスレー
ブ・データをもう1つのバッファにシフトするという方法で実
現しました。しかし１チャンネル余分に使う事は、もう1つの
アイソレータ・チャンネルを必要とする事になるのでコスト
高になります。
MASTER
ISOLATOR
SO
MI
MSS
SSS
VIA
VOA
VOB
VIB
DCLK
NIC
GND1
GND2
図 14. 推奨PCBレイアウト
高コモン・モード過渡電圧が発生するアプリケーションで
は、アイソレーション・バリアを通過するボード上での結合
が最小になるようにレイアウトする事が重要です。さらに、
発生する如何なる結合も部品側のすべてのピンに等しく影響
するようにボード・レイアウトをデザインする必要がありま
す。この注意を怠ると、ピン間で発生する電位差がデバイス
の絶対最大定格を超えてしまい、ラッチアップまたは恒久的
な損傷が発生することがあります。
SLAVE
CLK
MOSI
MISO
12367-012
DCLK
SCLK
SI
MO
12367-014
12367-011
BYPASS < 2mm
図 12. 絶縁チャンネルの遅延を利用した高速SPI
図 13に示すように、ADuM3150はマスター側に遅延回路を設け
ているので、追加の高速チャンネルの必要性はありません。
各アイソレータのラウンドトリップ伝搬遅延が一致するよう
に、DCLK は出荷テストで調整されています。DCLK信号はあた
かも前述した回路のスレーブからのデータに並行してクロッ
ク信号が伝播するかのように使用する事ができます。
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ADuM3150
Data Sheet
100
50%
OUTPUT
50%
12367-015
tPHL
tPLH
図 15. 伝搬遅延パラメータ
アイソレータ入力での正および負のロジック変化により、狭
いパルス(1 ns)がトランスを経由してデコーダに送られま
す。デコーダは双安定であるため、パルスによるセットまた
はリセットにより入力ロジックの変化が出力に表われます。
1.2μs以上入力にロジック変化がない場合、正常な入力状態
を表す周期的なリフレッシュ・パルスのセットを低速チャン
ネルを介して送信し、出力でのDCを正常に維持します。
低速デコーダが約5μs以上この更新パルスを受信しないと、
入力側が電源オフであるか非動作状態にあると見なされ、こ
のウォッチドッグ・タイマー回路によりアイソレータ出力が
強制的に高Z状態になります。
デバイスの磁界耐性の限界は、トランスの受信側コイルに発
生する誘導電圧が十分大きくなり、デコーダをセットまたは
リセットさせる誤動作の発生により決まります。次の解析に
よりこのような条件が決定されます。ADuM3150 は3 V動作が
最も感度の高い動作モードであるので、この動作条件で考察
します。
トランス出力でのパルスは1.5 V以上の振幅を持っています。
デコーダは約1.0 Vの検出スレッショールドを持つので、誘導
電圧に対しては0.5 Vの余裕を持っています。受信側コイルへ
の誘導電圧は次式で与えられます。
2
V = (−dβ∕dt)∑πrn ; n = 1, 2, …, N
ここで：
βは磁束密度。
rn =受信側コイル巻き数n回目の半径。
N =受信側コイルの巻き数。
0.001
1k
10k
100k
1M
10M
MAGNETIC FIELD FREQUENCY (Hz)
100M
図 16。最大許容外部磁束密度
たとえば、磁界周波数= 1 MHzで、最大許容磁界= 0.5 Kgauss
の場合、受信側コイルでの誘導電圧は0.25 Vになります。こ
れは検出スレッショールドの約50%であるため、誤って出力が
変化する事はありません。仮にこのようなイベントが送信パ
ルス中に起こり（かつ最悪ケースの極性であっても）受信パ
ルスが1.0 V以上から0.75Vに減少しても、デコーダの検出ス
レッショールド0.5 Vより十分高い値です。
前述の磁束密度値は、ADuM3150トランスから与えられた距離
だけ離れた特定の電流の大きさに対応します。図 17に、各選
ばれた距離に対して周波数の関数としての許容電流値を示し
ます。ADuM3150は、外部磁界に対して極めて高い耐性を持っ
ており、影響を受けるのは、高周波でかつデバイスに非常に
近い極めて大きな電流の場合に限られます。前述の1 MHzの例
では、1.2 kAの電流をADuM3150から5 mmの距離まで近づける
とデバイスの動作に影響を与えることになります。
1000
MAXIMUM ALLOWABLE CURRENT (kA)
DCの再生と磁界耐性
0.1
0.01
パルス幅歪みとはこれら2 つエッジの伝播遅延時間の間の最
大の差を意味し、入力信号のタイミングが保存される精度を
表します。
チャンネル間マッチングとは、1つのADuM3150デバイス内にあ
る複数のチャンネル間の伝搬遅延差の最大値を意味します。
1
DISTANCE = 1m
100
10
DISTANCE = 100mm
1
DISTANCE = 5mm
0.1
0.01
1k
10k
100k
1M
10M
100M
MAGNETIC FIELD FREQUENCY (Hz)
ADuM3150受信側コイルの形状が与えられ、かつ誘導電圧がデ
コーダにおける0.5 V余裕の最大50%であるという条件が与え
られると、最大許容磁界は図 16のように計算されます。
12367-016
INPUT
10
12367-017
伝搬遅延時間は、ロジック信号がデバイスを通過するのに要
する時間を表すパラメータです。ハイ・レベルからロー・レ
ベルへの変化の入出力間伝搬遅延は、ロー・レベルからハ
イ・レベルへの変化の伝搬遅延と異なることがあります。
MAXIMUM ALLOWABLE MAGNETIC FLUX
DENSITY (kgauss)
伝搬遅延に関連するパラメータ
図 17. さまざまな電流値とADuM3150までの距離に対する
最大許容電流
強い磁界と高周波が組合わさると、プリント回路ボー
ドのパターンで形成されるループに十分大きな誤差電
圧が誘導されて、後段回路のスレッショールドがトリ
ガーされてしまうことがあるので注意してください。
パターンのレイアウトでは、このようなループが形成
されないように注意する必要があります。
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データシート
ADuM3150
消費電力
表面トラッキング
アイソレータADuM3150内にあるチャンネルの電源電流は、高
速チャンネルあるいは低速チャンネルにかかわらず、電源電
圧、チャンネルのデータ・レート、チャンネルの出力負荷の
関数になっています。
電気安全規格には、表面トラッキングは動作電圧、環境条
件、絶縁材料特性に基づいた表面の最小沿面距離を決めると
説明されています。安全機関が部品の表面絶縁について特性
試験を行う事により、部品を異なる材料グループに分類する
事ができます。下のほうの材料グループほど表面トラッキン
グに対する耐性が大きくなるので、小さな沿面距離でも十分
な寿命が得られます。対象の動作電圧と材料グループに対す
る最小沿面距離は各システム・レベルの規格に記述されてお
り、絶縁をまたがる全rms電圧、表面の汚染度、材料グループ
に基づきます。アイソレータADuM3150の材料グループと沿面
距離は表 12に示されています。
低速チャンネルは内部のピンポン・データ経路（双方向のデ
ータのやり取り）により一定の静止電源電流が流れます。動
作周波数は十分に低いので、推奨容量負荷によって生じる容
量性の損失（動的電流）は、静止電源電流に比べて無視でき
ます。計算を簡単にするため、データ・レートの詳細な計算
は削除します。そして個々の動作電圧に対するアイソレータ
の低速チャンネルによる各サイドの静止電源電流、は表 3、
表 5、 表 7、 表 9に載っています。アイソレータの各サイ
ドの合計消費電流を求めるにはこれらの静止電源電流を、次
の式で計算した高速チャンネルの電流に加算します。
各高速入力チャンネルの電源電流は次式で与えられます。
IDDI = IDDI(D) × f + IDDI(Q)
各高速出力チャンネルの電源電流は次式で与えられます。
IDDO = (IDDO(D) + (0.5 × 10−3) × CL × VDDO) × f + IDDO
(Q)
ここで：
IDDI(D)とIDDO(D)は、それぞれチャンネル当たりの入力ダイナミッ
ク電源電流と出力ダイナミック電源電流です(mA/Mbps)。
CLは出力負荷容量(pF)。
VDDO =出力電源電圧(V)
f は入力ロジック信号のデータ・レートで、単位はMbpsで表
します。
IDDI(Q)とIDDO(Q)は、それぞれ仕様既定されている入力静止電源電
流と出力静止電源電流です(mA)。
VDD1とVDD2の合計電源電流を計算するためには、VDD1とVDD2に対応
する各入力チャンネルと出力チャンネルの電源電流を計算し
て合計します。Figure 4と図 5に、無負荷出力状態でのチャ
ンネル当たりの電源電流をデータ・レートの関数として示し
ます。図 6と図 7に、ADuM3150のチャンネル構成に対して、
全高速チャンネルが同じデータ・レートで動作し、低速チャ
ンネルがアイドル状態とした場合のIDD1 と IDD2の合計電源電
流をデータ・レートの関数として示します。
絶縁疲労劣化
疲労劣化に起因する絶縁の寿命はその厚さ、材料特性、加わ
る電圧ストレスによって決まります。製品の寿命は、アプリ
ケーションの動作電圧で十分かどうかを確認する事が重要で
す。疲労劣化に対してアイソレータがサポートする動作電圧
は、トラッキングに対してサポートする動作電圧と違う可能
性があります。ほとんどの規格で規定されているのはトラッ
キングに適用する動作電圧です。
評価とモデリングによって、長期間にわたる劣化の主な原因
は、破損を増加させるポリイミド絶縁の中の電流の変化であ
る事がわかりました。絶縁にかかるストレスは次のように大
きく分ける事ができます： DCストレス（変位電流がないので
劣化は少ない）とAC成分の時間で変化する電圧ストレス（劣
化を起こす）。
認定資料の定格は通常60 Hzサイン波ストレスを基本にしてい
ます。なぜなら60 Hzサイン波ストレスはライン電圧からの絶
縁を反映するからです。しかし実際の多くのアプリケーショ
ンでは式1に示すようにバリアを跨いでAC60HzとDCの組み合わ
せがかかります。疲労劣化を招くのはAC部分のストレスだけ
なので、式2に示すように式を書き換えてAC rmsを求めます。
この製品に使用されているポリイミド材料の絶縁劣化特性に
より、AC rms電圧が製品寿命を決めます。
VRMS = VAC RMS2 + VDC2
または
VAC RMS = VRMS2 − VDC2
絶縁寿命
すべての絶縁構造は、長時間にわたり電圧ストレスを受ける
と結果的にはブレークダウンを起こします。絶縁性能の低下
率は、物質、物質界面とともに、絶縁に加わる電圧波形の特
性に依存します。
(1)
ここで：
VAC RMSは動作電圧の時間によって変化する部分です。
VDCは動作電圧のDCオフセットです。
VRMSは合計rms動作電圧です。
絶縁劣化には主に重要な2つのタイプがあります：空気に晒さ
れる表面に沿ったブレークダウンと絶縁疲労劣化です。表面
ブレークダウンは表面トラッキング（電流が絶縁された表面
に流れる）現象で、システム・レベル規格の表面沿面距離(Cr
eepage)の条件を決める主な決定要因です。絶縁劣化は絶縁物
質の中でチャージ・インジェクションあるいは電流変位によ
り長期的な絶縁劣化が起きる現象です。
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(2)
ADuM3150
Data Sheet
VRMS = 466 V
この電圧は、システム規格によって要求される沿面距離を調
べる時、材料グループと表面の汚れ具合とともに使用される
動作電圧です。
計算とパラメータ例の使用
下記は電力変換アプリケーションでよく起こる例です。絶縁
の片方のサイドのライン電圧が240 VAC RMSで、アイソレーショ
ン・バリアのもう一方のサイドに400 VDCバス電圧が加わって
いると仮定します。アイソレータの材料はポリイミドです。
デバイスの沿面距離、クリアランスと寿命を決めるための重
要な電圧を明確にするため、図 18と次の式を参照してくださ
い。
寿命が十分あるかどうかを判断するために、動作電圧の時間
変動部分を求めます。AC rms電圧は式2から得られます。
VAC RMS = VRMS2 − VDC2
VAC RMS = 4662 − 4002
この場合、AC rms電圧は単純に240 V rmsのライン電圧です。
この計算は波形がサイン波でない時、より大きな意味を持ち
ます。60Hzサイン波を印加した場合に要求される寿命を推測
するために、この値を表 16に記述されている動作電圧の限界
と比較します。 計算した電圧は寿命20年に対する動作電圧よ
りかなり低いので、デバイスはもっと長い寿命が期待されま
す。
VAC RMS
VPEAK
VRMS
VDC
TIME
図 18。重要な電圧の例
12367-018
ISOLATION VOLTAGE
VAC RMS = 240V rms
表 16に示すDC動作電圧の制限はIEC 60664-1に規定されてい
るようにパッケージの沿面距離によって決まる事に注意して
ください。この値は個別のシステム・レベル規格により異な
る可能性があります。
障壁を跨ぐ動作電圧は式1から
VRMS = VAC RMS2 + VDC2
VRMS = 2402 + 4002
Rev. 0 | Page 20 of 21
データシート
ADuM3150
外形寸法
7.50
7.20
6.90
11
20
5.60
5.30
5.00
1
8.20
7.80
7.40
10
0.25
0.09
0.38
0.22
0.05 MIN
COPLANARITY
0.10
0.65 BSC
SEATING
PLANE
8°
4°
0°
0.95
0.75
0.55
060106-A
1.85
1.75
1.65
2.00 MAX
COMPLIANT TO JEDEC STANDARDS MO-150-AE
図 19. 20ピン・シュリンク・スモール・アウトライン・パッケージ[SSOP]
(RS-20)
寸法: mm
オーダー・ガイド
Model 1
No. of
Inputs,
VDD1 Sid
e
No. of
Inputs,
VDD2 Sid
e
Maximum
Data Rat
e
(MHz)
Maximum
Propagation
Delay, 5 V
(ns)
Isolati
on
Rating
(V ac)
ADuM3150ARSZ
4
2
10
25
ADuM3150ARSZ-RL7
4
2
10
ADuM3150BRSZ
4
2
ADuM3150BRSZ-RL7
4
2
39F
Temperature
Range
Package
Description
Package
Option
3750
−40°C to +12
5°C
20-Lead SSOP
RS-20
25
3750
−40°C to +12
5°C
20-Lead SSO
P,
7” Tape and
Reel
RS-20
17
14
3750
−40°C to +12
5°C
20-Lead SSOP
RS-20
17
14
3750
−40°C to +12
5°C
20-Lead SSO
P,
7” Tape and
Reel
RS-20
EVAL-ADuM3150Z
1
Evaluation B
oard
Z = RoHS 準拠製品。.
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