14 71.8dBc AVDD DVDD SDIO/ SCLK/ DCS DFS CSB FD(0:3)A DRVDD FD BITS/THRESHOLD DETECT CMO S OUT PUT BUF FE R 85dBc SPI 71.6dBc 84dBc PROGRAMMING DATA VIN+A SHA ADC VIN–A SIGNAL MONITOR VREF D13A D0A CLK+ CLK– DIVIDE 1 TO 8 CML REF SELECT DCO GENERATION DUTY CYCLE STABILIZER RBIAS VIN–B SHA ADC VIN+B SIGNAL MONITOR DATA MULTICHIP SYNC FD BITS/THRESHOLD DETECT DCOA DCOB D13B D0B SIGNAL MONITOR INTERFACE BIST AGND SYNC SMI SMI SMI DRGND SDFS SCLK/ SDO/ PDWN OEB FD(0:3)B 06547-001 SENSE CMO S O UT PUT BUFF ER S/N 70MHz 125MSPS 72.8dBFS SFDR 70MHz 125MSPS 125MSPS 750mW S/N 70MHz 150MSPS 72.6dBFS SFDR 70MHz 150MSPS 150MSPS 820mW 1.8V 1.8 3.3V CMOS 1.8V LVDS 1 8 450MHz IF ADC ADC 1 2Vp-p 650MHz ADC 95dB 80/105/125/150MSPS 1.8V A/D AD9640 1 1. 14 2. GSM EDGE WCDMA LTE CDMA200 WiMAX TD-SCDMA I/Q 3. 4. 80/105/125/150MSPS ADC 2 450MHz 5. 1.8V S/N 1.8 3.3V 6. 2 DCS 7. AD9627 AD9627-11 AD9600 12 11 REV. B REVISION © 2007-2009 Analog Devices, Inc. All rights reserved. 105-6891 1-16-1 03 5402 8200 532-0003 3-5-36 06 6350 6868 14 10 AD9640 ..............................................1 ...................................1 .....................................1 ...................................1 ..............................................2 ...........................................3 ..............................................4 ..............................................5 ADC DC AD9640ABCPZ-80 AD9640BCPZ-80 AD9640ABCPZ-105 AD9640BCPZ-105 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 ADC DC AD9640ABCPZ-125 AD9640BCPZ-125 AD9640ABCPZ-150 AD9640BCPZ-150 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 ADC AC AD9640ABCPZ-80 AD9640BCPZ-80 AD9640ABCPZ-105 AD9640BCPZ-105 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 ADC AC AD9640ABCPZ-125 AD9640BCPZ-125 AD9640ABCPZ-150 AD9640BCPZ-150 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 ....................................9 AD9640ABCPZ-80 AD9640BCPZ-80 AD9640ABCPZ-105 AD9640BCPZ-105 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 AD9640ABCPZ-125 AD9640BCPZ-125 AD9640ABCPZ-150 AD9640BCPZ-150 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 ESD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 . . . . . . . . . . . . . . . . . . . . 25 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27 . . . . . . . . . . . . . . . . . . . . 28 . . . . . . . . . . . . . . . . . . . . 30 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31 ADC . . . . . . . . . . . . . . . . 32 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 ADC Fast Magnitud . . . . . . . . . . . . . . . . 32 ADC OR . . . . . . . . . . . . . . . . . . . . . . . 33 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35 RMS/MS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35 . . . . . . . . . . . . . . . . . 36 . . . . . . . . . . . . . . . . . . . . . . . . 36 DC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36 BIST . . . . . . . . . . 38 BIST . . . . . . . . . . . . . . . . . . . . . . 38 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38 . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 SPI . . . . . . . . . . . . . 40 SPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40 . . . . . . . . . . . . . . . . . . . 40 SPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 SPI . . . . . . . . . . . . . . . . . . . . . . . 41 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 . . . . . . . . . . . . . . . . . . . . . . . . 42 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 . . . . . . . . . . . . . . . . . . . 46 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 . . . . . . . . . . . . . . . . . . . . . . . . . . 49 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 AD9640 12/09 Rev. A to Rev. B Added CP-64-6 Package . . . . . . . . . . . . . . . . . . . . . . . Universal Changes to Ordering Guide . . . . . . . . . . . . . . . . . . . . . . . . . . 51 6/09 Rev. 0 to Rev. A Changes to Applications Section and Product Highlights Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 Changes to General Description Section . . . . . . . . . . . . . . . . . 3 Changes to Specifications Section . . . . . . . . . . . . . . . . . . . . . . 4 Changes to Figure 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 Changes to Figure 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 Changes to Pin Configurations and Functional Descriptions Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 Changes to Figure 11, Figure 12, Figure 14 . . . . . . . . . . . . . . 18 Change to Table 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Changes to ADC Overrange and Gain Control Section . . . . . 31 Changes to Signal Monitor Section . . . . . . . . . . . . . . . . . . . . 34 Changes to Table 25 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 Changes to Signal Monitor Period (Register 0x113 to Register 0x115) Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 Added LVDS Operation Section . . . . . . . . . . . . . . . . . . . . . . 48 Added Exposed Pad Notation to Outline Dimensions . . . . . . 49 6/07 Revision 0: Initial Version AD9640 AD9640 14 ADC 80/105/125/150MSPS AD9640 ADC A/D 4 ADC ADC 4 MSB AGC 2 ADC ADC 2 14 1.8 AD9640 AGC 3.3V CMOS 1.8V LVDS 4 AD9640 AD9640 64 3 LFCSP SPI 40 85 AD9640 ADC DC AD9640ABCPZ-80 AD9640BCPZ-80 AD9640ABCPZ-105 AD9640BCPZ-105 AVDD 1.8V DVDD 1.8V DRVDD 3.3V DCS 1.0V VIN 1.0dBFS 1 AD9640ABCPZ-80/ AD9640BCPZ-80 Parameter Temperature Min RESOLUTION Full ACCURACY No Missing Codes Offset Error Gain Error Differential Nonlinearity (DNL)1 14 Typ Max 14 Unit Bits Guaranteed ±0.3 ±0.6 ±0.2 ±3.0 ±0.9 ±0.4 ±5.0 ±2.0 % FSR % FSR LSB LSB LSB LSB MATCHING CHARACTERISTIC Offset Erro Gain Error Full Full ±0.3 ±0.1 ±0.4 ±0.1 % FSR % FSR TEMPERATURE DRIFT Offset Error Gain Error Full Full ±15 ±95 ±0.6 ±0.5 ±0.7 ±0.5 ±15 ±95 ppm/ ppm/ INTERNAL VOLTAGE REFERENCE Output Voltage Error (1 V Mode) Full Load Regulation @ 1.0 mA Full ±2 7 INPUT REFERRED NOISE VREF = 1.0 V 25 1.3 1.3 LSB rms ANALOG INPUT Input Span, VREF = 1.0 V Input Capacitance2 Full Full 2 8 2 8 V p-p pF VREF INPUT RESISTANCE Full 6 6 kΩ Full Full Full POWER CONSUMPTION DC Input Sine Wave Input1 (DRVDD = 1.8 V) Sine Wave Input1 (DRVDD = 3.3 V) Standby Power4 Power-Down Power 1.7 1.7 1.7 1.8 3.3 1.8 Full Full Full Full Full 233 26 27 12 54 Full Full Full Full Full 452 487 550 52 2.5 1 4 Min Guaranteed ±0.3 ±0.6 ±0.2 ±3.0 ±0.9 ±0.4 ±5.0 ±2.0 POWER SUPPLIES Supply Voltage AVDD, DVDD DRVDD (CMOS Mode) DRVDD (LVDS Mode) Supply Current IAVDD1, 3 IDVDD1, 3 IDRVDD1 (3.3 V CMOS) IDRVDD1 (1.8 V CMOS) IDRVDD1 (1.8 V LVDS) 3 Max Full Full Full Full 25 Full 25 Integral Nonlinearity (INL)1 2 Typ AD9640ABCPZ-105/ AD9640BCPZ-105 ±15 ±2 7 1.9 3.6 1.9 1.7 1.7 1.7 310 34 35 18 55 277 492 603 645 730 68 2.5 6 5pF 1 AGND 8 IAVDD IDVDD DC CLK CLK CLK AVDD 1.8 3.3 1.8 AGND ±15 1.9 3.6 1.9 371 657 6 mV mV V V V mA mA mA mA mA mW mW mW mW mW AD9640 ADC DC AD9640ABCPZ-125 AD9640BCPZ-125 AD9640ABCPZ-150 AD9640BCPZ-150 AVDD 1.8V DVDD 1.8V DRVDD 3.3V DCS 1.0V VIN 1.0dBFS 2 AD9640ABCPZ-125/ AD9640BCPZ-125 Parameter Temperature Min RESOLUTION Full ACCURACY No Missing Codes Offset Error Gain Error Differential Nonlinearity (DNL)1 14 Typ Max 14 Unit Bits Guaranteed ±0.3 ±0.6 ±0.2 ±3.0 –0.95/+1.5 –0.4/+0.6 ±5.0 ±2 % FSR % FSR LSB LSB LSB LSB MATCHING CHARACTERISTIC Offset Error Gain Error 25 25 ±0.4 ±0.1 ±0.4 ±0.2 % FSR % FSR TEMPERATURE DRIFT Offset Error Gain Error Full Full ±15 ±95 ±0.7 ±0.6 ±0.7 ±0.6 ±15 ±95 ppm/ ppm/ INTERNAL VOLTAGE REFERENCE Output Voltage Error (1 V Mode) Full Load Regulation @ 1.0 mA Full ±2 7 INPUT REFERRED NOISE VREF = 1.0 V 25 1.3 1.3 LSB rms ANALOG INPUT Input Span, VREF = 1.0 V Input Capacitance2 Full Full 2 8 2 8 V p-p pF VREF INPUT RESISTANCE Full 6 6 kΩ Full Full Full 1.7 1.7 1.7 1.8 3.3 1.8 ±15 ±3 7 1.9 3.6 1.9 1.7 1.7 1.7 1.8 3.3 1.8 1.9 3.6 1.9 mV mV V V V 385 42 44 22 56 Full 750 Sine Wave Input (DRVDD = 1.8 V) Full 810 895 mW Sine Wave Input1 (DRVDD = 3.3 V) Full 910 1000 mW 1 Standby Power4 Full 77 Power-Down Power Full 2.5 1 419 50 53 27 57 ±15 Full Full Full Full POWER CONSUMPTION DC Input 4 Min Guaranteed ±0.3 ±0.6 ±0.2 ±3.0 ±0.9 ±0.4 ±5.0 ±2 POWER SUPPLIES Supply Voltage AVDD, DVDD DRVDD (CMOS Mode) DRVDD (LVDS Mode) Supply Current IAVDD1, 3 IDVDD1, 3 IDRVDD1 (3.3 V CMOS) IDRVDD1 (1.8 V CMOS) IDRVDD1 (1.8 V LVDS) 3 Max Full Full Full Full 25 Full 25 Integral Nonlinearity (INL)1 2 Typ AD9640ABCPZ-150/ AD9640BCPZ-150 470 846 820 AGND 2.5 8 IAVDD IDVDD DC CLK CLK CLK 938 77 6 5pF 1 517 AVDD AGND mA mA mA mA mW mW 6 mW AD9640 ADC AC AD9640ABCPZ-80 AD9640BCPZ-80 AD9640ABCPZ-105 AD9640BCPZ-105 1.0V AVDD 1.8V DVDD 1.8V DRVDD 3.3V DCS VIN 1.0dBFS 3 AD9640ABCPZ-80/ AD9640BCPZ-80 Parameter1 Temperature SIGNAL-TO-NOISE RATIO (SNR) fIN = 2.3 MHz fIN = 70 MHz 25 25 Full 25 25 fIN = 140 MHz fIN = 200 MHz SIGNAL-TO-NOISE ANDDISTORTION (SINAD) fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz EFFECTIVE NUMBER OF BITS (ENOB) fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz WORST SECOND OR THIRD HARMONIC fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz SPURIOUS-FREE DYNAMIC RANGE (SFDR) fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz Typ Max Min 72.5 72.1 Typ Max 72.3 71.9 70.5 dB dB dB dB dB 70.2 71.6 71.0 71.3 70.3 72.2 71.6 72.0 71.6 Unit 71.1 70.4 70.9 70.0 dB dB dB dB dB 25 25 25 25 11.9 11.8 11.7 11.6 11.8 11.8 11.7 11.5 Bits Bits Bits Bits 25 25 Full 25 25 –87 –85 – 87 – 85 –84 –83 – 84 – 83 dBc dBc dBc dBc dBc 25 25 Full 25 25 87 85 87 85 69 69.5 –75 75 –74 dBc dBc dBc dBc dBc 74 84 83 84 83 25 25 Full 25 25 –93 –89 – 93 – 89 –89 –89 – 89 – 89 dBc dBc dBc dBc dBc TWO TONE SFDR fIN = 29.1 MHz, 32.1 MHz (–7 dBFS ) fIN = 169.1 MHz, 172.1 MHz (–7 dBFS ) 25 25 85 82 85 82 dBc dBc CROSSTALK2 Full –95 –95 dB 25 650 WORST OTHER HARMONIC OR SPUR fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz ANALOG INPUT BANDWIDTH 1 2 25 25 Full 25 25 Min AD9640ABCPZ-105/ AD9640BCPZ-105 –82 AN-835 Understanding High Speed ADC Testing and Evaluation 100MHz 1dBFS 1 1 –81 650 A/D MHz ADC AD9640 ADC AC AD9640ABCPZ-125 AD9640BCPZ-125 AD9640ABCPZ-150 AD9640BCPZ-150 1.0V AVDD 1.8V DVDD 1.8V DRVDD 3.3V DCS VIN 1.0dBFS 4 Parameter1 Temperature SIGNAL-TO-NOISE RATIO (SNR) fIN = 2.3 MHz fIN = 70 MHz 25 25 Full 25 25 fIN = 140 MHz fIN = 200 MHz SIGNAL-TO-NOISE ANDDISTORTION (SINAD) fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz EFFECTIVE NUMBER OF BITS (ENOB) fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz WORST SECOND OR THIRD HARMONIC fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz SPURIOUS-FREE DYNAMIC RANGE (SFDR) fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz AD9640ABCPZ-150/ AD9640BCPZ-150 Min Min Typ Max 72.1 71.8 Typ Max 71.9 71.6 70.2 dB dB dB dB dB 69.5 71.4 70.8 70.9 70.0 71.8 71.4 71.6 71.0 Unit 71.0 70.3 70.5 69.9 dB dB dB dB dB 25 25 25 25 11.8 11.7 11.7 11.6 11.8 11.8 11.6 11.5 Bits Bits Bits Bits 25 25 Full 25 25 – 86.5 –85 –86.5 – 84 –84 –83 – 83.5 – 77 dBc dBc dBc dBc dBc 25 25 Full 25 25 86.5 85 86.5 84 69.5 67.5 –74 74 –73 dBc dBc dBc dBc dBc 73 84 83 83.5 77 25 25 Full 25 25 –92 –89 – 92 – 90 –89 –89 – 90 – 90 dBc dBc dBc dBc dBc TWO TONE SFDR fIN = 29.1 MHz, 32.1 MHz (–7 dBFS ) fIN = 169.1 MHz, 172.1 MHz (–7 dBFS ) 25 25 85 82 85 82 dBc dBc CROSSTALK2 Full –95 –95 dB 25 650 WORST OTHER HARMONIC OR SPUR fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz ANALOG INPUT BANDWIDTH 1 2 25 25 Full 25 25 AD9640ABCPZ-125/ AD9640BCPZ-125 –80 AN-835 Understanding High Speed ADC Testing and Evaluation 100MHz 1dBFS 1 1 –80 650 A/D MHz ADC AD9640 1.0V AVDD 1.8V DVDD 1.8V DRVDD 3.3V DCS VIN 1.0dBFS 5 Parameter Temperature Min DIFFERENTIAL CLOCK INPUTS (CLK+, CLK ) Logic Compliance Internal Common-Mode Bias Differential Input Voltage Input Voltage Range Input Common-Mode Range High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Capacitance Input Resistance Full Full Full Full Full Full Full Full Full Full SYNC INPUT Logic Compliance Internal Bias Input Voltage Range High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Capacitance Input Resistance Full Full Full Full Full Full Full Full Typ Max CMOS/LVDS/LVPECL 1.2 0.2 6 AGND – 0.3 AVDD + 1.6 1.1 AVDD 1.2 3.6 0 0.8 –10 +10 –10 +10 4 8 10 12 CMOS 1.2 AGND – 0.3 1.2 0 –10 –10 8 AVDD + 1.6 3.6 0.8 +10 +10 4 10 12 Unit V V p-p V V V V µA µA pF kΩ V V V V µA µA pF kΩ 1 LOGIC INPUT (CSB) High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Resistance Input Capacitance Full Full Full Full Full Full 1.22 0 –10 40 LOGIC INPUT (SCLK/DFS)2 High Level Input Voltage Low Level Input Voltage High Level Input Current (VIN = 3.3 V) Low Level Input Current Input Resistance Input Capacitance Full Full Full Full Full Full 1.22 0 –92 –10 LOGIC INPUTS/OUTPUTS (SDIO/DCS, SMI SDFS)1 High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Resistance Input Capacitance Full Full Full Full Full Full 1.22 0 –10 38 Full 1.22 3.6 0.6 +10 132 V V µA µA kΩ pF 3.6 0.6 –135 +10 V V µA µA kΩ pF 3.6 0.6 +10 128 V V µA µA kΩ pF 3.6 V 26 2 26 2 26 5 LOGIC INPUTS/OUTPUTS (SMI SDO/OEB, SMI SCLK/PDWN)2 High Level Input Voltage Low Level Input Voltage Full 0 0.6 V High Level Input Current (VIN = 3.3 V) Full –90 –134 µA Low Level Input Current Full –10 +10 µA AD9640 Parameter Input Resistance Input Capacitance DIGITAL OUTPUTS CMOS Mode DRVDD = 3.3 V High Level Output Voltage (IOH = 50 µA) High Level Output Voltage (IOH = 0.5 mA) Low Level Output Voltage (IOL = 1.6 mA) Low Level Output Voltage (IOL = 50 µA) CMOS Mode DRVDD = 1.8 V High Level Output Voltage (IOH = 50 µA) High Level Output Voltage (IOH = 0.5 mA) Low Level Output Voltage (IOL = 1.6 mA) Low Level Output Voltage (IOL = 50 µA) LVDS Mode DRVDD = 1.8 V Differential Output Voltage (VOD), ANSI Mode Output Offset Voltage (VOS), ANSI Mode Differential Output Voltage (VOD), Reduced Swing Mode Output Offset Voltage (VOS), Reduced Swing Mode Temperature Min Typ Full Full 26 5 Full Full Full Full 3.29 3.25 Full Full Full Full 1.79 1.75 Full Full Full Full 250 1.15 150 1.15 Max Unit kΩ pF 350 1.25 200 1.25 0.2 0.05 V V V V 0.2 0.05 V V V V 450 1.35 280 1.35 mV V mV V 1 2 AD9640ABCPZ-80 AD9640BCPZ-80 AD9640ABCPZ-105 AD9640BCPZ-105 1.0V AVDD 1.8V DVDD 1.8V DRVDD 3.3V DCS VIN 1.0dBFS 6 AD9640ABCPZ-80/ AD9640BCPZ-80 Parameter CLOCK INPUT PARAMETERS Input Clock Rate Conversion Rate DCS Enabled1 DCS Disabled1 CLK Period Divide by 1 Mode (tCLK) CLK Pulse Width High Divide by 1 Mode, DCS Enabled Divide by 1 Mode, DCS Disabled Divide by 2 Mode, DCS Enabled Divide by 3 Through 8, DCS Enabled DATA OUTPUT PARAMETERS (DATA, FD) CMOS Mode DRVDD = 3.3 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Setup Time (tS) Hold Time (tH) CMOS Mode DRVDD = 1.8 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) LVDS Mode DRVDD = 1.8 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Temp Min Typ Full Max AD9640ABCPZ-105/ AD9640BCPZ-105 Min Typ 625 Full Full Full 20 10 12.5 Full Full Full Full 3.75 5.63 1.6 0.8 Full Full Full Full Max Unit 625 MHz 105 105 MSPS MSPS ns 80 80 20 10 9.5 6.25 6.25 8.75 6.88 2.85 4.28 1.6 0.8 4.75 4.75 6.65 5.23 ns ns ns ns 2.2 3.8 4.5 5.0 6.25 5.75 6.4 6.8 2.2 3.8 4.5 5.0 5.25 4.25 6.4 6.8 ns ns ns ns Full Full 2.4 4.0 5.2 5.6 6.9 7.3 2.4 4.0 5.2 5.6 6.9 7.3 ns ns Full Full 3.0 5.4 3.7 7.0 4.4 8.4 3.0 5.2 3.7 6.4 4.4 7.6 ns ns AD9640 AD9640ABCPZ-80/ AD9640BCPZ-80 Parameter Temp CMOS Mode Pipeline Delay (Latency) LVDS Mode Pipeline Delay (Latency) Channel A/Channel B Aperture Delay (tA) Aperture Uncertainty (Jitter, tJ) Wake-Up Time3 OUT-OF-RANGE RECOVERY TIME Min Typ Max AD9640ABCPZ-105/ AD9640BCPZ-105 Min Typ Max Unit Full 12 12/12.5 12 12/12.5 Cycles Cycles Full Full Full 1.0 0.1 350 1.0 0.1 350 ns ps rms µs Full 2 2 Cycles 1 2 5pF CLK 50 DATA 50 3 AD9640ABCPZ-125 AD9640BCPZ-125 AD9640ABCPZ-150 AD9640BCPZ-150 AVDD 1.8V DVDD 1.8V DRVDD 3.3V DCS 1.0V VIN 1.0dBFS 7 Parameter Temperature AD9640ABCPZ-125/ AD9640ABCPZ-150/ AD9640BCPZ-125 AD9640BCPZ-150 Min Typ Max Min Typ Max Unit CLOCK INPUT PARAMETERS Input Clock Rate Full 625 625 MHz Conversion Rate DCS Enabled1 Full 20 125 20 150 MSPS DCS Disabled1 Full 10 125 10 150 MSPS Full 8 CLK Period Divide by 1 Mode (tCLK) 6.66 ns CLK Pulse Width High Divide by 1 Mode, DCS Enabled Full 2.4 4 5.6 2.0 3.33 4.66 ns Divide by 1 Mode, DCS Disabled Full 3.6 4 4.4 3.0 3.33 3.66 ns Divide by 2 Mode, DCS Enabled Full 1.6 1.6 ns Divide by 3 Through 8, DCS Enabled Full 0.8 0.8 ns DATA OUTPUT PARAMETERS (DATA, FD) CMOS Mode DRVDD = 3.3 V Data Propagation Delay (tPD)2 Full 2.2 4.5 6.4 2.2 4.5 6.4 ns DCO Propagation Delay (tDCO) Full 3.8 5.0 6.8 3.8 5.0 6.8 ns Setup Time (tS) Full 4.5 3.83 ns Hold Time (tH) Full 3.5 2.83 ns CMOS Mode DRVDD = 1.8 V Data Propagation Delay (tPD)2 Full 2.4 5.2 6.9 2.4 5.2 6.9 ns DCO Propagation Delay (tDCO) Full 4.0 5.6 7.3 4.0 5.6 7.3 ns Full 3.0 3.8 4.5 3.0 3.8 4.5 ns Full 5.0 6.2 7.4 4.8 5.9 7.3 ns LVDS Mode DRVDD = 1.8 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) CMOS Mode Pipeline Delay (Latency) Full LVDS Mode Pipeline Delay (Latency) Channel A/Channel B Cycles 12/12.5 12/12.5 Cycles Full 1.0 1.0 ns Aperture Uncertainty (Jitter, tJ) Full 0.1 0.1 ps rms Wake-Up Time3 Full 350 350 µs Full 3 3 Cycles 1 3 12 Aperture Delay (tA) OUT-OF-RANGE RECOVERY TIME 2 12 5pF CLK 50 DATA 50 AD9640 8 AD9640BCPZ-80/-105/-125/-150 Parameter Conditions Min Typ Max Unit SYNC TIMING REQUIREMENTS tSSYNC SYNC to rising edge of CLK setup time 0.24 ns tHSYNC SYNC to rising edge of CLK hold time 0.40 ns SPI TIMING REQUIREMENTS tDS Setup time between the data and the rising edge of SCLK 2 ns tDH Hold time between the data and the rising edge of SCLK 2 ns tCLK Period of the SCLK 40 ns tS Setup time between CSB and SCLK 2 ns tH Hold time between CSB and SCLK 2 ns tHIGH SCLK pulse width high 10 ns tLOW SCLK pulse width low 10 ns tEN_SDIO Time required for the SDIO pin to switch from an input to an output relative to the SCLK falling edge 10 ns tDIS_SDIO Time required for the SDIO pin to switch from an output to an input relative to the SCLK rising edge 10 ns tCSSCLK Delay from rising edge of CLK+ to rising edge of SMI SCLK 3.2 tSSCLKSDO Delay from rising edge of SMI SCLK to SMI SDO 0.4 0 0.4 ns tSSCLKSDFS Delay from rising edge of SMI SCLK to SMI SDFS 0.4 0 0.4 ns SPORT TIMING REQUIREMENTS 4.5 6.2 N+2 N+1 N+3 N N+4 tA N+8 N+5 N+6 N+7 tCLK CLK+ CLK– tPD CH A/B DATA N – 13 N – 12 N – 11 N – 10 N–9 N–8 N–7 N–6 CH A/B FAST DETECT N–3 N–2 N–1 N N+1 N+2 N+3 N+4 tH tDCO N–4 N+5 N+6 tCLK 06547-021 tS N–5 DCOA/DCOB 2. CMOS 0 ns AD9640 N+2 N+1 N+3 N N+4 N+8 tA N+5 N+7 N+6 tCLK CLK+ CLK– tPD CH A/CH B DATA A B N – 13 CH A/CH B FAST DETECT A B N–7 A B A N – 12 A B B N – 11 A N–6 B N–5 A B A B N–4 A N–9 N – 10 A B A B N–3 B A N–8 A B A N–7 B A N–2 B N–1 tDCO B A N–6 A B B N–5 A N A N–4 B N+1 A N+2 tCLK 06547-089 DCO+ DCO– 3. LVDS 1 5 CLK+ tHSYNC 06547-072 tSSYNC SYNC 4. SYNC CLK+ CLK– tCSSCLK SMI SCLK tSSCLKSDFS tSSCLKSDO SMI SDO DATA 5. SPORT DATA 2 06547-082 SMI SDFS AD9640 9 Parameter LFCSP Rating ELECTRICAL AVDD, DVDD to AGND –0.3 V to +2.0 V DRVDD to DRGND –0.3 V to +3.9 V AGND to DRGND –0.3 V to +0.3 V AVDD to DRVDD –3.9 V to +2.0 V VIN+A/VIN+B, VIN–A/VIN–B to AGND –0.3 V to AVDD + 0.2 V Package type CLK+, CLK– to AGND –0.3 V to +3.9 V SYNC to AGND –0.3 V to +3.9 V 64-lead LFCSP 9 mm × 9 mm VREF to AGND –0.3 V to AVDD + 0.2 V SENSE to AGND –0.3 V to AVDD + 0.2 V CML to AGND –0.3 V to AVDD + 0.2 V RBIAS to AGND –0.3 V to AVDD + 0.2 V CSB to AGND –0.3 V to + 3.9 V SCLK/DFS to DRGND –0.3 V to + 3.9 V SDIO/DCS to DRGND –0.3 V to DRVDD + 0.3 V SMI SDO/OEB –0.3 V to DRVDD + 0.3 V SMI SCLK/PDWN –0.3 V to DRVDD + 0.3 V SMI SDFS –0.3 V to DRVDD + 0.3 V 10. 1 2 3 D0A/D0B through D13A/D13B –0.3 V to DRVDD + 0.3 V to DRGND FD0A/FD0B through FD3A/FD3B to DRGND –0.3 V to DRVDD + 0.3 V DCOA/DCOB to DRGND –0.3 V to DRVDD + 0.3 V 4 Airflow Velocity (m/s) θJA1, 2 θJC1, 3 θJB1, 4 Unit 0 18.8 1.0 16.5 /W 2.0 15.8 /W 0.6 JEDEC 51-7 JEDEC 25-5 2S2P JEDEC JESD51-2 JEDEC JESD51-6 MIL-Std 883 1012.1 JEDEC JESD51-8 θJA 4 θJA θ JA ESD ESD ESD ENVIRONMENTAL Operating Temperature Range –40 (Ambient) Maximum Junction Temperature Under Bias 150 Storage Temperature Range (Ambient) –65 to +85 to +150 /W 6.0 ESD PC 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 DRG ND D5B D4B D3B D2B D1B D0B ( L SB) DV DD F D3B F D2B F D1B F D0B SYNC CSB CL K– CL K+ AD9640 PIN 1 INDICATOR 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 EXPOSED PADDLE, PIN 0 (BOTTOM OF PACKAGE) AD9640 PARALLEL CMOS TOP VIEW (Not to Scale) SCLK/DFS SDIO/DCS AVDD AVDD VIN+B VIN–B RBIAS CML SENSE VREF VIN–A VIN+A AVDD SMI SDFS SMI SCLK/PDWN SMI SDO/OEB NOTES 1. NC = NO CONNECT. 2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 6. 11. LFCSP CMOS CMOS ADC 20, 64 1, 21 24, 57 36, 45, 46 0 DRGND DRVDD DVDD AVDD AGND 1.8 3.3V 1.8V 1.8V ADC 37 38 44 43 39 40 42 41 49 50 VIN+A VIN–A VIN+B VIN–B VREF SENSE RBIAS CML CLK+ CLK– A A B B 14 ADC ADC 06547-002 D5A D6A D7A DRG ND DRV DD D8A D9A DV DD D10A D11A D12A D13 A ( MSB) F D0A F D1A F D2A F D3A 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 DRVDD D6B D7B D8B D9B D10B D11B D12B D13B (MSB) DCOB DCOA D0A (LSB) D1A D2A D3A D4A AD9640 ADC 29 30 31 32 53 54 54 56 FD0A FD1A FD2A FD3A FD0B FD1B FD2B FD3B 52 SYNC 12 13 14 15 16 17 18 19 22 23 25 26 27 28 58 59 60 61 62 63 2 3 4 5 6 7 8 9 11 10 D0A (LSB) D1A D2A D3A D4A D5A D6A D7A D8A D9A D10A D11A D12A D13A (MSB) D0B (LSB) D1B D2B D3B D4B D5B D6B D7B D8B D9B D10B D11B D12B D13B (MSB) DCOA DCOB A A A A B B B B A A A A A A A A A A A A A A B B B B B B B B B B B B B B A B 18 18 18 18 18 18 18 18 CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS CMOS SPI 48 SCLK/DFS SPI 47 SDIO/DCS SPI 51 CSB 33 SMI SDO/ OEB 35 SMI SDFS 34 SMI SCLK /PDWN SPI I/O 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 DRG ND D0+ ( L SB) D0– ( L SB) FD3+ FD3– FD2+ FD2– DV DD FD1+ FD1– FD0+ FD0– SYNC CSB CL K– CL K+ AD9640 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 PIN 1 INDICATOR 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 EXPOSED PADDLE, PIN 0 (BOTTOM OF PACKAGE) AD9640 PARALLEL LVDS TOP VIEW (Not to Scale) SCLK/DFS SDIO/DCS AVDD AVDD VIN+B VIN–B RBIAS CML SENSE VREF VIN–A VIN+A AVDD SMI SDFS SMI SCLK/PDWN SMI SDO/OEB NOTES 1. NC = NO CONNECT. 2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 7. 12. 06547-003 D7+ D8– D8+ DRG ND DRV DD D9– D9+ DV DD D10– D10+ D11– D11+ D12– D12+ D13– ( MSB) D13+ ( MSB) 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 DRVDD D1– D1+ D2– D2+ D3– D3+ D4– D4+ DCO– DCO+ D5– D5+ D6– D6+ D7– LFCSP LVDS LVDS ADC 20, 64 1, 21 24, 57 36, 45, 46 0 DRGND DRVDD DVDD AVDD AGND 1.8 3.3V 1.8V 1.8V ADC 37 38 44 43 39 40 42 41 49 50 VIN+A VIN–A VIN+B VIN–B VREF SENSE RBIAS CML CLK+ CLK– A A B B 14 ADC ADC ADC 54 FD0+ A B LVDS 0 18 53 FD0– A B LVDS 0 18 56 FD1+ A B LVDS 1 18 55 FD1– A B LVDS 1 18 59 FD2+ A B LVDS 2 18 58 FD2– A B LVDS 2 18 61 FD3+ A B LVDS 3 18 60 FD3– A B LVDS 3 18 AD9640 52 SYNC 63 D0+ (LSB) A B LVDS 0 62 D0– (LSB) A B LVDS 0 3 D1+ A B LVDS 1 2 D1– A B LVDS 1 5 D2+ A B LVDS 2 4 D2– A B LVDS 2 7 D3+ A B LVDS 3 6 D3– A B LVDS 3 9 D4+ A B LVDS 4 8 D4– A B LVDS 4 13 D5+ A B LVDS 5 12 D5– A B LVDS 5 15 D6+ A B LVDS 6 14 D6– A B LVDS 6 17 D7+ A B LVDS 7 16 D7– A B LVDS 7 19 D8+ A B LVDS 8 18 D8– A B LVDS 8 23 D9+ A B LVDS 9 22 D9– A B LVDS 9 26 D10+ A B LVDS 10 25 D10– A B LVDS 10 28 D11+ A B LVDS 11 27 D11– A B LVDS 11 30 D12+ A B LVDS 12 29 D12– A B LVDS 12 32 D13+ (MSB) A B LVDS 13 31 D13– (MSB) A B LVDS 13 11 DCO+ A B LVDS 10 DCO– A B LVDS SPI 48 SCLK/DFS SPI 47 SDIO/DCS SPI 51 CSB 33 SMI SDO/ OEB 35 SMI SDFS 34 SMI SCLK/ PDWN SPI I/O AD9640 DVDD 1kΩ VIN SCLK/DFS 06547-011 06547-004 26kΩ 8. 12. SCLK/DFS AVDD 1kΩ SENSE 1.2V 10kΩ 10kΩ CLK+ 06547-009 CLK– 9. 13. SENSE DRVDD DVDD 26kΩ DVDD 1kΩ 06547-081 06547-010 CSB DRGND 10. 14. CSB DRVDD AVDD DVDD 26kΩ DVDD VREF 1kΩ 6kΩ SDIO/DCS 06547-007 06547-096 DRVDD 11. SDIO/DCS SMI SDFS 15. VREF AD9640 AVDD 1.8V DVDD 1.8V DRVDD 3.3V 2Vp-p VIN 1.0dBFS 64k 1.0V 0 0 150MSPS 2.3MHz @ –1dBFS SNR = 71.9dBc (72.9dBFS) ENOB = 11.8 BITS SFDR = 86dBc –40 –60 SECOND HARMONIC THIRD HARMONIC –80 150MSPS 140.3MHz @ –1dBFS SNR = 70.9dBc (71.9dBFS) ENOB = 11.6 BITS SFDR = 85.1dBc –20 A MPL IT UDE ( dBFS) –20 –60 SECOND HARMONIC THIRD HARMONIC –80 –100 06547-050 –100 –40 –120 0 10 20 30 40 50 60 06547-053 A MPL IT UDE ( dBFS) 150MSPS DCS TA 25 –120 0 70 10 20 FREQUENCY (MHz) 16. AD9640-150 fIN 2.3MHz FFT 50 60 70 FFT 0 150MSPS 30.3MHz @ –1dBFS SNR = 71.7dBc (72.7dBFS) ENOB = 11.8 BITS SFDR = 89.9dBc –40 –60 SECOND HARMONIC THIRD HARMONIC –80 150MSPS 200.3MHz @ –1dBFS SNR = 70dBc (71dBFS) ENOB = 11.5 BITS SFDR = 80dBc –20 A M PL IT UDE ( dBFS) –20 SECOND HARMONIC –60 THIRD HARMONIC –80 –100 06547-051 –100 –40 –120 0 10 20 30 40 50 60 06547-054 A MPL IT UDE ( dBFS) 40 19. AD9640-150 fIN 140.3MHz 0 –120 0 70 10 20 FREQUENCY (MHz) 30 40 50 60 70 FREQUENCY (MHz) 17. AD9640-150 fIN 30.3MHz FFT 20. AD9640-150 fIN 200.3MHz 0 FFT 0 150MSPS 70MHz @ –1dBFS SNR = 71.5dBc (72.5dBFS) ENOB = 11.7 BITS SFDR = 84dBc –40 –60 THIRD HARMONIC SECOND HARMONIC –80 150MSPS 337MHz @ –1dBFS SNR = 68dBc (69dBFS) ENOB = 11 BITS SFDR = 72.4dB –20 A MPL IT UDE ( dBFS) –20 –40 THIRD HARMONIC –60 SECOND HARMONIC –80 –100 –120 0 10 20 30 40 50 60 FREQUENCY (MHz) 18. AD9640-150 fIN 70MHz 70 06547-085 –100 06547-052 A MPL IT UDE ( dBFS) 30 FREQUENCY (MHz) –120 0 10 20 30 40 50 60 FREQUENCY (MHz) FFT 21. AD9640-150 fIN 337MHz FFT 70 AD9640 0 0 150MSPS 440MHz @ –1dBFS SNR = 65dBc (66dBFS) ENOB = 10.4 BITS SFDR = 70.0dB –20 A MPL IT UDE ( dBFS) –40 SECOND HARMONIC –60 THIRD HARMONIC –80 –60 THIRD HARMONIC SECOND HARMONIC –80 –100 06547-086 –100 –40 –120 0 10 20 30 40 50 60 06547-093 A MPL IT UDE ( dBFS) –20 125MSPS 70MHz @ –1dBFS SNR = 71.8dBc (72.8dBFS) ENOB = 11.7 BITS SFDR = 85dBc –120 0 70 10 20 FREQUENCY (MHz) 22. AD9640-150 fIN 440MHz FFT 40 50 25. AD9640-125 fIN 70MHz 0 60 FFT 0 125 MSPS 2.3MHz @ –1dBFS SNR = 72.3dBc (73.3dBFS) ENOB = 11.8 BITS SFDR = 88.4dBc 125 MSPS 140MHz @ –1dBFS SNR = 71.4dBc (72.4dBFS) ENOB = 11.7 BITS SFDR = 87.1dBc –20 A MPL IT UDE ( dBFS) –20 A MPL IT UDE ( dBFS) 30 FREQUENCY (MHz) –40 –60 SECOND HARMONIC –80 –40 SECOND HARMONIC –60 THIRD HARMONIC –80 THIRD HARMONIC –120 0 10 20 30 40 50 06547-059 –100 06547-057 –100 –120 0 60 10 20 FREQUENCY (MHz) 23. AD9640-125 fIN 2.3MHz FFT 40 26. AD9640-125 fIN 140MHz 0 50 60 FFT 0 125 MSPS 30.3MHz @ –1dBFS SNR = 72.1dBc (73.1dBFS) ENOB = 11.8 BITS SFDR = 89.1dBc –40 THIRD HARMONIC –60 SECOND HARMONIC –80 125 MSPS 200MHz @ –1dBFS SNR = 70.8dBc (71.8dBFS) ENOB = 11.6 BITS SFDR = 80.5dBc –20 A MPL IT UDE ( dBFS) –20 –100 –40 THIRD HARMONIC –60 SECOND HARMONIC –80 –120 0 10 20 30 40 50 60 FREQUENCY (MHz) 24. AD9640-125 fIN 30.3MHz 06547-060 –100 06547-058 A MPL IT UDE ( dBFS) 30 FREQUENCY (MHz) –120 0 10 20 30 40 50 60 FREQUENCY (MHz) FFT 27. AD9640-125 fIN 200MHz FFT AD9640 120 95 SFDR = +25°C 85 SNR (dBFS) 60 SFDR (dBc) 40 SNR (dBc) 20 –70 –60 –50 –40 –30 –20 75 SFDR = +85°C SNR = –40°C 65 06547-061 –80 SFDR = –40°C 70 85dB REFERENCE LINE 0 –90 80 SNR = +25°C SNR = +85°C 60 0 0 –10 50 06547-088 80 SNR/SF DR ( dBc) SNR/SFDR ( dBc A ND dBFS) 90 SFDR (dBFS) 100 100 150 INPUT AMPLITUDE (dBFS) 200 250 300 350 400 450 INPUT FREQUENCY (MHz) 28. AD9640-150 AIN S/N SFDR fIN 2.3MHz 31. AD9640-150 fIN SFDR 1Vp-p S/N 120 0.8 SFDR (dBFS) 0.6 80 G A IN/O F FSE T E RRO R ( % F SR) SNR (dBFS) 60 SFDR (dBc) 40 SNR (dBc) 20 OFFSET 0.4 0.2 0 –0.2 –0.4 –0.6 GAIN –80 –70 –60 –50 –40 –30 –20 –0.8 –1.0 –40 0 –10 06547-098 0 –90 06547-062 85dB REFERENCE LINE –20 0 INPUT AMPLITUDE (dBFS) 29. AD9640-150 fIN 98.12MHz SFDR 40 60 80 32. AD9640 95 0 90 –20 SNR/SFDR ( dBc A ND dBFS) SFDR = +25°C 85 SNR/SF DR ( dBc) 20 TEMPERATURE (°C) SFDR = –40°C 80 SNR = –40°C SFDR = +85°C 75 70 SNR = +25°C 65 06547-087 60 50 100 150 200 250 300 350 INPUT FREQUENCY (MHz) 30. AD9640-150 S/N –40 IMD3 (dBc) –60 –80 SFDR (dBFS) –100 SNR = +85°C 0 SFDR (dBc) fIN SFDR 2Vp-p 400 450 06547-063 SNR/SFDR ( dBc A ND dBFS) 100 IMD3 (dBFS) –120 –90 –78 –66 –54 –42 –30 –18 INPUT AMPLITUDE (dBFS) 33. AD9640-150 AIN SFDR/IMD3 fIN1 29.1MHz fIN2 32.1MHz fS 150MSPS –6 AD9640 0 0 –20 SFDR (dBc) A MPL IT UDE ( dBFS) –40 –60 IMD3 (dBc) IMD3 (dBFS) –80 –40 –60 –80 SFDR (dBFS) –100 –120 –90 06547-064 –100 –78 –66 –54 –42 –30 –120 –6 –18 06547-066 SNR/SFDR ( dBc A ND dBFS) –20 150 MSPS 169.1MHz @–7dBFS 172.1MHz @–7dBFS SFDR = 83.8dBc (90.8dBFS) 0 10 20 INPUT AMPLITUDE (dBFS) 34. AD9640-150 AIN SFDR/IMD3 fIN1 169.1MHz fIN2 172.1MHz fS 150MSPS 37. 0 40 50 60 70 AD9640-150 FFT fIN1 169.1MHz fIN2 172.1MHz 0 NPR = 64.7dBc NOTCH @ 18.5MHz NOTCH WIDTH = 3MHz –20 A MPL IT UDE ( dBFS) –20 –40 –60 –80 –60 –80 –100 06547-102 –100 –40 –120 15.36 0 30.72 46.08 06547-100 A MPL IT UDE ( dBFS) 30 FREQUENCY (MHz) –120 15.625 0 61.44 FREQUENCY (MHz) 31.25 46.875 62.5 FREQUENCY (MHz) 35. AD9640-125 2 64k WCDMA fIN 170MHz fS 122.88MSPS 38. AD9640 0 NPR 100 150 MSPS 29.1MHz @–7dBFS 32.1MHz @–7dBFS SFDR = 86.1dBc (93dBFS) –20 95 SNR/SF DR ( dBc) –40 –60 –80 90 85 SFDR—SIDE B 80 SNR—SIDE B SNR—SIDE A 75 –120 0 10 20 30 40 50 60 FREQUENCY (MHz) 36. AD9640-150 FFT fIN1 29.1MHz fIN2 32.1MHz 70 06547-067 –100 06547-065 A MPL IT UDE ( dBFS) SFDR—SIDE A 70 0 25 50 75 100 125 150 CLOCK FREQUENCY (Msps) 39. AD9640-125 S/N fS SFDR fIN 2.3MHz AD9640 10 100 1.3 LSB rms 95 SFDR DCS ON 90 SNR/SF DR ( dBc) NUMBE R O F HITS ( 1M) 8 6 4 85 SFDR DCS OFF 80 SNR DCS ON 75 70 2 N–4 N–3 N–2 N–1 N N+1 N+2 N+3 OUTPUT CODE N+4 60 20 06547-079 0 43. AD9640 S/N SFDR fIN 10.3MHz 90 2.0 SFDR 1.5 1.0 85 SNR/SF DR ( dBc) 0.5 0 –0.5 –1.0 80 75 06547-068 –1.5 –2.0 0 2048 4096 6144 8192 10,240 12,288 14,336 16,384 41. AD9640 INL fIN 10.3MHz 0.5 0.3 0.2 0.1 0 –0.1 –0.2 06547-069 –0.3 0 2048 4096 6144 8192 10,240 12,288 14,336 16,384 OUTPUT CODE 42. AD9640 DNL fIN 10.3MHz 0.6 0.7 0.8 0.9 1.0 1.1 44. AD9640 VCM S/N SFDR fIN 30MHz 0.4 –0.5 70 0.5 INPUT COMMON-MODE VOLTAGE (V) OUTPUT CODE –0.4. SNR 1.2 1.3 06547-091 INL ERROR ( L SB) 80 60 DUTY CYCLE (%) 40. AD9640 DNL E RRO R ( L SB) 40 06547-090 SNR DCS OFF 65 AD9640 動作原理 AD9640のデュアルADCは、信号のダイバーシティ受信に使用 できます。ダイバーシティ受信では、2 つの異なるアンテナか ら同じキャリアを受信し、 2 個の ADC が等しい動作をします。 2 個の ADC を個別のアナログ入力で動作させることも可能で す。ADCの入力に適切なローパスまたはバンドパス・フィルタ を接続すれば、ADC性能をほとんど低下させることなくDCか ら200MHzまでの任意のfS/2周波数帯域をサンプリングできま す。最大450MHzのアナログ入力信号で動作可能ですが、この 場合にはADCの歪みが増加します。 ダイバーシティ受信以外のアプリケーションでは、AD9640を ベースバンド信号レシーバとして使用することが可能であり、 1個のADCをI入力信号用、もう1個のADCをQ入力信号用とし て使用します。 同期機能を備えているため、複数チャンネル間または複数デバ イス間のタイミング同期が可能です。 AD9640のプログラミングと制御は、3ビットのSPI互換シリア ル・インターフェースを使用して行います。 ADCのアーキテクチャ 値の小さい抵抗を各入力に直列に接続すると、駆動信号源の出 力段から生じるピーク過渡電流を効果的に低減できます。ダイ ナミックな充電電流を確保するために、入力間にシャント・コ ンデンサを接続することも可能です。ADC入力において、この 受動回路はローパス・フィルタを形成するため、適切な定数は アプリケーションによって異なります。 中間周波数（IF）のアンダーサンプリング・アプリケーション では、シャント・コンデンサの容量を小さくする必要がありま す。容量が大きいと、これが駆動信号源のインピーダンスと結 合して、入力周波数帯域幅が制限されます。この詳細について は、 AN-742 アプリケーション・ノート『 Frequency Domain Response of Switched-Capacitor ADCs』（スイッチド・キャパ シタ ADC の周波数領域応答）、 AN-827 アプリケーション・ ノート『A Resonant Approach to Interfacing Amplifiers to Switched-Capacitor ADCs』（共振方式によるアンプとスイッチ ド・キャパシタADCのインターフェース）、「アナログ・ダイア ログ」の記事「Transformer-Coupled Front-End for Wideband A/D Converters」（広帯域幅A/Dコンバータのトランス結合フ ロントエンド）を参照してください。 S AD9640のアーキテクチャは、デュアルのフロントエンド・サ ンプル＆ホールド・アンプ（SHA）とその後段のパイプライン 方式のスイッチド・キャパシタADCで構成されます。各段から の量子化された出力は、デジタル補正ロジックで14ビットの最 CH S CS VIN+ CPIN, PAR 終結果に統合されます。パイプライン・アーキテクチャでは、 初段は新しい入力サンプルに対して動作し、これ以降の段はそ れ以前のサンプルに対して動作するようになります。クロック の立上がりエッジでサンプリングが行われます。 各チャンネルの入力段には、差動またはシングルエンドのモー ドでAC結合またはDC結合が可能な差動SHAが内蔵されていま す。出力段のブロックはデータのアライメントを行い、誤差を 補正した後で、データを出力バッファに出力します。出力バッ ファは個別の電源で動作するため、出力電圧振幅の変更が可能 です。パワーダウンのときに、出力バッファはハイ・インピー ダンス状態になります。 アナログ入力に関する留意事項 AD9640のアナログ入力部は、最適な性能を維持しながら差動 入力信号を処理できるようにデザインされた、差動スイッチ ド・キャパシタSHAです。 クロック信号は、SHAをサンプル・モードとホールド・モード を交互に切り替えます（図45を参照）。SHAがサンプル・モー ドに切り替わったときには、信号源は 1/2 クロック・サイクル 以内でサンプル・コンデンサを充電して、セトリングすること が要求されます。 CS VIN– CH CPIN, PAR S 図45. スイッチド・キャパシタSHA入力 最適な動的性能を得るためには、VIN＋とVIN−を駆動する信 号源インピーダンスを一致させる必要があります。 内部の差動リファレンス・バッファは、ADCコアの入力スパン を決定する正と負のリファレンス電圧を発生します。ADCコア のスパンは、このバッファによって2×VREFに設定されます。 入力同相電圧 AD9640のアナログ入力は、内部でDCバイアスされていません。 AC 結合のアプリケーションでは、これを外部でバイアスする 必要があります。最適な性能を得るためには V C M ＝ 0.55 × AVDD となるようにデバイスを設定することが推奨されます が、デバイスは幅広いレンジにおいて妥当な性能で機能します （図44を参照）。このデバイスには同相リファレンス電圧が内蔵 されているため、 CML ピンからリファレンス電圧を取り出せ ます。アナログ入力の同相電圧を CML ピンの電圧（ 0.55 × AVDD（typ））によって設定すると、最適な性能が得られます。 「アプリケーション情報」の項で説明するように、CMLピンと グラウンドとの間に0.1µFのコンデンサを外付けして、デカッ プリングを行う必要があります。 差動入力構成 AD9640を差動入力の構成で駆動すると、最適な性能が得られ ます。ベースバンド信号アプリケーションでは、AD8138差動 ドライバが優れた性能を発揮し、高い柔軟性でADCとインター フェースできます。 REV. B H 06547-024 パイプラインの各段は最終段を除き、低分解能のフラッシュ型 ADCとこれに接続されたスイッチド・キャパシタD/Aコンバー タ（DAC）、および段間残差アンプ（MDAC）で構成されます。 残差アンプは、再構成されたDAC出力とパイプライン次段のフ ラッシュ入力間の電圧差を増幅します。フラッシュ誤差のデジ タル補正を容易にするために、1 ビットの冗長ビットが各段に 用意されています。最終段は、単に1個のフラッシュ型ADCで 構成されています。 S ― 25/51 ― AD9640 AD8138 AD9640 CML 2 46 AD8352 50 AD8352 499Ω 1V p-p R 49.9Ω VIN+ R RC CML VIN– 06547-025 523Ω AD9640 C AD8138 0.1µF C AVDD 499Ω 499Ω 13 46. AD8138 13. RC S/N CML R VIN+ 2V p-p R Series Ω Each Frequency Range (MHz) 47 2 49.9Ω C AD9640 R C Differential (pF) 0 to 70 33 15 70 to 200 33 5 200 to 300 15 5 >300 15 Open CML 06547-026 VIN– 0.1µF SFDR 47. S/N RF MHz 48 AVDD 10µF 2 1kΩ AD9640 R S/N 1V p-p S/N 49.9Ω 0.1µF AVDD AD9640 C 1kΩ R 49 VIN– 1kΩ 0.1µF 06547-071 10µF VIN+ 1kΩ 48. 0.1µF 0.1µF R VIN+ 2V p-p 25Ω S S P 25Ω 0.1µF AD9640 C 0.1µF R VIN– CML 06547-028 PA 49. V CC 0Ω 16 0.1µF 8, 13 1 11 0.1µF 2 CD RD RG 3 5 0.1µF 0Ω VIN+ 200Ω AD8352 10 4 ANALOG INPUT R 0.1µF 200Ω C R AD9640 VIN– CML 14 0.1µF 50. AD8352 0.1µF 06547-070 0.1µF ANALOG INPUT AD9640 VIN+A/VIN+B AD9640 VIN–A/VIN–B AD9640 ADC CORE ADC VREF 1.0µF 0.1µF R2 SELECT LOGIC SENSE SENSE 0.5V R1 AD9640 SENSE 51 VREF 1V 06547-031 AD9640 14 4 52. SENSE VREF SENSE AD9640 0.5V 52 53 SENSE VREF 0 R2 VREF＝0.5× 1＋ R1 ADC 2 VIN+A/VIN+B VIN–A/VIN–B ADC CORE VREF 1.0µF VREF = 1V –0.50 –0.75 –1.00 –1.25 0 0.1µF 0.5 SELECT LOGIC 1.0 1.5 LOAD CURRENT (mA) 53. SENSE VREF AD9640 06547-030 0.5V ADC 1V 51. 54 14. Selected Mode SENSE Voltage Resulting VREF (V) Resulting Differential Span (V p-p) External Reference AVDD N/A 2 × External Reference Internal Fixed Reference VREF 0.5 1.0 Programmable Reference 0.2 V to VREF Internal Fixed Reference AGND to 0.2 V 0.5× 1＋ 1.0 R2 (see Figure 52) R1 2 × VREF 2.0 2.0 06547-080 RE FE RENCE V OL TA G E E RROR ( %) VREF = 0.5V –0.25 AD9640 2.5 AD9640 RE FE RE NCE V OL TA G E E RROR ( mV ) 2.0 1.5 1.0 MINI-CIRCUITS ADT1–1WT, 1:1Z 0.1µF XFMR 0 0.1µF –0.5 CLOCK INPUT –1.0 CLK+ 100Ω 50Ω ADC AD9640 0.1µF CLK– SCHOTTKY DIODES: HSMS2822 06547-099 0.1µF –2.0 –2.5 –40 –20 0 20 40 60 06547-035 –1.5 56. 200MHz 80 TEMPERATURE (°C) 54. VREF 1nF SENSE CLOCK INPUT AVDD 0.1µF CLK+ 50Ω ADC AD9640 0.1µF 1nF CLK– 15 SCHOTTKY DIODES: HSMS2822 ADC 1V 57. 06547-101 6kΩ 625MHz 58 PECL AD9640 CLK AC AD9510/AD9511/AD9512/ AD9513/AD9514/AD9515/AD9516 CLK CLK CLK AC 55 0.1µF 0.1µF CLOCK INPUT CLK+ AD951x PECL DRIVER 0.1µF CLOCK INPUT 1.2V ADC AD9640 0.1µF CLK– 50kΩ CLK+ 100Ω 240Ω 50kΩ 06547-036 AVDD 240Ω CLK– 58. 2pF PECL 625MHz 2pF 06547-034 3 59 LVDS AC AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516 55. AD9640 CMOS LVDS LVPECL 0.1µF 0.1µF CLOCK INPUT CLK+ 0.1µF AD951x LVDS DRIVER CLOCK INPUT 2 RF 2 0.8Vp-p 125 625MHz 10 200MHz 2 AD9640 50kΩ 59. RF RF 0.1µF CLK– 50kΩ 625MHz 56 57 RF ADC AD9640 06547-037 AD9640 100Ω LVDS 625MHz CMOS CLK CLK 60 CMOS 0.1µF CLK 39kΩ AD9640 CMOS CLK AVDD 1.8V CLK 3.6V 20MHz DCS V CC 0.1µF 1kΩ CLOCK INPUT OPTIONAL 0.1µF 100Ω AD951x CMOS DRIVER CLK+ 1.5 5µs DCS ADC AD9640 1kΩ 50Ω1 CLK– 0.1µF 06547-038 150Ω 39kΩ RESISTOR IS OPTIONAL 60. AC DCS 1.8V CMOS 150MHz ADC V CC 0.1µF CLOCK INPUT 1kΩ 50Ω1 AD951x CMOS DRIVER OPTIONAL 0.1µF 100Ω 1kΩ 0.1µF fINPUT S/N CLK+ ADC AD9640 150Ω RESISTOR IS OPTIONAL 61. SNRHF ＝−10 log[(2π×fINPUT×t JRMS) 2 ＋10 (−SNRLF /10) ] 06547-039 CLK– tJRMS SNRLF RMS 62 3.3V CMOS IF 150MHz 75 AD9640 1 8 0.05ps 1 70 MEASURED PERFORMANCE SYNC AD9640 0x100 1 2 SYNC SNR ( dBc) 65 0.20ps 60 0.5ps 55 SYNC 1.0ps 50 1.50ps SYNC 2.00ps 45 40 1 10 100 1000 INPUT FREQUENCY (MHz) 62. ADC 06547-041 2.50ps 3.00ps S/N AD9640 5 ADC 50 DCS AD9640 AD9640 43 DCS ADC 756 AN-501 AN- AD9640 0.4 1 IAVDD 0.3 DRVDD T O T A L PO W E R ( W ) 0.75 IDRVDD IDRVDD VDRVDD CLOAD fCLK N N AD9640 FD TOTAL POWER 0.2 0.5 0.1 0.25 30 SUPPL Y CURRE NT ( A ) AD9640 CMOS IDRVDD IDVDD fCLK/2 0 0 25 0 50 75 06547-074 63 100 ENCODE FREQUENCY (MHz) DRVDD 65. AD9640-105 63 0.75 5pF 0.5 0.3 TOTAL POWER 0.5 0.2 IDRVDD 0.25 0 25 50 75 100 125 0.5 0 150 0.2 TOTAL POWER 0.1 0.25 IDRVDD IDVDD 0 0.1 IDVDD 0 SUPPL Y CURRE NT ( A ) 0.75 0 06547-076 T O T A L PO W E R ( W ) 0.4 ENCODE FREQUENCY (MHz) 20 40 0 80 60 ENCODE FREQUENCY (MHz) 66. AD9640-80 PDWN SPI 63. AD9640-150 PDWN AD9640 ADC typ 0.5 1.25 0.3 0.75 TOTAL POWER 0.5 0.2 IDRVDD 0.25 0.1 IDVDD 0 25 50 75 ENCODE FREQUENCY (MHz) 64. AD9640-125 100 PDWN SUPPL Y CURRE NT ( A ) 0.4 IAVDD 0 PDWN AD9640 DRVDD 0 125 06547-075 T O T A L PO W E R ( W ) 1.0 SUPPL Y CURRE NT ( A ) IAVDD 1.0 T O T A L PO W E R ( W ) IAVDD 06547-073 1.25 0.3 SPI ADC 2.5mW AD9640 OEB AD9640 DRVDD AD9640 SMI SDO/OEB 1.8 3.3V SPI CMOS DRVDD 1.8V SMI SDO/OEB LVDS SMI SDO/OEB AD9640 CMOS OEB OEB DRVDD SPI ADC SCLK/DFS 2 15 0x14 AD9640 1 SPI AN-877 Interfacing to High Speed ADCs via SPI ADC 12 tPD AD9640 SPI 2 AD9640 15. SCLK/DFS Voltage at Pin SCLK/DFS SDIO/DCS AGND Offset binary (default) DCS disabled Twos complement DCS enabled (default) AVDD 10MSPS 10MSPS DCO AD9640 2 SPI DCO DCO DCO 2 3 16. Input (V) Condition (V) Offset Binary Output Mode Twos Complement Mode OVR VIN+ – VIN– < –VREF – 0.5 LSB 00 0000 0000 0000 10 0000 0000 0000 1 VIN+ – VIN– = –VREF 00 0000 0000 0000 10 0000 0000 0000 0 VIN+ – VIN– =0 10 0000 0000 0000 00 0000 0000 0000 0 VIN+ – VIN– = +VREF – 1.0 LSB 11 1111 1111 1111 01 1111 1111 1111 0 VIN+ – VIN– > +VREF – 0.5 LSB 11 1111 1111 1111 01 1111 1111 1111 1 AD9640 ADC 17. Fast Detect Information Presented on Fast Detect (FD) Pins of Each ADC1, 2 Mode Select Bits (Register 0x104[3:1]) FD3 000 ADC 6 10dB 1 2 FD0 001 ADC fast magnitude (see Table 19) 010 ADC fast magnitude OR (see Table 20) F_LT 011 ADC fast magnitude C_UT (see Table 20) F_LT 100 OR C_UT F_UT F_LT OR F_UT IG DG 101 SPI FD1 ADC fast magnitude (see Table 18) 3 4 FD2 OR CMOS FD0A/FD0B FD3A/FD3B LVDS FD0+/FD0 FD3+/FD3 OR C_UT F_UT F_LT IG DG ADC OR ADC 1 SPI ADC 14 0b000 ) ADC CMOS 2 ADC 18 AD9640 18. ADC ADC 4 FD 0x104 17 6 ADC ADC Fast Magnitude on FD[3:0] Pins Nominal Input Magnitude Below FS (dB) Nominal Input Magnitude Uncertainty (dB) 0000 <–24 Minimum to –18.07 0001 –24 to –14.5 –30.14 to –12.04 0010 –14.5 to –10 –18.07 to –8.52 0011 –10 to –7 –12.04 to –6.02 0100 –7 to –5 –8.52 to –4.08 0101 –5 to –3.25 –6.02 to –2.5 0110 –3.25 to –1.8 –4.08 to –1.16 0111 –1.8 to –0.56 –2.5 to FS 1000 –0.56 to 0 –1.16 to 0 AD9640 0b001 0b010 0b011 C_UT ADC 6 0x105[2:0] 19 0b001 ADC ADC FD[3:1] 2 21 ADC 19. ADC 2 ADC Fast Magnitude on FD[3:1] Pins Nominal Input Magnitude Below FS (dB) Nominal Input Magnitude Uncertainty (dB) 000 <–24 Minimum to –18.07 001 –24 to –14.5 –30.14 to –12.04 010 –14.5 to –10 –18.07 to –8.52 011 –10 to –7 –12.04 to –6.02 100 –7 to –5 –8.52 to –4.08 101 –5 to –3.25 –6.02 to –2.5 110 –3.25 to –1.8 –4.08 to –1.16 111 –1.8 to 0 –2.5 to 0 0b010 FD[3:2] ADC LSB 21. 0b011 ) Coarse Upper Threshold Register 0x105[2:0] C_UT Is Active When Signal Magnitude Below FS Is Greater Than (dB) 000 <–24 001 –24 010 –14.5 011 –10 100 –7 101 –5 110 –3.25 111 –1.8 20 F_UT 0x106 0x107 20. ADC 13 ADC Fast Magnitude on FD[2:1] Pins Nominal Input Magnitude Below FS (dB) Nominal Input Magnitude Uncertainty (dB) 00 <–14.5 Minimum to –12.04 01 –14.5 to –7 –18.07 to –6.02 10 –7 to –3.25 –8.52 to –2.5 11 –3.25 to 0 –4.08 to 0 ADC ADC ADC dBFS 20 log(Threshold Magnitude/213) F_LT 0x108 0x109 13 OR ADC ADC ADC ADC 12 ADC ADC dBFS 20 log(Threshold Magnitude/213) 12 67 IG AD9640 DG 010 101 3 0x105 ADC ADC 0x10A ADC 0x10B 16 1 65,535 AD9640 ADC ADC 13 ADC ADC dBFS 20 log(Threshold Magnitude/213) 67 FINE UPPER THRESHOLD FINE LOWER THRESHOLD 06547-097 F_UT F_LT 67. F_UT F_LT AD9640 信号モニタ 信号モニタ・ブロックは、ADCによってデジタル値に変換され る信号に関する追加情報を出力します。信号モニタは、RMS入 力振幅、ピーク振幅、入力振幅が規定したスレッショルドを超 えたイベント数を計算します。これらの機能を組み合わせて使 用することで、信号波形特性を十分に把握でき、入力信号の ピーク／平均比や累積分布補関数（CCDF）曲線さえも計算で きます。この情報をもとにAGCループを駆動し、実信号が存在 する条件下でADCの入力範囲を最適化することも可能です。 モニタ周期タイマ値が1になると、この13ビットのピーク・レ ベル値が信号モニタ保持レジスタ（ユーザはアクセスできませ ん）に転送されます。このレジスタは、SPIポートから読み出 すか、またはSPORTシリアル・インターフェース経由で出力す ることができます。その後で、SMPRの値がモニタ周期タイマ に再ロードされ、カウントダウンが再開します。さらに、最初 の入力サンプルのレベルがピーク・レベル保持レジスタ値とし て更新され、上述のように比較・更新の手順が継続します。 SPIポートを使用するか、または信号モニタのSPORT出力を使 用して、アドレス0x116∼0x11Bの内部レジスタを読み出すこ とにより、信号をモニタした結果をAD9640から取得できます。 信号モニタ・コントロール・レジスタの 2 つの信号モニタ・ モード・ビットを使用して、SPIからアクセス可能な信号モニ タ・レジスタの出力データを設定します。両方のADCチャンネ ルで同じ信号モニタ・モード（アドレス0x112）に設定する必 要があります。SPIからアクセス可能な20ビットの信号モニタ 結果（SMR）出力レジスタが各ADCチャンネル用に別々に用 意されています。シリアル SPORT インターフェースを使用す れば、任意に組み合わせた信号モニタ機能を出力することも可 能です。これらの出力をイネーブルするときは、信号モニタ SPORT コントロール・レジスタのピーク検出出力イネーブ ル・ビット、 RMS/MS 振幅出力イネーブル・ビット、スレッ ショルド・クロス出力イネーブル・ビットを使用します。 図 68 に、ピーク検出器回路のブロック図を示します。 SMR レ ジスタには、ピーク検出器回路によって検出されたピークの絶 対レベルが格納されます。 信号のモニタ計測が行われるたびに、プログラマブル信号モニ タ周期レジスタ（SMPR）が計測の継続時間を制御します。ア ドレス0x113 、アドレス0x114 、アドレス0x115 の24 ビット信 号モニタ周期レジスタで、この期間を入力クロック・サイクル 数として設定します。128サンプルから1,678万（224）サンプル までの周期範囲で、このレジスタを設定できます。 ADCのDCオフセットがモニタされる信号よりも大幅に大きく なることがあるため（これは信号モニタ結果に悪影響を及ぼし ます）、パワー計測の前にDC オフセットのゼロ調整を行うDC 補正回路が信号モニタ・ブロックの一部として含まれていま す。 ピーク検出器モード 設定された期間（SMPRで設定）にわたって入力信号のレベル がモニタされ、ピーク検出値が得られます。この機能を有効に するには、信号モニタ・コントロール・レジスタの信号モニ タ・モード・ビットでロジック1 を設定するか、または信号モ ニタ SPORT コントロール・レジスタでピーク検出出力イネー ブル・ビットを設定します。このモードを有効にする前に、24 ビットSMPRの設定を行う必要があります。 このモードを有効にすると、SMPRの値がモニタ周期タイマに ロードされ、カウントダウンが開始します。入力信号の振幅が 内部ピーク・レベル保持レジスタ（ユーザはアクセスできませ ん）の値と比較され、2つのうち大きいほうが現在のピーク・ レベルとしてストアされます。ピーク・レベル保持レジスタの 初期値は、その時点のADC入力信号レベルになります。モニタ 周期タイマがカウント1に達するまで、この比較が継続します。 REV. B FROM MEMORY MAP SIGNAL MONITOR PERIOD REGISTER DOWN COUNTER IS COUNT = 1? LOAD CLEAR MAGNITUDE STORAGE REGISTER LOAD TO MEMORY SIGNAL MONITOR MAP/SPORT HOLDING REGISTER (SMR) LOAD COMPARE A>B 06547-044 FROM INPUT PORTS 図68. ADC入力ピーク検出器のブロック図 RMS/MS振幅モード このモードでは、設定された期間（ SMPR で設定）のあいだ、 入力信号の実効値（ RMS ）または平均 2 乗値（ MS ）振幅が （アキュムレータを加算していくことで）積分され、入力信号 のRMSまたはMS振幅が得られます。このモードを設定するに は、信号モニタ・コントロール・レジスタの信号モニタ・モー ド・ビットをロジック0に設定するか、または信号モニタ SPORTコントロール・レジスタでRMS/MS振幅出力イネーブ ル・ビットを設定します。このモードを有効にする前に、積分 の実行時間長を表す24ビットSMPRの設定を行う必要がありま す。 RMS/MS 振幅モードを有効にした後に、モニタ周期タイマに SMPRの値がロードされ、直ちにカウントダウンが開始します。 各入力サンプルは浮動小数点フォーマットに変換されて、2 乗 されます。その後に11ビットの固定小数点フォーマットに変換 され、24ビット・アキュムレータで加算されます。モニタ周期 タイマ値が1に達するまで、この積分が継続します。 モニタ周期タイマ値が1になると、アキュムレータ値の平方根 が計算され、フォーマットされた後に信号モニタ保持レジスタ に転送されます。このレジスタはSPIポートから読み出すか、 またはSPORTシリアル・ポート経由で出力することができま す。その後に、SMPRの値がモニタ周期タイマに再ロードされ、 カウントダウンが再開します。さらに、アキュムレータに最初 の入力サンプルの信号パワーが格納され、以後の入力サンプル 値が継続して累積加算されます。 ― 35/51 ― AD9640 図69に、RMS振幅モニタリング・ロジックを示します。 DOWN COUNTER IS COUNT = 1? LOAD CLEAR ACCUMULATOR LOAD SIGNAL MONITOR HOLDING REGISTER (SMR) TO MEMORY MAP/SPORT 06547-092 FROM INPUT PORTS RMS振幅モードのときは、信号モニタ結果（SMR）レジスタ の値が20ビットの固定小数点値になります。次の式を使用して、 レジスタの MAG 値から RMS 振幅を dBFS の単位に換算するこ とが可能です。信号モニタ周期（SMP）が2の累乗である場合 は、次式の第2項が0になります。 MAG SMP RMS Magnitude ＝20 log −10 log 220 2ceil[log 2 ( SMP )] IS COUNT = 1? FROM INPUT PORTS CLEAR A COMPARE A>B FROM MEMORY MAP COMPARE A>B TO LOAD MEMORY SIGNAL MONITOR MAP/SPORT HOLDING REGISTER (SMR) B UPPER THRESHOLD REGISTER 図70. ADC入力スレッショルド・クロスのブロック図 追加コントロール・ビット MS振幅モードでは、SMRの値が20ビットの固定小数点値にな ります。次の式を使用して、レジスタのMAG値からMS振幅を dBFSの単位に換算することが可能です。SMPが2の累乗である 場合は、次式の第2項が0になります。 信号モニタリング処理の柔軟性を高めるために、信号モニタ・ コントロール・レジスタには、信号モニタ・イネーブル・ビッ トと複素パワー計算モード・イネーブル・ビットの2 つのコン トロール・ビットが用意されています。 信号モニタ・イネーブル・ビット レジスタ 0x112 のビット 0 の信号モニタ・イネーブル・ビット MAG SMP −10 log 220 2ceil[log 2 ( SMP )] スレッショルド・クロス動作モード このスレッショルド・クロス動作モードのときは、設定された 期間（SMPRで設定）に入力信号のレベルがモニタされ、これ が設定されたプログラマブル・スレッショルド値を越えた回数 がカウントされます。このモードを設定するには、信号モニ タ・コントロール・レジスタの信号モニタ・モード・ビットを ロジック1x（xはドント・ケア・ビット）に設定するか、また は信号モニタ SPORT コントロール・レジスタのスレッショル ド・クロス出力イネーブル・ビットを設定します。このモード を有効にする前に、 24 ビット SMPR と、それぞれの入力の 13 ビット上限スレッショルド・レジスタを設定する必要がありま す。信号モニタリングとゲイン制御には、ともに同じ上限ス レッショルド・レジスタを使用します（「ADCのオーバーレン ジおよびゲイン制御」の項を参照）。 このモードに入ると、SMPRの値がモニタ周期タイマにロード され、カウントダウンが開始します。各入力クロック・サイク ルごとに入力信号のレベルが上限スレッショルド・レジスタ （設定済み）の値と比較されます。入力信号のレベルが上限ス レッショルド・レジスタ値よりも大きければ、内部カウント・ レジスタが1だけインクリメントします。 内部カウント・レジスタの初期値は0 に設定されます。この比 較と内部カウント・レジスタのインクリメントは、モニタ周期 タイマ値が1に達するまで続行されます。 は、信号モニタ・ブロックの動作をイネーブルします。アプリ ケーションによって信号モニタ機能が不要な場合は、消費電力 を節約するためにこのビットをクリア（デフォルト）してくだ さい。 複素パワー計算モード・イネーブル・ビット このビットを設定すると、チャンネルAが複素入力信号のIデー タをデジタル化し、チャンネル B が Q データをデジタル化する （またはその逆）とAD9640は想定します。このモードで得られ るパワーは、次の値に等しくなります。 I 2＋ Q 2 信号モニタ・モード・ビットを00に設定すると、この結果が信 号モニタDC値チャンネルAレジスタに格納されます。信号モニ タDC値チャンネルBレジスタは、チャンネルBの値の計算を続 行したままになります。 DC補正 ADCのDCオフセットが計測対象の信号よりも大幅に大きくな る場合があるため、パワー計測の前に DC オフセットをゼロ調 整するDC補正回路が内蔵されています。このDC補正回路はメ インの信号経路内に切り替えることも可能ですが、 GSM など のように大きいDC成分を含む時間変動信号をADCでデジタル 化する場合には、この方法は適切ではありません。 モニタ周期タイマ値が1 に達すると、内部カウント・レジスタ 値が信号モニタ保持レジスタに転送され、SPIポートを介して これを読み出すか、または SPORT シリアル・ポートを通して 出力できます。 REV. B DOWN COUNTER LOAD 図69. ADC入力RMS振幅モニタリングのブロック図 MS Magnitude＝10 log FROM MEMORY MAP SIGNAL MONITOR PERIOD REGISTER 06547-046 FROM MEMORY MAP SIGNAL MONITOR PERIOD REGISTER その後にSMPRレジスタの値がモニタ周期タイマに再ロードさ れ、カウントダウンが再開します。内部カウント・レジスタも 0 にクリアされます。図 70 に、スレッショルド・クロスのブ ロック図を示します。 SMR レジスタの値は、入力レベルがス レッショルド・レジスタ値よりも大きかったサンプルの数で す。 ― 36/51 ― AD9640 DC SPORT DC 125MSPS 0.15Hz 1.2kHz 0x10C [5:2] DC SPORT SMI SCLK SPORT SMI SDO SPORT SMI SDFS SPORT 3 SPORT SPORT DC 3 SMI SCLK f × CLK 2×π DC_Corr_BW ＝2 SMI SCLK −k−14 k k 0x10C 15 0 13 14 SMI SCLK [5:2] SPORT 1/2 1/4 1/8 SCLK SMI SCLK SMI SCLK 4 13 fCLK 3 ADC Hz ADC SPORT SMI SMI SCLK DC A DC 0x10C 0x10E B 0x110 0x10F ADC DC SMI SCLK 14 DC 0x10C SMI SDFS 6 DC SMI SDFS DC 1 DC SPORT A B DC 0x10C DC 0x10C 0 SMI SDO 1 SMI SDO SDFS DC SMI MSB 1 RMS/MS 71 RMS GATED, BASED ON CONTROL SMI SCLK SMI SDFS MSB RMS/MS CH A LSB 20 CYCLES 71. PK CH A 16 CYCLES SPORT THR CH A MSB 16 CYCLES RMS/MS CH B LSB 20 CYCLES PK CH B 16 CYCLES THR CH B RMS/MS CH A 06547-094 SMI SDO 16 CYCLES RMS/MS GATED, BASED ON CONTROL SMI SCLK SMI SDFS MSB RMS/MS CH A LSB 20 CYCLES 72. THR CH A 16 CYCLES SPORT MSB RMS/MS CH B LSB 20 CYCLES RMS/MS THR CH B 16 CYCLES RMS/MS CH A 06547-095 SMI SDO AD9640 BIST AD9640 PN 0x00E BIST 2 PN AD9640 BIST AD9640 BIST BIST 25 AD9640 ADC PN ADC BIST A 0x024 0x025 BIST 512 B BIST 1 2 PN 0x0D 4 PN A BIST AN-877 Interfacing to High Speed ADCs via SPI ADC SPI 5 AD9640 AD9640 SYNC SYNC ADC SYNC SYNC 8 SYNC 1 SYNC CMOS AD9640 SPI AD9640 SPI ADC SDIO AN-877 Interfacing to High Speed ADCs via SPI ADC MSB SPI SPI ADC SPI 3 SCLK/DFS SDIO/DCS CSB 22 SCLK/DFS ADC SDIO/DCS ADC 2 LSB MSB 877 ADCs via SPI SPI ANInterfacing to High Speed ADC 22 AD9640 CSB SPI SCLK CSB SDIO 22. Pin SPI FPGA SPI 1 AN-812 Microcontroller-Based Serial Port Interface Boot Circuit Function SCLK SCLK SDIO 2 SPI CSB SCLK SDIO ADC CSB SPI SCLK CSB 73 AD9640 8 CSB CSB SPI AVDD AD9640 CSB CSB SPI SPI 2 16 W0 W1 8 SDIO AD9640 SPI SPI SPI SDO/OEB SPI SDIO/DCS SCLK/DFS SMI SCLK/PDWN AN-877 Interfacing to High Speed ADCs via SPI ADC 25 SMI CMOS AVDD Feature Name Description 23. SDIO/DCS SCLK/DFS External Voltage Modes Allows user to set either power-down mode or standby mode. Clock Allows user to access the DCS via the SPI. Offset Allows user to digitally adjust the converter offset. Test I/O Allows user to set test modes to have known data on output bits. Output Mode Allows user to set up outputs. Output Phase Allows user to set the output clock polarity. Output Delay Allows user to vary the DCO delay. VREF Allows user to set the reference voltage. Configuration AVDD (default) Duty cycle stabilizer enabled. AGND Duty cycle stabilizer disabled. AVDD Twos complement enabled. AGND (default) Offset binary enabled. SMI SDO/OEB AVDD Outputs in high impedance. AGND (default) Outputs enabled. SMI SCLK/ PDWN AD9640 24. SPI CSB Pin SPI AVDD Chip in power-down or standby. AGND (default) Normal operation. tHIGH tDS tS tDH tCLK tH tLOW CSB SCLK DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 D2 D1 D0 DON’T CARE 06547-049 SDIO DON’T CARE DON’T CARE 73. AD9640 8 0x00 0x05 0x100 0x02 0x08 0xFF 0x11B 25 16 ID ADC • 0x25 • 4 0x08 16 0x18 VREF 0xC0 0 0 0 16 7 MSB 1 1 0x18 0xFF 0x01 16 6 1 7 1 2.0Vp-p AN-877 Interfacing to High Speed ADCs via SPI ADC 0x00 0xFF 0x100 0x11B SPI 25 0x05 A B 25 A 0 B 2 1 SPI A 0x18 0x13 0x05 25 25 AD9640 25. Addr (Hex) Bit 7 Register Name (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 LSB first Soft reset 1 1 Soft reset LSB first Bit 0 (LSB) Default Value Default Notes/ (Hex) Comments 0 0x18 The nibbles are mirrored so that LSB-first mode or MSB-first mode registers correctly, regardless of shift mode 0x11 Read only Read only Read only Speed grade ID used to differentiate devices Chip Configuration Registers 0x00 SPI Port Configuration (Global) 0x01 Chip ID (Global) 0x02 Chip Grade (Global) 0 8-bit Chip ID[7:0] (AD9640 = 0x11) (default) Open Open Speed grade ID 00 = 150 MSPS 01 = 125 MSPS 10 = 105 MSPS 11 = 80 MSPS Open Open Open Open Channel Index and Transfer Registers 0x05 Channel Index Open Open Open Open Open Open Data Channel B (default) Data 0x03 Channel A (default) Bits are set to determine which device on the chip receives the next write command; applies to local registers 0xFF Device Update Open Open Open Open Open Open Open Transfer 0x00 Synchronously transfers data from the master shift register to the slave Determines various generic modes of chip operation ADC Functions 0x08 Power Modes Open Open External Open powerdown pin function (global) 0 = pdwn 1 = stndby Open Open Internal power0x00 down mode (local) 00 = normal operation 01 = full power-down 10 = standby 11 = normal operation 0x09 Global Clock (Global) Open Open Open Open Open Open Open 0x0B Clock Divide (Global) Open Open Open Open Open 0x0D Test Mode (Local) Open Open Reset PN Reset long PN gen short gen Open Duty 0x01 cycle stabilizer (default) Clock divide ratio 000 = divide by 1 001 = divide by 2 010 = divide by 3 011 = divide by 4 100 = divide by 5 101 = divide by 6 110 = divide by 7 111 = divide by 8 0x00 Clock divide values other than 000 automatically cause the duty cycle stabilizer to become active Output test mode 0x00 000 = off (default) 001 = midscale short 010 = positive FS 011 = negative FS 100 = alternating checker board 101 = PN long sequence 110 = PN short sequence 111 = one/zero word toggle When set, the test data is placed on the output pins in place of normal data AD9640 Addr (Hex) Bit 7 Register Name (MSB) 0x0E BIST Enable (Local) 0x10 Bit 1 Open Reset BIST Open sequence BIST enable Bit 3 Bit 2 Default Value (Hex) Default Notes/ Comments Bit 6 Bit 5 Open Open Open Open Offset Adjust (Local) Open Open 0x14 Output Mode Drive strength 0 V to 3.3 V CMOS or ANSI LVDS: 1 V to 1.8 V CMOS or reduced: LVDS (global) Output Open Output type enable 0= bar CMOS (local) 1= LVDS (global) Open Output invert (local) 0x16 Clock Phase Control (Global) Invert DCO clock Open Open Open Open Input clock divider phase adjust 0x00 000 = no delay 001 = 1 input clock cycle 010 = 2 input clock cycles 011 = 3 input clock cycles 100 = 4 input clock cycles 101 = 5 input clock cycles 110 = 6 input clock cycles 0x17 DCO Output Open Delay (Global) Open Open 0x18 VREF Select (Global) 0x24 BIST Signature LSB (Local) BIST signature[7:0] 0x00 Read only 0x25 BIST Signature MSB (Local) BIST signature[15:8] 0x00 Read only Reference voltage selection 00 = 1.25 V p-p 01 = 1.5 V p-p 10 = 1.75 V p-p 11 = 2.0 V p-p (default) Bit 4 Bit 0 (LSB) Offset adjust in LSBs from +31 to (twos complement format) 32 0x00 00 = offset binary 0x00 01 = twos complement 01 = gray code 11 = offset binary (local) DCO clock delay (delay = 2500 ps register value/31) 00000 = 0 ps 00001 = 81 ps 00010 = 161 ps … 11110 = 2419 ps 11111 = 2500 ps Open Open Open Open 0x00 Open Open Sync Control (Global) SM sync enable 0x104 Fast Detect Open Control (Local) 0x106 Fine Upper Threshold Register 0 (Local) 0xC0 0x107 Fine Upper Threshold Register 1 (Local) 0x108 Fine Lower Threshold Register 0 (Local) 0x109 Fine Lower Threshold Register 1 (Local) Open Open Open Open Clock Clock divider next divider sync only sync enable Master sync enable 0x00 Open Open Open Fast Detect Mode Select[2:0] Fast detect enable 0x00 Fine Upper Threshold[7:0] Open Open Open Open Open Fine Upper Threshold[12:8] 0x00 0x00 Fine Lower Threshold[7:0] 0x00 Open 0x00 Fine Lower Threshold[12:8] Allows selection of clock delays into the input clock divider 0x00 Digital Feature Control 0x100 Configures the outputs and the format of the data AD9640 Default Value (Hex) Addr (Hex) Bit 7 Register Name (MSB) 0x10C Signal Monitor Open DC Correction Control (Global) 0x10D Signal Monitor DC Value Channel A Register 0 (Global) 0x10E Signal Monitor Open DC Value Channel A Register 1 (Global) 0x10F Signal Monitor DC Value Channel B Register 0 (Global) 0x110 Signal Monitor Open DC Value Channel B Register 1 (Global) Open 0x111 Signal Monitor Open SPORT Control (Global) RMS/MS magnitude output enable 0x112 Signal Monitor Complex Open power Control calculation (Global) mode enable 0x113 Signal Monitor Period Register 0 (Global) Signal Monitor Period[7:0] 0x40 In ADC clock cycles 0x114 Signal Monitor Period Register 1 (Global) Signal Monitor Period[15:8] 0x00 In ADC clock cycles 0x115 Signal Monitor Period Register 2 (Global) Signal Monitor Period[23:16] 0x00 In ADC clock cycles 0x116 Signal Monitor Result Channel A Register 0 (Global) Signal Monitor Result Channel A[7:0] Read only 0x117 Signal Monitor Result Channel A Register 1 (Global) Signal Monitor Result Channel A[15:8] Read only 0x118 Signal Monitor Result Channel A Register 2 (Global) 0x119 Signal Monitor Result Channel B Register 0 (Global) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 DC DC Correction Bandwidth[3:0] correction freeze Bit 1 Bit 0 (LSB) DC correction for signal path enable DC 0x00 correction for SM enable DC Value Channel A[7:0] Open Read only DC Value Channel A[13:8] Read only DC Value Channel B[7:0] Open Open Read only DC Value Channel B[13:8] Peak power output enable Threshold crossing output enable SPORT SMI CLK divide 00 = undefined 01 = divide by 2 10 = divide by 4 11 = divide by 8 Open Open MS mode 0 = rms 1 = ms Open Open Default Notes/ Comments SPORT SMI SCLK sleep Read only Signal 0x04 monitor SPORT output enable Signal monitor mode Signal 0x00 00 = RMS/MS Magnitude monitor 01 = peak power enable 1x = threshold count Signal Monitor Value Channel A[19:16] Signal Monitor Result Channel B[7:0] Read only Read only AD9640 Addr (Hex) Bit 7 Register Name (MSB) 0x11A Signal Monitor Result Channel B Register 1 (Global) 0x11B Signal Monitor Open Result Channel B Register 2 (Global) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 (LSB) Default Value Default Notes/ (Hex) Comments Signal Monitor Result Channel B[15:8] Open Open Open Read only Signal Monitor Result Channel B [19:16] Read only 0x106 0xFF AN-877 Interfacing to High Speed ADCs via SPI ADC 0x107 0x00 SPI 0x100 7 7 0x106 [7:0] 0x107 [7:5] 0x107 [4:0] [7:0] [12:8] 13 SYNC 7 ADC 13 ADC F_UT 0 0x108 [6:3] 0x109 2 0x100[0] 0x100[1] 2 0x108 [7:0] 0x109 [7:5] 0x109 [4:0] [7:0] [12:8] 0x100[1] 13 ADC ADC F_LT 1 1 1 0 13 DC 0x10C 7 0 0 0x104 6 DC DC DC [5:2] DC [7:4] DC [3:1] 4 17 26 0 LVDS 1 AD9640 26. DC 5 5 DC Correction Control Register 0x10C[5:2] Bandwidth (Hz) 0000 1218.56 0001 609.28 0010 304.64 0011 152.32 0100 76.16 0101 38.08 0110 19.04 0111 9.52 1000 4.76 1001 2.38 1010 1.19 1011 0.60 1100 0.30 1101 0.15 1110 0.15 1111 13 4 4 SPORT 13 [3:2] SPORT SMI SCLK 0x11 8 1 SPORT SMI SCLK 1 SMI SCLK 0 0 SPORT SPORT 0x112 7 I Q DC I 2＋ Q 2 DC DC 0 SM DC 0 [6:4] 3 3 DC RMS/MS RMS 3 DC DC DC DC 0x10E A 0x10D 0x10D [7:0] A DC [7:0] 0x10E [7:0] A DC [13:8] A B 0x10F [7:0] 0x110 [2:1] 2 1 2 1 0x00 0x10F B DC [13:8] B SPORT [7:0] [7:0] 0x114 [7:0] [15:8] 0x115 [7:0] [23:16] 64 0x40 7 128 128 RMS MS 0x115 0x113 24 0x111 6 RMS/MS 0x11B RMS/MS 0x01 0x10 0x11 0x113 DC SPORT 0x116 B DC [7:0] [7:0] 20 MS 0 0 DC DC 0x110 SPORT SMI SCLK 0x10 4 0x01 2 0.15 1 1 SPORT 0x80 AD9640 A 0x116 0x118 0x116 B 0x119 0x11B [7:0] A[7:0] 0x119 [7:0] 0x11A [7:0] B[7:0] 0x117 [7:0] A[15:8] B[15:8] 0x118 [7:4] 0x11B [7:4] 0x118 A[19:16] 20 [3:0] 0x11B B[19:16] 20 [3:0] A 0x112[2:1] B 0x112[2:1] AD9640 AD9640 ADC AD9640 2 1.8V AVDD 1 1 DVDD DRVDD AVDD ADC 1 ADC DVDD AN-772 A Design and Manufacturing Guide for the Lead Frame Chip Scale Package (LFCSP) AD9640 CML 1 CML 47 0.1µF RBIAS AD9640 RBIAS 10kΩ ADC 1 LVDS AD9640 CMOS LVDS LVDS CMOS SPI 100Ω AD9640 LVDS DRVDD DRVDD ESR 1.0µF ESR 0.1µF VREF VREF AD9640 DRVDD SPI DRVDD AD9640 OEB SPI OEB LVDS SPI SDIO SCLK CSB ADC SPI ADC AGND AD9640 0 AD9640 AD9640 0.60 MAX 9.00 BSC SQ 0.60 MAX 64 1 49 48 PIN 1 INDICATOR PIN 1 INDICATOR 0.50 BSC 8.75 BSC SQ 0.50 0.40 0.30 1.00 0.85 0.80 16 17 33 32 0.25 MIN 7.50 REF 0.80 MAX 0.65 TYP 12° MAX FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 0.05 MAX 0.02 NOM 0.30 0.23 0.18 SEATING PLANE 7.25 7.10 SQ 6.95 EXPOSED PAD (BOTTOM VIEW) 0.20 REF 080108-C TOP VIEW COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4 74. 64 LFCSP_VQ 9mm 9mm CP-64-3 mm 0.60 MAX 9.00 BSC SQ 0.60 MAX 64 1 49 PIN 1 INDICATOR 48 PIN 1 INDICATOR 0.50 BSC 8.75 BSC SQ 0.50 0.40 0.30 1.00 0.85 0.80 16 17 33 32 0.25 MIN 7.50 REF 0.80 MAX 0.65 TYP 12° MAX FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 0.05 MAX 0.02 NOM 0.30 0.23 0.18 SEATING PLANE 7.65 7.50 SQ 7.35 EXPOSED PAD (BOTTOM VIEW) 0.20 REF 041509-A TOP VIEW COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4 75. 64 LFCSP_VQ 9mm 9mm CP-64-6 mm Model Temperature Range Package Description Package Option 1, 2 AD9640ABCPZ-150 –40 to +85 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] CP-64-6 AD9640ABCPZ-1251, 2 –40 to +85 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] CP-64-6 1, 2 AD9640ABCPZ-105 –40 to +85 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] CP-64-6 AD9640ABCPZ-801, 2 –40 to +85 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] CP-64-6 AD9640ABCPZRL7-80 –40 to +85 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] CP-64-6 AD9640BCPZ-1501 –40 to +85 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] CP-64-3 1 AD9640BCPZ-125 –40 to +85 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] CP-64-3 AD9640BCPZ-1051 –40 to +85 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] CP-64-3 –40 to +85 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] CP-64-3 AD9640BCPZ-80 2 1 AD9640-150EBZ1 Evaluation Board AD9640-125EBZ1 Evaluation Board AD9640-105EBZ1 Evaluation Board AD9640-80EBZ 1 1, 2 1 Evaluation Board Z RoHS PCN 09_0156 D06547-0-12/09(B)-J AD9640