2.5∼5.5V 単電源動作の非常に高速な レール to レール TTL/CMOS コンパレータ ADCMP600/ADCMP601/ADCMP602 特長 機能ブロック図 VCC = 2.5 V∼5.5 V でレール to レールをフル規定 入力コモン・モード電圧: −0.2 V∼VCC + 0.2 V 低グリッチの CMOS/TTL 互換出力ステージ 伝搬遅延: 3.5 ns 3.3 V で 10 mW シャットダウン・ピンを装備 1 本のピンでヒステリシスとラッチを制御 電源除去比: 50 dB 以上 MAX999 の機能強化置換品 動作温度範囲: −40°C∼+125°C NONINVERTING INPUT LE/HYS (EXCEPT ADCMP600) Q OUTPUT SDN (ADCMP602 ONLY) 05914-001 INVERTING INPUT ADCMP600/ ADCMP601/ ADCMP602 図 1. アプリケーション 高速計装機器 クロックとデータの信号再生 ロジック・レベルのシフトまたは変換 パルス分光学 高速ライン・レシーバ スレッショールド検出 ピークおよびゼロ交差検出器 高速トリガー回路 パルス幅変調器 電流/電圧制御発振器 自動テスト装置(ATE) 概要 ADCMP600、ADCMP601、ADCMP602 は、アナログ・デ バイセズの独自なプロセスである XFCB2 で製造された非 常に高速なコンパレータです。これらのコンパレータは、 非常に融通性があり、使い易くデザインされています。 VEE - 0.5 V∼VCC + 0.2 V の入力範囲、低ノイズ、 TTL/CMOS 互換の出力ドライバ、調整可能なヒステリシ スおよび/またはシャットダウン入力付きのラッチ入力な どの特長を持っています。 このデバイスは、電源電流 3 mA (typ)で 10 mV オーバー ドライブに対して 5 ns の伝搬遅延を持っています。 柔軟な電源方式を採用しているため、これらのデバイス は+2.5 V の単電源では-0.5 V∼+2.8 V の入力信号レンジで、 +5.5 V までの正電源では-0.5 V∼+5.8 V の入力信号レンジ で、それぞれ動作することができます。ADCMP602 では 入力電源と出力電源を別にすることができ、電源シーケ Rev. 0 ンスの制約がないため、広い入力信号範囲をサポートす ると同時に、出力振幅の独立な制御と省電力が可能です。 TTL/CMOS 互換出力ステージは、フル・タイミング仕様 で最大 5 pF を駆動し、容量増加に比例して性能低下する ようにデザインされています。コンパレータ入力ステー ジでは、大きな入力オーバードライブに対して強力な保 護機能を提供し、有効な入力信号レンジを超えても出力 は位相反転しません。ユニークな 1 本のピンによる制御 オプションとして、ラッチ機能とプログラマブルなヒス テリシス機能も提供しています。 ADCMP600 は 5 ピンの SC70 と SOT-23 パッケージを、 ADCMP601 は 6 ピンの SC70 パッケージを、ADCMP602 は 8 ピンの MSOP パッケージを、それぞれ採用していま す。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2006 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 ADCMP600/ADCMP601/ADCMP602 目次 特長 .......................................................................................... 1 アプリケーション情報 ........................................................ 10 アプリケーション ................................................................... 1 電源/グラウンドのレイアウトとバイパス .................... 10 機能ブロック図....................................................................... 1 TTL/CMOS 互換の出力ステージ .................................... 10 概要 .......................................................................................... 1 ラッチ機能のイネーブル/ディスエーブル .................... 10 目次 .......................................................................................... 2 性能の最適化 .................................................................... 11 改訂履歴 .................................................................................. 2 コンパレータ伝搬遅延の分散 ......................................... 11 仕様 .......................................................................................... 3 コンパレータのヒステリシス ......................................... 11 電気的特性 ........................................................................... 3 クロスオーバー・バイアス・ポイント ......................... 12 タイミング情報....................................................................... 5 最小入力スルーレート条件 ............................................. 12 絶対最大定格........................................................................... 6 代表的なアプリケーション回路......................................... 13 熱抵抗 ................................................................................... 6 外形寸法 ................................................................................ 14 ESD の注意 .......................................................................... 6 オーダー・ガイド............................................................. 14 ピン配置およびピン機能説明 ............................................... 7 代表的な性能特性 ................................................................... 8 改訂履歴 10/06—Revision 0: Initial Version Rev. 0 − 2/14 − ADCMP600/ADCMP601/ADCMP602 仕様 電気的特性 特に指定がない限り、VCCI = VCCO = 2.5 V、TA = 25°C。 表 1. Parameter DC INPUT CHARACTERISTICS Voltage Range Common-Mode Range Differential Voltage Offset Voltage Bias Current Offset Current Capacitance Resistance, Differential Mode Resistance, Common Mode Active Gain Common-Mode Rejection Ratio Hysteresis (ADCMP600) Hysteresis (ADCMP601/ADCMP602) LATCH ENABLE PIN CHARACTERISTICS (ADCMP601/ADCMP602 Only) VIH VIL IIH IOL HYSTERESIS MODE AND TIMING (ADCMP601/ADCMP602 Only) Hysteresis Mode Bias Voltage Resistor Value Hysteresis Current Latch Setup Time Latch Hold Time Latch-to-Output Delay Latch Minimum Pulse Width SHUTDOWN PIN CHARACTERISTICS (ADCMP602 Only) VIH VIL IIH IOL Sleep Time Wake-Up Time DC OUTPUT CHARACTERISTICS Output Voltage High Level Output Voltage Low Level Output Voltage High Level at −40°C Output Voltage Low Level at− 40°C Rev. 0 Symbol Conditions Min VP, VN VCC = 2.5 V to 5.5 V VCC = 2.5 V to 5.5 V VCC = 2.5 V to 5.5 V −0.5 −0.2 VOS IP, IN −5.0 −5.0 −2.0 CP, CN AV CMRR −0.1 V to VCC −0.5 V to VCC + 0.5 V 200 100 VCCI = 2.5 V, VCCO = 2.5 V, VCM = −0.2 V to +2.7 V VCCI = 2.5 V, VCCO = 5.5 V 50 tSD tH VOH VOL VOH VOL Unit VCC + 0.2 VCC + 0.2 VCC + 0.8 +5.0 +5.0 +2.0 V V V mV µA µA pF kΩ kΩ dB dB 1 700 350 85 dB mV mV 2 0.1 Hysteresis is shut off Latch mode guaranteed VIH = VCC VIL = 0.4 V 2.0 −0.2 −6 −0.1 Current −1 µA Hysteresis = 120 mV Hysteresis = 120 mV VOD = 50 mV VOD = 50 mV VOD = 50 mV VOD = 50 mV 1.145 65 −18 Comparator is operating Shutdown guaranteed VIH = VCC VIL = 0 V ICCO < 500 µA VOD = 100 mV, output valid VCCO = 2.5 V to 5.5 V IOH = 8 mA, VCCO = 2.5 V IOL = 8 mA, VCCO = 2.5 V IOH = 6 mA, VCCO = 2.5 V IOL = 6 mA, VCCO = 2.5 V 2.0 −0.2 −6 − 3/14 − ±2 ±2 Max 50 RHYS = ∞ tS tH tPLOH, tPLOL tPL Typ +0.4 1.25 80 −12 −2 2.6 27 21 +0.4 VCC +0.8 +6 +0.1 V V µA mA 1.35 120 −7 V kΩ µA ns ns ns ns VCCO +0.6 6 V V µA µA ns ns −100 20 50 VCC − 0.4 0.4 VCC − 0.4 0.4 V V V V ADCMP600/ADCMP601/ADCMP602 Parameter AC PERFORMANCE1 Rise Time /Fall Time Propagation Delay Symbol Conditions tR tF 10% to 90%, VCCO = 2.5 V 10% to 90%, VCCO = 5.5 V VOD = 50 mV, VCCO = 2.5 V VOD = 50 mV, VCCO = 5.5 V VOD = 10 mV, VCCO = 2.5 V VCCO = 2.5 V to 5.5 V VOD = 50 mV 10 mV < VOD < 125 mV −0.2 V < VCM < VCCI + 2 V VOD = 50 mV VCCI = VCCO = 2.5 V PWOUT = 90% of PWIN VCCI = VCCO = 5.5 V PWOUT = 90% of PWIN tPD Propagation Delay Skew—Rising to Falling Transition Overdrive Dispersion Common-Mode Dispersion Minimum Pulse Width POWER SUPPLY Input Supply Voltage Range Output Supply Voltage Range Positive Supply Differential PWMIN VCCI VCCO VCCI − VCCO Min Typ Max Unit 2.2 4 3.5 4.3 5 500 ns ns ns ns ns ps 1.2 200 ns ps 3 ns 4.5 ns Operating 2.5 2.5 −3.0 5.5 5.5 +3.0 V V V Nonoperating −5.5 +5.5 V 3 3.5 0.9 1.2 1.45 2.1 7 20 3.5 4.0 1.4 2.0 3.0 3.5 9 23 mA 240 400 mA mA mA mA mW mW dB µA 30 µA (ADCMP602 Only) Positive Supply Current (ADCMP600/ADCMP601) Input Section Supply Current (ADCMP602 Only) Output Section Supply Current (ADCMP602 Only) Power Dissipation Power Supply Rejection Ratio Shutdown Mode ICCI (ADCMP602 Only) Shutdown Mode ICCO (ADCMP602 Only) 1 VCCI − VCCO IVCC IVCCI IVCCO PD PD PSRR VCC = 2.5 V VCC = 5.5 V VCCI = 2.5 V VCCI = 5.5 V VCCO = 2.5 V VCCO = 5.5 V VCC = 2.5 V VCC = 5.5 V VCCI = 2.5 V to 5 V VCC = 2.5 V −50 VCC =2.5 V 特に指定のない限り、VCM = 0 V、CL = 5 pF、VCCI = VCCO =2.5 V、50 MHz の VIN = 100 mV 方形波入力。 Rev. 0 − 4/14 − ADCMP600/ADCMP601/ADCMP602 タイミング情報 図 2 に、ADCMP600/ADCMP601/ADCMP602 のラッチ・タイミング関係を示します。表 2 に、図 2 に示す用語の定義を示し ます。 1.1V LATCH ENABLE tS tPL tH DIFFERENTIAL INPUT VOLTAGE VIN VN ± VOS VOD tPDL tPLOH Q OUTPUT tF 05914-025 50% 図 2.システム・タイミング図 表 2.タイミング説明 Symbol tPDH Timing Input to output high delay tPDL Input to output low delay tPLOH Latch enable to output high delay tPLOL Latch enable to output low delay tH Minimum hold time tPL tS Minimum latch enable pulse width Minimum setup time tR Output rise time tF Output fall time VOD Voltage overdrive Rev. 0 Description Propagation delay measured from the time the input signal crosses the reference (± the input offset voltage) to the 50% point of an output low-to-high transition. Propagation delay measured from the time the input signal crosses the reference (± the input offset voltage) to the 50% point of an output high-to-low transition. Propagation delay measured from the 50% point of the latch enable signal low-to-high transition to the 50% point of an output low-to-high transition. Propagation delay measured from the 50% point of the latch enable signal low-to-high transition to the 50% point of an output high-to-low transition. Minimum time after the negative transition of the latch enable signal that the input signal must remain unchanged to be acquired and held at the outputs. Minimum time that the latch enable signal must be high to acquire an input signal change. Minimum time before the negative transition of the latch enable signal occurs that an input signal change must be present to be acquired and held at the outputs. Amount of time required to transition from a low to a high output as measured at the 20% and 80% points. Amount of time required to transition from a high to a low output as measured at the 20% and 80% points. Difference between the input voltages VA and VB. − 5/14 − ADCMP600/ADCMP601/ADCMP602 絶対最大定格 上記の絶対最大定格を超えるストレスを加えるとデバイ スに恒久的な損傷を与えることがあります。この規定は ストレス定格の規定のみを目的とするものであり、この 仕様の動作のセクションに記載する規定値以上でのデバ イス動作を定めたものではありません。デバイスを長時 間絶対最大定格状態に置くとデバイスの信頼性に影響を 与えます。 表 3. Parameter Supply Voltages Input Supply Voltage (VCCI to GND) Output Supply Voltage (VCCO to GND) Positive Supply Differential (VCCI − VCCO) Input Voltages Input Voltage Differential Input Voltage Maximum Input/Output Current Shutdown Control Pin Applied Voltage (HYS to GND) Maximum Input/Output Current Latch/Hysteresis Control Pin Applied Voltage (HYS to GND) Maximum Input/Output Current Output Current Temperature Operating Temperature, Ambient Operating Temperature, Junction Storage Temperature Range Rev. 0 Rating −0.5 V to +6.0 V −0.5 V to +6.0 V −6.0 V to +6.0 V 熱抵抗 −0.5 V to VCCI + 0.5 V ±(VCCI + 0.5 V) ±50 mA θJA はワーストケース条件で規定。すなわち表面実装パッ ケージの場合、デバイスを回路ボードにハンダ付けした 状態で規定。 表 4.熱抵抗 −0.5 V to VCCO + 0.5 V ±50 mA −0.5 V to VCCO + 0.5 V ±50 mA ±50 mA −40°C to +125°C 150°C −65°C to +150°C Package Type ADCMP600 SC70 5-Lead ADCMP600 SOT-23 5-Lead ADCMP601 SC70 6-Lead ADCMP602 MSOP 5-Lead 1 θJA1 426 302 426 130 Unit °C/W °C/W °C/W °C/W 自然空冷で測定。 ESD の注意 ESD（静電放電）の影響を受けやすいデバイ スです。電荷を帯びたデバイスや回路ボード は、検知されないまま放電することがありま す。本製品は当社独自の特許技術である ESD 保護回路を内蔵してはいますが、デバイスが 高エネルギーの静電放電を被った場合、損傷 を生じる可能性があります。したがって、性 能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めし ます。 − 6/14 − ADCMP600/ADCMP601/ADCMP602 ADCMP600 4 VN 6 VCCI /VCCO 5 LE/HYS VCCI 1 ADCMP601 VEE 2 TOP VIEW (Not to Scale) VP 3 Q 1 VCCI /VCCO 図 3.ADCMP600 のピン配置 TOP VIEW (Not to Scale) VP 3 4 VN VP 2 05914-003 VEE 2 5 05914-002 Q 1 図 4.ADCMP601 のピン配置 VN 3 SDN 4 8 ADCMP602 VCCO 7 TOP VIEW (Not to Scale) Q 6 VEE 5 LE/HYS 05914-004 ピン配置およびピン機能説明 図 5.ADCMP602 のピン配置 表 5.ADCMP600 (SOT-23-5 と SC70-5)のピン機能説明 ピン番号 1 2 3 4 5 記号 Q VEE VP VN VCCI/VCCO 説明 非反転出力。非反転入力 VP のアナログ電圧が反転入力 VN のアナログ電圧より大きい場 合、Q はハイ・レベル。 負電源電圧 非反転アナログ入力。 反転アナログ入力。 入力セクションの電源/出力セクションの電源。共用ピン。 表 6.ADCMP601 (SC70-6)のピン機能説明 ピン番号 記号 説明 1 Q 非反転出力。コンパレータが比較モードで、かつ非反転入力 VP のアナログ電圧が反転入力 VIN のアナログ電圧より大きい場合、Qはハイ・レベル。 2 VEE 負電源電圧 3 VP 非反転アナログ入力。 4 VN 反転アナログ入力。 5 LE/HYS ラッチ/ヒステリシス制御。抵抗によるバイアスまたは電流でヒステリシスを調整します。 ラッチのときは、ロー・レベルにします。 6 VCCI/VCCO 入力セクションの電源/出力セクションの電源。共用ピン。 表 7.ADCMP602 (MSOP-8)のピン機能説明 ピン番号 1 2 3 4 5 記号 VCCI VP VN SDN LE/HYS 6 7 VEE Q 8 VCCO Rev. 0 説明 入力セクションの電源。 非反転アナログ入力。 反転アナログ入力。 シャットダウン。このピンをロー・レベルにすると、デバイスがシャットダウンします。 ラッチ/ヒステリシス制御。抵抗によるバイアスまたは電流でヒステリシスを調整します。ラ ッチのときは、ロー・レベルにします。 負電源電圧 非反転出力。コンパレータが比較モードで、かつ非反転入力 VP のアナログ電圧が反転入力 VIN のアナログ電圧より大きい場合、Qはハイ・レベル。 出力セクションの電源。 − 7/14 − ADCMP600/ADCMP601/ADCMP602 代表的な性能特性 特に指定がない限り、VCCI = VCCO = 2.5 V、TA = 25°C。 800 20 600 15 IOL VS VOL IOH VS VOH VCC = 5.5V VCC = 2.5V 10 0 –200 5 0 –5 –400 –10 –600 –15 –800 –1 0 1 2 3 4 LE/HYS (V) 5 6 –20 –1.0 –0.6 –0.2 0.2 7 VCC = 2.5V VCC = 5.5V 1.8 2.2 2.6 3.0 3.4 200 50 HYSTERESIS (mV) 0 –50 VCC = 5.5V 150 100 50 –100 05914-027 VCC = 2.5V –150 –1 0 1 2 3 4 5 6 05914-008 CURRENT (µA) 1.4 250 100 0 7 50 SHUTDOWN PIN VOLTAGE (V) 図 7.SDN ピンの I/V 特性 150 250 350 450 HYSTERESIS RESISTOR (kΩ) 550 650 図 10.ヒステリシス対 RHYS 制御抵抗 450 VCC = 2.5V 400 15 350 HYSTERESIS (mV) 10 5 0 –5 IB @ +125°C –10 IB @ –40°C 0 0.5 1.0 1.5 2.0 2.5 COMMON-MODE VOLTAGE (V) LOT 2 200 150 50 05914-005 –15 –0.5 250 100 IB @ +25°C –20 –1.0 LOT 1 300 3.0 0 3.5 05914-026 IB (µA) 1.0 図 9.VOH/VOL 対電流負荷 150 0 –5 –10 –15 PIN CURRENT (µA) 図 11.ヒステリシス対ピン電流 図 8.入力バイアス電流対入力コモン・モード Rev. 0 0.6 VOUT (V) 図 6.LE/HYS ピンの I/V 特性 20 09514-011 LOAD CURRENT (mA) 200 05914-007 CURRENT (µA) 400 − 8/14 − –20 ADCMP600/ADCMP601/ADCMP602 4.8 4.4 4.2 4.0 3.8 3.6 3.4 3.0 05914-009 3.2 05914-012 PROPAGATION DELAY (ns) 4.6 0 10 20 30 40 50 60 70 80 1.00V/DIV 90 100 110 120 130 140 M4.00ns OVERDRIVE (mV) 図 12.伝搬遅延対入力オーバードライブ、VCC = 2.5 V 図 15.50 MHz 出力波形、VCC = 5.5 V 4.0 PROPAGATION DELAY (ns) VCM AT VCC = 2.5V 3.8 3.6 RISE 3.4 FALL 0 0.6 1.2 1.8 2.4 05914-013 3.0 –0.6 05914-028 3.2 3.0 COMMON-MODE VOLTAGE (V) 500mV/DIV 図 13.伝搬遅延対入力コモン・モード電圧、VCC = 2.5 V 5.0 PROPAGATION DELAY (ns) 4.8 4.6 4.4 4.2 4.0 RISE 3.8 3.6 FALL 05914-029 3.4 3.2 3.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5 6.0 VCCO (V) 図 14.伝搬遅延対 VCCO Rev. 0 M4.00ns 図 16.50 MHz 出力波形、2.5 V − 9/14 − ADCMP600/ADCMP601/ADCMP602 アプリケーション情報 ADCMP600/ADCMP601/ADCMP602 コンパレータは非常に 高速なデバイスです。このデバイスでは、出力ステージは 低ノイズですが、規定の性能を実現するためには適切な高 速デザイン技術を使うことが不可欠です。コンパレータは 補償を行っていないアンプであるため、任意の位相の帰還 があると、発振または不要なヒステリシスが発生すること があります。非常に重要なことは、低インピーダンスの電 源プレーンを使うことです。特に出力電源プレーン(VCCO) とグラウンド・プレーン(GND)が重要です。個々の電源プ レーンには、多層ボードの一部を使うことが推奨されます。 スイッチング電流に対して低いインダクタンスのリター ン・パスを用意すると、アプリケーションで可能な最適性 能が得られます。 入力電源と出力電源を適切にバイパスすることも重要で す。複数の高品質 0.01 µF のバイパス・コンデンサを VCCI と VCCO の各電源ピンのできるだけ近くに接続して、十分 な数のビアを使って GND プレーンへ接続する必要があり ます。これらの内の少なくとも 1 つは出力電流のリター ン・パスを短くするように配置して、電流がグラウンド から VCC ピンへ戻るようにする必要があります。高周波 バイパス・コンデンサは、インダクタンスと ESR が最小 であるものを注意深く選択する必要があります。寄生レ イアウト・インダクタンスも厳しく制御して、高周波で のバイパス効果を大きくする必要があります。 パッケージで許容できる場合で、かつ入力電源と出力電 源が別々に接続されている場合は(VCCI ≠ VCCO)、これらの 各電源を別々に GND プレーンへ確実にバイパスしてく ださい。これらの電源の間にはバイパス・コンデンサを 絶対に接続しないでください。回路ボード・レイアウト が 2 つの電源間の結合を小さくするようにデザインされ ていて、各電源とグラウンド・プレーンとの間にバイパ ス容量を追加できるようにしてある場合は、GND プレー ンにより、VCCI プレーンと VCCO プレーンを分離すること が推奨されます。これにより、入力/出力電源を分離した ときの性能が向上します。入力電源と出力電源が単電源 動作用に接続されている場合は(VCCI = VCCO)、2 つの電源 間の結合を避けることはできませんが、ボード上の配置 を注意深く行うと、入力から出力リターン電流を遠ざけ ることに役立ちます。 TTL/CMOS 互換の出力ステージ 規定の伝搬遅延性能は、寄生容量負荷を最小規定値以下 にしたときにのみ実現されます。デバイス出力は、1 個 のショットキ TTL 負荷または 3 個のローパワー・ショッ トキ TTL 負荷または同等を直接駆動するようにデザイン されています。大きなファンアウト、バス、または伝送 線の場合には、適切なバッファを使用して、コンパレー タの優れた速度と安定性を維持してください。 定格 5 pF の負荷容量では、VCC = 2.5 V の場合でもデバイ スの総合伝搬遅延の半分以上が出力ステージのスルー・ タイムです。このため、総合伝搬遅延は VCCO の減少とと Rev. 0 − 10/14 − もに減少するので、遅延分散が大きくなると、電源で不 安定性が現れます。 この遅延は使用中の電源の 50%ポイントで測定されるた め、最高速時間は VCC = 2.5 V で観測され、さらに他のレ ベルでスイッチする負荷を駆動するときには、観測され る値が大きくなります。 デューティ・サイクル精度が重要な場合は、被駆動ロジ ックを VCC の 50%でスイッチさせ、負荷容量を小さくす る必要があります。疑わしい場合には、VCCO またはデバ イス全体の電源をロジック電源から供給し、入力 PSRR と CMRR のノイズ除去機能に頼ることが最善です。 オーバードライブの分散と入力スルーレートの分散は、 出力負荷と VCC の変動から大きな影響を受けません。 TTL/CMOS 互換出力ステージの簡略化した回路図を図 17 に示します。この出力ステージは固有な対称性を持ち全 体的に優れた動作を行うため、種々のフィルタやその他 の特異な負荷の駆動に容易に応用することができます。 VLOGIC A1 Q1 +IN –IN OUTPUT AV A2 GAIN STAGE Q2 OUTPUT STAGE 05914-014 電源/グラウンドのレイアウトとバイパス 図 17.TTL/CMOS 互換出力ステージの簡略化した回路図 ラッチ機能のイネーブル/ディスエーブル ラッチ入力は融通性の高いデザインになっています。こ のピンは、ヒステリシスを固定する場合にはフローティ ングのままに、ヒステリシスをディスエーブルする場合 は VCC に接続し、高速ラッチとして使用する場合には任 意の標準 TTL/CMOS デバイスによりロー・レベルに駆動 することができます。 さらに、このピンは公称 1.25 V のバイアス電圧と約 7000Ω の入力抵抗を持つヒステリシス制御ピンとして使 うこともできます。この機能を使うと、抵抗または安価 な CMOS DAC を使って、コンパレータ・ヒステリシスを 容易にかつ正確に制御することができます。 オープン・ドレイン、オープン・コレクタ、またはスリ ー・ステートのドライバをヒステリシス制御抵抗または 電流源に並列接続すると、ヒステリシス制御とラッチ・ モードを一緒に使うことができます。 このプログラマブルなヒステリシス機能のため、ラッ チ・ピンのロジック・スレッショールドは、VCC に無関 係に約 1.1 V になります。 ADCMP600/ADCMP601/ADCMP602 INPUT VOLTAGE 性能の最適化 1V/ns コンパレータ伝搬遅延の分散 ADCMP600/ADCMP601/ADCMP602 コンパレータは、広 い入力オーバードライブ範囲で伝搬遅延分散を小さくす るようにデザインされています。伝搬遅延分散とは、オ ーバードライブまたはスルーレートの大きさの変化(すな わち入力信号がスイッチング・スレッショールドを超え る程度と速度)から発生する伝搬遅延の変動を意味します。 伝搬遅延分散は、データ通信、自動テスト/計測、計測機 器などの高速で時間に厳しいアプリケーションで重要に なる仕様です。また、パルス分光学、原子力計測機器、 医用画像などのイベント駆動型アプリケーションでも重 要になります。分散は、入力オーバードライブ状態が変 化したときの伝搬遅延の変動として定義されます(図 18 および図 19)。 VN ± VOS 10V/ns 図 19.伝搬遅延—スルーレート分散 コンパレータのヒステリシス コンパレータへのヒステリシスの追加は、ノイズの多い 環境の場合に、あるいは差動入力振幅が比較的小さいか、 または低速変化する場合に必要となることがあります。 図 20 に、ヒステリシスを持つコンパレータの伝達関数を 示します。入力電圧がスレッショールドの下の領域から 正の方向へスレッショールド(この例では 0.0 V)に近づき、 入力が+VH/2 を通過するときコンパレータがロー・レベル からハイ・レベルへ変化し、新しいスイッチング・スレッ ショールドは-VH/2 になります。入力がスレッショールド の下の領域で負方向へ新しいスレッショールド-VH/2 を通 過するまで、コンパレータはそのハイ・レベル状態を維 持します。この方法では、0.0 V 入力を中心とするノイズ または帰還出力信号は±VH/2 で挟まれた領域を超えない 限り、コンパレータの状態を変えることはありません。 OUTPUT VOH デバイスの分散は、オーバードライブが 10 mV から 125 mV へ変化したとき 2 ns (typ)以下です。この仕様は正と 負の信号に適用されます。これは、立ち上がり入力と立 ち下がり入力に対してデバイスの遅延を非常に厳密に一 致させているためです。 VOL –VH 2 500mV OVERDRIVE 05914-016 DISPERSION Q/Q OUTPUT 0 +VH 2 INPUT 05914-017 すべての高速コンパレータと同様に、規定の性能を実現 するためには、適切なデザインとレイアウト技術が不可 欠です。浮遊容量、インダクタンス、電源とグラウンド の誘導性インピーダンス、またはその他のレイアウト問 題は、規定性能に深刻な影響を与えることがあり、発振 が生ずることもあります。入力と出力の伝送線の大きな 不連続性は、規定のパルス幅分散性能に制約を与えるこ とがあります。ソース・インピーダンスは可能な限り小 さくする必要があります。高いソース・インピーダンス とコンパレータの寄生入力容量との組み合わせにより、 入力の帯域幅が低下して、全体の応答性能が低下するこ とがあります。大きな抵抗からの熱ノイズにより、スル ーレートが小さい入力信号で容易にジッタが発生し、イ ンピーダンスが高いと、不要な混入が発生し易くなりま す。 図 20.コンパレータ・ヒステリシスの伝達関数 INPUT VOLTAGE ヒステリシスをコンパレータへ導入する通常の技術では、 出力から入力へ正の帰還を行います。この方法での 1 つ の制約は、出力ロジック・レベルに応じてヒステリシス 量が変化して、ヒステリシスがスレッショールドを中心 として対称にならないことです。外付け帰還回路も大き な寄生を導入して、高速性能を低下させ、発振を生ずる こともあります。 10mV OVERDRIVE DISPERSION Q/Q OUTPUT 05914-015 VN ± VOS 図 18.伝搬遅延—オーバードライブ分散 Rev. 0 これらの ADCMP600 は、約 2 mV の固定ヒステリシスを 持っています。ADCMP601 と ADCMP602 コンパレータ は、精度と安定性を大幅に向上させるプログラマブルな ヒステリシス機能を提供します。LE/HYS ピンと GND ピ ンに外付けプルダウン抵抗または電流源を接続すると、 予測可能かつ安定した方法でヒステリシス量を変えるこ とができます。LE/HYS ピンを未接続のままにすると、2 mV の固定ヒステリシスになり、ハイ・レベルにすると、 ヒステリシスがなくなります。このピンを使って可能な − 11/14 − ADCMP600/ADCMP601/ADCMP602 250 最大ヒステリシスは約 160 mV です。図 21 に外付け抵抗 値の関数としてのヒステリシスを、図 11 に電流の関数と してのヒステリシスを、それぞれ示します。 VCC = 5.5V 150 100 50 05914-030 VCC = 2.5V 0 50 150 250 350 450 HYSTERESIS RESISTOR (kΩ) 550 650 図 21.ヒステリシス対 RHYS 制御抵抗 クロスオーバー・バイアス・ポイント オペアンプとコンパレータでは、このタイプのレール to レール入力は 2 つのフロントエンドを持っています。あ るデバイスは VCC レールの近くで動作し、他のデバイス は VEE レール近くで動作します。コモン・モード・レン ジ内のある既定のポイントでクロスオーバーが発生しま す。このポイントは通常 VCC/2 であり、バイアス電流の 方向が反転するためオフセット電圧と電流の測定値が変 化します。 ADCMP600/ADCMP601/ADCMP602 コンパレータでは、 この方式を少し工夫しています。クロスオーバー・ポイ ントは、約 0.8 V と 1.6 V です。 Rev. 0 HYSTERESIS (mV) ヒステリシス・コントロール・ピンには、全ヒステリシ ス制御範囲で 7 kΩ ± 20%の直列抵抗を介して 1.25 V のバ イアス電圧が加わります。この方法でヒステリシスを加 える利点は、精度と安定性を向上させ、部品数を削減し、 融通性を大きくすることです。HYS ピンに外付けのバイ パス・コンデンサを使用することは推奨しません。これ は、ラッチ機能を損ない、デバイスのジッタ性能を低下 させることがあるためです。ラッチ機能のイネーブル/デ ィスエーブルのセクションに説明したように、ヒステリ シス制御とラッチ機能は両立します。 200 − 12/14 − 最小入力スルーレート条件 定格の負荷容量と通常の優れた PCB デザインでは、性能 の最適化のセクションで説明したように、これらのコン パレータは任意の入力スルーレートで安定し、ヒステリ シスがありません。入力ステージからの広帯域ノイズは、 他の多くの高速コンパレータで発生する大きなチャタリ ングがあるときに観測されます。容量負荷が接続された とき、またはバイパスが不十分なときに、発振が観測さ れます。この発振は、コンパレータの広いゲイン帯域幅 とパッケージおよび PC ボードの帰還寄生との組み合わ せに起因します。多くのアプリケーションでは、チャタ リングは害になりません。 ADCMP600/ADCMP601/ADCMP602 代表的なアプリケーション回路 5V 0.1µF 2.5V ADCMP600 OUTPUT 0.1µF ADCMP600 図 22.セルフバイアス、50%スライサ INPUT 1.25V ±50mV INPUT 1.25V REF CMOS VDD 2.5V TO 5V ADCMP600 10kΩ 10kΩ ADCMP601 CMOS 10kΩ 82pF LE/HYS 40kΩ 05914-020 100Ω CMOS PWM OUTPUT 図 23.LVDS/CMOS レシーバ 05914-022 2kΩ 05914-019 2kΩ 図 25.発振器とパルス幅変調器 2.5V TO 5V 2.5V ADCMP601 10kΩ 20kΩ CONTROL VOLTAGE 0V TO 2.5V 82pF 100kΩ DIGITAL INPUT LE/HYS 100kΩ 05914-021 20kΩ OUTPUT 1.5MHz TO 30MHz HYSTERESIS CURRENT 図 24.電圧制御発振器 Rev. 0 74 AHC 1G07 LE/HYS 10kΩ 図 26.ラッチによるヒステリシス調整 − 13/14 − 05914-023 ADCMP601 ADCMP600/ADCMP601/ADCMP602 外形寸法 2.20 2.00 1.80 5 2.40 2.10 1.80 4 1 2 3 PIN 1 1.35 1.25 1.15 0.40 0.10 1.10 0.80 0.30 0.15 0.10 MAX 5 4 1 2 3 2.40 2.10 1.80 PIN 1 0.65 BSC 1.00 0.90 0.70 6 1.00 0.90 0.70 0.46 0.36 0.26 0.22 0.08 SEATING PLANE 0.65 BSC 1.30 BSC 1.10 0.80 0.30 0.15 0.10 MAX 0.10 COPLANARITY 0.40 0.10 SEATING PLANE 0.46 0.36 0.26 0.22 0.08 0.10 COPLANARITY COMPLIANT TO JEDEC STANDARDS MO-203-AA COMPLIANT TO JEDEC STANDARDS MO-203-AB 図 27.5 ピン薄型シュリンク・スモール・アウトライン トランジスタ・パッケージ(SC70) (KS-5) 寸法: mm 図 29.6 ピン薄型シュリンク・スモール・アウトライン トランジスタ・パッケージ(SC70) (KS-6) 寸法: mm 3.20 3.00 2.80 2.90 BSC 5 4 2.80 BSC 1.60 BSC 1 2 8 3.20 3.00 2.80 3 1 PIN 1 0.95 BSC 4 0.65 BSC 1.45 MAX 0.15 MAX 5.15 4.90 4.65 PIN 1 1.90 BSC 1.30 1.15 0.90 5 0.50 0.30 SEATING PLANE 0.95 0.85 0.75 0.22 0.08 10° 5° 0° 0.15 0.00 0.60 0.45 0.30 1.10 MAX 0.38 0.22 COPLANARITY 0.10 0.23 0.08 0.80 0.60 0.40 8° 0° SEATING PLANE COMPLIANT TO JEDEC STANDARDS MO-178-AA COMPLIANT TO JEDEC STANDARDS MO-187-AA 図 28.5 ピン・スモール・アウトライン・トランジスタ パッケージ(SOT-23) (RJ-5) 寸法: mm 図 30.8 ピン・ミニ・スモール・アウトライン・パッケージ(MSOP) (RM-8) 寸法: mm オーダー・ガイド Model ADCMP600BRJZ-R21 ADCMP600BRJZ-RL1 ADCMP600BRJZ-REEL71 ADCMP600BKSZ-R21 ADCMP600BKSZ-RL1 ADCMP600BKSZ-REEL71 ADCMP601BKSZ-R21 ADCMP601BKSZ-RL1 ADCMP601BKSZ-REEL71 ADCMP602BRMZ1 ADCMP602BRMZ-REEL1 ADCMP602BRMZ-REEL71 1 Temperature Range −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C Package Description 5-Lead SOT23 5-Lead SOT23 5-Lead SOT23 5-Lead SC70 5-Lead SC70 5-Lead SC70 6-Lead SC70 6-Lead SC70 6-Lead SC70 8-Lead MSOP 8-Lead MSOP 8-Lead MSOP Z = 鉛フリー製品。 Rev. 0 − 14/14 − Package Option RJ-5 RJ-5 RJ-5 KS-5 KS-6 KS-6 KS-6 KS-6 KS-6 RM-8 RM-8 RM-8 Branding G0C G0C G0C G0C G0C G0C G0N G0N G0N GF GF GF D05914-0-10/06(0)-J 1.35 1.25 1.15 2.20 2.00 1.80