集成小数N分频PLL和 VCO的宽带正交调制器 ADRF6720 产品特性 概述 集成小数N分频PLL的I/Q调制器 RF输出频率范围：700 MHz至3,000 MHz 内部LO频率范围：356.25 MHz至2,855 MHz 输出P1dB：12.2 dBm (2140 MHz) 输出IP3：32.6 dBm (2140 MHz) 载波馈通：−40.3 dBm (2140 MHz) 边带抑制：−37.6 dBc(2,140 MHz) 噪底：−157.9 dBm/Hz (2140 MHz) 基带1 dB调制带宽：>1000 MHz 基带输入偏置电平：0.5 V 电源：3.3 V/425 mA 集成式RF可调谐巴伦，允许单端RF输出 多核集成式VCO HD3/IP3优化 边带抑制和载波馈通优化 高端/低端LO注入 可通过三线式串行端口接口(SPI)进行编程 40引脚6 mm × 6 mm LFCSP封装 ADRF6720是一款集成频率合成器的宽带正交调制器，非 常适合用于3G和4G通信系统。ADRF6720集成一个高线性 度宽带调制器、一个集成式小数N分频锁相环(PLL)以及四 个低相位噪声多核压控振荡器(VCO)。 ADRF6720本振(LO)信号可通过片内整数N分频和小数N分 频频率合成器在内部产生，也可通过高频、低相位噪声LO 信号在外部产生。内部集成式频率合成器利用多核VCO可 实现356.25 MHz到2855 MHz的覆盖范围。在内部LO产生或 外部LO输入的情况下，正交信号通过2分频分相器产生。 当ADRF6720采用外部1 × LO输入工作时，多相滤波器产生 混频器的正交输入信号。 ADRF6720提供数字可编程载波馈通优化、边带抑制、 HD3/IP3优化以及高端或低端LO注入等功能。 ADRF6720采用先进的硅锗BiCMOS工艺制造，提供40引 脚、裸露焊盘、符合RoHS标准的6 mm x 6 mm LFCSP封 装。额定温度范围为−40°C至+85°C。 应用 2G/3G/4G/LTE宽带通信系统 微波点对点无线电 卫星调制解调器 军用和航空航天产品 仪器仪表 功能框图 VPOSx 40 35 30 26 22 17 11 6 3 ADRF6720 V TO I I– 4 LO NULLING DAC LO NULLING DAC Q– 8 27 ENBL 24 RFOUT 18 LOOUT+ 19 LOOUT– 15 CS 14 SCLK 13 SDIO PHASE CORRECTION PHASE CORRECTION V TO I Q+ 9 REFIN 39 CP 36 VTUNE 32 LOIN– 33 LOIN+ 34 PLL QUAD DIVIDER POLYPHASE FILTER 2 5 7 10 16 20 23 25 29 37 38 LDO 2.5V LDO VCO 12 28 DECL1 DECL2 GND SERIAL PORT INTERFACE 31 DECL3 12134-001 I+ 图1. Rev. 0 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2014 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 ADRF6720 目录 特性.................................................................................................. 1 应用.................................................................................................. 1 概述.................................................................................................. 1 修订历史 ......................................................................................... 2 技术规格 ......................................................................................... 3 时序特性.................................................................................... 7 绝对最大额定值............................................................................ 8 热阻 ............................................................................................ 8 ESD警告..................................................................................... 8 引脚配置和功能描述 ................................................................... 9 典型性能参数 .............................................................................. 11 工作原理 ....................................................................................... 18 LO生成模块 ............................................................................ 18 基带 .......................................................................................... 21 有源混频器 ............................................................................. 21 串行端口接口 ......................................................................... 22 基本工作连接 .............................................................................. 23 电源和接地 ............................................................................. 23 基带输入.................................................................................. 24 LO输入..................................................................................... 24 环路滤波器 ............................................................................. 24 RF输出 ..................................................................................... 24 应用信息 ....................................................................................... 25 DAC到I/Q调制器接口.......................................................... 25 基带带宽.................................................................................. 25 载波馈通调零 ......................................................................... 26 边带抑制优化 ......................................................................... 26 线性度 ...................................................................................... 27 LO幅度和共模电压 ............................................................... 27 布局 .......................................................................................... 27 特性设置 ....................................................................................... 29 寄存器映射................................................................................... 31 寄存器详解................................................................................... 32 外形尺寸 ....................................................................................... 42 订购指南.................................................................................. 42 修订历史 2014年4月—修订版0：初始版 Rev. 0 | Page 2 of 44 ADRF6720 规格 除非另有说明，VPOSx = 3.3 V，TA = 25°C；基带I/Q幅度 = 1 V p-p差分正弦波与500 mV直流偏置正交。 表1. 参数 工作频率范围 RF输出 = 940 MHz 输出功率POUT 调制器电压增益 输出P1dB 载波馈通 边带抑制 正交误差 I/Q幅度平衡 二次谐波 三次谐波 输出IP2 输出IP3 本底噪声 RF输出 = 1,900 MHz 输出功率POUT 调制器电压增益 输出P1dB 载波馈通 边带抑制 正交误差 I/Q幅度平衡 二次谐波 三次谐波 输出IP2 输出IP3 本底噪声 RF输出 = 2,140 MHz 输出功率POUT 调制器电压增益 输出P1dB 载波馈通 边带抑制 正交误差 I/Q幅度平衡 二次谐波 三次谐波 测试条件/注释 RF输出范围 内部LO范围 外部LO范围 基带VIQ = 1 V p-p差分 POUT − P(fLO ± (2 × fBB)) POUT − P(fLO ± (3 × fBB)) f1BB = 3.5 MHz，f2BB = 4.5 MHz， 每信号音的基带I/Q幅度 = 0.45 V p-p差分 f1BB = 3.5 MHz，f2BB = 4.5 MHz， 每信号音的基带I/Q幅度 = 0.45 V p-p差分 I/Q输入为500 mV直流偏置且无RF输出，20 MHz载波失调 I/Q输入为500 mV直流偏置，−10 dBm RF输出，20 MHz载波失调 基带VIQ = 1 V p-p差分 POUT − P(fLO ± (2 × fBB)) POUT − P(fLO ± (3 × fBB)) f1BB = 3.5 MHz，f2BB = 4.5 MHz， 每信号音的基带I/Q幅度 = 0.45 V p-p差分 f1BB = 3.5 MHz，f2BB = 4.5 MHz， 每信号音的基带I/Q幅度 = 0.45 V p-p差分 I/Q输入为500 mV直流偏置且无RF输出，20 MHz载波失调 I/Q输入为500 mV直流偏置，−10 dBm RF输出，20 MHz载波失调 基带VIQ = 1 V p-p差分 POUT − P(fLO ± (2 × fBB)) POUT − P(fLO ± (3 × fBB)) Rev. 0 | Page 3 of 44 最小值 典型值 最大值 700 3000 356.25 2855 700 3000 单位 MHz MHz MHz 5.8 1.82 13.1 −44.0 −47.1 −0.15 −0.01 −66.1 −60.6 66.4 dBm dB dBm dBm dBc 度 dB dBc dBc dBm 36.2 dBm −157.6 −157.3 dBm/Hz dBm/Hz 5.6 1.62 13.1 −39.2 −41.2 1.15 −0.0175 −66.2 −57.2 62.2 dBm dB dBm dBm dBc 度 dB dBc dBc dBm 35.7 dBm −158.8 −158.1 dBm/Hz dBm/Hz 5 1.12 12.2 −40.3 −37.6 −1.15 −0.022 −57.9 −58.1 dBm dB dBm dBm dBc 度 dB dBc dBc ADRF6720 参数 输出IP2 输出IP3 本底噪声 RF输出 = 2,300 MHz 输出功率POUT 调制器电压 增益 输出P1dB 载波馈通 边带抑制 正交误差 I/Q幅度平衡 二次谐波 三次谐波 输出IP2 输出IP3 本底噪声 RF输出 = 2,600 MHz 输出功率POUT 调制器电压增益 输出P1dB 载波馈通 边带抑制 正交误差 I/Q幅度平衡 二次谐波 三次谐波 输出IP2 输出IP3 本底噪声 频率合成器规格 品质因数(FOM)1 基准电压源特性 REFIN输入频率 REFIN输入幅度 鉴相器频率 测试条件/注释 f1BB = 3.5 MHz，f2BB = 4.5 MHz， 每信号音的基带I/Q幅度 = 0.45 V p-p差分 f1BB = 3.5 MHz，f2BB = 4.5 MHz， 每信号音的基带I/Q幅度 = 0.45 V p-p差分 I/Q输入为500 mV直流偏置且无RF输出，20 MHz载波失调 I/Q输入为500 mV直流偏置，−10 dBm RF输出，20 MHz载波失调 最小值 典型值 最大值 单位 57.7 dBm 基带VIQ = 1 V p-p差分 POUT − P(fLO ± (2 × fBB)) POUT − P(fLO ± (3 × fBB)) f1BB = 3.5 MHz，f2BB = 4.5 MHz， 每信号音的基带I/Q幅度 = 0.45 V p-p差分 f1BB = 3.5 MHz，f2BB = 4.5 MHz， 每信号音的基带I/Q幅度 = 0.45 V p-p差分 I/Q输入为500 mV直流偏置且无RF输出，20 MHz载波失调 I/Q输入为500 mV直流偏置，−10 dBm RF输出，20 MHz载波失调 基带V IQ = 1 V p-p差分 POUT − P(fLO ± (2 × fBB)) POUT − P(fLO ± (3 × fBB)) f1BB = 3.5 MHz，f2BB = 4.5 MHz，每信号音的基带I/Q幅度 = 0.45 V p-p 差分 f1BB = 3.5 MHz，f2BB = 4.5 MHz，每信号音的基带I/Q幅度 = 0.45 V p-p 差分 I/Q输入为500 mV直流偏置且无RF输出，20 MHz载波失调 I/Q输入为500 mV直流偏置，−10 dBm RF输出，20 MHz载波失调 频率合成器规格参考调制器输出 32.6 dBm −157.9 −156.3 dBm/Hz dBm/Hz 4.6 0.62 dBm dB 11.8 −37.6 −36.6 −1.5 −0.0285 −54.8 −56.6 57.6 dBm dBm dBc 度 dB dBc dBc dBm 30.4 dBm −159.2 −157.5 dBm/Hz dBm/Hz 3.9 −0.08 11.3 −36.5 −42.3 −0.55 −0.021 −60.3 −54.7 56.6 dBm dB dBm dBm dBc 度 dB dBc dBc dBm 29.9 dBm −159.2 −157.3 dBm/Hz dBm/Hz −218.5 dBc/Hz/Hz REFIN、MUXOUT引脚 5.7 320 4 11.4 Rev. 0 | Page 4 of 44 40 MH z dBm MH z ADRF6720 参数 MUXOUT输出电平 MUXOUT占空比 电荷泵 电荷泵电流 输出顺从电压范围 相位噪声， 频率 = 940 MHz， fPFD = 38.4 MHz 积分相位噪声 参考杂散 相位噪声， 频率 = 1,900 MHz， fPFD = 38.4 MHz 积分相位噪声 参考杂散 相位噪声， 频率 = 2,140 MHz， fPFD = 38.4 MHz 积分相位噪声 参考杂散 测试条件/注释 低(选择锁定检测输出) 高(选择锁定检测输出) 最小值 典型值 最大值 单位 0.25 V 2.7 V 50 % 1000 可编程为250 μA、500 μA、750 μA或1000 μA 1 2.8 µA V 闭环工作(20 kHz环路滤波器，环路滤波器设计见图44) 10 kHz失调 100 kHz失调 1 MHz失调 5 MHz失调 10 MHz失调 20 MHz失调 积分带宽1 kHz到40 MHz，带杂散 fPFD fPFD × 2 fPFD × 3 fPFD × 4 闭环工作(20 kHz环路滤波器，环路滤波器设计见图44) −97.8 −120.8 −144.4 −154.4 −154.9 −155.3 0.175 −104.8 −97.8 −98.8 −103 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz ° rms dBc dBc dBc dBc 10 kHz失调 100 kHz失调 1 MHz失调 5 MHz失调 10 MHz失调 20 MHz失调 积分带宽1 kHz到40 MHz，带杂散 fPFD fPFD × 2 fPFD × 3 fPFD × 4 闭环工作(20 kHz环路滤波器，环路滤波器设计见图44) −91.5 −114.5 −139.9 −151.4 −153 −153.5 0.332 −102 −90.8 −93.6 −100.5 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz ° rms dBc dBc dBc dBc 10 kHz失调 100 kHz失调 1 MHz失调 5 MHz失调 10 MHz失调 20 MHz失调 积分带宽1 kHz到40 MHz，带杂散 fPFD fPFD × 2 fPFD × 3 fPFD × 4 −92 −115.7 −140.3 −151.3 −152.1 −152.9 0.305 −95.9 −93.1 −87.4 −91.5 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz ° rms dBc dBc dBc dBc Rev. 0 | Page 5 of 44 ADRF6720 参数 相位噪声， 频率 = 2,300 MHz， fPFD = 38.4 MHz 积分相位噪声 参考杂散 相位噪声， 频率 = 2,600 MHz， fPFD = 38.4 MHz 积分相位噪声 参考杂散 LO输入/输出 LO输出频率范围 LO输出电平 LO输入电平 LO输入阻抗 基带输入 I和Q输入直流偏置电平 带宽 差分输入阻抗 差分输入电容 输出使能 开启建立时间 关闭建立时间 测试条件/注释 闭环工作(20 kHz环路滤波器，环路滤波器设计见图44) 最小值 典型值 最大值 单位 10 kHz失调 100 kHz失调 1 MHz失调 5 MHz失调 10 MHz失调 20 MHz失调 积分带宽1 kHz到40 MHz，带杂散 fPFD fPFD × 2 fPFD × 3 fPFD × 4 闭环工作(20 kHz环路滤波器，环路滤波器设计见图44) −94.1 −114.6 −138.7 −150.1 −151.4 −152.6 0.270 −100.8 −95.6 −89.4 −93.1 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz ° rms dBc dBc dBc dBc 10 kHz失调 100 kHz失调 1 MHz失调 5 MHz失调 10 MHz失调 20 MHz失调 积分带宽1 kHz到40 MHz，带杂散 fPFD fPFD × 2 fPFD × 3 fPFD × 4 −91.5 −111.3 −136.8 −148.3 −150 −150.7 0.378 −97.4 −89.3 −95.2 −91.4 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz °rms dBc dBc dBc dBc LO输出 2 × LO或1 × LO模式，驱动至50 Ω负载，LO缓冲器在2140 MHz使能 LO_DRV_LVL = 0 LO_DRV_LVL = 1 LO_DRV_LVL = 2 外部施加LO，PLL禁用 外部施加LO，PLL禁用 I±和Q±引脚 1 dB 频率 = 10 MHz2 频率 = 10 MHz2 ENBL引脚 ENBL高电平到低电平(包络的90%)，寄存器0x01[10] = 1、 寄存器0x10[10] = 1时 ENBL低电平到高电平(包络的10%)，寄存器0x01[10] = 1、 寄存器0x10[10] = 1时 Rev. 0 | Page 6 of 44 700 −6 2855 −5.1 −0.5 3 0 50 +6 MHz dBm dBm dBm dBm Ω 0.5 >1000 465 1.84 V MHz Ω pF 190 ns 20 ns ADRF6720 参数 数字逻辑 输入高电压(VIH) 输入低电压(VIL) 输入电流(IIH/IIL) 输入电容(CIN) 输出高电压(VOH) 输出低电压(VOL) 测试条件/注释 SCLK、SDIO、CS和ENBL 1.4 2 0.7 1 −1 5 IOH = −100 uA IOL = 100 uA 电源 电压范围 电源电流 1 最小值 典型值 最大值 单位 2.3 0.2 VPOSx 内部LO模式下的Tx模式(PLL、内部VCO和调制器使能，LO输出 驱动器禁用) 外部1× LO模式下的Tx模式(PLL、内部VCO禁用，调制器使能， LO输出驱动器禁用) LO输出驱动器；LO_DRV_LVL位(寄存器0x22[7:6])= 10 省电模式 V V µA pF V V 3.3 425 V mA 228 mA 50 14.5 mA mA 品质因数(FOM)的计算方法为：相位噪声(dBc/Hz) – 10log10(fPFD) – 20log10(fLO/fPFD)。FOM在整个LO范围内测量，条件：fREF = 153.6 MHz，fREF power = 4 dBm (38.4 MHz fPFD)。FOM在50 kHz偏移下计算。 有关输入阻抗随频率变化的曲线，请参考图47。 时序特性 表2. 参数 tSCLK tDS tDH tS tH tHIGH tLOW tACCESS tz 说明 串行时钟周期 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 CS下降沿与SCLK之间的建立时间 CS上升沿与SCLK之间的保持时间 SCLK应处于逻辑高电平状态的最短时间 SCLK应处于逻辑低电平状态的最短时间 读操作的SCLK下降沿与输出数据有效之间的最大延迟时间 CS停用与SDIO总线返回高阻态之间的最大延迟时间 tHIGH tDS tS 最小值 典型值 最大值 38 8 8 10 10 10 10 231 5 tH tSCLK tACCESS tLOW tDH 单位 ns ns ns ns ns ns ns ns ns CS DON'T CARE SDIO DON'T CARE DON'T CARE tZ A6 A5 A4 A3 A2 A1 A0 R/W D15 D14 图2. 串行端口时序图 Rev. 0 | Page 7 of 44 D13 D3 D2 D1 D0 DON'T CARE 12134-002 SCLK ADRF6720 绝对最大额定值 热阻 表3. 参数 电源电压 I+, I−, Q+, Q− LOIN+, LOIN− REFIN ENBL VTUNE CS, SCLK, SDIO 最高结温 工作温度范围 存储温度范围 θJA是结至环境热阻(°C/W)，θJC是结至外壳热阻(°C/W)。 额定值 −0.3 V至+3.6 V −0.5 V至+1.5 V 16 dBm差分 −0.3 V至+3.6 V −0.3 V至+3.6 V −0.3 V至+3.6 V −0.3 V至+3.6 V 150°C −40°C至+85°C −65°C至+150°C 表4. 热阻 封装类型 40引脚 LFCSP 1 θJA1 30.23 θJC1 0.44 单位 °C/W 有关热阻优化信息，请参考JEDEC标准JESD51-2。 ESD警告 ESD(静电放电)敏感器件。 注意，等于或超出上述绝对最大额定值可能会导致产品永 久性损坏。这只是额定最值，并不能以这些条件或者在任 何其它超出本技术规范操作章节中所示规格的条件下，推 断产品能否正常工作。长期在超出最大额定值条件下工作 会影响产品的可靠性。 Rev. 0 | Page 8 of 44 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高能 量ESD时，器件可能会损坏。因此，应当采取适当的 ESD防范措施，以避免器件性能下降或功能丧失。 ADRF6720 40 39 38 37 36 35 34 33 32 31 VPOS8 REFIN GND GND CP VPOS7 LOIN+ LOIN– VTUNE DECL3 引脚配置和功能描述 ADRF6720 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 VPOS6 GND DECL2 ENBL VPOS5 GND RFOUT GND VPOS4 NIC NOTES 1. NIC = NOT INTERNALLY CONNECTED. 2. SOLDER THE EXPOSED PAD TO A LOW IMPEDANCE GROUND PLANE. 12134-003 VPOS2 DECL1 SDIO SCLK CS GND VPOS3 LOOUT+ LOOUT– GND 11 12 13 14 15 16 17 18 19 20 MUXOUT 1 GND 2 I+ 3 I– 4 GND 5 VPOS1 6 GND 7 Q– 8 Q+ 9 GND 10 图3. 引脚配置 表5. 引脚功能描述 引脚编号 1 引脚名称 MUXOUT 2, 10 3, 4 5, 7 6 8, 9 11 GND I+, I− GND VPOS1 Q−, Q+ VPOS2 12 13 14 15 16 17 18, 19 DECL1 SDIO SCLK CS GND VPOS3 LOOUT+, LOOUT− 20 21 22 23, 25 24 26 27 GND NIC VPOS4 GND RFOUT VPOS5 ENBL 28 29 DECL2 GND 说明 多路复用器输出。通过该输出，可以从外部访问数字锁定检测信号、与绝对温 度成比例的电压(VPTAT)或缓冲的频率缩放参考信号。输出通过寄存器0x21中的 位[6:4]编程选择。 基带接地。 差分同相基带输入。 混频器内核(I和Q)接地。 供基带使用的3.3 V电源电压。通过引脚附近的100 pF和0.1 µF电容给VPOS1去耦。 差分正交基带输入。 供2.5 V LDO使用的3.3 V电源电压。通过引脚附近的100 pF和0.1 µF电容给VPOS2 去耦。 2.5 V LDO的去耦引脚。在该引脚与地之间连接100 pF、0.1 µF和10 µF电容。 SPI串行数据输入/输出。 SPI串行时钟输入/输出。 SPI片选输入/输出。 数字地。 供LO使用的3.3 V电源电压。通过引脚附近的100 pF和0.1 µF电容给VPOS3去耦。 差分LO输出。内部产生的LO或外部1 × LO/2 × LO通过这些引脚在1 × LO或2 × LO 提供。 LO接地。 内部不连接。此引脚可保持断开或连接RF地。 供RF使用的3.3 V电源电压。通过引脚附近的100 pF和0.1 µF电容给VPOS4去耦。 RF地。 单端0 V DC RF输出。 供RF使用的3.3 V电源电压。通过引脚附近的100 pF和0.1 µF电容给VPOS5去耦。 使能/禁用电路模块。参考寄存器0x01和寄存器0x10中的设置。更多信息请参考 “ENBL”部分。 VCO LDO的去耦引脚。在该引脚与地之间连接100 pF、0.1 µF和10 µF电容。 VCO地。 Rev. 0 | Page 9 of 44 ADRF6720 引脚编号 30 引脚名称 VPOS6 31 32 33, 34 35 36 37 38 39 40 DECL3 VTUNE LOIN−, LOIN+ VPOS7 CP GND GND REFIN VPOS8 EP 说明 供VCO LDO使用的3.3 V电源电压。通过引脚附近的100 pF和0.1 µF电容给VPOS6 去耦。 VCO LDO的去耦引脚。在该引脚与地之间连接100 pF、0.1 µF和10 µF电容。 VCO调谐电压。 差分外部LO输入。 供电荷泵使用的3.3 V电源电压。通过引脚附近的100 pF和0.1 µF电容给VPOS7去耦。 电荷泵输出。 电荷泵接地。 PLL参考地。 PLL参考输入。 供PLL基准电压源使用的3.3 V电源电压。通过引脚附近的100 pF和0.1 µF电容给 VPOS8去耦。 裸露焊盘。将裸露焊盘与低阻抗接地层相连。 Rev. 0 | Page 10 of 44 ADRF6720 典型性能参数 除非另有说明，VPOSx = 3.3 V，TA = 25°C，基带I/Q幅度 = 1 V p-p差分正弦波与500 mV直流偏置正交，基带I/Q频率(fBB) = 1 MHz， fPFD = 38.4 MHz，fREF = 153.6 MHz(4 dBm参考50 Ω，1 V p-p)，20 kHz环路滤波器。 10 9 8 7 6 5 4 3 2 8 7 6 5 4 3 2 2200 2700 0 700 LO FREQUENCY (MHz) 1dB OUTPUT COMPRESSION (dBm) 10 8 6 4 2 1200 1700 2200 2700 LO FREQUENCY (MHz) CARRIER FEEDTHROUGH (dBm) 8 6 4 2 –40 –50 –60 –70 1200 1700 2200 2700 TA = –40°C TA = +25°C TA = +85°C –20 –30 –40 –50 –60 –70 –80 –80 1700 2200 2700 LO FREQUENCY (MHz) –90 700 12134-006 1200 1200 1700 2200 2700 LO FREQUENCY (MHz) 图6. 调零前载波馈通与LO频率(fLO )和温度的关系(多个器件) 图9. 25°C下使用DCOFF_I和DCOFF_Q调零后载波馈通与 LO频率(fLO )和温度的关系(多个器件) Rev. 0 | Page 11 of 44 12134-009 CARRIER FEEDTHROUGH (dBm) 10 –10 –30 –90 700 12 0 –20 3.15V 3.3V 3.45V 图8. SSB 1 dB输出压缩点(OP1dB)与LO频率(fLO )和电源的关系 TA = –40°C TA = +25°C TA = +85°C –10 2700 LO FREQUENCY (MHz) 图5. SSB 1 dB输出压缩点(OP1dB)与LO频率(fLO )和温度的关系(多个器件) 0 14 0 700 12134-005 1dB OUTPUT COMPRESSION (dBm) 12 0 700 2200 图7. SSB输出功率(POUT )与LO频率(fLO )和电源的关系 16 TA = –40°C TA = +25°C TA = +85°C 14 1700 LO FREQUENCY (MHz) 图4. 单边带(SSB)输出功率(POUT )与LO频率(fLO )和温度的关系(多个器件) 16 1200 12134-008 1700 12134-004 1200 12134-007 1 1 0 700 3.15V 3.3V 3.45V 9 SSB OUTPUT POWER (dBm) SSB OUTPUT POWER (dBm) 10 TA = –40°C TA = +25°C TA = +85°C ADRF6720 0 –20 –30 –40 –50 –60 –70 –20 –30 –40 –50 –60 –70 2700 LO FREQUENCY (MHz) –90 700 OIP2 –20 TA = –40°C TA = +25°C TA = +85°C 60 50 40 30 OIP3 20 10 1200 1700 2200 2700 LO FEQUENCY (MHz) –40 10 5 SIDEBAND SUPPRESSION (dBc) 0 –5 –50 –60 –10 CARRIER FEEDTHROUGH (dBm) SECOND-ORDER HARMONIC (dBc) –70 –80 0.1 1 –15 –20 10 BASEBAND INPUT VOLTAGE (V p-p Differential) 图12. SSB输出功率、二阶和三阶谐波、载波馈通、边带抑制与 基带差分输入电压的关系(fOUT = 940 MHz) SECOND-ORDER HARMONIC (dBc), THIRD-ORDER HARMONIC (dBc), CARRIER FEEDTHROUGH (dBm), SIDEBAND SUPPRESSION (dBc) –30 SSB OUTPUT POWER (dBm) 15 SSB OUTPUT POWER (dBm) –20 –40 –50 –60 –70 –80 1200 1700 2200 2700 0 20 THIRD-ORDER HARMONIC (dBC) –10 –20 –30 15 SSB OUTPUT POWER (dBm) 10 SIDEBAND SUPPRESSION (dBC) 5 –40 0 CARRIER FEEDTHROUGH (dBm) –50 –60 SECOND-ORDER HARMONIC (dBC) –5 –10 –15 –70 –80 0.1 12134-012 –10 –30 SECOND-ORDER THIRD-ORDER 图14. 二阶和三阶谐波与LO频率(fLO )和温度的关系(POUT ≈ 5 dBm) 20 THIRD-ORDER HARMONIC (dBc) 2700 LO FREQUENCY (MHz) 图11. OIP3和OIP2与LO频率(fLO )和 温度的关系(POUT ≈ −5 dBm/信号音，多个器件) 0 TA = –40°C TA = +25°C TA = +85°C –90 700 12134-011 0 700 2200 图13. 25°C下使用I_LO和Q_LO调零后边带抑制与 LO频率(fLO )和温度的关系(多个器件) THIRD-ORDER HARMONIC (dBc), SECOND-ORDER HARMONIC (dBc) OUTPUT IP3 AND IP2 (dBm) 70 1700 LO FREQUENCY (MHz) 图10. 调零前边带抑制与LO频率(fLO )和温度的关系(多个器件) 80 1200 1 –20 10 BASEBAND INPUT VOLTAGE (V p-p Differential) 图15. SSB输出功率、二阶和三阶谐波、载波馈通、边带抑制与 基带差分输入电压的关系(fOUT = 2,140 MHz) Rev. 0 | Page 12 of 44 SSB OUTPUT POWER (dBm) 2200 12134-015 1700 12134-014 1200 12134-010 –90 700 12134-013 –80 –80 SECOND-ORDER HARMONIC (dBc), THIRD-ORDER HARMONIC (dBc), CARRIER FEEDTHROUGH (dBm), SIDEBAND SUPPRESSION (dBc) TA = –40°C TA = +25°C TA = +85°C –10 SIDEBAND SUPPRESSION (dBc) –10 SIDEBAND SUPPRESSION (dBc) 0 TA = –40°C TA = +25°C TA = +85°C ADRF6720 –20 10 CARRIER FEEDTHROUGH (dBm) –30 15 –20 5 –40 0 –50 –5 SECOND-ORDER HARMONIC (dBC) –60 SIDEBAND SUPPRESSION (dBC) –70 –80 0.1 1 –10 –40 –60 –80 –100 –120 –140 –15 –160 –20 10 –180 BASEBAND INPUT VOLTAGE (V p-p Differential) 1k –40 –120 –60 –80 –100 –120 –140 –140 –160 –160 10k 100k 1M 10M OFFSET FREQUENCY (Hz) –180 1k 0 –40 –80 –100 –120 –60 –80 –100 –120 –140 –140 –160 –160 10k 100k 1M 10M OFFSET FREQUENCY (Hz) –180 1k 10k 100k 1M 10M OFFSET FREQUENCY (Hz) 图21. 闭环相位噪声与失调频率和温度的关系 (fLO = 2,600 MHz；20 kHz环路滤波器) 图18. 闭环相位噪声与失调频率和温度的关系 (fLO = 2,300 MHz；20 kHz环路滤波器) Rev. 0 | Page 13 of 44 12134-021 PHASE NOISE (dBc/Hz) –60 12134-018 PHASE NOISE (dBc/Hz) 10M TA = –40°C TA = +25°C TA = +85°C –20 –40 1k 1M 图20. 闭环相位噪声与失调频率和温度的关系 (fLO = 2,140 MHz；20 kHz环路滤波器) TA = –40°C TA = +25°C TA = +85°C –20 100k OFFSET FREQUENCY (Hz) 图17. 闭环相位噪声与失调频率和温度的关系 (fLO = 1900 MHz；20 kHz环路滤波器) 0 10k 12134-020 PHASE NOISE (dBc/Hz) –100 12134-017 PHASE NOISE (dBc/Hz) –80 –180 10M TA = –40°C TA = +25°C TA = +85°C –20 –60 1k 1M 0 –40 –180 100k 图19. 闭环相位噪声与失调频率和温度的关系 (fLO = 940 MHz；20 kHz环路滤波器) TA = –40°C TA = +25°C TA = +85°C –20 10k OFFSET FREQUENCY (Hz) 图16. SSB输出功率、二阶和三阶谐波、载波馈通、边带抑制与 基带差分输入电压的关系(fOUT = 2,600 MHz) 0 TA = –40°C TA = +25°C TA = +85°C 12134-019 SSB OUTPUT POWER (dBm) 0 PHASE NOISE (dBc/Hz) –10 20 SSB OUTPUT POWER (dBm) THIRD-ORDER HARMONIC (dBC) 12134-016 SECOND-ORDER HARMONIC (dBc), THIRD-ORDER HARMONIC (dBc), CARRIER FEEDTHROUGH (dBm), SIDEBAND SUPPRESSION (dBc) 0 ADRF6720 OFFSET = 1kHz –90 PHASE NOISE (dBc/Hz) –120 –130 –140 OFFSET = 5MHz –150 1700 2200 2700 1 × PFD FREQUENCY 3 × PFD FREQUENCY SPUR LEVEL (dBc) –85 –95 –100 –105 –95 –100 –105 –115 –120 700 –120 700 2700 12134-023 –110 –115 2200 –85 SPUR LEVEL (dBc) –80 –90 –95 –100 –105 –95 –100 –105 –115 –115 –120 700 –120 700 12134-024 –110 2700 2700 –90 –110 2200 2200 –75 –85 1700 1700 –70 TA = –40°C TA = +25°C TA = +85°C LO FREQUENCY (MHz) 1200 1 × PFD FREQUENCY 3 × PFD FREQUENCY 图26. LO输出端PLL参考杂散与LO频率的关系(1 × PFD和3 × PFD) –80 1200 TA = –40°C TA = +25°C TA = +85°C LO FREQUENCY (MHz) 图23. 调制器输出端PLL参考杂散与LO频率的关系(1 × PFD和3 × PFD) 2 × PFD FREQUENCY 4 × PFD FREQUENCY 2700 –90 –110 1700 2200 –75 –90 LO FREQUENCY (MHz) 1700 –70 TA = –40°C TA = +25°C TA = +85°C –85 1200 1200 图25. 10 kHz、1 MHz和10 MHz失调下闭环相位噪声与LO频率的关系 –80 –75 OFFSET = 10MHz LO FREQUENCY (MHz) –80 –70 OFFSET = 1MHz –140 –170 700 12134-022 1200 图22. 1 kHz、100 kHz和5 MHz失调下闭环相位噪声与LO频率的关系 SPUR LEVEL (dBc) –130 –160 LO FREQUENCY (MHz) SPUR LEVEL (dBc) –120 –150 –160 –70 –110 12134-025 PHASE NOISE (dBc/Hz) OFFSET = 100kHz –110 –75 OFFSET = 10kHz –100 –100 –170 700 TA = –40°C TA = +25°C TA = +85°C 12134-026 –90 –80 TA = –40°C TA = +25°C TA = +85°C 图24. 调制器输出端PLL参考杂散与LO频率的关系(2 × PFD和4 × PFD) TA = –40°C TA = +25°C TA = +85°C 1200 2 × PFD FREQUENCY 4 × PFD FREQUENCY 1700 2200 LO FREQUENCY (MHz) 2700 12134-027 –80 图27. LO输出端PLL参考杂散与LO频率的关系(2 × PFD和4 × PFD) Rev. 0 | Page 14 of 44 ADRF6720 0.8 2.4 0.7 2.2 VTUNE (V) 0.6 0.5 0.4 2 1.8 1.6 0.3 1.4 0.2 1.2 0.1 1.0 0 700 1200 TA = –40°C TA = +25°C TA = +85°C 2.6 1700 2200 2700 LO FREQUENCY (MHz) 0.8 2800 12134-028 PHASE NOISE (dBc/Hz) 5800 –80 –100 –120 –140 10k 100k 1M 10M 100M FREQUENCY (Hz) –160 12134-029 1k 100k 1M 10M 100M 图32. 2,009.22 MHz、2,156.06 MHz和 2,300.78 MHz处测量的VCO 1开环VCO相位噪声(VCO ÷ 2) –40 2010.75MHz 1882.97MHz 1750.48MHz 1751.47MHz 1587.28MHz 1425.29MHz –60 PHASE NOISE (dBc/Hz) –60 10k FREQUENCY (Hz) 图29. 2300.22 MHz、2579.83 MHz和 2860.8 MHz处测量的VCO 0开环VCO相位噪声(VCO ÷ 2) –40 1k 12134-032 PHASE NOISE (dBc/Hz) –120 –140 –80 –100 –120 –80 –100 –120 –140 –140 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) 12134-030 PHASE NOISE (dBc/Hz) 5300 2300.78MHz 2156.06MHz 2009.22MHz –60 –100 –160 4800 –40 –80 –160 4300 图31. VTUNE与VCO频率和温度的关系 2860.8MHz 2579.83MHz 2300.22MHz –60 3800 VCO FREQUENCY (MHz) 图28. 带杂散的积分相位噪声与LO频率和温度的关系 –40 3300 –160 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) 图33. 1,425.29 MHz、1,587.28 MHz和 1,751.47 MHz处测量的VCO 3开环VCO相位噪声(VCO ÷ 2) 图30. 1,750.48 MHz、1,882.97 MHz和 2,010.75 MHz处测量的VCO 2开环VCO相位噪声(VCO ÷ 2) Rev. 0 | Page 15 of 44 12134-033 INTEGRATED PHASE NOISE (°rms) 0.9 2.8 TA = –40°C TA = +25°C TA = +85°C 12134-031 1.0 ADRF6720 100 80 TA = –40°C TA = +25°C TA = +85°C 4 3 LO OUTPUT POWER (dBm) 90 CUMULATIVE PERCENTAGE (%) 5 940MHz 1900MHz 2140MHz 2300MHz 2600MHz 70 60 50 40 30 20 2 1 LO_DRV_LVL = 2 LO_DRV_LVL = 1 0 –1 –2 –3 LO_DRV_LVL = 0 –4 –5 –6 10 12134-034 NOISE FLOOR (dBm/Hz) 图34. 使用内部LO时，各种LO频率下的本底噪声累积分布； I/Q输入为500 mV直流偏置且无RF输出 520 500 2700 TA = –40°C TA = +25°C TA = +85°C SUPPLY CURRENT (mA) 480 70 60 50 40 30 460 440 420 400 380 20 360 10 340 0 –163 –162 –161 –160 –159 –158 –157 –156 –155 –154 –153 NOISE FLOOR (dBm/Hz) 320 700 1200 1700 2200 2700 LO FREQUENCY (MHz) 图35. 使用内部LO时，各种LO频率下的本底噪声累积分布； I/Q输入为500 mV直流偏置，RF输出= −10 dBm 图38. 电源电流与LO频率和温度的关系 (PLL和I/Q调制器使能，LO缓冲器禁用) 20 0 15 –5 5 0 –5 –10 –15 –20 –10 –25 –15 –20 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 TIME (ms) 图36. LO = 1.91 GHz至1.9 GHz时相对于LO频率的偏差与 锁定时间的关系 –30 0.7 BAL_CIN = 0, BAL_COUT = 0 BAL_CIN = 1, BAL_COUT = 0 BAL_CIN = 2, BAL_COUT = 0 BAL_CIN = 3, BAL_COUT = 0 BAL_CIN = 4, BAL_COUT = 0 BAL_CIN = 8, BAL_COUT = 0 BAL_CIN = 9, BAL_COUT = 0 BAL_CIN = 10, BAL_COUT = 0 BAL_CIN = 11, BAL_COUT = 0 BAL_CIN = 12, BAL_COUT = 0 BAL_CIN = 13, BAL_COUT = 0 BAL_CIN = 14, BAL_COUT = 0 BAL_CIN = 15, BAL_COUT = 0 BAL_CIN = 15, BAL_COUT = 3 1.2 1.7 2.2 LO FREQUENCY (GHz) 2.7 图39. 多种BAL_CIN和BAL_COUT组合下的RF输出回损与 LO频率(fLO )的关系 Rev. 0 | Page 16 of 44 12134-040 RETURN LOSS (dB) 10 12134-036 FREQUENCY DEVIATION (MHz) 2200 图37. 各种LO_DRV_LVL设置下的LO输出功率与LO频率的关系 12134-035 CUMULATIVE PERCENTAGE (%) 80 1700 LO FREQUENCY (MHz) 940MHz 1900MHz 2140MHz 2300MHz 2600MHz 90 1200 12134-039 100 –8 700 12134-037 –7 0 –163 –162 –161 –160 –159 –158 –157 –156 –155 –154 –153 ADRF6720 0 0 –2 –5 RETURN LOSS (dB) –6 –8 –10 –12 –14 –10 –15 –20 –25 –16 –20 0.3 1.3 2.3 3.3 4.3 5.3 LO FREQUENCY (GHz) 6.3 图40. LO输入回损与LO频率(fLO )的关系 –35 0.3 1.3 2.3 3.3 4.3 5.3 LO FREQUENCY (GHz) 图41. LO输出回损与LO频率(fLO )的关系 Rev. 0 | Page 17 of 44 6.3 12134-042 –30 –18 12134-041 RETURN LOSS (dB) –4 ADRF6720 工作原理 ADRF6720集成带有小数N分频PLL和低噪声多核VCO的高 性能宽带I/Q调制器。基带输入与内部产生的LO或外部提 供的LO混频，并使用集成式RF巴伦转换为单端RF。器件 框图如图1所示。ADRF6720通过SPI编程。 内部LO模式 对于内部LO模式，则ADRF6720使用片内PLL和VCO来合 成LO信号的频率。如图42所示，PLL由参考路径、鉴频鉴 相器(PFD)、电荷泵和带预分频器的可编程整数分频器组 成。参考路径接收参考时钟，将其2/4/8分频或1/2倍频后 送至PFD。PFD将该信号与VCO的分频信号进行比较。根 据所选的PFD极性，如果VCO信号比参考频率慢/快，PFD 将向电荷泵发送升/降信号。电荷泵发送一个电流脉冲到片 外环路滤波器，从而提高或降低调谐电压(VTUNE)。 LO生成模块 ADRF6720同时支持用于混频器的内部或外部LO信号。内 部LO由片内VCO生成，可在2850 MHz至5710 MHz的倍频 程范围内调谐。VCO输出通过小数N分频PLL锁相至外部 基准时钟；该PLL可通过SPI控制寄存器编程。若要产生 356.25 MHz至2855 MHz频率范围的同相和正交相位LO信号 以驱动混频器，可利用分频器组合来引导VCO输出，如图42 所示。 ADRF6720集成四个VCO内核，覆盖从2850 MHz到5710 MHz 的倍频程范围。 表6列出了每个VCO的频率范围。所需VCO可通过寻址 VCO_SEL位(寄存器0x22[2:0])选择。 或者，也可采用外部信号配合分频器或多相分相器，以便 产生相对于混频器正交的LO信号。在要求最低相位噪声性 能的苛刻应用中，可能需要从外部提供LO信号。产生正交 LO的不同方法，以及所需的控制寄存器编程列于表6。 通过设置QUAD_DIV_EN位(寄存器0x01[9])和LO_1XVCO_ EN位(寄存器0x01[11])，可选择LO源和正交生成的路径。 VCO信号通过多相滤波器的这种模式旨在利用内部VCO来 扩展工作频率，且仅对足够高的基带输入频率有用，可以 防止RF输出信号对VCO的牵引。 POLYPHASE FILTER LOIN+ 34 REF_SEL REG 0x21[2:0] EXTERNAL LOOP FILTER ÷4 PFD ÷2 + ×1 CHARGE PUMP CP VTUNE 36 32 LPF CP_CTL REG 0x20[14:0] ×2 FRAC MOD ÷1, ÷2, ÷4 QUAD DIVIDER I+ I– TO MIXER Q+ Q– ÷1,÷2 ÷2 MUXOUT 1 VPTAT QUAD_DIV_EN REG 0x01[9] DIV8 _EN/ DIV4_EN REG 0x22[4:3] N = INT + LOCK_DET LO_1XVCO_EN REG 0x01[11] DIV_MODE: REG 0x02[11] INT_DIV: REG 0x02[10:0] FRAC_DIV: REG 0x03[15:0] MOD_DIV: REG 0x04[15:0] REF_MUX_SEL REG 0x21[6:4] 图42. LO功能框图 Rev. 0 | Page 18 of 44 DRVDIV2_EN REG 0x22[5] LOOUT+ LOOUT– VCO_SEL REG 0x22[2:0] LO_DRV2X_EN REG 0x01[8] LO_DRV1X_EN REG 0x01[7] 12134-043 PFD_POLARITY REG 0x21[3] ÷8 REFIN 39 LOIN– 33 ADRF6720 表6. LO模式选择 LO选择 fVCO或fEXT (MHz) 正交产生 QUAD_DIV_EN (寄存器0x01[9]) 内部(VCO) 2850至3500 3500至4020 4020至4600 4600至5710 2855至3000 700至6000 700至3000 2分频 2分频 2分频 2分频 多相 2分频 多相 1 1 1 1 0 1 0 外部 1 LO_1XVCO_EN (寄存器0x1 [11]) 使能(寄存器 0x01[6:0]) 0 0 0 0 0 0 0 111 111X1 111 111X1 111 111X1 111 111X1 111 111X1 101 000X1 000 000X1 VCO_SEL (寄存器0x22 [2:0]) 011 010 001 000 011 1XX1 XXX1 X = 无关位。 LO频率和分频器 VCO或外部LO输入的信号缓冲前通过一系列分频器，然后 驱动有源混频器。两个可编程2分频级将输入信号频率分 为1/2/4，然后进入正交分频器以便进一步对信号频率2分 频，产生同相和正交相位LO信号供混频器使用。用来选择 不同LO频率范围的控制位(寄存器0x22[4:3])如表7所列。 表7. LO频率和分频器 LO频率范围 (MHz) fVCO/fLO或 fEXT LO/fLO DIV8_EN (寄存器0x22 [4]) DIV4_EN (寄存器0x22 [3]) 1425至 2855 712.5至1425 356.25至712.5 2 4 8 0 0 1 0 1 1 N分频器设为2分频可将VCO信号分频为PFD频率。N分频 器可通过寻址DIV_MODE位(寄存器0x02[11])配置为小数 模式或整数模式。默认配置是小数模式。使用下式确定N 值和PLL频率： f VCO 2× N N = INT + f LO 环路滤波器 环路滤波器连接在CP和VTUNE引脚之间。针对20 kHz滤波 器设计，建议使用的元件如表8所示；另外可参考图44。 ADRF6720闭环相位噪声采用20 kHz环路滤波器进行特性表 征。可以采用外部VCO工作，这种情况下，环路滤波器输 出连接外部VCO的调谐引脚。VCO的输出通过LOIN+和 LOIN−引脚引回器件。欲设计具有其他特性的环路滤波 器，请从http://www.analog.com/adisimpll下载最新版本的 ADIsimPLL™以获得帮助。 表8. 环路滤波器的推荐元件 PLL频率编程 f PFD = LO_DIVIDER是最终分频比，可将VCO频率或外部LO信号 2/4/8分频，然后输入混频器，如表7所示。 FRAC MOD f ×2× N fvco = = PFD LO _ DIVIDER LO_DIVIDER 其中： fPFD是鉴频鉴相器频率。 fVCO是VCO频率。 N是小数分频比(INT + FRAC/MOD)。 INT是寄存器0x02编程设置的整数分频比。 FRAC是寄存器0x03编程设置的小数分频比。 MOD是寄存器0x04编程设置的模数分频比。 fLO是环路锁定时进入混频器内核的LO频率。 元件 C57 R12 C58 R23 C59 R26 C60 20 kHz环路滤波器 2700 pF 300 Ω 100 nF 5.6 Ω 2700 pF 820 Ω 1500 pF PLL锁定时间 写入最后一个寄存器后，需要一定时间来锁定PLL。VCO 频段校准时间和环路建立时间用于确定PLL锁定时间。 写入最后一个寄存器后，PLL自动执行VCO频段校准以选 择正确的VCO频段。此校准需要大约94,208个PFD周期。 对于一个40 MHz fPFD来说，这对应于2.36 ms。完成频段校准 后，PLL反馈动作将使VCO锁定到正确的频率上。锁定速 度取决于非线性周跳行为和环路的小信号建立时间。要准 确估计锁定时间，请下载ADIsimPLL工具，它能正确捕捉 这些效应。一般而言，高带宽环路的锁定速度快于低带宽 环路。 Rev. 0 | Page 19 of 44 ADRF6720 锁定检测信号作为可选输出之一，通过MUXOUT引脚提供， 逻辑高电平表示环路已锁定。MUXOUT引脚的控制位是 REF_MUX_SEL位(寄存器0x21[6:4])，且默认配置用于PLL 锁定检测。 所需PLL/VCO设置和寄存器写入序列 除了写入所需寄存器以配置PLL和VCO从而实现所需的LO 频率和相位噪声性能外，表9中的寄存器也是需要写入的 寄存器。 为确保PLL锁定所需的频率，应遵守PLL寄存器的适当写操 作顺序。PLL寄存器必须进行相应配置以实现所需的频 率，最后的写操作必须是写入寄存器0x02 (INT_DIV)、寄存 器0x03 (FRAC_DIV)或寄存器0x04 (MOD_DIV)。编程设置 寄存器0x02、寄存器0x03和寄存器0x04时，进行内部VCO 校准，这是锁定PLL的最后一步。 表9. 所需的PLL/VCO寄存器写操作 地址 0x21[3] 0x49[13:0] 位名称 PFD_POLARITY SET_1[13:9], SET_0[8:0] 设置 0x01 0x14B4 说明 负极性 内部设置 外部LO模式 外部或内部LO模式可通过VCO_SEL位(寄存器0x22[2:0])选 择。要配置外部LO模式，应将寄存器0x22[2:0]设为4(十进 制)，并将差分LO信号施加于引脚33 (LOIN−)和引脚34 (LOIN+)。 外部LO频率范围是700 MHz至3 GHz。选定多相分相器后， 需将1 × LO信号施加到有源混频器上，或者内部正交分频器 采用2 × LO信号，如表6所示。 也可通过内部PLL使用外部VCO。此时PLL使能，但VCO 模块关断。 LOIN+和 LOIN−输 入 引 脚 必 须 交 流 耦 合 ， 未 使 用 时 ， LOIN+和LOIN−引脚应保持不连接。 LO极性 ADRF6720能够灵活地将LO上的正交极性指定到I通道或Q 通道混频器。此规格决定了LO注入频率是高于RF频率或 是低于RF频率。RF频率可高于LO，也可低于LO，具体取 决于寄存器0x32[11:8]的设置以及基带I和Q之间的相位关系。 若要正常工作和表征，则针对POL_I(寄存器0x32[9:8])的寄 存器0x32设置为2(十进制)，针对POL_Q(寄存器0x32，位 [11:10])的寄存器设置为1(十进制)。按上述要求设置寄存器 0x32，则Q超前I时可将RF频率置于LO (fRF < fLO)之下；而I 超前Q时可将RF频率置于LO (fRF > fLO)之上。 表10. LO极性设置 地址 0x32[11:10] 位名称 POL_Q 设置 01 10 0x32[9:8] POL_I 01 10 说明 正交极性开关，Q通道 反转Q通道极性 正常极性 正交极性开关，I通道。 正常极性 反转I通道极性 LO输出 ADRF6720可向LOOUT+和LOOUT−引脚提供差分1 ×或2 × LO输出信号(分别是引脚18和引脚19)。LO信号使得以菊花 链方式连接多个器件成为可能。一个ADRF6720用作主器 件并提供LO信号，后续从器件共享该LO输出信号。 使 用 正 交 分 频 器 产 生 正 交 LO信 号 时 ， 通 过 设 置 LO_ DRV2X_EN位(寄存器0x1[8])和DRVDIV2_EN位(寄存器 0x22[5])，可在混频器获得2×或1×LO信号频率的输出信 号。然而，此时1×LO信号频率相对于驱动混频器内核的 LO信号具有180°的相位不确定性。由于存在这样的相位不 确定性，利用此1 × LO输出信号作为系统菊花链LO信号时 也会受到影响。为了避免这种不确定性，在正交分频器之 后部署第二个1×LO信号输出频率电路。这第二个1 × LO输 出路径通过设置LO_DRV1X_EN位(寄存器0x01[7])为高电 平使能。 使用多相分相器产生正交LO信号时，将LO_DRV1X_EN位 (寄存器0x10[7])设为高电平，同样能在1×LO信号频率下获 得输出信号。 如表11所示设置LO_DRV_LVL位(寄存器0x22[7:6])，可将 输出置于不同的驱动电平下。 表11. 2140 MHz下的LO输出电平 LO_DRV_LVL(寄存器0x22[7:6]) 00 01 10 Rev. 0 | Page 20 of 44 幅度(dBm) −5.1 −0.5 3 ADRF6720 基带 表12. 针对所需频率范围的最优巴伦设置 基带输入阻抗为差分500 Ω。这些输入采用0.5 V共模电压工 作。为了匹配DAC的100 Ω阻抗，可在I和Q输入端放置一个 125 Ω外部分流电阻。 BAL_CIN 0 1 2 3 4 8 9 10 11 12 13 14 15 15 施加到差分基带输入的电压(I+、I−、Q+和Q−)可驱动V-I 级，将基带电压转换为电流。经过转换的调制信号电流馈 入调制器混频器内核。 可在I和Q通道上增加一个可编程直流电流，调零RF输出端 的一切载波馈通。详情请参见“载波馈通调零”部分。 线性度可通过MOD_RSEL(寄存器0x31[12:6])和MOD_CSEL (寄存器0x31[5:0])调节，在电流输出中加入幅度和相位校 正信号来优化。更多信息，请参考“线性度”部分。 有源混频器 ADRF6720具有两个双平衡混频器：一个用于同相通道(I通 道)，另一个用于正交通道(Q通道)。它们利用LO信号电 流，将调制基带信号向上变频至RF。 可调谐RFOUT巴伦 ADRF6720集成了一个可编程巴伦，其工作频率范围是 700 MHz到3,000 MHz。它提供单端至差分转换，以及额外 的共模噪声抑制能力。 巴伦输入和输出端的电容与巴伦感性绕组并联，改变电感 +电容(LC)的谐振频率。因此，选择BAL_CIN(寄存器0x30 [3:0])和BAL_COUT(寄存器0x30[7:4])的适当组合，便可设 置所需频率并实现最佳增益。大部分情况下，建议根据表 12中的频率数据来设置BAL_CIN和BAL_COUT。然而，出 于匹配方面的原因，单独调节寄存器可能会有一些好处。 BAL_COUT 0 0 0 0 0 0 0 0 0 0 0 0 0 3 频率范围(MHz) fRF > 1730 1550 < fRF < 1730 1380 < fRF < 1550 1250 < fRF < 1380 1170 < fRF < 1250 1100 < fRF < 1170 1020 < fRF < 1100 970 < fRF < 1020 930 < fRF < 970 890 < fRF < 930 840 < fRF < 890 820 < fRF < 840 740 < fRF < 820 680 < fRF < 740 ENBL ENBL引脚快速使能/禁用RF输出。该电路模块采用ENBL引 脚 使 能 /禁 用 ， 可 通 过 设 置 使 能 寄 存 器 (寄 存 器 0x01)和 ENBL_MASK寄存器(寄存器0x10)中的适当位来进行编程。 使能及ENBL_MASK寄存器中的位为1时，拉低ENBL引脚 可禁用内部模块，而拉高可使能内部模块；此操作比SPI写 操作可能实现的速度要快得多。 表13. 使能/禁用设置 寄存器0x01 寄存器0x10 使能位1 ENBL_MASK位1 0 X2 1 0 1 1 1 1 BAL_COUT REG 0x30[7:4] 图43. 集成可调谐巴伦 12134-044 RFOUT BAL_CIN REG 0x30[3:0] 1 2 该位参考寄存器11位中的任意位。 X = 无关位。 Rev. 0 | Page 21 of 44 ENBL引脚 状态 电压 X2 模块由寄存器0x01 控制，使能位[A] 禁用。ENBL无效。 X2 模块由寄存器0x01 控制，使能位[A] 禁用。ENBL无效。 >1.8 V 模块由寄存器0x01 控制，使能位[A] 禁用。ENBL无效。 <0.5 V 模块由寄存器0x01 控制，使能位[A] 禁用。 ADRF6720 串行端口接口 ADRF6720的SPI允许用户利用3引脚SPI端口来配置器件的 特定功能或操作。该接口为用户提供额外的灵活性和定制 能力。SPI由三个控制线路组成：SCLK、SDIO和CS。SPI 端口的时序要求如表2所示。 ADRF6720协议由7个寄存器地址位、读/写位和16个数据位 组成。地址和数据字段均以最高有效位(MSB)优先方式组 织，并以最低有效位(LSB)结束。 在一个写周期中，最多可移入16位的串行写数据(MSB到 LSB)。如果CS上升沿出现在串行数据的LSB锁存之前，则 只有已经锁存的位会被写入器件。如果移入16个以上的数 据位，则只将最近的16位写入器件。ADRF6720写周期的 输入逻辑电平支持低至1.4 V的接口。 在一个读周期中，最多可移出16位的串行读数据(MSB优 先)。16位后移出的数据未做定义。给定寄存器地址的回读 内容不需要与该地址的写入数据一致。读周期的输出逻辑 电平是2.3 V。 Rev. 0 | Page 22 of 44 ADRF6720 基本工作连接 图44显示了ADRF6720在评估板上工作的基本连接。 +3.3V RED 10µF (0805) VPOS8 I+ I+ 125Ω (0402) I– I– Q– Q– 125Ω (0402) Q+ Q+ 40 0.1µF (0402) 0.1µF (0402) 0.1µF (0402) 0.1µF (0402) 0.1µF (0402) 0.1µF (0402) 0.1µF (0402) 0.1µF (0402) 100pF (0402) 100pF (0402) 100pF (0402) 100pF (0402) 100pF (0402) 100pF (0402) 100pF (0402) 100pF (0402) VPOS5 VPOS4 VPOS3 VPOS2 VPOS1 VPOS7 35 VPOS6 30 26 22 17 11 10kΩ (0402) 6 3 ADRF6720 V TO I 4 27 ENBL S1 49.9Ω (0402) PHASE CORRECTION LO NULLING DAC 24 RFOUT LO NULLING DAC 8 3.3V PHASE CORRECTION V TO I 9 18 LOCK_DET VPTAT 19 LOOUT+ LOOUT– ÷2 1 0° REFIN REF_IN 100pF (0402) REFIN ÷8 ÷4 ÷2 ×1 39 49.9 (0402) NIC PFD 15 POLYPHASE FILTER 90° SERIAL PORT INTERFACE ÷1, ÷2, ÷4 FRAC N = INT + MOD LDO 2.5V 14 13 31 28 12 5 7 10 16 20 23 25 29 37 38 36 32 CP GND R12 300Ω (0402) C59 2700pF (0402) C58 100nF (0603) 100pF (0402) 1 6 LOOUT 3 4 1 6 EXT LO CS SDIO DECL3 100pF (0402) 0.1µF (0402) 10µF (0603) 100pF (0402) 0.1µF (0402) 10µF (0603) 100pF (0402) 0.1µF (0402) 10µF (0603) DECL2 DECL1 100pF (0402) C60 1500pF (0402) 12134-045 C57 2700pF (0402) 33 34 VTUNE R26 820Ω (0402) R23 5.6Ω (0402) 4 SCLK SDIO LDO VCO CHARGE PUMP 2 CS SCLK ÷2 ×2 21 3 100pF (0402) MUXOUT 0Ω (0402) 100pF (0402) NOTES 1. NIC = NO INTERNAL CONNECTION. 图44. 基本工作连接(环路滤波器设置为20 kHz) 电源和接地 将电源引脚与3.3 V电源相连；该引脚范围为3.15 V至3.45 V。 使用尽可能靠近引脚的100 pF和0.1 µF电容来对引脚分别去 耦。3个内部去耦节点(分别标为DECL3、DECL2和DECL1) 各自应通过电容去耦，如图44所示。 如果接地层跨越电路板上的多层，则这些层应在裸露焊盘 下方拼接在一起。AN-772应用笔记详细讨论了LFCSP封装 的热接地和电接地。 通过低阻抗路径，将11 GND引脚与同一个接地层相连。 将封装下侧的裸露焊盘焊接至低热阻抗和电阻抗接地层。 Rev. 0 | Page 23 of 44 ADRF6720 基带输入 LO输入 4路I和Q输入应采用500 mV外部偏置电平驱动。这些输入 一般直流耦合至双通道DAC的输出。ADRF6720特性表征 中使用的标称驱动电平为1 V p-p差分(每引脚上为500 mV p-p)。 外部LO输入采用差分驱动。通过一对串联电容，将差分 LO源的两端交流耦合至LOIN+和LOIN−引脚。 I和Q输入电阻为500 Ω差分。因此，可能需要在I和Q输入端 使用外部分流电阻实现DAC或滤波器的接口。分流电阻的 并联电阻有效值为500 Ω(详情参见“DAC到I/Q调制器接口” 部分)。 用于ADRF6720特性表征的典型LO驱动电平为0 dBm。 将PLL的参考频率(5.7 MHz至320 MHz)施加到REFIN引脚， 该引脚交流耦合。如果采用50 Ω源驱动REFIN引脚，则应将 该引脚端接至50 Ω，如图44所示。施加约4 dBm至14 dBm 的驱动电平；4 dBm用于特性表征。 环路滤波器 图44中的环路滤波器连接在CP和VTUNE引脚之间。针对 20 kHz滤波器设计的推荐元件如表8所示。 RF输出 RF输出至RFOUT引脚(引脚24)，该引脚可驱动50 Ω负载。 Rev. 0 | Page 24 of 44 ADRF6720 应用信息 IOUT2P 67 3 RBI+ 50Ω 66 RBI– 50Ω 57 8 RBQ+ 50Ω 56 RBQ– 50Ω Q– Q+ 图45. AD9142A与ADRF6720的接口， 50 Ω电阻接地以建立ADRF6720基带输入 所需的500 mV直流偏置 0.4 10k 12134-047 100 1k EFFECTIVE AC SWING LIMITING RESISTANCE (Ω) 500 3.0 450 2.8 2.6 RESISTANCE 2.4 300 2.2 250 2.0 200 1.8 CAPACITANCE 150 1.6 100 1.4 50 1.2 0 100 200 300 400 500 600 700 800 900 1.0 1000 FREQUENCY (MHz) 设置调节摆幅电平的电阻大小时，还应考虑I和Q输入的输 入阻抗。I和Q输入具有500 Ω差分输入阻抗。因此，与所选 分流电阻并联的电阻有效值为500 Ω。例如，如果所需电阻 为100 Ω(基于图45)，则RLI或RLQ的值应通过下式确定： 100 Ω = (500 × RLQ)/(500 + RLQ) 0.6 0 连接接口的RLI和RLQ可采用不同的电阻值，以便针对给定 DAC输出电流调节电压摆幅(见图45)。这种调节具有改变 交流摆幅的作用，但不会改变已经由50 Ω电阻建立的直流偏 置。更高的电阻值可提高ADRF6720的输出功率和信噪比 (SNR)，但交调失真也会提高。 100 Ω = (500 × RLI)/(500 + RLI) 0.8 350 500Ω 9 1.0 400 I– RLQ 125Ω 1.2 图46. 使用50 Ω偏置设置电阻时，有效交流限幅电阻与 峰峰值电压摆幅之间的关系 500Ω 4 1.4 0 10 I+ RLI 125Ω 1.6 0.2 RESISTANCE (Ω) IOUT2N 1.8 12134-046 IOUT1N 2.0 ADRF6720 AD9142A IOUT1P 图47显示随基带输入频率变化的差分输入电阻和电容。 CAPACITANCE (pF) 图45所示为使用AD9142A TxDAC的接口示例。ADRF6720 的基带输入需要500 mV的直流偏置。AD9142A各输出端的 标称中间电平输出电流为10 mA。因此，从DAC各输出端的 接地50 Ω电阻流过的10 mA平均电流产生ADRF6720输入所 需的500 mV直流偏置。为了匹配DAC的100 Ω阻抗，可在I 和Q输入端放置一个125 Ω外部分流电阻。外部电阻可降低 给定DAC输出电流的电压摆幅。AD9142A输出电流的摆幅 范围为0 mA至20 mA。由于DAC输出端具有50 Ω的接地端 接电阻以及125 Ω分流电阻的存在，每个差分对产生的驱动 信号为1 V p-p差分(DAC工作在0 dBFS)，直流偏置为500 mV。 因此，RLI和RLQ值为125 Ω。 12134-048 ADRF6720设 计 用 于 通 过 极 少 的 元 器 件 与 ADI公 司 的 TxDAC®系列转换器实现接口。这些双通道差分电流输出 DAC提供0 mA至20 mA的输出电流摆幅。本部分所述的接口 适用于任何具有类似输出的DAC。 DIFFERENTIAL SWING (V p-p) DAC到I/Q调制器接口 图47. 差分基带输入电阻和输入电容等效值(分流R，分流C) I/Q滤波 DAC与调制器之间有必要放置一个抗混叠滤波器，以滤除 奈奎斯特镜像、共模噪声和宽带DAC噪声。“DAC到I/Q调 制器接口”部分所述的设置偏置和交流摆幅的接口正适合 连接这种滤波器。可以将该滤波器插入直流偏置设置电阻 与交流限幅电阻之间。采用此配置后，直流偏置设置电阻 设置源阻抗，而交流限幅电阻设置负载阻抗，对于滤波器 而言是并联500 Ω差分I和Q输入阻抗。 基带带宽 ADRF6720能与DAC一同使用，产生复数中频(CIF)和零中 频(ZIF)信号。ADRF6720的1 dB带宽超过1000 MHz。图48显 示ADRF6720的基带频率响应，支持高CIF，提供充足的平 坦带宽供数字预失真(DPD)算法使用。测量中已通过校准 消除ADRF6720 RF输出频率范围内的任何平坦度变化。 Rev. 0 | Page 25 of 44 ADRF6720 边带抑制优化 边带抑制源于I和Q通道之间的增益和相位缺陷。边带抑制 还源于产生正交LO信号的正交误差。RF输出端的净干扰 边带信号是这些效应产生的矢量组合作用在信号上的结果。 0 –1 ADRF6720通过I_LO(寄存器0x32[3:0])和Q_LO(寄存器0x32 [7:4])参数提供正交相位调节，以抑制干扰边带信号。 –2 –3 图50显示ADRF6720通过调节I_LO和Q_LO参数可获得的干 扰边带信号抑制水平。 0 200 400 600 BB FREQUENCY (MHz) 800 1000 图48. ADRF6720基带频率响应 载波馈通调零 载波馈通源于差分基带输入端上的微小直流偏置。在I/Q 调制器中，非零差分失调与LO混频，产生RF输出的载波 馈通。除了此效应，LO输入端的部分信号功率直接耦合至 RF输出端(这可能是由于焊线间耦合或通过硅基板耦合所 导致的)。RF输出端的净载波馈通是这两种效应产生的矢 量组合作用在输出端信号上的结果。 –30 –35 –40 –30 –45 –35 –50 –40 –55 –45 –60 –50 –65 –55 –70 15 –60 –65 10 ADRF6720可将直流电流(正电流或负电流)与I和Q通道相 加，实现载波馈通调零。图49显示载波馈通与DCOFF_I (寄存器0x33[15:8])和DCOFF_Q(寄存器0x33[7:0])的关系。 I_ LO 0 SIDEBAND SUPPRESSION (dBc) –30 –40 –40 –50 –50 –60 –60 –70 300 200 DC OF F_ I 100 0 0 50 100 150 200 FF DCO 250 300 _Q 5 15 Q_LO –20 –30 –40 –50 –60 –70 –80 –70 –90 700 12134-050 CARRIER FEEDTHROUGH (dBm) –20 0 10 BEFORE NULLING AFTER NULLING BY I_LO, Q_LO IN ADRF6720 AFTER NULLING EXTERNALLY –10 –30 0 图50. 通过I_LO和Q_LO调节，优化边带抑制(LO = 2140 MHz) 还可利用TxDAC，在外部实现载波馈通调零。 –20 –70 5 1200 1700 2200 2700 LO FREQUENCY (MHz) 图51. 通过外部调节I_LO和Q_LO，实现调零之前与 之后的边带抑制情况(LO = 2140 MHz) 图49. 通过调节DCOFF_I和DCOFF_Q，实现载波馈通优化 Rev. 0 | Page 26 of 44 12134-052 –6 如需进一步优化，则可以通过TxDAC外部调节幅度和相 位。这类调节的结果如图51所示。 12134-051 –5 SIDEBAND SUPPRESSION (dBc) –4 12134-049 BASEBAND FREQUENCY RESPONSE (dB) 1 线性度 LO幅度和共模电压 ADRF6720的线性度可通过MOD_RSEL(寄存器0x31[12:6]) 和MOD_CSEL(寄存器0x31[5:0])设置进行优化。电阻和电 容曲线与MOD_RSEL和MOD_CSEL的设置成函数关系。这 些设置控制基带输入级的反相失真量，可校正失真。 ADRF6720的典型外部LO驱动电平为0 dBm差分。所有基带 输入都必须通过外部直流偏置为500 mV。图54和图55分别显 示性能随外部LO幅度和基带共模电压而改变的情况。 MOD_RSEL最前面的两位(寄存器0x31[12:11])以及MOD_ CSEL的MSB(寄存器0x31[5])用作范围设置。图52和图53显 示输出IP3和输出IP2，可通过MOD_RSEL和MOD_CSEL设 置实现。 SSB OUTPUT POWER (dBm), CARRIER FEEDTHROUGH (dBm), SIDEBAND SUPPRESSION (dBc), SECOND HARMONIC (dBc), THIRD HARMONIC (dBc) ADRF6720 36 60 OUTPUT IP2 (dBm) –10 50 40 –20 OUTPUT IP3 (dBm) 30 –30 CARRIER FEEDTHROUGH (dBm) –40 –50 –60 20 SIDEBAND SUPPRESSION (dBc) 0 THIRD HARMONIC (dBc) –70 –10 10 OUTPUT IP2 (dBm), OUTPUT IP3 (dBm) SSB OUTPUT POWER(dBm) 0 SECOND HARMONIC (dBc) –5 0 –10 10 5 EXTERNAL LO AMPLITUDE (dBm) 图54. SSB输出功率、二阶和三阶谐波、载波馈通、边带抑制、OIP2和 OIP3与外部LO幅度的关系(基带I/Q幅度 = 1 V p-p差分，fOUT = 2140 MHz) 36 32 28 10 26 0 EL S _C OD M 20 0 5 15 10 25 20 30 MOD_RSEL 60 60 59 59 57 57 55 30 30 25 20 15 10 MOD _CSE L 55 20 5 10 0 0 MO SEL D_R 图53. OIP2与MOD_CSEL和MOD_RSEL的关系 (fRF = 2140 MHz，每信号音的I/Q幅度 = 0.5 V p-p差分) OUTPUT IP2 (dBm) –10 50 40 –20 OUTPUT IP3 (dBm) –30 SIDEBAND SUPPRESSION (dBc) 20 –40 CARRIER FEEDTHROUGH (dBm) –50 –60 30 THIRD HARMONIC (dBc) 0 SECOND HARMONIC (dBc) –70 0.2 0.3 0.4 10 0.5 0.6 0.7 –10 0.8 布局布线 56 56 60 图55. SSB输出功率、二阶和三阶谐波、载波馈通、边带抑制、OIP2和 OIP3与基带共模电压的关系(基带I/Q幅度 = 1 V p-p差分，fOUT = 2140 MHz) 58 58 0 BASEBAND COMMON-MODE VOLTAGE (V) 12134-054 OIP2 (dBm) 图52. OIP3与MOD_CSEL和MOD_RSEL的关系 (fRF = 2140 MHz，每信号音的I/Q幅度 = 0.5 V p-p差分) SSB OUTPUT POWER(dBm) OUTPUT IP3 (dBm), OUTPUT IP2 (dBm) 30 26 30 70 10 12134-056 32 28 SSB OUTPUT POWER (dBm), CARRIER FEEDTHROUGH (dBm), SIDEBAND SUPPRESSION (dBc), SECOND HARMONIC (dBc), 3RD HARMONIC (dBc) 34 30 12134-053 OIP3 (dBm) 34 12134-055 图52和图53均在图中同时显示表面和轮廓曲线。轮廓曲线 位于表面曲线下方。表面曲线的峰值表示最大输出IP3和 最 大 输 出 IP2， 轮 廓 曲 线 以 同 样 的 色 彩 图 案 确 定 最 佳 MOD_RSEL和MOD_CSEL值。相比MOD_CSEL设置，输出 IP3曲线的整体形状随MOD_RSEL设置的变化更明显。 70 10 将ADRF6720下侧的裸露焊盘焊接至低热阻抗和电阻抗接 地层。此焊盘通常焊接至评估板上阻焊膜内的裸露开口。 请注意，ADRF6720评估板的裸露焊盘上使用了25个通孔。 这些接地通孔应连接至评估板上的所有其他接地层，以最 大程度地改善器件封装的散热性能。 Rev. 0 | Page 27 of 44 12134-057 ADRF6720 图56. ADRF6720封装的评估板布局布线 Rev. 0 | Page 28 of 44 ADRF6720 特性设置 表征ADRF6720的主要设置如图57所示。该设置用来评估 作为单边带调制器使用的产品。使用自动化软件程序 (VEE)通过IEEE总线控制设备。设置用于测量SSB、OIP2、 OIP3、输出P1 dB (OP1dB)、LO和USB调零。 针对相位噪声和参考杂散测量，请使用图58所示的相位噪 声设置。相位噪声在LO和调制器输出上测量。 ADRF6720 TEST RACK ASSEMBLY (INTERNAL VCO CONFIGURATION) ALL INSTRUMENTS ARE CONNECTED IN DAISY-CHAIN FASHION VIA GBIP CABLE UNLESS OTHERWISE NOTED. E3631A POWER SUPPLY (+6V ADJUSTED TO 5V) +3.3V FOR VPOS TO 34950 MODULE 34401A DMM (FOR SUPPLY CURRENT MEASUREMENT) 34980A WITH 34950 AND (×3) 34921 MODULES PROGRAMMING AND DC CABLE (×4 FOR MULTISITE) INPUT (RFOUT) AGILENT MXA N9020A SPECTRUM ANALYZER 20-PIN CONNECTOR DC HEADER 12-PIN CONNECTOR (REGISTER PROGRAMMING) REFIN KEITHLEY S46 SWITCH SYSTEM (FOR RFOUT AND REFIN ON 4 SITES) OUTPUT (REF) ADRF6720 RFOUT KEITHLEY S46 SWITCH SYSTEM (FOR BASEBAND INPUTS ON 4 SITES) EVALUATION BOARD 6dB Rohde & Schwarz SMT 06 SIGNAL GENERATOR (REFIN) BASEBAND INPUTS AT 1MHz PC CONTROL CONNECTED TO SYSTEM VIA USB TO GPIB ADAPTER 图57. 通用特性设置 Rev. 0 | Page 29 of 44 12134-058 AEROFLEX IFR 3416 FREQUENCY GENERATOR (WITH BASEBAND OUTPUTS AT 1MHz) BASEB AND OUTPUTS (I–, I+, Q–, Q+) ADRF6720 ADRF6720 PHASE NOISE STAND SETUP ALL INSTRUMENTS ARE CONNECTED IN DAISY-CHAIN FASHION VIA GBIP CABLE UNLESS OTHERWISE NOTED. Rohde & Schwarz SMA 100A SIGNAL GENERATOR REFIN AGILENT MXA N9020A SPECTRUM ANALYZER AGILENT E5052A SIGNAL SOURCE ANALYZER IF OUT KEITHLEY S46 SWITCH SYSTEM 2 (FOR RFOUT AND REFIN ON 4 SITES) REFIN LOOUT± BASEBAND INPUTS (I–, I+, Q–, Q+) 20-PIN CONNECTOR (DC MEASUREMENT, +3.3V POS) AND 12-PIN CONNECTOR (VCO AND PLL PROGRAMMING) 3dB KEITHLEY S46 SWITCH SYSTEM 1 (FOR BASEBAND INPUTS ON 4 SITES) 6dB IFR 3416 SIGNAL GENERATOR (BASEBAND SOURCE) ADRF6720 EVALUATION BOARD 34980A MULTIFUNCTION SWITCH (WITH 34950 AND 34921 MODULES) INPUT DC AGILENT 34401A DMM (IN DC I MODE, SUPPLY CURRENT MEASUREMENT) PC CONTROL CONNECTED TO SYSTEM VIA USB TO GPIB ADAPTER 图58. 用于相位噪声和参考杂散测量的测试设置 Rev. 0 | Page 30 of 44 12134-059 AGILENT E3631A POWER SUPPLY ADRF6720 寄存器映射 表14. ADRF6720寄存器映射 位15 寄存 器 名称 位 位7 0x00 SOFT_RESET [15:8] 位14 位13 位12 位6 位5 位4 [7:0] 0x01 ENABLES 0x02 0x03 0x04 INT_DIV FRAC_DIV MOD_DIV 0x10 ENBL_MASK 位3 保留 CP_CTL LO_DRV1X_EN VCO_MUX_EN [15:8] REF_BUF_EN PFD_CTL 0x22 VCO_CTL BALUN_CTL DIV_MODE FRAC_DIV[7:0] [15:8] MOD_DIV[15:8] [7:0] MOD_DIV[7:0] [15:8] CP_SEL 保留 0x45 VCO_CTL2 VCO_CTL3 DIV4_EN 0x2A03 RW VCO_SEL 0x0000 RW BAL_CIN MOD_RSEL[6:2] 0x1101 RW MOD_CSEL MOD_BLEED 保留 POL_Q Q_LO POL_I 0x0900 RW I_LO DCOFF_I [7:0] DCOFF_Q 0x0000 RW 0x0010 RW 保留 ABLDLY 保留 CP_CTRL [15:8] PFD_CLK_EDGE 0x000E RW 保留 DITH_EN 保留 [15:8] DITH_VAL[15:8] [7:0] DITH_VAL[7:0] [15:8] [7:0] REF_SEL VCO_LDO_R2SEL DIV8_EN [15:8] [15:8] 0x0C26 RW 0x000B RW DITH_MAG DITH_VAL 0x0000 RW VTUNE_CTRL 保留 [7:0] VCO_BAND_SRC 0x49 保留 保留 保留 [7:0] DITH_CTL2 VCO_LDO_MASK PFD_POLARITY DRVDIV2_EN 0x40 PFD_CP_CTL [15:8] 0x43 CP_MASK BAL_COUT [7:0] DITH_CTL1 DIV_MASK VCO_LDO_R4SEL LO_DRV_LVL 保留 0x42 0x0600 RW 保留 REF_MUX_SEL [15:8] [7:0] 0x002C RW CP_BLEED 保留 [15:8] 0xF67F RW 保留 0x0128 RW 保留 MOD_RSEL[1:0] MOD_CTL1 LO_DRV2X_EN INT_DIV[10:8] CP_CSCALE [15:8] [15:8] 复位 RW 0x0000 W LO_1XVCO_MASK MOD_MASK QUAD_DIV_MASK LO_DRV2X_MASK 0xF67F RW 保留 [7:0] 0x33 VCO_LDO_EN FRAC_DIV[15:8] 0x31 MOD_LIN_CTL [15:8] MOD_CTL0 CP_EN [7:0] [7:0] 0x32 DIV_EN [15:8] [7:0] 0x30 QUAD_DIV_EN INT_DIV[7:0] [7:0] 位0 MOD_EN VCO_EN 保留 [7:0] 0x21 位8 位1 LO_1XVCO_EN [7:0] [15:8] 位9 位2 SOFT_RESET 保留 [7:0] LO_DRV1X_MASK VCO_MUX_MASK REF_BUF_MASK VCO_MASK 0x20 位10 保留 [15:8] [7:0] 位11 0x0000 RW BAND SET_1 保留 SET_0[7:0] Rev. 0 | Page 31 of 44 SET_0[8] 0x16BD RW ADRF6720 寄存器详解 地址：0x00；复位：0x0000；名称：SOFT_RESET 表15. SOFT_RESET的位功能描述 位 0 位名称 SOFT_RESET 设置 说明 软复位。 复位 0x0 访问类型 W 复位 0x0 0x1 0x1 0x0 0x0 0x1 0x1 0x1 0x1 0x1 0x1 访问类型 RW RW RW RW RW RW RW RW RW RW RW 地址：0x01；复位：0xF67F；名称：ENABLES 表16. ENABLES的位功能描述 位 11 10 9 8 7 6 5 4 3 2 1 位名称 LO_1XVCO_EN MOD_EN QUAD_DIV_EN LO_DRV2X_EN LO_DRV1X_EN VCO_MUX_EN REF_BUF_EN VCO_EN DIV_EN CP_EN VCO_LDO_EN 设置 说明 通过内部VCO使能1 × LO。 使能MOD/LO驱动链。 使能用于2 × LO操作的四通道分频器。 使能外部2 × LO驱动器——四通道分频器之前。 使能外部1 × LO驱动器——四通道分频器之后。 使能VCO多路复用。 使能基准电压源缓冲器。 使能VCO。 使能VCO分频器。 使能电荷泵。 使能VCO LDO。 Rev. 0 | Page 32 of 44 ADRF6720 地址：0x02；复位：0x002C；名称：INT_DIV 表17. INT_DIV的位功能描述 位 11 位名称 DIV_MODE 设置 0 1 [10:0] INT_DIV 说明 分频模式。 小数 整数 分频器INT值。 复位 0x0 访问类型 RW 0x2C RW 复位 0x128 访问类型 RW 地址：0x03；复位：0x0128；名称：FRAC_DIV 表18. FRAC_DIV的位功能描述 位 [15:0] 位名称 FRAC_DIV 设置 说明 分频器FRAC值。 地址：0x04；复位：0x0600；名称：MOD_DIV 表19. MOD_DIV的位功能描述 位 位名称 设置 说明 复位 访问类型 [15:0] 分频器模数值。 0x600 RW MOD_DIV Rev. 0 | Page 33 of 44 ADRF6720 地址：0x10；复位：0xF67F；名称：ENBL_MASK 表20. ENBL_MASK的位功能描述 位 11 10 9 8 7 6 5 4 3 2 1 位名称 LO_1XVCO_MASK MOD_MASK QUAD_DIV_MASK LO_DRV2X_MASK LO_DRV1X_MASK VCO_MUX_MASK REF_BUF_MASK VCO_MASK DIV_MASK CP_MASK VCO_LDO_MASK 设置 说明 通过内部VCO使能1 × LO。 MOD使能。 正交分频路径使能(2 ×/4 ×/8 × LO)。 外部2 × LO驱动器使能——四通道分频器之前。 外部1 × LO驱动器使能——四通道分频器之后。 VCO_Mux_Enable。 基准电压缓冲器使能。 VCO上电。 分频器上电。 电荷泵上电。 VCO LDO上电。 地址：0x20；复位：0x0C26；名称：CP_CTL Rev. 0 | Page 34 of 44 复位 0x0 0x1 0x1 0x0 0x0 0x1 0x1 0x1 0x1 0x1 0x1 访问类型 RW RW RW RW RW RW RW RW RW RW RW ADRF6720 表21. CP_CTL的位功能描述 位 14 位名称 CP_SEL 设置 0 1 [13:10] CP_CSCALE 0001 0011 0111 1111 [5:0] CP_BLEED 000000 000001 000010 000011 … 011111 100000 100001 100010 100011 … 111111 说明 电荷泵基准电流选择。 内部电荷泵。 外部电荷泵。 电荷泵粗调电流。 250 μA。 500 μA。 750 μA。 1000 μA。 电荷泵渗漏。 0 μA。 15.625 μA吸电流。 31.25 μA吸电流。 46.875 μA吸电流。 复位 0x0 访问类型 RW 0x3 RW 0x26 RW 复位 0x0 访问类型 RW 0x1 RW 484.375 μA吸电流。 0 μA。 15.625 μA源电流。 31.25 μA源电流。 46.875 μA源电流。 484.375 μA源电流。 地址：0x21；复位：0x000B；名称：PFD_CTL 表22. PFD_CTL的位功能描述 位 [6:4] 位名称 REF_MUX_SEL 设置 000 001 010 011 100 101 110 3 PFD_POLARITY 0 1 说明 基准电压源(REF)输出多路复用选择。 LOCK_DET。 VPTAT。 REFCLK。 REFCLK/2。 REFCLK × 2。 REFCLK/8。 REFCLK/4。 设置PFD极性。 正。 负。 Rev. 0 | Page 35 of 44 ADRF6720 位 [2:0] 位名称 REF_SEL 设置 000 001 010 011 100 说明 设置REF输入乘/除比。 ×2. ×1. 2分频。 4分频。 8分频。 复位 0x3 访问类型 RW 复位 0x2 0xA 0x0 访问类型 RW RW RW 0x0 RW 0x0 RW 0x0 RW 地址：0x22；复位：0x2A03；名称：VCO_CTL 表23. VCO_CTL的位功能描述 位 [15:12] [11:8] [7:6] 位名称 VCO_LDO_R4SEL VCO_LDO_R2SEL LO_DRV_LVL 设置 00 01 10 5 DRVDIV2_EN 0 1 4 DIV8_EN 0 1 3 DIV4_EN 0 1 说明 选择VCO LDO电阻4。 选择VCO LDO电阻2。 设置外部LO输出幅度。 −5.1 dBm。 −0.5 dBm。 3 dBm。 2分频，用于外部LO驱动器使能。 禁用。 使能。 LO路径上的2分频，用于总共8分频。 禁用。 使能。 LO路径上的2分频，用于总共4分频。 禁用。 使能。 Rev. 0 | Page 36 of 44 ADRF6720 位 [2:0] 位名称 VCO_SEL 设置 000 001 010 011 100 说明 选择VCO内核/外部LO。 4.6 GHz至5.71 GHz。 4.02 GHz至4.6 GHz。 3.5 GHz至4.02 GHz。 2.85 GHz至3.5 GHz。 外部LO/VCO。 复位 0x3 访问类型 RW 复位 0x0 访问类型 RW 0x0 RW 复位 0x44 0x01 访问类型 RW RW 地址：0x30；复位：0x0000；名称：BALUN_CTL 表24. BALUN_CTL的位功能描述 位 [7:4] 位名称 BAL_COUT 设置 0000 1111 [3:0] BAL_CIN 0000 1111 说明 设置巴伦输出电容。 最小电容值。 最大电容值。 设置巴伦输入电容。 最小电容值。 最大电容值。 地址：0x31；复位：0x1101；名称：MOD_LIN_CTL 表25. MOD_LIN_CTL的位功能描述 位 [12:6] [5:0] 位名称 MOD_RSEL MOD_CSEL 设置 说明 调制器线性化RSEL值。 调制器线性化CSEL值。 Rev. 0 | Page 37 of 44 ADRF6720 地址：0x32；复位：0x0900；名称：MOD_CTL0 表26. MOD_CTL0的位功能描述 位 [14:12] [11:10] 位名称 MOD_BLEED POL_Q 设置 01 10 [9:8] POL_I 01 10 [7:4] [3:0] Q_LO I_LO 说明 调制器渗漏电流。 正交极性开关，Q通道。 反转Q通道极性。 正常极性。 正交极性开关，I通道。 正常极性。 反转I通道极性。 干扰边带调零，Q通道。 干扰边带调零，I通道。 地址：0x33；复位：0x0000；名称：MOD_CTL1 Rev. 0 | Page 38 of 44 复位 0x0 0x2 访问类型 RW RW 0x1 RW 0x0 0x0 RW RW ADRF6720 表27. MOD_CTL1的位功能描述 位 [15:8] 位名称 DCOFF_I 设置 00000000 00000001 00000010 00000011 … 01111110 01111111 10000000 10000001 10000010 10000011 … 11111110 11111111 [7:0] DCOFF_Q 00000000 00000001 00000010 00000011 … 01111110 01111111 10000000 10000001 10000010 10000011 … 11111110 11111111 说明 LO调零，I通道。 0 A. +5 A. +10 A. +15 A. … +630 A. +635 A. 0 A. −5 A. −10 A. −15 A. … −630 A. −635 A. LO调零，Q通道。 0 A. +5 A. +10 A. +15 A. … +630 A. +635 A. 0 A. −5 A. −10 A. −15 A. … −630 A. −635 A. 地址：0x40；复位：0x0010；名称：PFD_CP_CTL Rev. 0 | Page 39 of 44 复位 0x0 访问类型 RW 0x0 RW ADRF6720 表28. PFD_CP_CTL的位功能描述 位 [6:5] 位名称 ABLDLY 设置 00 01 10 11 [4:2] CP_CTRL 000 001 010 011 100 [1:0] PFD_CLK_EDGE 00 01 10 11 说明 设置反冲防回差延迟。 0 ns。 0.5 ns。 0.75 ns。 0.9 ns。 设置电荷泵控制。 均使能。 放电。 充电。 三态。 PFD。 设置PFD时钟边沿触发。 分频和基准下降沿。 下分频沿，基准上升沿。 上分频沿，基准下降沿。 分频和基准上升沿。 复位 0x0 访问类型 RW 0x4 RW 0x0 RW 复位 0x1 访问类型 RW 0x3 0x0 RW RW 复位 0x0 访问类型 RW 地址：0x42；复位：0x000E；名称：DITH_CTL1 表29. DITH_CTL1的位功能描述 位 3 位名称 DITH_EN 设置 0 1 [2:1] 0 DITH_MAG DITH_VAL 说明 设置扰动使能。 禁用。 使能。 设置扰动幅度。 设置扰动值。 地址：0x43；复位：0x0000；名称：DITH_CTL2 表30. DITH_CTL2的位功能描述 位 [15:0] 位名称 DITH_VAL 设置 说明 设置扰动值。 Rev. 0 | Page 40 of 44 ADRF6720 地址：0x45；复位：0x0000；名称：VCO_CTL2 表31. VCO_CTL2的位功能描述 位 [9:8] 位名称 VTUNE_CTRL 设置 00 01 7 VCO_BAND_SRC 0 1 [6:0] BAND 说明 VCO VTUNE引脚信号源。 频带校准程序。 SPI。 VCO频带信号源 频带校准程序。 SPI。 VCO频带选择。 复位 0x0 访问类型 RW 0x0 RW 0x00 RW 复位 0x0B 0x0BD 访问类型 RW RW 地址：0x49；复位：0x16BD；名称：VCO_CTL3 表32. VCO_CTL3的位功能描述 位 [13:9] [8:0] 位名称 SET_1 SET_0 设置 说明 内部设置。参考“所需PLL/VCO设置和寄存器写入序列”部分。 内部设置。参考“所需PLL/VCO设置和寄存器写入序列”部分。 Rev. 0 | Page 41 of 44 ADRF6720 外形尺寸 0.30 0.25 0.18 31 30 0.50 BSC TOP VIEW 0.80 0.75 0.70 SEATING PLANE 0.45 0.40 0.35 40 1 4.55 4.40 SQ 4.25 EXPOSED PAD 21 11 20 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF PIN 1 INDICATOR BOTTOM VIEW 10 0.25 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-WJJD. 06-04-2012-A PIN 1 INDICATOR 6.10 6.00 SQ 5.90 图60. 40引脚引脚架构芯片级封装[LFCSP_WQ] 6 mm x 6 mm，超薄体 (CP-40-11) 尺寸单位：mm 订购指南 型号1 ADRF6720ACPZ-R7 ADRF6720-EVALZ 1 温度范围 −40°C至+85°C 封装描述 40引脚引线框芯片级封装[LFCSP_WQ] 评估板 Z = 符合RoHS标准的器件。 Rev. 0 | Page 42 of 44 封装选项 CP-40-11 ADRF6720 注释 Rev. 0 | Page 43 of 44 ADRF6720 注释 ©2014 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D12134sc-0-4/14(0) Rev. 0 | Page 44 of 44