695 MHz至2700 MHz正交解调器， 集成小数N分频PLL和VCO ADRF6820 功能框图 SCLK SDIO 15 14 13 2 3 8 9 23 25 26 28 38 DC/PHASE CORRECTION SERIAL PORT INTERFACE 4 I+ 5 I– POLYPHASE FILTER RFIN0 29 35 LOIN+ 34 LOIN– RFIN1 22 QUAD DIVIDER LDO 2.5V 1 19 LDO VCO 30 31 VPOS_3P3 36 PLL 6 Q– DC/PHASE CORRECTION 10 27 33 40 DECL1 TO DECL4 11 39 REFIN 7 21 VPOS_5V Q+ 11990-001 集成小数N分频PLL的I/Q解调器 RF输入频率范围：695 MHz至2700 MHz 内部LO频率范围：356.25 MHz至2850 MHz 输入P1dB：14.5 dBm (1900 MHz RF) 输入IP3：35 dBm (1900 MHz RF) 可编程HD3/IP3调整 单刀双掷(SPDT) RF输入开关 RF数字步进衰减范围：0 dB至15 dB 集成式RF可调谐巴伦，支持单端50 Ω输入 多核集成式VCO 解调1 dB带宽：600 MHz 4个可选基带增益和带宽模式 数字可编程LO相位失调和直流零点 可通过三线式串行端口接口(SPI)进行编程 40引脚、6 mm x 6 mm LFCSP封装 CS 产品特性 图1. 应用 蜂窝W-CDMA/GSM/LTE 数字预失真(DPD)接收器 微波点对点无线电 概述 ADRF6820是一款高度集成的解调器和频率合成器，非常 适合用于下一代通信系统中。该器件功能丰富，内置一个 高线性度宽带I/Q解调器、一个集成式小数N分频锁相环 (PLL)，以及一个低相位噪声多核压控振荡器(VCO)。此外， ADRF6820还集成了2:1 RF开关、一个片内可调谐RF巴伦、 一个可编程RF衰减器和两个低压差(LDO)稳压器。该高度 集成的器件适用于6 mm x 6 mm小尺寸解决方案。 高隔离度的2:1 RF开关和片内可调谐RF巴伦使ADRF6820支 持两个单端50 Ω端接RF输入。可编程衰减器确保高线性度 解调器内核具有最佳的差分RF输入电平。集成式衰减器提 供的衰减范围为0 dB至15 dB，步进为1 dB。 LO覆盖范围为356.25 MHz至2850 MHz。由于参考频率值在 传递至鉴频鉴相器(PFD)之前能够通过除法或乘法模块将 其增加或减少至期望值，因此PLL参考源输入可支持较宽 的频率范围。 选定后，内部小数N分频频率合成器的输出施加到2分频正 交分相器。1×LO信号可从外部LO路径施加到内置的多相 滤波器，或者2分频正交分相器采用2×LO信号产生正交LO 输入信号，用于混频器。 ADRF6820采用先进的硅锗BiCMOS工艺制造，提供40引 脚、裸露焊盘、符合RoHS标准的6 mm x 6 mm LFCSP封装。 额定温度范围为−40°C至+85°C。 ADRF6820提供两种产生差分本振(LO)输入信号选择方 式：从外部通过高频低相位噪声LO信号产生，或从内部通 过片内小数N分频频率合成器。集成式频率合成器的连续 Rev. A Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2013–2014 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 ADRF6820 目录 产品特性 ......................................................................................... 1 应用.................................................................................................. 1 功能框图 ......................................................................................... 1 概述.................................................................................................. 1 修订历史 ......................................................................................... 2 技术规格 ......................................................................................... 3 系统规格.................................................................................... 3 动态性能.................................................................................... 3 频率合成器/PLL规格 .............................................................. 5 数字逻辑规格 ........................................................................... 6 绝对最大额定值............................................................................ 7 热阻 ............................................................................................ 7 ESD警告..................................................................................... 7 引脚配置和功能描述 ................................................................... 8 典型性能参数 ................................................................................ 9 工作原理 ....................................................................................... 14 RF输入开关............................................................................. 14 可调谐巴伦 ............................................................................. 14 RF衰减器 ................................................................................. 15 LO生成模块 ............................................................................ 15 有源混频器 ............................................................................. 17 基带缓冲器 ............................................................................. 17 串行端口接口(SPI) ................................................................ 17 应用信息 ....................................................................................... 18 基本连接.................................................................................. 18 RF巴伦插入损耗优化 ........................................................... 20 带宽选择模式 ......................................................................... 22 IP3和噪声系数优化 .............................................................. 24 I/Q输出负载............................................................................ 26 镜像抑制.................................................................................. 27 I/Q极性 .................................................................................... 28 布局布线.................................................................................. 29 寄存器映射................................................................................... 30 寄存器地址描述..................................................................... 31 外形尺寸 ....................................................................................... 45 订购指南.................................................................................. 45 修订历史 2014年3月—修订版0至修订版A 更改“产品特性”部分.................................................................... 1 表1增加LO谐波抑制参数和DSA衰减精度参数 .................... 3 更改表2 ........................................................................................... 3 更改表3 ........................................................................................... 5 更改图5和图8 ................................................................................ 9 更改图21和图22 .......................................................................... 12 更改表17 ....................................................................................... 30 增加“地址：0x44；复位：0x0000； 名称：DIV_SM_CTL”部分和表36，重新排序 .................... 43 更改“地址：0x45；复位：0x0000； 名称：VCO_CTL2”部分和表37 .............................................. 44 增加“地址：0x46；复位：0x0000； 名称：VCO_RB”部分和表38 ................................................... 44 2013年12月—修订版0：初始版 Rev. A | Page 2 of 48 ADRF6820 技术规格 系统规格 VPOS_5V = 5 V，VPOS_3P3 = 3.3 V，环境温度(TA) = 25°C，高端LO注入，内部LO模式，RF衰减范围 = 0 dB，输入IP2/输入IP3 信号音间隔 = 5 MHz且每信号音−5 dBm，BWSEL = 0时fIF = 40 MHz，BWSEL = 2时fIF = 200 MHz。 表1. 参数 RF输入 RF频率范围 回损 输入阻抗 输入功率 LO内部频率 LO内部频率范围 外部LO频率范围 LO输入电平 LO输入阻抗 LO谐波抑制1 电源电压 VPOS_3P3 VPOS_5V RF衰减范围 数字步进衰减器(DSA) IF输出 增益平坦度 正交相位误差 I/Q幅度不平衡 输出直流失调 输出共模 I/Q输出阻抗 总功耗 1 测试条件/注释 最小值 典型值 695 最大值 2700 15 50 18 356.25 350 −6 50 −30 输出端2xLO或外部LO (LO = 1900 MHz) 步长 = 1 dB 两个相邻DSA代码之间的步进误差 衰减精度 2850 6000 +6 3.1 4.7 0 3.3 5.0 3.5 5.25 15 ±0.5 ±1.0 任意20 MHz带宽范围 不应用校正 不应用校正 不应用校正 0.2 1 0.1 20 单位 MHz MHz dB Ω dBm MHz MHz MHz dBm Ω dBc V V V dB dB dB 差分 50 dB 度 dB mV V Ω 外部LO，多相滤波器LO路径 内部PLL/VCO，2xLO路径 1100 1400 mW mW 1.5 2.4 在标称电源和温度下用标称器件测量。 动态性能 表2. 参数 解调带宽 fRF = 900 MHz 转换增益 输入P1dB 输入IP3 输入IP2 噪声系数 LO至RF泄露 RF至LO泄漏 LO至IF泄漏 测试条件/注释 1 dB带宽，fLO = 2100 MHz 3 dB带宽，fLO = 2100 MHz 电压增益 内部LO 外部LO 相对于−5 dBm RF输入功率 Rev. A | Page 3 of 48 BWSEL0 1 最小值 典型值 最大值 240 480 +3.5 11 34 65 17 16 −82 −67 −78.5 BWSEL21 最小值 典型值 最大值 600 1400 −2.5 14 38 61 19 18.5 −82 −67 −78.5 单位 MHz MHz dB dBm dBm dBm dB dB dBm dBm dBc ADRF6820 参数 RF至IF泄漏 隔离2 fRF = 1900 MHz 转换增益 输入P1dB 输入IP3 输入IP2 噪声系数 LO至RF泄露 RF至LO泄露 LO至IF泄露 RF至IF泄漏 隔离2 fRF = 2100 MHz 转换增益 输入P1dB 输入IP3 输入IP2 噪声系数 LO至RF泄露 RF至LO泄露 LO至IF泄露 RF至IF泄漏 隔离2 fRF = 2650 MHz 转换增益 输入P1dB 输入IP3 输入IP2 噪声系数 LO至RF泄露 RF至LO泄露 LO至IF泄露 RF至IF泄漏 隔离2 1 2 测试条件/注释 相对于−5 dBm RF输入功率 RFIN0与RFIN1之间的隔离 RFIN1与RFIN0之间的隔离 电压增益 内部LO 外部LO 相对于−5 dBm RF输入功率 相对于−5 dBm RF输入功率 RFIN0与RFIN1之间的隔离 RFIN1与RFIN0之间的隔离 电压增益 内部LO 外部LO 相对于−5 dBm RF输入功率 相对于−5 dBm RF输入功率 RFIN0与RFIN1之间的隔离 RFIN1与RFIN0之间的隔离 电压增益 内部LO 外部LO 相对于−5 dBm RF输入功率 相对于−5 dBm RF输入功率 RFIN0与RFIN1之间的隔离 RFIN1与RFIN0之间的隔离 BWSEL0 1 最小值 典型值 最大值 −49 −55 −55 BWSEL21 最小值 典型值 最大值 −49 −55 −55 单位 dBc dBc dBc +3 12 33 58 18 17.5 −75 −64 −64.5 −43.5 −51 −39 −3 14.5 35 57 20 19.5 −75 −64 −64.5 −43.5 −51 −39 dB dBm dBm dBm dB dB dBm dBm dBc dBc dBc dBc +2.5 12 37 58 18 18 −72.5 −62 −71 −45 −48.5 −36.5 −3 15.5 34 55 20.5 20 −72.5 −62 −71 −45 −48.5 −36.5 dB dBm dBm dBm dB dB dBm dBm dBc dBc dBc dBc +1.5 13 33 64 19.5 19.5 −70 −57 −76 −46 −40.5 −33 −4 16.5 33 55 22 21.5 −70 −57 −76 −46 −40.5 −33 dB dBm dBm dBm dB dB dBm dBm dBc dBc dBc dBc 参见表15。 这是RF输入之间的隔离。输入信号施加于RFIN0，RFIN1则用50 Ω电阻端接。IF信号幅度在基带输出端测量。然后配置RFIN1的内部开关，馈通用相对于基波的 变化来衡量。该差异即为RFIN0与RFIN1之间的隔离。 Rev. A | Page 4 of 48 ADRF6820 频率合成器/PLL规格 VPOS_5V = 5 V，VPOS_3P3 = 3.3 V，环境温度(TA) = 25°C，fREF = 153.6 MHz，fREF功率 = 4 dBm，fPFD = 38.4 MHz，环路滤波器 带宽 = 20 kHz，在LO输出端测量。 表3. 参数 PLL参考 频率 幅度 PLL步长1 PLL锁定时间2 PFD频率 内部VCO范围 参考杂散 积分相位噪声3 闭环性能 20 kHz环路滤波器 1 2 3 测试条件/注释 最小值 典型值 最大值 12 4 PFD = 30.72 MHz PFD = 30.72 MHz，电荷泵 = 500 µA，环路带宽 = 40 kHz，反 冲防回差延迟 = 0.5 ns，电荷泵渗漏电流 = 78.125 µA以下 fREF = 153.6 MHz, fPFD = 38.4 MHz, fLO = 1809.6 MHz fPFD/4 fPFD/2 fPFD × 1 fPFD × 2 fPFD × 3 fPFD × 4 fPFD × 5 1 kHz至40 MHz积分带宽，PFD = 38.4 MHz，fREF = 153.6 MHz， 4分频，电荷泵 = 250 µA，环路带宽 = 20 kHz，反冲防回差 延迟 = 0 ns，电荷泵渗漏电流 = 46.8 µA以下，LO频率 = 1562.5 MHz fLO = 1809.6, fREF = 153.6 MHz, fPFD = 38.4 MHz 10 kHz偏移 20 kHz偏移 100 kHz偏移 200 kHz偏移 600 kHz偏移 1 MHz偏移 10 MHz偏移 40 MHz偏移 最小PLL步长是PFD的函数。显示的值基于PFD = 30.72 MHz、LO_DIV = 2和公式fPFD/65535 × 2/LO_DIV。 锁定时间定义为从更改频率的寄存器写操作结束到输出频率处于目标频率500 Hz范围内所需的时间。 在标称电源和温度下用标称器件测量。 Rev. A | Page 5 of 48 320 14 MHz dBm Hz ms 40 5700 MHz MHz 468.76 5 24 2850 单位 <−100 <−100 −90.67 −95 −97 <−100 <−100 0.6 dBc dBc dBc dBc dBc dBc dBc °rms −94.7 −95.8 −113 −122.4 −136.5 −141.5 −153.3 −154.6 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz ADRF6820 数字逻辑规格 表4. 参数 输入高电压VIH 输入低电压VIL 输出高电压VOH 输出低电压VOL 串行时钟周期 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 CS下降沿与SCLK之间的建立时间 CS上升沿与SCLK之间的保持时间 处于逻辑高电平状态的最短周期SCLK 处于逻辑低电平状态的最短周期SCLK 读操作的SCLK下降沿与输出数据有效之间的最大延迟时间 CS停用与SDIO总线返回高阻态之间的最大延迟时间 测试条件/注释 最小值 典型值 最大值 1.4 0.70 2.3 0.2 38 8 8 10 10 10 10 231 IOH = −100 µA IOL = 100 µA tSCLK tDS tDH tS tH tHIGH tLOW tACCESS tZ 5 单位 V V V V ns ns ns ns ns ns ns ns ns 时序图 tHIGH tDS tS tH tSCLK tACCESS tLOW tDH CS DON'T CARE SDIO DON'T CARE DON'T CARE tZ A6 A5 A4 A3 A2 A1 A0 R/W D15 D14 图2. 建立和保持时序测量 Rev. A | Page 6 of 48 D13 D3 D2 D1 D0 DON'T CARE 11990-002 SCLK ADRF6820 绝对最大额定值 热阻 表5. 参数 VPOS_5V VPOS_3P3 VOCM CS、SCLK、SDIO RFSW RFIN0、RFIN1 ENBL VTUNE LOIN−、LOIN+ REFIN 工作温度范围 存储温度范围 最高结温 额定值 −0.5 V至+5.5 V −0.3 V至+3.6 V −0.3 V至+3.6 V −0.3 V至+3.6 V −0.3 V至+3.6 V 2.5 V峰值，交流耦合 −0.3 V至+3.6 V −0.3 V至+3.6 V 16dBm，差分 −0.3 V至+3.6 V −40°C至+85°C −65°C至+150°C 150°C θJA针对最差条件，即焊接在电路板上的器件为表贴封装。 表6. 热阻 封装类型 40引脚 LFCSP θJA 31.93 θJC 1.12 单位 °C/W ESD警告 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，并不能以这些条件或者在任何其他 超出本技术规范操作章节中所示规格的条件下，推断器件 能否正常工作。长期在绝对最大额定值条件下工作会影响 器件的可靠性。 Rev. A | Page 7 of 48 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。尽 管本产品具有专利或专有保护电路，但在遇到高能量 ESD时，器件可能会损坏。因此，应当采取适当的ESD 防范措施，以避免器件性能下降或功能丧失。 ADRF6820 40 39 38 37 36 35 34 33 32 31 DECL4 REFIN GND CP VPOS_3P3 LOIN+ LOIN– DECL3 VTUNE VPOS_3P3 引脚配置和功能描述 1 2 3 4 5 6 7 8 9 10 PIN 1 INDICATOR ADRF6820 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 VPOS_3P3 RFIN0 GND DECL2 GND GND ENBL GND RFIN1 VPOS_5V NOTES 1. THE EXPOSED PAD MUST BE CONNECTED TO A GROUND PLANE WITH LOW THERMAL IMPEDANCE. 11990-003 VPOS_5V VOCM SDIO SCLK CS MUXOUT LOOUT+ LOOUT– VPOS_3P3 RFSW 11 12 13 14 15 16 17 18 19 20 VPOS_3P3 GND GND I+ I– Q– Q+ GND GND DECL1 图3. 引脚配置 表7. 引脚功能描述 引脚编号 1, 19, 30, 31, 36 2, 3, 8, 9, 23, 25, 26, 28, 38 4, 5 6, 7 10 11, 21 12 13 14 15 16 17, 18 20 22, 29 24 27, 33 32 34, 35 37 39 40 引脚名称 VPOS_3P3 GND I+, I− Q−, Q+ DECL1 VPOS_5V VOCM SDIO SCLK CS MUXOUT LOOUT+, LOOUT− RFSW RFIN1, RFIN0 ENBL DECL2, DECL3 VTUNE LOIN−, LOIN+ CP REFIN DECL4 EPAD 说明 3.3 V电源。 地。 差分基带输出，I通道。 差分基带输出，Q通道。 混频器负载去耦。在DECL1和GND之间连接一个0.22 µF电容。 5 V电源。 基准电压输入。此引脚设置输出共模电平。 SPI数据。 SPI时钟。 片选，低电平有效。 多路复用器输出。该输出引脚提供PLL参考信号或PLL锁定检测信号。 差分LO输出。 RF开关选择。选择RFIN0或RFIN1。 RF输入。单刀双掷开关输入。 使能，高电平有效。 VCO LDO去耦。 VCO调谐电压输入。 差分LO输入。 PLL电荷泵输出。 PLL参考输入。 2.5 V LDO去耦。 裸露焊盘。裸露焊盘必须与低热阻的接地层相连。 Rev. A | Page 8 of 48 ADRF6820 典型性能参数 除非另有说明，VPOS_5V = 5 V，VPOS_3P3 = 3.3 V，RFDSA_SEL = 0，RFSW = 0 (RFIN0)，高端LO，每信号音−5 dB，双音测 量，信号音间隔5 MHz。对于BWSEL0，fIF = 40 MHz；对于BWSEL2，fIF = 200 MHz。关于BAL_CIN、BAL_COUT、MIX_BIAS、 DEMOD_RDAC和DEMOD_CDAC，请参阅表16。 6 EXTERNAL LO INTERNAL LO 18 4 16 INPUT P1dB (dBm) 2 0 BWSEL = 2 –2 –4 BWSEL = 2 14 12 10 BWSEL = 0 8 6 4 1640 2140 2640 RF FREQUENCY (MHz) 0 640 TA = –40°C TA = +25°C TA = +85°C 1140 80 80 70 70 IIP3 (dBm), IIP2 (dBm) IIP3 (dBm), IIP2 (dBm) 90 BWSEL = 0 60 IIP2 50 40 BWSEL = 2 60 50 IIP2 40 IIP3 IIP3 20 20 –40°C +25°C +85°C 10 800 11990-226 800 1000 1200 1400 1600 1800 2000 2200 2400 2600 2800 LO FREQUENCY (MHz) EXTERNAL 2× LO NF EXTERNAL LO NF INTERNAL LO NF NOISE FIGURE (dB) 750 1000 1250 1500 1750 2000 2250 2500 2750 LO FREQUENCY (MHz) 1000 1200 1400 1600 1800 2000 2200 2400 2600 2800 图8. 全温度范围内输入IP3 (IIP3)和输入IP2 (IIP2)与LO频率的关系， BWSEL = 2 11990-222 NOISE FIGURE (dB) TA = –40°C TA = +25°C TA = +85°C –40°C +25°C +85°C LO FREQUENCY (MHz) 图5. 全温度范围内输入IP3 (IIP3)和输入IP2 (IIP2)与LO频率的关系， BWSEL = 0 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 500 2640 30 30 10 600 2140 图7. 输入P1dB与LO频率的关系 图4. 全温度范围内电压转换增益与RF频率的关系 90 1640 LO FREQUENCY (MHz) 11990-208 1140 2 11990-227 –8 640 TA = –40°C TA = +25°C TA = +85°C 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 500 TA = –40°C TA = +25°C TA = +85°C 750 EXTERNAL 2× LO NF EXTERNAL LO NF INTERNAL LO NF 1000 1250 1500 1750 2000 2250 2500 2750 LO FREQUENCY (MHz) 图9. 噪声系数与LO频率的关系，BWSEL = 2 图6. 噪声系数与LO频率的关系，BWSEL = 0 Rev. A | Page 9 of 48 11990-204 –6 11990-207 VOLTAGE CONVERSION GAIN (dB) 20 EXTERNAL LO INTERNAL LO BWSEL = 0 ADRF6820 0.10 EXTERNAL LO INTERNAL LO 0.09 I/Q AMPLITUDE MISMATCH (dB) –20 –30 LO_DRV_LVL = 11 –50 –60 –70 –80 –90 LO_DRV_LVL = 00 –100 640 1140 2140 0.07 0.06 0.05 0.04 0.03 0.02 0.01 LO DRIVER DISABLED 1640 0.08 2640 LO FREQUENCY (MHz) 0 640 890 QUADRATURE PHASE MISMATCH (Degrees) –20 RF FEEDTHROUGH –30 –40 –50 LO FEEDTHROUGH FREQUENCY (MHz) 11990-223 FEEDTHROUGH (dBm) 1890 2140 2390 2640 –87 EXTERNAL LO INTERNAL LO –70 600 800 1000 1200 1400 1600 1800 2000 2200 2400 2600 2700 图11. RF和LO馈通至IF输出，RF输入−5 dBm 70 60 55 50 45 40 35 30 25 20 15 10 RF FREQUENCY (MHz) 11990-110 5 0 600 800 1000 1200 1400 1600 1800 2000 2200 2400 2600 2700 2800 –88 –89 –90 –91 –92 640 890 1140 1390 1640 1890 2140 2390 2640 LO FREQUENCY (MHz) 图14. 正交相位增益失配与LO频率的关系 RFIN0 TO RFIN1 RFIN1 TO RFIN0 65 ISOLATION (dBc) 1640 图13. I/Q幅度失配与LO频率的关系 0 –60 1390 LO FREQUENCY (MHz) 图10. LO至RF馈通与LO频率的关系 –10 1140 11990-312 –40 11990-210 LO TO RF FEEDTHROUGH (dBm) –10 TA = –40°C TA = +25°C TA = +85°C 图12. 开关隔离与RF频率的关系 Rev. A | Page 10 of 48 11990-313 0 ADRF6820 8 2 1 0 BWSEL = 2 –4 50kHz OFFSET –100 –120 1MHz OFFSET –160 1.65 1.85 2.05 2.25 VCM (V) 图15. 增益与共模电压(VCM)的关系，fRF = 900 MHz、1900 MHz、 2100 MHz、2650 MHz，BWSEL = 0、2 19 16 15 14 BWSEL = 0 13 12 11 1.65 1.85 2.05 2.25 VCM (V) 11990-220 10 9 1.45 图16. 输入P1dB (IP1dB)与共模电压(VCM)的关系，fRF = 900 MHz、 1900 MHz、2100 MHz、2650 MHz –80 –85 –90 –95 –100 –105 –110 –115 –120 –125 –130 –135 –140 –145 –150 –155 –160 –165 2.85 –95 –100 300 –105 PHASE NOISE (dBc/Hz) 200 ICC (3.3V), EXTERNAL LO 150 100 –110 4.85 5.35 TA = –40°C TA = +25°C TA = +85°C 100kHz OFFSET 500kHz OFFSET 800kHz OFFSET 40MHz OFFSET 3.35 3.85 4.35 4.85 5.35 TA = –40°C TA = +25°C TA = +85°C 50kHz OFFSET 100kHz OFFSET –115 –120 200kHz OFFSET –125 –130 500kHz OFFSET –135 –140 –145 ICC (5V) 50 4.35 图19. 开环相位噪声，100 kHz、500 kHz、800 kHz和40 MHz偏移 –90 250 3.85 VCO FREQUENCY (GHz) 350 ICC (3.3V), INTERNAL LO 3.35 图18. 开环相位噪声，1 kHz、10 kHz、50 kHz、1 MHz和10 MHz偏移 PHASE NOISE (dBc/Hz) BWSEL = 2 10MHz OFFSET VCO FREQUENCY (GHz) 900MHz 1900MHz 2100MHz 2650MHz 18 17 –180 2.85 11990-219 –6 1.45 ICC (mA) 10kHz OFFSET –80 –140 –3 –5 IP1dB (dBm) –60 11990-225 –2 1kHz OFFSET –40 BWSEL = 0 3 –1 TA = –40°C TA = +25°C TA = +85°C 11990-224 4 –20 PHASE NOISE (dBc/Hz) VOLTAGE CONVENTION GAIN (dB) 6 5 0 900MHz 1900MHz 2100MHz 2650MHz 7 1MHz OFFSET –150 1.65 1.75 1.85 VCM (V) 1.95 2.05 2.15 2.25 40MHz OFFSET –160 1425 1550 1675 1800 1925 2050 2175 2300 2425 2550 2675 2800 11990-221 1.55 图17. 功耗(ICC )与共模电压(VCM )的关系，内部和外部LO，fRF = 900 MHz、 1900 MHz、2100 MHz、2650 MHz LO FREQUENCY (MHz) 11990-214 –155 0 1.45 图20. 闭环相位噪声与LO频率的关系，20 kHz带宽环路滤波器， 在DIV4_EN = 1(2分频)下测量 Rev. A | Page 11 of 48 ADRF6820 –70 VPOS_3P3 POWER SUPPLY CURRENT –75 –80 –85 –90 –95 –100 –105 –110 –115 LO FREQUENCY (GHz) 300 250 200 150 100 50 0 640 11990-211 –120 1.4 1.5 1.6 1.7 1.8 1.9 2.0 2.1 2.2 2.3 2.4 2.5 2.6 2.7 2.8 2.9 1640 2140 –5 –75 –80 –85 –90 –95 –100 –10 –15 –20 –105 –25 –110 –115 1.4 1.5 1.6 1.7 1.8 1.9 2.0 2.1 2.2 2.3 2.4 2.5 2.6 2.7 2.8 2.9 LO FREQUENCY (GHz) –30 11990-212 –120 –60 –65 0.5 1.0 1.5 2.0 2.5 CIN = 0, CIN = 1, CIN = 2, CIN = 3, CIN = 4, CIN = 5, CIN = 6, CIN = 7, COUT COUT COUT COUT COUT COUT COUT COUT 3.0 3.5 =0 =1 =2 =3 =4 =5 =6 =7 4.0 FREQUENCY (GHz) 图22. 2x PFD杂散与LO频率的关系，在DIV4_EN = 1(2分频)下测量 图25. BAL_CIN和BAL_COUT的多种组合下的RFIN0/RFIN1回损 0 TA = –40°C TA = +25°C TA = +85°C –5 –70 –75 RETURN LOSS (dB) REFERENCE SPURS, 3× PFD (dBc) 2640 0 RETURN LOSS (dB) REFERENCE SPURS, 2× PFD (dBc) –70 1140 图24. VPOS_3P3电源电流与LO频率的关系 TA = –40°C TA = +25°C TA = +85°C –65 TA = –40°C TA = +25°C TA = +85°C LO FREQUENCY (MHz) 图21. 1x PFD杂散与LO频率的关系，在DIV4_EN = 1(2分频)下测量 –60 EXTERNAL LO INTERNAL LO 350 11990-016 REFERENCE SPURS, 1× PFD (dBc) 400 TA = –40°C TA = +25°C TA = +85°C –65 11990-209 –60 –80 –85 –90 –95 –100 –105 –10 –15 –20 –25 –30 LO FREQUENCY (GHz) 图23. 3x PFD杂散与LO频率的关系，在DIV4_EN = 1(2分频)下测量 Rev. A | Page 12 of 48 –35 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 FREQUENCY (GHz) 图26. 未使用RFINx端口的回损与频率的关系 5.0 11990-035 –115 1.4 1.5 1.6 1.7 1.8 1.9 2.0 2.1 2.2 2.3 2.4 2.5 2.6 2.7 2.8 2.9 11990-213 –110 ADRF6820 0 0 –2 –5 RETURN LOSS (dB) RETURN LOSS (dB) –4 –6 –8 –10 –12 –10 –15 –20 –25 –14 1500 2500 3500 4500 5500 FREQUENCY (MHz) –35 11990-036 –18 500 –10 –15 –20 –25 3500 4500 FREQUENCY (MHz) 5500 11990-037 RETURN LOSS (dB) –5 2500 200 300 400 500 600 700 图29. I/Q回耗与频率的关系 0 1500 100 FREQUENCY (MHz) 图27. LO输入回损与频率的关系 –30 500 0 图28. LO输出回损与频率的关系 Rev. A | Page 13 of 48 800 900 1000 11990-038 –30 –16 ADRF6820 工作原理 ADRF6820的不同部分通过串行端口接口(SPI)可编程的寄 存器控制。 RF输入开关 ADRF6820集成一个SPDT开关，用于选择两路RF输入中的 一路。所需RF输入的选择是通过外部控制引脚或对SPI的 串行寄存器写操作实现的。与串行写操作方法相比，引脚 控制可以更快速地切换RF输入。采用RFSW引脚(引脚20)， RF输入可在100 ns内完成切换。使用串行端口控制时，切换 时间以SPI编程的延迟为主；对于10 MHz串行时钟，该延迟 时间至少为2.4 µs。 RFSW_MUX位(寄存器0x23的位11)选择RF输入开关是由外 部引脚控制，还是由SPI控制(参见表8)。上电时，器件默 认配置是引脚控制。RFSW连接到GND即选择RFIN0， RFSW连接到VPOS_3P3即选择RFIN1。在串行模式控制 RFIN0 29 50Ω RFIN1 22 0.1µF 50Ω 11990-039 将ADRF6820的所有构建模块放在一起，器件中的信号路 径从输入多路复用器选择的一路RF输入(共有两路)开始， 通过可调谐巴伦将其转换为差分信号。差分RF信号由数字 步进衰减器衰减到最佳输入电平，它具有15 dB的衰减范围， 步进为1 dB。然后，一个吉尔伯特单元混频器将该RF信号与 LO信号混频，降低至中频(IF)或基带。射极跟随器利用可 调输出共模电平进一步缓冲混频器的输出。 下，写入RFSW_SEL位(寄存器0x23的位9)便可选择两路RF 输入中的一路。如果仅使用一个RFINx端口，不使用的RF 输入必须妥善端接以提高隔离性能。RFIN0/REFIN1端口内 部端接50 Ω电阻，直流电平为2.5 V。为避免中断直流电平， 建议使用接GND的隔直电容进行端接。图30给出了仅选择 RFIN0时的推荐配置。 图30. 端接未使用的RF输入端口 可调谐巴伦 ADRF6820集成了一个可编程巴伦，其工作频率范围是 695 MHz到2700 MHz。可调谐巴伦有利于从单端50 Ω RF输 入驱动，集成巴伦的单端到差分转换可提供额外的共模噪 声抑制。 RFINx BAL_CIN REG 0x30[3:1] BAL_COUT REG 0x30[7:5] 11990-040 ADRF6820集成了许多用于高带宽正交解调器和接收器， 尤其是用于蜂窝基站数字预失真的反馈下变频器路径的基 本构建模块。主要特性包括一个单刀双掷(SPDT) RF输入开 关、一个可变RF衰减器、一个可调谐巴伦、一对有源混频 器和两个基带缓冲器。此外，混频器的本振(LO)信号由小 数N分频频率合成器和多核压控振荡器(VCO)产生，具有 倍频程范围和低相位噪声。一对正反器随后将LO频率二分 频，产生同相且正交相位LO信号以驱动混频器。频率合成 器利用小数N分频锁相环(PLL)和附加分频器来实现356.25 MHz 到2850 MHz的连续LO覆盖。此外，也可利用一个多相分相 器从外部LO源产生正交LO信号。 图31. 集成可调谐巴伦 为实现RF巴伦调谐，应写入寄存器0x30来开关原边和副边 上的并联电容。增加的电容(与巴伦的感性绕组并联)将改 变电感电容(LC)谐振器的谐振频率。因此，选择BAL_CIN (寄存器0x30的位[3:1])和BAL_COUT(寄存器0x30的位[7:5]) 的适当组合，便可设置所需的频率并优化增益。大多数情 况下，输入和输出电容一并进行调谐，不过有时出于匹配 方面的考虑，对它们单独进行调谐可能更好。 表8. RF输入选择表 RFSW_MUX(寄存器地址0x23的位11) 0 0 1 1 1 RFSW_SEL SPI控制(寄存器地址0x23的位9) 0 1 X1 X1 X = 无关位。 Rev. A | Page 14 of 48 RFSW引脚控制(引脚20) X1 X1 0 1 RF输入 RFIN0 RFIN1 RFIN0 RFIN1 ADRF6820 RF衰减器 内部LO模式 可调谐巴伦之后是RF数字步进衰减器(RFDSA)，其衰减范 围为0 dB至15 dB，步进为1 dB。DGA_CTL寄存器中的RFDSA_ SEL位(寄存器0x23的位[8:5])决定RFDSA的设置。 在内部LO模式下，ADRF6820利用片内PLL和VCO来合成 LO信号的频率。如图32所示，PLL由参考路径、鉴频鉴相 器(PFD)、电荷泵和带预分频器的可编程整数分频器组成。 参考路径接收参考时钟，将其2/4/8分频或1/2倍频后送至 PFD。PFD将该信号与VCO的分频信号进行比较。根据所 选的PFD极性，如果VCO信号比参考频率慢/快，PFD将向 电荷泵发送升/降信号。电荷泵发送一个电流脉冲到片外环 路滤波器，从而提高或降低调谐电压(VTUNE)。 LO生成模块 ADRF6820的混频器可使用内部或外部LO信号。内部LO由 片内VCO产生，可在2850 MHz至5700 MHz的倍频程频率范 围内调谐。VCO的输出通过小数N分频PLL锁相至外部参 考时钟，小数N分频PLL可通过SPI控制寄存器编程。为产 生356.25至2850 MHz频率范围内的同相且正交相位LO信号 以驱动混频器，应通过分频器组合来控制VCO输出，如图 32所示。 ADRF6820集成了四个VCO内核，覆盖从2.85 GHz到5.7 GHz 的倍频程范围。 表 9列 出 了 各 VCO覆 盖 的 频 率 范 围 。 所 需 VCO可 通 过 VCO_SEL位(寄存器0x22的位[2:0])选择。 或者，也可以将外部信号与分频器或多相分相器一起使用 来产生正交LO信号以驱动混频器。在要求最低相位噪声的 苛刻应用中，可能需要从外部提供LO信号。正交LO产生 的不同方法和所需的控制寄存器编程参见表9。 POLYPHASE FILTER I+ REFSEL REG 0x21[2:0] ÷8 ÷4 REFIN 39 ÷2 ×1 EXTERNAL LOOP FILTER PFD_POLARITY REG 0x21[3] PFD + ×2 CHARGE PUMP LOIN+ 35 LOIN– 34 CP VTUNE 37 32 LPF QUAD_DIV_EN REG 0x01[9] I– TO MIXER Q+ ÷1, ÷2, ÷4 QUAD DIVIDER Q– DIV8 _EN/ DIV4_EN REG 0x22[4:3] CP_CTRL REG 0x20[13:0] N = INT + FRAC MOD ÷2 VCO_SEL REG 0x22[2:0] 11990-041 DIV_MODE: REG 0x02[11] INT_DIV: REG 0x02[10:0] FRAC_DIV: REG 0x03[15:0] MOD_DIV: REG 0x04[15:0] 图32. LO生成功能框图 表9. LO模式选择 LO选择 内部(VCO) 外部(2x LO) 外部(1x LO) fVCO或fEXT (GHz) 2.85至3.5 3.5至4.02 4.02至4.6 4.6至5.7 0.7至6.0 0.35至3.5 正交产生 2分频 2分频 2分频 2分频 2分频 2分频 QUAD_DIV_EN， , 寄存器0x01[9] 1 1 1 1 1 0 Rev. A | Page 15 of 48 LO Enables，寄存器 0x01[6:0] 111 111X 111 111X 111 111X 111 111X 101 000X 000 000X VCO_SEL， 寄存器0x22[2:0] 011 010 001 000 1XX XXX ADRF6820 LO频率和分频器 PLL锁定时间 来自VCO或外部LO输入的信号经过一系列分频器后进行缓 冲，以驱动有源混频器。输入信号的频率由两个可编程2 分频级进行1/2/4分频，然后送入正交分频器，由后者再次 2分频，以产生混频器所用的同相且正交相位LO信号。选 择不同LO频率范围所需的控制位(寄存器0x22的位[4:3])参 见表10。 写入最后一个寄存器后，锁定PLL所需的时间分为两部分： VCO频段校准和环路建立。 表10. LO频率和分频器 LO频率范围 (MHz) 1425至2850 712.5至1425 356.25至712.5 fVCO/fLO 或 fEXT LO/fLO 2 4 8 DIV8_EN (寄存器0x22的 位4) 0 0 1 DIV4_EN (寄存器0x22的 位3) 0 1 1 PLL频率编程 N分频器将差分VCO信号分频至PFD频率。N分频器可通 过设置DIV_MODE位(寄存器0x02的位11)而配置为小数模 式或整数模式。默认配置是小数模式。N值和PLL频率可 利用以下公式来确定： f PFD = f VCO 2× N N = INT + f LO = 写入最后一个寄存器后，PLL自动执行VCO频段校准以选 择正确的VCO频段。此校准需要大约94,208个PFD周期。 对于40 MHz fPFD，这相当于2.36 ms。校准完成后，PLL的反馈 操作使VCO最终锁定正确的频率。锁定发生的速度取决于 非线性周跳行为和环路的小信号建立时间。要准确估计锁 定时间，请下载ADIsimPLL工具，它能正确捕捉这些效 应。一般而言，高带宽环路的锁定速度快于低带宽环路。 锁定检测信号作为可选输出之一，通过MUXOUT引脚提 供 ， 逻 辑 高 电 平 表 示 环 路 已 锁 定 。 MUXOUT引 脚 由 REF_MUX_SEL位(寄存器0x21的位[6:4])控制，默认配置是 PLL锁定检测。 缓冲LO输出 内部LO信号的缓冲版本以差分形式在LOOUT+和LOOUT− 引脚(引脚17和引脚18)提供。利用正交分频器产生正交LO 信号时，输出信号的频率是混频器LO信号频率的2倍或1倍。 输出驱动电平由LO_DRV_LVL位(寄存器0x22的位[7:6])设 置，如表11所示。 LO信号的存在使得许多器件可以通过菊花链形式同步连 接。一个ADRF6820用作主器件并提供LO信号，后续从器 件共享该LO输出信号。这种灵活性可大幅简化需要多个 LO的系统的LO要求。 FRAC MOD f PFD × 2 × N LO_DIVIDER 其中： fPFD是鉴频鉴相器频率。 fVCO是VCO频率。 N是小数分频比(INT + FRAC/MOD)。 INT是寄存器0x02编程设置的整数分频比。 FRAC是寄存器0x03编程设置的小数分频比。 MOD是寄存器0x04编程设置的模数分频比。 fLO是环路锁定时进入混频器内核的LO频率。 LO_DIVIDER表示最终分频比，它将VCO或外部LO信号的 频率2/4/8分频后送入混频器(参见表10)。 表11. LO输出电平 LO_DRV_LVL(寄存器0x22的 位[7:6]) 00 01 10 11 幅度(dBm) −5 −1 +2 +4 直流电平(V) 3.0 2.85 2.7 2.5 外部LO模式 利用VCO_SEL位(寄存器0x22的位[2:0])选择外部或内部LO 模式。要配置外部LO模式，应将寄存器0x22的位[2:0]设为 4(十进制)，并将差分LO信号施加于引脚34 (LOIN−)和引脚 35 (LOIN+)。外部LO频率范围是350 MHz至6 GHz。当选择 多相分相器时，有源混频器需要一个1xLO信号，或将一个 2xLO信号与内部正交分频器一起使用，如表9所示。 LOIN+和LOIN−输入引脚必须交流耦合，不用时应断开。 Rev. A | Page 16 of 48 ADRF6820 要求的PLL/VCO设置和寄存器写操作序列 表13. 基带缓冲器偏置 除了写入相应的寄存器以配置PLL和VCO的所需LO频率和 相位噪声性能，还必须写入表12所列的寄存器。 BB_BIAS(寄存器0x34的位[11:10]) 00 01 10 11 为确保PLL锁定所需的频率，应遵守PLL寄存器的适当写操 作顺序。PLL寄存器必须相应地进行配置以实现所需的频 率，最后的写操作必须是写入寄存器0x02 (INT_DIV)、寄存 器0x03 (FRAC_DIV)或寄存器0x04 (MOD_DIV)。写入其寄 存器0x02、寄存器0x03和寄存器0x04时，会启动内部VCO 校准，这是锁定PLL的最后一步。 表12. 要求的PLL/VCO寄存器写操作 地址[位] 0x21[3] 0x49[15:0] 位名称 PFD_POLARITY RESERVED, SET_1, SET_0 设置 0x1 0x14B4 说明 负极性 内部设置 有源混频器 来自RFDSA的信号被分解以驱动一对双平衡吉尔伯特单元 有源混频器，从而由LO信号下变频至基带。通过更改 MIX_BIAS位(寄存器0x31的位[12:10])的值以设置混频器的 电流，实现输出噪声与线性度的平衡。 有源混频器利用失真校正电路来消除混频器的三阶失真。 校正信号的幅度和相位由控制寄存器域DEMOD_RDAC和 DEMOD_CDAC(分别是寄存器0x31的位[8:5]和寄存器0x31 的位[3:0])的组合确定。更多信息参见“IP3和噪声系数优 化”部分。 解调器增益和带宽由混频器负载中的电阻和电容设置，受 BWSEL位(寄存器0x34的位[9:8])控制，如表15所示。更多 信息参见“带宽选择模式”部分。 基带缓冲器 射极跟随器缓冲混频器负载处的信号，并驱动基带输出引 脚(I+、I−、Q−和Q+)。射极跟随器的偏置电流由BB_BIAS 位(寄存器0x34的位[11:10])控制，如表13所示。应根据所 需的负载驱动能力设置偏置电流：对于额定200 Ω负载，BB_ BIAS = 1；对于50 Ω或100 Ω负载，建议设置BB_BIAS = 2。 基带输出的差分阻抗为50 Ω，但是，为了优化线性度性能， ADRF6820输出负载必须较高(即200 Ω)。相关支持数据参见 “I/Q输出负载”部分。 偏置电流(mA) 0 4.5 9 13.5 串行端口接口(SPI) ADRF6820 SPI允许用户利用芯片内部的一个结构化寄存器 空间来配置器件，以满足特定功能或操作的需要。此接口 为用户提供了额外的灵活性和自定义途径。通过串行端口 接口可访问及读写地址。 串行端口接口由三条控制线组成：SCLK、SDIO和CS。 SCLK(串行时钟)是串行移位时钟，用来同步串行接口的读 写操作。SDIO是串行数据输入或输出，取决于发送的指令 和时序帧中的相对位置。CS(片选引脚信号)是低电平有效 控制，用来选通读写周期。CS的下降沿与SCLK的上升沿 共同决定帧的开始。当CS为高电平时，所有SCLK和SDIO 活动都被忽略。串行时序及其定义参见表4。 ADRF6820协议由7个寄存器地址位、读/写位和16个数据位 组成。地址和数据域均是按最高有效位(MSB)优先方式来 组织，最后是最低有效位(LSB)。 在一个写周期中，最多可移入16位的串行写数据(MSB到 LSB)。如果CS上升沿出现在串行数据的LSB锁存之前，则 只有已经锁存的位会被写入器件。如果移入16个以上的数 据位，则只将最近的16位写入器件。ADRF6820写周期的 输入逻辑电平支持低至1.8 V的接口。 在一个读周期中，最多可移出16位的串行读数据(MSB优 先)。16位后移出的数据未做定义。给定寄存器地址的回读 内容不一定与该地址的写入数据一致。读周期的输出逻辑 电平是2.5 V。 Rev. A | Page 17 of 48 ADRF6820 应用信息 基本连接 VCC_3P3 VCC_3P3 0Ω (0402) RFIN0 1000pF (0402) 13 ENBL 14 24 2 3 8 SERIAL PORT INTERFACE 9 TC4-1W+ 23 25 26 28 38 4 DC/PHASE CORRECTION 29 5 3 4 LOOUT– 18 ÷1, ÷2 100pF (0402) 100pF (0402) REFIN ÷8 ÷4 ÷2 ×1 ×2 39 49.9� (0402) MUXOUT I– 3 4 7 6 1 Q+ 6 2 3 Q– 4 17 PFD + CHARGE PUMP POLYPHASE FILTER CP 35 32 37 N = INT + 16 Lock_det Vptat Scan 1 34 DIV 2 PHASE SPLITTER ÷1, ÷2, 0° ÷4 90° 19 30 FRAC MOD ÷2 LDO 2.5V 36 31 27 100pF (0402) 100pF (0402) 100pF (0402) 100pF (0402) 100pF (0402) 0.1µF (0402) 0.1µF (0402) 0.1µF (0402) 0.1µF (0402) 10µF (0805) 33 40 100pF (0402) 100pF (0402) 10µF (0805) DECL2 VPOS_3P3 MIXER BUFFER 3.3/5.0V LDO VCO 10µF (0805) 100pF (0402) 10µF (0805) 0.22µF (0402) 12 LOIN– 100pF (0402) 0.1µF (0805) 100pF (0402) TC1-1-43A+ LOIN+ VTUNE 6 1 4 3 100pF (0402) CP 22pF (0402) 10kΩ (0402) 3kΩ (0402) 2.7nF (0402) 5.1kΩ VOCM (0402) 21 11 10 DECL1 LOOUT+ DECL4 6 6 2 TC4-1W+ DC/PHASE CORRECTION 1 1 I+ 22 DECL3 100pF (0402) RFIN1 15 PWR_DWN 100pF (0402) 10kΩ (0402) 6.8pF (0402) 22pF (0402) VPOS_3P3 49.9Ω (0402) 10µF (0805) VPOS_5V 11990-042 1000pF (0402) SDIO 20 ENABLE SCLK RFIN0 CS RFSW RFIN1 0Ω (0402) 图33. 基本连接 表14. 引脚编号 5 V电源 11 21 3.3 V电源 1 19 30 31 36 引脚名称 说明 基本连接 VPOS_5V 混频器电源 VPOS_5V RF前端电源 通过100 pF和0.1 μF电容将此电源引脚去耦至地。确保去 耦电容靠近该引脚放置。 通过100 pF和10 μF (0805)电容将此电源引脚去耦至地。 确保去耦电容靠近该引脚放置。 VPOS_3P3V VPOS_3P3V VPOS_3P3V VPOS_3P3V VPOS_3P3V 数字电源 LO电源 LO电源 VCO电源 PLL电源 通过100 pF和0.1 μF电容将此引脚去耦至地。 通过100 pF和0.1 μF电容将此引脚去耦至地。 通过100 pF和0.1 μF电容将此引脚去耦至地。 通过100 pF和10 μF电容将此引脚去耦至地。 通过100 pF和0.1 μF电容将此引脚去耦至地。 Rev. A | Page 18 of 48 ADRF6820 引脚编号 PLL/VCO 37 39 引脚名称 说明 基本连接 CP REFIN 频率合成器电荷泵输出电压 频率合成器参考频率输入 17, 18 LOOUT+, LOOUT− LOIN−, LOIN+ MUXOUT VTUNE 差分LO输出 通过环路滤波器连接到VTUNE引脚。 标称输入电平为1 V p-p。输入范围为12 MHz至320 MHz。 此引脚内部偏置到VPOS_3P3V/2，必须交流耦合。 差分输出阻抗为50 Ω。这些引脚内部偏置，必须交流耦 合。直流电平随LO输出驱动电平而变化。参见表11。 差分输入阻抗为50 Ω。这些引脚内部偏置，必须交流 耦合。 该输出引脚提供PLL参考信号或PLL锁定检测信号。 此引脚由环路滤波器的输出驱动，标称输入电压范围 是1 V到2.8 V。 34, 35 16 32 RF输入 22, 29 差分LO输入 PLL多路复用器输出 VCO调谐电压 RFIN1, RFIN0 RF输入 RFSW RF输入的引脚控制 I+, I−, Q−, Q+ VOCM I和Q通道混频器基带输出 使能 24 ENBL 外部使能引脚控制 此引脚设为高电平可使能内部模块，设为低电平则关 断内部模块。要指定内部模块，请写入寄存器0x10以 设置关断屏蔽。 串行端口接口 13 SDIO SCLK CS SPI数据输入/输出 SPI时钟 SPI片选 3.3 V兼容逻辑电平。 3.3 V兼容逻辑电平。 低电平有效。3.3 V兼容逻辑电平。 DECL1 混频器LDO去耦 27 DECL2 VCO2 LDO去耦 33 DECL3 VCO LDO去耦 40 DECL4 2.5V LDO去耦 通过0.22 µF电容将此引脚去耦至地。确保去耦电容靠近 该引脚放置。 通过100 pF和10 μF (0805)电容将此电源引脚去耦至地。 确保去耦电容靠近该引脚放置。 通过100 pF和10 μF (0805)电容将此电源引脚去耦至地。 确保去耦电容靠近该引脚放置。 通过100 pF和10 μF电容将此电源引脚去耦至地。确保 去耦电容靠近该引脚放置。 GND 地 这些引脚连接到PCB的GND。 裸露焊盘(EPAD) 裸露散热焊盘位于封装的底部。裸露焊盘应焊接到地。 20 解调器输出 4, 5, 6, 7 12 14 15 LDO去耦 10 GND 2, 3, 8, 9, 23, 25, 26, 28, 38 (EPAD) 单端RF输入具有50 Ω输入阻抗。这些引脚内部偏置到 VPOS_5V/2。应交流耦合RF输入。为了改善通道间隔 离，请参见“布局布线”部分中的建议印刷电路板(PCB) 布局。未使用的RF输入应当用接GND的隔直电容端接 以改善隔离性能。 对于RFIN0，将RFSW设置为逻辑低电平；对于RFIN1， 应将RFSW设置为逻辑高电平。如需逻辑高电平，将此 引脚连接到2.5 V电压。 混频器输出共模电压 Rev. A | Page 19 of 48 I和Q混频器输出具有50 Ω差分输出阻抗(每个引脚25 Ω)。 VOCM引脚设置输出共模电平。 该输入引脚设置I和Q复数输出的共模电压。VOCM需 T 要1.5 V至2.4 V范围内的干净电压源。当该电压不在此 范围内时，线性度性能会下降。 ADRF6820 RF巴伦插入损耗优化 如 图 34至 图 37所 示 ， ADRF6820混 频 器 的 增 益 已 针 对 BAL_CIN和BAL_COUT(寄存器0x30的位[7:0])的每种组合 进行测定。可以利用BAL_CIN和BAL_COUT的各种值来优 化ADRF6820的增益。优化的值不随温度而变化。选定值 后，绝对增益随温度而变化，但BAL_CIN和BAL_COUT值 的签名保持不变。 输入频率较低时，需要更大的电容。这可通过将更大的代 码写入BAL_CIN和BAL_COUT来实现。高频时需要的电容 较小，使用较小的BAL_CIN和BAL_COUT代码是合适的。 对于各种BAL_CIN和BAL_COUT代码，图38显示了增益随 频率的变化。图34至图38只能用作指南，切勿在绝对意义 上解读它们，因为具体应用和PCB设计各有不同。为实现 最大增益，可能需要再进行微调。表16列出了不同RF频率 的推荐BAL_CIN和BAL_COUT设置。 0 –0.5 0 –40°C +25°C +85°C –40°C +25°C +85°C –2 –1.0 GAIN (dB) GAIN (dB) –4 –1.5 –2.0 –6 –2.5 –8 –3.0 –10 0123456701234567012345670123456701234567012345670123456701234567 0 1 2 3 4 5 6 7 –12 11990-025 –4.0 COUT CIN CIN/COUT 0 0 1 2 3 4 5 6 7 COUT CIN CIN/COUT 图34. 增益与BAL_CIN和BAL_COUT的关系(fRF = 900 MH) –1 0123456701234567012345670123456701234567012345670123456701234567 11990-027 –3.5 图36. 增益与BAL_CIN和BAL_COUT的关系(fRF = 1900 MHz) 0 –40°C +25°C +85°C –2 –40°C +25°C +85°C –2 –4 GAIN (dB) –4 –5 –6 –6 –8 –10 –7 –12 –8 –10 0123456701234567012345670123456701234567012345670123456701234567 0 1 2 3 4 5 6 7 COUT CIN CIN/COUT 图35. 增益与BAL_CIN和BAL_COUT的关系(fRF = 2200 MHz) Rev. A | Page 20 of 48 –16 0123456701234567012345670123456701234567012345670123456701234567 0 1 2 3 4 5 6 7 COUT CIN CIN/COUT 图37. 增益与BAL_CIN和BAL_COUT的关系(fRF = 2600 MHz) 11990-028 –14 –9 11990-026 GAIN (dB) –3 ADRF6820 0 –2 –6 –8 CIN = 0, CIN = 1, CIN = 2, CIN = 3, CIN = 4, CIN = 5, CIN = 6, CIN = 7, –10 –12 500 700 900 COUT COUT COUT COUT COUT COUT COUT COUT =0 =1 =2 =3 =4 =5 =6 =7 1100 1300 1500 1700 1900 2200 2400 2600 RF FREQUENCY (MHz) 11990-029 GAIN (dB) –4 图38. 不同BAL_CIN和BAL_COUT代码下增益与RF频率的关系 Rev. A | Page 21 of 48 ADRF6820 ADRF6820提供四种带宽选择模式，如表15所示。带宽选 择模式包括高增益、低带宽或低增益、高带宽。混频器负 载中的电阻和电容的选择决定IF增益和带宽。利用寄存器 0x34的位[9:8]选择四种模式中的一种。 高增益模式BWSEL0和BWSEL1在增益、噪声系数和线性度 方面的性能相当。类似地，低增益模式BWSEL2和BWSEL3 也具有相同的性能规格。区分不同模式的因素是IF带宽。 图39至图42显示了不同LO频率下各种带宽模式的电压增 益、通带平坦度和1 dB带宽。表15总结了图39至图42的结果。 表15. 混频器增益和带宽选择模式1 BWSEL (寄存器0x34[9:8]) 00 01 10 11 电压增益 (dB) +2 +2 −3 −3 1 dB带宽 (MHz) 240 180 600 500 3 dB带宽 (MHz) 480 340 1400 900 fLO = 2100 MHz，高端LO注入。 图39至图42同时显示了正和负IF频率的数据。正IF频率代 表低端LO注入，负IF频率代表高端LO注入。 LO = 1800 MHz LO = 2100 MHz LO = 2700 MHz VOLTAGE GAIN (dB) 4.0 3.5 3.0 2.5 2.0 1.5 1.0 0.5 0 –0.5 –1.0 –1.5 –2.0 –2.5 –3.0 –3.5 –4.0 –300 精确测量ADRF6820的电压增益平坦度是非常困难的，因 为信号发生器和频谱分析仪会引入其自身的幅度误差。此 外，在高频时，板走线的匹配度降低，导致信号反射。由 于测量结果包括信号发生器和频谱分析仪的幅度误差，因 此ADRF6820的增益平坦度约为0.3 dB(对于任意100 MHz带 宽)或0.2 dB(对于任意20 MHz带宽)。设计上，ADRF6820的 增益平坦度远远优于此值，不过由于测量方法受限，我们 只能如实提供上述结果。 –200 –100 0 100 IF FREQUENCY (MHz) 200 300 11990-013 VOLTAGE GAIN (dB) 1 模式 BWSEL0 BWSEL1 BWSEL2 BWSEL3 LO频率设置为1800 MHz、2100 MHz和2700 MHz，RF频率 则是扫过。利用这种测量方法，图39至图42显示了RF和IF 滚降的效应。RF滚降由集成RF巴伦决定，IF滚降由带宽选 择模式设置。在最宽带宽模式(BWSEL2)下，RF滚降和IF滚 降的效应最明显，如图41所示。图41显示，当LO频率为 2700 MHz时，带宽最平坦且最宽，因为RF频率离集成RF巴 伦的滚降最远。在fLO = 1800 MHz和fLO = 2100 MHz扫描中， RF巴伦的影响变得明显起来，导致1 dB带宽变窄。 图39. 电压增益与IF频率的关系，BWSEL = 0，LO固定且RF扫描 4.0 3.5 3.0 2.5 2.0 1.5 1.0 0.5 0 –0.5 –1.0 –1.5 –2.0 –2.5 –3.0 –3.5 –4.0 –300 LO = 1800MHz LO = 2100MHz LO = 2700MHz –200 –100 0 100 IF FREQUENCY (MHz) 200 300 11990-012 带宽选择模式 图40. 电压增益与IF频率的关系，BWSEL = 1，LO固定且RF扫描 Rev. A | Page 22 of 48 –600 –400 –200 0 200 IF FREQUENCY (MHz) 400 600 800 图41. 电压增益与IF频率的关系，BWSEL = 2，LO固定且RF扫描 0 –0.5 –1.0 –1.5 –2.0 –2.5 –3.0 –3.5 –4.0 –4.5 –5.0 –5.5 –6.0 –6.5 –7.0 –7.5 –8.0 –800 LO = 1800MHz LO = 2100MHz LO = 2700MHz –600 –400 –200 0 200 IF FREQUENCY (MHz) 400 600 800 11990-010 LO = 1800MHz LO = 2100MHz LO = 2700MHz VOLTAGE GAIN (dB) 0 –0.5 –1.0 –1.5 –2.0 –2.5 –3.0 –3.5 –4.0 –4.5 –5.0 –5.5 –6.0 –6.5 –7.0 –7.5 –8.0 –800 11990-011 VOLTAGE GAIN (dB) ADRF6820 图42. 电压增益与IF频率的关系，BWSEL = 3，LO固定且RF扫描 Rev. A | Page 23 of 48 ADRF6820 IP3和噪声系数优化 ADRF6820可以根据不同的目的进行配置：提高性能抑或 降低功耗。在性能至关重要的应用中，ADRF6820提供IP3 或噪声系数优化功能。然而，如果功耗是优先考虑因素， 则可降低混频器偏置电流以节省整体功耗，不过性能会降 低。无论具体应用的需求是什么，ADRF6820都能提供性 能与功耗兼顾的配置。 调整混频器偏置设置对性能和功耗的影响最大。因此，首 先应调整混频器偏置。ADRF6820的有源混频器内核是线 性化跨导体。偏置电流越大，跨导体线性度越高，因而 IP3越高。不过，IP3的提高是以降低噪声系数和提高功耗 为代价。混频器偏置(MIX_BIAS，寄存器0x31的位[12:10]) 每改变1位，混频器总电流便提高8 mA。 毫无疑问，偏置电流的提高有一个限度，一旦超过该限 度，线性度提高所带来的好处便不再大于功耗和噪声提高 所带来的坏处。混频器内核会达到一个饱和点，在该点继 续提高偏置电流不会改善线性度性能。达到该点时，应将 偏置电流降至实现所需性能的水平。根据客户的系统要 求，可以获得线性度、噪声系数和功耗的平衡。 除了偏置优化以外，ADRF6820还有可配置失真抵消电 路。ADRF6820的线性化跨导体输入端由主路径和辅助路 径组成。通过调整辅助路径的幅度和相位，可以抵消主路 径产生的失真，从而改善IP3性能。幅度和相位调整位于 以下串行接口位：DEMOD_RDAC(寄存器0x31的位[8:5])和 DEMOD_CDAC(寄存器0x31的位[3:0])。 图 43至 图 46显 示 了 DEMOD_RDAC、DEMOD_CDAC和 MIX_BIAS所有组合的输入IP3和噪声系数扫描图。输入IP3 与DEMOD_RDAC和DEMOD_CDAC的关系图在一幅图中 同时显示了表面和轮廓曲线。轮廓曲线位于表面曲线下 方。读懂这些图的最佳方法是找到表面曲线上表示最大输 入IP3的峰值，然后在轮廓曲线上找到相同的颜色图案， 从而确定优化的DEMOD_RDAC和DEMOD_CDAC值。输 入IP3曲线的整体形状不随MIX_BIAS设置而变，因此仅显 示MIX_BIAS = 011的情形。表16列出了不同RF频率的推荐 MIX_BIAS、DEMOD_RDAC和DEMOD_CDAC设置。表16 和图43至图46只能用作指南，切勿在绝对意义上解读它 们，因为具体应用和输入信号各有不同。 38 40 38 36 36 34 35 IIP3 (dBm) 34 30 32 32 30 30 25 28 30 25 20 0 0 10 5 15 RDAC 11990-031 AC CD 10 26 26 20 0 28 图43. IIP3与DEMOD_RDAC和DEMOD_CDAC的关系 (MIX_BIAS = 3，fRF = 900 MHz) Rev. A | Page 24 of 48 5 RD 10 AC 15 0 5 10 15 CDAC 图44. IIP3与DEMOD_RDAC和DEMOD_CDAC的关系 (MIX_BIAS = 2，fRF = 1900 MHz) 24 11990-032 IIP3 (dBm) 35 40 ADRF6820 40 38 36 36 34 IIP3 (dBm) 32 32 30 30 28 30 32 30 25 28 24 28 26 22 20 0 24 15 0 5 10 15 CDAC 22 24 10 AC RD 5 RDA 10 C 26 20 图45. IIP3与DEMOD_RDAC和DEMOD_CDAC的关系 (MIX_BIAS = 2，fRF = 2100 MHz) 5 0 10 15 22 CDAC 11990-034 26 11990-033 IIP3 (dBm) 35 34 34 20 0 38 36 图46. IIP3与DEMOD_RDAC和DEMOD_CDAC的关系 (MIX_BIAS = 2，fRF = 2700 MHz) BAL_CIN、BAL_COUT、MIX_BIAS、DEMOD_RDAC和 DEMOD_CDAC的推荐设置 表16. 推荐设置 BWSEL 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 fRF (MHz) 500 600 700 800 900 1000 1100 1200 1300 1400 1500 1600 1700 1800 1900 2000 2100 2200 2300 2400 2500 2600 2700 2800 BAL_ CIN 7 7 7 7 6 5 3 3 2 2 1 1 1 1 1 1 1 1 1 1 1 1 1 1 BAL_ COUT 7 7 7 3 2 1 2 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0 0 0 MIX_ BIAS 2 2 2 2 1 1 1 1 2 2 2 1 1 1 1 2 2 2 2 2 2 2 1 1 DEMOD_ RDAC 9 9 8 9 8 8 9 8 8 9 9 8 8 8 8 8 8 9 9 7 7 7 8 8 DEMOD_ CDAC 10 10 11 4 7 9 6 8 7 3 4 5 5 6 5 4 4 2 3 3 3 3 4 4 BWSEL 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 Rev. A | Page 25 of 48 fRF (MHz) 500 600 700 800 900 1000 1100 1200 1300 1400 1500 1600 1700 1800 1900 2000 2100 2200 2300 2400 2500 2600 2700 2800 BAL_ CIN 7 7 7 7 6 5 3 3 2 2 1 1 1 1 1 1 1 1 1 1 1 1 1 1 BAL_ COUT 7 7 7 3 2 1 2 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0 0 0 MIX_ BIAS 3 3 2 3 3 3 2 2 2 3 3 2 2 2 2 3 2 2 3 3 3 3 2 2 DEMOD_ RDAC 5 5 4 8 9 7 6 8 3 8 8 8 8 8 5 5 4 4 8 8 9 9 8 8 DEMOD_ CDAC 7 7 9 4 5 7 9 9 9 5 6 5 5 7 6 7 6 6 6 6 6 6 5 5 ADRF6820 I/Q输出负载 0 –3 –4 –5 RL = 200Ω RL = 100Ω –6 –7 RL = 50Ω –8 –9 –10 –11 –13 VOUT/VIN = RL/(RL + RS) IF FREQUENCY (MHz) 其中，RS = 50 Ω。 11990-140 –12 10 30 50 70 90 110 130 150 170 190 210 230 250 270 290 310 330 350 370 390 410 430 450 470 490 510 530 550 570 590 610 630 650 670 690 710 730 750 770 790 810 830 850 870 差分I/Q输出端的输出负载对电压增益有直接影响；负载 越小，则增益越低。ADRF6820的50 Ω差分源阻抗(RS)与外部 负载电阻(RL)一起形成一个分压器。ADRF6820的性能针对 200 Ω的差分负载端接进行了优化，并在该负载下进行测定。 对于200 Ω差分负载端接，分压比计算如下： –2 VOLTAGE GAIN (dB) ADRF6820的I和Q基带输出具有50 Ω差分阻抗。然而，电压 增益和线性度性能在使用200 Ω差分负载时最佳。这可能不 是所有应用的最有利端接阻抗，因此，针对较低的输出负 载，可在一定程度上降低功能。 –1 图47. 电压增益与IF频率的关系，LO = 1840 MHz且BWSEL = 2 除了转换增益降低以外，较低输出负载阻抗还会降低线性 度性能。这是因为混频器之后的射极跟随器缓冲器需要输 送更多负载电流，因而会在更靠近非线性区域的地方工 作。为了改善较低负载(如50 Ω)下的性能，可增大BB_BIAS (寄存器0x34的位[11:10])以将射极跟随器的偏置电流提高 到最大值13.5 mA。偏置电流设置参见表13。 不同负载阻抗引起的增益变化由下式计算： RL2 Gain (RL2 ) (RL2 + RS ) = RL1 Gain (RL1 ) (RL1 + RS ) 其中： RL1 = 200 Ω。 RL2为新的负载阻抗。 80 70 60 50 40 30 IIP3 = 50Ω IIP3 = 100Ω IIP3 = 200Ω IIP2 = 50Ω IIP2 = 100Ω IIP2 = 200Ω 20 0 10 30 50 70 90 110 130 150 170 190 210 230 250 270 290 310 330 350 370 390 410 430 450 470 490 510 530 550 570 590 610 630 650 670 690 710 10 IF FREQUENCY (MHz) 11990-141 IIP3 (dBm), IIP2 (dBm) fRF = 2100 MHz且fIF = 200 MHz时，ADRF6820的转换增益为 −3.2 dB。在相同测试条件和100 Ω负载下，增益降低20log (5/6) = −1.58 dB，此时电压增益为−4.6 dB。图47显示了fLO = 1840 MHz、BWSEL = 2及常见输出负载下的电压增益与IF 频率的关系。 图48. IIP3和IIP2与IF频率的关系，fLO = 1840 MHz且BWSEL = 2 图48显示了50 Ω、100 Ω和200 Ω负载下输入IP3和输入IP2性 能与IF频率的关系。对于100 Ω和200 Ω负载阻抗，偏置电流 配置为默认值9 mA，而对于50 Ω负载，偏置电流则提高到 最大值以实现与较高输出负载相同的输入IP3性能水平。 Rev. A | Page 26 of 48 ADRF6820 镜像抑制 增益和正交相位失配与镜像抑制比(IRR)性能的换算公式为： 基带I和Q路径的幅度和相位失配直接表现为镜像抑制性能 下降，而对于直接变频系统，镜像抑制性能最大化是实现 高性能和优化带宽的关键。ADRF6820提供独立的I/Q路径 相位调整，支持正交校正。要使用正交校正，对于I路径校 正，应写入寄存器0x32的位[3:0]；对于Q路径校正，应写 入寄存器0x32的位[7:4]。图49显示了各种LO频率下可用的 校正范围。 45 = 740MHz = 940MHz = 1940MHz = 2540MHz 41 1.5 2.5° 1.0 0.5 1.1° 0.9° 0 2.9° –0.5 –1.0 –1.5 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 31 IMAGE REJECTION (dB) 33 31 0 2 4 6 8 10 39 37 35 33 29 27 27 图50. 镜像抑制与RF频率的关系，fIF = 200 MHz INTERNAL 2× LO 31 29 RF FREQUENCY (MHz) –2 EXTERNAL LO: POLYPHASE 41 35 1100 1300 1500 1700 1900 2100 2300 2500 2700 –4 43 37 900 –6 45 39 25 700 –8 RF SIG AMP (dBm) 11990-047 IMAGE REJECTION (dB) 33 25 –10 HIGH-SIDE LO: INT 2× LO HIGH-SIDE LO: EXT. 1× LO, POLYPHASE LOW-SIDE LO: INT 2× LO LOW-SIDE LO: EXT. 1× LO, POLYPHASE 41 35 图51. 镜像抑制与RF信号电平的关系，IF = 200 MHz，高端LO注入时 fLO = 2000 MHz且fRF = 1800 MHz，低端注入时则相反 图49. 正交校正范围 43 37 27 ILO OR QLO SETTING 45 39 29 ILO ADJUST QLO ADJUST 0 LOW-SIDE LO: INT 2× LO HIGH-SIDE LO: INT 2× LO LOW-SIDE LO: EXT 1× LO, POLYPHASE HIGH-SIDE LO: EXT 1× LO, POLYPHASE 43 11990-148 2.0 系统中的一个主要相位误差源来自LO信号发生正交分相的 解调器。图50至图52显示了ADRF6820在不同扫描参数且 不应用校正时可实现的镜像抑制水平。 11990-113 PHASE ERROR (Degrees) 2.5 1 + Ae 2 − 2 Ae cos(ϕe ) 25 0 100 200 300 400 500 IF FREQUENCY (MHz) 图52. 镜像抑制与IF频率的关系，fLO = 1800 MHz Rev. A | Page 27 of 48 600 11990-049 LO LO LO LO 1 + Ae 2 + 2 Ae cos(ϕe ) 其中： Ae为幅度误差。 φe为相位误差。 IMAGE REJECTION (dB) 3.0 IRR (dB ) = 10 log ADRF6820 ADRF6820可以灵活地指定I/Q输出的极性，I可以先于Q， 反之亦然。通过设置POLI(寄存器0x32的位[9:8])或POLQ(寄 存器0x32的位[11:10])，I和Q输出均可变为与默认配置相反 的配置。当I和Q输出在复数域I + jQ中进行同步处理时，这 种指定极性的灵活性很重要。 上电时，依据采用的是高端还是低端LO频率注入，I通道 可以领先或落后于Q通道90°。当RF频率大于LO频率(低端 LO注入)时，I通道领先于Q通道(参见图53)。相反，如果 RF频率小于LO频率(高端LO注入)时，则Q通道领先于I通 道90°(参见图54)。 通过写入POLI(寄存器0x32的位[9:8])或POLQ(寄存器0x32 的位[11:10])，I和Q通道均可反转以实现所需的极性，如图 55至图57所示。 0.10 Q CHANNEL I CHANNEL 0.08 0.06 0.04 TRIGGER I/Q极性 0.02 0 –0.02 –0.04 –0.06 –0.08 Q CHANNEL I CHANNEL 0.08 –0.10 –5 0.06 0 1 2 3 4 5 Q CHANNEL I CHANNEL 0.08 –0.02 0.06 –0.04 0.04 –3 –2 –1 0 1 2 3 4 5 TIME (ns) 图53. POLI = 1，POLQ = 2，I通道正常极性，Q通道正常极性， fRF = 2040 MHz，fLO = 1840 MHz I CHANNEL 0.02 0 –0.02 –0.04 –0.06 –0.08 Q CHANNEL 0.08 –0.10 –5 0.06 –4 –3 –2 –1 0 1 2 3 4 5 TIME (ns) 0.04 11990-138 –4 11990-135 –0.08 TRIGGER –0.06 TRIGGER –1 图56. POLI = 1，POLQ = 1，I通道正常极性，Q通道反转极性， fRF = 2040 MHz，fLO = 2240 MHz 0.02 0.10 0 I CHANNEL Q CHANNEL 0.08 –0.02 0.06 –0.04 0.04 –4 –3 –2 –1 0 TIME (ns) 1 2 3 4 5 11990-136 –0.08 TRIGGER –0.06 图54. POLI = 1，POLQ = 2，I通道正常极性，Q通道正常极性， fRF = 2040 MHz，fLO = 2240 MHz 0.02 0 –0.02 –0.04 –0.06 –0.08 –0.10 –5 –4 –3 –2 –1 0 TIME (ns) 1 2 3 4 5 11990-139 TRIGGER 0.10 0 –0.10 –5 –2 图55. POLI = 2，POLQ = 2，I通道反转极性，Q通道正常极性， fRF = 2040 MHz，fLO = 2240 MHz 0.02 0.10 –3 TIME (ns) 0.04 –0.10 –5 –4 11990-137 0.10 图57. POLI = 2，POLQ = 1，I通道反转极性，Q通道反转极性， fRF = 2040 MHz，fLO = 2240 MHz Rev. A | Page 28 of 48 ADRF6820 布局布线 RF输入端的输入阻抗为50 Ω，通往该引脚的走线也必须具有 50 Ω特征阻抗。未使用的RF输入应当用接地隔直电容端接。 Rev. A | Page 29 of 48 RFIN0 GND GND GND RFIN1 11990-048 为优化性能并降低杂散寄生效应，必须精心设计 ADRF6820的布局布线。ADRF6820支持两路RF输入，RF部 分的布局布线对于实现各通道之间的隔离至关重要。图58 显示了RF输入的推荐布局。各路RF输入(RFIN0和RFIN1) 在接地引脚之间隔离，最佳布局方法是让走线短且直。为 此，应将这些引脚直接连到ADRF6820裸露焊盘的中央接 地焊盘。这种方法可使走线电感最小，并提高通道之间的 隔离度。此外，为改善隔离性能，不要将RFIN0和RFIN1 走线彼此平行布线，而应在离开引脚后立即将走线分散。 这些走线相互之间应尽可能远离，防止交叉耦合。 图58. 建议RF输入布局 ADRF6820 寄存器映射 表17. 十六 位15 位14 位13 位12 位11 位10 位9 位8 进制 地址 名称 位 位7 位6 位5 位4 位3 位2 位1 位0 00 SOFT_RESET [15:8] RESERVED [7:0] RESERVED SOFT_RESET 01 Enables [15:8] RESERVED DMOD_EN QUAD_DIV_EN LO_DRV2X_EN [7:0] LO_DRV1X_EN VCO_MUX_ REF_BUF_EN VCO_EN DIV_EN CP_EN VCO_LDO_EN RESERVED EN 02 INT_DIV [15:8] RESERVED DIV_MODE INT_DIV [7:0] INT_DIV 03 FRAC_DIV [15:8] FRAC_DIV [7:0] FRAC_DIV 04 MOD_DIV [15:8] MOD_DIV [7:0] MOD_DIV 10 PWRDWN_ [15:8] RESERVED DMOD_ QUAD_DIV_ LO_DRV2X_ MASK MASK MASK MASK [7:0] LO_DRV1X_ VCO_MUX_ REF_BUF_ VCO_ DIV_MASK CP_MASK VCO_LDO_ RESERVED MASK MASK MASK MASK MASK 20 CP_CTL [15:8] RESERVED CPSEL CSCALE RESERVED [7:0] RESERVED BLEED 21 PFD_CTL [15:8] RESERVED [7:0] RESERVED REF_MUX_SEL PFD_POLARITY REFSEL 22 VCO_CTL [15:8] RESERVED RESERVED [7:0] LO_DRV_LVL DRVDIV2_EN DIV8_EN DIV4_EN VCO_SEL 23 DGA_CTL [15:8] RESERVED RFSW_MUX RESERVED RFSW_SEL RFDSA_SEL [7:0] RFDSA_SEL RESERVED 30 BALUN_CTL [15:8] RESERVED [7:0] BAL_COUT RESERVED BAL_CIN RESERVED 31 MIXER_CTL [15:8] RESERVED MIX_BIAS RESERVED DEMOD_RDAC [7:0] DEMOD_RDAC RESERVED DEMOD_CDAC 32 MOD_CTL0 [15:8] RESERVED POLQ POLI [7:0] QLO ILO 33 MOD_CTL1 [15:8] DCOFFI [7:0] DCOFFQ 34 MOD_CTL2 [15:8] RESERVED BB_BIAS BWSEL [7:0] RESERVED RESERVED 40 PFD_CTL2 [15:8] RESERVED [7:0] RESERVED ABLDLY CPCTRL CLKEDGE 42 DITH_CTL1 [15:8] RESERVED [7:0] RESERVED DITH_EN DITH_MAG DITH_VAL 43 DITH_CTL2 [15:8] DITH_VAL [7:0] DITH_VAL 44 DIV_SM_ [15:8] RESERVED CTL [7:0] RESERVED BANDCAL_ DIVD_CLR 45 VCO_CTL2 [15:8] RESERVED [7:0] VCO_BAND_SRC BAND 46 VCO_RB [15:8] RESERVED [7:0] RESERVED VCO_BAND 49 VCO_CTL3 [15:8] RESERVED SET_1 SET_0 [7:0] SET_0 Rev. A | Page 30 of 48 复位 RW 0x0000 W 0xFE7F RW 0x002C RW 0x0128 RW 0x0600 RW 0xFE7F RW 0x0C26 RW 0x0003 RW 0x2A03 RW 0x0000 RW 0x0000 RW 0x1101 RW 0x0900 RW 0x0000 RW 0x0B00 RW 0x0010 RW 0x000E RW 0x0001 RW 0x0000 RW 0x0000 RW 0x0000 R 0x16BD RW ADRF6820 寄存器地址描述 地址：0x00；复位：0x0000；名称：SOFT_RESET 表18. SOFT_RESET的位功能描述 位 0 位名称 SOFT_RESET 设置 说明 软复位 复位 0x0000 访问类型 R 地址：0x01；复位：0xFE7F；名称：Enables 表19. Enables的位功能描述 位 10 9 8 7 6 5 4 3 2 1 位名称 DMOD_EN QUAD_DIV_EN LO_DRV2X_EN LO_DRV1X_EN VCO_MUX_EN REF_BUF_EN VCO_EN DIV_EN CP_EN VCO_LDO_EN 设置 说明 DMOD使能 正交分频器路径使能(2x/4x/8x LO) 外部2x LO分频器使能—正交分频器之前 外部1x LO分频器使能—正交分频器之后 VCO多路复用器使能 参考缓冲器使能 VCO上电 分频器上电 电荷泵上电 VCO LDO上电 Rev. A | Page 31 of 48 复位 0x1 0x1 0x0 0x0 0x1 0x1 0x1 0x1 0x1 0x1 访问类型 RW RW RW RW RW RW RW RW RW RW ADRF6820 地址：0x02；复位：0x002C；名称： INT_DIV 表20. INT_DIV的位功能描述 位 11 位名称 DIV_MODE 设置 0 1 [10:0] INT_DIV 说明 分频模式 小数 整数 设置分频器INT值 整数模式范围：21至123 小数模式范围：24至119 复位 0x0 0x2C 访问类型 RW RW 地址：0x03；复位：0x0128；名称： FRAC_DIV 表21. FRAC_DIV的位功能描述 位 [15:0] 位名称 FRAC_DIV 设置 说明 置分频器FRAC值 复位 0x128 访问类型 RW 复位 0x600 访问类型 RW 地址：0x04；复位：0x0600；名称： MOD_DIV 表22. MOD_DIV的位功能描述 位 [15:0] 位名称 MOD_DIV 设置 说明 设置分频器MOD值 Rev. A | Page 32 of 48 ADRF6820 地址：0x10；复位：0xFE7F；名称： PWRDWN_MASK 表23. PWRDWN_MASK的位功能描述 位 10 9 8 7 6 5 4 3 2 1 位名称 DMOD_MASK QUAD_DIV_MASK LO_DRV2X_MASK LO_DRV1X_MASK VCO_MUX_MASK REF_BUF_MASK VCO_MASK DIV_MASK CP_MASK VCO_LDO_MASK 设置 说明 解调器(DMOD)使能 正交分频器路径使能(2x/4x/8x LO) 外部2x LO分频器使能—正交分频器之前 外部1x LO分频器使能—正交分频器之后 VCO多路复用器使能 参考缓冲器使能 VCO上电 分频器上电 电荷泵上电 VCO LDO上电 Rev. A | Page 33 of 48 复位 0x1 0x1 0x0 0x0 0x1 0x1 0x1 0x1 0x1 0x1 访问类型 RW RW RW RW RW RW RW RW RW RW ADRF6820 地址：0x20；复位：0x0C26；名称： CP_CTL 表24. CP_CTL的位功能描述 位 14 位名称 CPSEL 设置 0 1 [13:10] CSCALE 0001 0011 0111 1111 [5:0] BLEED 000000 000001 000010 000011 ... 011111 100000 100001 100010 100011 ... 111111 说明 电荷泵基准电流选择 内部电荷泵 外部电荷泵 电荷泵粗调电流 250 µA 500 µA 750 µA 1000 µA 电荷泵渗漏 0 µA 15.625 µA吸电流 31.25 µA吸电流 46.875 µA吸电流 484.375 µA吸电流 0 µA 15.625 µA源电流 31.25 µA源电流 46.875 µA源电流 484.375 µA源电流 Rev. A | Page 34 of 48 复位 0x0 访问类型 RW 0x3 RW 0x26 RW ADRF6820 地址：0x21；复位：0x0003；名称： PFD_CTL 表25. PFD_CTL的位功能描述 位 [6:4] 位名称 REF_MUX_SEL 设置 000 001 010 011 100 101 110 111 3 PFD_POLARITY 0 1 [2:0] REFSEL 000 001 010 011 100 说明 参考(REF)复用选择 LOCK_DET VPTAT REFCLK REFCLK/2 REFCLK × 2 REFCLK/8 REFCLK/4 SCAN 设置PFD极性 正 负 设置REF输入倍频/分频比 ×2 ×1 2分频 4分频 8分频 Rev. A | Page 35 of 48 复位 0x0 访问类型 RW 0x0 RW 0x3 RW ADRF6820 地址：0x22；复位：0x2A03；名称： VCO_CTL 表26. VCO_CTL的位功能描述 位 [7:6] 位名称 LO_DRV_LVL 设置 00 01 10 11 5 DRVDIV2_EN 0 1 4 DIV8_EN 0 1 3 DIV4_EN 0 1 [2:0] VCO_SEL 000 001 010 011 100 说明 外部LO幅度 −5 dBm −1 dBm +2 dBm +4 dBm 外部LO驱动器的2分频使能 禁用 使能 LO路径2分频，总共8分频 禁用 使能 LO路径2分频，总共4分频 禁用 使能 选择VCO内核/外部LO 4.6 GHz至5.7 GHz 4.02 GHz至4.6 GHz 3.5 GHz至4.02 GHz 2.85 GHz至3.5 GHz 外部LO/VCO Rev. A | Page 36 of 48 复位 0x0 访问类型 RW 0x0 RW 0x0 RW 0x0 RW 0x3 RW ADRF6820 地址：0x23；复位：0x0000；名称： DGA_CTL 表27. DGA_CTL的位功能描述 位 11 位名称 RFSW_MUX 设置 0 1 9 RFSW_SEL 0 1 [8:5] RFDSA_SEL 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 说明 RF开关复用 引脚控制(CNTRL) 信号控制(CNTRL) RF开关选择 RFIN0 RFIN1 RFDSA选择 0 dB 1 dB 2 dB 3 dB 4 dB 5 dB 6 dB 7 dB 8 dB 9 dB 10 dB 11 dB 12 dB 13 dB 14 dB 15 dB Rev. A | Page 37 of 48 复位 0x0 访问类型 RW 0x0 RW 0x0 RW ADRF6820 地址：0x30；复位：0x0000；名称： BALUN_CTL 表28. BALUN_CTL的位功能描述 位 [7:5] 位名称 BAL_COUT 设置 000 111 [3:1] BAL_CIN 000 111 说明 巴伦输出电容 最小电容值 最大电容值 巴伦输入电容 最小电容值 最大电容值 复位 0x0 访问类型 RW 0x0 RW 地址：0x31；复位：0x1101；名称： MIXER_CTL 表29. MIXER_CTL的位功能描述 位 [12:10] [8:5] [3:0] 位名称 MIX_BIAS DEMOD_RDAC DEMOD_CDAC 设置 说明 解调器偏置值 解调器线性化器RDAC值 解调器线性化器CDAC值 Rev. A | Page 38 of 48 复位 0x4 0x8 0x1 访问类型 RW RW RW ADRF6820 地址：0x32；复位：0x0900；名称： MOD_CTL0 表30. MOD_CTL0的位功能描述 位 [11:10] 位名称 POLQ 设置 01 10 [9:8] POLI 01 10 [7:4] [3:0] QLO ILO 说明 正交极性开关，Q通道 反转Q通道极性 正常极性 正交极性开关，I通道 正常极性 反转I通道 上端频段调零，Q通道 上端频段调零，I通道 Rev. A | Page 39 of 48 复位 0x2 访问类型 RW 0x1 RW 0x0 0x0 RW RW ADRF6820 地址：0x33；复位：0x0000；名称： MOD_CTL1 表31. MOD_CTL1的位功能描述 位 [15:8] 位名称 DCOFFI 设置 00000000 00000001 00000010 00000011 01111110 01111111 10000000 10000001 10000010 10000011 11111110 11111111 [7:0] DCOFFQ 00000000 00000001 00000010 00000011 01111110 01111111 10000000 10000001 10000010 10000011 11111110 11111111 说明 基带直流零点，I通道 0 µA +5 µA +10 µA +15 µA +94.5 µA +95.25 µA 0 µA −5 µA −10 µA −15 µA −94.5 µA −95.25 µA 基带直流零点，Q通道 0 µA +5 µA +10 µA +15 µA +94.5 µA +95.25 µA 0 µA −5 µA −10 µA −15 µA −94.5 µA −95.25 µA Rev. A | Page 40 of 48 复位 0x00 访问类型 RW 0x00 RW ADRF6820 地址：0x34；复位：0x0B00；名称： MOD_CTL2 表32. MOD_CTL2的位功能描述 位 [11:10] 位名称 BB_BIAS 设置 00 01 10 11 [9:8] BWSEL 00 01 10 11 说明 基带偏置选择 0 mA 4.5 mA 9 mA 13.5 mA 基带增益和带宽选择 高增益、高带宽(参见表15) 高增益、低带宽(参见表15) 低增益、高带宽(参见表15) 低增益、低带宽(参见表15) Rev. A | Page 41 of 48 复位 0x2 访问类型 RW 0x3 RW ADRF6820 地址：0x40；复位：0x0010；名称： PFD_CTL2 表33. PFD_CTL2的位功能描述 位 [6:5] 位名称 ABLDLY 设置 00 01 10 11 [4:2] CPCTRL 000 001 010 011 100 [1:0] CLKEDGE 00 01 10 11 说明 设置反冲防回差延迟 0 ns 0.5 ns 0.75 ns 0.9 ns 设置电荷泵控制 均使能 放电 充电 三态 PFD 设置PFD边沿敏感性 Div和REF下降沿 Div下降沿，REF上升沿 Div上升沿，REF下降沿 Div和REF上升沿 Rev. A | Page 42 of 48 复位 0x0 访问类型 RW 0x4 RW 0x0 RW ADRF6820 地址：0x42；复位：0x000E；名称： DITH_CTL1 表34. DITH_CTL1的位功能描述 位 3 位名称 DITH_EN 设置 0 1 [2:1] 0 DITH_MAG DITH_VAL 说明 设置扰动使能 禁用 使能 设置扰动幅度 设置扰动值 复位 0x1 访问类型 RW 0x3 0x0 RW RW 地址：0x43；复位：0x0001；名称： DITH_CTL2 表35. DITH_CTL2的位功能描述 位 [15:0] 位名称 DITH_VAL 设置 说明 设置扰动值 复位 0x1 访问类型 RW 地址：0x44；复位：0x0000；名称： DIV_SM_CTL 表36. DIV_SM_CTL的位功能描述 位 0 位名称 BANDCAL_DIVD_CLR 设置 说明 设为1即禁用自动校准 Rev. A | Page 43 of 48 复位 0x0 访问类型 RW ADRF6820 地址：0x45；复位：0x0000；名称： VCO_CTL2 表37. VCO_CTL2的位功能描述 位 7 [6:0] 位名称 VCO_BAND_SRC BAND 设置 说明 VCO频段源(SIF或BANDCAL算法) VCO频段选择 复位 0x0 0x00 访问类型 RW RW 地址：0x46；复位：0x0000；名称： VCO_RB 表38. VCO_RB的位功能描述 位 [5:0] 位名称 VCO_BAND 设置 说明 回读BANDCAL多路复用器的输出 复位 0x00 访问类型 R 地址：0x49；复位：0x16BD；名称： VCO_CTL3 表39. VCO_CTL3的位功能描述 位 [13:9] [8:0] 位名称 SET_1 SET_0 设置 说明 内部设置(参见“要求的PLL/VCO设置和寄存器写操作序列”部分) 内部设置(参见“要求的PLL/VCO设置和寄存器写操作序列”部分) Rev. A | Page 44 of 48 复位 0xB 0xBD 访问类型 RW RW ADRF6820 外形尺寸 0.30 0.25 0.18 31 30 0.50 BSC TOP VIEW 0.80 0.75 0.70 SEATING PLANE 0.45 0.40 0.35 40 1 *4.70 EXPOSED PAD 21 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF 4.60 SQ 4.50 11 20 PIN 1 INDICATOR BOTTOM VIEW 10 0.20 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-WJJD-5 WITH EXCEPTION TO EXPOSED PAD DIMENSION. 06-04-2012-A PIN 1 INDICATOR 6.10 6.00 SQ 5.90 图59. 40引脚引线框芯片级封装[LFCSP_WQ] 6 mm x 6 mm超薄体 (CP-40-7) 尺寸单位：mm 订购指南 型号1 ADRF6820ACPZ-R7 ADRF6820-EVALZ 1 温度范围 −40°C至+85°C 封装描述 40引脚引线框芯片级封装[LFCSP_WQ] 评估板 Z = 符合RoHS标准的器件。 Rev. A | Page 45 of 48 封装选项 CP-40-7 ADRF6820 注释 Rev. A | Page 46 of 48 ADRF6820 注释 Rev. A | Page 47 of 48 ADRF6820 注释 ©2013–2014 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D11990sc-0-3/14(A) Rev. A | Page 48 of 48