700 MHz至2700 MHz接收混频器， 集成IF DGA、小数N分频PLL和VCO ADRF6620 产品特性 LOIN+ LOIN– PFD CHARGE CP PUMP + ÷1, ÷2, ÷4, ÷8 VTUNE LDO 2.5 V SERIAL PORT INTERFACE LDO VCO LDO 3.3V DECL4 DECL1 ÷2 CS SCLK SDIO LOCK_DET VPTAT RFSW1 MUXOUT LOIN+ LOIN– VTUNE CP DECL2 FRAC N = INT + MOD 11489-001 REFIN ÷8 ÷4 ÷2 ×1 ×2 图1. 无线接收器 数字预失真(DPD)接收器 概述 ADRF6620是一款高度集成的有源混频器和频率合成器， 非常适合用于无线接收器子系统中。该器件功能丰富，内 置一个高线性度宽带有源混频器、一个集成式小数N分频 PLL、低相位噪声多核VCO，以及IF DGA。此外，ADRF6620 还集成了4:1 RF开关、一个片内可调谐RF巴伦、可编程RF 衰减器和低压差(LDO)稳压器。该高度集成的器件适用于 7 mm x 7 mm小尺寸解决方案。 高度隔离的4:1 RF开关和片内可调谐RF巴伦使ADRF6620支 持4个单端50 Ω端接RF输入。可编程衰减器确保高线性度混 频器内核具有最佳的RF输入驱动电平。集成式DSA提供的 衰减范围为0 dB至15 dB，步进为1 dB。 Rev. 0 IFOUT1– IFOUT1+ IFOUT2– IFOUT2+ RFIN0 RFIN1 RFIN2 RFIN3 RFSW0 应用 MXOUT+ MXOUT– IFIN+ IFIN– 功能框图 集成式小数N分频锁相环(PLL) RF输入频率范围：700 MHz至2700 MHz 内部本振(LO)频率范围：350 MHz至2850 MHz 输入P1dB：17 dBm 输出IP3：45 dBm 单刀四掷(SP4T) RF输入开关 数字步进衰减器(DSA)范围：0 dB至15 dB 集成式RF可调谐巴伦，允许单端50 Ω输入 多核集成式压控振荡器(VCO) 数字可编程可变增益放大器(DGA) −3 dB带宽：>600 MHz 150 Ω IF输出平衡阻抗 可通过三线式串行端口接口(SPI)进行编程 5 V单电源 ADRF6620提供两种备用方式产生差分LO输入信号：从外 部通过高频低相位噪声LO信号产生，或从内部通过片内小 数N分频PLL频率合成器产生。集成式频率合成器的连续 LO覆盖范围为350 MHz至2850 MHz。由于基准频率值在传 递至鉴频鉴相器(PFD)之前能够通过除法和乘法模块将其 增加或减少至期望值，因此PLL基准电压源输入可支持较 宽的频率范围。 集成式高线性度DGA以0.5 dB的步进提供3 dB至15 dB的额外 增益范围，驱动模数转换器(ADC)时灵活性极高。 ADRF6620采用先进的硅锗BiCMOS工艺制造，提供48引 脚、裸露焊盘、符合RoHS标准的7 mm x 7 mm LFCSP封 装。额定温度范围为−40°C至+85°C。 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2013 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 ADRF6620 目录 产品特性 ......................................................................................... 1 应用.................................................................................................. 1 功能框图 ......................................................................................... 1 概述.................................................................................................. 1 修订历史 ......................................................................................... 2 技术规格 ......................................................................................... 3 RF输入至IF DGA输出系统规格 .......................................... 3 频率合成器/PLL规格 .............................................................. 4 RF输入至混频器输出规格 .................................................... 6 IF DGA规格 .............................................................................. 7 数字逻辑规格 ........................................................................... 8 绝对最大额定值............................................................................ 9 热阻 ............................................................................................ 9 ESD警告..................................................................................... 9 引脚配置和功能描述 ................................................................. 10 典型性能参数 .............................................................................. 11 RF输入至DGA输出系统性能 ............................................. 11 锁相环(PLL)............................................................................ 13 RF输入至混频器输出性能 .................................................. 17 IF DGA ..................................................................................... 20 杂散性能.................................................................................. 22 工作原理 ....................................................................................... 24 RF输入开关............................................................................. 24 可调谐巴伦 ............................................................................. 25 RF数字步进衰减器(DSA) .................................................... 25 有源混频器 ............................................................................. 25 数字可编程可变增益放大器(DGA) .................................. 25 LO生成模块 ............................................................................ 26 串行端口接口(SPI) ................................................................ 27 基本连接.................................................................................. 28 RF输入巴伦插入损耗优化 .................................................. 30 IP3和噪声系数优化 .............................................................. 31 中间级滤波要求..................................................................... 35 IF DGA与负载的关系........................................................... 38 ADC接口 ................................................................................. 39 功耗模式.................................................................................. 40 布局布线.................................................................................. 40 寄存器映射................................................................................... 41 寄存器地址描述.......................................................................... 42 寄存器0x00；复位：0x00000；名称：SOFT_RESET....42 寄存器0x01；复位：0x8B7F；名称：Enables................ 42 寄存器0x02；复位：0x0058；名称： INT_DIV............. 43 寄存器0x03；复位：0x0250；名称： FRAC_DIV......... 43 寄存器0x04；复位：0x0600；名称： MOD_DIV.......... 43 寄存器0x20；复位：0x0C26；名称： CP_CTL............. 44 寄存器0x21；复位：0x0003；名称： PFD_CTL........... 45 寄存器0x22；复位：0x000A；名称： FLO_CTL .......... 46 寄存器0x23；复位：0x0000；名称： DGA_CTL ......... 47 寄存器0x30；复位：0x00000；名称： BALUN_CTL... 48 寄存器0x31；复位：0x08EF；名称： MIXER_CTL..... 48 寄存器0x40；复位：0x0010；名称： PFD_CTL2......... 49 寄存器0x42；复位：0x000E；名称： DITH_CTL1...... 50 寄存器0x43；复位：0x0001；名称： DITH_CTL2 ...... 50 外形尺寸 ....................................................................................... 51 订购指南.................................................................................. 51 修订历史 2013年7月—修订版0：初始版 Rev. 0 | Page 2 of 52 ADRF6620 技术规格 除非另有说明，VCCx = 5 V，TA = 25°C。 表1. 参数 LO输入 内部LO频率范围 外部LO频率范围 LO输入电平 LO输入阻抗 RF输入 输入频率 输入回损 输入阻抗 RF数字步进衰减器 衰减范围 电源 功耗 测试条件/注释 最小值 典型值 最大值 单位 LO_DIV_A = 00 350 350 −6 0 50 700 2850 3200 +6 MHz MHz dBm Ω 2700 MHz dB Ω 15 5.25 dB V 12 50 Step size = 1 dB LO输出缓冲器禁用 外部LO + IF DGA使能 内部LO + IF DGA使能 仅IF DGA使能 掉电电流 0 4.75 5.0 1.3 1.7 0.6 6 W W W mA RF输入至IF DGA输出系统规格 除非另有说明，VCCx = 5 V，TA = 25°C，高端LO抑制，fIF = 200 MHz，内部LO频率，IF DGA输出负载 = 150 Ω，带三阶低通滤波 器的2 V p-p差分输出。关于实现最高线性度的混频器设置，参见表16。结果中已消除输入和输出走线及巴伦的所有损耗 表2. RF开关 + 巴伦 + RF衰减器 + 混频器 + IF DGA 参数 fRF = 900 MHz时的动态性能 电压转换增益 输出P1dB 输出IP3 输出IP2 噪声系数 fRF = 1900 MHz时的动态性能 电压转换增益 输出P1dB 输出IP3 输出IP2 噪声系数 fRF = 2100 MHz时的动态性能 电压转换增益 输出P1dB 输出IP3 输出IP2 噪声系数 fRF = 2700 MHz时的动态性能 电压转换增益 输出P1dB 输出IP3 输出IP2 噪声系数 测试条件/注释 fIF = 200 MHz 最小值 典型值 最大值 单位 各输出信号音1 V p-p，信号音间隔1 MHz 各输出信号音1 V p-p，信号音间隔1 MHz 噪声系数优化 fIF = 200 MHz 各输出信号音1 V p-p，信号音间隔1 MHz 各输出信号音1 V p-p，信号音间隔1 MHz 噪声系数优化 fIF = 200 MHz 各输出信号音1 V p-p，信号音间隔1 MHz 各输出信号音1 V p-p，信号音间隔1 MHz 噪声系数优化 fIF = 200 MHz 各输出信号音1 V p-p，信号音间隔1 MHz 各输出信号音1 V p-p，信号音间隔1 MHz 噪声系数优化 Rev. 0 | Page 3 of 52 12 18 43 78 16 dB dBm dBm dBm dB 11 18 45 75 18.5 10.5 18 45 66 19 dB dBm dBm dBm dB dB dBm dBm dBm dBm dB 9 18 44 74 21 dB dBm dBm dBm dB ADRF6620 频率合成器/PLL规格 除非另有说明，VCCx = 5 V，TA = 25°C，fREF = 153.6 MHz，fREF功率 = 4 dBm，fPFD = 38.4 MHz，环路滤波器带宽 = 120 kHz。 表3. 参数 PLL参考 PLL参考频率 PLL参考电平 PFD频率 内部VCO范围 开环VCO相位噪声 fVCO2 = 3.4 GHz fVCO1 = 4.6 GHz fVCO0 = 5.5 GHz 频率合成器规格 fLO = 1.710 GHz, fVCO2 = 3.420 GHz fPFD 杂散 闭环相位噪声 积分相位噪声 品质因数(FOM)1 测试条件/注释 PLL锁定条件 VTUNE = 2 V, LO_DIV_A = 00 1 kHz偏移 10 kHz偏移 100 kHz偏移 800 kHz偏移 1 MHz偏移 6 MHz偏移 10 MHz偏移 40 MHz偏移 VCO灵敏度(KV) 1 kHz偏移 10 kHz偏移 100 kHz偏移 800 kHz偏移 1 MHz偏移 6 MHz偏移 10 MHz偏移 40 MHz偏移 VCO灵敏度(KV) 1 kHz偏移 10 kHz偏移 100 kHz偏移 800 kHz偏移 1 MHz偏移 6 MHz偏移 10 MHz偏移 40 MHz偏移 VCO灵敏度(KV) 在LO输出端测量，LO_DIV_A = 01 fREF = 153.6 MHz, fPFD = 38.4 MHz, 120 kHz环路滤波器 fPFD × 1 fPFD × 2 fPFD × 3 fPFD × 4 1 kHz 偏移 10 kHz 偏移 100 kHz 偏移 800 kHz 偏移 1 MHz 偏移 6 MHz 偏移 10 MHz 偏移 40 MHz 偏移 积分带宽10 kHz到40 MHz Rev. 0 | Page 4 of 52 最小值 典型值 最大值 单位 12 −15 24 2800 +4 464 +14 58 5700 MHz dBm MHz MHz −39 −81 −103 −123 −125 −143 −147 −155 88 −39 −74 −101 −123 −125 −143 −147 −156 89 −39 −69 −99 −121 −124 −142 −146 −155 72 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz MHz/V dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz MHz/V dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz MHz/V −83 −89 −90 −93 −97 −110 −107 −128 −132 −144 −152 −158 0.21 −222 dBc dBc dBc dBc dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz ° rms dBc/Hz ADRF6620 参数 fLO = 2.305 GHz, fVCO1 = 4.610 GHz fPFD 杂散 闭环相位噪声 积分相位噪声 品质因数1 fLO = 2.75 GHz, fVCO2 = 5.5 GHz fPFD 杂散 闭环相位噪声 积分相位噪声 品质因数1 1 测试条件/注释 最小值 典型值 最大值 单位 fPFD × 1 fPFD × 2 fPFD × 3 fPFD × 4 1 kHz偏移 10 kHz偏移 100 kHz偏移 800 kHz偏移 1 MHz偏移 6 MHz偏移 10 MHz偏移 40 MHz偏移 积分带宽10 kHz到40 MHz −84 −87 −91 −92 −93 105 −103 −116 −130 −144 −152 −156 0.3 −222 dBc dBc dBc dBc dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz ° rms dBc/Hz fPFD × 1 fPFD × 2 fPFD × 3 fPFD × 4 1 kHz偏移 10 kHz偏移 100 kHz偏移 800 kHz偏移 1 MHz偏移 6 MHz偏移 10 MHz偏移 40 MHz偏移 积分带宽10 kHz到40 MHz −82 −88 −93 −96 −93 −101 −99 −122 −128 −144 −151 −154 0.38 −222 dBc dBc dBc dBc dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz ° rms dBc/Hz 品质因数(FOM)的计算方法为：相位噪声(dBc/Hz) – 10 log 10(fPFD) – 20 log 10(fLO/fPFD)。FOM在整个LO范围内测量，条件：fREF = 160 MHz，fREF功率 = 4 dBm(压 摆率500 V/μs，40 MHz fPFD)。FOM在50 kHz偏移下计算。 Rev. 0 | Page 5 of 52 ADRF6620 RF输入至混频器输出规格 除非另有说明，VCCx = 5 V，TA = 25°C，高端LO抑制，fIF = 200 MHz，外部LO频率，RF衰减 = 0 dB。混频器设置针对最高线 性度而配置(参见表16)。结果中已消除输入和输出走线及巴伦的所有损耗。 表4. RF开关 + 巴伦 + RF衰减器 + 混频器 参数 电压增益 混频器输出阻抗 fRF = 900 MHz时的动态性能 电压转换增益 输入P1dB 输入IP3 输入IP2 噪声系数 LO至RF泄露 RF至LO泄漏 LO至IF泄漏 RF至IF泄漏 隔离1 fRF = 1900 MHz时的动态性能 电压转换增益 输入P1dB 输入IP3 输入IP2 噪声系数 LO至RF泄露 RF至LO泄漏 LO至IF泄漏 RF至IF泄漏 隔离1 fRF = 2100 MHz时的动态性能 电压转换增益 输入P1dB 输入IP3 输入IP2 噪声系数 LO至RF泄露 RF至LO泄漏 LO至IF泄漏 RF至IF泄漏 隔离1 fRF = 2700 MHz时的动态性能 电压转换增益 输入P1dB 输入IP3 输入IP2 噪声系数 LO至RF泄露 RF至LO泄漏 LO至IF泄漏 RF至IF泄漏 隔离1 1 测试条件/注释 差分255 Ω负载 差分(见图87) 每个输入信号音−5 dBm，信号音间隔1 MHz 每个输入信号音−5 dBm，信号音间隔1 MHz 相对于0 dBm RF输入功率 RFIN0与RFIN3之间的隔离 每个输入信号音−5 dBm，信号音间隔1 MHz 每个输入信号音−5 dBm，信号音间隔1 MHz 相对于0 dBm RF输入功率 RFIN0与RFIN3之间的隔离 每个输入信号音−5 dBm，信号音间隔1 MHz 每个输入信号音−5 dBm，信号音间隔1 MHz 相对于0 dBm RF输入功率 RFIN0与RFIN3之间的隔离 每个输入信号音−5 dBm，信号音间隔1 MHz 每个输入信号音−5 dBm，信号音间隔1 MHz 相对于0 dBm RF输入功率 RFIN0与RFIN3之间的隔离 最小值 典型值 −4 255 最大值 单位 dB Ω −2 17 40 65 15 −70 −60 −32 −45 −52 dB dBm dBm dBm dB dBm dBc dBm dBc dBc −3 17 40 62 17 −60 −50 −35 −43 dB dBm dBm dBm dB dBm dBc dBm dBc −3.5 18 40 54.5 18 −60 −40 −35 −40 dB dBm dBm dBm dB dBm dBc dBm dBc −4.7 19 40 56 21 −60 −45 −40 −42 −41 dB dBm dBm dBm dB dBm dBc dBm dBc dBc RF输入之间的隔离。输入信号施加于RFIN0，RFIN1至RFIN3则用50 Ω电阻端接。IF信号幅度在混频器输出端测量。然后配置RFIN3的内部开关，馈通用相对于基 波的变化来衡量。 Rev. 0 | Page 6 of 52 ADRF6620 IF DGA规格 除非另有说明，VCCx = 5 V，TA = 25°C，RS = RL = 150 Ω差分，fIF = 200 MHz，2 V p-p差分输出。结果中已消除输入和输出 走线及巴伦的所有损耗。 表5. 参数 带宽 −1 dB带宽 −3 dB带宽 压摆率 输入级 输入P1dB 输入阻抗 共模输入电压 共模抑制比(CMRR) 增益 功率/电压增益，步长 = 0.5 dB 增益平坦度 增益一致性误差 增益温度灵敏度 增益步进响应 输出级 输出P1dB 输出阻抗 200 MHz时的噪声/谐波性能 输出IP3 输出IP2 HD2 HD3 噪声系数 测试条件/注释 最小值 典型值 最大值 单位 VOUT = 2 V p-p VOUT = 2 V p-p 500 700 5.5 MHz MHz V/ns 最小增益 17 150 1.5 50 dBm Ω V dB 3 50 MHz < fC < 200 MHz 参见图88 各输出信号音1 V p-p，信号音间隔1 MHz 各输出信号音1 V p-p，信号音间隔1 MHz VOUT = 2 V p-p VOUT = 2 V p-p Rev. 0 | Page 7 of 52 0.2 ±0.1 0.008 15 15 dB dB dB dB/C ns 18 150 dBm Ω 45 63 −87 −84 10 dBm dBm dBc dBc dB ADRF6620 数字逻辑规格 表6. 参数 串行端口接口时序 输入高电压 输入低电压 高输出电压 低输出电压 串行时钟周期 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 CS下降沿与SCLK之间的建立时间 CS上升沿与SCLK之间的保持时间 可以处于逻辑高电平状态的最短周期SCLK 可以处于逻辑低电平状态的最短周期SCLK 读操作的SCLK下降沿与输出数据有效之间的最大延迟时间 CS停用与SDIO总线返回高阻态之间的最大延迟时间 符号 测试条件/注释 VIH VIL VOH VOL tSCLK tDS tDH tS tH tHIGH tLOW tACCESS tZ 最小值 典型值 最大值 单位 1.4 0.70 IOH = −100 µA IOL = +100 µA 2.3 0.2 38 8 8 10 10 10 10 231 5 V V V V ns ns ns ns ns ns ns ns ns 时序图 tHIGH tDS tS tH tSCLK tACCESS tLOW tDH CS DON'T CARE SDIO DON'T CARE DON'T CARE tZ A6 A5 A4 A3 A2 A1 A0 R/W D15 D14 图2. 串行端口接口时序 Rev. 0 | Page 8 of 52 D13 D3 D2 D1 D0 DON'T CARE 11489-002 SCLK ADRF6620 绝对最大额定值 热阻 表7. 参数 VCCx RFSW0, RFSW1 RFIN0, RFIN1, RFIN2, RFIN3 LOIN−, LOIN+ REFIN IFIN−, IFIN+ CS, SCLK, SDIO VTUNE 工作温度范围 存储温度范围 最高结温 表8. 热阻 额定值 −0.5 V至+5.5 V −0.3 V至+3.6 V 20 dBm 16 dBm −0.3 V至+3.6 V −1.2 V至+3.6 V −0.3 V至+3.6 V −0.3 V至+3.6 V −40°C至+85°C −65°C至+150°C 150°C 封装类型 48引脚 LFCSP θJC 1.62 单位 °C/W ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。尽 管本产品具有专利或专有保护电路，但在遇到高能量 ESD时，器件可能会损坏。因此，应当采取适当的ESD 防范措施，以避免器件性能下降或功能丧失。 注意，超出上述绝对最大额定值可能会导致器件永久性 损坏。这只是额定最值，并不能以这些条件或者在任何其 他超出本技术规范操作章节中所示规格的条件下，推断器 件能否正常工作。长期在绝对最大额定值条件下工作会影 响器件的可靠性。 Rev. 0 | Page 9 of 52 ADRF6620 48 47 46 45 44 43 42 41 40 39 38 37 GND VTUNE DECL4 LOIN+ LOIN– MUXOUT SDIO SCLK CS RFSW1 RFSW0 DECL3 引脚配置和功能描述 VCC1 1 DECL1 2 ADRF6620 TOP VIEW (Not to Scale) 36 35 34 33 32 31 30 29 28 27 26 25 GND RFIN0 GND GND RFIN1 GND GND RFIN2 GND GND RFIN3 GND NOTES 1. THE EXPOSED PAD MUST BE CONNECTED TO A GROUND PLANE WITH LOW THERMAL IMPEDANCE. 11489-003 VCC3 VCC4 IFIN– IFIN+ GND MXOUT+ MXOUT– GND LOOUT+ LOOUT– GND VCC5 13 14 15 16 17 18 19 20 21 22 23 24 CP 3 GND 4 GND 5 REFIN 6 DECL2 7 IFOUT1+ 8 IFOUT1– 9 IFOUT2+ 10 IFOUT2– 11 VCC2 12 PIN 1 INDICATOR 图3. 引脚配置 表9. 引脚功能描述1 引脚编号 1, 12, 13, 14, 24 2, 7, 37, 46 3 4, 5, 17, 20, 23, 25, 27, 28, 30, 31, 33, 34, 36, 48 6 8至11 15, 16 18, 19 21, 22 26, 29, 32, 35 38, 39 40 41 42 43 44, 45 47 49 1 引脚名称 VCC1, VCC2, VCC3, VCC4, VCC5 DECL1, DECL2, DECL3, DECL4 CP GND REFIN IFOUT1+, IFOUT1−, IFOUT2+, IFOUT2− IFIN−, IFIN+ MXOUT+, MXOUT− LOOUT+, LOOUT− RFIN3, RFIN2, RFIN1, RFIN0 RFSW0, RFSW1 CS SCLK SDIO MUXOUT LOIN−, LOIN+ VTUNE EPAD 说明 5 V电源。使用100 pF和0.1 μF电容将所有电源引脚去耦至地。去耦电容靠近这些引脚 放置。 使用100 pF、0.1 μF和10 µF电容将所有DECLx引脚去耦至地。去耦电容靠近这些引脚 放置。 频率合成器电荷泵输出。通过环路滤波器将此引脚连接到VTUNE引脚。 地。 频率合成器参考频率输入。 IF DGA输出。连接正引脚，使IFOUT1+和IFOUT2+绑在一起。类似地，连接负引脚， 使IFOUT1−和IFOUT2−绑在一起。关于使寄生电容最小并优化性能的推荐布局，参 见“布局布线”部分。 差分IF DGA输入。混频器输出交流耦合到IF DGA输入。 差分混频器输出。混频器输出交流耦合到IF DGA输入。 差分LO输出。差分输出阻抗为50 Ω。 RF输入。这些单端RF输入具有50 Ω输入阻抗，必须交流耦合。 RF输入开关的外部引脚控制。如需逻辑高电平，将这些引脚连接到2.5 V逻辑。 SPI片选，低电平有效。3.3 V兼容逻辑电平。 SPI时钟。3.3 V兼容逻辑电平。 SPI数据输入或输出。3.3 V兼容逻辑电平。 多路复用器输出。该输出引脚提供PLL参考信号或PLL锁定检测信号。 差分本振输入。差分输入阻抗为50 Ω。 VCO调谐电压。通过环路滤波器将此引脚连接到CP引脚。 裸露焊盘。裸露焊盘必须与低热阻的接地层相连。 有关这些引脚的更多连接信息，参见表14。 Rev. 0 | Page 10 of 52 ADRF6620 典型性能参数 RF输入至DGA输出系统性能 除非另有说明，VCCx = 5 V，TA = 25°C，RFDSA_SEL = 00 (0 dB)，RFSW_SEL = 00 (RFIN0)，BAL_CIN和BAL_COUT针对最大 增益而优化；MIXER_BIAS、MIXER_RDAC和MIXER_CDAC针对最高线性度而优化，DGA处于最大增益；混频器输出端与 IF DGA输入端之间有三阶低通滤波器；高端LO、内部LO频率、IF频率 = 200 MHz。结果中已消除输入和输出走线及巴伦的 所有损耗。 15 15 14 14 13 TA = –40°C GAIN (dB) TA = +85°C 9 7 6 4 7 3 2 6 1400 1800 2200 2600 3000 0 50 11489-004 1000 100 150 200 250 300 350 400 450 500 IF FREQUENCY (MHz) 图4. 增益与RF频率的关系；IF频率 = 200 MHz 11489-007 1 RF FREQUENCY (MHz) 图6. 增益与IF频率的关系；LO扫频、固定RF、IF滚降 22 22 20 TA = +85°C TA = +25°C 18 18 TA = –40°C 16 OP1dB (dBm) 14 12 10 8 14 12 10 8 6 6 4 4 2 2 1000 1400 1800 2200 RF FREQUENCY (MHz) 2600 3000 11489-005 OP1dB (dBm) RF FREQUENCY = 2700MHz 8 5 8 0 600 RF FREQUENCY = 2100MHz 9 0 50 RF RF RF RF FREQUENCY = 900MHz FREQUENCY = 1900MHz FREQUENCY = 2100MHz FREQUENCY = 2700MHz 100 150 200 250 300 350 400 450 500 IF FREQUENCY (MHz) 图7. OP1dB与IF频率的关系；LO扫频、固定RF、IF滚降 图5. OP1dB与RF频率的关系 Rev. 0 | Page 11 of 52 11489-008 GAIN (dB) 10 16 RF FREQUENCY = 1900MHz 10 TA = +25°C 11 20 RF FREQUENCY = 900MHz 12 11 12 5 600 13 ADRF6620 95 95 OIP2 (dBm) 85 85 75 TA = +25°C 55 TA = +85°C OIP3 (dBm) 45 35 45 15 15 1000 1400 1800 2200 2600 3000 OIP3 (dBm) 35 25 RF FREQUENCY (MHz) 5 50 RF RF RF RF FREQUENCY = 900MHz FREQUENCY = 1900MHz FREQUENCY = 2100MHz FREQUENCY = 2700MHz 100 150 200 250 300 350 400 450 500 IF FREQUENCY (MHz) 图11. OIP2/OIP3与IF频率的关系；LO扫频、固定RF； IF滚降；在DGA输出端测量，各信号音1 V p-p 图8. OIP2/OIP3与RF频率的关系； 在DGA输出端测量，各信号音1 V p-p 15 95 14 LO FREQUENCY = 1100MHz 13 85 LO FREQUENCY = 2100MHz 12 OIP2 (dBm) 75 OIP2 (dBm), OIP3 (dBm) 11 10 LO FREQUENCY = 2300MHz 9 8 7 6 5 4 65 LO FREQUENCY = 1100MHz LO FREQUENCY = 2300MHz 55 45 OIP3 (dBm) 35 LO FREQUENCY = 2100MHz 25 3 2 100 150 200 250 300 350 400 450 500 IF FREQUENCY (MHz) 5 50 11489-110 0 50 100 150 200 250 300 350 400 450 500 IF FREQUENCY (MHz) 11489-112 15 1 图12. OIP2/OIP3与IF频率的关系；RF扫频、固定LO； IF和RF滚降；在DGA输出端测量，各信号音1 V p-p 图9. 增益与IF频率的关系；RF扫频、固定LO； IF和RF滚降；在DGA输出端测量，各信号音1 V p-p 95 500 450 85 OIP2 (dBm) SUPPLY CURRENT (mA) 75 65 55 OIP3 (dBm) 45 35 25 15 0 1 2 3 4 5 6 7 350 300 TA = +25°C TA = –40°C 250 200 150 100 FREQUENCY = 900MHz FREQUENCY = 1900MHz FREQUENCY = 2100MHz FREQUENCY = 2700MHz 50 8 9 10 11 12 13 14 15 RFDSA 11489-111 RF RF RF RF TA = +85°C 400 图10. OIP2/OIP3与RFDSA的关系； 在DGA输出端测量，各信号音1 V p-p 0 600 1000 1400 1800 2200 RF FREQUENCY (MHz) 图13. 电源电流与RF频率的关系 Rev. 0 | Page 12 of 52 2600 3000 11489-113 GAIN (dB) 55 25 5 600 OIP2 (dBm), OIP3 (dBm) 65 11489-009 TA = –40°C OIP2 (dBm), OIP3 (dBm) 65 11489-006 OIP2 (dBm), OIP3 (dBm) 75 5 OIP2 (dBm) ADRF6620 锁相环(PLL) 除非另有说明，VCCx = 5 V，TA = 25°C，120 kHz环路滤波器，fREF = 153.6 MHz，PLL参考幅度 = 4 dBm，fPFD = 38.4 MHz， 在LO输出端测量。 10M 100M 图14. VCO2开环VCO相位噪声与偏移频率的关系； fVCO2 = 3.4 GHz，LO_DIV_A = 00，VTUNE = 2 V PHASE NOISE (dBc/Hz) PHASE NOISE (dBc/Hz) 100k 1M 10M 100M OFFSET FREQUENCY (Hz) 图15. VCO1开环相位噪声与偏移频率的关系； fVCO1 = 4.6 GHz，LO_DIV_A = 00，VTUNE = 2 V PHASE NOISE (dBc/Hz) PHASE NOISE (dBc/Hz) 100k 1M 10M OFFSET FREQUENCY (Hz) 100M –60 –65 –70 –75 –80 –85 –90 –95 –100 –105 –110 –115 –120 –125 –130 –135 –140 –145 –150 –155 –160 1k LO_DIV_A = 00 LO_DIV_A = 01 LO_DIV_A = 10 LO_DIV_A = 11 10k 100k 1M 10M 100M 图18. 不同LO_DIV_A分频值下的VCO1闭环相位噪声与偏移频率的关系； fVCO1 = 4.6 GHz 100M 11489-012 10k 10M OFFSET FREQUENCY (Hz) 0 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 1k 1M 图17. 不同LO_DIV_A分频值下的VCO2闭环相位噪声与偏移频率的关系； fVCO2 = 3.4 GHz 11489-011 10k 100k OFFSET FREQUENCY (Hz) 0 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 1k 10k 11489-014 1M LO_DIV_A = 00 LO_DIV_A = 01 LO_DIV_A = 10 LO_DIV_A = 11 图16. VCO0开环相位噪声与偏移频率的关系； fVCO0 = 5.5 GHz，LO_DIV_A = 00，VTUNE = 2 V –60 –65 –70 –75 –80 –85 –90 –95 –100 –105 –110 –115 –120 –125 –130 –135 –140 –145 –150 –155 –160 1k LO_DIV_A = 00 LO_DIV_A = 01 LO_DIV_A = 10 LO_DIV_A = 11 10k 100k 1M 10M 100M OFFSET FREQUENCY (Hz) 图19. 不同LO_DIV_A分频值下的VCO0闭环相位噪声与 偏移频率的关系；fVCO0 = 5.532 GHz Rev. 0 | Page 13 of 52 11489-015 100k OFFSET FREQUENCY (Hz) –60 –65 –70 –75 –80 –85 –90 –95 –100 –105 –110 –115 –120 –125 –130 –135 –140 –145 –150 –155 –160 1k 11489-013 PHASE NOISE (dBc/Hz) 10k 11489-010 PHASE NOISE (dBc/Hz) 0 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 1k ADRF6620 200 205 3.0 TA = –40°C TA = +25°C TA = +85°C 2.8 2.6 2.4 VTUNE (V) 210 FOM (dBc/Hz/Hz) TA = –40°C TA = +25°C TA = +85°C 215 220 2.2 2.0 1.8 1.6 1.4 225 2000 2200 2400 2600 2800 LO FREQUENCY (MHz) 1.0 2800 3200 –110 PHASE NOISE (dBc/Hz) 1kHz OFFSET 10kHz OFFSET 100kHz OFFSET 800kHz OFFSET 4800 5200 5600 TA = –40°C TA = +25°C TA = +85°C –115 –120 1MHz OFFSET –125 –130 –135 –140 10MHz OFFSET –145 –150 6MHz OFFSET 40MHz OFFSET –155 5779 –160 2579 11489-017 PHASE NOISE (dBc/Hz) –105 5379 4400 图23. VTUNE 与VCO频率的关系 –100 3779 4179 4579 4979 VCO FREQUENCY (MHz) 4000 VCO FREQUENCY (MHz) 图20. PLL品质因数(FOM)与LO频率的关系 0 TA = –40°C –10 TA = +25°C –20 TA = +85°C –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 2579 2979 3379 3600 2979 3379 3779 4179 4579 4979 5379 5779 VCO FREQUENCY (MHz) 图24. 开环相位噪声与VCO频率的关系；LO_DIV_A = 00 –85 TA = –40°C –90 TA = +25°C –95 TA = +85°C –100 –105 –110 –115 –120 –125 –130 –135 –140 –145 –150 –155 –160 –165 1384 1584 1784 –85 TA = –40°C –90 TA = +25°C –95 TA = +85°C –100 100kHz OFFSET –105 –110 –115 –120 800kHz OFFSET –125 –130 –135 –140 6MHz OFFSET –145 –150 40MHz OFFSET –155 –160 –165 1384 1584 1784 1984 2184 PHASE NOISE (dBc/Hz) 1kHz OFFSET 50kHz OFFSET 400kHz OFFSET 1MHz OFFSET 10MHz OFFSET 1984 2184 2384 LO FREQUENCY (MHz) 2584 2784 11489-018 PHASE NOISE (dBc/Hz) 图21. 开环相位噪声与VCO频率的关系；LO_DIV_A = 00 2384 2584 2784 LO FREQUENCY (MHz) 图22. 120 kHz带宽环路相位噪声，LO_DIV_A = 01； 偏移 = 1 kHz、50 kHz、400 kHz、1 MHz和10 MHz 图25. 120 kHz带宽环路相位噪声，LO_DIV_A = 01； 偏移 = 100 kHz、800 kHz、6 MHz和40 MHz Rev. 0 | Page 14 of 52 11489-020 1800 11489-021 1600 11489-016 230 1400 11489-019 1.2 ADRF6620 LO_DIV_A = 11 LO_DIV_A = 10 LO_DIV_A = 01 0.5 0.4 0.3 0.4 0.3 0.2 0.1 0.1 3168 3568 3968 4368 4768 5168 5568 图26. 不同LO分频比下10 kHz至40 MHz积分相位噪声与VCO频率的关系； LO_DIV_A = 01、10和11，包括杂散 –75 –80 –85 –90 –95 –100 –105 3168 3568 3968 4368 4768 5168 5568 VCO FREQUENCY (MHz) –85 –90 –95 –100 3568 3968 4368 4768 VCO FREQUENCY (MHz) 5168 5568 5168 5568 LO_DIV_A = 01 LO_DIV_A = 10 LO_DIV_A = 11 TA = –40°C TA = +25°C TA = +85°C –90 –95 –100 –105 3168 3568 3968 4368 4768 5168 5568 图30. fPFD 杂散与VCO频率的关系；2x PFD偏移；在LO输出端测量 图28. fPFD 杂散与VCO频率的关系；3x PFD偏移；在LO输出端测量 –75 TA = –40°C TA = +25°C TA = +85°C LO_DIV_A = 01 LO_DIV_A = 10 LO_DIV_A = 11 –80 –85 –90 –95 –100 –105 –110 –115 –120 2768 11489-029 –105 3168 4768 –85 –70 –80 –110 2768 4368 –80 REFERENCE SPURS (dBc), 4× PFD OFFSET –75 3968 VCO FREQUENCY (MHz) LO_DIV_A = 01 LO_DIV_A = 10 LO_DIV_A = 11 TA = –40°C TA = +25°C TA = +85°C –75 –110 2768 图27. fPFD 杂散与VCO频率的关系；1x PFD偏移；在LO输出端测量 –70 3568 图29. 不同LO分频比下10 kHz至40 MHz积分相位噪声与VCO频率的关系； LO_DIV_A = 01、10和11，不包括杂散 11489-028 –110 2768 3168 VCO FREQUENCY (MHz) –70 LO_DIV_A = 01 LO_DIV_A = 10 LO_DIV_A = 11 TA = –40°C TA = +25°C TA = +85°C LO_DIV_A = 11 LO_DIV_A = 10 LO_DIV_A = 01 0 2768 REFERENCE SPURS (dBc), 2× PFD OFFSET –70 REFERENCE SPURS (dBc), 1× PFD OFFSET 0.5 0.2 VCO FREQUENCY (MHz) REFERENCE SPURS (dBc), 3× PFD OFFSET 0.6 11489-128 0.6 0.7 11489-031 0.7 0.8 3168 3568 3968 4368 4768 VCO FREQUENCY (MHz) 5168 5568 11489-032 0.8 0 2768 TA = –40°C TA = +25°C TA = +85°C 0.9 11489-126 INTEGRATED PHASE NOISE, WITH SPUR (° rms) 0.9 1.0 TA = –40°C TA = +25°C TA = +85°C INTEGRATED PHASE NOISE, WITHOUT SPUR (° rms) 1.0 图31. fPFD 杂散与VCO频率的关系；4x PFD偏移；在LO输出端测量 Rev. 0 | Page 15 of 52 ADRF6620 8 6 270 4 LO AMPLITUDE (dBm) 280 260 250 LO_DRV_LVL = 00 LO_DRV_LVL = 01 240 LO_DRV_LVL = 10 LO_DRV_LVL = 11 230 0 –4 –6 –8 1850 2350 2850 LO FREQUENCY (MHz) –10 350 11489-132 1350 REFERENCE SPURS (dBc), 1× PFD OFFSET –70 –10 RF TO LO FEEDTHROUGH (dBc) 850 –20 –30 –40 –50 –60 1000 1400 1800 2200 2600 3000 RF FREQUENCY (MHz) 11489-136 –70 –80 600 图33. RF至LO输出馈通，LO_DRV_LVL = 00 2863.2 2858.2 2853.2 2848.2 2843.2 2838.2 2833.2 2828.2 50 75 100 125 150 175 200 225 TIME (µs) 250 11489-137 2823.2 25 1850 2350 2850 LO OUTPUT DGA OUTPUT –72 –74 –76 –78 –80 –82 –84 –86 –88 –90 –92 –94 –96 –98 –100 1384 1584 1784 1984 2184 2384 2584 2784 LO FREQUENCY (MHz) 图36. fPFD 杂散，LO_DIV_A = 01；1x PFD偏移； 在LO输出端和DGA输出端测量 2868.2 0 1350 图35. LO幅度与LO频率的关系；LO_DRV_LVL = 00、01、10和11 0 LO FREQUENCY (MHz) LO_DRV_LVL = 00 TA = –40°C TA = +25°C TA = +85°C LO FREQUENCY (MHz) 图32. 电源电流与LO频率的关系；LO_DRV_LVL = 00、01、10和11 2818.2 LO_DRV_LVL = 01 –2 210 850 LO_DRV_LVL = 11 2 220 200 350 LO_DRV_LVL = 10 11489-135 290 SUPPLY CURRENT (mA) 10 TA = –40°C TA = +25°C TA = +85°C 图34. LO频率建立时间，环路滤波器带宽 = 120 kHz Rev. 0 | Page 16 of 52 11489-023 300 ADRF6620 RF输入至混频器输出性能 除非另有说明，VCCx = 5 V，TA = 25°C，RL = 250 Ω，外部LO，PLO = 0 dBm，RFDSA_SEL = 00 (0 dB)，RFSW_SEL = 00 (RFIN0)， 优化BAL_CIN和BAL_COUT，MIXER_BIAS、MIXER_RDAC和MIXER_CDAC针对最高线性度而优化，DGA和LO输出禁用。结 果中已消除输入和输出走线及巴伦的所有损耗。 0 0 –1 –1 –40°C –2 RF RF RF RF FREQUENCY = 900MHz FREQUENCY = 1900MHz FREQUENCY = 2100MHz FREQUENCY = 2700MHz –2 +85°C –4 –5 –6 –6 –7 –7 1000 1400 1800 2200 2600 3000 RF FREQUENCY (MHz) –8 22 20 18 18 16 16 14 14 IP1dB (dBm) 22 12 10 8 400 500 600 700 800 900 1000 10 8 1800 2200 2600 3000 80 IIP2 (dBm), IIP3 (dBm) 60 50 IIP3 (dBm) 30 RF FREQUENCY (MHz) 图39. 混频器IIP2/IIP3与RF频率的关系； PIN = −5 dBm/信号音，1 MHz间隔 3000 800 900 1000 IIP3 (dBm) 30 0 11489-036 2600 700 IIP2 (dBm) 40 10 2200 600 50 10 1800 500 60 20 1400 400 70 20 1000 300 90 IIP2 (dBm) 40 200 100 80 70 100 IF FREQUENCY (MHz) TA = –40°C TA = +25°C TA = +85°C 90 0 图41. 混频器IP1dB与IF频率的关系；LO扫频、固定RF、IF滚降 图38. 混频器IP1dB与RF频率的关系 100 0 11489-038 1400 FREQUENCY = 900MHz FREQUENCY = 1900MHz FREQUENCY = 2100MHz FREQUENCY = 2700MHz RF RF RF RF 0 100 200 300 400 500 FREQUENCY = 900MHz FREQUENCY = 1900MHz FREQUENCY = 2100MHz FREQUENCY = 2700MHz 600 700 IF FREQUENCY (MHz) 800 900 1000 11489-039 1000 RF RF RF RF 2 RF FREQUENCY (MHz) 0 600 300 12 4 TA = –40°C TA = +25°C TA = +85°C 11489-035 0 600 200 6 6 2 100 IF FREQUENCY (MHz) 20 4 0 图40. 混频器增益与IF频率的关系；LO扫频、固定RF、IF滚降 图37. 混频器增益与RF频率的关系 IP1dB (dBm) –4 –5 –8 600 IIP2 (dBm), IIP3 (dBm) –3 11489-037 GAIN (dB) –3 11489-034 GAIN (dB) +25°C 图42. 混频器IIP2/IIP3与IF频率的关系； PIN = −5 dBm/信号音，1 MHz间隔，LO扫频、固定RF、IF滚降 Rev. 0 | Page 17 of 52 ADRF6620 90 80 IIP2 (dBm), IIP3 (dBm) –3 –4 –5 –6 1400 1800 2200 2600 3000 –10 0 ISOLATION RFSW_SEL = 00 TO 11 ISOLATION RFSW_SEL = 00 TO 01 ISOLATION RFSW_SEL = 00 TO 10 –5 –10 –30 –35 –40 –45 –50 –55 2600 3000 ISOLATION RFSW_SEL = 11 TO 11 ISOLATION RFSW_SEL = 11 TO 00 ISOLATION RFSW_SEL = 11 TO 01 –30 –35 –40 –45 –55 –60 1400 1800 2200 2600 3000 –65 600 11489-142 1000 RF FREQUENCY (MHz) 1000 1400 1800 2200 2600 3000 RF FREQUENCY (MHz) 图44. 混频器输入至混频器输出隔离与RF频率的关系； RFSW_SEL = 00受驱动 图47. 混频器输入至混频器输出隔离与RF频率的关系； RFSW_SEL = 11受驱动 0 ISOLATION RFSW_SEL = 01 TO 11 ISOLATION RFSW_SEL = 01 TO 00 ISOLATION RFSW_SEL = 01 TO 10 –5 –10 –15 –20 –20 ISOLATION (dBc) –15 –25 –30 –35 –40 –45 –30 –35 –40 –45 –50 –55 –55 –60 –60 –65 ISOLATION RFSW_SEL = 10 TO 11 ISOLATION RFSW_SEL = 10 TO 00 ISOLATION RFSW_SEL = 10 TO 01 –25 –50 –65 1000 1400 1800 2200 2600 3000 RF FREQUENCY (MHz) 11489-141 –70 600 2200 –25 –70 –10 1800 –20 –65 0 1400 –50 –60 –5 1000 –15 –25 ISOLATION (dBc) ISOLATION (dBc) 30 图46. 混频器IIP2/IIP3与RF频率的关系；RFSW_SEL = 00、01、10和11 –20 ISOLATION (dBc) 40 RF FREQUENCY (MHz) –15 –75 600 IIP3 (dBm) 50 0 600 11489-140 1000 图43. 混频器增益与RF频率的关系；RFSW_SEL = 00、01、10和11 0 60 10 RF FREQUENCY (MHz) –5 70 20 –7 –8 600 IIP2 (dBm) 11489-143 GAIN (dB) –2 RFSW_SEL = 00 RFSW_SEL = 01 RFSW_SEL = 10 RFSW_SEL = 11 11489-145 –1 100 RFSW_SEL = 00 RFSW_SEL = 01 RFSW_SEL = 10 RFSW_SEL = 11 图45. 混频器输入至混频器输出隔离与RF频率的关系； RFSW_SEL = 01受驱动 –70 600 1000 1400 1800 2200 2600 3000 RF FREQUENCY (MHz) 图48. 混频器输入至混频器输出隔离与RF频率的关系； RFSW_SEL = 10受驱动 Rev. 0 | Page 18 of 52 11489-144 0 0 300 –5 275 250 –10 225 –15 200 –20 150 125 –30 100 –35 75 50 25 1200 1600 2000 2400 2800 3200 LO FREQUENCY (MHz) 0 600 11489-146 –50 800 1000 1400 1800 2200 2600 3000 RF FREQUENCY (MHz) 图52. ICC 与RF频率的关系；DGA和LO输出禁用 图49. 混频器输出端的LO至IF馈通，无滤波 0 24 –5 23 22 –10 21 –15 SSB NOISE FIGURE (dB) –20 –25 –30 –35 –40 20 OPTIMIZED FOR HIGH LINEARITY 19 18 17 16 15 NOISE FIGURE OPTIMIZED 14 13 –45 12 –50 1200 1600 2000 2400 2800 3200 RF FREQUENCY (MHz) 11489-147 11 –55 800 0 –10 –20 –30 –40 –50 EXTERNAL LO –70 INTERNAL LO –80 –90 850 1100 1350 1600 1850 2100 2350 2600 2850 LO FREQUENCY (MHz) 11489-148 –100 600 1000 1400 1800 2200 2600 RF FREQUENCY (MHz) 图53. SSB噪声系数与RF频率的关系(参见表16) 图50. 混频器输出端的RF至IF馈通，无滤波； 混频器输入功率 = 0 dBm –60 10 600 图51. LO至RF馈通；PLO = 0 dBm Rev. 0 | Page 19 of 52 11489-150 RF TO IF FEEDTHROUGH (dBc) TA = –40°C TA = +25°C TA = +85°C 11489-149 –40 –45 LO TO RF FEEDTHROUGH (dBm) EXTERNAL LO 175 –25 –110 350 INTERNAL LO ICC (mA) LO TO IF FEEDTHROUGH (dBm) ADRF6620 ADRF6620 IF DGA GAIN = 7dB GAIN = 3dB TA = +85°C 100 150 200 TA = +25°C 250 300 TA = –40°C 350 400 450 500 IF FREQUENCY (MHz) 0.3 0.2 0.1 0 –0.1 –0.2 –0.3 –0.4 3 4 5 6 7 8 9 10 11 12 13 14 15 –0.5 图57. DGA增益和增益步进误差与增益设置和温度的关系 20 20 18 18 16 16 14 14 12 12 OP1dB (dB) 10 8 10 8 6 6 4 TA = +85°C TA = +25°C TA = –40°C 0 50 100 150 200 250 300 350 400 450 500 IF FREQUENCY (MHz) TA = +85°C TA = +25°C TA = –40°C 2 0 11489-152 2 3 5 6 7 8 9 10 11 12 13 14 15 GAIN (dB) 图55. DGA OP1dB与频率和温度的关系；最大增益 图58. DGA OP1dB与增益设置和温度的关系 70 65 60 OIP2 (dBm) OIP2 (dBm) OIP2 (dBm), OIP3 (dBm) 55 OIP3 (dBm) 50 45 40 OIP3 (dBm) 35 30 25 20 15 10 TA = +85°C TA = +25°C TA = –40°C 100 150 200 250 300 350 400 450 500 IF FREQUENCY (MHz) TA = +85°C TA = +25°C TA = –40°C 5 11489-153 80 75 70 65 60 55 50 45 40 35 30 25 20 15 10 5 0 50 4 11489-155 4 图56. DGA OIP2/OIP3与IF频率和温度的关系；最大增益 0 3 4 5 6 7 8 9 10 11 12 13 14 GAIN (dB) 图59. DGA OIP2/OIP3与增益设置和温度的关系 Rev. 0 | Page 20 of 52 15 11489-156 OP1dB (dB) 0.4 GAIN (dB) 图54. DGA增益与IF频率和温度的关系 OIP2 (dBm), OIP3 (dBm) 0.5 TA = –40°C TA = +25°C TA = +85°C GAIN STEP ERROR (dB) GAIN = 11dB 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 11489-259 GAIN = 15dB GAIN (dB) 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 50 11489-151 GAIN (dB) 除非另有说明，VCCx = 5 V，TA = 25°C，RS = RL = 150 Ω，IF = 200 MHz，2 V p-p差分输出。结果中已消除输入和输出走线及 巴伦的所有损耗。 ADRF6620 –10 –60 –20 –70 –20 –80 –30 –80 –30 –50 –110 –60 –120 –70 –130 –140 100 150 200 250 300 350 400 450 –90 –40 –50 –110 –60 –120 –70 –80 –130 –80 –90 –140 –90 –100 500 11489-157 50 IF FREQUENCY (MHz) –150 3 4 –90 –40 –100 –50 –110 –60 –120 –70 –130 –80 –140 –90 1 2 3 4 5 6 7 8 9 10 –100 15 14 OIP2 (dBm) 50 45 40 OIP3 (dBm) 35 30 25 20 0 –7 GAIN = 15dB GAIN = 11dB GAIN = 7dB GAIN = 3dB –6 –5 –4 –3 –5 –1 0 1 2 3 4 5 POUT (dBm) 图64. DGA OIP2/OIP3与输出功率(POUT )和增益设置的关系 0 TA = +85°C TA = +25°C TA = –40°C TA = +85°C TA = +25°C TA = –40°C –10 –20 –40 –50 IMD2 (dBc) –60 –70 –80 –30 –40 –50 –70 –80 IMD3 (dBc) –90 –90 –100 –100 50 100 150 IMD2 (dBc) –60 200 250 300 350 400 450 500 IF FREQUENCY (MHz) 图62. DGA IMD2/IMD3与IF频率和温度的关系；最大增益 IMD3 (dBc) 3 4 5 6 7 8 9 10 11 12 13 GAIN (dB) 图65. DGA IMD2/IMD3与增益设置的关系 Rev. 0 | Page 21 of 52 14 15 11489-162 IMD2 (dBc), IMD3 (dBc) –20 –30 11489-159 IMD2 (dBc), IMD3 (dBc) 13 5 图61. DGA HD2/HD3与输出功率(POUT )和增益设置的关系 –10 12 10 POUT (dBm) 0 11 15 11489-158 –7 –6 –5 –4 –3 –2 –1 0 10 55 –100 –150 9 60 OIP2 (dBm), OIP3 (dBm) –30 8 65 –20 –80 7 70 –10 HD3 (dBc) –70 6 图63. DGA HD2/HD3与增益设置和温度的关系 0 GAIN = 15dB GAIN = 11dB GAIN = 7dB GAIN = 3dB –60 5 GAIN (dB) 图60. DGA HD2/HD3与IF频率和温度的关系；最大增益 –50 –10 –100 HD2 (dBc) –40 HD3 (dBc) –90 –100 –150 HD2 (dBc) 0 TA = +85°C TA = +25°C TA = –40°C HD3 (dBc) –50 –70 –60 HD2 (dBc) 0 11489-160 TA = +85°C TA = +25°C TA = –40°C 11489-161 –50 ADRF6620 杂散性能 (N × fRF) − (M × fLO)杂散测量使用标准评估板进行。混频器杂散产物通过IF输出功率水平进行测量，用相对于载波的分贝数 (dBc)表示。所示数据为所有大于−115 dBc且频率低于3 GHz的杂散成分。 915 MHz性能 VCCx = 5 V，TA = 25°C，RF功率 = 0 dBm，内部LO，fRF = 914 MHz，fLO = 1114 MHz M 0 N 0 1 2 3 4 5 6 −43 −72 −102 1 −34 0 −60 −73 −102 2 −35 −52 −72 −103 <−115 <−115 3 4 5 6 −16 −67 −78 <−115 −105 <−115 −74 <−115 <−115 <−115 <−115 −80 <−115 <−115 <−115 <−115 <−115 1910 MHz性能 VCCx = 5 V，TA = 25°C，RF功率 = 0 dBm，内部LO，fRF = 1910 MHz，fLO = 2110 MHz。 M 0 N 0 1 2 3 4 5 6 −40.462 1 −38.208 −0.001 −59.208 2 −50.9 −69.655 −106.741 3 4 −62.35 −74.322 <−115 <−115 −106.429 <−115 <−115 5 6 <−115 −110.954 <−115 <−115 2140 MHz性能 VCCx = 5 V，TA = 25°C，RF功率 = 0 dBm，内部LO，fRF = 2140 MHz，fLO = 2340 MHz。 M 0 N 0 1 2 3 4 5 6 −36 1 −40 0 −58 2 −45 −67 <−115 3 −59 −74 <−115 Rev. 0 | Page 22 of 52 4 <−115 <−115 <−115 5 6 <−115 <−115 <−115 <−115 <−115 ADRF6620 2700 MHz性能 VCCx = 5 V，TA = 25°C，RF功率 = 0 dBm，内部LO，fRF = 2700 MHz，fLO = 2500 MHz。 M 0 N 0 1 2 3 4 5 6 −40.126 1 −38.613 −0.001 −58.299 2 −43.84 −67.06 3 −62.116 −73.603 Rev. 0 | Page 23 of 52 4 <−115 <−115 5 <−115 <−115 6 <−115 <−115 ADRF6620 工作原理 将ADRF6620的所有构建模块放在一起，器件中的信号路 径从RF输入开始，输入多路复用器选择四路单端RF输入中 的一路，通过可调谐巴伦将其转换为差分信号。差分RF信 号由数字步进衰减器衰减到最佳输入电平，它具有15 dB的 衰减范围，步进为1 dB。然后，一个吉尔伯特单元混频器将 该RF信号与LO信号混频，降低至IF频率。混频器的255 Ω 端接差分输出引出到片外的一对电感，并经过一个IF滤波 器。IF滤波器的输出在片外交流耦合，送入片内数字衰减 器和IF DGA。然后，IF DGA的输出被送至片外模数转换 器(ADC)。 RFSW_MUX位(寄存器0x23的位11)选择RF输入开关是由外 部引脚控制，还是由SPI端口控制。上电时，器件默认配置 是串行控制。写入RFSW_SEL位(寄存器0x23的位[10:9])便 可选择四路RF输入中的一路。或者，通过将RFSW_MUX 位设为高电平，便可利用RFSW0和RFSW1引脚选择RF输 入。表10总结了RF输入的不同控制选项。 为保持良好的通道间隔离，应将未使用的RF输入妥善端 接。RFINx端口内部端接50 Ω电阻，具有2.5 V的直流偏置电 平。为避免中断直流电平，建议使用接GND的隔直电容进 行端接。图66显示了仅使用RFIN0时的建议配置，其它RF 输入端口得到适当端接。 RFIN0 35 50Ω RFIN1 50Ω RFIN2 0.1µF RF输入开关 ADRF6620集成一个SP4T开关，用于选择四路RF输入中的 一路。所需RF输入可利用引脚控制或SPI寄存器写操作选 择。与串行写操作相比，引脚控制可以更快速地控制开关。 使用RFSW0引脚(引脚38)和RFSW1引脚(引脚39)时，RF开 关的切换速度最高可达100 ns。使用串行端口控制时，开关 时间为100 ns，还要加上SPI编程的延迟。 32 0.1µF 29 50Ω RFIN3 0.1µF 26 50Ω 11489-168 ADRF6620集成了数字预失真系统常用的多通道回送接收 机的关键元件。ADRF6620的主要特性包括：带可调谐巴 伦的单刀四掷(SP4T) RF输入开关、可变衰减、宽带有源混 频 器 和 数 字 可 编 程 可 变 增 益 放 大 器 (DGA)。 此 外 ， ADRF6620还集成了本振(LO)生成模块，后者由频率合成 器和多核压控振荡器(VCO)组成，具有倍频程范围和低相 位噪声。频率合成器利用小数N分频锁相环(PLL)来实现 350 MHz到2850 MHz的连续LO覆盖。 图66. 端接未使用的RF输入端口 表10. RF输入选择表 RFSW_MUX(寄存器地址0x23[11]) 位11 0 0 0 0 1 1 1 1 1 位10 0 0 1 1 X1 X1 X1 X1 SPI控制，RFSW_SEL (寄存器地址0x23[10:9]) 位9 0 1 0 1 X1 X1 X1 X1 X = 无关位。 Rev. 0 | Page 24 of 52 引脚控制 RFSW1，引脚39 RFSW0，引脚38 X1 X1 1 X X1 1 X X1 1 X X1 0 0 0 1 1 0 1 1 RF输入 RFIN0 RFIN1 RFIN2 RFIN3 RFIN0 RFIN1 RFIN2 RFIN3 ADRF6620 +5V 可调谐巴伦 9 IFIN+ RS IFIN– 16 15 RIN LOGIC RFINx BAL_COUT REG 0x30[7:5] ROUT REF 8 11 10 IFOUT1– IFOUT1+ IFOUT2– IFOUT2+ RL 图68. 简化IF DGA原理图 11489-040 BAL_CIN REG 0x30[3:1] gm AMP ATTENUATOR 11489-041 ADRF6620集成了一个可编程巴伦，其工作频率范围是 700 MHz到2700 MHz。可调谐巴伦有利于从单端50 Ω RF输 入驱动，巴伦的单端到差分转换可优化共模抑制。 放大器输入端的直流电压电平由一个独立的内部基准电压 源电路设置为约1.5 V，该基准电压源无法访问、无法调整。 图67. 集成可调谐巴伦 RF巴伦由原边和副边上的开关并联电容，通过写入寄存器 0x30来调谐。增加的电容(与巴伦的感性绕组并联)将改变 感性容性(LC)谐振器的谐振频率。因此，选择BAL_CIN(寄 存器0x30的位[3:1])和BAL_COUT(寄存器0x30的位[7:5])的 适当组合，便可设置所需的频率并使巴伦的插入损耗最小。 大多数情况下，可一并对输入和输出进行调谐，不过有时 出于匹配方面的考虑，对它们单独进行调谐可能更好。关 于BAL_CIN和BAL_COUT的推荐设置，参见“RF输入巴伦 插入损耗优化”部分。 IF DGA的VCC2引脚(引脚12)消耗35 mA，两个输出扼流圈 电感消耗75 mA。通过禁用IF_AMP_EN位(寄存器0x01的 位11)，可关断IF DGA。在关断模式下，IF DGA的功耗降 至6 mA。当DGA禁用时，输入端的直流偏置电平保持在大 约1.5 V。 在最小衰减且驱动150 Ω负载时，IF DGA的增益为15 dB。 匹配条件下，该放大器的源和负载电阻设为150 Ω。若负载 或源电阻不等于150 Ω，则可利用以下公式确定最终增益和 输入/输出电阻。 RF数字步进衰减器(DSA) 电压增益 = AV = 0.044 × (1000||RL) 可调谐巴伦之后是RF DSA，其衰减范围为0 dB至15 dB，步 进为1 dB。DSA衰减通过RFDSA_SEL位(寄存器0x23的位[8:5]) 设置。 有源混频器 双平衡混频器采用高性能SiGe NPN晶体管。该混频器基于 吉尔伯特单元设计，由四个交叉连接的晶体管组成。 混频器输出具有255 Ω差分输出电阻。利用一对以电源为基 准的RF扼流圈或一个中心抽头连接到正电源的输出变压器 来偏置混频器输出。 数字可编程可变增益放大器(DGA) ADRF6620集成一个差分IF DGA，后者由一个150 Ω数字控 制式无源衰减器后接反馈式高线性度跨导放大器组成。衰 减范围是12 dB，跨导放大器具有15 dB的固定增益。因此， 最小衰减时IF DGA的增益是15 dB，最大衰减时增益为3 dB。 衰减由寄存器0x23的IF_ATTN位(位[4:0])控制。衰减步长 为0.5 dB。 RIN = (1000 + RL)/(1 + 0.044 × RL) S21 (Gain) = 2 × RIN/(RIN + RS) × AV ROUT = (1000 + RS)/(1 + 0.044 × RS) 每个放大器输出端的直流电流由两个外部扼流圈电感提 供。扼流圈电感和负载电阻与器件的输出电阻并联，为响 应增加了低频极点。扼流圈的寄生电容加大了器件的输出 电容。该总电容与负载和输出电阻并联，共同设置器件的 高频极点。通常，扼流圈的电感越大，其寄生电容也越 大。因此，选择扼流圈的数值和种类时需作出权衡。 放大器针对每个极性都有两个输出引脚，它们的位置交叉 相对：IFOUT1+ (引脚8)、IFOUT1− (引脚9)、IFOUT2+ (引 脚10)、IFOUT2− (引脚11)。设计电路板时，应将对应的输 出端布线在一起，使寄生电容最小。印刷电路板(PCB)建 议布局参见“布局布线”部分。 Rev. 0 | Page 25 of 52 ADRF6620 LO生成模块 内部LO模式 ADRF6620有两种模式可将LO信号送至混频器。第一种模 式使用片内PLL和VCO。这种工作模式提供高质量LO，能 够满足大部分应用的性能要求。使用片内频率合成器和 VCO可以消除产生和分配高频LO信号的负担。 ADRF6620集成片内VCO和PLL，用于LO频率合成。如图 69所示，PLL由参考输入、鉴频鉴相器(PFD)、电荷泵和带 预分频器的可编程整数分频器组成。参考路径接收参考时 钟，将其1/2/4/8分频或2倍频后送至PFD。PFD将该信号与 VCO的分频信号进行比较。根据所选的PFD极性，如果 VCO信号比参考频率慢/快，PFD将向电荷泵发送升/降信 号。电荷泵发送一个电流脉冲到片外环路滤波器，从而提 高或降低调谐电压(VTUNE)。 第二种模式是旁路集成的LO生成模式，以便从外部提供 LO。这种模式可将极高质量的信号直接提供给混频器内 核。在要求最低相位噪声的苛刻应用中，可能需要从外部 提供LO信号。 ADRF6620集成了三个VCO内核，覆盖从2.8 GHz到5.7 GHz 的倍频程范围。表11总结了各VCO的频率范围。所需VCO 可通过VCO_SEL位(寄存器0x22的位[2:0])选择。 外部LO模式 外部或内部LO模式可通过VCO_SEL位(寄存器0x22的位 [2:0])选择。要配置外部LO模式，应将寄存器0x22的位[2:0] 设为011，并将差分LO信号施加于引脚44 (LOIN−)和引脚 45 (LOIN+)。外部LO频率范围是350 MHz至3.2 GHz。ADRF6620 允许使用更高频率的LO信号，经分频后再驱动混频器。 LO分频器由LO_DIV_A位(寄存器0x22的位[4:3])设置，选 项包括÷1、÷2、÷4和÷8。 表11. VCO范围 VCO_SEL(寄存器0x22的位[2:0]) 000 001 010 011 外部LO输入引脚具有宽带50 Ω差分输入阻抗。LOIN+和LOIN− 输入引脚必须交流耦合，不用时可断开。 N分频器将差分VCO信号分频至PFD频率。N分频器可通 过设置DIV_MODE位(寄存器0x02的位11)配置为小数模式 或整数模式。默认配置是小数模式。 VCO_SEL REG 0x22[2:0] REFSEL REG 0x21[2:0] ÷4 REFIN ÷2 ×1 ×2 PFD_POLARITY REG 0x21[3] PFD + LOIN+ EXTERNAL LOOP FILTER CHARGE PUMP CP LO_DIV_A REG 0x22[4:3] LOIN– ÷1, ÷2, ÷4, ÷8 VTUNE LOOUT+ TO MIXER LOOUT– TO MIXER LPF CP_CTRL REG 0x20[13:0] N = INT + FRAC MOD DIV_MODE: REG 0x02[11] INT_DIV: REG 0x02[10:0] FRAC_DIV: REG 0x03[10:0] MOD_DIV: REG 0x04[10:0] 图69. LO生成功能框图 Rev. 0 | Page 26 of 52 ÷2 11489-042 ÷8 频率范围(GHz) 5.2至5.7 4.1至5.2 2.8至4.1 外部LO ADRF6620 N值和PLL频率可利用以下公式来确定： f PFD = f VCO 2× N N = INT + f LO = 其它LO控制 要通过LOOUT+和LOOUT−引脚(引脚21和引脚22)访问进 入混频器的LO信号，应使能LO_DRV_EN位(寄存器0x01的 位7)。此设置允许直接监控进入混频器的LO信号以进行调 试，或者利用LO信号以菊花链形式同步连接许多器件。一 个ADRF6620用作主器件并提供LO信号，后续从器件共享 该LO信号。这种灵活性可大幅简化含多个LO的系统的LO 要求。 FRAC MOD f PFD × 2 × N LO_DIVIDER 其中： fPFD是鉴频鉴相器频率。 fVCO是压控振荡器频率。 N是小数分频比(INT + FRAC/MOD)。 INT是寄存器0x02编程设置的整数分频比。 FRAC是寄存器0x03编程设置的小数分频比。 MOD是寄存器0x04编程设置的模数分频比。 fLO是环路锁定时进入混频器内核的LO频率。 LO_DIVIDER表示最终分频器模块，它将VCO频率1/2/4/8 分频后送入混频器(参见表12)。控制设置位于LO_DIV_A 位(寄存器0x22的位[4:3])。 表12. LO分频器 LO_DIV_A(寄存器0x22的位[4:3]) 00 01 10 11 LO_DIVIDER 1 2 4 8 锁定检测信号作为可选输出之一，通过MUXOUT引脚提 供 ， 逻 辑 高 电 平 表 示 环 路 已 锁 定 。 MUXOUT引 脚 由 REF_MUX_SEL位(寄存器0x21的位[6:4])控制；PLL锁定检 测信号是默认配置。 为确保PLL锁定所需的频率，应遵守PLL寄存器的适当写操 作顺序。PLL寄存器必须相应地进行配置以实现所需的频 率，最后的写操作必须是写入寄存器0x02 (INT_DIV)、寄存 器0x03 (FRAC_DIV)或寄存器0x04 (MOD_DIV)。写入其中 一个寄存器时，会启动内部VCO校准，这是锁定PLL的最 后一步。 写入最后一个寄存器后，锁定所需的时间分为两部分： VCO频段校准和环路建立。 写入最后一个寄存器后，PLL自动执行VCO频段校准以选 择正确的VCO频段。此校准需要大约5120个PFD周期。对 于40 MHz fPFD，这相当于128 µs。校准完成后，PLL的反 馈操作使VCO最终锁定正确的频率。锁定发生的速度取决 于非线性周跳行为和环路的小信号建立时间。要准确估计 锁定时间，请下载ADIsimPLL工具，它能正确捕捉这些效 应。一般而言，高带宽环路的锁定速度快于低带宽环路。 LO输出驱动电平由LO_DRV_LVL位(寄存器0x22的位[8:7]) 控制。表13列出了可用的驱动电平。 表13. LO驱动电平 LO_DRV_LVL(寄存器0x22的位[8:7]) 00 01 10 11 幅度(dBm) −4 0.5 3 4.5 串行端口接口(SPI) ADRF6620的SPI端口允许用户利用芯片内部提供的一个结 构化寄存器空间来配置器件。通过串行端口接口可访问及 读写寄存器。 串行端口接口由三条控制线组成：SCLK、SDIO和CS。 SCLK(串行时钟)是串行移位时钟，数据在SCLK信号的上 升沿传输。SDIO(串行数据输入/输出)是输入或输出，取决 于发送的指令和时序帧中的相对位置。CS(片选引脚信号) 是低电平有效控制，用来选通读写周期。CS的下降沿与 SCLK的上升沿共同决定帧的开始。当CS为高电平时，所 有SCLK和SDIO活动都被忽略。表6和图2显示了串行时序 及其定义。 ADRF6620协议由7个寄存器地址位、读/写(read/write)指示 位和16个数据位组成。地址和数据域均是按照MSB到LSB 的方式组织。 在一个写周期中，最多可移入16位的串行写数据(MSB到 LSB)。如果CS上升沿出现在串行数据的LSB锁存之前，则 只有已经送入的位会被写入器件。如果移入16个以上的数 据位，则只将最近的16位写入器件。ADRF6620写周期的 输入逻辑电平支持低至1.8 V的逻辑电平。 在一个读周期中，最多可移出16位的串行读数据(MSB到 LSB)。16位后移出的数据未做定义。给定寄存器地址的回 读内容不需要与该地址的写入数据一致。读周期的输出逻 辑电平是2.5 V。 Rev. 0 | Page 27 of 52 ADRF6620 基本连接 图70. 基本连接图 表14. 基本连接 引脚编号 5 V电源 1 12 13 14 24 PLL/VCO 3 6 21, 22 引脚名称 说明 基本连接 VCC1 VCC2 VCC3 VCC4 VCC5 LO、VCO、混频器电源 IF DGA电源 工厂校准引脚 工厂校准引脚 RF前端电源 使用100 pF和0.1 μF电容将所有电源引脚去耦至地。去耦电容 靠近这些引脚放置。 CP REFIN 频率合成器电荷泵输出 频率合成器参考频率输入 LOOUT+, LOOUT− 差分LO输出 通过环路滤波器将此引脚连接到VTUNE引脚。 . 此引脚的标称输入电平为1 V p-p。输入范围为12 MHz至464 MHz。 此引脚内部偏置，必须交流耦合并外部端接50 Ω电阻。引脚与 电阻之间应放置一个交流耦合电容。当从50 Ω RF信号发生器 驱动时，推荐输入电平为4 dBm。 这些引脚的差分输出阻抗为50 Ω。这些引脚内部偏置到2.5 V， 必须交流耦合。 Rev. 0 | Page 28 of 52 ADRF6620 引脚编号 44, 45 43 47 RF输入 26, 29, 32, 35 38, 39 IF DGA 8, 9, 10, 11 15, 16 混频器输出 18, 19 串行端口接口 40 41 42 LDO去耦 2 7 37 46 GND 4, 5, 17, 20, 23, 25, 27, 28, 30, 31, 33, 34, 36, 48 49 (EPAD) 引脚名称 LOIN−, LOIN+ 说明 差分LO输入 基本连接 这些引脚的差分输入阻抗为50 Ω。这些引脚内部偏置到2.5 V， 必须交流耦合。 该输出引脚提供PLL参考信号或PLL锁定检测信号。 此引脚由环路滤波器的输出驱动，其标称输入电压范围是 1.5 V到2.5 V。 MUXOUT VTUNE PLL多路复用器输出 VCO调谐电压 RFIN3, RFIN2 RFIN1, RFIN0 RF输入 RFSW0, RFSW1 RF输入的引脚控制 IFOUT1+, IFOUT1−, IFOUT2+, IFOUT2− IF DGA输出 IFIN−, IFIN+ IF DGA输入 MXOUT+, MXOUT− 差分混频器输出 混频器的输出级为开集配置，需要5 V的直流偏置。使用偏置 扼流圈电感可实现此配置。所选的偏置扼流圈电感应能处理 各侧的最大50 mA电流。混频器的差分输出阻抗为255 Ω。 CS SCLK SDIO SPI片选 SPI时钟 SPI数据输入/输出 低电平有效。3.3 V逻辑电平。 3.3 V兼容逻辑电平。 3.3 V兼容逻辑电平。 DECL1 DECL2 DECL3 DECL4 3.3 V LDO去耦 2.5 V LDO去耦 LO LDO去耦 VCO LDO去耦 使用100 pF、0.1 μF和10 µF电容将所有DECLx引脚去耦至地。 去耦电容靠近该引脚放置。 GND 地 这些引脚连接到PCB的GND。 裸露焊盘(EPAD) 裸露散热焊盘位于封装的底部。 裸露焊盘必须焊接到地。 单端RF输入具有50 Ω输入阻抗，内部偏置到2.5 V。这些引脚 必须交流耦合。用接GND的隔直电容端接未使用的RF输入以 改善隔离性能。有关优化通道间隔离的建议PCB布局，参见“ 布局布线”部分。 RF输入引脚控制的引脚设置参见表10。如需逻辑高电平，将 这些引脚连接到2.5 V逻辑。 差分IF DGA输出针对每个极性都有两个输出引脚，它们的位 置交叉相对：IFOUT1+ (引脚8)、IFOUT1− (引脚9)、IFOUT2+ (引 脚10)、IFOUT2− (引脚11)。 连接正引脚，使IFOUT1+和IFOUT2+绑在一起。类似地，连 接负引脚，使IFOUT1−和IFOUT2−绑在一起。关于使寄生电 容最小并优化性能的推荐布局，参见“布局布线”部分。 IF DAG的输出级为开集配置，需要5 V的直流偏置。使用偏置 扼流圈电感可实现此配置。所选的偏置扼流圈电感应能处理 各侧的最大50 mA电流。在设计上，当信号源和负载均端接 150 Ω时，IF DGA针对线性度进行了优化。 混频器输出交流耦合到IF DGA输入。建议滤波器设计参见“中 间级滤波要求”部分。 Rev. 0 | Page 29 of 52 ADRF6620 RF输入巴伦插入损耗优化 如 图 71至 图 74所 示 ， ADRF6620混 频 器 的 增 益 已 针 对 BAL_CIN和BAL_COUT(寄存器0x30)的每种组合进行测定。 可以利用BAL_CIN和BAL_COUT的各种值来优化ADRF6620 的增益。优化的值不随温度而变化。选定值后，绝对增益 随温度而变化，但BAL_CIN和BAL_COUT值的签名保持 不变。 0 –1 输入频率较低时，需要更大的电容。这可通过将更大的代 码写入BAL_CIN和BAL_COUT来实现。高频时需要的电容 较小，使用较小的BAL_CIN和BAL_COUT代码是合适的。 表 16列 出 了 针 对 常 用 无 线 电 频 率 的 建 议 BAL_CIN和 BAL_COUT代码。图71至图74和表16只能用作指南，切勿 在绝对意义上解读它们，因为具体应用和PCB设计各有不 同。为实现最大增益，可能需要再进行微调。 –40°C +25°C +85°C 0 –40°C +25°C +85°C –1 –2 –3 –4 GAIN (dB) GAIN (dB) –2 –3 –4 –5 –6 –7 –5 –8 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 BAL_CIN BAL_COUT 0 1 2 3 4 5 6 7 BAL_CIN/BAL_COUT –10 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 BAL_CIN BAL_COUT 0 1 2 3 4 5 6 7 BAL_CIN/BAL_COUT 图71. 增益与BAL_CIN和BAL_COUT的关系(RF = 900 MHz) 0 –2 11489-045 11489-044 –9 –6 图73. 增益与BAL_CIN和BAL_COUT的关系(RF = 1900 MHz) –40°C +25°C +85°C 0 –2 –40°C +25°C +85°C –4 GAIN (dB) –6 –6 –8 –8 –10 –12 –14 –10 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 BAL_CIN BAL_COUT 0 1 2 3 4 5 6 7 BAL_CIN/BAL_COUT –18 图72. 增益与BAL_CIN和BAL_COUT的关系(RF = 2100 MHz) Rev. 0 | Page 30 of 52 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 BAL_CIN BAL_COUT 0 1 2 3 4 5 6 7 BAL_CIN/BAL_COUT 图74. 增益与BAL_CIN和BAL_COUT的关系(RF = 2700 MHz) 11489-047 –16 –12 11489-046 GAIN (dB) –4 ADRF6620 IP3和噪声系数优化 ADRF6620可以根据不同的目的进行配置：提高性能抑或 降低功耗。在性能至关重要的应用中，ADRF6620提供IP3 或噪声系数优化功能。然而，如果功耗是优先考虑因素， 则可降低混频器偏置电流以节省整体功耗，不过性能会降 低。无论具体应用的需求是什么，ADRF6620都能提供性 能与功耗兼顾的配置。 调整混频器偏置设置对性能和功耗的影响最大。因此，混 频器偏置应当是第一调整手段。ADRF6620的有源混频器 内核是线性化跨导体。偏置电流越大，跨导体线性度越 高，因而IP3越高。不过，IP3的改善是以降低噪声系数和 提高功耗为代价(参见图75)。混频器偏置(MIXER_BIAS， 寄存器0x31的位[11:9])每改变1位，电流便提高7.71 mA。 毫无疑问，偏置电流的提高有一个限度，一旦超过该限度， 线性度提高所的好处便不再大于功耗和噪声提高所带来的 坏处。混频器内核会达到一个饱和点，在该点提高偏置电 流不会改善性能。达到该点时，最好将偏置电流降至实现 所需性能的水平。根据客户的系统要求，可以获得线性度、 噪声系数和功耗的平衡。 除了偏置优化以外，ADRF6620还有可配置失真抵消电 路。ADRF6620的线性化跨导体输入端由主路径和辅助路 径组成。通过调整辅助路径的幅度和相位，可以抵消主路 径产生的失真，从而改善IPd3性能。幅度和相位调整位于 以下串行接口位：MIXER_RDAC(寄存器0x31的位[8:5])和 MIXER_CDAC(寄存器0x31的位[4:0])。 220 RF FREQ: 900MHz 1900MHz 2100MHz 2600MHz 205 215 210 200 190 185 Δ7.71 mA 180 175 Δ1 170 165 160 155 150 0 1 2 3 4 5 MIXER BIAS 6 7 11489-057 ICC (mA) 195 图75. 功耗变化与MIXER_BIAS的关系 Rev. 0 | Page 31 of 52 ADRF6620 图 76至 图 83显 示 了 MIXER_RDAC、 MIXER_CDAC和 MIXER_BIAS所有组合的IIP3和噪声系数扫描图。IIP3与 MIXER_RDAC和MIXER_CDAC的关系图在一幅图中同时 显示了表面和轮廓曲线。轮廓曲线位于表面曲线下方。读 懂该图的最佳方法是找到表面曲线上表示最大IIP3的峰 值，然后在轮廓曲线上找到相同的颜色图案，从而确定优 化的MIXER_RDAC和MIXER_CDAC值。IIP3曲线的整体形 状不随MIXER_BIAS设置而变，因此仅显示MIXER_BIAS = 011的情形。 数据显示，MIXER_BIAS对性能的影响最大。如上所述， 同时数据也证明，IIP3随着MIXER_BIAS的提高而改善，噪 声系数则是偏置设置最低时最佳。更仔细地观察数据可发 现，对于不同的MIXER_RDAC和MIXER_CDAC组合，IIP3的 变化范围约为5 dB到+10 dB，但噪声系数仅改变约0.5 dB。 决定IP3、噪声系数和功耗的取舍时，这些趋势非常重要。 ADRF6620的总功耗不随MIXER_RDAC和MIXER_CDAC而 变，仅随混频器偏置设置而改变(参见图75)。 19.5 19.0 40 MIXER BIAS 900-0 900-6 900-2 900-7 900-4 18.5 NOISE FIGURE (dB) IIP3 (dBm) 35 30 25 18.0 17.5 17.0 16.5 16.0 20 0 15 5 0 10 15 MIXER_RDAC 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 11489-093 C A D _C ER IX M 15.0 10 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 MIXER_RDAC MIXER_CDAC 11489-062 15.5 5 图78. 噪声系数与MIXER_RDAC、MIXER_CDAC和 不同MIXER_BIAS值的关系(RF频率 = 900 MHz) 图76. IIP3与MIXER_RDAC、MIXER_CDAC的关系 (MIXER_BIAS = 011，RF频率 = 900 MHz) 22.0 21.5 40 21.0 20.5 NOISE FIGURE (dB) 30 25 20 20.0 19.5 19.0 18.5 18.0 17.5 17.0 16.5 15 AC RD R_ XE 10 5 0 0 0 5 MIXER_CDAC 10 15 11489-094 MI MIXER BIAS 1900-0 1900-6 1900-2 1900-7 15.5 1900-4 15.0 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 16.0 图77. IIP3与MIXER_RDAC、MIXER_CDAC的关系 (MIXER_BIAS = 011，RF频率 = 1900 MHz) Rev. 0 | Page 32 of 52 1 2 3 4 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 5 6 7 8 9 10 11 12 13 14 15 MIXER_RDAC MIXER_CDAC 图79. 噪声系数与MIXER_RDAC、MIXER_CDAC和 不同MIXER_BIAS值的关系(RF频率 = 1900 MHz) 11489-063 IIP3 (dBm) 35 NOISE FIGURE (dB) IIP3 (dBm) 40 35 30 25 20 15 10 C A RD R_ 5 5 10 MIXER_CDAC 15 0 MI XE 11489-060 15 0 0 图80. IIP3与MIXER_RDAC、MIXER_CDAC的关系 (MIXER_BIAS = 011，RF频率 = 2100 MHz) NOISE FIGURE (dB) 35 30 25 20 20 AC RD _ ER 10 MIXER_CDAC 10 15 0 IX M 11489-061 IIP3 (dBm) 40 5 2 3 4 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 5 6 7 8 9 10 11 12 13 14 15 MIXER_RDAC MIXER_CDAC MIXER_RDAC MIXER_CDAC 图82. 噪声系数与MIXER_RDAC、MIXER_CDAC和 不同MIXER_BIAS值的关系(RF频率 = 2100 MHz) 45 15 0 1 11489-064 45 23.5 23.0 22.5 22.0 21.5 21.0 20.5 20.0 19.5 19.0 18.5 18.0 17.5 17.0 16.5 MIXER BIAS 16.0 2100-0 2100-6 2100-2 2100-7 15.5 2100-4 15.0 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 11489-065 ADRF6620 26.5 26.0 25.5 25.0 24.5 24.0 23.5 23.0 22.5 22.0 21.5 21.0 20.5 20.0 19.5 19.0 18.5 18.0 17.5 17.0 MIXER BIAS 16.5 2600-0 2600-6 16.0 2600-2 2600-7 15.5 2600-4 15.0 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 图81. IIP3与MIXER_RDAC、MIXER_CDAC的关系 (MIXER_BIAS = 011，RF频率 = 2700 MHz) 0 1 2 3 4 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 0 7 15 5 6 7 8 9 10 11 12 13 14 15 图83. 噪声系数与MIXER_RDAC、MIXER_CDAC和 不同MIXER_BIAS值的关系(RF频率 = 2700 MHz) Rev. 0 | Page 33 of 52 ADRF6620 MIXER_RDAC、MIXER_CDAC和MIXER_BIAS设置对应的 IIP3和噪声系数性能如图84所示。 下面举一个例子，根据三个不同的目标，仔细选择 ADRF6620的MIXER_RDAC、MIXER_CDAC和MIXER_ BIAS设置，产生三组MIXER_RDAC、MIXER_CDAC和 MIXER_BIAS值。第一个目标是优化IIP3。为实现最佳IIP3 性能，MIXER_BIAS设置为较高的电流值，MIXER_RDAC 和MIXER_CDAC在峰值下进行选择。这种配置可实现最佳 IIP3性能。但是，其功耗也最高，噪声系数性能降低。第 二个目标是在IIP3、噪声系数和功耗之间实现平衡。第三 个目标则是优化噪声系数。这种配置导致功耗最低，但 IIP3非最佳。表15总结了测试条件，表16显示了对应的 MIXER_RDAC、MIXER_CDAC和MIXER_BIAS值。特定 50 IIP3 40 35 30 25 20 15 10 NOISE FIGURE 5 0 0.6 1.1 IIP3: OPT IIP3 IIP3: OPT NOISE FIGURE IIP3: IIP3 AND NOISE FIGURE BALANCE NF: OPT IIP3 NF: OPT NOISE FIGURE NF: IIP3 AND NOISE FIGURE BALANCE 1.6 2.1 RF FREQUENCY (GHz) 2.6 11489-066 IIP3 (dBm)/NOISE FIGURE (dB) 45 图84. IIP3和噪声系数优化示例 表15. 混频器优化小结 参数 测试条件/注释 优化IIP3 MIXER_RDAC、MIXER_CDAC和MIXER_BIAS针对优化IIP3性能而配置。 噪声系数、IIP3和功耗平衡 MIXER_BIAS限于0、1或2(十进制)以改善噪声系数，允许IIP3降低。MIXER_RDAC和MIXER_CDAC针对优化IIP3而选择， 因为MIXER_RDAC和MIXER_CDAC对IIP3的影响比对噪声系数的影响要大。 优化噪声系数 MIXER_BIAS设置为0(十进制)以实现最佳噪声系数。MIXER_RDAC和MIXER_CDAC针对优化IIP3而选择，因为它们 对IIP3的影响比对噪声系数的影响要大。 表16. BAL_CIN、BAL_COUT、MIXER_RDAC、MIXER_CDAC和MIXER_BIAS的建议设置(十进制) RF频率 (MHz) 600 700 800 900 940 1000 1100 1200 1300 1400 1500 1600 1700 1800 1840 1900 2000 2100 2140 2200 2300 2400 2500 2600 2700 2800 2900 3000 BAL_CIN 7 7 5 3 3 2 1 1 0 0 0 0 0 0 0 0 0 1 1 2 2 1 1 1 1 1 1 0 BAL_COUT 7 7 5 4 3 3 2 2 2 2 2 2 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 RDAC 6 5 3 0 5 5 5 5 8 6 6 8 6 9 9 9 7 9 9 7 7 7 7 7 7 7 7 7 优化IIP3 CDAC 10 14 13 15 12 11 10 9 8 7 7 7 6 6 6 6 5 5 5 4 4 4 4 4 4 4 4 4 BIAS 4 4 3 0 4 4 4 4 4 4 4 4 4 4 5 5 5 5 4 4 4 4 4 4 4 4 4 4 RDAC 4 4 3 3 5 4 3 3 3 4 5 5 5 5 5 6 3 5 5 5 5 5 5 5 5 4 4 3 Rev. 0 | Page 34 of 52 IIP3和噪声系数平衡 CDAC BIAS 15 2 15 2 14 2 13 2 11 2 10 2 10 1 9 1 9 1 8 1 7 2 7 2 6 2 6 2 6 2 5 2 6 0 5 1 5 1 5 1 5 1 5 1 5 1 5 1 5 1 15 2 15 2 14 2 RDAC 4 4 2 2 2 3 2 2 2 2 3 2 4 4 3 3 3 3 3 3 3 3 3 3 3 4 4 2 优化噪声系数 CDAC BIAS 15 0 15 0 15 0 14 0 13 0 11 0 11 0 10 0 10 0 9 0 8 0 8 0 7 0 7 0 7 0 7 0 6 0 6 0 6 0 6 0 6 0 6 0 6 0 6 0 6 0 15 0 15 0 15 0 ADRF6620 MXOUT+ 中间级滤波要求 + 90Ω + 1.1pF 82.5Ω MXOUT– 11489-049 2.5pF 图86. 混频器输出阻抗的等效模型 10 8 270 7 250 PARALLEL RESISTANCE 6 230 5 4 210 3 190 PARALLEL CAPACITANCE 2 170 1 0 PARALLEL RESISTANCE (Ω) 290 9 0 100 200 300 +5V 400 500 600 700 FREQUENCY (MHz) 800 900 150 1000 11489-050 低通滤波器位于混频器输出与IF DGA输入之间，如图85所 示。在信号流开始的地方，一对上拉电感(L1和L2)将混频 器的差分输出直流偏置到正电源(5 V)。电感值由信号目标 带宽的低频截止频率决定。然后，三阶低通滤波器衰减高 频求和项。上拉电感与低通滤波器一起形成一个带通滤波 器。滤波器的输出通过串联电容交流耦合，并通过IFIN+ 和IFIN−引脚送至片内IF DGA。 82.5Ω PARALLEL CAPACITANCE (pF) 为提高线性度，可能需要在混频器输出端滤波。对于频率 规划要求低RF频率输入和IF输出的应用，混频器输出端的 求和项(fRF + fLO)可能落在目标频段内。由于不必要的额外 信号功率的存在，不需要的求和项可能会导致IF DGA在非 线性区域工作。结果，线性度下降，OIP3和OIP2大幅降低。 因此，需要一个低通滤波器来衰减不需要的信号，同时保 持所需信号在目标频段内的完整性。此外，低通滤波器还 能起到抑制LO馈通的作用。由于典型DPD接收应用中没有阻 塞，因此低阶滤波器(如三阶切比雪夫滤波器)通常即足够。 图87. 混频器输出阻抗与频率的关系 L1 19 MXOUT– L4 LO 16 15 IFIN+ 0.1µF IFIN– 9 IFOUT1– 8 C2 C1 0.1µF IFOUT1+ 16 500 OUTPUT CAPACITANCE INPUT CAPACITANCE 450 OUTPUT RESISTANCE INPUT RESISTANCE 400 14 350 12 300 18 图85. 低通IF滤波器 设计低通滤波器时，必须考虑混频器的输出阻抗和IF DGA 的输入阻抗。混频器的输出阻抗包含实部和虚部，等效模 型如图86所示。图87显示了混频器输出的阻抗与频率的 关系。 PARALLEL CAPACITANCE (pF) 10 IFOUT2+ 11489-048 20 11 IFOUT2– 10 250 PARALLEL RESISTANCE 8 200 6 150 4 100 PARALLEL CAPACITANCE 50 2 0 0 100 200 300 400 500 600 700 800 900 FREQUENCY (MHz) 图88. IF DGA输入/输出阻抗与频率的关系 Rev. 0 | Page 35 of 52 PARALLEL RESISTANCE (Ω) RF 图88显示了IF DGA的阻抗与频率的关系。IF DGA和混频器 的四端口S参数文件可在analog.com上找到，对设计中间级 滤波器很有用，可精确捕捉输入和输出阻抗。作为低频时 的一阶近似，混频器输出具有大约255 Ω的固定阻抗，IF DAG 的输入阻抗约为150 Ω。因此，所设计的低通滤波器应具有 255 Ω的输入阻抗和150 Ω的输出阻抗。 L3 MXOUT+ 0 1000 11489-051 18 L2 ADRF6620 最重要的是，低通中间级滤波器必须衰减求和项(fRF + fLO)和 LO馈通，防止DGA不必要的过驱。实现最佳OIP3性能所 需的衰减水平如图89所示，其中给出了OIP3与(fRF + fLO)幅度 的关系曲线。为保持性能，应将求和项的幅度衰减到至少 −16 dBm(见图89)。超过此点，幅度提高多少dB，OIP3就会 下降多少dB。 表17. 滤波器设计示例 参数 RS RL 通带边缘 通带边缘的衰减 阻带边缘 阻带边缘的衰减 滤波器类型 46 44 使用教科书中的滤波器公式或滤波器设计软件，可以设计 一个满足表17中所有规格的三阶切比雪夫滤波器，如图91 所示。1.1 pF的混频器输出电容可以融入滤波器中，因此， C1从2 pF减至0.8 pF。此外，根据PCB板堆叠情况，可以进 一步减小或消除C2，因为PCB板的电容可用作滤波器的第 三极点。仿真中使用的元件是Coilcraft 0805CS电感和Murata GRM15系列电容。图90显示了满足表17中所有滤波器规格 的滤波器曲线。 40 38 36 34 –18 –16 –14 –12 –10 –8 –6 AMPLITUDE (dBm) –4 11489-052 32 0 –5 图89. OIP3与(fRF + fLO )幅度的关系 –10 AMPLITUDE (dBm) ADRF6620最适合用于数字预失真(DPD)接收机。图91显示 了用于DPD的滤波器设计实例。表17列出了中间级滤波器 设计目标。在用于蜂窝传输的大多数DPD系统中，通带位 于50 MHz到500 MHz之间。因此，上拉电感的低频截止频 率为50 MHz，中间级低通滤波器的通带边缘为500 MHz。 这样便能得到具有最大平坦度的50 MHz到500 MHz通带滤 波器曲线。1400 MHz时的阻带衰减为20 dB，这一般能够对 混频器求和项进行必要的衰减并留有一定的裕量。 –15 –20 –25 –30 –35 –40 0 200 400 600 800 1000 1200 1400 1600 1800 2000 FREQUENCY (MHz) 11489-054 OIP3 (dBm) 42 30 –20 数值 255 Ω 150 Ω 500 MHz 0.5 dB 1400 MHz 20 dB 三阶切比雪夫 图90. 三阶切比雪夫滤波器曲线 +5V L1 470nH RL L2 470nH MXOUT+ + 2.5pF 90Ω + C1 + 0.8pF 1.1pF 82.5Ω MXOUT– + L3 24nH 82.5Ω C2 1pF L4 24nH + 150Ω 0.1µF + MIXER OUTPUT IMPEDANCE EQUIVALENT MODEL THIRD-ORDER CHEBYSHEV FILTER 图91. 低通中间级滤波器设计 Rev. 0 | Page 36 of 52 IFIN+ 0.1µF DC BLOCKING CAPS IFIN– IDEAL IF AMP INPUT IMPEDANCE 11489-053 RS ADRF6620 12 L3 = L4 = 47nH, C1 = C2 = OPEN L3 = L4 = 39nH, C1 = C2 = OPEN 85 L3 = L4 = 24nH, C1 = 0.8pF, C2 = 1pF 8 OIP2 WITH FILTER 65 OIP2 WITH NO FILTER 55 OIP3 WITH FILTER 45 35 15 50 OIP3 WITH NO FILTER 100 150 200 250 300 350 IF FREQUENCY (MHz) 7 400 450 500 图93. 在DGA输出端进行滤波和不滤波两种情况下的OIP2/OIP3性能； RF频率 = 900 MHz，高端LO抑制，LO扫描 6 5 4 50 75 25 9 100 150 200 250 300 350 400 IF FREQUENCY (MHz) 450 500 11489-055 GAIN (dB) 10 图93比较了在混频器输出端进行滤波和不滤波两种情况 下，ADRF6620的OIP3和OIP2性能。 11489-056 11 由于ADRF6620评估板的电容非常接近C1和C2电容，因此 可以将其从设计中移除。不过，对于采用其它堆叠的PCB 设计，情况可能不是这样。 OIP2 (dBm)/OIP3 (dBm) 保持与图91所示相同的三阶切比雪夫滤波器设计，通过调 整元件值可以优化性能，不过其它特性会受影响。为实现 最平坦的带通响应，需要牺牲一定的信号带宽(参见图92)。 L3和L4电感用47 nH电感代替，电容不填充。这种配置可获 得最平坦的通带纹波，但信号带宽会在300 MHz时开始滚 降。带宽越窄，则对混频器求和项和LO泄漏的衰减越强， 如果不需要很宽的信号带宽，那么这将是一个有益的结果。 图92所示的结果只能用作指南，中间级滤波器的设计应根 据具体PCB板条件进行。图92中的曲线是利用ADRF6620评 估板测定。 图92. 中间级滤波器设计权衡 Rev. 0 | Page 37 of 52 ADRF6620 IF DGA与负载的关系 20 在设计上，当源电阻和负载电阻均为150 Ω时(此即匹配条 件)，IF DGA针对性能进行了优化。若负载或源电阻不等于 150 Ω(参见“数字可编程可变增益放大器(DGA)”部分)，则可 利用以下公式确定最终增益和输入/输出电阻。 18 16 IF DGA GAIN (dB) 电压增益 = AV = 0.044 × (1000||RL) RIN = (1000 + RL)/(1 + 0.044 × RL) RL = 500Ω 14 RL = 150Ω 12 RL = 73Ω 10 8 6 4 ROUT = (1000 + RS)/(1 + 0.044 × RS) 2 在ADRF6620的混频器输出路由至IF DGA输入的配置中， 不再满足匹配条件，因为IF DGA看到的源阻抗是混频器输 出端的255 Ω输出阻抗。因此，放大器的增益和输出电阻不 再是预期的15 dB(参见图94)。 0 RL = 50Ω 0 100 200 300 400 500 600 700 800 900 11489-068 S21 (Gain) = 2 × RIN/(RIN + RS) × AV 1000 FREQUENCY (MHz) 图95. 不同负载下IF DGA增益与频率的关系 –20 –30 –40 图94. IF DGA的混频器负载 对于匹配条件，理想负载是150 Ω，不过这可能不是最易获 得的负载阻抗。因此，必须考虑负载与性能的取舍。在匹 配条件下，IF DGA针对线性度而优化，因此，三阶交调产 物随负载而降低。表18给出了一些常见输出负载，图95、 图96和图97显示了负载对增益、IMD2和IMD3的影响。 –50 RL = 50Ω –60 –70 –80 RL = 73Ω –90 RL = 500Ω –100 –110 如本部分中的公式所示，IF DGA的加载方式影响放大器的 输入电阻RIN。RIN进而决定混频器输出端与IF DGA输入端之 间的中间级滤波器的负载电阻。中间级滤波器具有混频器 输出端的255 Ω源阻抗和特定RL负载的负载阻抗RIN(参见表 18)。由于阻抗不匹配，电平规划计算中必须考虑中间级滤 波器的插入损耗。 40 120 200 RL = 150Ω 280 360 440 520 FREQUENCY (MHz) 600 680 11489-069 RL IF DGA IMD3 (dBc) ROUT RIN 11489-067 255Ω 图96. 不同负载下IF DGA IMD3与频率的关系 图97. 不同负载下IF DGA IMD2与频率的关系 表18. 常见输出负载 RS (Ω) RIN (Ω) AV(线性) AV (dB) S21(线性) S21 (dB) ROUT (Ω) RL (Ω) 255 255 255 255 65 151 255 328 14.7 5.7 3 2.1 23.3 15.2 9.5 6.4 6 4.3 3 2.4 15.5 12.6 9.5 7.5 102.7 102.7 102.7 102.7 500 150 73 50 Rev. 0 | Page 38 of 52 ADRF6620 ADC接口 176 Ω电阻与1 kΩ的ADC输入阻抗并联，产生ADRF6620 IF DGA所看到的等效150 Ω差分输出负载。此外，AD9434的输 入电容可用作抗混叠滤波器的第四个极点。最终设计原理 图如图99所示。抗混叠滤波器具有最大平坦度，通带带宽 为500 MHz。表19给出了用于DPD的抗混叠滤波器设计的元 件值。图98显示了仿真抗混叠滤波器设计。 ADRF6620集成的IF DGA可为缓冲式和非缓冲式ADC提供 可变且足够的驱动能力。它还能提供ADC采样边沿与混频 器内核之间的隔离。因此，与ADC接口时，只需要一个抗 混叠滤波器。 ADRF6620最适合用于蜂窝基站数字预失真(DPD)系统。预 失真用于提高发射机功率放大器(PA)的线性度。由于DPD 路径的输入信号是已知的发射信号，因此硬件要求通常不 像主接收路径那样严格。与已知发射信号的自动相关使得 ADC的信噪比(SNR)不是最重要的因素。因此，11位到14 位分辨率的ADC通常即足够。更重要的考虑因素是转换器 的模拟带宽。传统DPD系统要求其为发射带宽的3至5倍。 若发射带宽为100 MHz，则DPD带宽至少必须是500 MHz， 以便进行五阶校正。 表19. 500 MHz抗混叠滤波器设计的元件值 参数 L1 = L2 C1 L3 = L4 C2 L5 = L6 L7 = L8 C3 L9 = L10 在DPD设计中，AD9434可以很好地配合ADRF6620使用。 AD9434是一款12位370 MSPS/500 MSPS缓冲式ADC。其全 功率模拟带宽为1 GHz，支持五阶校正绰绰有余。AD9434的 采样速率不足以满足采样理论要求，但DPD应用常常允许 欠采样，因此这是可以接受的。由于DPD路径中的接收信 号是已知的发射信号，因此可以明确区分目标信号及其 混叠。 –10 AMPLITUDE (dB) –15 –20 –25 –30 –35 –40 –50 0 200 400 600 800 1000 1200 1400 1600 1800 2000 FREQUENCY (MHz) 11489-100 –45 图98. 仿真抗混叠滤波器设计 +5V L6 + 0.1µF L7 L9 0.1µF + 0.1µF + + L4 C2 + C1 ADRF6620 IF AMP 图99. ADRF6620与AD9434的接口 Rev. 0 | Page 39 of 52 L8 AD9434 88Ω C3 88Ω L10 1kΩ 1.3pF 11489-071 L5 0.1µF L3 + L2 + + 255Ω 制造厂商 Coilcraft Murata Coilcraft Murata Coilcraft Coilcraft Murata Coilcraft –5 +5V L1 类型 0805CS GRM15 0805CS GRM15 0805LS 0805CS GRM15 0805CS 0 抗混叠滤波器位于ADRF6620与AD9434之间。混叠是DPD 接收链的常见做法，因此对抗混叠滤波器的要求可以降 低。二阶或三阶滤波器即足以降低高频噪声，防止其折返 到目标频段中。设计抗混叠滤波器时，必须考虑ADRF6620 IF DGA的输出阻抗和AD9434的输入阻抗。AD9434的差分 电阻为1 kΩ，并联电容为1.3 pF。在匹配负载条件下，IF DGA 针对增益和线性度而优化，IF DGA的负载为150 Ω。为此，应 在ADC输入端并联一个176 Ω电阻。 ADRF6620 MIXER OUTPUT 数值 470 nH DNP 39 nH DNP 1 µH 15 nH 2.7 pF 27 nH ADRF6620 功耗模式 ADRF6620具有许多模块，通过写入寄存器0x01(参见表23)， 可将这些模块独立关断。 外部LO模式 应尽可能远离(如果可能，应构成一定的角度)，防止交叉 耦合。 RF输入端的输入阻抗为50 Ω，通往该引脚的走线也必须具 有50 Ω特征阻抗。用接地隔直电容端接未使用的RF输入。 在外部LO模式下，内部PLL和VCO禁用，功耗降低大约 100 mA。表20列出了配置外部LO模式所需的寄存器设置。 表20. 外部LO模式的串行端口配置 状态 开 开 关 关 开 关 关 开 开 开 开 外部LO 寄存器 0x01 = 0x8B53 0x01 = 0x8B53 0x01 = 0x8B53 0x01 = 0x8B53 0x01 = 0x8B53 0x01 = 0x8B53 0x01 = 0x8B53 0x01 = 0x8B53 0x01 = 0x8B53 0x01 = 0x8B53 0x01 = 0x8B53 0x22, Bits[2:0] = 011 GND RFIN 0 GND GND RFIN 1 GND GND RFIN 2 GND GND RFIN 3 GND 11489-072 位名称 LDO_3P3_EN VCO_LDO_EN CP_EN DIV_EN VCO_EN REF_BUF_EN LO_DRV_EN LO_PATH_EN MIX_EN IF_AMP_EN LO_LDO_EN VCO_SEL IF DGA禁用模式 图100. RF输入的推荐布局 在不使用IF DGA的应用中，可以将其关断。通过禁用IF_ AMP_EN位(寄存器0x01的位11 = 0)，可实现关断。通过禁用 放大器，ADRF6620的功耗降低大约25 mA，另外放大器输 出端的各偏置电感也可节省35 mA至50 mA。IF DGA禁用时， 其输入和输出阻抗为高阻态。因此，输入和输出引脚可以 断开。如果不希望让这些节点断开，另一种做法是通过1 kΩ 电阻将这些引脚接地。 布局布线 ADRF6620的IF DGA输出针对每个极性都有两个输出引脚， 它们的位置交叉相对：IFOUT1+ (引脚8)、IFOUT1− (引脚9)、 IFOUT2+ (引脚10)、IFOUT2− (引脚11)。设计电路板时， 相应的输出由于布线而互相连接，因此应将寄生电容降至 最小。降低寄生电容的一个良好实践做法是避免该布线区 域和扼流圈的任何接地或与电源层相接。图101所示为推 荐布局。相同极性的IF DGA输出引脚在板底部通过蓝色走 线和过孔相连。 IFOUT1+ IFOUT1– IFOUT2+ IFOUT2– 11489-073 为优化性能并降低杂散寄生效应，必须精心设计ADRF6620 的布局布线。ADRF6620支持四路RF输入，RF部分的布局 布线对于实现各通道之间的隔离至关重要。图100显示了 RF输入的推荐布局。各路RF输入(RFIN0至RFIN3)在接地 引脚之间隔离，最佳布局方法是让走线短且直。为此，应将 这些引脚直接连到ADRF6620裸露焊盘的中央接地焊盘。 这种方法可使走线电感最小，并提高通道之间的隔离度。 此外，为改善隔离性能，不要将RFIN0至RFIN3走线彼此 平行布线，而应在离开引脚后立即将走线分散。这些走线 图101. IF DGA输出的推荐布局 (绿色走线在板顶部布线，蓝色走线在板底部布线) Rev. 0 | Page 40 of 52 ADRF6620 寄存器映射 表21. 寄存器映射汇总表 寄存 器 名称 0x00 SOFT_RESET 0x01 Enables 0x02 INT_DIV 0x03 FRAC_DIV 0x04 MOD_DIV 0x20 CP_CTL 0x21 PFD_CTL 0x22 FLO_CTL 0x23 DGA_CTL 0x30 BALUN_CTL 0x31 MIXER_CTL 0x40 PFD_CTL2 0x42 DITH_CTL1 0x43 DITH_CTL2 位 [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] 位15 位7 位14 位6 位13 位5 位12 位4 位11 位3 保留 位10 位2 位9 位1 位8 位0 保留 SOFT_RESET 保留 保留 保留 IF_AMP_EN 保留 MIX_EN LO_PATH_EN 保留 REF_BUF_EN VCO_EN DIV_EN CP_EN VCO_LDO_EN LDO_3P3_EN 保留 DIV_MODE INT_DIV[10:8] INT_DIV[7:0] 保留 FRAC_DIV[10:8] FRAC_DIV[7:0] 保留 MOD_DIV[10:8] MOD_DIV[7:0] 保留 保留 CSCALE 保留 保留 BLEED_DIR BLEED 保留 保留 REF_MUX_SEL PFD_POLARITY REFSEL 保留 LO_DRV_LVL[1] LO_DRV_LVL[0] 保留 LO_DIV_A VCO_SEL 保留 RFSW_MUX RFSW_SEL RFDSA_SEL[3] RFDSA_SEL[2:0] IF_ATTN 保留 BAL_COUT 保留 BAL_CIN 保留 保留 MIXER_BIAS MIXER_RDAC[3] MIXER_RDAC[2:0] 保留 MIXER_CDAC 保留 保留 ABLDLY CPCTRL CLKEDGE 保留 保留 DITH_EN DITH_MAG DITH_VAL DITH_VAL[15:8] DITH_VAL[7:0] LO_LDO_EN LO_DRV_EN Rev. 0 | Page 41 of 52 复位 RW 0x00000 W 0x8B7F RW 0x0058 RW 0x0250 RW 0x0600 RW 0x0C26 RW 0x0003 RW 0x000A RW 0x0000 RW 0x00000 RW 0x08EF RW 0x0010 RW 0x000E RW 0x0001 RW ADRF6620 寄存器地址描述 寄存器0x00；复位：0x00000；名称：SOFT_RESET 表22. SOFT_RESET的位功能描述 位 0 位名称 SOFT_RESET 设置 说明 软复位 复位 0x0000 访问类型 W REGISTER 0x01, RESET: 0x8B7F, NAME: ENABLES 表23. Enables的位功能描述 位 15 11 9 8 7 5 4 3 2 1 0 位名称 LO_LDO_EN IF_AMP_EN MIX_EN LO_PATH_EN LO_DRV_EN REF_BUF_EN VCO_EN DIV_EN CP_EN VCO_LDO_EN LDO_3P3_EN 设置 说明 LO LDO上电 IF DGA使能 混频器使能 外部LO路径使能 LO驱动器使能 参考缓冲器使能 VCO上电 分频器上电 电荷泵上电 VCO LDO上电 3.3 V LDO上电 Rev. 0 | Page 42 of 52 复位 0x1 0x1 0x1 0x1 0x0 0x1 0x1 0x1 0x1 0x1 0x1 访问类型 RW RW RW RW RW RW RW RW RW RW RW ADRF6620 寄存器0x02；复位：0x0058；名称： INT_DIV 表24. INT_DIV的位功能描述 位 11 位名称 DIV_MODE 设置 说明 复位 0x0 访问类型 RW 0x58 RW 说明 设置分频器FRAC值 复位 0x250 访问类型 RW 说明 设置分频器MOD值 复位 0x600 访问类型 RW 0 1 [10:0] INT_DIV 小数 整数 设置分频器INT值 寄存器0x03；复位：0x0250；名称： FRAC_DIV 表25. FRAC_DIV的位功能描述 位 [10:0] 位名称 FRAC_DIV 设置 寄存器0x04；复位：0x0600；名称： MOD_DIV 表26. MOD_DIV的位功能描述 位 [10:0] 位名称 MOD_DIV 设置 Rev. 0 | Page 43 of 52 ADRF6620 寄存器0x20；复位：0x0C26；名称： CP_CTL 表27. CP_CTL的位功能描述 位 [13:10] 位名称 CSCALE 设置 0001 0011 0111 1111 5 BLEED_DIR 0 1 [4:0] BLEED 00000 00001 … … … 11110 11111 说明 电荷泵电流 250 µA 500 µA 750 µA 1000 µA 电荷泵渗漏方向 吸电流 源电流 电荷泵渗漏 0 µA 15.625 µA N × 15.625 µA 468.75 µA 484.375 µA Rev. 0 | Page 44 of 52 复位 0x3 访问类型 RW 0x1 RW 0x06 RW ADRF6620 寄存器0x21；复位：0x0003；名称： PFD_CTL 表28. PFD_CTL的位功能描述 位 [6:4] 位名称 REF_MUX_SEL 设置 000 001 010 011 100 101 110 111 3 PFD_POLARITY 0 1 [2:0] REFSEL 000 001 010 011 100 说明 设置REF输出分频比/VPTAT/LOCK_DET LOCK_DET VPTAT REFCLK REFCLK/2 REFCLK × 2 保留 REFCLK/4 保留 设置PFD极性 正KV VCO 负KV VCO 复位 0x0 访问类型 RW 0x0 RW 设置REF输入分频比 ×2 ×1 DIV2 DIV4 DIV8 0x3 RW Rev. 0 | Page 45 of 52 ADRF6620 寄存器0x22；复位：0x000A；名称： FLO_CTL 表29. FLO_CTL的位功能描述 位 [8:7] 位名称 LO_DRV_LVL 设置 00 01 10 11 [4:3] LO_DIV_A 00 01 10 11 [2:0] VCO_SEL 000 001 010 011 100 101 110 111 说明 LO幅度 −4 dBm 0.5 dBm +3 dBm +4.5 dBm LO_DIV_A DIV1 DIV2 DIV4 DIV8 选择VCO内核/外部LO 5.2 GHz至5.7 GHz 4.1 GHz至5.2 GHz 2.8 GHz至4.1 GHz EXT LO VCO_PWRDWN VCO_PWRDWN VCO_PWRDWN VCO_PWRDWN Rev. 0 | Page 46 of 52 复位 0x0 访问类型 RW 0x1 RW 0x2 RW ADRF6620 寄存器0x23；复位：0x0000；名称： DGA_CTL 表30. DGA_CTL的位功能描述 位 11 位名称 RFSW_MUX 设置 0 1 [10:9] RFSW_SEL 00 01 10 11 [8:5] RFDSA_SEL 0000 0001 ... 1110 1111 [4:0] IF_ATTN 00000 00001 ... 10111 11000 说明 设置开关控制。 串行控制 引脚控制 设置RF输入。 RFIN0 RFIN1 RFIN2 RFIN3 设置RFDSA衰减。范围：0 dB至15 dB，步长1 dB。 0 dB 1 dB 14 dB 15 dB IF衰减。范围：3 dB至15 dB，步长0.5 dB。 3 dB 3.5 dB 14.5 dB 15 dB Rev. 0 | Page 47 of 52 复位 0x0 访问类型 RW 0x0 RW 0x0 RW 0x0 RW ADRF6620 寄存器0x30；复位：0x00000；名称： BALUN_CTL 表31. BALUN_CTL的位功能描述 位 [7:5] 位名称 BAL_COUT 设置 000 ... 111 [3:1] BAL_CIN 000 ... 111 说明 设置巴伦输出电容 最小电容 ... 最大电容 设置巴伦输入电容 最小电容 ... 最大电容 复位 0x0 访问类型 RW 0x0 RW 复位 0x4 访问类型 RW 0x7 0xF RW RW 寄存器0x31；复位：0x08EF；名称： MIXER_CTL 表32. MIXER_CTL的位功能描述 位 [11:9] 位名称 MIXER_BIAS 设置 000 ... 111 [8:5] [3:0] MIXER_RDAC MIXER_CDAC 说明 设置混频器偏置值 最小值 最大值 设置混频器RDAC值 设置混频器CDAC值 Rev. 0 | Page 48 of 52 ADRF6620 寄存器0x40；复位：0x0010；名称： PFD_CTL2 表33. PFD_CTL2的位功能描述 位 [6:5] 位名称 ABLDLY 设置 00 01 10 11 [4:2] CPCTRL 000 001 010 011 100 [1:0] CLKEDGE 00 01 10 11 说明 设置反冲防回差延迟 0 ns 0.5 ns 0.75 ns 0.9 ns 设置电荷泵控制。 均使能 放电 充电 三态 PFD 设置PFD边沿敏感性 Div和REF下降沿 Div下降沿，REF上升沿 Div上升沿，REF下降沿 Div和REF上升沿 Rev. 0 | Page 49 of 52 复位 0x0 访问类型 RW 0x4 RW 0x0 RW ADRF6620 寄存器0x42；复位：0x000E；名称： DITH_CTL1 表34. DITH_CTL1的位功能描述 位 3 位名称 DITH_EN 设置 0 1 [2:1] 0 DITH_MAG DITH_VAL 说明 设置扰动使能 禁用 使能 设置扰动幅度 设置扰动值 复位 0x1 访问类型 RW 0x3 0x0 RW RW 说明 设置扰动值 复位 0x1 访问类型 RW 寄存器0x43；复位：0x0001；名称： DITH_CTL2 表35. DITH_CTL2的位功能描述 位 [15:0] 位名称 DITH_VAL 设置 Rev. 0 | Page 50 of 52 ADRF6620 外形尺寸 0.30 0.23 0.18 PIN 1 INDICATOR 37 36 48 1 0.50 BSC TOP VIEW 0.80 0.75 0.70 SEATING PLANE 0.45 0.40 0.35 EXPOSED PAD 24 5.65 5.50 SQ 5.35 13 BOTTOM VIEW 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF PIN 1 INDICATOR 0.20 MIN 5.50 REF FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-WKKD. 06-06-2012-B 7.10 7.00 SQ 6.90 图102. 48引脚引线框芯片级封装[LFCSP_WQ] 7 mm x 7 mm超薄体 (CP-48-9) 图示尺寸单位：mm 订购指南 型号1 ADRF6620ACPZ-R7 ADRF6620-EVALZ 1 温度范围 −40°C至+85°C 封装描述 48引脚引线框芯片级封装[LFCSP_WQ] 评估板 Z = 符合RoHS标准的器件。 Rev. 0 | Page 51 of 52 封装选项 CP-48-9 ADRF6620 注释 ©2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D11489sc-0-7/13(0) Rev. 0 | Page 52 of 52