16ビット、250kSPS PulSARTM MSOP/QFNパッケージADC AD7685 アプリケーション回路図 特長 0.5V∼VDD 0∼VREF IN+ IN– AD7685 SCK SDO 1.8V∼VDD 3線式または4線式インターフェース （SPI、デイジーチェーン、CS） CNV 図2 表1. MSOP、QFN（LFCSP）／SOT-23パッケージの 16ビットPulSAR ADC タイプ 100kSPS 250kSPS 500kSPS 真の差動 疑似差動 差動／ユニポーラ ユニポーラ AD7684 AD7683 AD7687 AD7685 AD7694 AD7688 AD7686 AD7680 概要 AD7685は、2.3∼5.5Vの単電源VDDで動作する16ビット、電 荷再分配式の逐次比較型 A/D コンバータ（ SAR ADC ）です。 ノー・ミスコードで低消費電力の高速16ビット・サンプリング ADC、内部変換クロック、融通性に優れたシリアル・インター フェース・ポートを内蔵しています。また、低ノイズ、広帯域 幅で、アパーチャ遅延の短いトラック＆ホールド回路もありま す。CNV信号の立上がりエッジで、ADCはグラウンド・セン スIN–を基準とする0V∼VREFのアナログ入力IN+をサンプリン グします。リファレンス電圧REFは外部から供給し、電源電圧 の範囲まで設定できます。 2.0 正のINL = +0.33LSB 負のINL = –0.50LSB 1.5 1.0 INL（LSB） REF VDD VIO SDI GND アプリケーション バッテリ駆動装置： 医療用計測 移動体通信 携帯情報端末 データ・アクイジション 計測器 プロセス制御 2.5∼5V 02968-0-028 ノー・ミスコードの16ビット分解能 スループット・レート：250kSPS INL：±0.6LSB（typ）、±2LSB（max）（FSRの±0.003％） S/(N＋D)：93.5dB（@20kHz） THD：−110dB（@20kHz） 疑似差動アナログ入力レンジ： 0V∼VREF、VREFはVDDまで設定可能 パイプライン遅延なし 2.3 ∼ 5.5V の単電源動作、 1.8 ∼ 5V のロジック・インター フェース電源 SPI ® /QSPI TM /MICROWIRE TM /DSP 互換のシリアル・イン ターフェース 複数のADCのデイジーチェーン接続、BUSYインジケータ 消費電力 1.35mW（@2.5V/100kSPS）、4mW（@5V/100kSPS）、 1.4µW（@2.5V/100SPS） スタンバイ時の消費電流：1nA 10 ピン・パッケージ： MSOP （ MSOP-8 サイズ）および 3mm×3mmのQFN1（LFCSP）（SOT-23サイズ） AD7686、AD7687、AD7688と完全にピン互換 消費電力は、スループットと直線的に比例して変化します。 0.5 SPI 互換のシリアル・インターフェースでは、 SDI 入力を使用 し、単一の3線バス上で複数のADCをデイジーチェーン接続す ることができます。また、オプションでBUSYインジケータ信 号を供給することもできます。AD7685は、別にVIO電源を使 用する1.8V、2.5V、3V、5Vロジックと互換です。 0 –0.5 –1.0 –2.0 0 16384 32768 49152 コード 図1. コード 対 積分非直線性 REV. 0 アナログ・デバイセズ株式会社 65536 02968-0-042 –1.5 AD7685は10ピンMSOPまたは10ピンQFN（LFCSP）のパッ ケージで提供しており、−40∼＋85℃の温度範囲で仕様が規定 されています。 1 このパッケージは現在開発中です。QFNパッケージのサンプルと入手については、 弊社までお問い合わせください アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の 利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので もありません。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートはREVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 © 2004 Analog Devices, Inc. All rights reserved. 本 社／ 〒105-6891 東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル 電話03（5402）8200 大阪営業所／ 〒532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号 電話06（6350）6868 AD7685 目次 コンバータの動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 代表的な接続図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 デジタル・インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . 18 アプリケーションのヒント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 レイアウト. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 AD7685の性能評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 タイミング仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 用語の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 回路情報. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 改訂履歴 4/04−リビジョン0：初版 ―2― REV. 0 AD7685 仕様 特に指定のない限り、VDD＝2.3∼5.5V、VIO＝2.3V∼VDD、VREF＝VDD、TA＝−40∼＋85℃ 表2 パラメータ Min 条件 16 分解能 アナログ入力 電圧範囲 絶対入力電圧 アナログ入力CMRR 漏れ電流（25℃時） 入力インピーダンス 精度 ノー・ミスコード 微分直線性誤差（DNL） 積分直線性誤差（INL） 遷移ノイズ ゲイン誤差3（TMIN∼TMAX） ゲイン誤差温度ドリフト オフセット誤差3（TMIN∼TMAX） オフセット温度ドリフト 電源電圧変動感度 スループット 変換レート 過渡応答時間 Bグレード Typ Max IN+−IN– IN+ IN– fIN＝250kHz Min 16 0 VREF VDD＋0.1 0.1 −0.1 −0.1 単位 ビット 0 −0.1 −0.1 65 1 アクイジションの実行期間 Cグレード1 Typ Max VREF VDD＋0.1 0.1 V V V dB nA ＋2 ＋2 LSB2 LSB LSB LSB ppm/°C mV mV ppm/°C LSB 65 1 「アナログ入力」を参照 16 −1 −3 REF＝VDD＝5V VDD＝4.5∼5.5V VDD＝2.3∼4.5V VDD＝5V±5％ VDD＝4.5∼5.5V VDD＝2.3∼4.5V ±0.7 ±1 ＋3 0.5 ±2 ±30 ±0.3 ±0.1 ±1.6 ±0.7 ±3.5 ±0.3 ±0.05 0 0 250 200 1.8 フルスケール・ステップ 16 −1 −2 ビット ±0.5 ±0.6 0.45 ±2 ±15 ±0.3 ±0.1 ±1.6 ±0.7 ±3.5 ±0.3 ±0.05 0 0 250 200 1.8 kSPS kSPS µs AC精度 信号対ノイズ比（S/N比） fIN＝20kHz、VREF＝5V fIN＝20kHz、VREF＝2.5V fIN＝20kHz スプリアスフリー・ダイナミック・ レンジ 全高調波歪み（THD） fIN＝20kHz 信号／ノイズ＆歪み比（SINAD） fIN＝20kHz、VREF＝5V fIN＝20kHz、VREF＝5V、 −60dB入力 fIN＝20kHz、VREF＝2.5V 相互変調歪み5 90 86 92 88 −106 92 87.5 −106 90 85.5 92 32 92 87.5 87 −110 1 93.5 88.5 −110 dB4 dB dB −110 dB dB dB 93.5 33.5 88.5 −115 この製品は現在開発中です。サンプルと入手については、弊社までお問い合わせください。 LSBは最下位ビットを意味します。入力電圧範囲が5Vのときに1LSBは76.3µVです。 3 「用語の説明」を参照。仕様には全温度範囲の変動が含まれますが、外部電圧リファレンスから発生する誤差は含まれません。 4 dB単位の仕様はすべてフルスケール入力を基準としています。特に指定のない限り、フルスケールより0.5dB低い入力信号でテストされています。 5 fIN1＝21.4kHz、fIN2＝18.9kHzです。各トーンは、フルスケールよりも−7dB低いレベルです。 2 REV. 0 ―3― dB dB AD7685 特に指定のない限り、VDD＝2.3∼5.5V、VIO＝2.3V∼VDD、VREF＝VDD、TA＝−40∼＋85℃ 表3 パラメータ 条件 電圧リファレンス 電圧範囲 負荷電流 250kSPS、REF＝5V サンプリング・ダイナミック特性 −3dB入力帯域幅 アパーチャ遅延 VDD＝5V Min Typ Max 単位 VDD＋0.3 50 V µA 2 2.5 MHz ns 0.5 デジタル入力 ロジック・レベル VIL VIH IIL IIH −0.3 0.7×VIO −1 −1 デジタル出力 データ・フォーマット パイプライン遅延 VOL VOH 0.3×VIO VIO＋0.3 ＋1 ＋1 V V µA µA シリアル16ビット・ストレート・バイナリ 変換終了後直ちに変換結果が得られます。 ISINK＝＋500µA ISOURCE＝−500µA 0.4 V V 5.5 VDD＋0.3 VDD＋0.3 50 2.4 4.8 6 15 V V V nA µW mW mW mW mW ＋85 ℃ VIO−0.3 電源 VDD VIO VIO範囲 仕様性能 仕様性能 スタンバイ時の消費電流1、2 消費電力 VDDとVIO＝5V、25℃ VDD＝2.5V、100SPSのスループット VDD＝2.5V、100kSPSのスループット VDD＝2.5V、200kSPSのスループット VDD＝5V、100kSPSのスループット VDD＝5V、250kSPSのスループット 温度範囲3 仕様性能 1 2 3 2.3 2.3 1.8 TMIN∼TMAX 1 1.4 1.35 2.7 4 −40 すべてのデジタル入力を必要に応じてVIOまたはGNDに強制設定。 アクイジションの実行中。 拡張温度範囲については、弊社までお問い合わせください。 ―4― REV. 0 AD7685 タイミング仕様 特に指定のない限り、−40∼＋85℃、VIO＝2.3∼5.5VまたはVDD＋0.3Vのいずれか低い電圧 表4. VDD＝4.5∼5.5V1 変換時間：CNVの立上がりエッジからデータが得られるまでの時間 アクイジション時間 変換と変換の間隔 __ CNVパルス幅（CSモード） __ SCKサイクル時間（CSモード） SCKサイクル時間（チェーン・モード） VIOが4.5Vを超えるとき VIOが3Vを超えるとき VIOが2.7Vを超えるとき VIOが2.3Vを超えるとき SCKのローレベル時間 SCKのハイレベル時間 SCKの立下がりエッジからデータの有効性が続く時間 SCKの立下がりエッジからデータ有効までの遅延 VIOが4.5Vを超えるとき VIOが3Vを超えるとき VIOが2.7Vを超えるとき VIOが2.3Vを超えるとき __ CNVまたはSDIのローレベルからSDO D15 MSB有効までの時間（CSモード） VIOが4.5Vを超えるとき VIOが2.7Vを超えるとき VIOが2.3Vを超えるとき CNVまたはSDIのハイレベルあるいはSCKの最後の立下がりエッジから __ SDOハイ・インピーダンスまでの時間（CSモード） __ CNVの立上がりエッジからSDI有効までのセットアップ時間（ __ CSモード） CNVの立上がりエッジからSDI有効までのホールド時間（CSモード） CNVの立上がりエッジからSCK有効までのセットアップ時間（チェーン・モード） CNVの立上がりエッジからSCK有効までのホールド時間（チェーン・モード） SCKの立下がりエッジからSDI有効までのセットアップ時間（チェーン・モード） SCKの立下がりエッジからSDI有効までのホールド時間（チェーン・モード） 1 負荷条件については、図3と図4を参照。 REV. 0 ―5― 記号 Min tCONV tACQ tCYC tCNVH tSCK tSCK 0.5 1.8 4 10 15 tSCKL tSCKH tHSDO tDSDO Typ Max 単位 2.2 µs µs µs ns ns 27 28 29 30 7 7 5 ns ns ns ns ns ns ns 14 15 16 17 ns ns ns ns 15 18 22 25 ns ns ns ns tEN tDIS tSSDICNV tHSDICNV tSSCKCNV tHSCKCNV tSSDISCK tHSDISCK 15 0 5 5 13 4 ns ns ns ns ns ns AD7685 特に指定のない限り、−40∼＋85℃、VIO＝2.3∼4.5VまたはVDD＋0.3Vのいずれか低い電圧 表5. VDD＝2.3∼4.5V1 変換時間：CNVの立上がりエッジからデータが得られるまでの時間 アクイジション時間 変換と変換の間隔 __ CNVパルス幅（CSモード） __ SCKサイクル時間（CSモード） SCKサイクル時間（チェーン・モード） VIOが3Vを超えるとき VIOが2.7Vを超えるとき VIOが2.3Vを超えるとき SCKのローレベル時間 SCKのハイレベル時間 SCKの立下がりエッジからデータの有効性が続く時間 SCKの立下がりエッジからデータ有効までの遅延 VIOが3Vを超えるとき VIOが2.7Vを超えるとき VIOが2.3Vを超えるとき __ CNVまたはSDIのローレベルからSDO D15 MSB有効までの時間（CSモード） VIOが2.7Vを超えるとき VIOが2.3Vを超えるとき CNVまたはSDIのハイレベルあるいはSCKの最後の立下がりエッジから __ SDOハイ・インピーダンスまでの時間（CSモード） __ CNVの立上がりエッジからSDI有効までのセットアップ時間（ __ CSモード） CNVの立上がりエッジからSDI有効までのホールド時間（CSモード） CNVの立上がりエッジからSCK有効までのセットアップ時間（チェーン・モード） CNVの立上がりエッジからSCK有効までのホールド時間（チェーン・モード） SCKの立下がりエッジからSDI有効までのセットアップ時間（チェーン・モード） SCKの立下がりエッジからSDI有効までのホールド時間（チェーン・モード） 1 記号 Min tCONV tACQ tCYC tCNVH tSCK tSCK 0.7 1.8 5 10 25 tSCKL tSCKH tHSDO tDSDO Typ Max 単位 3.2 µs µs µs ns ns 54 60 65 12 12 5 ns ns ns ns ns ns 24 30 35 ns ns ns 18 22 25 ns ns ns tEN tDIS tSSDICNV tHSDICNV tSSCKCNV tHSCKCNV tSSDISCK tHSDISCK 30 0 5 8 30 4 ns ns ns ns ns ns 負荷条件については、図3と図4を参照。 ―6― REV. 0 AD7685 絶対最大定格 表6 パラメータ アナログ入力 IN+1、IN-1、REF 電源電圧 GNDに対するVDD、VIO VIOに対するVDD GNDに対するデジタル入力 GNDに対するデジタル出力 保存温度範囲 ジャンクション温度 θJA熱抵抗 θJC熱抵抗 リードピン温度範囲 ベーキング時間（60秒） 赤外線（15秒） 1 絶対最大定格を超えるストレスを加えると、デバイスに恒久的 な損傷を与えることがあります。この規定はストレス定格のみ を指定するものであり、この仕様の動作に関するセクションに 記載されている規定値以上でのデバイス動作を定めたものでは ありません。長時間デバイスを絶対最大定格状態に置くと、デ バイスの信頼性に影響を与えることがあります。 定格値 GND−0.3V∼VDD＋0.3V または±130mA −0.3∼＋7V ±7V −0.3V∼VIO＋0.3V −0.3V∼VIO＋0.3V −65∼150℃ 150℃ 200℃/W（MSOP-10） 44℃/W（MSOP-10） 215℃ 220℃ 「アナログ入力」を参照。 注意 ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の静 電気が容易に蓄積され、検知されないまま放電されることがあります。本製品は当社独自の ESD保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復 不能の損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、 ESDに対する適切な予防措置を講じることをお勧めします。 500µA IOL 1.4V SDOへ 500µA 図3. 02968-0-002 CL 50pF IOH デジタル・インターフェース・タイミングの負荷回路 70% VIO 30% VIO tDELAY 2VまたはVIO−0.5V 1 2VまたはVIO−0.5V 1 0.8Vまたは0.5V 2 0.8Vまたは0.5V 2 注 1. VIOが2.5Vよりも高い場合は2V、VIOが2.5Vよりも低い場合は VIO−0.5Vです。 2. VIOが2.5Vよりも高い場合は0.8V、VIOが2.5Vよりも低い場合は 0.5Vです。 図4. REV. 0 タイミングの電圧レベル ―7― 02968-0-003 tDELAY AD7685 ピン配置と機能の説明 10 VIO 1 9 SDI 8 SCK 4 7 SDO GND 5 6 CNV IN+ 3 IN– 図5. 表7. 1 AD7685 02968-0-004 REF VDD 2 10ピンのMSOPおよびQFN（LFCSP）のピン配置 ピン機能の説明 ピン番号 記号 タイプ1 機能 1 REF AI リファレンス入力電圧。REFの範囲は0.5V∼VDDで、GNDピンを基準とします。このピンの 近くに10µFのコンデンサを外付けして、デカップリングしてください。 2 VDD P 電源 3 IN+ AI アナログ入力。IN–を基準とします。電圧範囲はIN+とIN–間の差であり、0V∼VREFです。 4 IN– AI アナログ入力グラウンド・センス。アナログ・グラウンド・プレーンまたはリモート・セン ス・グラウンドに接続します。 5 GND P 電源グラウンド 6 CNV DI 変換入力。この入力には複数の機能があります。立上がりエッジで変換を開始し、デバイスの __ __ インターフェース・モード（チェーン・モードかCSモード）を選択します。CSモードでは、 CNVがローレベルのときにSDOピンがイネーブルになります。チェーン・モードでは、CNV がハイレベルのときにデータが読み出されます。 7 SDO DO シリアル・データ出力。このピンから変換結果を出力します。SCKと同期します。 8 SCK DI シリアル・データ・クロック入力。デバイスが選択されるときに、このクロックによって変換 結果をシフト出力します。 9 SDI DI シリアル・データ入力。この入力には複数の機能があります。 ADC のインターフェース・ モードを次のように選択します。CNVの立上がりエッジのときにSDIがローレベルであれば、 チェーン・モードが選択されます。このモードのとき、 2 個以上の ADC の変換結果を 1 本の SDOライン上にデイジーチェーンするためのデータ入力としてSDIを使用します。SDI上のデ ジ タ ル ・ デ ー タ ・ レ ベ ル は 、 16 SCK サ イ ク ル の 遅 延__で SDO か ら 出 力 さ れ ま す 。 CNVの立上がりエッジのときにSDIがハイレベルであれば、CSモードが選択されます。この モードでは、SDIまたはCNVのどちらかがローレベルになるときにシリアル出力信号をイネー ブルにできます。変換の終了時にSDIまたはCNVがローレベルであれば、BUSYインジケータ 機能がイネーブルになります。 10 VIO P 入出力インターフェース用のデジタル電源。公称値は、ホスト・インターフェースと同じ電源 電圧（1.8V、2.5V、3V、5V）です。 AI＝アナログ入力、DI＝デジタル入力、DO＝デジタル出力、P＝電源 ―8― REV. 0 AD7685 用語の説明 有効ビット数（ENOB） ENOB とは、正弦波を入力したときの分解能の測定値です。 S/(N＋D)に関係し、以下の式で求めます。単位はビットで表し 積分非直線性誤差（INL） ます。 この仕様は、負側のフルスケールと正側のフルスケールを結ぶ 直線と実際の各コード出力との偏差を意味します。負側のフル スケールとして使用するポイントは、最初のコード遷移よりも 1/2LSB 下にあります。正側のフルスケールは、最後のコード 遷移よりも1＋1/2LSB上のレベルです。偏差とは、各コードの 中心と真の直線との距離の測定値です（図25）。 ENOB =（S/[N+D]dB−1.76）/6.02） 全高調波歪み（THD） THDとは、最初の5つの高調波成分のrms値の総和と、フルス ケール入力信号のrms値との比であり、dB単位で表します。 信号対ノイズ比（S/N比） S/N 比とは、実際の入力信号の rms 値と、ナイキスト周波数よ りも下の全スペクトル成分のrms値総和から高調波成分とDC成 分を除いた値との比です。dB単位で表します。 微分非直線性誤差（DNL） 理想的なADCでは、コード遷移は1LSB離れた位置で発生しま す。DNLは、この理想値からの最大偏差です。通常は、ノー・ ミスコードが保証される分解能で規定します。 信号／ノイズ＆歪み（S/[N＋D]） S/(N＋D)とは、実際の入力信号のrms値と、ナイキスト周波数 よりも下の全スペクトル成分のrms値総和（DC以外の高調波成 分を含む）との比です。dB単位で表します。 オフセット誤差 最初の遷移は、アナログ・グラウンドよりも 1/2LSB 上のレベ ルで発生します（0∼5Vで38.1µV）。オフセット誤差とは、そ のポイントからの実際の遷移の偏差を意味します。 アパーチャ遅延 ゲイン誤差 アパーチャ遅延とはアクイジション性能の目安を表す仕様であ り、 CNV 入力の立上がりエッジから入力信号が変換のために ホールドされるまでの時間の測定値です。 最後の遷移（111...10から111...11）は、公称フルスケールより も1＋1/2LSB下のアナログ電圧で発生します（0∼5Vで 4.999886V）。ゲイン誤差とは、オフセットの調整が終了した 後で、最後の遷移の実際のレベルが理想的なレベルと相違する 偏差のことです。 過渡応答 過渡応答とは、入力にフルスケール・ステップ関数が与えられ てから、AD7685がその入力を高精度に収集するまでに要する 時間を表します。 スプリアスフリー・ダイナミック・レンジ（SFDR） SFDR とは、入力信号のrms 振幅値とピーク・スプリアス信号 のrms値の差をデシベル（dB）の単位で表した数値です。 REV. 0 ―9― AD7685 代表的な性能特性 2.0 2.0 1.0 1.0 0.5 0.5 0 –0.5 0 –0.5 –1.0 –1.5 –1.5 0 16384 32768 49152 65536 コード 図6. 02968-0-042 –1.0 –2.0 正側DNL = +0.21LSB 負側DNL = –0.30LSB 1.5 DNL（LSB） INL（LSB） 1.5 –2.0 0 16384 49152 65536 コード 図9. コード 対 積分非直線性 250000 32768 コード 対 微分非直線性 140000 VDD = REF = 5V VDD = REF = 2.5V 125055 204292 02968-0-041 正側INL＝＋0.33LSB 負側INL＝−0.50LSB 120000 200000 100000 個数 個数 150000 80000 60966 59082 60000 100000 40000 0 12 80E5 80E6 80E7 20000 20 0 0 80E8 8667 0 0 80E9 80EA 80EB 80EC 80ED 16進数コード –80 0 –40 –120 –60 –80 –100 –120 –140 –140 –160 –160 –180 20 40 60 80 周波数（kHz） 図8. 100 120 16384ポイントFFT VDD = REF = 2.5V fS = 250kSPS fIN = 20.45kHz SNR = 88.8dB THD = –103.5dB SFDR = –104.5dB 2次高調波 = –112.4dB 3次高調波 = –105.4dB –20 –100 0 0 図10. コードの中心におけるDC入力の ヒストグラム 振幅（フルスケールのdB） –60 0 16進数コード 02968-0-023 振幅（フルスケールのdB） –40 179 804E 804F 8050 8051 8052 8053 8054 8055 8056 8057 8058 8192ポイントFFT VDD = REF = 5V fS = 250kSPS fIN = 20.45kHz SNR = 93.3dB THD = –111.6dB SFDR = –113.7dB 2次高調波 = –113.7dB 3次高調波 = –117.6dB –20 6956 213 0 図7. コードの中心におけるDC入力の ヒストグラム 0 2 02968-0-022 0 27755 –180 0 20 40 60 80 周波数（kHz） FFTプロット 図11. ― 10 ― 100 120 02968-0-024 29041 02968-0-021 50000 FFTプロット REV. 0 AD7685 100 17 –90 –95 16 –100 S/(N + D) 15 90 THD、SFDR（dB） SNR、S/（N＋D） （dB） 95 ENOB（ビット） SNR ENOB 14 85 –105 –110 THD –115 SFDR –120 2.7 3.1 3.5 3.9 4.3 4.7 5.1 13 5.5 02968-0-019 80 2.3 リファレンス電圧（V） –130 2.3 2.7 3.1 3.5 3.9 4.3 4.7 5.1 5.5 リファレンス電圧（V） 図12. リファレンス電圧 対 SNR、S/ （N＋D）、 図15. 02968-0-020 –125 リファレンス電圧 対 THD、SFDR ENOB 100 –60 –70 VREF = 5V, –10dB VREF = 5V, –1dB 90 –80 VREF = 5V, –1dB THD（dB） S/（N＋D） （dB） 95 85 VREF = 2.5V, –1dB VREF = 2.5V, –1dB –90 80 –100 75 –110 0 50 100 150 200 周波数（kHz） 図13. –120 0 50 100 150 200 周波数（kHz） S/ （N＋D）の周波数特性 図16. 100 02968-0-046 70 02968-0-031 VREF = 5V, –10dB THDの周波数特性 –90 95 VREF = 5V –100 VREF = 2.5V THD（dB） SNR（dB） 90 VREF = 2.5V 85 –110 VREF = 5V 80 –120 –35 –15 5 25 45 65 温度（℃） 図14. REV. 0 85 105 125 –130 –55 –35 –15 5 25 45 65 85 温度（℃） SNRの温度特性 図17. ― 11 ― THD、SFDRの温度特性 105 125 02968-0-035 70 –55 02968-0-034 75 AD7685 1000 –105 fS = 100kSPS VDD = 5V 94 750 SNR 動作電流（µA） –110 93 THD（dB） フルスケールを基準とするSNR（dB） 95 92 THD VDD = 2.5V 500 –115 250 91 –6 –4 –2 0 入力レベル（dB） 図18. 02968-0-033 –8 0 –55 –35 –15 5 25 45 65 85 105 125 105 125 温度（℃） 入力レベル 対 SNRおよびTHD 図21. 02968-0-038 VIO –120 90 –10 動作電流の温度特性 6 1000 fS = 100kSPS 5 オフセット誤差とゲイン誤差（LSB） 4 750 動作電流（µA） VDD 500 250 3 2 1 オフセット誤差 0 –1 –2 ゲイン誤差 –3 –4 3.1 3.5 3.9 4.3 4.7 5.1 5.5 電源（V） 図19. 02968-0-037 2.7 –6 –55 –35 –15 5 25 45 65 85 温度（℃） 図22. 電源 対 動作電流 1000 02968-0-027 –5 VIO 0 2.3 オフセット誤差とゲイン誤差の温度特性 25 VDD = 2.5V, 85°C 20 tDSDO遅延（ns） 500 15 VDD = 2.5V, 25°C 10 VDD = 5V, 85°C 250 VDD = 5V, 25°C 5 VDD = 3.3V, 85°C VDD + VIO –35 –15 5 25 45 65 VDD = 3.3V, 25°C 85 105 温度（℃） 図20. 125 0 0 20 40 60 80 100 SDOの容量性負荷（pF） 図23. パワーダウン電流の温度特性 ― 12 ― 120 02968-0-043 0 –55 02968-0-039 パワーダウン電流（nA） 750 容量性負荷および電源 対 tDSDO REV. 0 AD7685 IN+ スイッチ制御 LSB MSB 32,768C 16,384C 4C 2C C SW+ C BUSY REF COMP GND 32,768C 16,384C 4C 2C C コントロール・ ロジック 出力コード C MSB LSB SW– 02968-0-005 CNV IN– 図24. ADCの簡略回路図 回路情報 コンバータの動作 AD7685は、逐次比較型アーキテクチャを採用する高速、低消 費電力、単電源動作の高精度16ビットADCです。 AD7685 は、電荷再分配型 DAC をベースとする逐次比較型 ADCです。図24に、このADCの簡略回路図を示します。容量 性 DAC はバイナリの重付けをされた 16 個のコンデンサから成 る2個の同一のアレイで構成され、2つのコンパレータ入力に接 AD7685は1秒あたり25万サンプル（250kSPS）を変換し、変 換と変換の間にパワーダウン状態にすることができます。たと えば100SPSで動作するとき、消費電力は2.5Vの電源時でわず か1.35µW（typ）になるため、バッテリ駆動アプリケーション に最適です。 AD7685にはオンチップのトラック＆ホールドがあり、パイプ ライン遅延やレイテンシがまったく発生しないため、マルチプ レクサを使用した多チャンネル・アプリケーションに最適です。 AD7685は2.3∼5.5Vの電圧範囲の電源動作で仕様が規定されて おり、1.8∼5Vのどんなデジタル・ロジック・ファミリーとも インターフェースが可能です。10ピンMSOPまたは小型サイズ の10ピンQFN（LFCSP）パッケージの採用によって省スペー スを実現し、柔軟な設定が可能になっています。 AD7685は、AD7686、AD7687、AD7688と完全にピン互換です。 続されています。 アクイジション動作の実行中に、コンパレータの入力に接続さ れたアレイの端子が SW+ と SW– によって GND に接続します。 独立したスイッチはすべて、アナログ入力に接続しています。 このようにして、コンデンサ・アレイをサンプリング・コンデン サとして使用し、IN+およびIN–入力上でアナログ信号を取り込 みます。アクイジションが終了して、CNV入力がハイレベルに なると、変換動作を開始します。変換が始まると、最初にSW+ とSW–が開きます。次いで、2個のコンデンサ・アレイが入力か ら切断され、GND入力に接続します。このため、アクイジショ ンの最後に取り込まれた入力IN+ とIN– 間の差動電圧がコンパ レータの入力に入り、コンパレータが不平衡の状態になります。 コンデンサ・アレイの各エレメントをGNDとREFの間でスイッ チングすることにより、コンパレータ入力がバイナリの重付け をされた電圧ステップ（VREF /2、VREF /4、...VREF /65536）で変 化します。コントロール・ロジックでこれらのスイッチをトグ ルして（MSBファースト）、コンパレータを再び平衡状態に戻 します。このプロセスが終了すると、AD7685はパワーダウン 状態になり、アクイジションの動作に戻り、コントロール・ロ ジックがADCの出力コードとBUSY信号インジケータを生成し ます。 AD7685には変換クロックが内蔵されているため、変換プロセ スでシリアル・クロック（SCK）は必要ありません。 REV. 0 ― 13 ― AD7685 ADCコード （ストレート・バイナリ） 伝達関数 AD7685の理想的な伝達特性を図25と表8に示します。 代表的な接続図 複数の電源を利用する場合のAD7685の推奨接続図の例を図26 に示します。 111...111 111...110 111...101 000...010 000...000 –FS –FS + 1 LSB +FS – 1 LSB +FS – 1.5 LSB –FS + 0.5 LSB アナログ入力 図25. 表8. ADCの理想的な伝達関数 出力コードと理想的な入力電圧 アナログ入力 デジタル出力コード VREF＝5V （16進数値） 説明 FSR−1LSB ミッドスケール＋1LSB ミッドスケール ミッドスケール−1LSB −FSR＋1LSB −FSR 2 FFFF1 8001 8000 7FFF 0001 00002 4.999924V 2.500076V 2.5V 2.499924V 76.3µV 0V これは、オーバーレンジのアナログ入力コードでもあります（VIN＋−VIN＞VREF− VGND）。 これは、アンダーレンジのアナログ入力コードでもあります（VIN＋−VIN＜VGND）。 （注1） ≧7V 5V REF 10µF （注2） 100nF 1.8V∼VDD ≧7V 100nF REF 33Ω VDD IN+ VIO SDI 0∼VREF （注3） ≦–2V SCK AD7685 2.7nF （注4） IN– 3線式または4線式インターフェース（注5） SDO CNV GND 注1：電圧リファレンスの選択については、「電圧リファレンス入力」を参照。 注2：CREFは通常、10µFのセラミック・コンデンサ（X5R）です。 注3：「ドライバ・アンプの選択」を参照。 注4：オプションのフィルタです。「アナログ入力」を参照。 注5：最も便利なインターフェース・モードについては、「デジタル・インターフェース」を参照。 図26. 02968-0-030 1 02968-0-006 000...001 複数の電源を使用する代表的なアプリケーション接続図 ― 14 ― REV. 0 AD7685 アナログ入力 図27は、AD7685の入力構造の等価回路図です。 D1とD2の2個のダイオードが、IN+とIN–の各アナログ入力に 対しESD保護を行います。アナログ入力信号が電源電圧範囲を 0.3V以上超えないよう注意する必要があります。この値を超え ると、上記のダイオードが順方向にバイアスされて、電流が流 れ始めます。ダイオードは、最大130mAの順方向バイアス電流 を処理できます。たとえば、入力バッファの（ U1 ）電源が VDD と異なるときに、このような状況が発生する可能性があ ります。この場合、短絡電流制限機能がある入力バッファを使 用してデバイスを保護してください。 VDD CIN D2 02968-0-047 GND 図27. –60 アナログ入力等価回路 –70 このアナログ入力構造により、IN+ とIN– 間の差動信号のサン プリングが可能になります。この差動入力を使用することに よって、図28に示すように2つの入力に与えられた小さな同期 信号が除去されます。図28に、代表的なCMRRの周波数特性を 示します。たとえば、IN–入力を使用してリモート信号グラウ ンドをセンシングすることにより、センサーと ADC のローカ ル・グラウンド間のグラウンド電位差が除去されます。 80 –80 THD（dB） CPIN RIN 駆動回路の信号源インピーダンスが低いときに、AD7685を直 接駆動できます。信号源インピーダンスが大きくなると、 AC 性能、特に全高調波歪み（THD）特性に大きな影響を与えます。 DC 性能のほうは、入力インピーダンスによってそれほど影響 を受けません。最大の信号源インピーダンスは、許容可能な THDの大きさに依存します。図29に示すように、THDは信号 源インピーダンスと最大入力周波数に比例して劣化します。 –90 RS = 250Ω –100 RS = 100Ω RS = 50Ω RS = 33Ω –110 –120 0 CMRR（dB） 70 V DD = 5V 図29. V DD = 2.5V 40 100 1000 周波数（kHz） 図28. REV. 0 10000 02968-0-025 50 10 50 75 100 周波数（kHz） 60 1 25 アナログ入力CMRRの周波数特性 ― 15 ― アナログ入力周波数と信号源抵抗値 対 THD 02968-0-036 D1 IN＋ またはIN− アクイジション動作では、コンデンサCPINとRINおよびCINの直 列接続によって形成されるネットワークとの並列接続として、 アナログ入力（IN+ またはIN– ）のインピーダンスをモデル化 できます。CPINは主としてピン容量です。RINは通常3kΩで、い くつかの直列抵抗とスイッチのオン抵抗を含みます。 C IN は通 常30pFで、主にADCのサンプリング・コンデンサとなります。 スイッチが開く変換動作の実行中、入力インピーダンスはCPIN に制限されます。RINとCINは、望ましくない折り返し成分を低 減し、ノイズを制限する単極ローパス・フィルタを構成しま す。 AD7685 ドライバ・アンプの選択 AD7685は簡単に駆動できますが、ドライバ・アンプは次の条 表9. 件を満たす必要があります。 • AD7685 の SNR と遷移ノイズ性能を維持するには、ドライ バ・アンプによるノイズを可能な限り低く抑える必要があ ります。ただし、 AD7685 のノイズはその他の 16 ビット ADCよりも大幅に低いため、規定のシステム・ノイズ仕様 を満たすためにノイズの比較的大きいアンプで駆動するこ とができます。アンプから発生するノイズは、RINとCINで構 成されるAD7685のアナログ入力回路のローパス・フィルタ や、外部フィルタがあればこれによって除去されます。 AD7685のノイズの代表値は35µV rmsであることから、次 の式によりアンプに起因する SNR の低下を求めることがで きます。 SNRLOSS = 20log 35 π 35 + f–3dB ( NeN )2 2 推奨ドライバ・アンプ アンプ 代表的なアプリケーション AD8021 AD8022 OP184 AD8605、AD8615 AD8519 AD8031 きわめて低ノイズで高周波数 低ノイズで高周波数 低消費電力、低ノイズ、低周波数 5V単電源、低消費電力 小型、低消費電力、低周波数 高周波数で低消費電力 電圧リファレンス入力 AD7685の電圧リファレンス入力（REF）は変動する入力イン ピーダンスをもっているため、「レイアウト」で説明するよう に、低インピーダンスの信号源で駆動し、 REF と GND のピン の間にコンデンサを外付けして、十分にデカップリングを行う 必要があります。 AD8031 や AD8605 を使用するリファレンス・バッファなど、 インピーダンスがきわめて低い信号源でREF を駆動するとき、 最適な性能を得るためには10µF（X5R、0805サイズ）のセラ 2 ミック・チップ・コンデンサが適切です。 ここで、 f − 3dB は、 AD7685 の− 3dB 入力帯域幅（ 2MHz ）、または入力 フィルタを使用する場合はそのカットオフ周波数です。 Nは、アンプのノイズ・ゲインです（たとえば、バッファ構成 の場合は＋1）。 eNは、オペアンプの等価入力ノイズ電圧（nV/ Hz ）です。 • ACアプリケーションの場合、ドライバはAD7685に適した THD性能を備えている必要があります。図16に、AD7685 のTHDの周波数特性を示します。 バッファしていないリファレンス電圧を使用する場合、デカッ プリングの値は、使用するリファレンスによって異なります。 たとえば、温度ドリフトの低いリファレンスADR43xを使用す る場合は、 22µF （ X5R 、 1206 サイズ）のセラミック・チッ プ・コンデンサによって最適な性能が得られます。 必要に応じて、2.2µFまでの小さいリファレンス・デカップリ ング用コンデンサを使用すれば、性能、特にDNLに対する影響 を最小にすることができます。 • マルチチャンネルのマルチプレクサ・アプリケーションの 場合、ドライバ・アンプとAD7685のアナログ入力回路は、 コンデンサ・アレイのフルスケール・ステップに対して 16 ビット・レベル（ 0.0015 ％）でセトリングしなければなり ません。アンプのデータシートでは、一般に0.1∼0.01％で のセトリングが規定されています。これは 16 ビット・レベ ルでのセトリング・タイムと大幅に異なることがあるため、 ドライバを選択する前に確認する必要があります。 ― 16 ― REV. 0 AD7685 電源 AD7685の仕様は、2.3∼5.5Vの広い動作電圧範囲で規定されて います。ほかの低電圧コンバータと異なりノイズが低いため、 かなり高い性能の16ビット分解能システムを設計することがで きます。AD7685は、コア電源VDDとデジタル入出力インター フェース電源VIO の2 本の電源ピンを使用します。VIO によっ て、1.8V∼VDDの電源で動作するロジックと直接のインター フェースが可能になります。必要な電源の数を減らすために、 VIO と VDD を接続することができます。 VIO と VDD の電源 シーケンスは、どちらが先でもかまいません。さらに、 AD7685は、広い周波数範囲で電源変動に対しきわめて高い安 定性があります。図30に、PSRRの周波数特性を示します。 リファレンスからADCへの電源供給 簡単なアプリケーションでは、図32に示すリファレンス回路を 使用し、動作電流が低い AD7685 に直接電源を供給できます。 リファレンス・ラインは、以下のいずれかによって駆動できます。 • システム電源から直接駆動 • ADR43xなどの高い電流出力能力を備えたリファレンス電圧 • 図32に示すような、システム電源のフィルタ処理機能も備 えたAD8031などのリファレンス・バッファ 5V 5V 10Ω 110 5V 100 10kΩ 1µF AD8031 10µF 1µF （注1） 90 VIO AD7685 70 VDD = 2.5V 60 注1：オプションのリファレンス・バッファとフィルタ 50 図32. 30 1 10 100 1000 10000 周波数（kHz） 図30. 02968-0-026 40 PSRRの周波数特性 変換サイクルが終了するごとにAD7685は自動的にパワーダウ ンするため、図31に示すように消費電力がサンプリング・レー トに比例して直線的に変化します。このため、サンプリング・ レートが低く（数Hzにも対応）、低消費電力のバッテリ駆動ア プリケーションに最適です。 1000 VDD = 5V VDD = 2.5V 動作電流（µA） VDD 10 VIO 0.001 10 100 1000 10000 100000 サンプリング・レート （SPS） 図31. REV. 0 1000000 02968-0-040 0.1 サンプリング・レート 対 動作電流 ― 17 ― アプリケーション回路の例 02968-0-029 PSRR（dB） REF VDD = 5V 80 AD7685 デジタル・インターフェース AD7685 のピンの数は少ないですが、シリアル・インター フェース・モードによりきわめて高い柔軟性があります。 __ AD7685はCSモードのときに、SPI、QSPI、デジタル・ホスト、 Blackfin®ADSP-BF53xやADSP-219xなどのDSPと互換性があ ります。このインターフェースは、3線式または4線式のいずれ も使用できます。CNV、SCK、SDOの信号を使用する3線式イ ンターフェースでは、配線接続数が少ないため、絶縁アプリ ケーションなどに向いています。SDI 、CNV 、SCK 、SDO の 信号を使用する4 線式インターフェースでは、変換を開始する CNV入力を読出しタイミング（SDI）と無関係にすることがで きます。これは、低ジッタのサンプリングや同時サンプリング のアプリケーションに向いています。 AD7685をチェーン・モードに設定すると、SDI入力を使用し、 シフト・レジスタと同じ1本のデータ・ライン上に複数のADC AD7685 の動作モードは、 CNV のエッジが立ち上がるときの SDI __ のレベルによって決まります。SDIがハイレベルのときは CSモード、SDIがローレベルのときはチェーン・モードが選択 されます。SDIのホールド時間により、SDIとCNVが相互に接 続されているときはチェーン・モードが常に選択されます。 __ CSモードのときは、オプションとしてデータビットの前に開始 ビットを強制的に設定することもできます。この開始ビットを BUSY信号インジケータとして使用し、デジタル・ホストに割 込みをかけ、データの読出し動作をトリガできます。BUSY信 号インジケータを使用しない場合は、最大変換時間が経過した 後で読出しを行わなければなりません。 BUSYインジケータ機能は、以下の条件のときにイネーブルに なります。 __ • CSモードで、ADCの変換が終了するときにCNVまたはSDI がローレベル（図36）。 をカスケード接続するデイジーチェーン機能を利用できます。 ― 18 ― REV. 0 AD7685 このモードは通常、1個のAD7685をSPI互換のデジタル・ホス トに接続するときに使用します。図33にこのモードの接続図、 図34にそのタイミング図を示します。 SDIがVIOに接続されているとき、 CNVの立上がりエッジで変 __ 換を開始し、CS モードが選択され、SDO をハイ・インピーダ ンスの状態に強制設定します。変換を開始すると、CNVの状態 に関係なく変換が完了するまで続けます。このような動作設定 は、CNVをローレベルに設定して、たとえばアナログ・マルチ プレクサなどのその他のSPIデバイスを選択する場合に便利で す。このとき、 BUSY 信号インジケータが発生しないように、 最小変換時間が経過する前にCNVをハイレベルに戻し、最大変 換時間が経過するまでCNVをハイレベルに保持する必要があり ます。変換が終了した時点でAD7685はアクイジション・サイ クルに入り、パワーダウンします。CNVがローレベルになると、 MSBがSDOに出力されます。残りのデータビットは、その後 のSCKの立下がりエッジで順次クロック出力されます。SCKの 立上がりと立下がりの両方のエッジでデータが有効になりま す。立上がりエッジでデータを取り込むことも可能ですが、 SCKの立下がりエッジを使用するデジタル・ホストのほうが、 十分なホールド時間があれば、読出しが速くできます。SCKの 16 番目の立下がりエッジ後、またはCNV がハイレベルになる ときのいずれか早いほうの時点で、SDOがハイ・インピーダン スの状態に戻ります。 CONVERT デジタル・ホスト CNV VIO SDI AD7685 DATA IN SDO SCK 02968-0-007 __ BUSYインジケータを使用しない3線式のCSモード CLK __ 図33. BUSYインジケータを使用しない3線式CSモードの 接続図（SDIがハイレベル） SDI = 1 tCYC tCNVH CNV アクイジション tCONV tACQ 変換 アクイジション tSCK tSCKL 1 2 3 14 tHSDO 図34. REV. 0 16 tSCKH tDSDO tEN SDO 15 D15 D14 D13 tDIS D1 D0 02968-0-008 SCK __ BUSYインジケータを使用しない3線式CSモードのシリアル・インターフェース・タイミング図（SDIがハイレベル） ― 19 ― AD7685 __ BUSYインジケータを使用した3線式のCSモード MSB ファーストで順次クロック出力されます。SCK の立上が りと立下がりの両方のエッジで、データが有効になります。立 上がりエッジでデータを取り込むことも可能ですが、SCKの立 下がりエッジを使用するデジタル・ホストのほうが、十分な ホールド時間があれば、読出し速度が速くなります。オプショ ンの17番目のSCK立下がりエッジ後、またはCNVがハイレベ ルになるときのいずれか早いほうの時点で、SDOがハイ・イン ピーダンスの状態に戻ります。 このモードは通常、1個のAD7685を割込み入力付きのSPI互換 デジタル・ホストに接続するときに使用します。 図 35 にこのモードの接続図、図 36 にそのタイミング図を示し ます。 SDIがVIOに接続されているとき、 CNVの立上がりエッジで変 __ 換を開始し、CS モードが選択され、SDO をハイ・インピーダ ンスの状態に強制設定します。SDOはCNVの状態に関係なく、 変換動作が完了するまでハイ・インピーダンスの状態に維持さ れます。最小変換時間が経過する前にCNVを使用して、アナロ グ・マルチプレクサなどのその他のSPIデバイスを選択するこ とができます。このとき、BUSY信号インジケータが発生する ように、最小変換時間が経過する前にCNVをローレベルに戻し、 最大変換時間が経過するまでCNVをローレベルに保持する必要 があります。変換が終了した時点で、SDOはハイ・インピーダ ンスの状態からローレベルに遷移します。SDOライン上のプル アップにより、この遷移を割込み信号として、デジタル・ホス トが制御するデータの読出しを開始することができます。その 後、AD7685はアクイジション・サイクルに入り、パワーダウ ンします。データビットは、その後のSCKの立下がりエッジで CONVERT VIO CNV VIO デジタル・ホスト 47kΩ AD7685 DATA IN SDO SCK IRQ 02968-0-009 SDI CLK __ 図35. BUSYインジケータを使用した3線式CSモードの 接続図（SDIがハイレベル） SDI = 1 tCYC tCNVH CNV アクイジション tCONV tACQ 変換 アクイジション tSCK tSCKL 1 2 3 tHSDO 15 16 17 tSCKH tDSDO SDO 図36. tDIS D15 D14 D1 D0 02968-0-010 SCK __ BUSYインジケータを使用した3線式CSモードのシリアル・インターフェース・タイミング図（SDIがハイレベル） ― 20 ― REV. 0 AD7685 __ BUSYインジケータを使用しない4線式のCSモード しないように、最小変換時間が経過する前にSDIをハイレベル に戻し、最大変換時間が経過するまでSDIをハイレベルに保持 しなければなりません。変換が終了した時点でAD7685はアク イジション・サイクルに入り、パワーダウンします。SDI入力 をローレベルに設定し、 MSB を SDO に出力することにより、 各 ADC の変換結果を読み出すことができます。残りのデータ ビットは、その後のSCKのエッジで順次クロック出力されます。 SCKの立上がりと立下がりの両方のエッジで、データが有効に なります。立上がりエッジでデータを取り込むことも可能です が、SCKの立下がりエッジを使用するデジタル・ホストのほう が、十分なホールド時間があれば、読出し速度が速くなります。 SCKの16番目の立下がりエッジ後、またはSDIがハイレベルに なるときのいずれか早いほうの時点で、SDOがハイ・インピー ダンスの状態に戻り、もう1個のAD7685の読出しができます。 このモードは通常、複数の AD7685 を SPI 互換のデジタル・ホ ストに接続するときに使用します。 図37に2個のAD7685を使用する場合の接続図、図38にそのタ イミング図を示します。 SDIがハイレベルのとき、 CNVの立上がりエッジで変換を開始 __ し、CS モードが選択され、SDO をハイ・インピーダンスの状 態に強制設定します。このモードのとき、変換サイクルとその 後のデータ読出しの実行中はCNVをハイレベルに保持しなけれ ばなりません（SDIとCNVがローレベルであれば、SDOもロー レベルに駆動されます）。最小変換時間が経過する前にSDIを使 用して、アナログ・マルチプレクサなどのその他のSPIデバイ スを選択できます。このとき、BUSY信号インジケータが発生 CS2 CS1 CONVERT CNV AD7685 SDO SDI SCK AD7685 SDO SCK 02968-0-011 SDI デジタル・ホスト CNV DATA IN CLK 図37. __ BUSYインジケータを使用しない4線式CSモードの接続図 tCYC CNV アクイジション tCONV tACQ 変換 アクイジション tSSDICNV SDI(CS1) tHSDICNV SDI(CS2) tSCK tSCKL 1 2 14 3 tHSDO D15 図38. REV. 0 16 17 18 D1 D0 D15 D14 30 31 32 D1 D0 tDSDO tEN SDO 15 tSCKH D14 D13 tDIS __ BUSYインジケータを使用しない4線式CSモードのシリアル・インターフェース・タイミング図 ― 21 ― 02968-0-012 SCK AD7685 __ BUSYインジケータを使用した4線式のCSモード す。その後、AD7685はアクイジション・サイクルに入り、パ ワーダウンします。データビットは、その後のSCKの立下がり エッジで MSB ファーストで順次クロック出力されます。 SCK の立上がりと立下がりの両方のエッジで、データが有効になり ます。立上がりエッジでデータを取り込むことも可能ですが、 SCKの立下がりエッジを使用するデジタル・ホストのほうが、 十分なホールド時間があれば、読出し速度が速くなります。オ プションの17番目のSCK立下がりエッジ後、またはSDIがハイ レベルになるときのいずれか早いほうの時点で、SDOがハイ・ インピーダンスの状態に戻ります。 このモードは通常、1個のAD7685を割込み入力付きのSPI互換 デジタル・ホストに接続し、アナログ入力のサンプリングに使 用するCNV入力をデータ読出しの選択に使用する信号とは無関 係に維持したい場合に使用します。これは、CNVに低いジッタ が必要なアプリケーションで特に重要な条件となります。 図 39 にこのモードの接続図、図 40 にそのタイミング図を示し ます。 SDIがハイレベルのとき、 CNVの立上がりエッジで変換を開始 __ し、CS モードが選択され、SDO をハイ・インピーダンスの状 態に強制設定します。このモードのとき、変換サイクルとその 後のデータ読出しの実行中はCNVをハイレベルに保持しなけれ ばなりません（SDIとCNVがローレベルであれば、SDOもロー レベルに駆動されます）。最小変換時間が経過する前にSDIを使 用して、アナログ・マルチプレクサなどのその他のSPIデバイ スを選択できます。このとき、BUSY信号インジケータが発生 するように、最小変換時間が経過する前にSDIをローレベルに 戻し、最大変換時間が経過するまでSDIをローレベルに保持し なければなりません。変換が終了した時点で、SDOはハイ・イ ンピーダンスの状態からローレベルに遷移します。SDOライン 上のプルアップにより、この遷移を割込み信号として、デジタ ル・ホストが制御するデータ読出しを開始することができま CS1 CONVERT VIO CNV デジタル・ホスト 47kΩ AD7685 DATA IN SDO SCK IRQ 02968-0-013 SDI CLK __ 図39. BUSYインジケータを使用した4線式CSモードの 接続図 tCYC CNV アクイジション tCONV tACQ 変換 アクイジション tSSDICNV SDI tSCK tHSDICNV tSCKL 1 2 3 tHSDO 15 16 17 tSCKH tDSDO tDIS tEN SDO 図40. D15 D14 D1 D0 02968-0-014 SCK __ BUSYインジケータを使用した4線式CSモードのシリアル・インターフェース・タイミング図 ― 22 ― REV. 0 AD7685 パワーダウンします。内部シフト・レジスタに格納されている 残りのデータビットは、その後の SCK の立下がりエッジでク ロック出力されます。各ADCで、SDIが内部シフト・レジスタ にデータを入力し、SCKの立下がりエッジでクロック入力され ます。チェーン内の各ADCはデータをMSBファーストで出力 しますが、N個のADCの読出しには16×N個のクロックが必要 です。SCKの立上がりと立下がりの両方のエッジで、データが 有効になります。立上がりエッジでデータを取り込むことも可 能ですが、SCKの立下がりエッジを使用するデジタル・ホスト のほうが、十分なホールド時間があれば、読出し速度が速くな り、その結果多くのAD7685をチェーン内に接続できます。最 大変換レートは、合計読出時間のために低速化することがあり ます。たとえば、デジタル・ホストのセットアップ時間を5ns とし、 3V インターフェースを使用する場合、 200kSPS の変換 レートでAD7685を最大5個まで3線ポート上でデイジーチェー ン接続できます。 チェーン・モード このモードでは、複数の AD7685 を 3 線式シリアル・インター フェース上でデイジーチェーン接続できます。複数のコンバー タを使用する絶縁アプリケーションやインターフェースに限界 のあるシステムで部品数と配線数を少なくしなければならない 場合に、この機能は便利です。データの読出しは、シフト・レ ジスタのクロック動作と同じです。 図41に2個のAD7685を使用する場合の接続図、図42にこの場 合のタイミング図を示します。 SDIとCNVがローレベルのときに、SDOがローレベルに駆動さ れます。 SCK がローレベルのとき、 CNV の立上がりエッジで 変換を開始し、チェーン・モードが選択されます。このモード のとき、変換サイクルとその後のデータ読出しの実行中、CNV がハイレベルに保持されます。変換が終了した時点で、MSBが SDOに出力され、AD7685はアクイジション・サイクルに入り、 CONVERT SDI CNV AD7685 SDO デジタル・ホスト AD7685 SDI A B SCK SCK DATA IN SDO 02968-0-015 CNV CLK 図41. チェーン・モードの接続図 SDIA = 0 tCYC CNV アクイジション tCONV tACQ 変換 アクイジション tSCK tSCKL tSSCKCNV SCK 1 tHSCKCNV 2 3 14 15 tSSDISCK 16 17 18 DA 15 DA 14 30 31 32 DA 1 DA 0 tSCKH SDOA = SDIB DA 15 DA 14 DA 13 DA 1 DA 0 DB15 DB14 DB13 DB 1 DB 0 tHSDO tDSDO SDO B 図42. REV. 0 チェーン・モードのシリアル・インターフェース・タイミング図 ― 23 ― 02968-0-016 tHSDISC tEN AD7685 アプリケーションのヒント レイアウト AD7685を実装するPCボードは、アナログ回路とデジタル回路 を分離し、ボード内にそれぞれをまとめて配置するように設計 してください。 AD7685 のピンはアナログ信号がすべて左側、 デジタル信号がすべて右側に配列されているため、このような 配置が簡単にできます。 AD7685の真下にシールドとしてグラウンド・プレーンを配置 少なくとも 1 つのグラウンド・プレーンを使用してください。 共通のグラウンド・プレーンでもよいし、アナログ回路部とデ ジタル回路部を分離してもよいでしょう。後者の場合は、デジ タル・グラウンド・プレーンとアナログ・グラウンド・プレー ンをAD7685の真下で接続してください。 02968-0-044 する場合を除き、チップにノイズが結合しないように、デバイ スの真下にデジタル・ラインを通さないでください。CNVやク ロックなどの高速スイッチング信号がアナログ信号経路の近く を通らないようにします。また、デジタル信号とアナログ信号 は交差しないようにしてください。 図43. AD7685のレイアウト例（上面層） 図44. AD7685のレイアウト例（底面層） 最後に、VDDとVIOの電源を容量が100nF程度のセラミック・ コンデンサでデカップリングしてください。その際、セラミッ ク・コンデンサをAD7685の近くに配置し、太くて短いパター ン配線で接続することによって、低インピーダンスの信号経路 を作り、電源ラインに対するグリッチの影響を低減する必要が あります。 02968-0-045 AD7685 の電圧リファレンス入力 REF は、変動する入力イン ピーダンスをもっているため、デカップリングによって寄生イ ンダクタンスを抑える必要があります。そのために、リファレ ンスをデカップリングするセラミック・コンデンサをREFピン と GND ピンの近く、理想的には真上に配置して、低インピー ダンスの太いパターン配線で接続します。 このようなルールに基づくレイアウト例を図43と図44に示します。 AD7685の性能評価 AD7685のその他の推奨レイアウトは、AD7685の評価用ボード （EVAL-AD7685）の説明書に記載されています。評価用ボード のパッケージには、組立ておよびテストが完了している評価用 ボード、説明書、 EVAL-CONTROL BRD2 によって PC から ボードを制御するためのソフトウェアが同梱されています。 ― 24 ― REV. 0 AD7685 外形寸法 3.00 BSC 6 10 4.90 BSC 3.00 BSC 1 5 ピン1 0.50 BSC 0.95 0.85 0.75 1.10（最大） 0.15 0.00 0.27 0.17 0.80 0.60 0.40 8° 0° 0.23 0.08 実装面 平坦性 0.10 JEDEC規格MO-187BAに準拠 図45. 10ピンMSOP （RM-10） 寸法単位：mm インデックス・ エリア 3.00 BSC SQ 0.50 BSC 1 1.50 BCS SQ ピン1 識別マーク 5 （底面図） 6 10 実装面 1.74 1.64 1.49 露出パッド 上面図 0.80 0.75 0.70 0.50 0.40 0.30 2.48 2.38 2.23 0.80（最大） 0.55（代表） パドルはGNDに接続。この接続が なくても電気的性能を満たすことが できます。 0.05（最大） 0.02（公称） 0.30 0.23 0.18 0.20（基準） 図46. 10ピンQFN（LFCSP） 3mm×3mmのボディー （CP-10-9） 寸法単位：mm REV. 0 ― 25 ― AD7685 オーダー・ガイド 1 2 製品 積分非直線性 温度範囲 パッケージ（オプション） 出荷形態、数量 マーキング AD7685BRM AD7685BRMRL7 EVAL-AD7685CB1 EVAL-CONTROL BRD22 EVAL-CONTROL BRD32 ±3LSB（max） ±3LSB（max） −40∼＋85℃ −40∼＋85℃ MSOP（RM-10） MSOP（RM-10） チューブ、50 リール、1,000 C01 C01 評価用ボード コントロール・ボード コントロール・ボード このボードは単独の評価用ボードとしても、評価／デモンストレーション用にEVAL-CONTROL BRDxと組み合わせて使用することもできます。 コントロール・ボードを使用すると、製品名の末尾にCBが付くアナログ・デバイセズの評価用ボードのすべてに対しPCで制御と通信ができます。 ― 26 ― REV. 0 AD7685 REV. 0 ― 27 ― D02968-0-4/04(0)-J AD7685 ― 28 ― REV. 0