日本語版

MSOP/QFNパッケージ採用
14ビット 250 kSPのPulSAR疑似差動ADC
AD7942
アプリケーション図
特長
アプリケーション
バッテリ駆動の装置
データ・アクイジション
計装機器
医用計測機器
プロセス制御
0.5V TO 5V
0V TO VREF
IN+
IN–
2.5V TO 5V
REF VDD VIO
SDI
AD7942
SCK
SDO
GND
1.8V TO VDD
3- OR 4-WIRE INTERFACE
(SPI, DAISY CHAIN, CS)
CNV
04657-001
ノーミス・コードの 14 ビット分解能
スループット: 250 kSPS
INL: ±0.4 LSB (typ)、最大±1 LSB (FSR の±0.0061% )
SINAD: 20 kHz で 85 dB
THD: 20 kHz で-100 dB
疑似差動アナログ入力範囲: VDD までの VREF で 0 V～VREF
パイプライン遅延なし
1.8 V/2.5 V/3 V/5 V ロジック・インターフェースで 2.3 V～5.5 V
の単電源動作
シリアル・インターフェース: SPI/QSPI/MICROWIRE/DSP 互換
複数 ADC のディジーチェーン接続とビジー表示
消費電力
2.5 V/100 kSPS で 1.25 mW
5 V/100 kSPS で 3.6 mW
2.5 V/100 SPS で 1.25 µW
スタンバイ電流: 1 nA
10 ピン・パッケージ: MSOP または 3 mm × 3 mm QFN (LFCSP)
16 ビット AD7685 とピン・コンパチブル
図 1.
概要
AD7942 は VDD = 2.3 V～5.5 V の単電源で動作する 14 ビット電荷
®
再配分逐次比較型 PulSAR ADC であり、このデバイスはノー・ミ
ッシング・コードの低消費電力高速 14 ビット・サンプリング
ADC、変換クロック、多機能シリアル・インターフェース・ポー
トを内蔵しています。また、低ノイズで広帯域幅の、アパーチャ
遅延が非常に小さいトラック・アンド・ホールド回路も内蔵して
います。グラウンド・センス IN-を基準とするアナログ入力 IN+
(0 V～REF)を CNV の立上がりエッジでサンプルします。リファ
レンス電圧 VREF は外部から供給し、電源電圧まで上げることがで
きます。消費電力はスループットに比例します。
また、SPI 互換のシリアル・インターフェースは、SDI 入力を使つ
て、1 本の 3 線式バスで複数の ADC をディジーチェーン接続する
機能も持っています。さらにオプションとしてビジーを表示する
こともできます。別電源(VIO)を使って、1.8 V、2.5 V、3 V、また
は 5 V ロジックとインターフェースすることができます。
AD7942 は 10 ピン MSOP パッケージまたは 10 ピン QFN (LFCSP)
パッケージ を採用していますが、8 ピンの MSOP または SOT-23
のフットプリントと同じサイズです。 AD7942 の動作は−40°C～
+85°C で規定されています。
表 1.MSOP、QFN (LFCSP)/SOT-23 を採用した 14/16/18 ビット ADC
Type
100 kSPS
250 kSPS
400 kSPS to 500 kSPS
14-Bit
16-Bit
AD7940
AD7680
AD7683
AD7684
AD79421
AD76851
AD76871
AD7694
AD7691 1
AD79461
AD76861
AD76881
AD76931
AD76901
18-Bit
1
≥1000 kSPS
ADC Driver
AD79801
AD79831
ADA4941-x
ADA4841-x
AD79821
AD79841
ADA4941-x
ADA4841-x
AD7942 とピン・コンパチブル
Rev. B
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に
関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、
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は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。
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本
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電話 03（5402）8200
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電話 06（6350）6868
AD7942
目次
特長......................................................................................................1
用語....................................................................................................12
アプリケーション ..............................................................................1
動作原理 ............................................................................................13
アプリケーション図 ..........................................................................1
回路説明 ........................................................................................13
概要......................................................................................................1
コンバータの動作 ........................................................................13
改訂履歴..............................................................................................2
代表的な接続図 ............................................................................14
仕様......................................................................................................3
デジタル・インターフェース.....................................................16
タイミング仕様 ..............................................................................5
アプリケーション情報 ....................................................................23
絶対最大定格 ......................................................................................7
レイアウト ....................................................................................23
ESD の注意......................................................................................7
AD7942 の性能評価......................................................................23
ピン配置およびピン機能説明 ..........................................................8
外形寸法 ............................................................................................24
代表的な性能特性 ..............................................................................9
オーダー・ガイド ........................................................................24
改訂履歴
6/08—Rev. A to Rev. B
Changes to Features Section and General Description Section.............1
Moved Figure 2 and Figure 3 ...............................................................6
Changes to Table 6 ...............................................................................8
Moved Terminology Section ..............................................................12
Changes to Figure 41..........................................................................22
Changes to Ordering Guide ................................................................24
12/07—Rev. 0 to Rev. A
Changes to Table 1................................................................................1
Changes to General Description Section...............................................1
Changes to Table 6................................................................................7
Changes to Table 7................................................................................8
Changes to Circuit Information Section..............................................13
Changes to Table 9..............................................................................15
Changes to Figure 39 ..........................................................................21
Changes to Figure 41 ..........................................................................22
Updated Outline Dimensions..............................................................24
Changes to Ordering Guide ................................................................24
3/05—Revision 0: Initial Version
Rev. B
－ 2/24 －
AD7942
仕様
特に指定がない限り、VDD = 2.3 V～5.5 V、VIO = 2.3 V～VDD、VREF = VDD、TA = –40～+85°C。
表 2.
Parameter
Conditions
Min
RESOLUTION
ANALOG INPUT
Voltage Range
Absolute Input Voltage
Analog Input CMRR
Leakage Current
Input Impedance
ACCURACY
No Missing Codes
Differential Linearity Error
Integral Linearity Error
Transition Noise
Gain Error 2 , TMIN to TMAX
Gain Error Temperature Drift
Offset Error2, TMIN to TMAX
Offset Temperature Drift
Power Supply Sensitivity
THROUGHPUT
Conversion Rate
Transient Response
AC ACCURACY
Signal-to-Noise Ratio (SNR)
Spurious-Free Dynamic Range (SFDR)
Total Harmonic Distortion (THD)
Signal-to-Noise and Distortion Ratio (SINAD)
Typ
Max
14
IN+ − IN−
IN+
IN−
fIN = 250 kHz
TA = 25°C, acquisition phase
Bits
0
−0.1
−0.1
VREF
VDD + 0.1
+0.1
65
1
See the Analog Input section
14
−0.7
−1
VREF = VDD = 5 V
VDD = 4.5 V to 5.5 V
VDD = 2.3 V to 4.5 V
VDD = 5 V  5%
VDD = 4.5 V to 5.5 V
VDD = 2.3 V to 4.5 V
Full-scale step
0
0
fIN = 20 kHz, VREF = 5 V
fIN = 20 kHz, VREF = 2.5 V
fIN = 20 kHz
fIN = 20 kHz
fIN = 20 kHz, VREF = 5 V
fIN = 20 kHz, VREF = 5 V, −60 dB input
fIN = 20 kHz, VREF = 2.5 V
84.5
Unit
83
±0.3
±0.4
0.33
±0.7
±1
±0.45
±0.75
±2.5
±0.1
+0.7
+1
±6
±3
±4.5
250
200
1.8
V
V
V
dB
nA
Bits
LSB 1
LSB
LSB
LSB
ppm/°C
mV
mV
ppm/°C
LSB
kSPS
kSPS
µs
dB 3
dB
dB
dB
dB
dB
dB
85
84
−100
−100
85
25
84
REFERENCE
Voltage Range
Load Current
250 kSPS, VREF = 5 V
50
V
µA
SAMPLING DYNAMICS
−3 dB Input Bandwidth
Aperture Delay
VDD = 5 V
2
2.5
MHz
ns
0.5
DIGITAL INPUTS
Logic Levels
VIL
VIH
IIL
IIH
–0.3
0.7 × VIO
−1
−1
DIGITAL OUTPUTS
Data Format
Pipeline Delay
VOL
VOH
Rev. B
ISINK = +500 µA
ISOURCE = −500 µA
－ 3/24 －
VDD + 0.3
+0.3 × VIO
VIO + 0.3
+1
+1
Serial 14 bits straight binary
Conversion results available
immediately after
completed conversion
0.4
VIO − 0.3
V
V
µA
µA
V
V
AD7942
Parameter
POWER SUPPLIES
VDD
VIO
VIO Range
Standby Current 4 , 5
Power Dissipation
TEMPERATURE RANGE 6
Specified Performance
Conditions
Min
Specified performance
Specified performance
2.3
2.3
1.8
VDD and VIO = 5 V, @ 25°C
VDD = 2.5 V, 100 SPS throughput
VDD = 2.5 V, 100 kSPS throughput
VDD = 2.5 V, 200 kSPS throughput
VDD = 5 V, 100 kSPS throughput
VDD = 5 V, 250 kSPS throughput
TMIN to TMAX
1
1.25
1.25
2.5
3.6
−40
1
Typ
Max
Unit
5.5
VDD + 0.3
VDD + 0.3
50
2
4
5
12.5
V
V
V
nA
µW
mW
mW
mW
mW
+85
°C
LSB は最下位ビットを意味します。 入力範囲が 5 V の場合、1LSB = 305.2 µV。
用語のセクションを参照してください。 これらの仕様にはすべての温度範囲の変動が含まれますが、外付けリファレンス電圧の変動による影響は含まれません。
3
dB で表示するすべての仕様はフルスケール入力 FS を基準とします。 特に注記がない場合、フルスケールより 0.5 dB 低い入力信号でテスト。
4
すべてのデジタル入力を必要に応じて VIO または GND に接続。
5
アクイジション・フェーズ時。
6
拡張温度範囲については当社営業にご相談ください。
2
Rev. B
－ 4/24 －
AD7942
タイミング仕様
特に指定がない限り、VDD = 4.5 V～5.5 V1、VIO = 2.3 V～5.5 V または VDD + 0.3 V(いずれか低い方)、TA = −40°C～+85°C。
表 3.
Parameter
Symbol
Min
Conversion Time: CNV Rising Edge to Available Data
Acquisition Time
Time Between Conversions
CNV Pulse Width (CS Mode)
tCONV
tACQ
tCYC
tCNVH
0.5
1.8
4
10
SCK Period (CS Mode)
tSCK
15
ns
SCK Period (Chain Mode)
VIO ≥ 4.5 V
VIO ≥ 3 V
VIO ≥ 2.7 V
VIO ≥ 2.3 V
SCK Low Time
SCK High Time
SCK Falling Edge to Data Remains Valid
SCK Falling Edge to Data-Valid Delay
VIO ≥ 4.5 V
VIO ≥ 3 V
VIO ≥ 2.7 V
VIO ≥ 2.3 V
CNV or SDI Low to SDO D13 MSB Valid (CS Mode)
tSCK
17
18
19
20
7
7
5
ns
ns
ns
ns
ns
ns
ns
tSCKL
tSCKH
tHSDO
tDSDO
Typ
Max
Unit
2.2
µs
µs
µs
ns
14
15
16
17
ns
ns
ns
ns
15
18
22
25
ns
ns
ns
ns
tEN
VIO ≥ 4.5 V
VIO ≥ 2.7 V
VIO ≥ 2.3 V
CNV or SDI High or Last SCK Falling Edge to SDO High Impedance (CS Mode)
tDIS
SDI Valid Setup Time from CNV Rising Edge (CS Mode)
tSSDICNV
15
SDI Valid Hold Time from CNV Rising Edge (CS Mode)
tHSDICNV
0
ns
SCK Valid Setup Time from CNV Rising Edge (Chain Mode)
SCK Valid Hold Time from CNV Rising Edge (Chain Mode)
SDI Valid Setup Time from SCK Falling Edge (Chain Mode)
SDI Valid Hold Time from SCK Falling Edge (Chain Mode)
SDI High to SDO High (Chain Mode with Busy Indicator)
VIO ≥ 4.5 V
VIO ≥ 2.3 V
tSSCKCNV
tHSCKCNV
tSSDISCK
tHSDISCK
tDSDOSDI
5
5
3
4
ns
ns
ns
ns
1
15
26
負荷条件については図 2 と図 3 参照。
Rev. B
ns
－ 5/24 －
ns
ns
AD7942
特に指定がない限り、VDD = 2.3 V～4.5 V1、VIO = 2.3 V～4.5 V または VDD + 0.3 V(いずれか低い方)、TA = −40°C～+85°C。
表 4.
Parameter
Symbol
Min
Conversion Time: CNV Rising Edge to Data Available
Acquisition Time
Time Between Conversions
CNV Pulse Width (CS Mode)
tCONV
tACQ
tCYC
tCNVH
0.7
1.8
5
10
SCK Period (CS Mode)
tSCK
25
ns
SCK Period (Chain Mode)
VIO ≥ 3 V
VIO ≥ 2.7 V
VIO ≥ 2.3 V
SCK Low Time
SCK High Time
SCK Falling Edge to Data Remains Valid
SCK Falling Edge to Data Valid Delay
VIO ≥ 3 V
VIO ≥ 2.7 V
VIO ≥ 2.3 V
CNV or SDI Low to SDO D13 MSB Valid (CS Mode)
tSCK
29
35
40
12
12
5
ns
ns
ns
ns
ns
ns
tSCKL
tSCKH
tHSDO
tDSDO
Typ
Max
Unit
3.2
µs
µs
µs
ns
24
30
35
ns
ns
ns
18
22
25
ns
ns
ns
tEN
VIO ≥ 2.7 V
VIO ≥ 2.3 V
CNV or SDI High or Last SCK Falling Edge to SDO High Impedance (CS Mode)
tDIS
SDI Valid Setup Time from CNV Rising Edge (CS Mode)
tSSDICNV
SDI Valid Hold Time from CNV Rising Edge (CS Mode)
tHSDICNV
0
ns
SCK Valid Setup Time from CNV Rising Edge (Chain Mode)
SCK Valid Hold Time from CNV Rising Edge (Chain Mode)
SDI Valid Setup Time from SCK Falling Edge (Chain Mode)
SDI Valid Hold Time from SCK Falling Edge (Chain Mode)
SDI High to SDO High (Chain Mode with Busy Indicator)
tSSCKCNV
tHSCKCNV
tSSDISCK
tHSDISCK
tDSDOSDI
5
8
5
4
ns
ns
ns
ns
ns
1
負荷条件については図 2 と図 3 参照。.
タイミング図
500µA
IOL
1.4V
TO SDO
500µA
04657-002
CL
50pF
IOH
図 2.デジタル・インターフェース・タイミングの負荷回路
70% VIO
30% VIO
tDELAY
2V OR VIO – 0.5V1
2V OR VIO – 0.5V1
0.8V OR 0.5V2
0.8V OR 0.5V2
NOTES
1 2V IF VIO ABOVE 2.5V, VIO – 0.5V IF VIO BELOW 2.5V.
2 0.8V IF VIO ABOVE 2.5V, 0.5V IF VIO BELOW 2.5V.
図 3.タイミングの基準電圧レベル
Rev. B
－ 6/24 －
04657-003
tDELAY
30
ns
36
AD7942
絶対最大定格
表 5.
Parameter
Analog Inputs
IN+1, IN−1
REF
Supply Voltages
VDD and VIO to GND
VDD to VIO
Digital Inputs to GND
Digital Outputs to GND
Storage Temperature Range
Junction Temperature
θJA Thermal Impedance
10-Lead MSOP
10-Lead QFN (LFCSP_WD)
θJC Thermal Impedance
10-Lead MSOP
10-Lead QFN (LFCSP_WD)
Lead Temperature
Vapor Phase (60 sec)
Infrared (15 sec)
1
Rating
GND − 0.3 V to VDD + 0.3 V
or ±130 mA
GND − 0.3 V to VDD + 0.3 V
−0.3 V to +7 V
±7 V
−0.3 V to VIO + 0.3 V
−0.3 V to VIO + 0.3 V
−65°C to +150°C
150°C
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久
的な損傷を与えることがあります。この規定はストレス定格の規
定のみを目的とするものであり、この仕様の動作のセクションに
記載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信頼
性に影響を与えます。
ESDの注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
200°C/W
48.7°C/W
44°C/W
2.96°C/W
215°C
220°C
アナログ入力 のセクション参照。
Rev. B
－ 7/24 －
AD7942
ピン配置およびピン機能説明
10 VIO
9
SDI
8
SCK
IN– 4
7
SDO
GND 5
6
CNV
AD7942
IN+ 3
NOTES
1. PADDLE CONNECTED TO GND. THIS CONNECTION IS NOT
REQUIRED TO MEET THE ELECTRICAL PERFORMANCES.
04657-004
REF 1
VDD 2
図 4.ピン配置
表 6.ピン機能の説明
ピン番号
記号
タイプ 1
説明
1
REF
AI
リファレンス電圧入力。VREF の範囲は 0.5 V～VDD です。REF は GND ピンを基準とします。REF のできるだけ
近くで 10 µF のコンデンサによりデカップリングしてください。
2
VDD
P
電源。
3
IN+
AI
アナログ入力。IN+は IN−を基準とします。すなわち、電圧範囲は IN+と IN−の間の電位差で 0 V～VREF です。
4
IN−
AI
アナログ入力グラウンド・センス。IN−はアナログ・グラウンド・プレーンまたはリモート・センス・グラウ
ンドに接続します。
5
GND
P
電源グラウンド。
6
CNV
DI
変換入力。この入力ピンは複数の機能を持っています。CNVの前縁エッジで変換が開始され、デバイスのイン
ターフェース・モード(チェーン・モードまたはCSモード)が選択されます。CSモードでは、このピンがロー・
レベルのときSDOピンがイネーブルされます。チェーン・モードでは、CNVがハイ・レベルのときにデータを
読出す必要があります。
7
SDO
DO
シリアル・データ出力。変換結果がこのピンに出力されます。このピンは SCK に同期しています。
8
SCK
DI
シリアル・データ・クロック入力。デバイスが選択されたとき、変換結果がこのクロックでシフトアウトされ
ます。
9
SDI
DI
シリアル・データ入力。この入力は複数の機能を持っています。ADCのインターフェース・モードを選択し、
CNVの立上がりエッジ時にSDIがロー・レベルのとき、チェーン・モードが選択されます。このモードでは、
SDIはデータ入力として使用されて、複数のADCの変換結果を 1 本のSDOラインにディジーチェーン接続しま
す。SDIのデジタル・データ・レベルがSDOに出力され、SCKの 14 サイクル分の遅延が加わります。
CNVの立上がりエッジ時にSDIがハイ・レベルになると、CSモードが選択されます。このモードでは、SDIま
たはCNVがロー・レベルのとき、シリアル出力信号がイネーブルされ、変換が完了してSDIまたはCNVがロ
ー・レベルになると、ビジー表示機能がイネーブルされます。
10
VIO
P
入出力インターフェースのデジタル電源。公称では、ホスト・インターフェース(1.8 V、2.5 V、3 V、5 V)と同じ
電源。
1
AI =アナログ入力、DI =デジタル入力、DO =デジタル出力、P =電源。
Rev. B
－ 8/24 －
AD7942
代表的な性能特性
1.00
1.00
POSITIVE INL = +0.22LSB
NEGATIVE INL = –0.34LSB
0.25
0.25
DNL (LSB)
0.50
INL (LSB)
0.50
0
–0.25
0
–0.25
–0.50
–0.75
–0.75
04657-005
–0.50
–1.00
0
4096
8192
CODE
12,288
POSITIVE DNL = +0.24LSB
NEGATIVE DNL = –0.12LSB
0.75
04657-008
0.75
–1.00
16,384
0
4096
図 5.コード対積分非直線性
8192
CODE
12,288
16,384
図 8.コード対微分非直線性
150,000
150,000
VDD = VREF = 2.5V
129,941
VDD = VREF = 5V
131,072
100,000
COUNTS
COUNTS
100,000
50,000
0
1FFE
915
216
1FFF
2000
2001
CODE IN HEX
0
2002
0
0
2003
16,384 POINT FFT
VDD = VREF = 5V
fS = 250kSPS
fIN = 20.43kHz
SNR = 85.1dB
THD = –105dB
SFDR = –105.9dB
0
0
2002
0
2003
–60
–80
–100
–120
–140
0
25
50
75
FREQUENCY (kHz)
100
–60
–80
–100
–120
–140
–160
04657-007
–160
–40
04657-010
–40
16,384 POINT FFT
VDD = VREF = 2.5V
fS = 250kSPS
fIN = 20.43kHz
SNR = 84.2dB
THD = –101.7dB
SFDR = –104.3dB
–20
AMPLITUDE (dB of Full Scale)
–20
AMPLITUDE (dB of Full Scale)
0
1FFF
2000
2001
CODE IN HEX
0
0
–180
125
0
25
50
75
FREQUENCY (kHz)
図 10.FFT プロット
図 7.FFT プロット
Rev. B
0
1FFE
図 9.コード中心での DC 入力のヒストグラム
図 6.コード中心での DC 入力のヒストグラム
–180
0
1FFD
04657-009
0
1FFD
04657-006
0
50,000
－ 9/24 －
100
125
AD7942
15.0
86
–80
SNR
–85
ENOB
82
2.0
2.5
3.0
3.5
4.0
4.5
REFERENCE VOLTAGE (V)
5.0
13.0
5.5
VREF = 5V, –1dB
–100
–105
13.5
–110
04657-011
83
–95
04657-014
14.0
THD (dB)
SINAD
84
–90
ENOB (Bits)
85
SNR, SINAD (dB)
VREF = 2.5V, –1dB
14.5
–115
0
40
図 11.リファレンス電圧対 SNR、SINAD、ENOB
80
120
FREQUENCY (kHz)
160
200
図 14. THD の周波数特性
–90
90
VREF = 5V, –10dB
–100
VREF = 5V, –1dB
VREF = 2.5V
THD (dB)
SINAD (dB)
85
80
VREF = 2.5V, –1dB
VREF = 5V
–110
0
50
100
FREQUENCY (kHz)
150
–120
–55
200
04657-015
70
04657-012
75
–35
図 12.SINAD の周波数特性
–15
5
25
45
65
TEMPERATURE (°C)
85
105
125
図 15.THD の温度特性
95
1000
fS = 100kSPS
VREF = 5V
85
VREF = 2.5V
75
–55
04657-013
80
–35
–15
5
25
45
65
TEMPERATURE (°C)
85
105
VDD
500
250
VIO
0
2.3
125
図 13.SNR の温度特性
Rev. B
750
04657-016
OPERATING CURRENTS (µA)
SNR (dB)
90
2.7
3.1
3.5
3.9
4.3
SUPPLY (V)
4.7
図 16.電源電圧対動作電流
－ 10/24 －
5.1
5.5
AD7942
1000
6
750
500
VDD + VIO
0
–55
04657-017
250
–35
–15
5
25
45
65
TEMPERATURE (°C)
85
105
4
3
2
1
–1
–2
–4
–5
–6
–55
125
5
25
45
65
TEMPERATURE (°C)
85
105
125
VDD = 2.5V, 85°C
20
VDD = 5V
600
VDD = 2.5V
500
400
300
VDD = 2.5V, 25°C
10
VDD = 5V, 85°C
VDD = 5V, 25°C
5
200
0
–55
15
VIO
–35
–15
5
25
45
65
TEMPERATURE (°C)
85
105
VDD = 3.3V, 85°C
04657-020
tDSDO DELAY (ns)
700
100
VDD = 3.3V, 25°C
0
125
図 18.動作電流の温度特性
Rev. B
–15
25
04657-018
OPERATING CURRENTS (µA)
800
–35
図 19.オフセット誤差とゲイン誤差の温度特性
fS = 100kSPS
900
GAIN ERROR
–3
図 17.パワーダウン電流の温度特性
1000
OFFSET ERROR
0
04657-019
OFFSET AND GAIN ERROR (LSB)
POWER-DOWN CURRENTS (nA)
5
0
20
40
60
80
SDO CAPACITIVE LOAD (pF)
100
図 20. SDO 容量負荷および電源対 tDSDO 遅延
－ 11/24 －
120
AD7942
用語
直線性誤差または積分非直線性誤差(INL)
直線性誤差は、負側のフルスケールと正側のフルスケールを結ぶ
直線と各コードとの偏差を意味します。負側フルスケールとして
使用されるポイントは、最初のコード遷移より 1/2 LSB だけ下に
存在します。正フルスケールは、最後のコード遷移より 1+1/2
LSB だけ上のレベルと定義されます。偏差は各コードの中央と直
線との間の距離として測定されます。
微分非直線性誤差(DNL)
理論 ADC では、各コード遷移は 1 LSB だけ離れた位置で発生し
ます。DNL は、この理論値からの最大偏差を意味します。微分非
直線性は、ノーミス・コードが保証される分解能として規定され
ることがあります。
オフセット誤差
最初の変化はアナログ・グラウンドより 1/2 LSB 上のレベルで発
生する必要があります( 0～5 V 範囲の場合 152.6 μV)。オフセット
誤差は、そのポイントと実際の変化との差を意味します。
ゲイン誤差
最後の変化(111 ... 10→111 ... 11)は、公称フルスケール(0 V～5 V
レンジの場合は 4.999542 V)より 1.5 LSB 低いアナログ電圧で発生
します。ゲイン誤差とは、オフセット調整後の理論レベルと最後
の変化の実際レベルの差を意味します。
スプリアス・フリー・ダイナミック・レンジ(SFDR)
入力信号の rms 振幅値とピーク・スプリアス信号との差をいい、
dB 値で表します。
Rev. B
実効ビット数(ENOB)
ENOB は、正弦波を入力したときの分解能を表します。次式によ
り SINAD と関係し、ビット数で表わします。
ENOB = (SINADdB − 1.76)/6.02
総合高調波歪み(THD)
THD は、基本波から 5 次高調波成分までの rms 値の総和の、フル
スケール入力信号の rms 値に対する比を意味し、デシベル値で表
します。
信号対ノイズ比(SNR)
SNR は、実際の入力信号 rms 値の、ナイキスト周波数より下の全
スペクトル成分の rms 値総和から高調波成分と DC 成分を除いた
分に対する比です。SNR は、デシベル値で表されます。
信号対ノイズおよび歪み比(SINAD)
SINAD は、実際の入力信号 rms 値の、ナイキスト周波数より下の
全スペクトル成分の rms 値総和(DC 以外の高調波を含む)に対する
比です。SINAD は、デシベル値で表されます。
アパーチャ遅延
アパーチャ遅延はアクイジション性能を表し、CNV 入力の立上が
りエッジから入力信号が変換用にホールドされるまでの時間とし
て測定されます。
過渡応答
フルスケールのステップ関数が入力された後に ADC が正確に入
力を取得するまでに要する時間を表します。
－ 12/24 －
AD7942
動作原理
IN+
SWITCHES CONTROL
MSB
REF
8192C
4096C
LSB
4C
2C
C
SW+
C
BUSY
COMP
GND
8192C
4096C
4C
2C
C
MSB
CONTROL
LOGIC
OUTPUT CODE
C
LSB
SW–
04657-021
CNV
IN–
図 21.ADC の簡略化した回路図
2 個の同じアレイで構成されており、各アレイは 2 個のコンパレ
ータ入力に接続されています。
回路説明
AD7942 は単電源動作の逐次比較型アーキテクチャを採用した高
速高精度低消費電力 14 ビット A/D コンバータ(ADC)です。
AD7942 は毎秒 250,000 サンプル(250 kSPS)の変換が可能で、変換
と変換の間にパワーダウンします。例えば、100 SPS 動作時の消
費電力は 2.5 V 電源で 1.25 µW (typ)であるため、バッテリ駆動の
アプリケーションに最適です。
AD7942 はトラック・アンド・ホールドを内蔵し、パイプライン
遅延またはレイテンシがないため、マルチプレクスされた複数チ
ャンネルのアプリケーションに最適です。
AD7942 は 2.3～5.5 Vの仕様であるため、1.8 V、2.5 V、3.3 V、ま
たは 5 Vのデジタル・ロジックとインターフェースすることがで
きます。10 ピンMSOPパッケージまたは省スペースと柔軟な構成
を兼ね備えた小型の 10 ピンQFN (LFCSP)パッケージを採用してい
ます。このデバイスは、16 ビットADC AD7685とピン・コンパチ
ブルです。
コンバータの動作
AD7942 は、電荷再分配型DACを採用した逐次比較型ADCです。
図 21 に、ADCの簡略化した回路図を示します。容量を使用する
このDACは、2 進数の重みを持った 14 個コンデンサで構成される
Rev. B
アクイジション・フェーズでは、コンパレータ入力に接続された
アレイのピンは、SW+と SW-を経由して GND に接続されます。
独立なすべてのスイッチはアナログ入力に接続されます。したが
って、コンデンサ・アレイはサンプリング・コンデンサとして使
用されて、IN+入力と IN-入力上のアナログ信号が取り込まれます。
アクイジション・フェーズが終わり、CNV 入力がハイ・レベルに
なると、変換フェーズが開始されます。変換フェーズが開始され
ると、先ず SW+と SW-が開きます。2 個のコンデンサ・アレイは
入力から切り離されて、GND 入力に接続されます。そのため、ア
クイジション・フェーズの終わりに取り込まれた、入力(IN+と
IN-)の間の差動電圧がコンパレータ入力に接続されて、コンパレ
ータは平衡しなくなります。コンデンサ・アレイの各エレメント
を GND と REF の間でスイッチングすることにより、コンパレー
タ入力を 2 進数重みの電圧ステップ(VREF/2、VREF/4 ... VREF/16,384)
で変えます。コントロール・ロジックがこれらのスイッチをトグ
ルして(MSB から開始)、コンパレータが再度平衡するようにしま
す。この処理が終了すると、デバイスはアクイジション・フェー
ズに戻り、コントロール・ロジックが ADC 出力コードとビジー
表示を発生します。
AD7942 は変換クロックを内蔵しているため、変換プロセスのた
めのシリアル・クロックは不要です。
－ 13/24 －
AD7942
(NOTE 1)
5V
REF
10µF
(NOTE 2)
100nF
1.8V TO VDD
100nF
REF
33Ω
VIO
SDI
VDD
IN+
0V TO VREF
(NOTE 3)
AD7942
2.7nF
IN–
(NOTE 4)
SCK
SDO
3- OR 4-WIRE INTERFACE (NOTE 5)
CNV
GND
04657-022
NOTE 1: SEE THE VOLTAGE REFERENCE INPUT SECTION FOR REFERENCE SELECTION.
NOTE 2: CREF IS USUALLY A 10µF CERAMIC CAPACITOR (X5R).
NOTE 3: SEE DRIVER AMPLIFIER CHOICE SECTION.
NOTE 4: OPTIONAL FILTER. SEE ANALOG INPUT SECTION.
NOTE 5: SEE DIGITAL INTERFACE FOR MOST CONVENIENT INTERFACE MODE.
図 22.代表的なアプリケーション図
伝達関数
代表的な接続図
AD7942 の理論伝達特性を図 23と表 7に示します。
ADC CODE (STRAIGHT BINARY)
図 22 に、複数の電源が使用可能な場合のAD7942 の推奨接続図例
を示します。
アナログ入力
111...111
111...110
111...101
図 24 に、AD7942 のアナログ入力構造の等価回路を示します。
ダイオード D1 と D2 は、アナログ入力 IN+と IN-に対する ESD 保
護用です。アナログ入力信号が電源レールより 0.3V 以上高くなら
ないよう注意する必要があります。これは、これらのダイオード
が順方向にバイアスされて導通し始めるためです。ただし、これ
らのダイオードは、最大 130 mA の順方向バイアス電流を処理す
ることができます。例えば、この状態は入力バッファの(U1)電源
が VDD と異なるときに発生します。このような場合、短絡電流
制限機能を持つ入力バッファを使ってデバイスを保護することが
できます。
000...010
000...000
–FS
–FS + 1 LSB
–FS + 0.5 LSB
+FS – 1 LSB
+FS – 1.5 LSB
ANALOG INPUT
04657-023
000...001
VDD
D1
IN+
OR IN–
図 23.ADC の理論伝達関数
Description
FSR – 1 LSB
Midscale + 1 LSB
Midscale
Midscale – 1 LSB
–FSR + 1 LSB
–FSR
1
2
Digital Output Code
Hexadecimal
4.999695 V
2.500305 V
2.5 V
2.499695 V
305.2 µV
0V
0x3FFF1
0x2001
0x2000
0x1FFF
0x0001
0x00002
図 24.等価アナログ入力回路
これは、アナログ入力範囲より上(VIN+ – VIN− > VREF – VGND)に対するコードでも
あります 。
これは、アナログ入力範囲より下(VIN+ – VIN− < VGND)に対するコードでもあり
ます。
Rev. B
D2
GND
Analog Input
VREF = 5 V
CIN
04657-024
CPIN
表 7.出力コードと理論入力電圧
RIN
このアナログ入力構造を使うと、IN+とIN−の間の差動信号のサン
プリングが可能になります。この差動入力を使用することにより、
両入力に共通の小信号を阻止することができます(図 25)。この図
には代表的なCMRRの周波数特性を示してあります。例えば、
IN− を使ってリモート信号グラウンドを検出することにより、セ
ンサーとローカルADCグラウンドとの間のグラウンド電位差が除
去されます。
－ 14/24 －
AD7942
80
ドライバ・アンプの選択
VDD = 5V
AD7942 の駆動は簡単ですが、ドライバ・アンプは次の条件を満
たす必要があります。
CMRR (dB)
70

AD7942 の SNR 性能と遷移ノイズ性能を維持するためには、
ドライバ・アンプが発生するノイズをできるだけ低く抑える
必要があります。大部分の他の 14 ビット ADC に比べて
AD7942 のノイズはるかに小さいため、ノイズの多いオペア
ンプで駆動しても、それ以上のシステム性能を維持すること
が可能なことに注目してください。ドライバから発生するノ
イズは、AD7942 アナログ入力回路の RIN と CIN から構成され
る 1 次ローパス・フィルタまたは外付けフィルタ(使用した場
合)により除去されます。

ACアプリケーションの場合、ドライバはAD7942 のTHD性能
に見合うTHD性能を持つ必要があります。図 14 に、ドライ
バに必要なTHD周波数特性を示します。

マルチチャンネル・マルチプレクス・アプリケーションの場
合、ドライバ・アンプと AD7942 アナログ入力回路は共に、
コンデンサ・アレイのフルスケール・ステップに対して 14
ビット・レベル (0.006%)でセトリングできる必要があります。
アンプのデータシートでは、一般に 0.1%～0.01%でのセトリ
ングが規定されています。14 ビット・レベルでのセトリン
グ・タイムから大幅に異なることがあるため、ドライバを選
択する前に確認する必要があります。
60
40
04657-025
50
1
10
100
FREQUENCY (kHz)
1000
10000
図 25.アナログ入力 CMRR の周波数特性
アクイジション・フェーズでは、アナログ入力 IN+のインピーダ
ンスは、コンデンサ CPIN と、RIN および CIN の直列接続の回路との
並列組み合わせとしてモデル化することができます。CPIN は主に
ピン容量です。RIN は 3 kΩ (typ)であり、直列抵抗とスイッチのオ
ン抵抗から構成される集中定数です。CIN は 30 pF (typ)であり、主
に ADC サンプリング・コンデンサから構成されています。スイ
ッチが開いている変換フェーズでは、入力インピーダンスは CPIN
に制限されます。RIN と CIN により、1 次ローパス・フィルタが構
成されるため、不要な折り返し効果が削減され、ノイズが制限さ
れます。
駆動回路のソース・インピーダンスが小さい場合は、AD7942 を
直接駆動することができます。ソース・インピーダンスが大きい
場合には、AC性能、特に総合高調波歪み(THD)が大きい影響を受
けます。DC性能は、入力インピーダンスからあまり影響を受けま
せん。最大ソース・インピーダンスは、許容可能なTHDの大きさ
に依存します。THDは、ソース・インピーダンスと最大入力周波
数の関数として性能低下します(図 26)。
–70
–85
RS = 1kΩ
–90
Very low noise, small, and low power
Very low noise and high frequency
Low noise and high frequency
Low power, low noise, and low frequency
5 V single supply, low power
Small, low power, and low frequency
High frequency and low power
REFを非常に小さいインピーダンス・ソースで駆動する場合は(例
えば、AD8031またはAD8605を使用するリファレンス・バッファ)、
10 µFのセラミック・チップ・コンデンサ(X5R、0805 サイズ)は最
適性能を得るために十分です。
RS = 500Ω
–95
RS = 250Ω
RS = 100Ω
–100
–105
RS = 50Ω
RS = 15Ω
–110
0
04657-026
THD (dB)
Typical Application
ADA4841
AD8021
AD8022
OP184
AD8605, AD8615
AD8519
AD8031
AD7942 のリファレンス電圧入力REFは動的入力インピーダンス
を持っています。このため、REF入力とGND入力との間を効果的
にデカップリングしたロー・インピーダンス・ソースから駆動す
る必要があります(レイアウトのセクション参照)。
–80
25
50
FREQUENCY (kHz)
75
100
図 26.アナログ入力周波数およびソース抵抗対 THD
Rev. B
Amplifier
リファレンス電圧入力
–75
–115
表 8.推奨ドライバ・アンプ
バッファなしでリファレンス電圧を使う場合は、デカップリング
値は使用するリファレンスに依存します。例えば、22 µFのセラミ
ック・チップ・コンデンサ(X5R、1206 サイズ)は、低温度ドリフ
トADR43xリファレンスを使って最適性能を得るために十分です。
必要な場合には、2.2 µF 以上の小型なリファレンス・デカップリ
ング・コンデンサ値を使うことができ、性能特に DNL への影響
は最小に抑えられます。
－ 15/24 －
AD7942

AD7942 の仕様は、2.3～5.5 Vの広い動作範囲で規定されています。
他の低電圧コンバータとは異なり、このデバイスは低電圧 (2.5 V)
で優れた性能の 14 ビット分解能のシステムをデザインするために
十分低いノイズを持っています。コア電源VDDとデジタル入力/出
力インターフェース電源VIOの 2 種類の電源ピンを使っています。
VIOを使うと、1.8 V～DVDDで動作するロジックとの直接インタ
ーフェースが可能になります。必要な電源数を減らすときは、
VIOとVDDを接続することができます。AD7942 はVIOとVDDの間
の電源シーケンスに依存しません。さらに、広い周波数範囲で電
源変動に対して安定です(図 27参照)。
システム電源のフィルタもできるAD8031 のようなリファレ
ンス・バッファから(図 29参照)
5V
5V
10Ω
5V
10kΩ
1µF
AD8031
1µF
10µF
(NOTE 1)
REF
VDD
VIO
AD7942
90
VDD = 5V
NOTE 1: OPTIONAL REFERENCE BUFFER AND FILTER.
85
04657-029
電源
図 29.アプリケーション回路の例
PSRR (dB)
80
デジタル・インターフェース
75
AD7942 のピン数は少ないですが、シリアル・インターフェー
ス・モードで柔軟性を提供します。
70
AD7942 はCSモードのとき、SPI、QSPI、デジタル・ホスト、DSP
(例えば、Blackfin® ADSP-BF53xまたはADSP-219x)と互換性を持ち
ます。CNV信号、SCK信号、SDO信号を使う 3 線式インターフェ
ースは、配線数が少ないため、例えば、孤立しているアプリケー
ションで便利です。SDI信号、CNV信号、SCK信号、SDO信号を
使う 4 線式インターフェースを使用すると、CNV(変換を開始しま
す)をリードバック・タイミング(SDI)に依存しないようにするこ
とができます。この機能は、低ジッタ・サンプリング・アプリケ
ーションまたは同時サンプリング・アプリケーションで便利です。
65
55
04657-027
60
10
100
1000
FREQUENCY (kHz)
10000
図 27.PSRR の周波数特性
AD7942 は各変換フェーズの終わりに自動的にパワーダウンする
ため、消費電力はサンプリング・レートに比例します(図 28)。こ
のため、低サンプリング・レート(例えば数Hz)とバッテリ駆動ア
プリケーションに最適なデバイスになっています。
0
デバイスが動作するモードは、CNVの立上がりエッジ時のSDIの
レベルで決定されます。SDIがハイ・レベルのとき CS モードが、
SDIがロー・レベルときチェーン・モードが、それぞれ選択され
ます。SDIホールド・タイムは、SDIとCNVが接続されているとき、
チェーン・モードが常に選択されるようになります。
VDD = 2.5V
10
いずれのモードででも、AD7942 はデータビットの前にスター
ト・ビットを発生できるようにする柔軟性があります。このスタ
ート・ビットをビジー信号表示と組合せて使用して、デジタル・
ホストに対して割込みを行い、データの読出しを開始させること
ができます。ビジー表示を使わない場合は、リードバックの前に
最大変換時間の経過を待たなければなりません。
ビジー表示機能は、次のようにイネーブルされます。
CSモードでは、ADC変換が終了したときCNVまたはSDIがロ

ー・レベルになった場合( 図 33と図 37参照)。
VIO
0.1
0.001
04657-028
OPERATING CURRENT (µA)
1000
VDD = 5V
10
100
1000
10000
SAMPLING RATE (SPS)
100000
AD7942 をチェーン・モードで使うと、シフトレジスタに似た 1
本のデータライン上での複数の ADC のカスケード接続に対して、
SDI 入力を使ったディジーチェーン機能を提供することができま
す。
1000000

図 28.サンプリング・レート対動作電流
リファレンス電圧からADCへの電源供給
アプリケーションを簡素化するため、AD7942 の動作電流は小さ
いので図 29に示すリファレンス電圧回路から直接給電することが
できます。リファレンス・ラインは次から駆動することができま
す。

システム電源から直接

十分な電流出力能力を持つ ADR43x のようなリファレンス電
圧から、または、
Rev. B
－ 16/24 －
チェーン・モードでは、CNV立上がりエッジ時にSCKがハ
イ・レベルになった場合(図 41参照)。
AD7942
CS モード 3 線式、ビジー表示なし
このモードは、1 個のAD7942 をSPI互換のデジタル・ホストに接
続する際に使用されます。接続図を図 30に、対応するタイミング
を図 31に、それぞれ示します。
SDIとVIOを接続した状態では、CNVの立上がりエッジで変換が
開始され、CSモードが選択され、SDOはハイ・インピーダンスに
なります。変換が開始されると、CNVの状態に関係なく完了する
まで継続されます。例えば、CNVをロー・レベルにしてアナロ
グ・マルチプレクサのような他のSPIデバイスを選択することがで
きますが、最小変換時間が経過する前にCNVがハイ・レベルに戻
り、最大変換時間の間ハイ・レベルを維持して、ビジー信号の発
生を防止する必要があります。変換が完了すると、AD7942 はア
クイジション・フェーズに入りパワーダウンします。CNVがロ
ー・レベルになると、MSBがSDOに出力されます。残りのデータ
ビットは、後続のSCKの立下がりエッジで出力されます。データ
は、両SCKエッジで有効です。立上がりエッジを使ってデータを
取込むことができますが、SCKの立下がりエッジを使うデジタ
ル・ホストを使うと、ホールド・タイムが許容できる限り、高速
な読出しレートが可能になります。14 番目のSCK立下がりエッジ
の後、またはCNVがハイ・レベルになったときのいずれか早い方
で、SDOはハイ・インピーダンスに戻ります。
CONVERT
DIGITAL HOST
CNV
VIO
SDI
AD7942
SDO
DATA IN
04657-030
SCK
CLK
図 30.CS モード 3 線式、ビジー表示なしの接続図(SDIハイ・レベル)
SDI = 1
tCYC
tCNVH
CNV
ACQUISITION
tCONV
tACQ
CONVERSION
ACQUISITION
tSCK
tSCKL
1
2
3
12
tHSDO
14
tSCKH
tDSDO
tEN
SDO
13
D13
D12
D11
tDIS
D1
D0
04657-031
SCK
図 31.CS モード 3 線式、ビジー表示なしのシリアル・インターフェース・タイミング(SDIハイ・レベル)
Rev. B
－ 17/24 －
AD7942
SDOはハイ・インピーダンスからロー・インピーダンスになりま
す。SDOラインをプルアップして、この変化を割込み信号として
使って、デジタル・ホストにより制御されるデータの読出しを開
始させることができます。その後AD7942 はアクイジション・フ
ェーズに入り、パワーダウンします。その後データビットはMSB
ファーストで、後続のSCKの立下がりエッジで出力されます。デ
ータは、両SCKエッジで有効です。立上がりエッジを使ってデー
タを取込むことができますが、SCKの立下がりエッジを使うデジ
タル・ホストを使うと、ホールド・タイムが許容できる限り、高
速な読出しレートが可能になります。オプションの 15 番目のSCK
立下がりエッジの後、またはCNVがハイ・レベルになったときの
いずれか早い方で、SDOはハイ・インピーダンスに戻ります。
CS 3 線式モード、ビジー表示あり
このモードは、1 個のAD7942 を割込み入力を持つSPI互換のデジ
タル・ホストに接続する際に多く使用されます。接続図を図 32に、
対応するタイミングを図 33に、それぞれ示します。
SDIとVIOを接続した状態では、CNVの立上がりエッジで変換が
開始され、CSモードが選択され、SDOはハイ・インピーダンスに
なります。CNVの状態に無関係に変換が完了するまでSDOはハ
イ・インピーダンスを維持します。最小変換時間の前に、CNVを
使ってアナログ・マルチプレクサのような他のSPIデバイスを選択
することができますが、最小変換時間が経過する前にCNVがロ
ー・レベルに戻り、最大変換時間の間ロー・レベルを維持して、
ビジー信号の発生を保証する必要があります。変換が完了すると、
CONVERT
VIO
CNV
VIO
AD7942
SDO
DATA IN
SCK
IRQ
04657-032
SDI
DIGITAL HOST
47kΩ
CLK
図 32.CS モード 3 線式、ビジー表示ありの接続図(SDIハイ・レベル)
SDI = 1
tCYC
tCNVH
CNV
ACQUISITION
tCONV
tACQ
CONVERSION
ACQUISITION
tSCK
tSCKL
1
2
3
tHSDO
13
14
15
tSCKH
tDSDO
SDO
tDIS
D13
D12
D1
D0
04657-033
SCK
図 33.CS モード 3 線式、ビジー表示ありのシリアル・インターフェース・タイミング(SDIハイ・レベル)
Rev. B
－ 18/24 －
AD7942
ロー・レベルを入力すると、各ADCの変換結果を読出すことがで
き、MSBがSDOへ出力されます。残りのデータビットは、後続の
SCKの駆動エッジでクロック駆動されます。データは、両SCKエ
ッジで有効です。非駆動エッジを使ってデータを取込むことがで
きますが、SCKの立下がりエッジを使うデジタル・ホストを使う
と、ホールド・タイムが許容できる限り、高速な読出しレートが
可能になります。14 番目のSCK立下がりエッジの後、またはSDI
がハイ・レベルになったときのいずれか早い方で、SDOはハイ・
インピーダンスに戻り、もう一方のAD7942 を読出すことができ
るようになります。
CS モード 4 線式、ビジー表示なし
このモードは、複数のAD7942 をSPI互換のデジタル・ホストに接
続する際に多く使用されます。図 34に 2 個のAD7942 を使ったっ
た接続図を、図 35に対応するタイミングを、それぞれ示します。
SDIにハイ・レベルを入力した状態では、CNVの立上がりエッジ
で変換が開始され、CSモードが選択され、SDOはハイ・インピー
ダンスになります。このモードでは、変換フェーズとそれに続く
データ・リードバックの間、CNVをハイ・レベルに維持する必要
があります(SDIとCNVがロー・レベルの場合、SDOはロー・レベ
ルに駆動されます)。最小変換時間の前に、SDIを使ってアナロ
グ・マルチプレクサのような他のSPIデバイスを選択することがで
きますが、最小変換時間が経過する前にSDIがハイ・レベルに戻
り、最大変換時間の間ハイ・レベルを維持して、ビジー信号の発
生を防止する必要があります。変換が完了すると、AD7942 はア
クイジション・フェーズに入りパワーダウンします。SDI入力に
複数の AD7942 を同時に選択した場合、SDO 出力ピンが損傷また
はラッチアップなしにこの接続を処理します。余分な電力消費を
回避するためこの接続をできるだけ短くすることをお薦めします。
CS2
CS1
CONVERT
CNV
SDI
DIGITAL HOST
CNV
AD7942
SDO
SDI
SCK
AD7942
SDO
SCK
04657-034
DATA IN
CLK
図 34.CS モード 4 線式、ビジー表示なしの接続図
tCYC
CNV
ACQUISITION
tCONV
tACQ
CONVERSION
ACQUISITION
tSSDICNV
SDI (CS1)
tHSDICNV
SDI (CS2)
tSCK
tSCKL
SCK
1
2
3
12
tHSDO
14
15
16
26
27
28
tDSDO
tEN
D13
D12
D11
tDIS
D1
D0
D13
D12
D1
D0
04657-035
SDO
13
tSCKH
図 35.CS モード 4 線式、ビジー表示なしのシリアル・インターフェース・タイミング
Rev. B
－ 19/24 －
AD7942
きますが、最小変換時間の前にSDIがロー・レベルに戻り、最大
変換時間の間ロー・レベルを維持して、ビジー信号が確実に発生
するようにする必要があります。変換が完了すると、SDOはハ
イ・インピーダンスからロー・レベルになります。SDOラインを
プルアップして、この変化を割込み信号として使って、デジタ
ル・ホストにより制御されるデータのリードバックを開始させる
ことができます。その後AD7942 はアクイジション・フェーズに
入り、パワーダウンします。その後データビットはMSBファース
トで、後続のSCKの駆動エッジで出力されます。データは、両
SCKエッジで有効です。立上がりエッジを使ってデータを取込む
ことができますが、SCKの立下がりエッジを使うデジタル・ホス
トを使うと、ホールド・タイムが許容できる限り、高速な読出し
レートが可能になります。オプションの 15 番目のSCK立下がりエ
ッジの後、またはSDIがハイ・レベルになったときのいずれか早
い方で、SDOはハイ・インピーダンスに戻ります。
CS 4 線式モード、ビジー表示あり
このモードは、1 個のAD7942 を割込み入力を持つSPI互換のデジ
タル・ホストに接続し、かつCNV(アナログ入力をサンプルするた
めに使われます)がデータの読出しを選択する際に使われる信号に
依存しないようにするときに多く使われます。この条件は、CNV
上のジッタが小さいことが要求されるアプリケーションで特に重
要です。接続図を図 36に、対応するタイミングを図 37に、それ
ぞれ示します。
SDIにハイ・レベルを入力した状態では、CNVの立上がりエッジ
で変換が開始され、CSモードが選択され、SDOはハイ・インピー
ダンスになります。このモードでは、変換フェーズとそれに続く
データ・リードバックの間、CNVをハイ・レベルに維持する必要
があります(SDIとCNVがロー・レベルの場合、SDOはロー・レベ
ルに駆動されます)。最小変換時間の前に、SDIを使ってアナロ
グ・マルチプレクサのような他のSPIデバイスを選択することがで
CS1
CONVERT
VIO
CNV
AD7942
DATA IN
SDO
SCK
IRQ
04657-036
SDI
DIGITAL HOST
47Ω
CLK
図 36.CS モード 4 線式、ビジー表示ありの接続図
tCYC
CNV
ACQUISITION
tCONV
tACQ
CONVERSION
ACQUISITION
tSSDICNV
SDI
tSCK
tHSDICNV
tSCKL
1
2
3
tHSDO
13
14
15
tSCKH
tDSDO
tDIS
tEN
SDO
D13
D12
D1
D0
図 37.CS モード 4 線式、ビジー表示ありのシリアル・インターフェース・タイミング
Rev. B
－ 20/24 －
04657-037
SCK
AD7942
アクイジション・フェーズに入りパワーダウンします。内部シフ
トレジスタに保存されている残りのデータビットは、後続の SCK
の立下がりエッジで出力されます。各 ADC で、SDI が内部シフト
レジスタの入力に接続され、SCK の立下がりエッジでクロック駆
動されます。チェーン内の各 ADC はデータの MSB を先頭に出力
し、N 個の ADC をリードバックするためには 14 × N 個のクロッ
クが必要です。データは、両 SCK エッジで有効です。立上がりエ
ッジを使ってデータを取込むことができますが、SCK の立下がり
エッジを使うデジタル・ホストを使うと、ホールド・タイムが許
容できる限り、高速な読出しレートが可能になり、かつチェーン
内の AD7942 の数を増やすことができます。最大変換レートは、
合計リードバック時間により低下することがあります。例えば、
5 ns のデジタル・ホスト・セットアップ・タイムと 3 V のインタ
ーフェースでは、220 kSPS の変換レートで動作する最大 8 個の
AD7942 を 3 線式ポートにディジーチェーン接続することができ
ます。
チェーン・モード、ビジー表示なし
このモードを使って、3 線式シリアル・インターフェースに複数
のAD7942 をディジーチェーン接続することができます。この機
能は部品数と接続配線数の削減に役立ちます。例えば、孤立した
複数のコンバータを使用するアプリケーションまたはインターフ
ェース能力が制限されているシステムではこの接続が使用されま
す。データのリードバックは、シフトレジスタをクロック駆動す
るのに似ています。図 38に 2 個のAD7942 を使ったった接続図例
を、図 39に対応するタイミングを、それぞれ示します。
SDI と CNV をロー・レベルにすると、SDO がロー・レベルに駆
動されます。SCK がロー・レベルのとき、CNV の立上がりエッジ
で変換が開始され、チェーン・モードが選択され、ビジー表示が
ディスエーブルされます。このモードでは、変換フェーズとそれ
に続くデータ・リードバックの間、CNV がハイ・レベルに維持さ
れます。変換が完了すると、MSB が SDO に出力され、AD7942 は
CONVERT
CNV
AD7942
A
SDO
DIGITAL HOST
AD7942
SDI
SCK
DATA IN
SDO
B
SCK
04657-038
SDI
CNV
CLK
図 38.チェーン・モード、ビジー表示なしの接続図
SDIA = 0
tCYC
CNV
tACQ
CONVERSION
ACQUISITION
tSCK
tSCKL
tSSCKCNV
SCK
1
tHSCKCNV
2
3
12
13
tSSDISCK
14
15
16
DA13
DA12
26
27
28
DA1
DA0
tSCKH
tHSDISCK
tEN
SDOA = SDIB
DA13
DA12
DA11
DA1
DA0
DB13
DB12
DB11
DB1
DB0
tHSDO
tDSDO
SDOB
図 39.チェーン・モード、ビジー表示なしのシリアル・インターフェース・タイミング
Rev. B
－ 21/24 －
04657-039
ACQUISITION
tCONV
AD7942
ADC (図 40ではADC C)のSDOがハイ・レベルに駆動されます。
SDO上のこの変化をビジー表示として使って、デジタル・ホスト
から制御されるデータ・リードバックを開始することができます。
その後AD7942 はアクイジション・フェーズに入り、パワーダウ
ンします。内部シフトレジスタに保存されているデータビットは、
後続のSCKの立下がりエッジでMSBファーストで出力されます。
各ADCで、SDIが内部シフトレジスタの入力に接続され、SCKの
立下がりエッジでクロック駆動されます。チェーン内の各ADCは
データのMSBを先頭に出力し、N個のADCをリードバックするた
めには 14 × N + 1 個のクロックが必要です。立上がりエッジを使
ってデータを取込むことができますが、SCKの立下がりエッジを
使うデジタル・ホストを使うと、ホールド・タイムが許容できる
限り、高速な読出しレートが可能になり、かつチェーン内の
AD7942 の数を増やすことができます。例えば、5 nsのデジタル・
ホスト・セットアップ・タイムと 3 Vのインターフェースでは、
220 kSPSの変換レートで動作する最大 8 個のAD7942 を 1 本の 3 線
式ポートにディジーチェーン接続することができます。
チェーン・モード、ビジー表示あり
このモードを使うと、3 線式シリアル・インターフェースに複数
のAD7942 をディジーチェーン接続することができると同時にビ
ジー表示も提供できます。この機能は部品数と接続配線数の削減
に役立ちます。例えば、孤立した複数のコンバータを使用するア
プリケーションまたはインターフェース能力が制限されているシ
ステムではこの接続が使用されます。データのリードバックは、
シフトレジスタをクロック駆動するのに似ています。図 40に 3 個
のAD7942 を使ったった接続図例を、図 41に対応するタイミング
を、それぞれ示します。
SDIとCNVをロー・レベルにすると、SDOがロー・レベルに駆動
されます。SCKがハイ・レベルのとき、CNVの立上がりエッジで
変換が開始され、チェーン・モードが選択され、ビジー表示機能
がイネーブルされます。このモードでは、変換フェーズとそれに
続くデータ・リードバックの間、CNVがハイ・レベルに維持され
ます。チェーン内のすべてのADCで変換が完了すると、近端の
CONVERT
SDI
AD7942
A
SDI
SDO
CNV
AD7942
B
SDO
SDI
AD7942
SCK
SCK
DIGITAL HOST
C
DATA IN
SDO
IRQ
SCK
04657-040
CNV
CNV
CLK
図 40.チェーン・モード、ビジー表示ありの接続図
tCYC
ACQUISITION
tCONV
tACQ
ACQUISITION
CONVERSION
tSSCKCNV
SCK
tHSCKCNV
tSCKH
1
tEN
2
tSSDISCK
SDOA = SDIB
3
4
tSCK
13
14
16
17
27
28
29
31
35
41
DA1
DA0
tHSDO
tDSDO
SDOB = SDIC
tDSDOSDI
DB13 DB12 DB11
DB1
DB0 DA13 DA12
DA1
DA0
tDSDOSDI
tDSDOSDI
SDOC
DC13 DC12 DC11
DC1
DC0 DB13 DB12
DB1
DB0 DA13 DA12
図 41.チェーン・モード、ビジー表示ありのシリアル・インターフェース・タイミング
Rev. B
43
42
tDSDOSDI
tSCKL
tHSDISCK
DA13 DA12 DA11
15
－ 22/24 －
DA1
DA0
04657-041
CNV = SDIA
AD7942
アプリケーション情報
レイアウト
AD7942 を実装するプリント回路ボードは、アナログ部とデジタ
ル部を分離して、ボード内でそれぞれをまとめて配置するように
デザインする必要があります。AD7942 では、すべてのアナログ
信号を左側に、すべてのデジタル信号を右側に配置しているため、
この作業が容易になります。
少なくとも 1 枚のグラウンド・プレーンを使う必要があります。
デジタル部とアナログ部に共通または分けて使うことができます。
分ける場合には、グラウンド・プレーンは AD7942 の下で接続す
る必要があります。
04657-042
AD7942 の下のグラウンド・プレーンがシールドして使われてな
い限り、ノイズがチップに混入するので、デバイスの真下をデジ
タル・ラインが通らないようにしてください。CNV やクロックの
ような高速なスイッチング信号は、アナログ信号パスの近くを絶
対に通らないようにしてください。デジタル信号とアナログ信号
の交差は回避する必要があります。
図 42.レイアウト例(表面)
AD7942 のリファレンス電圧入力 REF は動的入力インピーダンス
を持つため、最小の寄生インダクタンスでデカップリングする必
要があります。これは、REF ピンと GND ピンの近くに、理想的
には直接に、デカップリング・セラミック・コンデンサを接続す
ることにより行います。これらのピンは、幅の広いロー・インピ
ーダンスのグラウンド・パターンへ接続します。
最後に、AD7942 の電源(VDDとVIO)をAD7942 の近くに接続した
100 nF (typ)のセラミック・コンデンサでデカップリングします。
短く太いパターンでコンデンサを接続して、ロー・インピーダン
ス・パスを提供し、電源ライン上のグリッチの影響を小さくしま
す。図 42と図 43に、これらのルールに従ったレイアウトの例を
示します。
AD7942 のその他の推奨レイアウトは、AD7942 評価用ボード
(EVAL-AD7942CBZ)のドキュメントにも記載してあります。評価
用ボードの梱包には、組み立て済みでテスト済みの評価用ボード、
ドキュメント、EVAL-CONTROL BRD3 を介して PC からボードを
制御するソフトウェアが添付されています。
Rev. B
－ 23/24 －
04657-043
AD7942 の性能評価
図 43.レイアウト例 (裏面)
AD7942
外形寸法
3.10
3.00
2.90
6
10
3.10
3.00
2.90
1
5
5.15
4.90
4.65
PIN 1
0.50 BSC
0.95
0.85
0.75
1.10 MAX
0.15
0.05
0.33
0.17
SEATING
PLANE
0.80
0.60
0.40
8°
0°
0.23
0.08
COPLANARITY
0.10
COMPLIANT TO JEDEC STANDARDS MO-187-BA
図 44.10 ピン・ミニ・スモール・アウトライン・パッケージ[MSOP]
(RM-10)
寸法: mm
0.30
0.23
0.18
0.50 BSC
10
6
PIN 1 INDEX
AREA
*EXPOSED
PAD
(BOTTOM VIEW)
0.50
0.40
0.30
5
TOP VIEW
0.80
0.75
0.70
SEATING
PLANE
0.80 MAX
0.55 NOM
1
2.48
2.38
2.23
0.05 MAX
0.02 NOM
0.20 REF
1.74
1.64
1.49
PIN 1
INDICATOR
(R 0.20)
*PADDLE CONNECTED TO GND.
THIS CONNECTION IS NOT
REQUIRED TO MEET THE
ELECTRICAL PERFORMANCES.
031208-B
3.00
BSC SQ
図 45.10 ピン・リードフレーム・チップ・スケール・パッケージ[QFN (LFCSP_WD)]
3 mm × 3 mm ボディ、超極薄デュアル・ピン(CP-10-9)
寸法: mm
オーダー・ガイド
Model
Temperature Range
Package Description
Ordering Quantity
Package Option
Branding
AD7942BRM
AD7942BRM-RL7
AD7942BRMZ 1
AD7942BRMZ-RL71
AD7942BCPZRL1
AD7942BCPZRL71
EVAL-AD7942CBZ1, 2
EVAL-CONTROL BRD3Z1, 3
–40°C to +85°C
–40°C to +85°C
–40°C to +85°C
–40°C to +85°C
–40°C to +85°C
–40°C to +85°C
10-Lead MSOP
10-Lead MSOP
10-Lead MSOP
10-Lead MSOP
10-Lead QFN (LFCSP_WD)
10-Lead QFN (LFCSP_WD)
Evaluation Board
Controller Board
Tube, 50
Reel, 1,000
Tube, 50
Reel, 1,000
Reel, 5,000
Reel, 1,500
RM-10
RM-10
RM-10
RM-10
CP-10-9
CP-10-9
C1N
C1N
C4S
C4S
C4S
C4S
1
Z = RoHS 準拠製品。
これは単独の評価用ボードとして、または評価/デモ目的の EVAL-CONTROL BRDx と組み合わせて、使用することができます。
3
このボードを使うと、PC からの制御と CB サフィックスが付くすべてのアナログ・デバイセズ評価用ボードとの通信が可能です。
2
Rev. B
－ 24/24 －