16位、5 MSPS PulSAR 差分ADC AD7961 特性 功能框图 REFIN VDD1 VDD2 VIO EN0 EN1 ÷2 IN+ CLOCK LOGIC EN3 CAP DAC IN– EN2 CNV+, CNV– SERIAL LVDS SAR AD7961 D+, D– DCO+, DCO– CLK+, CLK– GND 图1. 概述 AD7961是一款16位、5 MSPS、电荷再分配逐次逼近型(SAR) 模数转换器(ADC)。SAR架构提供无与伦比的噪声性能和 线性度。AD7961集成了一个低功耗、高速16位采样ADC、 一个内部转换时钟和一个内部基准电压缓冲器。在CNV± 边沿，AD7961对IN+与IN-引脚之间的电压差进行采样。 这两个引脚上的电压摆幅在0 V和4.096 V之间，以及0 V和5 V 之间，相位相反。基准电压由外部施加于该器件。所有转换 结果通过一个LVDS自时钟或回波时钟串行接口即可获得。 AD7961采用32引脚LFCSP (QFN)封装，工作温度范围为−40°C 应用 至+85°C。 数字成像系统 表1. 快速PulSAR® ADC选择 数字X射线 计算机断层扫描 输入类型 伪差分， 16位 红外摄像头 MRI梯度控制 高速数据采集 光谱 真双极性， 16位 差分1，16位 测试设备 差分1，18位 1 Rev. B REF VCM 1 MSPS至 <2 MSPS AD7653 AD7667 AD7980 AD7983 AD7671 2 MSPS至 3 MSPS AD7985 5 MSPS至 6 MSPS AD7677 AD7623 AD7643 AD7982 AD7984 AD7621 AD7622 AD7641 AD7986 AD7625 AD7961 AD7960 10 MSPS AD7626 反相。 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2013–2014 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com 10888-001 吞吐速率：5 MSPS 16位分辨率、无失码 出色的交流和直流性能 动态范围：96 dB 信噪比(SNR)：95.5 dB 总谐波失真(THD)：−116 dB 积分非线性(INL)：±0.2 LSB(典型值)，±0.55 LSB(最大值) 差分非线性(DNL)：±0.14 LSB(典型值)，±0.25 LSB(最大值) 真差分模拟输入电压范围：±4.096 V或±5 V 低功耗： 46.5 mW(5 MSPS，外部基准电压缓冲器，回波时钟模式) 64.5 mW(5 MSPS，内部基准电压缓冲器，回波时钟模式) 39 mW(5 MSPS，外部基准电压缓冲器，自时钟模式，CNV± 为CMOS模式) SAR架构 无延迟/流水线延迟 外部基准电压选项：2.048 V缓冲至4.096 V(内部基准电压缓冲 器)、4.096 V和5 V 串行LVDS接口 自时钟模式 回波时钟模式 转换控制(CNV±信号)的LVDS或CMOS选择 工作温度范围：−40°C至+85°C 32引脚、5mm × 5mm LFCSP (QFN)封装 AD7961 目录 特性...................................................................................................... 1 电路信息...................................................................................... 14 应用...................................................................................................... 1 转换器信息 ................................................................................. 14 功能框图 ............................................................................................. 1 传递函数...................................................................................... 15 概述...................................................................................................... 1 模拟输入...................................................................................... 15 修订历史 ............................................................................................. 2 典型应用...................................................................................... 16 技术规格 ............................................................................................. 3 基准电压选项 ............................................................................. 17 时序规格........................................................................................ 5 电源 .............................................................................................. 18 绝对最大额定值................................................................................ 7 数字接口 ........................................................................................... 19 热阻 ................................................................................................ 7 转换控制...................................................................................... 19 ESD警告......................................................................................... 7 应用信息 ........................................................................................... 22 引脚配置和功能描述 ....................................................................... 8 布局 .............................................................................................. 22 典型性能参数 .................................................................................... 9 评估AD7961性能 ....................................................................... 22 术语.................................................................................................... 13 外形尺寸 ........................................................................................... 23 工作原理 ........................................................................................... 14 订购指南...................................................................................... 23 修订历史 2014年3月—修订版A至修订版B 更改表4 ............................................................................................... 7 删除图6；重新排序 ......................................................................... 7 更改图19 ........................................................................................... 11 2013年11月—修订版0至修订版A 更改表1 ............................................................................................... 1 更改表2 ............................................................................................... 3 更改表3 ............................................................................................... 5 更改表4 ............................................................................................... 7 增加表6，重新排序 ......................................................................... 7 更改图4 ............................................................................................... 8 更改图32 ........................................................................................... 16 更改基准电压选项部分................................................................. 17 2013年8月—修订版0：初始版 Rev. B | Page 2 of 24 AD7961 技术规格 除非另有说明，VDD1 = 5 V；VDD2 = 1.8 V；VIO = 1.8 V；REF = 4.096 V；所有规格均相对于TMIN至TMAX而言。 表2. 参数 分辨率 模拟输入 电压范围 工作输入电压 共模输入范围1 共模抑制比(CMRR) 输入漏电流 吞吐速率 完整周期 吞吐速率 直流精度 无失码 积分线性误差 差分线性误差 跃迁噪声 零电平误差 零电平误差漂移1 增益误差 增益误差漂移1 电源灵敏度2 交流精度 fIN = 1 kHz，−0.5 dBFS，VREF = 5 V 动态范围 信噪比 无杂散动态范围 总谐波失真 信纳比 fIN = 1 kHz，−0.5 dBFS，VREF = 4.096 V 动态范围 信噪比 无杂散动态范围 总谐波失真 信纳比 −3 dB输入带宽3 过采样动态范围4 孔径延迟5 孔径抖动5 基准电压缓冲器 REFIN输入电压范围1 REF输出电压范围 电压调整率 增益漂移1 测试条件/注释 最小值 16 VIN+至VIN− VIN+、VIN−至GND −VREF −0.1 VREF/2 − 0.05 fIN = 500 kHz 采集阶段 典型值 最大值 VREF/2 70 60 200 0 16 −0.55 −0.25 −2.5 −0.25 −8.5 −0.5 VDD1 = 5 V ± 5% VDD2 = 1.8 V ± 5% 95 94.5 ±0.2 ±0.14 0.5 ±0.01 ±1 ±0.05 ±0.25 ±0.5 +0.55 +0.25 +2.5 +0.25 +8.5 +0.5 ns MSPS 位 LSB LSB LSB LSB ppm/°C LSB ppm/°C LSB LSB dB dB dB dB dB 93 95 94.5 114 −112 94 28 115 1.6 1 dB dB dB dB dB MHz dB ns ps 2.042 4.086 2.048 4.096 2.054 4.106 V V −25 ±20 ±4 +25 µV ppm/°C 94 93.5 EN2 = 0 OSR = 256, REF = 5 V Rev. B | Page 3 of 24 5 V V V dB nA 96 95.5 118 −116 95 94 REF (25°C)，EN3至EN0 = XX01或 XX10 VDD1 = 5 V ± 5%, VDD2 = 1.8 V ± 5% +VREF VREF + 0.1 VREF/2 + 0.05 单位 位 AD7961 参数 外部基准电压源 电压范围 耗用电流 VCM引脚 VCM输出 VCM误差 输出阻抗 LVDS I/O (ANSI-644) 数据格式 差分输出电压(VOD) 共模输出电压(VOCM) 差分输入电压(VID) 共模输入电压(VICM) 电源 额定性能 VDD1 VDD2 VIO 工作电流8 静态—非转换，内部基准 电压缓冲器禁用 VDD1 VDD2 VIO 静态—非转换，内部基准 电压缓冲器使能 VDD1 VDD2 VIO 转换：内部基准电压缓冲器 禁用 VDD1 VDD2 VIO 转换：内部基准电压缓冲器 使能 VDD1 VDD2 VIO 转换：内部基准电压缓冲器 禁用 VDD1 VDD2 VIO 休眠模式 VDD1 VDD2 VIO 测试条件/注释 最小值 REFIN引脚，EN1至EN0 = 01 REF引脚，EN1至EN0 = 106 REF引脚，EN1至EN0 = 016 5 MSPS, REF = 4.096 V 5 MSPS, REF = 5 V 典型值 最大值 单位 2.048 4.096 5 1.05 1.36 V V V mA mA 1.11 1.43 REF/2 −0.01 +0.01 5.1 RL = 100 Ω RL = 100 Ω 245 9807 100 800 4.75 1.71 1.71 串行LVDS二进制补码 290 454 1130 1375 650 1575 V kΩ mV mV mV mV 5 1.8 1.8 5.25 1.89 1.89 V V V 8 8 5 40 70 5.3 µA µA mA 2.6 9 4.4 2.9 72 5.3 mA µA mA 2 11.4 9 2.2 13.5 10.3 mA mA mA 5.6 11.4 9 6 13.5 10.3 mA mA mA 2 11.4 4.9 2.2 13.5 5.6 mA mA mA 2 1 0.1 4.1 40.3 4.8 µA µA µA 自时钟模式，CNV±为CMOS模式9 自时钟模式，CNV±为CMOS模式9 回波时钟模式，CNV±为LVDS模式 回波时钟模式，CNV±为LVDS模式 自时钟模式，CNV±为CMOS模式9 Rev. B | Page 4 of 24 AD7961 参数 关断 VDD1 VDD2 VIO 功耗 静态—非转换，内部基准 电压缓冲器禁用 静态—非转换，内部基准 电压缓冲器使能 转换：内部基准电压缓冲器 禁用 转换：内部基准电压缓冲器 使能 转换：内部基准电压缓冲器 禁用 关断 每次转换的能量 温度范围 额定性能 1 2 3 4 5 6 7 8 9 测试条件/注释 EN3至EN0 = X000 最小值 典型值 最大值 单位 1 1 0.2 2.8 37.8 4.6 µA µA µA 自时钟模式，CNV±为CMOS模式9 9 10.3 mW 自时钟模式，CNV±为CMOS模式9 21 25 mW 回波时钟模式，CNV±为LVDS模式 46.5 56.2 mW 回波时钟模式，CNV±为LVDS模式 64.5 76.4 mW 自时钟模式，CNV±为CMOS模式9 39 47.4 mW EN3至EN0 = X000 自时钟模式，CNV±为CMOS模式9 7.2 7.8 94.5 9.5 µW nJ/采样 +85 °C TMIN至TMAX −40 通过特性保证最小值和最大值。 采用外部基准电压源。 使能引脚逻辑电平参见表9。EN2 = 1时，−3 dB输入带宽为9 MHz。仅在吞吐速率为2 MSPS或更低时使用此较低带宽。 过采样动态范围是峰值信号功率与ADC输出FFT测量的噪声功率(小信号输入)之比，测量范围为直流至fS/(2 × OSR)；其中，fS表示ADC采样速率，OSR表示过 采样比例。 通过设计保证。 此模式下REFIN引脚连接至0 V。 ANSI-644 LVDS的最小共模输出电压(VOCM)规格为1125 mV。 VCM电路使能时功耗为REF/20 kΩ，未罗列在工作电流中。 当CNV−接地时，CNV+作为CMOS输入。详情参见表7。 时序规格 除非另有说明，VDD1 = 5 V；VDD2 = 1.8 V；VIO = 1.71 V至1.89 V；REF = 5 V或4.096 V；所有规格均相对于TMIN至TMAX而言。 表3. 参数 转换间隔时间 采集时间 CNV±高电平时间 CNV±至D± (MSB)就绪 CNV±至最后CLK± (LSB)延迟 CLK±周期1 CLK±频率 CLK±至DCO±延迟(回波时钟模式) DCO±至D±延迟(回波时钟模式) CLK±至D±延迟 1 符号 tCYC tACQ tCNVH tMSB tCLKL tCLK fCLK tDCO tD tCLKD 最小值 200 典型值 最大值 tCYC − 115 10 3.33 0 0 4 250 3 0 3 0.6 × tCYC 200 160 (tCYC − tMSB + tCLKL)/n 300 5 1 5 单位 ns ns ns ns ns ns MHz ns ns ns 在最大CLK±周期中，可用的数据读取时间窗为tCYC − tMSB + tCLKL。当可用于给定转换CNV±频率的最大CLK±频率出现时，将该时间除以需要读取的位数(n)。 在回波时钟接口模式下，n = 16；而在自时钟模式下，n = 18。 Rev. B | Page 5 of 24 AD7961 时序图 SAMPLE N SAMPLE N + 1 tCYC tCNVH CNV– CNV+ tACQ ACQUISITION ACQUISITION ACQUISITION tCLKL tCLK 15 CLK– 16 1 2 15 16 1 2 3 CLK+ 15 DCO+ 16 1 tMSB tCLKD D+ D1 N–1 D– D0 N–1 2 15 1 16 2 3 tD D15 N 0 D14 N D1 N D0 N 0 D15 N+1 D14 N+1 10888-002 tDCO DCO– D13 N+1 图2. 回波时钟接口模式时序图 SAMPLE N SAMPLE N + 1 tCYC tCNVH CNV– CNV+ tACQ ACQUISITION tCLK CLK– ACQUISITION ACQUISITION tCLKL 17 18 1 3 2 17 4 18 1 2 3 CLK+ D+ D– D1 N–1 D0 N–1 0 1 0 D15 N D14 N 图3. 自时钟接口模式时序图 Rev. B | Page 6 of 24 D1 N D0 N 0 1 0 D15 N+1 10888-003 tMSB tCLKD AD7961 绝对最大额定值 热阻 表4. 参数 模拟输入/输出 IN+、IN−至GND REF1至GND VCM至GND REFIN至GND 电源电压 VDD1 VDD2和VIO 数字输入至GND 数字输出至GND 输入电流至除电源引脚 外的任何引脚 工作温度范围(商用) Range (Commercial) 存储温度范围 结温 ESD额定值 人体模型 机器模型 场感应充电装置模型 1 额定值 θJA针对最差条件，即焊接在电路板上的器件为表贴封装。 −0.3 V至VDD1 −0.3 V至+6 V −0.3 V至+6 V −0.3 V至+6 V 封装类型 32引脚 LFCSP_VQ 表5. 热阻 θJA 40 θJC 4 单位 °C/W ESD警告 −0.3 V至+6 V −0.3 V至+2.1 V −0.3 V至VIO + 0.3 V −0.3 V至VIO + 0.3 V ±10 mA ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范措施，以避免器件性能下降或功能丧失。 −40°C至+85°C −65°C至+150°C 150°C 4 kV 200 V 1.25 kV 100 mA以下的瞬态电流不会造成SCR闩锁。 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，并不能以这些条件或者在任何其它 超出本技术规范操作章节中所示规格的条件下，推断器件 能否正常工作。长期在绝对最大额定值条件下工作会影响 器件的可靠性。 Rev. B | Page 7 of 24 AD7961 32 31 30 29 28 27 26 25 REF REF REF REF REF_GND REF_GND REF_GND VDD2 引脚配置和功能描述 1 2 3 4 5 6 7 8 AD7961 TOP VIEW (Not to Scale) 24 23 22 21 20 19 18 17 GND IN+ IN– VCM VDD1 VDD1 VDD2 CLK+ NOTES 1. CONNECT THE EXPOSED PAD TO THE GROUND PLANE OF THE PCB USING MULTIPLE VIAS. 10888-004 CNV+ D– D+ VIO GND DCO– DCO+ CLK– 9 10 11 12 13 14 15 16 VDD1 VDD2 REFIN EN0 EN1 EN2 EN3 CNV– 图4. 引脚配置 表6. 引脚功能描述 引脚编号 1, 19, 20 2, 18, 25 12 13, 24 26, 27, 28 3 引脚名称 VDD1 VDD2 VIO GND REF_GND REFIN 类型1 P P P P P AI 4, 5, 6, 7 DI 8, 9 EN0, EN1, EN2, 2 EN3 CNV−, CNV+ 10, 11 14, 15 D−, D+ DCO−, DCO+ DO DO 16, 17 21 CLK−, CLK+ VCM DI AO 22 23 29, 30, 31, 32 IN− IN+ REF AI AI AI/O 33 EP 1 2 DI 说明 5 V模拟电源。利用一个100 nF电容，对5 V电源进行去耦。 1.8 V模拟电源。利用一个100 nF电容，可对此引脚进行去耦。 输入/输出接口电源。采用1.8 V电源；利用一个100 nF电容，可对此引脚进行去耦。 地。 参考地。在REF和REF_GND之间REF引脚上连接电容。将REF_GND接至GND。 前置缓冲基准电压。采用2.048 V外部基准电压驱动。驱动2.048 V外部基准电压时， 需要使用100 nF电容。若使用5 V或4.096 V外部基准电压(连接至REF)，则将此引脚接地。 使能2。这些引脚的逻辑电平可设置器件的工作模式，如表8所示。 转换输入。这些引脚用作转换控制引脚。在这些引脚的上升沿，对模拟输入信号进行采样 并启动一个转换周期。当CNV-接地时，CNV+用作CMOS输入引脚； 否则，CNV+和CNV-用作差分LVDS输入。 LVDS数据输出。转换数据以串行方式从这些引脚输出。 LVDS缓冲时钟输出。当DCO+接地时，选择自时钟接口模式。在这种模式下， D±端的16位结果数据以0为开头(在前一次转换结束时输出)， 后面紧跟2位标头(10)，以便利用带有外部逻辑的数字主机实现信号同步。 该标头中的1为准确采集随后转换结果提供基准。当DCO+未接地时， 选择回波时钟接口模式。在这种模式下，DCO±是CLK±的副本。 在DCO+的下降沿输出转换结果；数字主机在DCO+的下一上升沿捕捉转换结果。 LVDS时钟输入。该时钟用于在CLK+下降沿移出转换结果。 共模输出。当采用任何参考方案时，该引脚处的电压为REF引脚处电压的一半， 可用于驱动输入放大器共模。 负向差分模拟输入。必须驱动为与IN+呈180°反相。 正向差分模拟输入。必须驱动为与IN−呈180°反相。 缓冲基准电压。使用2.048 V外部基准电压(REFIN输入)时， 4.096 V系统基准电压在该引脚上产生。在此引脚上使用4.096 V或5 V外部基准电压时， 必须禁用内部基准电压缓冲器。使用尽量短的走线，将REF引脚连接至一个10 μF、 低ESR、低ESL的电容。电容的另一侧必须靠近GND。 裸露焊盘。裸露焊盘位于封装的底部。利用多个过孔，可将裸露焊盘连接至PCB的接地层。 AI = 模拟输入；AI/O = 双向模拟；AO = 模拟输出；DI = 数字输入；DO = 数字输出；P = 电源。 EN2 = 0将输入带宽设为28 MHz，EN2 = 1将输入带宽设为9 MHz。EN3 = 1使能VCM基准电压输出。 Rev. B | Page 8 of 24 AD7961 典型性能参数 除非另有说明，VDD1 = 5 V；VDD2 = 1.8 V；VIO = 1.8 V；所有规格均相对于T = 25°C而言。 0.3 0.2 –40°C +25°C +85°C –40°C +25°C +85°C 0.2 0.1 DNL (LSB) INL (LSB) 0.1 0 0 –0.1 –0.1 0 10000 20000 30000 40000 CODE 50000 –0.2 60000 10888-101 –0.3 10888-100 –0.2 0 20000 30000 40000 50000 60000 CODE 图5. 积分非线性与码和温度的关系，REF = 5 V 图8. 差分非线性与码和温度的关系，REF = 5 V 0.2 0.3 –40°C +25°C +85°C 0.2 10000 –40°C +25°C +85°C 0.1 DNL (LSB) INL (LSB) 0.1 0 0 –0.1 –0.1 0 10000 20000 30000 40000 50000 –0.2 60000 10888-103 –0.3 10888-102 –0.2 0 10000 20000 30000 40000 50000 60000 CODE CODE 图9. 差分非线性与码和温度的关系，REF = 4.096 V 图6. 积分非线性与码和温度的关系，REF = 4.096 V 150000 250000 216380 128593 125000 200000 116886 COUNT 75000 100000 50000 24701 0 0 57 2C1 2C2 2C3 25000 20940 2C4 2C5 CODE (HEX) 66 0 2C6 2C7 0 16577 0 86 2C0 2C1 2C2 2C3 2C4 2 0 2C5 2C6 CODE (HEX) 图7. 直流输入直方图(码中心)，REF = 5 V 图10. 直流输入直方图(码转换)，REF = 5 V Rev. B | Page 9 of 24 10888-105 50000 10888-104 COUNT 100000 150000 AD7961 160000 250000 215449 136440 140000 124393 200000 120000 100000 COUNT 80000 100000 60000 40000 50000 E56F E570 E571 E572 E573 CODE (HEX) 1 0 E574 E575 20000 0 E56F E570 INPUT FREQENCY = 20kHz SNR = 95.9dB SINAD = 95.8dB THD = –115.5dB SFDR = 117dB –40 0 E573 E574 E575 –80 –100 –120 –60 –80 –100 –120 –140 –160 –160 10888-106 –140 0 0.5 1.0 1.5 2.0 INPUT FREQENCY = 20kHz SNR = 96.2dB SINAD = 96.1dB THD = –121dB SFDR = 122dB –40 AMPLITUDE (dB) –60 –20 –180 2.5 0 0.5 FREQUENCY (MHz) 1.0 1.5 2.0 2.5 FREQUENCY (MHz) 图12. 20 kHz、−0.5 dBFS输入音FFT，宽视图，REF = 5 V 图15. 20 kHz、−6 dBFS输入音FFT，宽视图，REF = 5 V 0 0 –60 –40 AMPLITUDE (dB) –40 –80 –100 –120 –60 –80 –100 –120 –140 –160 –160 10888-108 –140 0 10 20 30 40 50 60 70 80 90 INPUT FREQENCY = 20kHz SNR = 95.2dB SINAD = 95.1dB THD = –110.8dB SFDR = 113.4dB –20 INPUT FREQENCY = 20kHz SNR = 95.9dB SINAD = 95.8dB THD = –115.5dB SFDR = 117dB –180 100 FREQUENCY (kHz) 10888-107 –20 AMPLITUDE (dB) E572 0 0 –20 –180 E571 535 图14. 直流输入直方图(码转换)，REF = 4.096 V 0 AMPLITUDE (dB) 776 CODE (HEX) 图11. 直流输入直方图(码中心)，REF = 4.096 V –180 0 10888-127 0 3 10888-126 24360 22331 0 10888-110 COUNT 150000 0 0.5 1.0 1.5 FREQUENCY (MHz) 2.0 2.5 图16. 20 kHz、−0.5 dBFS输入音FFT，宽视图，REF = 4.096 V 图13. 20 kHz、−0.5 dBFS输入音FFT，缩放视图，REF = 5 V Rev. B | Page 10 of 24 AD7961 0 96.0 –20 INPUT FREQENCY = 20kHz SNR = 95.2dB SINAD = 95.1dB THD = –110.8dB SFDR = 113.4dB –60 95.8 SNR, SINAD (dB) –80 –100 –120 –140 95.6 95.4 95.2 10888-109 –160 –180 SNR SINAD 0 10 20 30 40 50 60 70 80 90 95.0 –40 100 10888-114 AMPLITUDE (dB) –40 –20 0 FREQUENCY (kHz) 60 80 图20. SNR和SINAD与温度的关系，REF = 5 V 图17. 20 kHz、−0.5 dBFS输入音FFT，缩放视图，REF = 4.096 V –110 0 –20 INPUT FREQENCY = 20kHz SNR = 95.5dB SINAD = 95.4dB THD = –119.9dB SFDR = 119.7dB –40 –60 –112 –114 THD (dB) AMPLITUDE (dB) 20 40 TEMPERATURE (°C) –80 –100 –116 –118 –120 –140 0 0.5 1.0 1.5 2.0 –122 –40 –30 –20 –10 2.5 0 FREQUENCY (MHz) 10 20 30 40 50 60 70 80 10888-128 10888-111 –180 70 80 10888-129 –120 –160 TEMPERATURE (°C) 图21. THD与温度的关系，REF = 5 V 图18. 20 kHz、−6 dBFS输入音FFT，宽视图，REF = 4.096 V –120 96.00 SNR THD 126 –115 124 –110 95.75 122 SFDR (dB) –100 95.50 THD (dB) –95 –85 95.00 0 50 100 150 200 –80 120 118 116 –90 95.25 10888-130 SNR (dB) –105 FREQUENCY (kHz) 114 112 –40 –30 –20 –10 0 10 20 30 40 50 60 TEMPERATURE (°C) 图19. SNR和THD与频率的关系，−0.5 dBFS，REF = 5 V 图22. SFDR与温度的关系，REF = 5 V Rev. B | Page 11 of 24 AD7961 10 0.9 VDD2 VDD1 VIO 8 0.8 0.7 CURRENT (µA) GAIN ERROR 0.6 0.5 0.4 6 4 0.3 0.2 0.1 ZERO ERROR 0 –40 –20 0 20 40 TEMPERATURE (°C) 60 0 –40 80 10888-119 2 10888-120 ZERO ERROR AND GAIN ERROR (LSB) 1.0 –20 0 20 40 60 80 TEMPERATURE (°C) 图23. 零电平误差和增益误差与温度的关系，REF = 5 V 图26. 关断电流与温度的关系，REF = 5 V 0.3 12 0.2 10 IN+ –0.1 –0.2 IN– –0.3 –0.4 –0.5 10888-122 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 DIFFERENTIAL INPUT VOLTAGE (V) 4.5 VIO 4 0 5.0 VDD2 10 8 6 VIO 4 VDD1 0 –40 10888-118 2 –20 0 20 40 60 0 1 2 3 4 图27. 电源电流与吞吐速率的关系，自时钟模式， CNV±为CMOS模式，内部基准电压缓冲器禁用 14 12 VDD1 THROUGHPUT (MHz) 图24. 输入电流(IN+, IN−)与差分输入电压的关系，REF = 5 V SUPPLY CURRENT (mA) 6 2 –0.6 –0.7 VDD2 8 10888-124 0 SUPPLY CURRENT (mA) INPUT CURRENT (mA) 0.1 80 TEMPERATURE (°C) 图25. 电源电流与温度的关系，REF = 5 V，自时钟模式， CNV±为CMOS模式，内部基准电压缓冲器禁用 Rev. B | Page 12 of 24 5 AD7961 术语 差分非线性(DNL)误差 电源抑制比(PSRR) 在一个理想ADC中，码跃迁相距1 LSB。差分非线性是指实 电源变化会影响转换器的满量程转换，但不会影响其线 际值与此理想值的最大偏差。经常用保证无失码的分辨率 性。电源抑制比指由于电源电压偏离标称值所引起的满量 来描述这一规格。 程转换点的最大变化。 积分非线性(INL)误差 信噪比(SNR) 线性误差是指每个码与一条从负满量程画到正满量程的直 SNR指实际输入信号的均方根值与奈奎斯特频率以下除谐 线偏差。用作负满量程的该点出现在第一个码跃迁之前的 波和直流以外所有其它频谱成分的均方根和之比，用分贝 ½ LSB处。正满量程定义为超出最后一个码跃迁1½ LSB的一 (dB)表示。 个电平。从各码的中点到该直线的距离即为偏差。 信纳比(SINAD) 动态范围 SINAD指实际输入信号的均方根值与奈奎斯特频率以下包 动态范围指满量程的均方根值与−60 dB典型输入条件下测得 括谐波但直流除外的所有其它频谱成分的均方根和之比， 的均方根噪声之比，用分贝(dB)表示。 用分贝(dB)表示。 有效位数(ENOB) 无杂散动态范围(SFDR) ENOB指利用正弦波输入测得的分辨率。它与SINAD相 关，计算公式如下： ENOB = [(SINADdB − 1.76)/6.02] SFDR指输入信号与峰值杂散信号(包括谐波)的均方根幅值 之差，用分贝(dB)表示。 总谐波失真(THD) THD指前五个谐波成分的均方根和与满量程输入信号的均 增益误差 当模拟电压高于标称负满量程½ LSB时(对于±4.096 V范围为 方根值之比，用分贝(dB)表示。 −4.0959844 V)，产生第一个码跃迁(从100...000跃迁至100...001)。 零电平误差 当模拟电压低于标称正满量程1½ LSB时(对于±4.096 V范围为 理想中间电平输入电压(0 V)与产生中间电平输出码的实际 +4.095953 V)，发生最后一个码跃迁(从011 … 110跃迁至011 电压之差称为零电平误差。 … 111)。增益误差指最后一个跃迁的实际电平与第一个跃迁 的实际电平之差与二者的理想电平之差的偏差。 零电平误差漂移 1°C温度变化所产生的零电平误差与满量程代码范围(2N)的 比率，采用百万分率表示。 增益误差漂移 1°C温度变化所产生的增益误差变化量与满量程范围(2 )的 N 比率，采用百万分率表示。 最低有效位(LSB) 最低有效位或LSB是转换器可以表示的最小增量。对于N位 分辨率的全差分输入ADC，LSB(单位：伏特)的计算公式 如下： LSB (V) = V INp-p 2N Rev. B | Page 13 of 24 AD7961 工作原理 IN+ GND LSB MSB 16,384C 4C 2C C SWITCHES CONTROL C CLK+, CLK– REF (4.096V) COMP CONTROL LOGIC GND 32,768C 16,384C 4C 2C C DATA TRANSFER D+, D– OUTPUT CODE C MSB DCO+, DCO– SW– LSB CNV+, CNV– GND LVDS INTERFACE CONVERSION CONTROL IN– 10888-011 32,768C SW+ 图28. ADC原理示意图 电路信息 当转换阶段开始时，SW+和SW−首先断开。然后，两个电 AD7961是一款5 MSPS、高精度、高能效的16位ADC，它采 容阵列从输入端断开，并连接到GND输入端。因此，采集 用逐次逼近型架构，可提供95.5 dB SNR、±0.2 LSB INL和 阶段结束时捕获的输入(IN+ 和 IN−)之间差分电压施加于比 ±0.14 LSB DNL。AD7961没有任何流水线延迟，堪称多路复 较器输入端，导致比较器不平衡。通过在GND与REF(基准 用通道应用的理想之选。 电压)之间切换电容阵列的各元件，比较器输入将按照二进 AD7961每秒能够转换5,000,000次(5 MSPS)。器件的典型功耗 制加权电压步进(VREF/2、VREF/4…VREF/262,144)变化。控制 为46.5 mW。AD7961提供额外的片内基准电压缓冲器。使能 内部基准电压缓冲器后，AD7961额外功耗仅为18 mW左右。 AD7961采用5 V和1.8 V电源(VDD1、VDD2)供电。数字主 逻辑从MSB开始切换这些开关，以便使比较器重新回到平 衡状态。该过程结束后，控制逻辑将产生ADC输出代码 AD7961数字接口使用低电压差分信号(LVDS)实现高数据 机与AD7961之间的接口仅支持1.8 V逻辑电平。AD7961利 传输率。 用LVDS接口来传输转换数据。输入至器件的信号CNV+和 经 过 t MSB (从 转 换 开 始 到 MSB可 用 的 时 间 )后 ， 可 以 读 取 CNV−可激活模拟输入转换。可以使用CMOS或LVDS源激 AD7961的转换结果。用户必须对AD7961应用突发LVDS 活引脚CNV+和CNV−。 CLK±信号，才能向数字主机传输数据。 AD7961采用节省空间的32引脚5 mm × 5 mm LFCSP封装。 CLK±信号将ADC转换结果输出至数据输出D±。CLK±信号 如图35和图36所示，其特性如下： 转换器信息 AD7961是一款5 MSPS ADC，采用基于电荷再分配DAC的逐 次逼近型架构。图28显示了一个简化的ADC原理图。容性 DAC包含两个相同的16位二进制加权电容阵列，分别连接 • 在tCLKL和tMSB之间的时间窗口内，CLK±上的差分电压保 持在稳定状态。 • AD7961具有两种数据读取模式。如需了解更多关于回波 时钟和自时钟接口模式的信息，请参阅“数字接口”部分。 到比较器的两个输入端。 在采集阶段，与比较器输入端相连的阵列端子通过SW+和 SW−连接到GND。所有独立开关都连接到模拟输入端。因 此，电容阵列用作采样电容和采集IN+、IN−输入端的模拟 信号。一旦采集阶段结束且CNV±输入变为高电平，即启 动转换阶段。注意：AD7961可接收CMOS或LVDS格式的 CNV±信号。 Rev. B | Page 14 of 24 AD7961 传递函数 导电流。这些二极管可以处理最高130 mA的正偏电流。然 AD7961采用5 V或4.096 V基准电压源。AD7961可将反相模 而，如果输入缓冲放大器的电源电压与VDD1/GND电源电 拟输入信号(IN+和IN−)的差分电压转换为数字输出信号。 压不同，那么模拟输入信号可能最终超过供电轨0.3 V以上。 IN+和IN−需要REF/2 V共模电压。 此时(例如输入缓冲器短路)，限流可以保护器件。 VDD1 16位转换结果以MSB优先、二进制补码格式提供。AD7961 185Ω 26pF 10888-013 IN+ OR IN– 011 ... 111 011 ... 110 011 ... 101 图30. 等效模拟输入电路 模拟输入结构支持IN+和IN−之间真差分信号的采样。借助 这些差分输入，可以抑制两个输入端的共模信号。模拟输 入频率较高时，AD7961会显示THD有所降低。 100 90 100 ... 010 80 –FSR + 0.5LSB +FSR – 1LSB +FSR – 1.5LSB ANALOG INPUT 70 图29. AD理想传输函数(FSR表示满量程范围) 60 50 40 模拟输入 30 施加于AD7961的模拟输入(IN+和IN−)必须保持180°反相。 20 图30显示了AD7961输入结构的等效电路。 10 两个二极管为IN+和IN−提供ESD保护。切记，模拟输入信 号不能超过AD7961的供电轨0.3 V以上(VDD1和GND)。如果 模拟输入信号超过该水平，二极管就会变成正偏，开始传 0 100 10888-123 –FSR + 1LSB CMRR (dB) 100 ... 001 100 ... 000 –FSR 10888-012 ADC CODE (TWOS COMPLEMENT) 的理想传递函数如图29和表7所示。 1k 10k 100k 1M FREQUENCY (Hz) 图31. 模拟输入CMRR与频率的关系 表7. 输出码和理想输入电压 说明 FSR − 1 LSB 中间电平 + 1 LSB 中间电平 中间电平 − 1 LSB −FSR + 1 LSB −FSR 模拟输入(IN+ − IN−)， REF = 5 V +4.999847 V V 0V V −4.999847 V −5 V 模拟输入(IN+ − IN−)， REF = 4.096 V +4.095875 V V 0V V −4.095875 V −4.096 V Rev. B | Page 15 of 24 以二进制补码形式表示的数字输出代码(十六进制数) 0x7FFF 0x0001 0x0000 0xFFFF 0x8001 0x8000 AD7961 典型应用 破坏。换言之，从CNV±上升沿到多路复用器输入开关事 图32显示通过两个单端ADA4899-1器件驱动AD7961的典型 件为止，若期间延迟低于90 ns或高于110 ns，则不会造成破 连 接 图 示 例 。 替 代 ADC驱 动 器 是 两 个 单 端 运 算 放 大 器 坏。如果模拟输入在安静转换期间经多路复用处理，则电 ADA4897-1，或差分放大器ADA4932-1，可驱动AD7961的 流转换可能遭到最多4 LSB的破坏。 输入。 如果模拟输入的多路复用处理得足够早，则输入有足够的 AD7961适用于高速多路复用应用，如数字X射线、计算机 时间摆动至满量程信号，并在允许的时间内建立输入。 断层扫描和红外摄像机等；这类应用要求具备出色噪声、 相对于满量程输入，AD7961具有极低的噪底。该器件具有 功耗和吞吐速率性能，而采用AD7961可极大地降低这类应 高吞吐速率、低噪底和线性性能，因此还适合过采样应用， 用的成本。AD7961在转换期间要求90 ns至110 ns安静时间， 如光谱分析、MRI梯度控制以及气谱分析。AD7961的宽动 期间不可切换多路复用器输入(通道)，以避免对转换造成 态范围特性支持对多个通道的大小信号进行精确测量。 +VS +7V ADR4550 0.1µF +5V AD8031 0.1µF 0.1µF 10µF2 +5V –VS 0.1µF +1.8V 0.1µF +1.8V 0.1µF +VS ADA4899-1 REF1 VDD1 VDD2 VIO CNV± 100Ω –VS IN+ D± 100Ω DCO± 100Ω AD7961 IN– +VS GND 33Ω VCM = 2.5V VCM 56pF 0V TO 5 V ADA4899-1 CLK± 100Ω DIGITAL HOST LVDS TRANSMIT AND RECEIVE REFIN 56pF DIGITAL INTERFACE SIGNALS 33Ω 0V TO 5 V VCM = 2.5V 2.5V 0.1µF –VS +VS VCM3 AD8031 0.1µF –VS 1 SEE THE VOLTAGE REFERENCE OPTIONS SECTION. CONNECTION TO EXTERNAL REFERENCE SIGNALS IS DEPENDENT ON THE EN1 THE COMMON GROUND OF THE BOARD. THE REF AND REFIN PINS ARE DECOUPLED REGARDLESS OF EN1 AND EN0 SETTINGS. 3 BUFFERED VCM PIN OUTPUT GIVES THE REQUIRED 2.5V COMMON-MODE SUPPLY FOR ANALOG INPUTS. 图32. 典型应用图 Rev. B | Page 16 of 24 10888-015 AND EN0 SETTINGS. 2 A 10µF CAPACITOR WITH LOW ESL AND ESR IS USUALLY CONNECTED BETWEEN THE REF PIN AND REF_GND. CONNECT REF_GND TO AD7961 表8. 基准电压选项 EN3 X1 X1 EN2 0 0 EN1 0 0 EN0 0 1 REFIN X1 0V X1 0 0 1 2.048 V X1 0 1 0 0V X1 0 1 1 0V 0 1 X1 1 1 1 0 0 0 0 0 1 X1 X1 0V X1 1 0 1 2.048 V X1 1 1 0 0V X1 1 1 1 0V 1 2 基准电压模式描述 掉电模式。全部关断，包括LVDS接口。 接口上电。基准电压缓冲器禁用。5 V外部基准电压施加到REF引脚。 此模式下，将REFIN连接至0 V。输入采样网络的带宽设为28 MHz。 内部基准电压缓冲器使能。要求2.048 V外部基准电压施加于REFIN引脚上。 REF引脚提供4.096 V缓冲基准电压。输入采样网络的带宽设为28 MHz。 内部基准电压缓冲器禁用。以4.096 V外部基准电压源驱动REF引脚。 此模式下，将REFIN连接至0 V。输入采样网络的带宽设为28 MHz。 休眠模式2。LVDS关断。芯片不响应CNV±启动脉冲。 EN3至EN0设为XX01或XX10时，具有快速唤醒时间(5 µs)。 确保转入与转出该模式时，CNV±启动脉冲为低电平。 输出至LVDS的测试模式。此接口不提供ADC输出。 无效模式。 基准电压缓冲器禁用。以5 V外部基准电压源驱动REF引脚。 输入采样网络的带宽设为窄带宽(9 MHz)。 内部基准电压缓冲器使能，并驱动REF引脚至4.096 V。 输入采样网络的带宽设为窄带宽(9 MHz)。 基准电压缓冲器禁用。以4.096 V外部基准电压源驱动REF引脚。 输入采样网络的带宽设为窄带宽(9 MHz)。 休眠模式2。LVDS关断。芯片不响应CNV±启动脉冲。 EN3至EN0设为XX01或XX10时，具有快速唤醒时间(5 µs)。 X = 无关位。 使用内部基准电压缓冲器时，休眠模式的用处不大，因为内部基准电压缓冲器的建立使快速唤醒成为不可能。 基准电压选项 唤醒时间(从关断模式和休眠模式) AD7961允许对基准电压进行缓冲。AD7961的转换以5 V或 使用表8中的正确基准电压，当EN3至EN0 = X000时，AD7961 4.096 V基准电压为准。使用外部基准电压源时有三个选项： 关断；当EN3 to EN0 = XX11时，该器件工作在休眠模式。 • 5 V外部缓冲基准电压源施加到REF引脚。 从关断模式到休眠模式，所选基准电压设置的典型唤醒时 间如表9和表10所示。每个唤醒时间均代表从EN3逻辑转换 • 4.096 V外部缓冲基准电压源施加到REF引脚。 • 2.048 V外部基准电压源施加到REFIN引脚(高阻抗输入)。 片内缓冲器增益为2，并以4.096 V驱动REF引脚。 建议AD7961使用的外部基准电压源为ADR4520/ADR4540/ ADR4550和ADR440/ADR444/ADR445。通过EN1和EN0引 脚，可以控制创建此基准电压的各种选项(见表8)。通过EN2 至EN0时刻开始，到ADC准备就绪并可以读取CNV±上升 沿时刻为止的时间长度。例如，使用REFIN = 0 V时，施加 CNV±脉冲之前，用户在关断后必须等待1.4 ms，以便接收 数据转换结果。 表9. 唤醒时间(从关断模式，EN3至EN0 = X000) 或更低时使用此较低带宽(9 MHz)。EN3 = 1使能VCM基准电 到激活模式 EN3至EN0 = XX01，REFIN = 0 V EN3至EN0 = XX01，REFIN = 2.048 V EN3至EN0 = XX10，REFIN = 0 V 压输出，而EN3 = 0禁用VCM基准电压输出。使用较大的5 V 表10. 唤醒时间(从休眠模式，EN3至EN0 = XX11) 外部基准电压源选项可获得最佳的SNR和动态范围性能。 到激活模式 EN3至EN0 = XX01，REFIN = 0 V EN3至EN0 = XX01，REFIN = 2.048 V EN3至EN0 = XX10，REFIN = 0 V 控制−3 dB输入带宽。EN2 = 0将−3 dB输入带宽设为28 MHz， EN2 = 1将−3 dB输入带宽设为9 MHz。仅在采样速率为2 MSPS 获得的改进约为1.7 dB，通过下式计算： Rev. B | Page 17 of 24 唤醒时间 1.4 ms 8 ms 1.4 ms 唤醒时间 5 µs 8 ms 5 µs AD7961 电源 上电 AD7961需要5 V(VDD1)和1.8 V(VDD2)电源供电，同时还需 对于所有ADC，最佳做法是尽可能在施加外部基准电压之 要数字输入/输出接口电源(VIO)供电。以1.8 V逻辑电平驱动 前先为内核上电。最后施加模拟输入。 EN0至EN3引脚。VIO和VDD2可来自同一1.8 V电源；但最好 对AD7961执行上电操作时，首先需要对器件施加1.8 V 使用独立走线将VIO与VDD2引脚隔开，且将每个引脚独 立去耦。 (VDD2、VIO)电源，然后施加5 V (VDD1)电源。将基准电 压配置引脚EN0、EN1和EN2设为正确值。使用内部基准 AD7961所需的5 V和1.8 V电源可采用ADI公司的LDO，如 电压缓冲器时(取决于EN1和EN0值)，将2.048 V外部基准电 ADP7104-5和ADP124-1.8。图33显示AD7961的PSRR与电源 压施加到REFIN引脚，或将5 V/4.096 V施加到REF引脚。 频率的关系。如图34所示，AD7961内核功耗与吞吐速率成 45 正比，以较低速度工作时可节省大量功耗预算。 40 POWER DISSIPATION (mW) 110 VDD2 = 1.8V VIO = 1.8V VDD1 = 5.0V 100 80 70 30 25 20 15 10 0 50 40 100 1k 10k 100k 10888-125 5 60 10888-121 PSRR (dB) 90 35 0 1 2 3 4 THROUGHPUT (MHz) 图34. ADC内核功耗与吞吐速率的关系，自时钟模式， CNV±为CMOS模式，内部基准电压缓冲器禁用 1M FREQUENCY (Hz) 图33. PSRR与电源频率的关系 Rev. B | Page 18 of 24 5 AD7961 数字接口 时钟DCO±是时钟CLK±的缓冲副本，与数据时钟D±同 转换控制 模数转换均由CNV±信号控制。该信号既可以CNV+/CNV− 步；D±在DCO± (tD)的下降沿更新。通过电路板和数字主机 LVDS信号的形式应用，又可以输入CNV+引脚的1.8 V CMOS 在D±与DCO±之间维持良好的传输延迟，移位寄存器有足 逻辑信号的形式应用(此时CNV−接地)。CNV±信号的上升 够的时间裕量使用DCO±锁存D±。 沿启动转换。 在CNV±脉冲的上升沿用于启动转换。为保证器件正常工 AD7961上电后产生的第一个转换结果是有效的。AD7961 作，CNV±脉冲必须返回低电平(≤tCNVH最大值)。转换开始 的重要优势是用户可在转换结束前返回采集阶段。 后便会执行到完成为止。转换过程中忽略其他CNV±脉 冲。经过时间tMSB后，主机开始产生CLK±脉冲信号。注 “回波时钟接口模式”和“自时钟模式”部分将介绍通过LVDS 意，tMSB是新转换结果MSB的最大时间，应作为CLK±的选 接口采集AD7961数字输出的两种方法。 通器件。驱动回波时钟(DCO±)和数据(D±)同步，并且 回波时钟接口模式 DCO±的下降沿更新D±；主机应在DCO±的上升沿捕捉 AD7961在回波时钟接口模式下的数字操作如图35所示。该 D±。唯一要求是，必须在下一转换周期的tCLKL时间消逝之 接口模式因为仅需要在数字主机端使用一个移位寄存器， 前，完成16个CLK±脉冲。完成全部16位的读取后，D±和 所以支持多种数字主机(例如：FPGA、移位寄存器和微控 DCO±驱动至0，直到时间tMSB。在CLK±突发脉冲之间，将 制器)。在每个AD7961与数字主机之间，需要三个LVDS引 CLK±置为空闲低电平状态。 脚(D±、CLK±和DCO±)。 SAMPLE N SAMPLE N + 1 tCYC tCNVH CNV– CNV+ tACQ ACQUISITION ACQUISITION ACQUISITION tCLKL tCLK 15 CLK– 16 1 2 15 16 1 2 3 CLK+ 15 DCO+ D– 1 tMSB tCLKD D+ 16 D1 N–1 D0 N–1 2 15 1 16 2 3 tD 0 D15 N D14 N D1 N 图35. 回波时钟接口模式时序图 Rev. B | Page 19 of 24 D0 N 0 D15 N+1 D14 N+1 D13 N+1 10888-018 tDCO DCO– AD7961 自时钟模式 自时钟模式数据捕捉方法允许数字主机调适其结果捕捉时 AD7961在回波时钟接口模式下的数字运算如图36所示。该 序，以适应AD7961产生的传播延迟变化。例如，从共享同 接 口 模 式 将 ADC与 数 字 主 机 之 间 的 走 线 数 减 少 至 两 对 一输入时钟的多个AD7961器件中捕捉数据。 LVDS(CLK±和D±)或一对(共享CLK±时)。多个AD7961器件 CNV±脉冲的上升沿用于启动转换。为保证器件正常工 可共享同一个CLK±信号。这样，可以减少数字主机上的 作，CNV±脉冲必须返回低电平状态(tCNVH最大值)。换开 LVDS连接数。 始后便会执行到完成为止。转换过程中忽略其他CNV±脉 在自时钟接口模式下，每个ADC数据字前面都有一个010 冲。经过时间tMSB之后，主机开始向AD7961发出CLK±脉冲 表头序列。经过时间tMSB之后，表头第一位0自动出现在D 信号。所有18个CLK±脉冲必须应用于由tMSB和随后的tCLKL 上，且余下的两位表头10在下一次采样开始时的前两个 使能的时间窗内。所需的18个CLK±脉冲必须在tCLKL消逝前 CLK下降沿读出。没有时钟输出同步至数据(D±)来让数字 (参考下一转换相位)产生。否则，数据会被新的转换结果 主机采集数据输出 覆盖而丢失。 对于每个AD7961器件，使用一个状态机完成D±数据与数 在18个CLK±突发脉冲期间，将CLK±置为高电平空闲状 字主机采集时钟的同步。例如，使用运行速度与CLK±相 态。在CLK±信号的下一次突发脉冲期间，在CLK±的随后 同的状态机可集成该时钟频率的三个相位(间隔为120º)。 下降沿输出表头位和下一ADC结果的转换数据。 每个相位采集ADC输出的数据D±。 在自时钟接口模式下，AD7961同样允许用户提供额外(第 接下来，对在状态机时钟各相位捕捉的AD7961数据进行比 19个)时钟脉冲，在帧结束时确认以保证0状态，如图37所 较。在所采集的每组数组中，表头中1的位置允许用户选 示。经过时间tMSB之后，表头序列第一位0自动出现在D± 择D±数据有效窗口期间的状态机时钟相位。 上，且余下的两位表头10在下一次采样开始时的前两个 CLK±下降沿读出。该表头(010)用于同步数据主机每次转 换的D±信号，在该模式下，没有时钟输出同步至数据(D±) 来让数字主机采集数据输出。 SAMPLE N SAMPLE N + 1 tCYC tCNVH CNV– CNV+ tACQ ACQUISITION tCLK CLK– ACQUISITION ACQUISITION tCLKL 17 18 1 2 4 3 17 1 18 2 3 CLK+ D+ D– D1 N–1 D0 N–1 0 1 0 D15 N D14 N 图36. 自时钟接口模式时序图 Rev. B | Page 20 of 24 D1 N D0 N 0 1 0 D15 N+1 10888-019 tMSB tCLKD AD7961 SAMPLE N SAMPLE N + 1 tCYC tCNVH CNV– CNV+ tACQ ACQUISITION tCLK CLK– ACQUISITION ACQUISITION tCLKL 19 20 21 1 2 4 3 17 18 1 19 2 3 CLK+ D+ D– D1 N–1 D0 N–1 0 1 0 D15 N D14 N D1 N 图37. 带额外时钟脉冲的自时钟接口模式时序图 Rev. B | Page 21 of 24 D0 N 0 1 0 D15 N+1 10888-020 tMSB tCLKD AD7961 应用信息 布局布线 最后，AD7961的VDD1、VDD2和VIO电源应通过陶瓷电 AD7961的印刷电路板应采用模拟部分与数字部分分离设 容去耦，其值通常为100 nF，靠近AD7961放置，并用短而 计，并限制在电路板的一定区域内。避免在器件下方布设 宽的走线连接，以提供低阻抗路径并减小电源线路上的毛 数字线路，否则会将噪声耦合至器件，除非在AD7961下方 刺噪声影响。 铺一个接地层用作屏蔽。不要在模拟信号路径附近运行快 速开关信号(如CNV±或CLK±)。避免数字信号与模拟信号 交叠。至少使用一个接地层。数字和模拟部分可以共用或 分割使用接地层。后一情况中，接地层应在AD7961器件下 方连接。 AD7961基准电压输入引脚REF具有动态输入阻抗。去耦 评估AD7961性能 EVAL-AD7961FMCZ评估板(UG-581)的用户指南中给出了 AD7961原理图和布局的其他推荐准则。装配完善并经过测 试 的 评 估 板 、 用 户 指 南 以 及 使 用 PC并 通 过 EVALAD7961FMCZ控制EVAL-SDP-CH1Z板的软件可从ADI公司 网站下载：www.analog.com。 REF时为了取得最小寄生电感，应将基准电压源的去耦陶 瓷电容靠近(理想情况是正对)REF和REF_GND引脚放置， 并用较宽的低阻抗走线进行连接。 Rev. B | Page 22 of 24 AD7961 外形尺寸 0.30 0.25 0.18 32 25 0.50 BSC TOP VIEW 0.80 0.75 0.70 SEATING PLANE 3.25 3.10 SQ 2.95 EXPOSED PAD 8 17 0.50 0.40 0.30 16 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF PIN 1 INDICATOR 1 24 9 BOTTOM VIEW 0.25 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-WHHD. 112408-A PIN 1 INDICATOR 5.10 5.00 SQ 4.90 图38. 32引脚引线框芯片级封装[LFCSP_WQ] 5 mm x 5 mm，超薄体 (CP-32-7) 图示尺寸单位：mm 订购指南 型号1 AD7961BCPZ AD7961BCPZ-RL7 EVAL-AD7961FMCZ 1 温度范围 −40°C至+85°C −40°C至+85°C 封装描述 32引脚引线框芯片级封装[LFCSP_WQ] 32引脚引线框芯片级封装[LFCSP_WQ] 评估板 Z = 符合RoHS标准的器件。 Rev. B | Page 23 of 24 封装选项 CP-32-7 CP-32-7 AD7961 注释 ©2013–2014 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D10888sc-0-3/14(B) Rev. B | Page 24 of 24