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日本語参考資料
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16 ビット、 5 MSPS の PulSAR
差動 ADC
AD7961
データシート
機能ブロック図
特長
VDD1 VDD2
REF VCM
VIO
EN0
EN1
÷2
CLOCK
LOGIC
EN2
EN3
IN+
CAP
DAC
IN–
CNV+, CNV–
D+, D–
SERIAL
LVDS
SAR
AD7961
DCO+, DCO–
CLK+, CLK–
GND
図 1.
概要
AD7961 は、5 MSPS の電荷再分配逐次比較型 (SAR) 16 ビット
A/D コンバータ (ADC)です。SAR アーキテクチャの採用により、
ノイズと直線性の優れた性能が可能になっています。AD7961
は、低消費電力高速 16 ビット・サンプリングの ADC、変換ク
ロック、リファレンス・バッファを内蔵しています。AD7961
は、IN+ピンと IN-ピンとの間の電位差を CNV±のエッジでサン
プルします。両ピンにかかる電圧は逆位相かつ範囲は 0 V～
4.096 V および 0 V～5 V です。リファレンス電圧は外部からデバ
イスに入力されます。すべての変換結果は、セルフ・クロック
またはエコー・クロックで駆動される LVDS シリアル・インタ
ーフェースから出力されます。
AD7961 は、32 ピン LFCSP (QFN) パッケージを採用し、動作は
−40°C～+85°C で規定されています。
アプリケーション
デジタル画像処理システム
デジタル X 線
コンピュータ断層撮影
IR カメラ
MRI グラジエント制御
高速データ・アクイジション
分光分析装置
テスト装置
表 1.高速 PulSAR® ADC の選択肢
Input Type
PseudoDifferential,
16-Bit
True Bipolar,
16-Bit
Differential, 1
16-Bit
Differential,1
18-Bit
1
1 MSPS to
<2 MSPS
AD7653
AD7667
AD7980
AD7983
AD7671
2 MSPS to
3 MSPS
AD7985
5 MSPS
to 6 MSPS
10 MSPS
AD7677
AD7623
AD7643
AD7982
AD7984
AD7621
AD7622
AD7641
AD7986
AD7625
AD7626
AD7961
AD7960
逆位相
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生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
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Rev. B
©2013–2014 Analog Devices, Inc. All rights reserved.
本
10888-001
スループット: 5 MSPS
ノーミス・コードの 16 ビット分解能
優れた AC/DC 性能
ダイナミックレンジ: 96 dB
SNR: 95.5 dB
THD: −116 dB
INL: ±0.2 LSB (typ)、±0.55 LSB (最大)
DNL: ±0.14 LSB (typ)、±0.25 LSB (最大)
真の差動アナログ入力電圧範囲: ±4.096 V または±5 V
低消費電力
5 MSPS で、外付けリファレンス・バッファ使用時 46.5 mW
(エコー・クロック・モード)
5 MSPS で、内蔵リファレンス・バッファ使用時 64.5 mW
(エコー・クロック・モード)
5 MSPS で、外付けリファレンス・バッファ使用時 39 mW
(セルフ・クロック・モード、CNV±は CMOS モード)
SAR アーキテクチャ採用
レイテンシ／パイプライン遅延なし
外付けリファレンス・オプション: バッファ付き 2.048 V～4.096 V
(内蔵リファレンス・バッファ)、4.096 V、5 V
シリアル LVDS インターフェース
セルフ・クロック・モード
エコー・クロック・モード
変換制御 (CNV± 信号)に LVDS または CMOS を選択可能
動作温度範囲: −40°C～+85°C
32 ピン、5 mm × 5 mm LFCSP (QFN)パッケージを採用
REFIN
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
AD7961
データシート
目次
特長 ...................................................................................................... 1
回路説明 ....................................................................................... 14
アプリケーション .............................................................................. 1
コンバータ情報............................................................................ 14
機能ブロック図 .................................................................................. 1
伝達関数 ....................................................................................... 15
概要 ...................................................................................................... 1
アナログ入力................................................................................ 15
改訂履歴 .............................................................................................. 2
代表的なアプリケーション ........................................................ 16
仕様 ...................................................................................................... 3
リファレンス電圧のオプション ................................................ 17
タイミング仕様 .............................................................................. 5
電源 ............................................................................................... 18
絶対最大定格 ...................................................................................... 7
デジタル・インターフェース ........................................................ 19
熱抵抗.............................................................................................. 7
変換制御 ....................................................................................... 19
ESD の注意 ..................................................................................... 7
アプリケーション情報 .................................................................... 22
ピン配置およびピン機能説明 .......................................................... 8
レイアウト.................................................................................... 22
代表的な性能特性 .............................................................................. 9
AD7961 の性能評価 ..................................................................... 22
用語 .................................................................................................... 13
外形寸法............................................................................................ 23
動作原理 ............................................................................................ 14
オーダー・ガイド ........................................................................ 23
改訂履歴
3/14—Rev. A to Rev. B
Changes to Table 4 ............................................................................... 7
Deleted Table 6; Renumbered Sequentially .......................................... 7
Changes to Figure 19 .......................................................................... 11
11/13—Rev. 0 to Rev. A
Change to Table 1 ................................................................................. 1
Changes to Table 2 ............................................................................... 3
Change to Table 3 ................................................................................. 5
Changes to Table 4 ............................................................................... 7
Added Table 6; Renumbered Sequentially ............................................ 7
Change to Figure 4 ............................................................................... 8
Changes to Figure 32 .......................................................................... 16
Change to Voltage Reference Options Section.................................... 17
8/13—Revision 0: Initial Version
Rev. B
－ 2/23 －
AD7961
データシート
仕様
特に指定がない限り、VDD1 = 5 V; VDD2 = 1.8 V; VIO = 1.8 V; REF = 5 V または 4.096 V; すべての仕様は TMIN～TMAX で規定。
表 2.
Parameter
Test Conditions/Comments
RESOLUTION
Min
Typ
Max
16
Unit
Bits
ANALOG INPUT
Voltage Range
VIN+ − VIN−
−VREF
+VREF
V
Operating Input Voltage
VIN+, VIN− to GND
−0.1
VREF + 0.1
V
VREF/2 + 0.05
V
VREF/2 − 0.05
Common-Mode Input Range 1
VREF/2
CMRR
fIN = 500 kHz
70
dB
Input Leakage Current
Acquisition phase
60
nA
THROUGHPUT
Complete Cycle
200
Throughput Rate
0
ns
5
MSPS
DC ACCURACY
No Missing Codes
16
Integral Linearity Error
−0.55
±0.2
+0.55
LSB
Differential Linearity Error
−0.25
±0.14
+0.25
LSB
+2.5
LSB
Transition Noise
Bits
0.5
LSB
Zero Error
−2.5
Zero Error Drift1
−0.25
±0.01
+0.25
ppm/°C
Gain Error
−8.5
±1
+8.5
LSB
Gain Error Drift1
−0.5
±0.05
+0.5
ppm/°C
Power Supply Sensitivity 2
VDD1 = 5 V ± 5%
±0.25
LSB
VDD2 = 1.8 V ± 5%
±0.5
LSB
dB
AC ACCURACY
fIN = 1 kHz, −0.5 dBFS, VREF = 5 V
Dynamic Range
95
96
Signal-to-Noise Ratio
94.5
95.5
dB
118
dB
Spurious-Free Dynamic Range
−116
dB
94
95
dB
Dynamic Range
94
95
dB
Signal-to-Noise Ratio
93.5
94.5
dB
Spurious-Free Dynamic Range
114
dB
Total Harmonic Distortion
−112
dB
Total Harmonic Distortion
Signal-to-Noise-and-Distortion Ratio
fIN = 1 kHz, −0.5 dBFS, VREF = 4.096 V
Signal-to-Noise-and-Distortion Ratio
93
94
dB
−3 dB Input Bandwidth 3
EN2 = 0
28
MHz
Oversampled Dynamic Range 4
OSR = 256, REF = 5 V
115
dB
Aperture Delay 5
1.6
ns
Aperture Jitter5
1
ps
REFERENCE BUFFER
REFIN Input Voltage Range1
REF Output Voltage Range
REF at 25°C, EN3 to EN0 = XX01 or
XX10
Line Regulation
VDD1 = 5 V ± 5%, VDD2 = 1.8 V ± 5%
2.048
2.054
V
4.096
4.106
V
±20
−25
1
Gain Drift
Rev. B
2.042
4.086
－ 3/23 －
±4
µV
+25
ppm/°C
AD7961
データシート
Parameter
Test Conditions/Comments
Min
Typ
Max
Unit
EXTERNAL REFERENCE
Voltage Range
REFIN pin, EN1 to EN0 = 01
REF pin, EN1 to EN0 = 10
2.048
6
REF pin, EN1 to EN0 = 016
Current Drain
V
4.096
V
5
V
5 MSPS, REF = 4.096 V
1.05
1.11
mA
5 MSPS, REF = 5 V
1.36
1.43
mA
+0.01
V
VCM PIN
VCM Output
REF/2
−0.01
VCM Error
Output Impedance
kΩ
5.1
LVDS I/O (ANSI-644)
Data Format
Serial LVDS twos complement
Differential Output Voltage, VOD
RL = 100 Ω
245
290
454
Common-Mode Output Voltage, VOCM
RL = 100 Ω
980 7
1130
1375
mV
mV
Differential Input Voltage, VID
100
650
mV
Common-Mode Input Voltage, VICM
800
1575
mV
POWER SUPPLIES
Specified Performance
VDD1
4.75
5
5.25
V
VDD2
1.71
1.8
1.89
V
VIO
1.71
1.8
1.89
V
VDD1
8
40
µA
VDD2
8
70
µA
VIO
5
5.3
mA
Operating Currents 8
Static—Not Converting, Internal Reference
Buffer Disabled
Static—Not Converting, Internal Reference
Buffer Enabled
Self clocked mode, CNV± in CMOS mode 9
Self clocked mode, CNV± in CMOS mode9
VDD1
2.6
2.9
mA
VDD2
9
72
µA
4.4
5.3
mA
VDD1
2
2.2
mA
VDD2
11.4
13.5
mA
VIO
9
10.3
mA
VDD1
5.6
6
mA
VDD2
11.4
13.5
mA
9
10.3
mA
VDD1
2
2.2
mA
VDD2
11.4
13.5
mA
VIO
4.9
5.6
mA
VDD1
2
4.1
µA
VDD2
1
40.3
µA
VIO
0.1
4.8
µA
VIO
Converting: Internal Reference Buffer
Disabled
Converting: Internal Reference Buffer
Enabled
Echoed clock mode, CNV± in LVDS mode
Echoed clock mode, CNV± in LVDS mode
VIO
Converting: Internal Reference Buffer
Disabled
Self clocked mode, CNV± in CMOS mode9
Snooze Mode
Rev. B
－ 4/23 －
AD7961
データシート
Parameter
Power-Down
Test Conditions/Comments
Min
Typ
Max
Unit
EN3 to EN0 = X000
VDD1
1
2.8
µA
VDD2
1
37.8
µA
VIO
0.2
4.6
µA
Power Dissipation
Static—Not Converting, Internal Reference
Buffer Disabled
Self clocked mode, CNV± in CMOS mode9
9
10.3
mW
Static—Not Converting, Internal Reference
Buffer Enabled
Self clocked mode, CNV± in CMOS mode9
21
25
mW
Converting: Internal Reference Buffer
Disabled
Echoed clock mode, CNV± in LVDS mode
46.5
56.2
mW
Converting: Internal Reference Buffer
Enabled
Echoed clock mode, CNV± in LVDS mode
64.5
76.4
mW
Converting: Internal Reference Buffer
Disabled
Self clocked mode, CNV± in CMOS mode9
39
47.4
mW
EN3 to EN0 = X000
7.2
94.5
µW
Self clocked, CNV± in CMOS mode9
7.8
9.5
nJ/sample
+85
°C
Power-Down
Energy per Conversion
TEMPERATURE RANGE
Specified Performance
−40
TMIN to TMAX
1
最小値と最大値はキャラクタライゼーションにより保証します。
2
外付けリファレンスを使用。
3
イネーブル・ピンのロジック・レベルについては表 8 を参照してください。 EN2 = 1 の場合−3 dB 入力帯域幅は 9 MHz です。 この狭い帯域幅は、スループットー・レ
ートが 2 MSPS 以下の場合に使ってください。
4
オーバーサンプル・ダイナミックレンジは、ピーク信号電力と DC～fS/(2 × OSR)での ADC 出力 FFT で測定したノイズ電力 (小入力時)との比です。 ここで、fS は ADC
サンプル・レートで、OSR はオーバーサンプル比です。
5
設計段階で保証されています。
6
このモードでは、REFIN ピンは 0 V に接続します。
7
ANSI-644 LVDS 規格には、1125 mV の最小同相モード出力 (VOCM) があります。
8
VCM の出力がイネーブルの状態で消費される電流は REF/20 kΩ であり、記載された動作電流には含まれていません。
9
CNV−をグラウンドに接続した場合 CNV+は CMOS 入力になります。 詳細については、表 6 を参照してください。
タイミング仕様
特に指定がない限り、VDD1 = 5 V; VDD2 = 1.8 V; VIO = 1.71 V～1.89 V; REF = 5 V または 4.096 V; すべての仕様は TMIN～TMAX で規定。
表 3.
Parameter
Symbol
Min
Time Between Conversions
Acquisition Time
CNV± High Time
CNV± to D± (MSB) Ready
CNV± to Last CLK± (LSB) Delay
CLK± Period 1
CLK± Frequency
CLK± to DCO± Delay (Echoed Clock Mode)
DCO± to D± Delay (Echoed Clock Mode)
CLK± to D± Delay
tCYC
tACQ
tCNVH
tMSB
tCLKL
tCLK
fCLK
tDCO
tD
tCLKD
200
1
Typ
Max
Unit
0.6 × tCYC
200
160
(tCYC − tMSB + tCLKL)/n
300
5
1
5
ns
ns
ns
ns
ns
ns
MHz
ns
ns
ns
tCYC − 115
10
3.33
0
0
4
250
3
0
3
最大 CLK± 周期の場合、データ読出しに使えるウインドウは tCYC − tMSB + tCLKL です。 この時間を読出すビット数 (n) で除算すると最大 CLK± 周波数が得られ、与えら
れた変換 CNV± 周波数に対して使用することができます。 エコー・クロック・インターフェース・モードでは n = 16 で、セルフ・クロック・インターフェース・モ
ードでは n = 18 です。
Rev. B
－ 5/23 －
AD7961
データシート
タイミング図
SAMPLE N + 1
SAMPLE N
tCYC
tCNVH
CNV–
CNV+
tACQ
ACQUISITION
ACQUISITION
ACQUISITION
tCLKL
tCLK
15
CLK–
2
1
16
15
1
16
3
2
CLK+
tDCO
15
DCO–
1
16
2
15
1
16
3
2
DCO+
tMSB
D1
N–1
D–
D0
N–1
tD
D15
N
0
D14
N
D1
N
D0
N
D15
N+1
0
D14
N+1
10888-002
tCLKD
D+
D13
N+1
図 2.エコー・クロック・インターフェース・モード・タイミング図
SAMPLE N
SAMPLE N + 1
tCYC
tCNVH
CNV–
CNV+
tACQ
ACQUISITION
ACQUISITION
ACQUISITION
tCLKL
tCLK
CLK–
17
18
1
2
3
4
17
18
1
3
2
CLK+
D+
D–
D1
N–1
D0
N–1
0
1
0
D15
N
D14
N
D1
N
D0
N
図 3.セルフ・クロック・インターフェース・モード・タイミング図
Rev. B
－ 6/23 －
0
1
0
D15
N+1
10888-003
tMSB
tCLKD
AD7961
データシート
絶対最大定格
表 4.
Parameter
Analog Inputs/Outputs
IN+, IN− to GND
REF1 to GND
VCM to GND
REFIN to GND
Supply Voltages
VDD1
VDD2, VIO
Digital Inputs to GND
Digital Outputs to GND
Input Current to Any Pin Except
Supplies
Operating Temperature Range
(Commercial)
Storage Temperature Range
Junction Temperature
ESD Ratings
Human Body Model
Machine Model
Field-Induced Charged-Device
Model
1
熱抵抗
Rating
θJA はワーストケース条件で規定。すなわち表面実装パッケージ
の場合、デバイスを回路ボードにハンダ付けした状態で規定。
−0.3 V to VDD1
−0.3 V to +6 V
−0.3 V to +6 V
−0.3 V to +6 V
表 5.熱抵抗
−0.3 V to +6 V
−0.3 V to +2.1 V
−0.3 V to VIO + 0.3 V
−0.3 V to VIO + 0.3 V
±10 mA
Package Type
θJA
θJC
Unit
32-Lead LFCSP_VQ
40
4
°C/W
ESD の注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
−40°C to +85°C
−65°C to +150°C
150°C
4 kV
200 V
1.25 kV
最大 100 mA までの過渡電流では SCR ラッチ・アップは生じません。
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作のセクシ
ョンに記載する規定値以上でのデバイス動作を定めたものでは
ありません。デバイスを長時間絶対最大定格状態に置くとデバ
イスの信頼性に影響を与えます。
Rev. B
－ 7/23 －
AD7961
データシート
32
31
30
29
28
27
26
25
REF
REF
REF
REF
REF_GND
REF_GND
REF_GND
VDD2
ピン配置およびピン機能説明
1
2
3
4
5
6
7
8
AD7961
TOP VIEW
(Not to Scale)
24
23
22
21
20
19
18
17
GND
IN+
IN–
VCM
VDD1
VDD1
VDD2
CLK+
NOTES
1. CONNECT THE EXPOSED PAD TO THE
GROUND PLANE OF THE PCB
USING MULTIPLE VIAS.
10888-004
CNV+
D–
D+
VIO
GND
DCO–
DCO+
CLK–
9
10
11
12
13
14
15
16
VDD1
VDD2
REFIN
EN0
EN1
EN2
EN3
CNV–
図 4.ピン配置
表 6.ピン機能の説明
ピン番号
記号
タイ
プ1
1、19、20
2、18、25
12
VDD1
VDD2
VIO
P
P
P
13、24
26、27、28
GND
REF_GND
P
P
3
REFIN
AI
4、5、6、7
EN0、
EN1、
EN2, 2 EN3
CNV−、
CNV+
DI
8、9
DI
10、11
14、15
D−、D+
DCO−、
DCO+
DO
DO
16、17
CLK−、
CLK+
VCM
DI
21
22
IN−
23
IN+
29、30、31、 REF
32
33
EP
AO
AI
AI
AI/O
説明
アナログ 5 V 電源。100 nF のコンデンサで 5 V 電源をデカップリングしてください。
アナログ 1.8 V 電源。このピンは、100 nF のコンデンサでデカップリングしてください。
入力／出力インターフェース電源。1.8 V 電源を使用し、このピンを 100 nF のコンデンサでデカップリン
グしてください。
グラウンド。
リファレンス電圧グラウンド。REF と REF_GND の間の REF ピンにコンデンサを接続してください。
REF_GND は GND に接続します。
プリバッファ・リファレンス電圧。このピンを 2.048 V の外付けリファレンス電圧で駆動します。 2.048 V
の外付けリファレンスを駆動する際は、100 nF のコンデンサが必要です。5 V または 4.096 V の外付けリフ
ァレンス (REF に接続)を使用する場合、このピンはグラウンドへ接続してください。
イネーブル 2。これらのピンのロジック・レベルにより、デバイス動作が表 8 のように設定されます。
変換入力。これらのピンは変換制御ピンとして機能します。これらのピンの立上がりエッジで、アナログ
入力がサンプルされ、変換サイクルが開始されます。CNV−をグラウンドに接続した場合 CNV+は CMOS
入力になり、その他の場合 CNV+と CNV−は差動 LVDS 入力になります。
LVDS データ出力。変換データは、これらのピンからシリアル出力されます。
LVDS バッファ済みクロック出力。DCO+ をグラウンドに接続すると、セルフ・クロック・インターフェ
ース・モードが選択されます。このモードでは、D±上の 16 ビット変換結果の前に 0 が付き (この 0 は前
の変換の終わりに出力されます)、その後ろにデジタル・ホストと追加ロジックとのデータ同期を可能に
する 2 ビット・ヘッダー (10)が続きます。このヘッダー内の 1 が、後続の変換結果を正しく取得するため
の基準を提供します。DCO+をグラウンドに接続しない場合、エコー・クロック・インターフェース・モ
ードが選択されます。このモードでは、DCO±は CLK±のコピーになります。データビットは DCO+の立
下がりエッジで出力され、デジタル・ホストでは DCO+の次の立上がりエッジで入力することができま
す。
LVDS クロック入力。このクロックを使って、 CLK+の立下がりエッジで変換結果をシフト出力します。
同相モード出力。すべてのリファレンス方式で、このピンは REF ピン電圧の 1/2 の電圧を発生し、入力ア
ンプの同相モード駆動に使用することができます。
差動負アナログ入力。IN+に対する入力で、IN+に対し 180°の位相差で駆動する必要があります。
差動正アナログ入力。IN-に対する入力で、IN-に対し 180°の位相差で駆動する必要があります。
バッファ付きリファレンス電圧。2.048 V の外付けリファレンス (REFIN 入力)を使用する場合、4.096 V の
システム・リファレンスがこのピンに発生します。このピンで 4.096 V または 5 V の外付けリファレンス
を使用する場合、内蔵リファレンス・バッファはディスエーブルする必要があります。REF ピンに 1 本の
低 ESR かつ低 ESL の 10 μF コンデンサを最短パターンで接続してください。コンデンサの他端子は GND
の近くに接続してください。
エクスポーズド・パッド。エクスポーズド・パッドは、パッケージの底面にあります。エクスポーズド・
パッドは複数のビアを使って PCB グラウンド・プレーンに接続してください。
1
AI =アナログ入力; AI/O =アナログ入出力; AO =アナログ出力; DI = デジタル入力; DO = デジタル出力; P =電源。
2
EN2 = 0 にすると入力帯域幅は 28 MHz に、EN2 = 1 にすると入力帯域幅は 9 MHz に、それぞれ設定されます。 EN3 = 1 にすると、VCM リファレンス出力がイネーブル
されます。
Rev. B
－ 8/23 －
AD7961
データシート
代表的な性能特性
特に指定がない限り、VDD1 = 5 V; VDD2 = 1.8 V; VIO = 1.8 V; T = 25°C。
0.3
0.2
–40°C
+25°C
+85°C
–40°C
+25°C
+85°C
0.2
0.1
DNL (LSB)
INL (LSB)
0.1
0
0
–0.1
–0.1
–0.3
0
10000
20000
30000
40000
CODE
50000
–0.2
60000
10888-101
10888-100
–0.2
0
10000
20000
30000
40000
50000
60000
CODE
図 5.様々な温度でのコード対積分非直線性、REF = 5 V
図 8.様々な温度でのコード対微分非直線性、REF = 5 V
0.3
0.2
–40°C
+25°C
+85°C
–40°C
+25°C
+85°C
0.2
0.1
DNL (LSB)
INL (LSB)
0.1
0
0
–0.1
–0.1
–0.3
0
10000
20000
30000
40000
50000
–0.2
60000
10888-103
10888-102
–0.2
0
20000
10000
30000
40000
50000
60000
CODE
CODE
図 9.様々な温度でのコード対微分非直線性、REF = 4.096 V
図 6.様々な温度でのコード対積分非直線性、REF = 4.096 V
150000
250000
128593
216380
125000
116886
200000
100000
COUNT
COUNT
150000
75000
100000
50000
0
57
2C1
2C2
0
2C3
20940
2C4
2C5
CODE (HEX)
66
0
2C6
2C7
10888-104
25000
24701
0
0
2C0
2C1
2C2
2C3
2C4
2
0
2C5
2C6
CODE (HEX)
図 10.コード変化での DC 入力のヒストグラム、REF = 5 V
図 7.コード中心での DC 入力のヒストグラム、REF = 5 V
Rev. B
16577
86
10888-105
50000
－ 9/23 －
AD7961
データシート
160000
250000
215449
136440
140000
124393
200000
120000
100000
COUNT
COUNT
150000
100000
80000
60000
40000
50000
E56F
E570
E571
E572
E573
CODE (HEX)
0
20000
E574
E575
0
776
E56F
E570
0
E571
E572
E573
E574
E575
CODE (HEX)
0
0
INPUT FREQENCY = 20kHz
SNR = 95.9dB
SINAD = 95.8dB
THD = –115.5dB
SFDR = 117dB
–20
INPUT FREQENCY = 20kHz
SNR = 96.2dB
SINAD = 96.1dB
THD = –121dB
SFDR = 122dB
–40
AMPLITUDE (dB)
–60
–80
–100
–120
–140
–60
–80
–100
–120
–140
10888-106
–180
0
1.0
0.5
1.5
2.0
–160
10888-110
–160
–180
2.5
0
0.5
FREQUENCY (MHz)
1.0
1.5
2.0
2.5
FREQUENCY (MHz)
図 12.20 kHz、−0.5 dBFS 入力トーン FFT
広範囲表示、REF = 5 V
図 15.20 kHz、-6 dBFS 入力トーン FFT
広範囲表示、REF = 5 V
0
0
–20
INPUT FREQENCY = 20kHz
SNR = 95.9dB
SINAD = 95.8dB
THD = –115.5dB
SFDR = 117dB
–40
INPUT FREQENCY = 20kHz
SNR = 95.2dB
SINAD = 95.1dB
THD = –110.8dB
SFDR = 113.4dB
–20
–40
–60
AMPLITUDE (dB)
–80
–100
–120
–140
–60
–80
–100
–120
–140
10888-108
–160
–180
0
10
20
30
40
50
60
70
80
90
–160
10888-107
AMPLITUDE (dB)
0
図 14.コード変化での DC 入力のヒストグラム
REF = 4.096 V
–40
–180
100
0
FREQUENCY (kHz)
0.5
1.0
1.5
FREQUENCY (MHz)
2.0
図 16.20 kHz、-0.5 dBFS 入力トーン FFT
広範囲表示、REF = 4.096 V
図 13.20 kHz、−0.5 dBFS 入力トーン FFT
ズーム表示、REF = 5 V
Rev. B
535
0
図 11.コード中心での DC 入力のヒストグラム
REF = 4.096 V
–20
AMPLITUDE (dB)
1
10888-127
0
3
10888-126
24360
22331
0
－ 10/23 －
2.5
AD7961
データシート
0
96.0
–20
INPUT FREQENCY = 20kHz
SNR = 95.2dB
SINAD = 95.1dB
THD = –110.8dB
SFDR = 113.4dB
95.8
–60
SNR, SINAD (dB)
–80
–100
–120
–140
SNR
SINAD
95.6
95.4
95.2
10888-109
–160
–180
0
10
20
30
40
50
60
70
80
90
95.0
–40
100
10888-114
AMPLITUDE (dB)
–40
–20
0
FREQUENCY (kHz)
60
80
図 20.SNR および SINAD の温度特性
REF = 5 V
図 17.20 kHz、−0.5 dBFS 入力トーン FFT
ズーム表示、REF = 4.096 V
–110
0
–20
INPUT FREQENCY = 20kHz
SNR = 95.5dB
SINAD = 95.4dB
THD = –119.9dB
SFDR = 119.7dB
–40
–112
–114
–60
THD (dB)
AMPLITUDE (dB)
20
40
TEMPERATURE (°C)
–80
–100
–116
–118
–120
–140
10888-111
–180
0
0.5
1.0
1.5
2.0
–122
–40 –30 –20 –10
2.5
0
20
30
40
50
60
70
80
50
60
70
80
図 21.THD の温度特性
REF = 5 V
図 18.20 kHz、-6 dBFS 入力トーン FFT
広範囲表示、REF = 4.096 V
126
–120
96.00
SNR
THD
95.75
–115
124
–110
122
THD (dB)
–100
95.50
SFDR (dB)
–105
SNR (dB)
10
TEMPERATURE (°C)
FREQUENCY (MHz)
10888-128
–120
–160
120
118
–95
116
–90
95.25
–80
0
50
100
150
200
0
10
20
30
40
TEMPERATURE (°C)
FREQUENCY (kHz)
図 22.SFDR の温度特性
REF = 5 V
図 19.SNR および THD の周波数特性
−0.5 dBFS、REF = 5 V
Rev. B
112
–40 –30 –20 –10
－ 11/23 －
10888-129
95.00
10888-130
114
–85
AD7961
データシート
10
0.9
VDD2
VDD1
VIO
8
0.8
0.7
CURRENT (µA)
GAIN ERROR
0.6
0.5
0.4
6
4
0.3
0.1
ZERO ERROR
0
–40
–20
0
20
40
TEMPERATURE (̊°C)
60
0
–40
80
10888-119
2
0.2
10888-120
ZERO ERROR AND GAIN ERROR (LSB)
1.0
–20
0
20
40
60
80
TEMPERATURE (°C)
図 23.ゼロ誤差およびゲイン誤差の温度特性
REF = 5 V
図 26.パワーダウン電流の温度特性
REF = 5 V
0.3
12
0.2
10
0
SUPPLY CURRENT (mA)
INPUT CURRENT (mA)
0.1
IN+
–0.1
–0.2
IN–
–0.3
–0.4
VDD2
8
6
VIO
4
–0.5
10888-122
2
–0.7
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
DIFFERENTIAL INPUT VOLTAGE (V)
4.5
VDD1
0
5.0
SUPPLY CURRENT (mA)
VDD2
10
8
6
VIO
4
VDD1
10888-118
0
–40
–20
0
20
40
60
80
TEMPERATURE (°C)
図 25.電源電流の温度特性
REF = 5 V、セルフ・クロック・モード
CNV±は CMOS モード
内蔵リファレンス・バッファをディスエーブル
Rev. B
2
3
4
5
図 27.スループット対電源電流
セルフ・クロック・モード、CNV± は CMOS モード
内蔵リファレンス・バッファをディスエーブル
14
2
1
THROUGHPUT (MHz)
図 24.差動入力電圧対入力電流 (IN+、IN−)
REF = 5 V
12
0
10888-124
–0.6
－ 12/23 －
AD7961
データシート
用語
微分非直線性誤差(DNL)誤差
理想的な ADC では、各コード遷移は 1 LSB だけ離れた位置で発
生します。微分非直線性は、この理論値からの最大許容誤差を
表します。微分非直線性は、ノーミス・コードが保証される分
解能として規定されることがあります。
電源変動除去比(PSRR)
電源変動はフルスケール変化に影響しますが、コンバータの直
線性には影響を与えません。PSRR は、電源電圧の公称値から
の変化で発生するフルスケール変化ポイントの最大変化を表し
ます。
積分非直線性(INL)誤差
直線性誤差は、負側のフルスケールと正側のフルスケールを結
ぶ直線と各コードとの許容誤差を意味します。負側フルスケー
ルとして使用されるポイントは、最初のコード遷移より 1/2
LSB だけ下に存在します。正フルスケールは、最後のコード遷
移より 1+1/2 LSB だけ上のレベルと定義されます。許容誤差は
各コードの中央と直線との間の距離として測定されます。
信号対ノイズ比(SNR)
SNR は、実際の入力信号 rms 値の、ナイキスト周波数より下の
全スペクトル成分の rms 値総和から高調波成分と DC 成分を除
いた分に対する比です。SNR は、デシベル値で表されます。
ダイナミックレンジ
−60 dB (typ)入力で測定した合計 rms ノイズに対するフルスケー
ルの rms 値の比を表します。ダイナミックレンジの値は dB で表
されます。
実効ビット数(ENOB)
ENOB は、正弦波を入力したときの分解能を表します。SINAD
と関係し、次式によりビット数で表されます。
信号対ノイズおよび歪み(SINAD)比
SINAD は、実際の入力信号 rms 値の、ナイキスト周波数より下
の全スペクトル成分の rms 値総和(DC 以外の高調波を含む)に対
する比です。SINAD は、デシベル値で表されます。
スプリアス・フリー・ダイナミックレンジ(SFDR)
SFDR は入力信号の rms 振幅値とピーク・スプリアス信号(高調
波を含む)との差を意味し、デシベル値で表します。
全高調波歪み(THD)
THD は、基本波から 5 次高調波成分までの rms 値の総和の、フ
ルスケール入力信号の rms 値に対する比を意味し、デシベル値
で表します。
ENOB = [(SINADdB − 1.76)/6.02]
ゲイン誤差
最初の変化(100 … 000→100 … 001)は公称負フルスケール
(±4.096 V レンジの場合は−4.0959844 V)より 0.5 LSB 上のレベル
で発生する必要があります。最後の変化(011 … 110→011 … 111)
は、公称フルスケール(±4.096 V レンジの場合は+4.095953 V)よ
り 1.5 LSB 低いアナログ電圧で発生します。ゲイン誤差は、最
後の変化の実際のレベルと最初の変化の実際のレベルとの差と、
対応する両理論レベル間の差との間の違いを表します。
ゼロ誤差
ゼロ誤差とは、理論中心値入力電圧(0 V)と中心値出力コードを
発生する実際の電圧との差を意味します。
ゼロ誤差ドリフト
1°C の温度変化に起因するゼロ誤差変化とフルスケール・コー
ド範囲 (2N)の比。ppm で表示します。
ゲイン誤差ドリフト
1°C の温度変化に起因するゲイン誤差変化とフルスケール範囲
(2N)の比。ppm で表示します。
最下位ビット(LSB)
最下位ビット LSB は、コンバータで表現できる最小増分を表し
ます。N ビット分解能のフル差動入力 ADC の場合、ボルトで表
す LSB は次式で与えられます。
LSB (V) =
Rev. B
V INp-p
2N
－ 13/23 －
AD7961
データシート
動作原理
IN+
GND
LSB
MSB
32,768C
16,384C
4C
2C
SWITCHES
CONTROL
SW+
C
C
CLK+, CLK–
REF
(4.096V)
COMP
CONTROL
LOGIC
4C
2C
C
OUTPUT CODE
C
MSB
SW–
LSB
CNV+, CNV–
GND
CONVERSION
CONTROL
IN–
LVDS INTERFACE
10888-011
16,384C
DATA
TRANSFER
D+, D–
GND
32,768C
DCO+, DCO–
図 28.ADC の簡略化した回路図
回路説明
AD7961 は、5 MSPS、高精度、電力効率の優れた、16 ビット
ADC で、SAR ベースのアーキテクチャを採用し、95.5 dB SNR、
±0.2 LSB INL、±0.14 LSB DNL の性能を提供します。AD7961 は、
パイプライン遅延またはレイテンシがないため、チャンネル・
マルチプレクス・アプリケーションに最適です。
AD7961 は毎秒 5,000,000 サンプル(5 MSPS)の変換を行うことが
できます。このデバイスの消費電力は 46.5 mW (typ)です。
AD7961 は、内蔵リファレンス・バッファの追加機能を提供し
ま す。 内蔵リフ ァレ ンス・バ ッフ ァをイネ ーブ ルすると 、
AD7961 の消費電力は約 18 mW 増えます。
AD7961 の仕様は、5 V と 1.8 V の電源 (VDD1、VDD2)使用で規
定されています。デジタル・ホストと AD7961 との間のインタ
ーフェースでは、1.8 V ロジックのみを使います。AD7961 は
LVDS インターフェースを使ってデータ変換結果を転送します。
デバイスに対する CNV+入力と CNV− 入力により、アナログ入
力 の 変 換 が 開 始 し さ れ ま す 。 CNV+ ピ ン と CNV− ピ ン は 、
CMOS ソースまたは LVDS ソースを使って入力することができ
ます。
AD7961 は、省スペース、32 ピン、5 mm × 5 mm LFCSP パッケ
ージを採用しています。
変換フェーズが開始されると、先ず SW+と SW-が開きます。2
個のコンデンサ・アレイは入力から切り離されて、GND 入力に
接続されます。そのため、アクイジション・フェーズの終わり
に取り込まれた、入力 IN+と IN-の間の差動電圧がコンパレータ
入力に接続されて、コンパレータは平衡しなくなります。コン
デンサ・アレイの各エレメントを GND と REF(リファレンス電
圧)の間でスイッチングすることにより、コンパレータ入力を 2
進数重みの電圧ステップ(VREF/2、VREF/4 ... VREF/262,144)で変え
ます。コントロール・ロジックがこれらのスイッチをトグルし
て(MSB から開始)、コンパレータが再度平衡するようにします。
この処理が終了すると、コントロール・ロジックが ADC 出力コ
ードを発生します。
AD7961 デジタル・インターフェースでは、高いデータ転送レ
ートを可能にするため低電圧差動シグナリング (LVDS)を使用し
ています。
AD7961 の変換結果は、tMSB (変換開始から MSB 出力までの時
間)経過後に読出し可能になります。デジタル・ホストへデータ
を転送するときは、AD7961 にバースト LVDS CLK± 信号を入力
する必要があります。
CLK± 信号が ADC 変換結果をデータ出力 D±に出力します。図
35 と図 36 に示すバースト CLK± 信号は、次のように規定され
ます。
•
コンバータ情報
AD7961 は、電荷再分配 DAC を使用する SAR ベース・アーキ
テクチャを採用した 5 MSPS ADC です。図 28 に、ADC の簡略
化した回路図を示します。容量を使用するこの DAC は、2 進数
の重みを持った 16 個コンデンサで構成される 2 個の同じアレイ
で構成されており、各アレイは 2 個のコンパレータ入力に接続
されています。
•
アクイジション・フェーズでは、コンパレータ入力に接続され
たアレイのピンは、SW+と SW-を経由して GND に接続されま
す。独立なすべてのスイッチはアナログ入力に接続されます。
したがって、コンデンサ・アレイはサンプリング・コンデンサ
として使用されて、IN+入力と IN-入力上のアナログ信号が取り
込まれます。アクイジション・フェーズが終わり、CNV±入力
が ハイ ・レベル にな ると、変 換フ ェーズが 開始 されます 。
AD7961 には CMOS または LVDS フォーマットの CNV± 信号を
入力できることに注意してください。
Rev. B
－ 14/23 －
tCLKL と tMSB との間の時間ウインドウで CLK±の差動電圧を
定常状態に維持します。
AD7961 には 2 つのデータ読出しモードがあります。エコ
ー・クロック・インターフェース・モードとセルフ・クロ
ック・インターフェース・モードの詳細については、デジ
タル・インターフェースのセクションを参照してください。
AD7961
データシート
伝達関数
AD7961 では 5 V または 4.096 V のリファレンス電圧を使います。
AD7961 は、逆相アナログ入力 (IN+と IN−)の差動電圧をデジタ
ル出力へ変換します。IN+と IN−には REF/2 V の同相モード電圧
が必要です。
これらのダイオードは、最大 130 mA の順方向バイアス電流を
処理することができます。ただし、入力バッファ・アンプの電
源が VDD1/GND 電源と異なる場合には、アナログ入力信号は電
源レールを 0.3 V 以上超えることができます。このような場合
(例えば入力バッファが短絡)、電流制限機能を使ってデバイス
を保護することができます。
16 ビットの変換結果は、MSB ファースト、2 の補数フォーマッ
トです。AD7961 の理論伝達特性を図 29 と表 7 に示します。
VDD1
185Ω
10888-013
26pF
011 ... 111
011 ... 110
011 ... 101
図 30.アナログ入力の等価回路
このアナログ入力構造を使うと、IN+と IN-との間の真の差動信
号のサンプリングが可能になります。この差動入力の採用によ
り、両入力に共存する信号が除去されます。AD7961 の THD は
高いアナログ入力周波数でより除去されます。
100 ... 010
100
–FSR + 1LSB
+FSR – 1LSB
+FSR – 1.5LSB
–FSR + 0.5LSB
ANALOG INPUT
90
80
70
CMRR (dB)
図 29.ADC の理論伝達関数 (FSR = フルスケール範囲)
アナログ入力
AD7961 に入力されるアナログ入力 IN+ と IN−は、180° 位相がず
れている必要があります。 図 30 に、AD7961 の入力構造の等価
回路を示します。
2 個のダイオードが IN+と IN−に対して ESD 保護機能を提供し
ます。アナログ入力信号は AD7961 電源レール (VDD1 と GND)
より 0.3 V 以上高くならないよう注意する必要があります。ア
ナログ入力信号がこのレベルを超えると、これらのダイオード
が順方向にバイアスされて、電流が流れるようになります。
60
50
40
30
20
10888-123
100 ... 001
100 ... 000
–FSR
10888-012
ADC CODE (TWOS COMPLEMENT)
IN+
OR IN–
10
0
100
1k
10k
100k
1M
FREQUENCY (Hz)
図 31.アナログ入力 CMRR の周波数特性
表 7.出力コードと理論入力電圧
Description
Analog Input (IN+ − IN−),
REF = 5 V
Analog Input (IN+ − IN−),
REF = 4.096 V
Digital Output Code, Twos Complement (Hex)
FSR − 1 LSB
Midscale + 1 LSB
Midscale
Midscale − 1 LSB
−FSR + 1 LSB
−FSR
+4.999847 V
+152.6 μV
0V
−152.6 μV
−4.999847 V
−5 V
+4.095875 V
+125 μV
0V
−125 μV
−4.095875 V
−4.096 V
0x7FFF
0x0001
0x0000
0xFFFF
0x8001
0x8000
Rev. B
－ 15/23 －
AD7961
データシート
り替えイベントまで 110 ns 以上であれば、変換が誤ることはあ
りません。この静止変換時間内にアナログ入力がマルチプレク
スされると、この回路による変換は最大 4 LSB の誤りが含まれ
ます。
代表的なアプリケーション
図 32 に、2 個のシングルエンド ADA4899-1 デバイスを使って
AD7961 を駆動する代表的な接続図の例を示します。別の ADC
ドライバとしては、AD7961 の各入力を駆動できる 2 個のシング
ルエンド ADA4897-1 オペアンプまたは差動アンプ ADA4932-1
があります。
アナログ入力が十分早期にマルチプレクスされると、入力はフ
ルスケール信号まで十分高速に変化でき、入力は許容時間内に
安定することができます。
AD7961 は、ノイズ、消費電力、スループットの優れた性能を
必要とするデジタル X 線、コンピュータ断層撮影、赤外線カメ
ラのような高速マルチプレクス・アプリケーションに最適です。
これらのタイプのアプリケーションでは大幅にコストを削減し
ます。AD7961 には変換時に 90 ns～110 ns の静止変換時間(ノイ
ズの発生しない時間)が必要です。この間にはマルチプレクサ入
力(複数のチャンネル)の切り替えを行わないようにして変換の
誤りを防止する必要があります。言い換えれば、90 ns 以下の遅
延で、かつ CNV± の立上がりエッジからマルチプレクサ入力切
AD7961 は、フルスケール入力に対して極めて低いノイズ・フ
ロアを提供します。このデバイスは高スループット・レート、
低ノイズ・フロア、直線性の組み合わせを持つため、分光分析
装置、MRI グラジエント制御、ガス・クロマトグラフィのよう
なオーバーサンプリング・アプリケーションにも適しています。
AD7961 の広いダイナミックレンジにより、複数のチャンネル
からの小信号と大信号の正確な計測が可能になります。
+VS
+5V
AD8031
ADR4550
+7V
0.1µF
10µF2
0.1µF
0.1µF
+5V
–VS
0.1µF
+1.8V
0.1µF
+1.8V
0.1µF
+VS
REFIN
56pF
ADA4899-1
REF1
VDD1
VDD2
VIO
CNV±
100Ω
–VS
IN+
D±
100Ω
DCO±
100Ω
AD7961
IN–
+VS
33Ω
VCM = 2.5V
GND
VCM
56pF
100Ω
2.5V
0V TO 5 V
ADA4899-1
CLK±
DIGITAL HOST
LVDS TRANSMIT AND RECEIVE
VCM = 2.5V
DIGITAL INTERFACE SIGNALS
33Ω
0V TO 5 V
0.1µF
–VS
+VS
VCM3
AD8031
0.1µF
–VS
1 SEE THE VOLTAGE REFERENCE OPTIONS SECTION. CONNECTION TO EXTERNAL REFERENCE SIGNALS IS DEPENDENT ON THE EN1
THE COMMON GROUND OF THE BOARD. THE REF AND REFIN PINS ARE DECOUPLED REGARDLESS OF EN1 AND EN0 SETTINGS.
3 BUFFERED VCM PIN OUTPUT GIVES THE REQUIRED 2.5V COMMON-MODE SUPPLY FOR ANALOG INPUTS.
図 32.代表的なアプリケーション図
Rev. B
－ 16/23 －
10888-015
AND EN0 SETTINGS.
2 A 10µF CAPACITOR WITH LOW ESL AND ESR IS USUALLY CONNECTED BETWEEN THE REF PIN AND REF_GND. CONNECT REF_GND TO
AD7961
データシート
表 8.リファレンス電圧オプション
EN3
EN2
EN1
EN0
REFIN
Reference Mode Description
X1
X1
0
0
0
0
0
1
X1
0V
X1
0
0
1
2.048 V
X1
0
1
0
0V
X1
0
1
1
0V
0
1
X1
1
1
1
0
0
0
0
0
1
X1
X1
0V
X1
1
0
1
2.048 V
X1
1
1
0
0V
X1
1
1
1
0V
Power-down mode. Everything is powered down, including the LVDS interface.
Interface powered up. Reference buffer disabled. An external 5 V reference is applied to the REF pin. Connect
REFIN to 0 V in this mode. The bandwidth of the input sampling network is set to 28 MHz.
Internal reference buffer enabled. An external 2.048 V reference applied to REFIN pin is required. A buffered 4.096
V reference is available on the REF pin. The bandwidth of the input sampling network is set to 28 MHz.
Internal reference buffer disabled. Drive the REF pins with a 4.096 V external reference. Connect REFIN to 0 V in
this mode. The bandwidth of the input sampling network is set to 28 MHz.
Snooze mode. 2 LVDS powers down. The chip is unresponsive to CNV± start pulses. The wake-up time is fast (5
µs) when EN3 to EN0 are set to XX01 or XX10. Ensure that the CNV± start pulse is low when transitioning in and
out of this mode.
Test patterns output on LVDS. The ADC output is not available on the interface.
Invalid mode.
Reference buffer disabled. Drive the REF pins with a 5 V external reference. The bandwidth of the input sampling
network is set to narrow (9 MHz).
Internal reference buffer enabled and driving REF pin to 4.096 V. The bandwidth of the input sampling network is
set to narrow (9 MHz).
Reference buffer disabled. Drive the REF pins with a 4.096 V external reference. The bandwidth of the input
sampling network is set to narrow (9 MHz).
Snooze mode.2 LVDS powers down. The chip is unresponsive to CNV± start pulses. The wake-up time is fast (5 µs)
when EN3 to EN0 are set to XX01 or XX10.
1
X =参照されない。
2
内蔵リファレンス・バッファを使用する場合スヌーズ・モードは役立ちません。これは内蔵リファレンス・バッファの安定のために高速ウェイクアップが不可能なた
めです。
リファレンス電圧のオプション
AD7961 では、リファレンス電圧のバッファリングが可能です。
AD7961 の変換は 5 V または 4.096 V のリファレンス電圧を基準
にします。外付けリファレンス電圧の使用には次の 3 つのオプ
ションがあります。
•
外部でバッファされた 5 V のリファレンス・ソースを REF
ピンに入力する。
•
外部でバッファされた 4.096 V のリファレンス・ソースを
REF ピンに入力する。
•
2.048 V の外付けリファレンスを REFIN ピン (高インピーダ
ンス入力)に入力する。内蔵バッファのゲインは 2 であるた
め、REF ピンを 4.096 V で駆動します。
AD7961 に 対 す る 推 奨 外 付 け リ フ ァ レ ン ス は 、 ADR4520/
ADR4540/ADR4550 と ADR440/ADR444/ADR445 です。このリフ
ァレンスを発生する種々のオプションは、EN1 ピンと EN0 ピン
で制御されます (表 8 参照)。−3 dB 入力帯域幅は EN2 から制御
されます。EN2 = 0 にすると −3 dB 入力帯域幅は 28 MHz に、
EN2 = 1 にすると−3 dB 入力帯域幅は 9 MHz に、それぞれ設定さ
れます。この狭い帯域幅 (9 MHz)は、サンプル・レートが 2
MSPS 以下の場合に使ってください。EN3 = 1 で VCM リファレ
ンス出力がイネーブルされ、EN3 = 0 で VCM リファレンス出力
電圧がディスエーブルされます。最適な SNR とダイナミックレ
ンジ性能は、高い 5 V の外付けリファレンス電圧オプションを使
用したときに実現されます。改善は約 1.7 dB で、次式で計算さ
れます。
パワーダウン・モードとスヌーズ・モードからのウェイク
アップ時間
AD7961 は、EN3～EN0 = X000 のときパワーダウンし、EN3～
EN0 = XX11 のとき表 8 に示す正しいリファレンス選択を使って
スヌーズ・モードで動作します。パワーダウン・モードとスヌ
ーズ・モードからの選択したリファレンス設定値に対するウェ
イクアップ時間(typ)を表 9 と表 10 に示します。各ウェイクアッ
プ時間は、EN3～EN0 のロジック変化から CNV± の立上がりエ
ッジに対して ADC がレディになるまでの時間を表します。例え
ば、REFIN = 0 V を使用する場合、パワーダウンから 1.4 ms 待
った後に、CNV± パルスを入力してデータ変換結果を受信する
必要があります。
表 9.パワーダウン・モードからのウェイクアップ時間、EN3～
EN0 = X000
To Active Mode
Wake-Up Time
EN3 to EN0 = XX01, REFIN = 0 V
EN3 to EN0 = XX01, REFIN = 2.048 V
EN3 to EN0 = XX10, REFIN = 0 V
1.4 ms
8 ms
1.4 ms
表 10.スヌーズ・モードからのウェイクアップ時間、EN3～EN0
= XX11
To Active Mode
Wake-Up Time
EN3 to EN0 = XX01, REFIN = 0 V
EN3 to EN0 = XX01, REFIN = 2.048 V
EN3 to EN0 = XX10, REFIN = 0 V
5 µs
8 ms
5 µs
5.0 
∆SNR = 20 log

 4.096 
Rev. B
－ 17/23 －
AD7961
データシート
電源
パワーアップ
AD7961 では、5 V (VDD1) 電源、1.8 V (VDD2) 電源、デジタル
入力／出力インターフェース電源 (VIO)を使用します。EN0～
EN3 ピンは 1.8 V ロジック・レベルで駆動します。VIO と
VDD2 は同じ 1.8 V 電源から得ることができますが、別々のパタ
ーンを使い、各ピンを個別にデカップリングして VIO ピンと
VDD2 ピンを分離することが望まれます。
すべての ADC で望ましいことですが、外付けリファレンス(使
用する場合)を入力する前にコア電源を立上げてください。アナ
ログ入力は最後に入力してください。
45
40
POWER DISSIPATION (mW)
AD7961 で 必要 な 5 V 電源と 1.8 V 電源は、 ADP7104-5 や
ADP124-1.8 のようなアナログ・デバイセズの LDO を使って発
生することができます。図 33 に AD7961 の電源周波数対 PSRR
を示します。AD7961 コアの消費電力は図 34 に示すようにスル
ープットに比例するため、低速度動作では消費電力が大幅に削
減されます。
AD7961 デバイスをパワーアップさせるとき、先に 1.8 V (VDD2、
VIO)をデバイスに入力し、次に 5 V (VDD1)を入力します。リフ
ァレンス設定ピン(EN0、EN1、EN2)に正しい値を設定します。
内蔵リファレンス・バッファを使う場合 (EN1 と EN0 の値で指
定)、2.048 V の外付けリファレンスを REFIN ピンに接続するか、
または 5 V/4.096 V を REF ピンに接続してください。
110
VDD2 = 1.8V
VIO = 1.8V
VDD1 = 5.0V
100
80
30
25
20
15
10
70
10888-125
PSRR (dB)
90
35
5
60
0
40
100
10888-121
50
1k
10k
100k
FREQUENCY (Hz)
1M
1
2
3
4
5
THROUGHPUT (MHz)
図 34.ADC スループット対コア消費電力
セルフ・クロック・モード、CNV± は CMOS モード、内蔵リフ
ァレンス・バッファをディスエーブル
図 33.電源周波数対 PSRR
Rev. B
0
－ 18/23 －
AD7961
データシート
デジタル・インターフェース
クロック DCO±は CLK±のバッファ済みコピーで、データ D±に
同期し、DCO± (tD)の立下がりエッジで更新されます。ボードと
デジタル・ホストでの D±と DCO± の間の伝搬遅延を一致させる
ことにより、シフトレジスタに対してタイミング・マージンを確
保して DCO±により D±をラッチすることができます。
変換制御
すべての A/D 変換は、CNV± 信号で制御されます。この信号は
CNV+/CNV− LVDS 信号として入力するか、または CNV−をグラ
ウンドに接続して 1.8 V の CMOS ロジック信号として CNV+ ピ
ンに入力することができます。 変換は CNV±信号の立上がりエ
ッジで開始されます。
変換は、CNV± パルスの立上がりエッジで開始されます。CNV±
パルスは、有効動作のためにロー・レベルへ戻る必要があります
(≤tCNVH 最大)。変換が一旦開始されると完了するまで続きます。
変換フェーズでは、余分な CNV± パルスは無視されます。 tMSB
の経過後、ホストは CLK±バーストを開始します。tMSB は新しい
変換結果の MSB の最大時間であることに注意してください。
tMSB を CLK±のゲーティング・デバイスとして使用してくださ
い。エコー・クロック DCO±とデータ D±は、DCO±の立下がり
エッジで更新される D±と同相で駆動されます。これに対して、
ホストは DCO±の立上がりエッジを使って D±を入力します。唯
一の条件は、次の変換フェーズの tCLKL が経過する前に 16 個の
CLK± パルスが終わることです。そうしないと、データが失わ
れます。16 ビットすべてを読出した後 tMSB まで、D±と DCO±は
0 に駆動されます。CLK± バーストと CLK± バーストの間では
CLK±をアイドル・ローに設定してください。
AD7961 がパワーアップすると、発生した最初の変換結果が有
効になります。AD7961 の重要な利点は、変換が終わる前にア
クイジション・フェーズへ戻ることができることです。
LVDS インターフェースを介した AD7961 デジタル・データ出
力を取得する 2 つの方法をエコー・クロック・インターフェー
ス・モード のセクションとセルフ・クロック・モードのセクシ
ョンに示します。
エコー・クロック・インターフェース・モード
エコー・クロック・インターフェース・モードでの AD7961 の
デジタル動作を図 35 に示します。デジタル・ホスト上のシフト
レジスタだけを使用するこのインターフェース・モードは、多
くのデジタル・ホスト (FPGA、シフトレジスタ、マイクロプロ
セッサなど)で使用することができます。各 AD7961 とデジタ
ル・ホストの間で 3 つの LVDS 対 (D±、CLK±、DCO±)が必要で
す。
SAMPLE N
SAMPLE N + 1
tCYC
tCNVH
CNV–
CNV+
tACQ
ACQUISITION
ACQUISITION
ACQUISITION
tCLKL
tCLK
15
CLK–
16
1
2
15
16
1
2
3
CLK+
tDCO
15
DCO–
16
1
2
15
1
16
2
3
DCO+
tMSB
D+
D–
D1
N–1
D0
N–1
tD
0
D15
N
D14
N
D1
N
D0
N
0
図 35.エコー・クロック・インターフェース・モードのタイミング図
Rev. B
－ 19/23 －
D15
N+1
D14
N+1
D13
N+1
10888-018
tCLKD
AD7961
データシート
このセルフ・クロック・モードのデータ取得方法を使うと、デ
ジタル・ホストは変換結果取得タイミングを調整してすべての
AD7961 の伝搬遅延変動に対応できるようになります。例えば、
共通入力クロックを共用する複数の AD7961 デバイスからデー
タを取得する場合がこれに該当します。
セルフ・クロック・モード
セルフ・クロック・インターフェース・モードでの AD7961 の
デジタル動作を図 36 に示します。このインターフェース・モー
ドでは ADC とデジタル・ホストの間の PCB パターン数を 2 つ
の LVDS 対 (CLK±と D±)に、または 1 対 (CLK±を共用する場合)
に、それぞれ減らすことができます。複数の AD7961 デバイス
間で共通の CLK± 信号を共用することができます。これは、デ
ジタル・ホストへの LVDS 接続数を減らすときに役立ちます。
変換は、CNV± パルスで開始されます。CNV± パルスは、有効
動作のためにロー・レベル(tCNVH 最大)へ戻る必要があります。変
換が一旦開始されると完了するまで続きます。変換フェーズで
は、余分な CNV± パルスは無視されます。 tMSB の経過後、ホス
トは AD7961 に対する CLK±信号バースト入力を開始します。
18 個の全 CLK± パルスは、tMSB と後続の tCLKL による時間フレー
ムのウインドウ内で入力する必要があります。必要とされる 18
個の CLK± パルスは、tCLKL (次の変換フェーズが基準) が経過
する前に終わる必要があります。そうしないと、次の変換結果
で上書きされるためデータが失われてしまいます。
セルフ・クロック・インターフェース・モードを使用する場合、
各 ADC データ・ワードの前には 010 のヘッダー・シーケンスが
付く必要があります。tMSB の経過後、ヘッダーの先頭ビット 0
が D±上に自動的に出力され、ヘッダーの残りの 2 ビット 10 が
次のサンプル開始時の最初の 2 個の CLK± 立下がりエッジで出
力されます。このヘッダー (010)を使って、デジタル・ホストで
各変換の D±を同期化します。これは、このモードでは、デジタ
ル・ホストがデータ出力を取得できるようにする、データ (D±)
に同期したクロック出力が存在しないためです。
18 個の CLK± パルスの各バーストの間では、CLK±をアイド
ル・ハイに設定してください。 ヘッダー・ビットと次の ADC
変換結果のデータは、CLK± 信号の次のバースト中の CLK±の後
続立下がりエッジで出力されます。
デジタル・ホストのアクイジション・クロックに対する D± デ
ータの同期は、AD7961 デバイス 1 個に対して 1 個のステート・
マシンを使って実現されます。例えば、CLK±と同じ速度で動作
するステート・マシンでは、このクロック周波数の 3 相 (位相差
120°)を使います。各相で D± データを ADC からの出力として取
得します。
セルフ・クロック・インターフェース・モードを使用すると、
AD7961 はフレームの終わりの 0 状態を保証するためクロック・
パルスの追加 (19 番目)が可能になります (図 37 参照)。tMSB の経
過後、ヘッダー・シーケンスの先頭ビット 0 が D±上に自動的に
出力され、ヘッダーの残りの 2 ビット 10 が次のサンプル開始時
の最初の 2 個の CLK± 立下がりエッジで出力されます。このヘ
ッダー (010)を使って、デジタル・ホストで各変換の D±を同期
化します。これは、このモードでは、デジタル・ホストがデー
タ出力を取得できるようにする、データ (D±)に同期したクロッ
ク出力が存在しないためです。
ステート・マシン・クロックの各相で取得した AD7961 データ
を比較します。取得データの各セットのヘッダー内の 1 の位置
から、D±のデータ有効ウインドウ内で発生する正しいステー
ト・マシン・クロック位相を選択することができます。
SAMPLE N
SAMPLE N + 1
tCYC
tCNVH
CNV–
CNV+
tACQ
ACQUISITION
ACQUISITION
ACQUISITION
tCLKL
tCLK
17
CLK–
18
1
2
4
3
17
1
18
2
3
CLK+
D+
D–
D1
N–1
D0
N–1
0
1
0
D15
N
D14
N
D1
N
D0
N
図 36.セルフ・クロック・インターフェース・モードのタイミング図
Rev. B
－ 20/23 －
0
1
0
D15
N+1
10888-019
tMSB
tCLKD
AD7961
データシート
SAMPLE N
SAMPLE N + 1
tCYC
tCNVH
CNV–
CNV+
tACQ
ACQUISITION
ACQUISITION
ACQUISITION
tCLKL
tCLK
CLK–
19
20
21
3
2
1
17
4
18
19
1
2
3
CLK+
D+
D–
D1
N–1
D0
N–1
0
1
0
D15
N
D14
N
D1
N
D0
N
0
1
0
図 37.追加クロック・パルスありのセルフ・クロック・インターフェース・モードのタイミング図
Rev. B
－ 21/23 －
D15
N+1
10888-020
tMSB
tCLKD
AD7961
データシート
アプリケーション情報
REF をデカップリングし、太い低インピーダンスのパターンで
両ピンを接続してください。
レイアウト
AD7961 を実装するプリント回路ボードは、アナログ部とデジ
タル部を分離して、ボード内でそれぞれをまとめて配置するよ
うにデザインする必要があります。AD7961 の下のグラウン
ド・プレーンがシールドして使われてない限り、ノイズがデバ
イスに混入するので、デバイスの真下をデジタル・ラインが通
らないようにしてください。CNV±や CLK±のような高速なスイ
ッチング信号は、アナログ信号パスの近くを通らないようにし
てください。デジタル信号とアナログ信号の交差は回避する必
要があります。少なくとも 1 枚のグラウンド・プレーンを使う
必要があります。デジタル部とアナログ部に共通または分けて
使うことができます。後者の場合、各プレーンは AD7961 の下
で接続する必要があります。
AD7961 のリファレンス電圧入力ピン REF は動的入力インピー
ダンスを持っています。リファレンス電圧のデカップリング・
セラミック・コンデンサを REF ピンと REF_GND ピンの近くに、
理想的には直接に接続して、寄生インダクタンスを小さくして
Rev. B
最後に、AD7961 の電源(VDD1、VDD2、VIO)は AD7961 の近く
に配置したセラミック・コンデンサ(一般に 100 nF)でデカップ
リングし、低インピーダンス・パスを提供する短く太いパター
ンで接続して、電源ライン上のグリッチの影響を軽減します。
AD7961 の性能評価
AD7961 の回路図とレイアウトのその他の推奨ガイドラインは、
EVAL-AD7961FMCZ ボードのユーザー・ガイド (UG-581)に記載
してあります。組み立て／テスト済みの評価用ボード、ユーザ
ー ・ ガ イ ド 、 EVAL-SDP-CH1Z を 介 し て PC か ら EVALAD7961FMCZ ボードを制御するソフトウェアはアナログ・デバ
イセズのウエブサイト www.analog.com/jp から提供しています。
－ 22/23 －
AD7961
データシート
外形寸法
0.30
0.25
0.18
32
25
0.50
BSC
TOP VIEW
0.80
0.75
0.70
SEATING
PLANE
3.25
3.10 SQ
2.95
EXPOSED
PAD
8
17
0.50
0.40
0.30
16
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
PIN 1
INDICATOR
1
24
9
BOTTOM VIEW
0.25 MIN
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
COMPLIANT TO JEDEC STANDARDS MO-220-WHHD.
112408-A
PIN 1
INDICATOR
5.10
5.00 SQ
4.90
図 38.32 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
5 mm x 5 mm ボディ、極薄クワッド
(CP-32-7)
寸法: mm
オーダー・ガイド
Model 1
Temperature Range
Package Description
Package Option
AD7961BCPZ
AD7961BCPZ-RL7
EVAL-AD7961FMCZ
−40°C to +85°C
−40°C to +85°C
32-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
32-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
Evaluation Board
CP-32-7
CP-32-7
1
Z = RoHS 準拠製品。
Rev. B
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