12位, 80 MSPS/105 MSPS/125 MSPS, 18V模数转换器 AD9233 功能框图 特性 应用 超声设备 中频采样的通信接收机 IS-95、CDMA-One、IMT-2000 电池供电仪表 手持式示波仪 低成本数字示波器 概述 AD9233是一款单芯片、12位、80 MSPS/ 105 MSPS/125 MSPS 模数转换器(ADC)，采用1.8 V单电源供电，内置一个高性能 采样保持放大器(SHA)和片内基准电压源。它采用多级差分 流水线架构，内置输出纠错逻辑，在125 MSPS数据速率时 可提供12位精度，并保证在整个工作温度范围内无失码。 利用宽带宽、真差分采样保持放大器(SHA)，用户可以选 择包括单端应用在内的各种输入范围和偏置。该器件适用 于满量程输入信号在连续通道间切换的多路复用系统，以 及采用远超过奈奎斯特速率频率的单通道输入采样。与以 前的模数转换器相比，AD9233的功耗与成本均有所降低， 适用于通信、成像和医疗超声等应用。 采用一个差分时钟输入来控制所有内部转换周期。一个占 空比稳定器(DCS)用来补偿较大的时钟占空比波动，同时 AVDD DRVDD AD9233 VIN+ 8-STAGE 1 1/2-BIT PIPELINE MDAC1 SHA VIN– 8 4 A/D 3 A/D REFT REFB CORRECTION LOGIC OR 13 OUTPUT BUFFERS DCO D11 (MSB) VREF D0 (LSB) SENSE 0.5V REF SELECT AGND CLOCK DUTY CYCLE STABILIZER CLK+ CLK– SCLK/DFS MODE SELECT SDIO/DCS CSB PDWN DRGND 05492-001 1.8 V模拟电源供电 1.8 V至3.3 V输出电平 SNR：69.5 dBc(70.5 dBFS，至70 MHz输入) SFDR：85 dBc(至70 MHz输入) 低功耗：395 mW @125 MSPS 差分输入、650 MHz带宽 片内基准电压源和采样保持放大器 DNL：±0.15 LSB 灵活的模拟输入范围：1 V p-p至2 V p-p 数据格式：偏移二进制、格雷码或二进制补码 时钟占空比稳定器 数据输出时钟 串行端口控制 内置可选数字测试码生成功能 可编程时钟与数据对准 图1 保持出色的ADC总体性能。 数字输出数据格式为偏移二进制、格雷码或二进制补码。 一个数据输出时钟(DCO)用来确保接收逻辑具有正确的锁 存时序。 AD9233采用48引脚LFCSP封装，额定温度范围为−40°C至 +85°C工业温度范围。 产品聚焦 1. AD9233采用1.8 V单电源供电，而数字输出驱动器采用 一个独立的电源供电，以适应1.8 V至3.3 V逻辑。 2. 取得专利的SHA输入在高达225 MHz的输入频率时仍保 持出色的性能。 3. 时钟占空比稳定器(DCS)在较宽的时钟脉冲宽度范围内 仍保持ADC的整体性能。 4. 标准串行端口接口支持各种产品特性和功能，例如： 数据格式化(偏移二进制、二进制补码或格雷码)、启用 时钟DCS、掉电模式以及基准电压模式等。 5. AD9233与AD9246引脚兼容，使12位产品可轻松升级至 14位产品。 Rev. A Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2006 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9233 目录 特性 ................................................................................................... 1 时序 .......................................................................................... 22 应用 ................................................................................................... 1 串行端口接口(SPI) ...................................................................... 23 概述 ................................................................................................... 1 使用SPI的配置 ....................................................................... 23 功能框图 ........................................................................................... 1 硬件接口 .................................................................................. 23 产品聚焦 ........................................................................................... 1 不使用SPI的配置 ................................................................... 23 修订历史 ........................................................................................... 3 存储器映射 .................................................................................... 24 技术规格 ........................................................................................... 4 读取存储器映射表 ................................................................ 24 直流规格 .................................................................................... 4 布局布线考虑 ................................................................................ 27 交流规格 .................................................................................... 5 电源和接地建议 ..................................................................... 27 数字规格 .................................................................................... 6 CML .......................................................................................... 27 转换规格 .................................................................................... 7 RBIAS ........................................................................................ 27 时序图 ........................................................................................ 7 基准电压源去耦 ..................................................................... 27 绝对最大额定值 ............................................................................. 8 评估板 ............................................................................................. 28 热阻 ............................................................................................. 8 电源 ........................................................................................... 28 ESD警告 ..................................................................................... 8 输入信号 .................................................................................. 28 引脚配置和功能描述 .................................................................... 9 输出信号 .................................................................................. 28 等效电路 ........................................................................................ 10 默认操作与跳线选择设置 ................................................... 29 典型工作特性 ............................................................................... 11 可选时钟配置 ......................................................................... 29 工作原理 ........................................................................................ 15 可选模拟输入驱动配置 ........................................................ 30 模拟输入考虑 ......................................................................... 15 原理图 ............................................................................................. 31 基准电压源 .............................................................................. 17 评估板布局布线 ..................................................................... 36 时钟输入考虑 ......................................................................... 18 物料清单(BOM) ..................................................................... 39 抖动考虑 .................................................................................. 19 外形尺寸 ........................................................................................ 42 功耗和待机模式 ..................................................................... 20 订购指南 ................................................................................. 42 数字输出 .................................................................................. 21 Rev. A | Page 2 of 44 AD9233 修订历史 2006年8月—修订版0至修订版A 格式更新 .................................................................................... 通篇 2006年4月—修订版0：初始版 增加80 MSPS ............................................................................. 通篇 删除图19、图20、图22和图23；重新按序编号 .................... 11 删除图24、图25、图27至图29；重新按序编号 .................... 12 删除图31和图34；重新按序编号 .............................................. 13 删除图37、图38、图40和图41；重新按序编号 .................... 14 删除图46；重新按序编号 ........................................................... 15 删除图52；重新按序编号 ........................................................... 16 更改图40 .......................................................................................... 16 更改图46 .......................................................................................... 18 插入图54；重新按序编号 ........................................................... 20 更改数字输出部分 ........................................................................ 21 更改时序部分 ................................................................................. 22 增加数据时钟输出(DCO)部分 ................................................... 22 更改“使用SPI的配置”部分和 “不使用SPI的配置”部分 ............................................................... 23 更改表15 ........................................................................................ 25 更改表16 .......................................................................................... 39 更改订购指南部分 ........................................................................42 Rev. A | Page 3 of 44 AD9233 技术规格 直流规格 除非另有说明，AVDD = 1.8 V、DRVDD = 2.5 V、最大采样速率、2 V峰峰值差分输入、1.0 V内部基准电压、AIN = −1.0 dBFS、 DCS使能。 表1 参数 分辨率 精度 无失码 失调误差 增益误差 微分非线性(DNL)1 积分非线性(INL)1 温度漂移 失调误差 增益误差 内部参考电压 输出电压误差(1 V模式) 负载调整@ 1.0 mA 等效输入噪声 VREF = 1.0 V 模拟输入 输入范围，VREF = 1.0 V 输入电容2 基准电压输入阻抗 电源 电源电压 AVDD DRVDD 电源电流 IAVDD1 IDRVDD1(DRVDD = 1.8 V) IDRVDD1(DRVDD = 3.3 V) 功耗 直流输入 正弦波输入1(DRVDD = 1.8 V) 正弦波输入1(DRVDD = 3.3 V) 待机3 掉电 温度 全 AD9233BCPZ-80 AD9233BCPZ-105 AD9233BCPZ-125 最小值 典型值 最大值 最小值 典型值 最大值 最小值 典型值 最大值 单位 位 12 12 12 保证 ±0.3 ±0.2 全 全 全 全 25°C 全 25°C 保证 ±0.3 ±0.2 ±0.5 ±4.7 ±0.3 保证 ±0.3 ±0.2 ±0.5 ±0.5 ±0.5 % FSR % FSR LSB LSB LSB LSB 全 全 ±15 ±95 ±15 ±95 ±15 ±95 ppm/°C ppm/°C 全 全 ±5 7 25°C 0.34 0.34 0.34 LSB rms 全 全 全 2 8 6 2 8 6 2 8 6 V p-p pF kΩ ±0.2 ±0.2 ±1.2 1.7 1.7 1.9 3.6 全 全 全 138 7 12 全 全 全 全 全 248 261 288 40 1.8 ±5 7 1.9 3.6 155 178 8 14 279 320 335 365 40 1.8 测量条件为：低输入频率、满量程正弦波、每个输出位的负载约为5 pF。 输入电容指一个差分输入引脚与AGND之间的有效电容。等效模拟输入结构见图4。 3 待机功耗的测量条件为：直流输入、CLK引脚无动作（设为AVDD或AGND）。 2 Rev. A | Page 4 of 44 ±1.2 ±35 1.8 3.3 1 1.7 1.7 ±0.8 ±3.9 ±0.5 ±0.2 ±1.2 ±20 1.8 3.3 全 全 ±0.8 ±4.9 ±0.5 ±5 7 1.7 1.7 ±35 mV mV 1.8 3.3 1.9 3.6 V V 194 220 10 17 236 mA mA mA 350 395 415 452 40 1.8 425 mW mW mW mW mW AD9233 交流规格 除非另有说明，AVDD = 1.8 V、DRVDD = 2.5 V、最大采样速率、2 V峰峰值差分输入、1.0 V内部基准电压、AIN = −1.0 dBFS、 DCS使能。 表2 参数1 信噪比(SNR) fIN= 2.4 MHz fIN= 70 MHz fIN= 100 MHz fIN= 170 MHz 信纳比(SINAD) fIN= 2.4 MHz fIN= 70 MHz fIN= 100 MHz fIN= 170 MHz 有效位数(ENOB) fIN= 2.4 MHz fIN= 70 MHz fIN= 100 MHz fIN= 170 MHz 最差的二次/三次谐波 fIN= 2.4 MHz fIN= 70 MHz fIN= 100 MHz fIN= 170 MHz 无杂散动态范围(SFDR) fIN= 2.4 MHz fIN= 70 MHz fIN= 100 MHz fIN= 170 MHz 最差其它谐波或杂散 fIN= 2.4 MHz fIN= 70 MHz fIN= 100 MHz fIN= 170 MHz 双音无杂散动态范围(SFDR) fIN= 30 MHz (−7 dBFS), 31 MHz (−7 dBFS) fIN= 170 MHz (−7 dBFS), 171 MHz (−7 dBFS) 模拟输入带宽 1 温度 25°C 25°C 全 25°C 25°C 25°C 25°C 全 25°C 25°C AD9233BCPZ-80 AD9233BCPZ-105 AD9233BCPZ-125 最小值 典型值 最大值 最小值 典型值 最大值 最小值 典型值 最大值 单位 69.5 69.5 69.5 69.5 68.9 69.5 69.5 68.3 dBc dBc dBc dBc dBc 68.3 69.4 68.9 69.4 68.9 69.4 68.9 69.2 69.2 69.2 69.2 69.2 69.2 69.1 68.6 69.1 68.6 69.1 68.6 dBc dBc dBc dBc dBc 25°C 25°C 25°C 25°C 11.4 11.4 11.4 11.3 11.4 11.4 11.4 11.3 11.4 11.4 11.4 11.3 Bits Bits Bits Bits 25°C 25°C 全 25°C 25°C −90.0 −85.0 −90.0 −85.0 −90.0 −85.0 −85.0 −83.5 −85.0 −83.5 −85.0 −83.5 dBc dBc dBc dBc dBc 25°C 25°C 全 25°C 25°C 90.0 85.0 90.0 85.0 90.0 85.0 68.5 67.3 67.3 −76.0 76.0 −73.0 73.0 −73.0 dBc dBc dBc dBc dBc 73.0 85.0 83.5 85.0 83.5 85.0 83.5 25°C 25°C 全 25°C 25°C −90.0 −90.0 −90.0 −90.0 −90.0 −90.0 −90.0 −90.0 −90.0 −90.0 −90.0 −90.0 dBc dBc dBc dBc dBc 25°C 25°C 25°C 87 83 650 87 83 650 85 84 650 dBFS dBFS MHz −85.0 如需了解完整的定义，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 Rev. A | Page 5 of 44 −81.0 −81.0 AD9233 数字规格 除非另有说明，AVDD = 1.8 V、DRVDD = 2.5 V、最大采样速率、2 V峰峰值差分输入、1.0 V内部基准电压、AIN = −1.0 dBFS、 DCS使能。 表3 参数 差分时钟输入(CLK+、CLK−) 逻辑兼容 内部共模偏置 差分输入电压 输入电压范围 输入共模范围 高电平输入电压(VIH) 低电平输入电压(VIL) 高电平输入电流(IIH) 低电平输入电流(IIL) 输入电阻 输入电容 逻辑输入（SCLK/DFS、OE、PWDN） 高电平输入电压(VIH) 低电平输入电压(VIL) 高电平输入电流(IIH) 低电平输入电流(IIL) 输入电阻 输入电容 逻辑输入(CSB) 高电平输入电压(VIH) 低电平输入电压(VIL) 高电平输入电流(IIH) 低电平输入电流(IIL) 输入电阻 输入电容 逻辑输入(SDIO/DCS) 高电平输入电压(VIH) 低电平输入电压(VIL) 高电平输入电流(IIH) 低电平输入电流(IIL) 输入电阻 输入电容 数字输出 DRVDD = 3.3 V 高电平输出电压(VOH, IOH= 50 μA) 高电平输出电压(VOH, IOH= 0.5 mA) 低电平输出电压(VOL, IOL= 1.6 mA) 低电平输出电压(VOL, IOL= 50 μA) DRVDD = 1.8 V 高电平输出电压(VOH, IOH= 50 μA) 高电平输出电压(VOH, IOH= 0.5 mA) 低电平输出电压(VOL, IOL= 1.6 mA) 低电平输出电压(VOL, IOL= 50 μA) AD9233BCPZ-80/105/125 典型值 最大值 温度 最小值 全 全 全 全 全 全 全 全 全 全 CMOS/LVDS/LVPECL 1.2 0.2 6 AVDD − 0.3 AVDD + 1.6 1.1 AVDD 1.2 3.6 0 0.8 −10 +10 −10 +10 8 10 12 4 全 全 全 全 全 全 1.2 0 −50 −10 全 全 全 全 全 全 1.2 0 −10 +40 全 全 全 全 全 全 1.2 0 −10 +40 全 全 全 全 3.29 3.25 全 全 全 全 1.79 1.75 Rev. A | Page 6 of 44 单位 V V p-p V V V V µA µA kΩ pF 3.6 0.8 −75 +10 V V µA µA kΩ pF 3.6 0.8 +10 +135 V V µA µA kΩ pF DRVDD + 0.3 0.8 +10 +130 V V µA µA kΩ pF 30 2 26 2 26 5 0.2 0.05 V V V V 0.2 0.05 V V V V AD9233 转换规格 除非另有说明，AVDD = 1.8 V，DRVDD = 2.5 V。 表4 参数1 时钟输入参数 转换速率，DCS使能 转换速率，DCS禁用 CLK周期 CLK脉宽高电平，DCS使能 CLK脉宽高电平，DCS禁用 数据输出参数 数据传播延迟(tPD)2 DCO传播延迟(tDCO) 建立时间(tS) 保持时间(tH) 流水线延迟 孔径延迟(tA) 孔径不确定性（抖动，tJ） 唤醒时间3 超范围恢复时间 串行端口接口4 SCLK周期(tCLK) SCLK脉宽高电平时间(tHI) SCLK脉宽低电平时间(tLO) SDIO至SCLK建立时间(tDS) SDIO至SCLK保持时间(tDH) CSB至SCLK建立时间(tS) CSB至SCLK保持时间(tH) 温度 AD9233BCPZ-80 AD9233BCPZ-105 最小值 典型值 最大值 最小值 典型值 最大值 AD9233BCPZ-125 最小值 典型值 最大值 单位 全 全 全 全 全 20 10 12.5 3.75 5.63 全 全 全 全 全 全 全 全 全 3.1 80 80 4.9 5.9 6.25 6.25 8.75 6.88 20 10 9.5 2.85 4.28 3.9 4.4 5.7 6.8 12 0.8 0.1 350 2 4.8 3.1 3.4 4.4 40 16 16 5 2 5 2 全 全 全 全 全 全 全 105 105 4.75 4.75 6.65 5.23 20 10 8 2.4 3.6 3.9 4.4 4.3 5.3 12 0.8 0.1 350 2 4.8 3.1 125 125 2.6 3.7 40 16 16 5 2 5 2 40 16 16 5 2 5 2 如需了解完整的定义，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 输出传播延迟的测量条件为：时钟50%转换至数据50%转换，使用5 pF负载。 3 唤醒时间取决于去耦电容的值；所示值的测量条件为：REFT和REFB接0.1 μF电容。 4 参见图57和串行端口接口(SPI)部分。 2 时序图 N+2 N+3 N N+4 tA N+6 N+7 N–7 N–6 tCLK CLK+ CLK– tPD N – 13 tS N – 12 N – 11 tH N – 10 N–9 N–8 tDCO DCO Figure 2. Timing Diagram 图2. 时序图 Rev. A | Page 7 of 44 tCLK N–5 N–4 05492-083 DATA N+8 N+5 5.6 4.4 3.9 4.4 3.5 4.5 12 0.8 0.1 350 3 4.8 ns ns ns ns 周期数 ns ps rms ms 周期数 ns ns ns ns ns ns ns 1 N+1 4 4 MSPS MSPS ns ns ns AD9233 绝对最大额定值 表5 参数 电气参数 AVDD至AGND DRVDD至DRGND AGND至DRGND AVDD至DRVDD D0-D11至DRGND DCO至DRGND OR至DRGND CLK+至AGND CLK−至AGND VIN+至AGND VIN−至AGND VREF至AGND SENSE至AGND REFT至AGND REFB至AGND SDIO/DCS至DRGND PDWN至AGND CSB至AGND SCLK/DFS至AGND OEB至AGND 环境参数 存储温度范围 工作温度范围 引脚温度(焊接10秒) 结温 额定值 −0.3 V至+2.0 V −0.3 V至+3.9 V −0.3 V至+0.3 V −3.9 V至+2.0 V −0.3 V至DRVDD + 0.3 V −0.3 V至DRVDD + 0.3 V −0.3 V至DRVDD + 0.3 V −0.3 V至+3.9 V −0.3 V至+3.9 V −0.3 V至AVDD + 1.3 V −0.3 V至AVDD + 1.3 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至DRVDD + 0.3 V −0.3 V至+3.9 V −0.3 V至+3.9 V −0.3 V至+3.9 V −0.3 V至+3.9 V 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，不表示在这些条件下或者在任何其 它超出本技术规范操作章节中所示规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 热阻 LFCSP封装的裸露焊盘必须焊接到接地层。将裸露焊盘焊 接到客户板上，可提高焊接可靠性，从而最大限度发挥封 装的热性能。 表6 封装类型 48-lead LFCSP (CP-48-3) θJA 26.4 θJC 2.4 单位 °C/W θJA和θJC典型值的测试条件为静止空气下的4层电路板。气 流可增强散热，从而有效降低θJA。另外，直接与封装引脚 接触的金属，包括金属走线、通孔、接地层、电源层，可 降低θJA。 –65°C至+125°C –40°C至+85°C 300°C 150°C ESD警告 ESD(静电放电)敏感器件。静电电荷很容易在人体和测试设备上累积，可高达4000 V，并可能在没有 察觉的情况下放电。尽管本产品具有专用ESD保护电路，但在遇到高能量静电放电时，可能会发生永 久性器件损坏。因此，建议采取适当的ESD防范措施，以避免器件性能下降或功能丧失。 Rev. A | Page 8 of 44 AD9233 48 47 46 45 44 43 42 41 40 39 38 37 DRVDD DRGND NC NC DCO OEB AVDD AGND AVDD CLK– CLK+ AGND 引脚配置和功能描述 (LSB) D0 D1 1 2 AD9233 TOP VIEW (Not to Scale) PIN 0 (EXPOSED PADDLE): AGND 36 35 34 33 32 31 30 29 28 27 26 25 PDWN RBIAS CML AVDD AGND VIN– VIN+ AGND REFT REFB VREF SENSE 05492-003 D10 (MSB) D11 OR DRGND DRVDD SDIO/DCS SCLK/DFS CSB AGND AVDD AGND AVDD 13 14 15 16 17 18 19 20 21 22 23 24 D2 3 D3 4 D4 5 D5 6 DRGND 7 DRVDD 8 D6 9 D7 10 D8 11 D9 12 PIN 1 INDICATOR NC = NO CONNECT 图3.引脚配置 表7. 引脚功能描述 引脚编号 0, 21, 23, 29, 32, 37, 41 1 to 6, 9 to 14 7, 16, 47 8, 17, 48 15 18 引脚名称 AGND 描述 D0 (LSB) to D11 (MSB) DRGND DRVDD OR SDIO/DCS 19 20 22, 24, 33, 40, 42 25 26 27 28 30 31 34 35 SCLK/DFS CSB AVDD SENSE VREF REFB REFT VIN+ VIN– CML RBIAS 数据输出位。 数字输出地。 数字输出驱动电源(1.8 V至3.3 V)。 超范围指示器。 串行端口接口(SPI)®数据输入/输出(串行端口模式)；占空比稳定器选择(外部引脚模 式)。参见表10。 . SPI时钟(串行端口模式)；数据格式选择引脚(外部引脚模式)。参见表10。 SPI片选(低电平有效)。 模拟电源。 基准电压模式选择。参见表9。 基准电压输入/输出。 差分基准电压(−)。 差分基准电压(+)。 模拟输入引脚(+)。 模拟输入引脚(−)。 共模电平偏置输出。 外部偏置电阻连接。此引脚与模拟地(AGND)之间必须接一个10 kΩ电阻。 36 38 39 43 44 45, 46 PDWN CLK+ CLK– OEB DCO NC 掉电功能选择。 时钟输入(+)。 时钟输入(−)。 输出使能(低电平有效)。 数据时钟输出。 不连接。 模拟地。(引脚0为封装底部的裸露焊盘。) Rev. A | Page 9 of 44 AD9233 等效电路 1kΩ SCLK/DFS OEB PDWN 30kΩ 05492-004 05492-008 VIN 图4.等效模拟输入电路 图 8.等效SCLK/DFS、OEB、PDWN输入电路 AVDD AVDD 26kΩ 1.2V 1kΩ CLK– 05492-005 CLK+ 10kΩ 05492-010 10kΩ CSB 图 9.等效CSB输入电路 图5.等效时钟输入电路 DRVDD 05492-011 1kΩ 05492-006 SDIO/DCS 1kΩ SENSE 图 6.等效SDIO/DCS输入电路 图10.等效SENSE电路 DRVDD AVDD 05492-007 DRGND 6kΩ 图7.等效数字输出电路 图11.等效VREF电路 Rev. A | Page 10 of 44 05492-012 VREF AD9233 典型工作特性 除非另有说明，AVDD = 1.8 V、DRVDD = 2.5 V、最大采样速率、DCS使能、1 V内部基准电压、2 V峰峰值差分输入、 AIN = −1.0 dBFS、64k采样、TA = 25°C。所有图形显示的均为所有速度等级的典型性能。 0 0 125MSPS 2.3MHz @ –1dBFS SNR = 69.5dBc (70.5dBFS) ENOB = 11.2 BITS SFDR = 90.0dBc –60 –80 –40 –60 –80 –100 –100 –120 –120 0 15.625 31.250 FREQUENCY (MHz) 46.875 –140 62.500 05492-016 AMPLITUDE (dBFS) –40 –140 125MSPS 100.3MHz @ –1dBFS SNR = 69.4dBc (70.4dBFS) ENOB = 11.2 BITS SFDR = 85.0dBc –20 05492-013 AMPLITUDE (dBFS) –20 0 图12. AD9233-125单音FFT(FIN = 2.3 MHz) 0 125MSPS 30.3MHz @ –1dBFS SNR = 69.5dBc (70.5dBFS) ENOB = 11.2 BITS SFDR = 88.8dBc –60 –80 –40 –60 –80 –100 –100 –120 –120 15.625 31.250 FREQUENCY (MHz) 46.875 –140 62.500 0 图13. AD9233-125单音FFT(FIN = 30.3 MHz) AMPLITUDE (dBFS) –60 –80 –60 –80 –100 –120 –120 31.250 FREQUENCY (MHz) 46.875 62.500 –40 –100 15.625 46.875 125MSPS 170.3MHz @ –1dBFS SNR = 68.9dBc (69.9dBFS) ENOB = 11.1 BITS SFDR = 83.5dBc –20 05492-015 AMPLITUDE (dBFS) 0 –40 0 31.250 FREQUENCY (MHz) 图16. AD9233-125单音FFT(FIN = 140.3 MHz) 125MSPS 70.3MHz @ –1dBFS SNR = 69.5dBc (70.5dBFS) ENOB = 11.2 BITS SFDR = 85.0dBc –20 15.625 62.500 图14. AD9233-125单音FFT(FIN = 70.3 MHz) –140 05492-018 0 62.500 05492-017 AMPLITUDE (dBFS) –40 0 46.875 125MSPS 140.3MHz @ –1dBFS SNR = 69.0dBc (70.0dBFS) ENOB = 11.1 BITS SFDR = 85.0dBc –20 05492-014 AMPLITUDE (dBFS) –20 –140 31.250 FREQUENCY (MHz) 图15. AD9233-125单音FFT(FIN = 100.3 MHz) 0 –140 15.625 0 15.625 31.250 FREQUENCY (MHz) 46.875 62.500 图17. AD9233-125单音FFT(FIN = 170.3 MHz) Rev. A | Page 11 of 44 AD9233 0 –20 95 SFDR = –40°C 90 –40 SNR/SFDR (dBc) –60 –80 –100 SNR = +25°C SNR = –40°C 15.625 31.250 FREQUENCY (MHz) 46.875 SNR = +85°C 60 62.500 0 05492-021 05492-019 0 50 100 200 250 图21. AD9233单音SNR/SFDR与输入频率(FIN )和温度的关系 (2 V峰峰值满量程) 100 125MSPS 300.3MHz @ –1dBFS SNR = 67.8dBc (68.8dBFS) ENOB = 10.8 BITS SFDR = 77.4dBc –20 95 SNR/SFDR (dBc) –60 –80 75 65 05492-029 –120 31.250 46.875 60 62.500 SFDR = –40°C 80 70 15.625 SFDR = +25°C 85 –100 0 SFDR = +85°C 90 –40 SNR = +25°C SNR = –40°C SNR = +85°C 0 50 100 150 200 250 INPUT FREQUENCY (MHz) FREQUENCY (MHz) 图22. AD9233单音SNR/SFDR与输入频率(FIN )和温度的关系 (1 V峰峰值满量程) 图19. AD9233-125单音FFT(FIN = 300.3 MHz） 1.0 120 SFDR (dBFS) 0.8 80 GAIN/OFFSET ERROR (%FSR) 100 SNR (dBFS) 60 40 SFDR (dBc) 85dB REFERENCE LINE 20 OFFSET ERROR 0.5 0.3 0 GAIN ERROR –0.3 –0.5 05492-031 –0.8 SNR (dBc) 0 –90 –80 –70 –60 –50 –40 –30 –20 –10 0 INPUT AMPLITUDE (dBFS) 05492-091 SNR/SFDR (dBc and dBFS) 150 INPUT FREQUENCY (MHz) 0 –140 SFDR = +85°C 75 65 图18. AD9233-125单音FFT(FIN = 225.3 MHz） AMPLITUDE (dBFS) 80 70 –120 –140 SFDR = +25°C 85 05492-022 AMPLITUDE (dBFS) 100 125MSPS 225.3MHz @ –1dBFS SNR = 68.5dBc (69.5dBFS) ENOB = 11.0 BITS SFDR = 80.4dBc 图20. AD9233单音SNR/SFDR与输入幅度(AIN)的关系 (FIN = 2.4 MHz) –1.0 –40 –20 0 20 40 60 TEMPERATURE (°C) 图图23. AD9233增益和失调与温度的关系 Rev. A | Page 12 of 44 80 AD9233 0 0 125MSPS 29.1MHz @ –7dBFS 32.1MHz @ –7dBFS SFDR = 85dBc (92dBFS) –20 SFDR/IMD3 (dBc and dBFS) –40 –60 –80 –100 SFDR (dBc) –40 IMD3 (dBc) –60 –80 SFDR (dBFS) 05492-024 –140 0 15.625 31.250 46.875 IMD3 (dBFS) –120 –90 62.500 –78 –66 FREQUENCY (MHz) –18 –6 –20 SFDR/IMD3 (dBc and dBFS) AMPLITUDE (dBFS) –30 0 125MSPS 169.1MHz @ –7dBFS 172.1MHz @ –7dBFS SFDR = 84dBc (91dBFS) –40 –60 –80 –100 SFDR (dBc) –40 IMD3 (dBFS) –60 –80 SFDR (dBFS) –100 05492-025 –120 0 15.625 31.250 46.875 –120 –90 62.500 FREQUENCY (MHz) –66 –54 –42 –30 –18 –6 图28. AD9233双音SFDR/IMD与输入幅度(AIN)的关系 （FIN1 = 169.1 MHz，FIN2 = 172.1 MHz） 0 –20 –20 AMPLITUDE (dBFS) 0 –40 –60 –80 NPR = 61.9dBc NOTCH @ 18.5MHz NOTCH WIDTH = 3MHz –40 –60 –80 05492-086 0 15.36 30.72 46.08 61.44 –120 05492-090 –100 –100 –120 IMD3 (dBFS) –78 INPUT AMPLITUDE (dBFS) 图25. AD9233-125双音FFT （FIN1 = 169.1 MHz、FIN2 = 172.1 MHz） AMPLITUDE (dBFS) –42 图27. AD9233双音SFDR/IMD与输入幅度(AIN)的关系 （FIN1 = 29.1 MHz，FIN2 = 32.1 MHz） 0 –140 –54 ANALOG INPUT LEVEL (dBFS) 图24. AD9233-125双音FFT （FIN1 = 29.1 MHz、FIN2 = 32.1 MHz） –20 05492-035 –100 –120 05492-080 AMPLITUDE (dBFS) –20 0 15.625 31.250 46.875 FREQUENCY (MHz) FREQUENCY (MHz) 图29. AD9233-125噪声功率比 图26. AD9233-125双64k WCDMA载波 （FIN = 215.04 MHz、FS = 122.88 MHz） Rev. A | Page 13 of 44 62.500 AD9233 10 100 0.34 LSB rms SFDR 8 NUMBER OF HITS (1M) SNR/SFDR (dBc) 90 85 80 75 SNR 05492-027 5 4 2 70 65 6 25 45 65 85 105 05492-085 95 0 125 N–1 N 图33. AD9233接地输入直方图 图30. AD9233单音SNR/SFDR与时钟频率 (FS )的关系(FIN = 2.4 MHz) 0.35 100 SFDR DCS = ON 0.25 90 INL ERROR (LSB) SNR DCS = ON 70 60 0.05 –0.05 –0.15 50 05492-026 SNR DCS = OFF 20 40 60 –0.25 –0.35 80 05492-023 SNR/SFDR (dBc) 0.15 SFDR DCS = OFF 80 40 0 1024 DUTY CYCLE (%) 90 2048 OUTPUT CODE 3072 4096 图34. AD9233 INL(FIN = 10.3 MHz) 图31. AD9233 SNR/SFDR与占空比的关系 (FIN = 10.3 MHz) 0.15 SFDR 0.10 DNL ERROR (LSB) 85 80 75 0.05 0 –0.05 70 65 0.5 0.7 0.9 1.1 1.3 INPUT COMMON-MODE VOLTAGE (V) 图32. AD9233SNR/SFDR与输入共模(VCM )的关系 (FIN = 30 MHz) –0.10 –0.15 05492-020 SNR 05492-028 SNR/SFDR (dBc) N+1 OUTPUT CODE CLOCK FREQUENCY (MSPS) 0 1024 2048 OUTPUT CODE 3072 图35. AD9233 DNL(FIN = 10.3 MHz) Rev. A | Page 14 of 44 4096 AD9233 工作原理 S AD9233架构由一个前端采样保持放大器(SHA)和其后的流 水线型开关电容ADC组成。各个级的量化输出组合在一 起，在数字校正逻辑条件下最终形成一个12位转换结果。 流水线结构允许第一级处理新的输入采样点，而其它级继 续处理之前的采样点。采样在时钟的上升沿进行。 CH S CS VIN– 除最后一级外，流水线的每一级都由一个低分辨率Flash型 ADC、一个开关电容DAC和一个级间余量放大器(MDAC) 组成。余量放大器用于放大重构DAC输出与Flash型输入之 间的差，用于流水线的下一级。为了便于实现Flash误差的 数字校正，每一级设定了1位的冗余量。最后一级仅由一 个Flash型ADC组成。 输入级包含一个差分SHA，可在差分或单端模式下完成交 流耦合或直流耦合。输出级模块能够实现数据对齐，执行 错误校正，并且将数据传输到输出缓冲器。输出缓冲器需 要单独供电，允许调整输出电压摆幅。在掉电模式下，输 出缓冲器进入高阻抗状态。 模拟输入考虑 AD9233的模拟输入端是一个差分开关电容SHA，其处理差 分输入信号的性能极佳。 SHA根据时钟信号，在采样模式和保持模式之间切换(见图 36)。当SHA切换到采样模式时，信号源需要对采样电容充 电且在半个时钟周期内完成建立。每个输入端都串联一个 小电阻，可以降低驱动源输出级所需的峰值瞬态电流。 在两个输入端之间可配置一个并联电容，以提供动态充电 电流。此无源网络能在ADC输入端形成低通滤波器；因 此，模数转换的精度与应用相关。 在中频欠采样应用中，需要去掉并联电容。因为这些电容 与驱动源阻抗共同作用，会限制输入带宽。关于此话题的 更多信息，请参阅应用笔记AN-742“开关电容ADC的频域 响应”、AN-827“放大器与开关电容ADC接口的谐振匹配方 法”和Analog Dialogue的文章“用于宽带模数转换器的变压 器耦合前端”。 S H CS CH CPIN, PAR S 05492-037 VIN+ CPIN, PAR 图36.开关电容SHA输入 为得到最佳动态性能，必须保证驱动VIN+的源阻抗与驱 动VIN−的源阻抗相匹配，从而保证共模建立误差是对称 的。这些误差会由ADC的共模抑制而减小。 内部差分基准电压缓冲器用于形成两个基准电压，进而决 定ADC内核的输入范围。ADC内核的输入范围由该缓冲器 设置为2 × VREF。这些基准电压不向用户提供。引出了两 个旁路点REFT和REFB用于去耦，以降低内部基准电压缓 冲器所产生的噪声。建议用一个0.1 μF电容对REFT去耦到 REFB，如“布局布线考虑”部分所述。 输入共模 AD9233的模拟输入端无内部直流偏置。在交流耦合应用 中，用户必须提供外部偏置。为能够获得最佳性能，建议 用户对器件进行设置，使得VCM = 0.55 × AVDD；但器件可 以在更宽的范围内获得合理的性能(见图32)。芯片通过 CML引脚提供板上共模基准电压。通过CML引脚提供模拟 输入共模电压(典型值为0.55 × AVDD)时，可实现芯片的最 佳性能。必须用一个0.1 μF电容对CML去耦到地，如“布局 布线考虑”部分所述。 差分输入配置 通过差分输入配置驱动AD9233时，可实现芯片的最佳性 能。在基带应用中，AD8138差分驱动器能够为ADC提供 出色的性能和灵活的接口。通过AD9233的CML引脚，可 以方便地设置AD8138的输出共模电压(见图37)；驱动器可 以配置为Sallen-Key滤波器拓扑电路结构，从而对输入信号 进行带宽限制。 Rev. A | Page 15 of 44 AD9233 49.9Ω R VIN+ AVDD 499Ω R CML VIN– 05492-038 523Ω AD9233 C AD8138 499Ω 频率在第二奈奎斯特区域内的时候，除了使用变压器耦合 输入外，还可以使用AD8352差分驱动器，实例如图40所 示。 图37.利用AD8138进行差分输入配置 在SNR为关键参数的基带应用中，建议使用的输入配置是 差分变压器耦合，如图38的示例。为实现模拟输入偏置， 须将CML电压连接到变压器次级绕组的中心抽头处。 在任何配置中，并联电容值C均取决于输入频率和源阻 抗，并且可能需要降低电容量或去掉该并联电容。表8列 出了设置RC网络的建议值。不过，这些值取决于输入信 号，且只能用作初始参考。 在选择变压器时，必需考虑其信号特性。大多数射频变压 器在工作频率低于几兆赫兹时产生饱和现象；信号功率过 大也可导致内核磁芯饱和，从而引起失真。 R 49.9Ω VIN+ AD9233 C R CML VIN– 串联电阻R (Ω) 33 33 15 15 频率范围(MHz) 0至70 70至200 200至300 >300 05492-039 2V p-p 表8. RC网络建议值 0.1µF 图38.差分变压器耦合配置 0.1µF 0.1µF R 2V p-p VIN+ 25Ω PA S P S 25Ω 0.1µF AD9233 C 0.1µF R VIN– CML 05492-089 0.1µF 当输入频率处于第二或更高奈奎斯特区域时，大多数放大 器的噪声性能无法满足要求以达到AD9233真正的SNR性 能。在SNR为关键参数的应用中，建议使用的输入配置是 变压器耦合。在SFDR为关键参数的应用中，建议使用的输 入配置是差分双巴伦耦合，实例如图39所示。 499Ω 图39.差分双巴伦输入配置 VCC 0.1µF 0.1µF 0Ω ANALOG INPUT 16 1 8, 13 11 0.1µF 2 CD RD 3 10 0.1µF 200Ω 4 5 ANALOG INPUT 0.1µF 0 VIN+ 200Ω AD8352 RG R C R AD9233 VIN– CML 14 0.1µF 图40.利用AD8352进行差分输入配置 Rev. A | Page 16 of 44 0.1µF 05492-088 1V p-p 差分电容C (pF) 15 5 5 开路 AD9233 单端输入配置 只要输入电压摆幅在AVDD电源电压范围内，AD9233便可 工作在单端输入配置下，但不推荐这样做。单端操作在对 成本敏感的应用中可以实现足够的性能。在此配置中，由 于输入共模摆幅较大，因此会降低无杂散动态范围(SFDR) 和失真性能。如果每个输入端的各信号源阻抗都是匹配 的，则对信噪比(SNR)性能的影响极小。图41详细显示了 典型的单端输入配置。 1kΩ AVDD 1kΩ 10µF 0.1µF R C R 1kΩ VIN+ ADC AD9233 VIN– VIN+ ADC CORE VIN– REFT 0.1µF REFB VREF 图41.单端输入配置 0.1µF 基准电压源 AD9233内置稳定、精确的基准电压源。通过改变施加于 AD9233的基准电压(内部基准电压或外部基准电压)，可以 调整电压输入范围。ADC输入电压范围跟随基准呈线性变 化。在接下来的部分中，将对各种基准电压模式进行介 绍。“基准电压去耦”部分详细描述基准电压的最佳PCB布 局布线方式和要求。 0.1µF SELECT LOGIC SENSE 0.5V 05492-043 1V p-p 49.9Ω 0.1µF 如果SENSE引脚连接到AVDD引脚，则基准放大器禁用， 可以将一个外部基准电压施加于VREF引脚(见外部基准电 压部分)。 无论芯片使用内部基准电压还是外部基准电压，ADC的电 压输入范围始终是基准电压引脚电压的两倍。 AVDD 1kΩ R2 VREF 0.5 × 1 R1 05492-042 10µF 这样，可使基准放大器进入同相模式；VREF输出端电压 的计算公式如下： AD9233 内部基准电压连接 AD9233的内置比较器可检测出SENSE引脚的电压，从而将 基准电压配置成四种不同的状态(见表9)。如果SENSE引脚 接地，则基准放大器开关与内部电阻分压器相连(见图 42)，因而将VREF设为1 V。 VIN+ VIN– ADC CORE – – 图42.内部基准电压配置 REFT 0.1µF REFB VREF 0.1µF 0.1µF R2 SENSE R1 SELECT LOGIC 0.5V AD9233 05492-044 将SENSE引脚与VREF相连，可将基准放大器输出端切换至 SENSE引脚，从而形成一个环路，提供0.5 V基准输出电 压。如果芯片与一个外部电阻分压器相连(如图43)，则开 关也切换至SENSE引脚。 图43.可编程基准电压配置 如需利用AD9233的内部基准电压来驱动多个转换器，从而 提高增益的匹配度，则必须考虑到其它转换器对基准电压 的负载。图44说明负载如何影响内部基准电压。 Rev. A | Page 17 of 44 AD9233 表9. 基准电压配置汇总 SENSE电压 AVDD VREF 0.2 V 至 VREF AGND 至 0.2 V 选择模式 外部基准电压 内部固定基准电压 可编程基准电压 内部固定基准电压 相应的VREF (V) 不可用 0.5 0.5 × (1 + R2/R1) (见图43) 1.0 时钟输入考虑 0 为了充分发挥芯片的性能，应利用一个差分信号作为 AD9233采样时钟输入端(CLK+和CLK−)的时钟信号。通 常，应使用一个变压器或两个电容器将该信号交流耦合到 CLK+引脚和CLK−引脚。CLK+和CLK−引脚有内部偏置(见 图5)，无需外部偏置。 VREF = 1V –0.50 –0.75 时钟输入选项 –1.00 05492-032 REFERENCE VOLTAGE ERROR (%) VREF = 0.5V –0.25 –1.25 相应的差分范围(Vp-p) 2 × 外部基准电压 1.0 2 × VREF 2.0 0 0.5 1.0 2.0 1.5 LOAD CURRENT (mA) 图44. VREF精度与负载的关系 外部基准电压 采用外部基准电压有可能进一步提高ADC增益精度、改善 热漂移特性。图45显示内部基准电压为1.0V和0.5V时的典 型漂移特性。 AD9233的 时 钟 输 入 结 构 非 常 灵 活 。 CMOS、 LVDS、 LVPECL或正弦波信号均可作为其时钟输入信号。无论采 用哪种信号，都必须考虑到时钟源抖动(见“抖动考虑”部分 说明)。 图46显示了一种为AD9233提供时钟信号的首选方法。利用 射频变压器，可将低抖动时钟源的单端信号转换成差分信 号。跨接在变压器次级上的背对背肖特基二极管可以将输 入到AD9233中的时钟信号限制为约差分0.8 V峰峰值。这 样，既可以保留信号的快速上升和下降时间，还可以防止 时钟的大电压摆幅馈通至AD9233的其它部分，这一点对低 抖动性能来说非常重要。 VREF = 0.5V CLOCK INPUT VREF = 1V 6 0.1µF 50Ω MIN-CIRCUITS ADT1–1WT, 1:1Z 0.1µF XFMR CLK+ ADC AD9233 100Ω 0.1µF CLK– 0.1µF 4 SCHOTTKY DIODES: HSMS2812 05492-048 8 图45.典型VREF漂移 2 0 –40 –20 0 20 40 TEMPERATURE (°C) 60 80 05492-033 REFERENCE VOLTAGE ERROR (mV) 10 如果没有低抖动的时钟源，那么，另一种方法是对差分 PECL信号进行交流耦合，并传输至采样时钟输入引脚(如 图47所示)。AD9510 / AD9511 / AD9512 / AD9513 / AD9514/ AD9515系列时钟驱动器具有出色的抖动性能。 图45.典型VREF漂移 0.1µF CLOCK INPUT CLOCK INPUT 0.1µF CLK+ CLK 0.1µF AD951x PECL DRIVER 100Ω 0.1µF CLK 50Ω* *50 50Ω* 240Ω 240Ω RESISTORS ARE OPTIONAL 图47.差分PECL采样时钟 Rev. A | Page 18 of 44 ADC AD9233 CLK– 05492-049 将SENSE引脚与AVDD引脚相连，可以禁用内部基准电 压，从而允许使用外部基准电压。内部电阻分压器对外部 基准电压等效为6 kΩ负载(见图11)。此外，内部缓冲器可 以为ADC内核生成正、负满量程基准电压。因此，外部基 准电压的最大值为1 V。 AD9233 第三种方法是对差分LVDS信号进行交流耦合，并传输 至采样时钟输入引脚(如图48所示)。AD9510/AD9511/ AD9512/AD9513/AD9514/AD9515系列时钟驱动器具有出 色的抖动性能。 0.1µF 0.1µF CLOCK INPUT AD951x LVDS DRIVER 0.1µF 100Ω 0.1µF CLK 50Ω* ADC AD9233 CLK– 05492-050 CLOCK INPUT CLK+ CLK 50Ω* *50Ω RESISTORS ARE OPTIONAL 图48.差分LVDS采样时钟 在某些应用中，可以利用单端CMOS信号来驱动采样时钟 输入。在此类应用中，CLK+引脚直接由CMOS门电路驱 动，CLK−引脚则通过一个0.1 μF电容旁路至地。虽然CLK+ 输入电路电源为AVDD(1.8 V)，但该输入电路可支持高达 3.6 V的输入电压，因此，驱动逻辑的电压选择非常灵活。 用1.8 V CMOS信号驱动CLK+时，要求通过一个0.1 μF电容 与一个39 kΩ电阻的并联偏置CLK−引脚(见图49)。用3.3 V CMOS信号驱动CLK+时，则不需要39 kΩ电阻(见图50)。 VCC 0.1µF CLOCK INPUT 50Ω* 1kΩ OPTIONAL 0.1µF 100Ω AD951x CMOS DRIVER AD9233的性能。当DCS处于开启状态时，在很宽的占空比 范围内，噪声和失真性能几乎是平坦的(如图31所示)。 输入上升沿的抖动依然非常重要，且无法借助内部稳定电 路降低这种抖动。当时钟速率低于20 MHz(标称值)时，占 空比控制环路没有作为。在时钟速率动态改变的应用中， 必须考虑与环路相关的时间常量。如果动态时钟频率增加 或下降，在DCS环路重新锁定输入信号前，都需要等待1.5 μs至5 μs的时间。在环路处于非锁定状态时，DCS环路被旁 路，内部器件定时取决于输入时钟信号的占空比。在此类 应用中，建议禁用占空比稳定器。在所有其它应用中，建 议使能DCS电路，以便获得最佳交流性能。 在外部引脚模式下工作时，通过设置SDIO/DCS引脚可以 使能或禁用DCS(见表10)；或者通过SPI，如表15所示。 表10. 模式选择(外部引脚模式) 引脚电压 AGND AVDD *50Ω RESISTOR IS OPTIONAL 图49.单端1.8 V CMOS采样时钟 公式中，均方根孔径抖动(t J)表示所有抖动源(包括时钟输 入信号、模拟输入信号和ADC孔径抖动规格)的均方根。 中频欠采样应用对抖动尤其敏感(如图51所示)。 70 VCC 50Ω* 1kΩ 1kΩ AD951x CMOS DRIVER OPTIONAL 0.1µF 100Ω 0.1µF ADC AD9233 MEASURED PERFORMANCE 0.20ps 60 05492-052 CLK– *50Ω RESISTOR IS OPTIONAL 0.05ps 65 CLK+ 图50.单端3.3 V CMOS采样时钟 SNR (dBc) CLOCK INPUT 0.1µF DCS禁用 DCS使能(默认) SNR = −20 log (2π × FIN × tJ) 05492-051 39kΩ 二进制(默认) 二进制补码 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 给定的输入频率(FIN)下，由于抖动(tJ)造成的信噪比(SNR) 下降计算公式如下： CLK+ CLK– 0.1µF SDIO/DCS 抖动考虑 ADC AD9233 1kΩ SCLK/DFS 0.5ps 55 1.0ps 50 1.50ps 2.00ps 45 典型的高速ADC利用两个时钟边沿产生不同的内部定时信 号，因此，这些ADC可能对时钟占空比很敏感。通常，为 保持ADC的动态性能，时钟占空比容差应为±5%。 AD9233内置一个占空比稳定器(DCS)，可对非采样边沿(或 下降沿)进行重新定时，并提供标称占空比为50%的内部时 钟信号。因此，时钟输入占空比范围非常广，且不会影响 Rev. A | Page 19 of 44 40 2.50ps 3.00ps 1 10 100 INPUT FREQUENCY (MHz) 图51.信噪比与输入频率和抖动的关系 05492-046 时钟占空比 1000 AD9233 475 IAVDD 150 400 TOTAL POWER 100 375 CURRENT (mA) 200 425 50 350 如需深入了解更多与ADC相关的抖动性能信息，请参阅应 用笔记AN-501“孔径不确定性与ADC系统性能”和AN-756 “采样系统与时钟相位噪声和抖动的影响”。 325 0 25 50 75 100 0 125 05492-034 IDRVDD CLOCK FREQUENCY (MSPS) 功耗和待机模式 图52. AD9233-125功率和电流与时钟频率的关系，FIN = 30 MHz 180 IAVDD 160 370 140 350 120 330 100 TOTAL POWER 80 310 60 290 当每个输出位在每个时钟周期内都发生切换时(即以fCLK/2 的奈奎斯特频率产生满量程方波时)，电流达到最高值。实 际操作中，DRVDD电流由输出位切换的平均数确定，后 者取决于采样速率和模拟输入信号的特性。降低输出驱动 器的容性负载可以很好地降低数字功耗。 40 250 20 IDRVDD 5 30 55 80 0 105 05492-082 270 CLOCK FREQUENCY (MSPS) 图53. AD9233-105功率和电流与时钟频率的关系，FIN = 30 MHz 图52和图53所用的数据基于与测量典型工作特性相同的工 作条件，每个输出驱动器的负载为5 pF。 290 150 POWER (mW) IAVDD 275 120 260 90 TOTAL POWER 245 60 230 CURRENT (mA) 其中N为输出位数(对于AD9233，N = 12)。 200 390 POWER (mW) f CLK ×N 2 410 CURRENT (mA) 如图52和图53所示，AD9233的功耗与其采样速率成比例关 系。数字功耗主要由数字驱动器的强度和每个输出位的负 载大小决定。最大DRVDD电流值(I DRVDD )的计算公式如 下： 30 IDRVDD 215 0 20 40 60 0 80 CLOCK FREQUENCY (MSPS) 图54. AD9233-80功率和电流与时钟频率的关系，FIN = 30 MHz Rev. A | Page 20 of 44 05492-093 I DRVDD VDRVDD × C LOAD × 250 450 POWER (mW) 当孔径抖动可能影响AD9233的动态范围时，应将时钟输入 信号视为模拟信号。时钟驱动器电源应与ADC输出驱动器 电源分离，以免在时钟信号内混入数字噪声。时钟驱动器 同样不应与缓冲器等模拟输入电路共用电源，以免在输入 信号中混入时钟信号或者相反。低抖动的晶体控制振荡器 可提供最佳时钟源。如果时钟信号来自其它类型的时钟源 (通过门控、分频或其它方法)，则需要在后面利用原始时 钟进行重定时。 AD9233 掉电模式 超范围(OR)状况 将PDWN引脚置位高电平，可使AD9233进入掉电模式。在 这种状态下，ADC的典型功耗为1.8 mW。在掉电模式下， 输出驱动器处于高阻抗状态。将PDWN引脚重新置位低电 平后，AD9233返回正常工作模式。此引脚兼容1.8 V和3.3 V。 当模拟输入电压超出ADC的输入范围时，即发生超范围状 况。OR是一个数字输出，与对应特定采样输入电压的输 出数据一同更新。因此，OR具有与数字数据相同的流水 线延迟。 OR DATA OUTPUTS 1 1111 1111 1111 0 1111 1111 1111 0 1111 1111 1110 在掉电模式下，通过关闭基准电压、基准电压缓冲器、偏 置网络以及时钟，可实现低功耗。进入掉电模式时，REFT 和REFB上的去耦电容放电；返回正常工作模式时，去耦电 容必须重新充电。因此，唤醒时间与处于掉电模式的时间 有关；处于掉电模式的时间越短，则相应的唤醒时间越 短。REFT和REFB上采样推荐的0.1 μF去耦电容时，约需要 0.25 ms才能使基准电压缓冲器的去耦电容完全充电，并需 要0.35 ms才能恢复正常工作。 使用SPI端口接口时，用户可将ADC置于掉电模式或待机 模式。如需较短的唤醒时间，可以使用待机模式，该模式 下内部基准电压电路处于通电状态。更多信息见存储器映 射部分。 数字输出 通 过 DRVDD将 接 口 逻 辑 电 路 的 数 字 电 源 实 现 对 应 ， AD9233输出驱动器可配置为兼容1.8 V至3.3 V系列的逻辑 电平接口。输出驱动器应能够提供足够的输出电流，以便 驱动各种逻辑电路。然而，大驱动电流可能导致在电源信 号中产生毛刺脉冲，影响转换器的性能。因此，在那些需 要ADC来驱动大容性负载或较大扇出的应用中，可能需要 用到外部缓冲器或锁存器。 在外部引脚模式下，设置SCLK/DFS引脚可以控制数据以 偏移二进制格式或二进制补码格式输出(见表10)。如用户 手册“通过SPI与高速ADC接口”中所述，在SPI控制模式 下，数据的输出格式可选择偏移二进制、二进制补码或格 雷码。 –FS + 1/2 LSB 0000 0000 0001 0000 0000 0000 0000 0000 0000 –FS –FS – 1/2 LSB +FS +FS – 1/2 LSB 05492-041 0 0 1 图56.超范围/欠范围逻辑 当模拟输入电压在模拟输入范围以内时，OR为低电平； 当模拟输入电压超出输入范围时，OR为高电平，如图55所 示。OR将保持高电平，直到模拟输入回到输入范围以 内，并且完成了另一次转换为止。对OR位与MSB及其补码 执行逻辑“和”运算，可以检测超范围高电平或欠范围低电 平状况。表11为图56的超范围/欠范围电路的真值表，该电 路使用NAND门电路。 MSB OVER = 1 OR UNDER = 1 MSB 05492-045 待机模式 +FS – 1 LSB OR 表11. 超范围/欠范围真值表 OR 0 0 1 1 MSB 0 1 0 1 模拟输入： 在范围内 在范围内 欠范围 超范围 数据输出使能功能(OEB) AD9233具有三态功能。若OEB引脚处于低电平状态，则使 能输出数据驱动器。若OEB引脚处于高电平状态，则将输 出数据驱动器置于高阻态。此功能不适用于快速访问数据 总线。注意，OEB以数字电源电压(DRVDD)为基准，且不 得高于该电压。 表12. 输出数据格式 条件(V) 二进制输出模式 二进制补码模式 格雷码模式(可通过SPI访问) OR VIN+ − VIN− < –VREF – 0.5 LSB VIN+ − VIN− = –VREF VIN+ − VIN− = 0 VIN+ − VIN− = +VREF – 1.0 LSB VIN+ − VIN− > +VREF – 0.5 LSB 0000 0000 0000 0000 0000 0000 1000 0000 0000 1111 1111 1111 1111 1111 1111 1000 0000 0000 1000 0000 0000 0000 0000 0000 0111 1111 1111 0111 1111 1111 1100 0000 0000 1100 0000 0000 0000 0000 0000 1000 0000 0000 1000 0000 0000 1 0 0 0 1 Rev. A | Page 21 of 44 AD9233 时序 数据时钟输出(DCO) AD9233的典型最低转换速率为10 MSPS。当时钟速率低于 10 MSPS时，芯片的动态性能会有所下降。 AD9233提供数据时钟输出(DCO)，用于采集数据至外部寄 存器中。数据输出在DCO的上升沿有效，除非通过SPI改 变了DCO时钟的极性。时序图参见图2 AD9233提供流水线延迟为12个时钟周期的锁存数据输出。 在经过时钟信号上升沿后的一个传播延迟时间(tPD)之后， 产生输出数据。 为降低AD9233内的瞬时现象，应尽可能缩短输出数据线的 长度并降低输出负载。瞬时现象会降低转换器的动态性 能。 Rev. A | Page 22 of 44 AD9233 串行端口接口(SPI) AD9233 SPI允许用户利用ADC内部的一个结构化寄存器空 间来配置转换器，以满足特定功能和操作的需要。这使得 用户能够更加灵活地运用器件，并根据具体的应用进行定 制。通过串行端口，可访问地址空间、对地址空间进行读 写。存储空间以字节为单位构成，并且进一步划分为多个 区域，如“存储器映射”部分所述。如需了解更多操作信 息，请参阅用户手册“通过SPI与高速ADC接口”。 使用SPI的配置 如表13所示，该ADC的SPI由三部分组成：SCLK/DFS引脚 用于同步提供给ADC的读出和写入数据。SDIO/DCS双功 能引脚允许将数据发送至内部ADC存储器映射寄存器或从 寄存器中读出数据。CSB引脚是低电平有效控制引脚，它 能够使能或者禁用读写周期。 表13. 串行端口接口引脚 引脚名称 SCLK/DFS SDIO/DCS CSB 描述 SCLK(串行时钟)是串行移位时钟输入，用来同步 串行接口的读、写操作。 SDIO(串行数据输入/输出)是双功能引脚，通常用 作输入或输出，取决于发送的指令和时序帧中的 相对位置。 CSB(片选信号)是低电平有效控制信号，用来对读 写周期进行选通。 CSB的下降沿与SCLK的上升沿共同决定帧的开始。图57和 表14分别为串行时序图范例及其规定。 除了字长，指令周期还决定串行帧是读操作指令还是写操 作指令，从而允许通过串行端口对芯片进行编程或是读取 片上存储器内的数据。如果指令是回读操作，则执行回读 操作会使串行数据输入/输出(SPIO)引脚的数据传输方向， 在串行帧的一定位置由输入改为输出。 数据可通过MSB优先或LSB优先的模式进行发送。芯片上 电后，默认采用MSB优先的方式，可以通过配置寄存器来 更改数据发送方式。如需了解更多信息，请参阅用户手册 “通过SPI与高速ADC接口”。 表14. SPI时序图规格 名称 tDS tDH tCLK tS tH tHI tLO 描述 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 时钟周期 CSB与SCLK之间的建立时间 CSB与SCLK之间的保持时间 SCLK应处于逻辑高电平状态的最短时间 SCLK应处于逻辑低电平状态的最短时间 硬件接口 表13中所描述的引脚包括用户编程器件与AD9233的串行端 口之间的物理接口。当使用SPI接口时，SCLK引脚和CSB 引脚用作输入引脚。SDIO引脚是双向引脚，在写入阶段， 用作输入引脚；在回读阶段，用作输出引脚。 CSB可以在多种模式下工作。CSB可始终维持在低电平状 态，从而使器件一直处于使能状态(这称作流)。CSB可以 在字节之间停留在高电平，这样可以允许其他外部时序。 在上电期间，当CSB引脚拉高时，SPI功能处于高阻抗模 式。在该模式下，可以开启SPI引脚的第二功能。如果CSB 在上电时为高电平，然后变为低电平以激活SPI，则SPI引 脚的第二功能不再可用，除非器件再次掉电重启。 SPI接口非常灵活，PROM或PIC微控制器均可控制该接 口，因而用户能够使用其它方法对ADC编程。应用笔记 AN-812中详细介绍了一种方法。 在一个指令周期内，传输一条16位指令。在指令传输后将 进行数据传输，数据长度由W0位和W1位共同决定。所有 数据均由8位字组成。串行数据的每个字节的第一位表示 发出的是读命令还是写命令。这样，就能将串行数据输入/ 输出(SDIO)引脚的数据传输方向设置为输入或输出。 在不使用SPI控制寄存器接口的应用中，SDIO/DCS引脚和 SCLK/DFS引脚用作独立的CMOS兼容控制引脚。当器件上 电时，CSB片选引脚与AVDD相连，从而禁用串行端口接 口。这种模式下，假设用户希望将这些引脚用作静态控制 线，分别控制输出数据格式和占空比稳定器(见表10)。如 需了解更多信息，请参阅用户手册“通过SPI与高速ADC接 口”。 当不使用SPI接口时，有些引脚用作第二功能。在器件上 电期间，当引脚与AVDD或接地端连接时，这些引脚可起 到特定的作用。 不使用SPI的配置 Rev. A | Page 23 of 44 AD9233 存储器映射 逻辑电平 读取存储器映射表 以下是逻辑电平的说明： 存储器映射表的每一行有8个地址位。存储器映射大致分 为 三 个 部 分 ： 芯 片 配 置 寄 存 器 映 射 (地 址 0x00至 地 址 0x02)、器件索引和传送寄存器映射(地址0xFF)以及ADC功 能映射(地址0x08至地址0x18)。 • • “置位”指将某位设置为逻辑1或向某位写入逻辑1。 “清除位”指将某位设置为逻辑0或向某位写入逻辑0。 SPI访问特性 下面列出了可通过SPI访问和设定的特性以及这些特性的 简要说明。有关这些特性的详细说明，请参阅用户手册 “通过SPI与高速ADC接口”。 存储器映射寄存器表(见表15)的第一栏显示十六进制寄存 器地址码，最后一栏显示各十六进制地址的默认值。位7 (MSB)栏为给定十六进制默认值的起始位。例如，十六进 制地址0x16，output_phase的十六进制默认值为0x00。这表 明，位3 = 0，位2 = 0，位1 = 0，位0 = 0或0000(二进制)。此 设置是默认的输出时钟或DCO相位调整选项。该默认值将 DCO相位调整为相对于标称DCO沿90°和相对于数据沿 180°。如需了解有关此功能的更多信息，请参阅用户手册 “通过SPI与高速ADC接口”。 • • • • • • • 禁用的地址 此器件目前不支持标示为禁用的地址。需要时，这些地址 应写入0。当一个地址(例如地址0x14)仅有部分位处于禁用 状态时，才需要对这些位置进行写操作。如果整个地址(例 如地址0x13)均禁用，则无需对该地址进行写操作。 模式：设置掉电或待机模式。 时钟：通过SPI访问DCS。 失调：以数字方式调整转换器失调。 测试I/O：设置测试模式，以便在输出位上获得已知数 据。 输出模式：设置输出，改变输出驱动器的强度。 输出相位：设置输出时钟极性。 VREF：设置基准电压。 默认值 复位后，将对关键寄存器内载入默认值。表15列出了各寄 存器的默认值。 tDS tS tHI tCLK tDH tH tLO CSB SCLK DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 D2 D1 D0 DON’T CARE 05492-053 SDIO DON’T CARE DON’T CARE 图57.串行端口接口时序图 Rev. A | Page 24 of 44 AD9233 表15. 存储器映射寄存器 地址 (十六 进制） 参数名称 芯片配置寄存器 00 chip_port_config 01 chip_id 02 chip_grade 器件索引和传送寄存器 FF device_update 位7 (MSB) 0 位6 LSB优先 0=关 (默认值) 1=开 位5 位 4 软件复位 1 0=关 (默认值) 1=开 位3 1 位2 软件复位 0=关 (默认值) 1=开 位1 位0 (LSB) LSB优先 0 0=关 (默认值) 1=开 8-Bit Chip ID Bits 7:0 (AD9233 = 0x00), (Default) 默认值 (十六 进制) 默认值注释 0x18 半字节之间应 建立镜像关系。 参见“通过SPI 与高速ADC接 口”。 只读 默认值为唯一 芯片ID，各器 件均不相同。 禁用 禁用 禁用 禁用 Child ID 0= 125 MSPS, 1= 105 MSPS 禁用 禁用 禁用 只读 子ID用来区分 速度等级。 禁用 禁用 禁用 禁用 禁用 禁用 禁用 SW传输 0x00 从主移位寄存 器向从移位寄 存器同步传输 数据。 ADC全局功能 08 模式 禁用 禁用 PDWN 0—完全 1—待机 禁用 禁用 内部掉电模式 000—正常(上电) 001—完全掉电 010—待机 011—正常(上电) 注意：外部PDWN引脚 优先于此设置。 0x00 决定芯片的一 般工作模式。 参见功耗和待 机模式及SPI 访问特性部分。 09 时钟 禁用 禁用 禁用 禁用 禁用 禁用 0x01 参见时钟占空 比和SPI访问 特性部分。 0x00 可调整转换器 固有的失调。 参见SPI访问特 性部分。 ADC灵活功能 10 失调 数字失调调整<5:0> 011111 011110 011101 … 000010 000001 000000 111111 111110 111101 ... 100001 100000 Rev. A | Page 25 of 44 禁用 用LSB表示的失调 +7 3/4 +7 1/2 +7 1/4 +1/2 +1/4 0 −1/4 −1/2 −3/4 −7 3/4 −8 占空比 稳定器 0— 禁用 1—使能 AD9233 地址 (十六 进制） 参数名称 0D test_io 位7 (MSB) 位6 位5 位 4 位3 PN23 PN9 0 = 正常 0 = 正常 1 = 复位 1 = 复位 位2 位1 全局输出测试选项 000 = 关 001—中间电平短路 010—+FS短路 011— -FS短路 100—检验板输出 101—PN 23序列 110—PN 9 111 —1/0字反转 输出数 数据格式选择 据反相 00—偏移二进制 1 = 反相 (默认值) 01—二进制补码 10—格雷码 14 output_mode 输出驱动器配置 00：DRVDD = 3.3V 10：DRVDD = 1.8V 禁用 输出禁用 禁用 1—禁用 0—使能1 16 output_phase DCO极性 1 = 反相 0 = 正常 禁用 禁用 禁用 禁用 禁用 18 VREF 内部基准电压电阻分压器 禁用 00—VREF = 1.25 V 01—VREF = 1.5 V 10—VREF = 1.75 V 11—VREF = 2.00 V 禁用 禁用 禁用 禁用 1 禁用 外部输出使能(OEB)引脚必须为高电平。 Rev. A | Page 26 of 44 位0 (LSB) 默认值 (十六 进制) 0x00 默认值注释 参见“通过 SPI与高速 ADC接口”。 . 0x00 配置数据的 输出和格式 以及输出驱 动器强度。 禁用 0x00 参见SPI访问 特性部分。。 禁用 0xC0 参见SPI访问 特性部分。 AD9233 布局布线考虑 电源和接地建议 SILKSCREEN PARTITION PIN 1 INDICATOR 05492-054 建议使用两个独立的电源为AD9233供电：一个用于模拟端 (AVDD，标称1.8 V)，一个用于数字端(DRVDD，标称1.8 V 至3.3 V)。如果仅提供一个1.8 V电源，则应先连接到AVDD， 然后分接出来，并用铁氧体磁珠或滤波扼流圈及去耦电容 隔离，再连接到DRVDD。用户可以使用多个不同的去耦 电容以适用于高频和低频。去耦电容应放置在接近PCB入 口点和接近器件的位置处，尽可能地缩短走线长度。 图58.典型PCB布局布线 AD9233仅需要一个PCB接地层。只要对板的模拟、数字和 时钟部分进行适当的去耦和巧妙的分隔，就能轻松实现最 佳性能。 CML 裸露焊盘散热块建议 RBIAS 为获得最佳的电气性能和热性能，必须将ADC底部的裸露 焊盘连接至模拟地(AGND)。PCB上裸露的完整铜平面应 与AD9233的裸露焊盘(引脚0)匹配。铜平面上应有多个通 孔，以便获得尽可能低的热阻路径以通过PCB底部进行散 热。这些过孔应填满焊料或插入插针。 AD9233要求用户将一10 kΩ电阻置于RBIAS引脚与地之 间。该电阻用来设置ADC内核的主基准电流，该电阻容差 至少为1%。 为了最大化地实现ADC与PCB之间的覆盖与连接，应在 PCB上覆盖一个丝印层，以便将PCB上的连续平面划分为 多个均等的部分。这样，在回流焊过程中，可在二者之间 提供多个连接点。而一个连续的、无分割的平面则仅可保 证在ADC与PCB之间有一个连接点。可以参考图58所示的 PCB布局布线范例。如需了解有关封装和芯片级封装PCB 布局布线的详细信息，请参阅应用笔记AN-772：“LFCSP 封装设计与制造指南”。 CML引脚应通过一个0.1 μF电容去耦至地(见图38)。 基准电压源去耦 VREF引脚应通过外部一个低ESR 0.1 μF陶瓷电容和一个低 ESR 1.0 μF电容的并联去耦至地。在所有基准电压配置中， REFT和REFB都是旁路点，用于降低内部基准电压缓冲器 所贡献的噪声。建议将一个外部0.1 μF陶瓷电容置于REFT/ REFB上。不放置此0.1 μF电容时，SNR性能降低约0.1 dB。 所有基准电压去耦电容都应尽可能靠近ADC放置，使走线 长度最短。 Rev. A | Page 27 of 44 AD9233 评估板 至少需要为AVDD_DUT和DRVDD_DUT提供一个1 A 1.8 V 电源，但建议为模拟端和数字端提供单独的电源。 AD9233评估板提供了在各种模式和配置下运行ADC所需 的全部电路支持。转换器既可以通过双巴伦配置(默认)差 分驱动，也可以通过AD8352差分驱动器来驱动。此外， ADC还可在单端模式下驱动。分开的电源引脚用于将DUT 与AD8352驱动电路隔离。通过连接不同的元件，可以选择 各个输入配置。图59显示的是典型的平台特性设置，可用 于评估AD9233的交流性能。 在评估板上使用AD8352时，需要为评估板提供一个独立的 5.0 V模拟电源。5.0 V电源(或AMP_VDD)的电流能力应为1 A。在评估板上使用另外的SPI选项时，除其它电源外，还 需要为评估板提供一个独立的3.3 V模拟电源。3.3 V电源 (AVDD_3.3V)的电流能力也应为1 A。用户可以利用焊接跳 线J501、J502和J505来合并这些电源。更多信息参见图64。 为实现转换器的最佳性能，须保证模拟输入和时钟的信号 源的相位噪声极低(<1 ps均方根抖动)。为达到指定的噪声 性能，须对模拟输入信号进行适当的滤波，从而清除谐 波、降低输入端的累积噪声或宽带噪声。 输入信号 在连接时钟和模拟信号源时，使用低相位噪声的信号发生 器，例如Rohde & Schwarz SMHU或Agilent HP8644信号发 生器等。 应使用一条1米长RG-58 50 Ω屏蔽同轴电缆连接 到评估板上。为ADC提供期望的频率和幅度下的输入。通 常，ADI公司的大多数评估板可接受约2.8 V p-p 或13 dBm 正弦波输入信号，作为其时钟信号。当与模拟输入源相连 时，建议使用带有50 Ω端接电阻的多极窄带带通滤波器。 ADI公司使用TTE®、Allen Avionics和K&L®类型的带通滤波 器。可能时，应将滤波器与评估板直接相连。 图60至图70给出了系统级布线和接地技术的完整原理图及 布局布线图。 电源 该评估板带有一个开关电源，它支持的最大输出电压为 6 V、最大输出电流为2 A。该开关电源只需输入额定电压 为100 V至240 V的交流电源(频率为47 Hz至63 Hz)。另一端 是一个内径为2.1 mm的插孔，该插孔通过P500与PCB相 连。在PC板上，6 V电源经过保险丝和调理之后，连接至5 个低压差线性调节器。那些低压差线性调节器可为板上各 个部分提供适当的偏置电压。当评估板在非默认条件下工 作时，可以移除L501、L503、L504、L508和L509，以断开 开关电源。这样，用户可以单独为评估板的各个部分提供 适当的偏置电压。通过P501可为每个部分连接一个独立的 电源。 输出信号 并联CMOS输出直接与ADI公司的标准单通道FIFO数据采 样板(HSC-ADC-EVALB-SC)相连。如需了解更多关于FIFO 板及其设置的信息，请访问www.analog.com/FIFO。 WALL OUTLET 100V TO 240V AC 47Hz TO 63Hz AIN AD9233 EVALUATION BOARD CLK 12-BIT PARALLEL CMOS Rev. A | Page 28 of 44 + VCC – SPI 图59.评估板连接 3.3V + GND – AVDD_3.3V 3.3V + GND – VDL 3.3V + GND 2.5V GND – HSC-ADC-EVALB-SC FIFO DATA CAPTURE BOARD USB CONNECTION SPI PC RUNNING ADC ANALYZER AND SPI USER SOFTWARE SPI 05492-084 ROHDE & SCHWARZ, SMHU, 2V p-p SIGNAL SYNTHESIZER BAND-PASS FILTER – DRVDD_DUT ROHDE & SCHWARZ, SMHU, 2V p-p SIGNAL SYNTHESIZER 1.8V + + GND GND 5.0V AVDD_DUT – SWITCHING POWER SUPPLY AMP_VDD 6V DC 2A MAX AD9233 默认操作与跳线选择设置 SCLK/DFS 下文列出了AD9233 Rev. A评估板的默认和可选设置或模 式。 如SPI端口处于外部引脚模式，则SCLK/DFS引脚可设置输 出数据的格式。如果该引脚处于悬空，则该引脚被内部下 拉，从而将默认条件设置为二进制。连接JP2引脚2和引脚 3，可将数据格式设置为二进制补码格式。如果SPI端口处 于串行引脚模式，连接JP2引脚1和引脚2，可将SCLK引脚 与板上SPI电路相连。更多信息参见串行端口接口(SPI)部 分。 电源 将评估套件内的开关电源连接在交流电源(额定电压为100 V至240 V交流电压，频率为47 Hz至63 Hz)与P500之间。 VIN 评估板配置为双巴伦配置模拟输入，带有与最高70 MHz频 率信号匹配最佳的50 Ω阻抗。为获得更大的带宽响应，可 以更换或移除模拟输入端之间的差分电容(见表8)。变压器 中点抽头通过ADC的CML引脚来提供模拟输入共模电压。 更多信息参见模拟输入考虑部分。 VREF 通过JP507(引脚1和引脚2)，可将SENSE引脚接地，从而将 VREF设置为1.0 V。这样，可以让ADC在2.0 V峰峰值满量 程范围内工作。此外，评估板还提供了一个独立的外部基 准电压选项。只需连接引脚2与引脚3之间的JP507，连接 JP501，并在E500处提供外部基准电压。“基准电压”部分详 细介绍了VREF选项的正确用法。 RBIAS RBIAS需要通过一个10 kΩ电阻(R503)与地相连，用于设置 ADC内核偏置电流。 SDIO/DCS 如果SPI端口处于外部引脚模式，则可通过SDIO/DCS引脚 设置占空比稳定器。如果该引脚处于悬空，则该引脚被内 部上拉，从而将默认条件设置为DCS使能。为禁用DCS， 需连接JP3引脚2和引脚3。如果SPI端口处于串行引脚模 式，连接JP3引脚1和引脚2，可将SDIO引脚与板上SPI电路 相连。更多信息参见串行端口接口(SPI)部分。 可选时钟配置 也可以使用AD9515(U500)差分LVPECL时钟来驱动ADC的 时钟输入。当使用这一驱动选项时，需要安装表16所列的 元件。详情请参见AD9515数据手册。 为了配置模拟输入以驱动AD9515而不是使用默认变压器选 项，应增加、移除和/或更换下列元件： • 从默认时钟路径内移除R507、R508、C532和C533； CLOCK • 在默认时钟路径内安装阻值为0 Ω的R505和C531； 默认的时钟输入电路由一个简单的变压器耦合电路构成， 它使用高带宽、阻抗比为1:1的变压器(T503)，在时钟路径 内产生极低的抖动。时钟输入端带有50 Ω端接电阻且输入 信号经交流耦合，用以处理单端正弦波输入信号。变压器 将单端输入信号转换成差分信号，该差分信号在进入ADC 时钟输入端前被箝位。 • 安装R511、R512、R513、R515至R524、U500、R580、 R582、R583、R584、C536、C537和R586。 PDWN 如果使用振荡器，也有两个振荡器尺寸选项(OSC500)来检 查ADC的性能。JP508使用户能够灵活地使用使能引脚， 大多数振荡器都有使能引脚。使用此选项需安装OSC500、 R575、R587和R588。 为利用芯片的掉电特性，连接JP506，将PDWN引脚短接至 AVDD。 CSB 当CSB引脚被内部上拉，芯片被设置为外部引脚模式，从 而忽略SDIO和SCLK信息。为了通过评估板上的SPI电路控 制CSB引脚，需连接JP1引脚1和引脚2。为将芯片设置为串 行引脚模式并使能SDIO和SCLK引脚上的SPI信息，需在始 终使能模式下将JP1接低电平(连接引脚2和引脚3)。 Rev. A | Page 29 of 44 AD9233 可选模拟输入驱动配置 本部分对使用AD8352的可选模拟输入驱动配置进行简单的 说明。当使用这一特定驱动选项时，需要安装表16所列的 一些元件。如需了解更多关于AD8352差分驱动器的信息， 包括其工作原理以及可选引脚设置情况，请参阅AD8352数 据手册。 为了配置模拟输入以驱动AD8352而不是使用默认变压器选 项，应增加、移除和/或更换下列元件： • 从默认模拟输入路径内移除C1和C2。 • 在模拟输入路径内连接两个阻值为200 R4。 • 在可选放大器输入路径内安装除R594、R595和C502以 外的所有其它元件。注意，为了端接该输入路径，只 应连接其中一组元件(R9、R592或R590和R591)。 • 在模拟输入路径内连接电容值为5 pF的电容C529。 Ω的电阻R3和 目前，R561和R562安装了0 Ω电阻以支持信号连接。如有 其它要求，此区域允许用户设计一个滤波器。 Rev. A | Page 30 of 44 S504 Rev. A | Page 31 of 44 图60.评估板原理图，DUT模拟输入 DNI Ampin/ S505 DNI R8 DNI R502 50 DNI GND;3,4,5 SMA200UP R7 DNI R560 0 2 RC0603 2 RC0603 C528 0.1UF C3 DNI CML RC0402 R6 DNI RC0402 R2 0 R11 0 DNI R9 DNI 1 1 2 RC0603 R12 0 DNI 2 RC0603 R10 0 DNI C4 0 C5 0 C509 .1UF 4 5 S 4 DNI 3 S 4 2 5 6 5 1 T1 T502 DNI ETC1-1-13 T500 3 2 1 3 2 1 P P CML RC0402 For amplifier (AD8352): Install all optional Amp input components. R590/R591,R9,R592 Only one should be installed at a time. Remove C1, C2. Set R3=R4=200 OHM. DNI DNI When using T502, remove T500, T501. Repalce C1, C2 with 0 ohm resistors. Remove R3, R4. Place R6, R502,. 1 1 GND;3,4,5 SMA200UP GND;3,4,5 RC060 3 Ampin Ain/ GND;3,4,5 SMAEDGE S503 Ain SMAEDGE CC0402 CC0402 R590 25 DNI R591 25 DNI R1 DNI RC0402 R592 DNI S P 5 C503 .1UF DNI C500 .1UF DNI R5 0 C2 .1UF AMPOUT- R565 DNI AMPOUT+ RC0402 R597 4.3K DNI R596 0 DNI DNI 2 1 4 RDP VIN RDN 5 16 VIP 2 15 U511 VCM 14 6 7 GND AMPVDD GND VON VCC 8 GND VOP VCC 13 AMPVDD AD8352 DNI SIGNAL=GND;17 ENB 3 disable R594 10K DNI J500 enable 1 RGP R598 100 RGN DNI 3 AMPVDD C501 0.3PF R593 0 DNI R4 25 R3 25 C510 .1UF 9 10 11 12 RC0402 R571 0 R595 10K DNI OPTIONAL AMP INPUT When using R1, remove R3, R4,R6. Replace R5 with 0.1UF cap Replace C1, C2 with 0 ohm resistors. 3 ETC1-1-13 4 2 1 T501 C1 .1UF RC0402 RC0402 RC0402 R53 6 R535 C502 .1UF DNI R562 0 CML R561 0 0 0 RC0402 DNI RC0402 DNI 1 D500 DNI R567 33 R566 33 3 VIN+ R574 DNI HSMS281 2 S500 RC060 3 CC0402 RC040 2 CC0402 RC0402 C505 .1UF DNI C504 .1UF DNI DUTAVDD 2 RC0402 RC0402 R563 DNI 1 3 VIN- AMPOUT- 2 VIN- VIN+ DUTAVDD C529 20PF D501 DNI CC0402 AMPOUT+ HSMS281 2 RC040 2 05492-058 DOUBLE BALUN / XFMR INPUT AD9233 原理图 RC060 3 RC060 3 C556 0.1UF CML R503 10K TP500 TP504 D1 F 45 D0 图61.评估板原理图，DUT、VREF和数字输出接口 Rev. A | Page 32 of 44 CC0402 E E500 48 47 46 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 DCO JP502 DNI CLK CLK JP506 DNI VIN- VIN+ CC0402 C554 0.1UF VREF SENSE DUTDRVDD DUTAVDD CC0603 RC060 3 V _ DNI JP501 C555 0.1UF R chip corners AVDD AGND AVDD AGND CSB SCLK/DFS SDIO/DCS DRVDD DRGND OR (MSB) D11 D10 T E CC0805 X DNI JP500 3 C553 1.0UF DUTAVDD 2 JP507 1 R0402 DNI R501 VREF R0402 DNI R500 AD9233LFCSP E S AGND D9 CLK+ D8 EPAD D7 CLKD6 AVDD AGND DRVDD AVDD DRGND OEB D5 DCO D4 D3 NC U510 NC D2 DRGND D1 DRVDD (LSB) D0 SENSE VREF REFB REFT AGND VIN+ VIN– AGND AVDD CML RBIAS PDWN N E 1 2 3 4 5 6 7 8 9 10 11 12 S D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 13 DOR 14 TP502 TP501 TP503 DUTDRVDD DUTAVDD 15 16 17 18 19 20 21 22 23 24 8 10 9 9 R P 500 22 RP501 22 RP501 22 RP502 22 1 7 8 8 DCO D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 DOR 10 7 6 5 16 15 14 13 12 11 16 15 14 13 12 11 RP500 22 RP500 22 RP500 22 R P 501 22 R P 501 22 R P 501 22 R P 501 22 R P 501 22 R P 501 22 R P 502 22 R P 502 22 R P 502 22 R P 502 22 R P 502 22 R P 502 22 R P 502 22 CSB_DUT 2 3 4 1 2 3 4 5 6 1 2 3 4 5 6 7 1 JP1 VDL 2 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 3 2 JP2 O10 O7 O6 I7 I6 O0 OUTPUT BUFFER OE1 I0 OE2 O1 I1 GND1 O2 GND8 O3 I2 VCC1 O4 O5 I3 VCC4 I4 I5 GND2 O8 I8 GND7 O9 I9 GND3 I10 GND6 O11 I11 VCC2 O12 I12 VCC3 O13 GND4 I13 GND5 O14 OE4 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 SDIO_ODM O15 3 DUTAVDD I14 U509 74VCX16224 1 I15 OE3 SCLK_DTP 1 JP3 3 FDOR FD0 FD1 FD2 FD3 FD4 FD5 FD6 FD7 FD8 FD9 FD10 FD11 FD12 FD13 FIFOCLK FIFOCLK FD0 FD1 FD2 FD3 FD4 FD5 FD6 FD7 FD8 FD9 FD10 FD11 FD12 FD13 FDOR 2 J503 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 SCLK_CHA SDO_CHA CSB1_CHA SDI_CHA C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19 C20 J503 OUTPUT CONNECTOR J503 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 A18 A19 A20 05492-059 DUT AD9233 GND;3,4,5 CLK/ SMAEDGE S502 GND;3,4,5 CLK SMAEDGE S501 R505 49.9 DNI C530 0.1UF C531 0.1UF DNI CC0402 RC0402 1 1 OPT_CLK OPT_CLK R575 0 DNI OPT_CLK R504 49.9 CC0402 VCC R511 DNI RC0603 2 2 RC0603 R579 DNI R510 DNI R512 0 RC0603 RC0603 R576 DNI R507 0 DNI 0 OE OE GND GND CB3LV-3C OUT R508 8 10 OUT 12 VCC 14 DNI C511 .1UF 2 R578 DNI R577 DNI R509 0 R506 0 RC0603 RC0603 D502 HSMS2812 2 1 3 C533 0.1UF C532 0.1UF CLK CLK E501 5 3 2 AD9515 RC0402 DNI OUT0B OUT0 NC=27,28 OUT1B OUT1 AVDD_3P3V;1,4,17,20,21,24,26,29,30 SYNCB CLKB CLK DNI U500 R586 4.12K 18 19 22 23 R584 240 DNI R585 100 DNI R583 240 DNI R582 100 DNI C536 0.1UF DNI C537 0.1UF DNI S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 RC060 3 C534 0.1UF DNI C535 0.1UF DNI E503 E502 CLK CLK To use AD9515 (OPT _CLK), remove R507, R508, C533, C532. Place C531,R505=0. 4 3 6 5 R580 10K DNI T503 R588 10K DNI 2 1 1 DISABLE AVDD_3P3V R581 DNI 7 5 3 1 ENABLE RC0402 OSC500 RC0402 RC0402 DNI JP508 RC0402 3 S9 RC0402 RC0402 CC0402 CC0402 RC0402 10K DNI RC0402 R587 S10 CC0402 RC0402 VREF 6 S0 7 S1 8 S2 9 S3 10 S4 11 S5 12 S6 13 S7 14 S8 15 图62.评估板原理图，DUT时钟输入 RSET 16 RC060 3 GN D 25 RC060 3 GND_PAD RC0402 32 CC0402 31 CC0402 AVDD_3P3V RC0402 RC0402 Rev. A | Page 33 of 44 33 CC0402 S10 S9 S8 S7 S6 S5 S4 S3 S2 S1 S0 R526 DNI R527 DNI R525 DNI R532 DNI R533 DNI R534 DNI R529 DNI R528 DNI R530 DNI R531 DNI 0 0 0 0 0 0 0 0 0 0 0 RC0603 RC0603 RC0603 RC0603 RC0603 RC0603 RC0603 RC0603 RC0603 RC0603 RC0603 R522 R523 R524 R519 R518 R520 R521 R516 R517 R515 R513 0 0 0 0 0 0 0 0 0 0 0 RC0603 DNI RC0603 DNI RC0603 DNI RC0603 DNI RC0603 DNI RC0603 DNI RC0603 DNI RC0603 DNI RC0603 DNI RC0603 DNI RC0603 DNI AD9515 LOGIC SETUP AVDD_3P3V R514 DNI OPT_CLK XFMR/AD9515 Clock Circuitry AD9233 05492-057 2 1 S1 DNI 4 3 3 1 P 3 _ 2 D JP509 V 1 A D P SOIC8 DNI V A GP1 GP0 VSS M 2 RC0603 2 1 3 GP0 5 MCLR-GP3 7 9 Rev. A | Page 34 of 44 HEADER UP MALE DNI J504 E504 5 6 7 8 DNI MCLR GP2 PIC12F629 GP4 GP5 VDD U506 D R559 D505 261 Optional DNI 4 3 2 1 DNI 3 D GP1 图63.评估板原理图，SPI电路 4 2 6 8 10 PICVCC GP1 GP0 MCLR-GP3 R547 4.7K DNI When using PICSPI controlled port, populate R545, R546, R547. When using PICSPI controlled port, remove R555, R556, R557. For FIFO controlled port, populate R555, R556, R557. PIC-HEADER DNI C557 CC0603 0.1UF DNI R558 4.7K V +5V=PROGRAMMING ONLY=AMPVDD +3.3V=NORMAL OPERATION=AVDD_3P3V RC060 3 SPI CIRCUITRY PICVCC 1 R545 4.7K RC0603 DNI R546 4.7K RC0603 DNI RC0603 R555 0 R557 0 R556 0 R549 10K AVDD_3P3V R554 0 RC0603 RC0603 RC0603 RC0603 RC0603 SCLK_CHA R548 10K R550 10K RC0603 RC0603 SDI_CHA U508 6 Y1 5 VCC 4 Y2 6 Y1 5 VCC 4 Y2 NC7WZ16 1 A1 2 GND 3 A2 U507 NC7WZ07 1 A1 2 GND 3 A2 R552 1K R551 1K R553 1K DUTAVDD AVDD_3P3V RC0603 CSB1_CHA RC0603 SDO_CHA CSB_DUT SCLK_DTP SDIO_ODM 05492-056 REMOVE WHEN USING OR PROGRAMMING PIC (U506) AD9233 RC0603 图64.评估板原理图，电源输入 Rev. A | Page 35 of 44 DUTDRVDDIN GND 5 P5 6 P6 J502 J501 J505 LC1210 L500 10UH LC1210 L506 10UH LC1210 L502 10UH LC1210 L507 10UH LC1210 L505 10UH D504 S2A_RECT 2A DO-214AA ACASE ACASE ACASE ACASE ACASE Remove L501,L503,L504,L508,L509. To use optional power connection GND 9 P9 10 P10 GND AVDD_3P3VIN 8 P8 VDLIN GND AMPVDDIN DUTAVDDIN 7 P7 C527 10UF SMDC110F 4 FER500 CHOKE_COIL 3 C548 1OUF 6.3V C552 1OUF 6.3V C551 1OUF 6.3V C550 1OUF 6.3V C549 1OUF 6.3V C512 0.1UF AVDD_3P3V C517 0.1UF DUTDRVDD C516 0.1UF DUTAVDD C515 0.1UF VDL C514 0.1UF AMPVDD OPTIONAL POWER CONNECTION 4 P4 2 3 P3 3 GND 1 2 P2 P501 1 P1 7.5V POWER CON005 2.5MM JACK P500 F500 Power Supply Input 6V, 2A max DUTDRVDD DUTAVDD VDL AMPVDD PWR_IN CC0603 CC0603 CC0603 CC0603 C573 0.1UF C569 0.1UF C564 0.1UF C567 0.1UF R589 261 C572 0.1UF C575 0.1UF C565 0.1UF CC0603 CC0603 CC0603 CC0603 C524 1UF PWR_IN C521 1UF PWR_IN C519 1UF PWR_IN P N I OUTPUT4 T U P N I OUTPUT4 CC0603 U 0.1UF P C566 0.1UF N C570 0.1UF I OUTPUT4 CC0603 C559 CC0603 C599 0.1UF CC0603 T U504 ADP3339AKC-3.3 C558 CC0603 U U503 ADP3339AKC-2.5 T U502 ADP3339AKC-1.8 0.1UF C568 0.1UF 3 3 3 GND 1 GND CC0603 2 1 T 4 4 2 1 T 4 2 1 T P P P C574 0.1UF U U U L504 10UH U CC0402 C540 0.1UF CC0402 C545 0.1UF VDLIN CC0402 CC0402 C513 1UF PWR_IN C523 1UF PWR_IN DUTDRVDDIN DUTAVDDIN TP508 TP505 AVDD_3P3V LC1210 O L508 10UH ULC1210 O L503 10UH ULC1210 O AVDD_3P3V C526 1UF T C520 1UF T C518 1UF T C539 0.1UF C544 0.1UF 3 3 U P N I OUTPUT4 CC0402 CC0402 T U C542 0.1UF C546 0.1UF P N CC0402 CC0402 C538 0.1UF C543 0.1UF I OUTPUT4 U505 ADP3339AKC-3.3 T U501 ADP3339AKC-5 GND 1 GND 1 1 GND 1 DUTAVDD=1.8V DUTDRVDD=2.5V VDL=3.3V AMPVDD=5V AVDD_3.3V=3.3V 1 1 2 2 T 4 U U P P T U C525 1UF T L501 10UH L509 10UH O LC1210 ULC1210 O C522 1UF TEST POINTS GROUND 4 T TP510 2 TP512 TP506 TP509 CR500 H503 H502 Connected to Ground Mounting Holes H500 H501 AVDD_3P3V AMPVDDIN TP513 TP507 05492-055 1 TP511 D503 3A SHOT_RECT DO-214AB AD9233 AD9233 05492-063 评估板布局布线 图66.评估板布局布线——辅面(镜像) Rev. A | Page 36 of 44 05492-062 图65.评估板布局布线——主面 05492-065 AD9233 05492-064 图67.评估板布局布线——地层 图68.评估板布局布线——电源层 Rev. A | Page 37 of 44 05492-061 AD9233 05492-060 图69.评估板布局布线——主面丝印层 图70.评估板布局布线——辅面丝印层(镜像) Rev. A | Page 38 of 44 AD9233 物料清单(BOM) 表16. 评估板BOM 项目 1 2 数量 1 24 省略 (DNI) 3 4 5 10 6 7 8 9 10 1 1 5 1 15 11 1 索引标识符 AD9246CE_REVA C1, C2, C509, C510, C511, C512, C514, C515, C516, C517, C528, C530, C532, C533, C538, C539, C540, C542, C543, C544, C545, C546, C554, C555 C3, C500, C502, C503, C504, C505, C531, C534, C535, C536, C537, C557 C501 C4, C5 C513, C518, C519, C520, C521, C522, C523, C524, C525, C526 C527 C529 C548, C549, C550, C551, C552 C553 C556, C558, C559, C564, C565, C566, C567, C568, C569, C570, C572, C573, C574, C575, C599 CR500 12 1 D502 二极管 SOT-23 30 V、20 mA、 双肖特基 二极管 二极管 DO-214AB 3 A, 30 V, SMC 12 1 2 2 器件 PCB 电容 封装 描述 PCB 电容 电阻 电容 0402 0402 0402 电容 电容 电容 电容 电容 1206 0402 ACASE 0805 0603 LED 0603 绿色 0402 0.3 pF 0Ω 20 pF 13 1 D500, D501 D503 14 1 D504 二极管 DO-214AA 2 A, 50 V, SMC 15 16 1 D505 F500 LED 保险丝 LN1461C 1210 AMB 6.0 V、2.2 A、 动作电流自复 保险丝 17 1 FER500 扼流圈 2020 J500 J501, J502, J505 J503 跳线 跳线 连接器 120引脚 焊接跳线 焊接跳线 针式 1 1 3 1 21 22 3 J504 JP1, JP2, JP3 连接器 跳线 10引脚 3 引脚 针式，2x5 直脚针式 23 4 JP500, JP501, JP502, JP506 跳线 2 引脚 直脚针式 24 1 JP507 跳线 3 引脚 直脚针式 JP508, JP509 L500, L501, L502, L503, L504, L505, L506, L507, L508, L509 铁氧体磁珠 1 OSC500 振荡器 3.2 mm × 2.5 mm × 1.6 mm SMT 1 P500 P501 振荡器 振荡器 PJ-102A 10 引脚 2 25 10 26 27 28 1 Rev. A | Page 39 of 44 Panasonic LNJ314G8TRA HSMS2812 Micro Commercial Group SK33-TPMSCT-ND Micro Commercial Group S2A-TPMSTR-ND Amber LED Tyco, Raychem NANO SMDC110F-2 Murata DLW5BSN191SQ2 18 19 20 1 供应商/产品型号 Analog Devices, Inc. Samtec TSW-140-08-G-T-RA Samtec Samtec TSW-103-07-G-S Samtec TSW-102-07-G-S Samtec TSW-103-07-G-S Digi-Key P9811CT-ND 125 MHz or 105 MHz 直流电源插座 直脚针式 CTS Reeves CB3LV-3C Digi-Key CP-102A-ND PTMICRO10 AD9233 项目 29 30 数量 省略 (DNI) 6 5 6 31 32 33 34 35 2 36 9 电阻 电阻 电阻 0603 0603 0603 4.7 kΩ 1 kΩ 261 Ω 电阻 电阻 电阻 电阻 电阻 电阻 电阻 电阻 电阻 电阻 电阻 电阻 开关 0402 0402 0402 0402 0402 0402 0402 0402 0402 0402 RCA74204 RCA74208 33 Ω 100 Ω 240 Ω 4.12 kΩ 10 kΩ 25 Ω DNI 0Ω 10 kΩ 4.3 kΩ 22 Ω 22 Ω 瞬时(常开) S500, S501 连接器 SMAEDGE SMA边缘直角 2 2 S502, S503 S504, S505 连接器 SMA200UP SMARF 5引脚垂直 T500, T501 T1 T503 变压器 SM-22 M/A-Com ETC1-1-13 1 变压器 CD542 Mini-Circuits ADT1-1WT T502 U500 IC 32引脚 LFCSP 时钟分配 Analog Devices, Inc. AD9515BCPZ Analog Devices, Inc. ADP3339AKCZ-5 Analog Devices, Inc. ADP3339AKCZ-1.8 Analog Devices, Inc. ADP3339AKCZ-2.5 Analog Devices, Inc. ADP3339AKCZ-3.3 4 1 2 3 2 1 3 2 1 2 2 1 1 2 1 54 55 56 2 1 1 1 57 供应商/产品型号 0Ω 3 1 53 描述 DNI 0Ω 0603 23 2 封装 0402 0402 25 Ω DNI DNI 10 kΩ 49.9 Ω 4 1 40 41 42 43 44 45 46 47 48 49 50 51 52 器件 电阻 电阻 电阻 电阻 电阻 电阻 电阻 电阻 电阻 电阻 0402 0603 0402 0603 0603 6 6 1 37 38 39 索引标识符 R1, R6, R563, R565, R574, R577 R2, R5, R561, R562, R571 R10, R11, R12, R535, R536, R575 R3, R4 R7, R8, R9, R502, R510, R511 R500, R501, R576, R578, R579, R581 R503, R548, R549, R550 R504 R505 R506, R508, R509, R512, R554, R555, R556, R557, R560 R507, R514, R513, R515, R516, R517, R518, R519, R520, R521, R522, R523, R524, R525, R526, R527, R528, R529, R530, R531, R532, R533, R534 R545, R546, R547, R558 R551, R552, R553 R589 R559 R566, R567 R582, R585, R598 R583, R584 R586 R580, R587, R588 R590, R591 R592 R593, R596 R594, R595 R597 RP500 RP501, RP502 S1 58 1 U501 IC SOT-223 电压调节器 59 1 U502 IC SOT-223 电压调节器 60 1 U503 IC SOT-223 电压调节器 61 2 U504, U505 ICs SOT-223 电压调节器 Rev. A | Page 40 of 44 Panasonic EVQ-PLDA15 AD9233 项目 62 数量 63 64 65 66 索引标识符 U506 器件 IC 封装 8引脚SOIC 描述 8位微控制器 供应商/产品型号 Microchip PIC12F629 1 1 1 U507 U508 U509 IC IC IC U510 DUT (AD9233) IC 双路缓冲器 双路缓冲器 缓冲器/ 线路驱动器 ADC Fairchild NC7WZ16 Fairchild NC7WZ07 Fairchild 74VCX162244 1 SC70 SC70 48引脚 TSSOP 48引脚 LFCSP 16引脚 LFCSP 67 Total 省略 (DNI) 1 1 128 U511 (or Z500) 107 Rev. A | Page 41 of 44 差分放大器 Analog Devices, Inc. AD9233BCPZ Analog Devices, Inc. AD8352ACPZ AD9233 外形尺寸 7.00 BSC SQ 0.60 MAX 0.60 MAX 37 36 PIN 1 INDICATOR TOP VIEW 12° MAX 48 PIN 1 INDICATOR 1 EXPOSED PAD 6.75 BSC SQ 4.25 4.10 SQ 3.95 (BOTTOM VIEW) 0.50 0.40 0.30 1.00 0.85 0.80 0.30 0.23 0.18 25 24 12 13 0.25 MIN 5.50 REF 0.80 MAX 0.65 TYP 0.05 MAX 0.02 NOM 0.50 BSC 0.20 REF SEATING PLANE COPLANARITY 0.08 COMPLIANT TO JEDEC STANDARDS MO-220-VKKD-2 图71. 48引脚架构芯片级封装[LFCSP_VQ] 7 mm x 7 mm , 超薄体 (CP-48-3) 图示尺寸单位：mm 订购指南 型号 AD9233BCPZ-125 2 AD9233BCPZRL7–1252 AD9233BCPZ-1052 AD9233BCPZRL7–1052 AD9233BCPZ-802 AD9233BCPZRL7–802 AD9233-125EB AD9233-105EB AD9233-80EB 温度范围 –40°C 至 +85°C –40°C 至 +85°C –40°C 至 +85°C –40°C 至 +85°C –40°C 至 +85°C –40°C 至 +85°C 封装描述 48引脚LFSCP_VQ 48引脚LFSCP_VQ 48引脚LFSCP_VQ 48引脚LFSCP_VQ 48引脚LFSCP_VQ 48引脚LFSCP_VQ 评估板 评估板 评估板 1 为实现最佳的电气和热性能，要求将裸露焊盘焊接到AGND平面。 2 Z = 无铅器件。 Rev. A | Page 42 of 44 封装选项1 CP-48-3 CP-48-3 CP-48-3 CP-48-3 CP-48-3 CP-48-3 AD9233 注释 Rev. A | Page 43 of 44 AD9233 注释 ©2006 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D05492-0-8/06(A) Rev. A | Page 44 of 44