12ビット、20/40/65MSPS デュアルA/Dコンバータ AD9238 機能ブロック図 特長 DRVDD AVDD VIN–_A OEB_A OTR_A SHA A/D REFT_A REFB_A クロック・デュー ティ・サイクル・ スタビライザ VREF SENSE 0.5V モード 選択 AGND アプリケーション 超音波装置 受信器のIFサンプリング：IS-95、CDMA-One、IMT-2000 バッテリ動作の計測器 ハンドヘルド・スコープメーター 低価格のデジタル・オシロスコープ 出力 バッファ VIN+_A REFT_B VIN–_B VIN+_B SHA A/D AGND 概要 D11_A D0_A MUX_SELECT CLK_A CLK_B DCS DFS PDWN_A PDWN_B SHARED_REF OEB_B OTR_B REFB_B 出力 バッファ デュアル12ビットA/Dコンバータ 3V単電源動作（2.7∼3.6V） S/N比：70dBc（ナイキスト周波数まで、AD9238-65） SFDR：85dBc（ナイキスト周波数まで、AD9238-65） 低消費電力：600mW@65MSPS 差動入力時の帯域幅（3dB）：500MHz リファレンスとサンプル／ホールド・アンプ（SHA）を内蔵 フレキシブルなアナログ入力範囲：1∼2V p-p オフセット・バイナリまたは2の補数のデータ・フォーマット クロック・デューティ・サイクル・スタビライザ D11_B D0_B DRGND AD9238は、12ビット、3V、20/40/65MSPSのデュアルA/Dコ ンバータです。このコンバータは、デュアルの高性能なサンプ ル／ホールド・アンプ（SHA）とリファレンスを内蔵していま す。AD9238は、最高65MSPSのデータ・レートで12ビット精 度と、全動作温度範囲でノー・ミスコードを保証のため、出力 誤差補正ロジック内蔵のマルチステージ差動パイプライン・ アーキテクチャを採用しています。 製品のハイライト 広い帯域幅と差動SHAの採用によって、ユーザーは、シングル エンドを含むアプリケーションで、異なる入力範囲とオフセッ トを選択できます。AD9238は、連続する複数のチャンネル間 でフルスケール電圧レベルの切り替えを行う多重化システムの ほか、ナイキスト・レートを超える周波数で入力をサンプリン グする用途など、多様なアプリケーションに適用できます。本 製品は、通信、画像処理、医療用超音波アプリケーションに最 適です。 3. AD9238は3V単電源で動作し、デジタル出力ドライバが別 電源になっているため2.5Vと3.3Vのロジック・ファミリー 内部変換サイクルの制御には、デュアル・シングルエンド・ク ロック入力を使用します。AD9238-65では、デューティ・サイ クル・スタビライザによりクロック・デューティ・サイクルの 広範囲な変動を補償し、優れたコンバータ性能を維持できます。 デジタル出力データは、ストレート・バイナリーまたは2 の補 数フォーマットで出力されます。範囲外信号はオーバーフロー 状態を示しますが、この信号を最上位ビット（MSB）と組み合 わせて使用すれば、ハイ側とロー側のオーバーフローを識別す ることができます。 AD9238は最新のCMOSプロセスで製造され、省スペースの64 ピンLQFPで提供され、工業用温度範囲（−40∼＋85℃）で仕 様規定されています。 1. A D 9 2 3 5 の デ ュ ア ル ・ バ ー ジ ョ ン で 、 1 2 ビ ッ ト 、 20/40/65MSPSのADCです。 2. アプリケーションの電源、コスト、性能に柔軟に対応する 速度オプション（20MSPS、40MSPS、65MSPS）を選択で きます。 に対応できます。 4. 低消費電力 AD9238-65の消費電力は、65MSPS動作でわずか600mWで す。 AD9238-40の消費電力は、40MSPS動作でわずか330mWで す。 AD9238-20の消費電力は、20MSPS動作でわずか180mWで す。 5. 特許を取得したSHA入力は、最大100MHzまでの入力周波 数に対して優れた性能を発揮し、シングルエンド動作また は差動動作に設定できます。 6. 80dB（Typ）のチャンネル間絶縁（@fIN＝10MHz） 7. ク ロ ッ ク ・ デ ュ ー テ ィ ・ サ イ ク ル ・ ス タ ビ ラ イ ザ （AD9238-65のみ）は、広範なクロック・デューティ・サイ クルで性能を維持します。 8. OTR出力ビットは、いずれかの入力信号が選択中の入力範 囲を超えたことを示します。 9. 多重化データ出力オプションにより、データ・ポートAまた はデータ・ポートBからのシングル・ポート動作が可能です。 REV. A アナログ・デバイセズ株式会社 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の 利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を暗示的または明示的に許諾するもので もありません。記載の商標および登録商標は、それぞれの企業が所有するものです。 ※日本語データシートはREVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 本 社／ 〒105-6891 東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル 電話03（5402）8200 大阪営業所／ 〒532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号 電話06（6350）6868（代） AD9238 ― 仕様 AVDD＝3V、DRVDD＝2.5V、最大サンプル・レート、CLK_A＝CLK_B、 DC特性 （特に指定のない限り、 AIN＝−0.5dBFS差動入力、1.0V内部リファレンス、T ∼T ） MIN テスト・ AD9238BST-20 レベル Min Typ Max パラメータ 温度 分解能 全範囲 VI 12 VI VI IV V V VI I 12 精度 ノー・ミスコード保証 オフセット誤差 ゲイン誤差1 微分非直線性（DNL）2 積分非直線性（INL）2 全範囲 全範囲 全範囲 全範囲 25℃ 全範囲 25℃ MAX AD9238BST-40 Min Typ Max AD9238BST-65 Min Typ Max 単位 12 12 ビット 12 ±0.30 ±0.30 ±0.35 ±0.35 ±0.45 ±0.40 ±1.2 ±2.2 12 ±0.50 ±0.50 ±0.35 ±0.35 ±0.60 ±0.50 ±0.9 ±1.4 ±1.1 ±2.4 ±0.50 ±0.50 ±0.35 ±0.35 ±0.70 ±0.55 ±0.8 ±1.4 ±1.1 ±2.5 ビット ％FSR ％FSR LSB LSB LSB ±1.75 LSB ±1.0 温度ドリフト オフセット誤差 ゲイン誤差1 全範囲 V 全範囲 V 内部電圧リファレンス 出力電圧誤差（1Vモード） 1.0mAでの負荷レギュレーション 出力電圧誤差（0.5Vモード） 0.5mAでの負荷レギュレーション 全範囲 全範囲 全範囲 全範囲 VI V V V ±5 0.8 ±2.5 0.1 入力換算ノイズ 入力スパン＝1V 入力スパン＝2.0V 25℃ 25℃ V V 0.54 0.27 0.54 0.27 0.54 0.27 LSB rms LSB rms アナログ入力 入力スパン＝1.0V 入力スパン＝2.0V 入力容量3 全範囲 IV 全範囲 IV 全範囲 V 1 2 7 1 2 7 1 2 7 V p-p V p-p pF リファレンス入力抵抗 全範囲 V 7 7 7 kΩ ±2 ±12 ±2 ±12 ±35 ±5 0.8 ±2.5 0.1 ±3 ±12 ±35 ±5 0.8 ±2.5 0.1 ppm/℃ ppm/℃ ±35 mV mV mV mV 電源 電源電圧 AVDD DRVDD 全範囲 IV 全範囲 IV 2.7 2.25 3.0 3.0 3.6 3.6 2.7 2.25 3.0 3.0 3.6 3.6 2.7 2.25 3.0 3.0 3.6 3.6 V V 電源電流 IAVDD2 IDRVDD2 PSRR 全範囲 V 全範囲 V 全範囲 V 60 4 ±0.01 消費電力 DC入力4 サイン波入力2 スタンバイ電源5 全範囲 V 全範囲 VI 全範囲 V 180 190 2.0 マッチング特性 オフセット誤差 ゲイン誤差 全範囲 V 全範囲 V ±0.1 ±0.05 110 10 ±0.01 212 330 360 2.0 200 14 ±0.01 397 ±0.1 ±0.05 600 640 2.0 ±0.1 ±0.05 mA mA ％FSR 698 mW mW mW ％FSR ％FSR 注 1 ゲイン誤差とゲイン温度係数は、A/Dコンバータのみとします（1.0V固定の外部リファレンスを使用）。 2 各出力ビットに約5pFの負荷を接続し、低周波のサイン波入力を使って最大クロック・レートで測定。 3 入力容量とは、1本の差動入力ピンとAVSSとの間の実効容量を意味します。アナログ入力の等価回路については、図2を参照してください。 4 DC入力を使い、最大クロック・レートで測定。 5 スタンバイ消費電力は、CLK_AピンおよびCLK_Bピンを非アクティブ（AVDDまたはAGNDに接続）にして測定。 仕様は予告なく変更されることがあります。 ―2― REV. A AD9238 AVDD＝3V、DRVDD＝2.5V、最大サンプル・レート、CLKIN1＝CLKIN2、 DC特性 （特に指定のない限り、 AIN＝−0.5dBFS差動入力、1.0V内部リファレンス、T ∼T ） MIN MAX パラメータ 温度 テスト・ AD9238BST-20 レベル Min Typ Max AD9238BST-40 Min Typ Max AD9238BST-65 Min Typ Max ロジック入力 ハイレベル入力電圧 ローレベル入力電圧 ハイレベル入力電流 ローレベル入力電流 入力容量 全範囲 全範囲 全範囲 全範囲 全範囲 IV IV IV IV V 2.0 2.0 ロジック出力* DRVDD＝3.3V ハイレベル出力電圧（IOH＝50µA） 全範囲 ハイレベル出力電圧（IOH＝0.5mA）全範囲 ローレベル出力電圧（IOL＝50µA） 全範囲 ローレベル出力電圧（IOL＝1.6mA） 全範囲 DRVDD＝2.5V ハイレベル出力電圧（IOH＝50µA） 全範囲 ハイレベル出力電圧（IOH＝0.5mA） 全範囲 ローレベル出力電圧（IOL＝50µA） 全範囲 ローレベル出力電圧（IOL＝1.6mA） 全範囲 2.0 0.8 ＋10 ＋10 −10 −10 −10 −10 2 IV IV IV IV 3.29 3.25 IV IV IV IV 2.49 2.45 0.8 ＋10 ＋10 0.8 ＋10 ＋10 −10 −10 2 2 3.29 3.25 3.29 3.25 0.05 0.2 0.05 0.2 2.49 2.45 単位 V V µA µA pF 0.05 0.2 V V V V V V V V 2.49 2.45 0.05 0.2 0.05 0.2 0.05 0.2 注 * 出力電圧レベルは、各出力に5pFの負荷を接続して測定。 仕様は予告なく変更されることがあります。 スイッチング特性 パラメータ 温度 テスト・ AD9238BST-20 レベル Min Typ Max AD9238BST-40 Min Typ Max AD9238BST-65 Min Typ Max スイッチング性能 最大変換レート 最小変換レート クロック周期 ハイレベルのクロック・パルス幅1 ローレベルのクロック・パルス幅1 全範囲 全範囲 全範囲 全範囲 全範囲 VI V V V V 40 65 データ出力パラメータ 出力遅延2（tPD） パイプライン遅延（レイテンシ） アパーチャ遅延（tA） アパーチャ不確定性（tJ） ウェイクアップ時間3 全範囲 全範囲 全範囲 全範囲 全範囲 V V V V V 範囲外からの復帰時間 全範囲 V 20 1 1 50.0 15.0 15.0 1 25.0 8.8 8.8 15.4 6.2 6.2 単位 MSPS MSPS ns ns ns 3.5 7 1.0 0.5 2.5 3.5 7 1.0 0.5 2.5 3.5 7 1.0 0.5 2.5 ns ns ps rms ms 1 1 2 サイクル サイクル 注 1 2 3 AD9238-65モデルでは、デューティ・サイクル・スタビライザをイネーブルにして広範なデューティ・サイクルを補正します（TPC 20を参照）。 出力遅延は、各出力に5pFの負荷を接続して、クロック50%変化からデータ50%変化で測定。 ウェイクアップ時間はデカップリング・コンデンサの値に依存。typ値はREFTとREFBのコンデンサ0.1µFと10µFで測定。 仕様は予告なく変更されることがあります。 N N+1 N+8 N+2 N–1 N+3 アナログ 入力 N+7 N+4 N+5 N+6 クロック データ 出力 N–9 N–8 N–7 N–5 N–6 N–4 N–3 N–2 N–1 N tOD = 3.5ns TYP 図1. REV. A タイミング図 ―3― AD9238 AVDD＝3V、DRVDD＝2.5V、最大サンプル・レート、CLK_A＝CLK_B、 AC特性 （特に指定のない限り、 AIN＝−0.5dBFS差動入力、1.0V内部リファレンス、T ∼T ） MIN パラメータ 温度 S/N比 fINPUT＝2.4MHz fINPUT＝9.7MHz 25℃ fINPUT＝19.6MHz fINPUT＝32.5MHz fINPUT＝100MHz 信号対（ノイズ＋歪み） fINPUT＝2.4MHz fINPUT＝9.7MHz fINPUT＝19.6MHz fINPUT＝32.5MHz fINPUT＝100MHz 全高調波歪み fINPUT＝2.4MHz fINPUT＝9.7MHz fINPUT＝19.6MHz fINPUT＝32.5MHz fINPUT＝100MHz 最悪高調波（2次または3次） fINPUT＝9.7MHz fINPUT＝19.6MHz fINPUT＝32.5MHz スプリアスフリー・ダイナミックレンジ fINPUT＝2.4MHz fINPUT＝9.7MHz fINPUT＝19.6MHz fINPUT＝32.5MHz fINPUT＝100MHz クロストーク 全範囲 25℃ 全範囲 25℃ 全範囲 25℃ 25℃ 25℃ 全範囲 25℃ 全範囲 25℃ 全範囲 25℃ 25℃ 25℃ 全範囲 25℃ 全範囲 25℃ 全範囲 25℃ 25℃ テスト・ AD9238BST-20 レベル Min Typ Max V V IV V IV V IV V V V IV V IV V IV V 69.7 70.4 70.3 70.1 70.3 68.7 68.3 69.3 69.5 67.6 70.2 70.1 70.2 70.2 70.4 68.7 69.3 69.4 69.9 70.1 67.9 67.9 68.9 69.1 66.6 −83.0 −81.0 −83.0 −74.6 −83.0 −83.0 68.1 −77.0 25℃ 86.0 84.0 86.0 −79.0 −85.0 −80.0 76.1 86.0 76.7 単位 dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc −78.0 dBc −80.0 −71.7 dBc −74.0 dBc −81.0 −83.0 −75.5 −84.0 全範囲 V AD9238BST-65 Min Typ Max 69.7 V V I V I V I V V V I V I V I V AD9238BST-40 Min Typ Max 70.4 70.2 70.4 全範囲 V 全範囲 V 全範囲 V 全範囲 25℃ 全範囲 25℃ 全範囲 25℃ 25℃ MAX 86.0 85.0 86.0 79.0 81.0 80.0 83.0 75.0 −80 −80 −80 72.5 dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dB 仕様は予告なく変更されることがあります。 ―4― REV. A AD9238 絶対最大定格1 テスト・レベルの説明 ピン名 基準 Min Max 単位 電気的条件 AVDD DRVDD AGND AVDD AGND DRGND DRGND DRVDD DRGND AGND デジタル出力 CLK、DCS、 MUX_SELECT、 SHARED_REF、 OEB、DFS VINA、VINB VREF SENSE REFB、REFT PDWN −0.3 −0.3 −0.3 −3.9 −0.3 −0.3 ＋3.9 ＋3.9 ＋0.3 ＋3.9 V V V V DRVDD＋0.3 V AVDD＋0.3 V I. 100%の出荷テストを実施。 II. 25 ℃で 100% の出荷テストを実施し、規定温度でサンプ ル・テストを実施。 III. サンプル・テストのみ。 IV. パラメータは、設計およびキャラクタライゼーション・テ ストにより保証。 V. パラメータはtyp値のみ。 VI. 25 ℃で 100% の出荷テストを実施し、さらに設計および AGND AGND AGND AGND AGND 環境条件2 動作温度 接合温度 ピン温度（10秒） 保管温度 −0.3 −0.3 −0.3 −0.3 −0.3 AVDD＋0.3 AVDD＋0.3 AVDD＋0.3 AVDD＋0.3 AVDD＋0.3 V V V V V −45 ＋85 ＋150 ＋300 ＋150 ℃ ℃ ℃ ℃ −65 キャラクタライゼーション・テストにより工業用温度範囲 を保証。軍用デバイスに対しては温度限界値で100%の出 荷テストを実施。 注 1 絶対最大定格は個々に適用される限界値であり、この値を超えると回路の使用に 支障が生じます。これは、必ずしも機能的な動作を意味するものではありません。 デバイスを長時間絶対最大定格状態に置くとデバイスの信頼性に影響を与えます。 2 64ピンLQFPの熱抵抗（typ値）、θJA＝54℃/W。これらの値は、EIA/JESD51-7に 準拠し、自然空冷で4層ボードを使って測定。 オーダー・ガイド モデル 温度範囲 パッケージの説明 パッケージ・オプション AD9238BST-20 AD9238BST-40 AD9238BST-65 AD9238-20PCB AD9238-40PCB AD9238-65PCB −40∼＋85℃ −40∼＋85℃ −40∼＋85℃ 64ピンのロー・プロファイル・クワッド・フラット・パック（LQFP） 64ピンのロー・プロファイル・クワッド・フラット・パック（LQFP） 64ピンのロー・プロファイル・クワッド・フラット・パック（LQFP） AD9238BST-20を搭載した評価ボード AD9238BST-40を搭載した評価ボード AD9238BST-65を搭載した評価ボード ST-64 ST-64 ST-64 注意 ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4,000Vもの高圧の静 電気が容易に蓄積され、検知されないまま放電されます。AD9238は当社独自のESD保護回路 を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復不能の損傷を 生じる可能性があります。したがって、性能劣化や機能低下を防止するため、ESDに対する適 切な予防措置を講じることをお勧めします。 REV. A ―5― WARNING! ESD SENSITIVE DEVICE AD9238 D6_A D5_A DRVDD D7_A DRGND D9_A D8_A D10_A D11_A (MSB) OTR_A PDWN_A OEB_A MUX_SELECT SHARED_REF AVDD CLK_A ピン配置 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AGND 1 48 D4_A 47 D3_A VIN–_A 3 46 D2_A AGND 4 45 D1_A AVDD 5 44 D0_A REFT_A 6 43 DNC REFB_A 7 42 DNC 41 DRVDD 40 DRGND 39 OTR_B REFT_B 11 38 D11_B (MSB) AVDD 12 37 D10_B AGND 13 36 D9_B VIN–_B 14 35 D8_B VIN+_B 15 34 D7_B AGND 16 33 D6_B VIN+_A 2 ピン1の目印 AD9238 VREF 8 64ピンLQFP 上面図 （実寸ではありません） SENSE 9 REFB_B 10 D5_B D4_B D3_B DRVDD DRGND D2_B D1_B D0_B DNC DNC OEB_B PDWN_B DCS DFS AVDD CLK_B 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 DNC＝接続しないようにして下さい。 ピン機能の説明 ピン番号 名前 2 3 15 14 6 7 11 10 8 9 18 63 19 20 VIN＋_A VIN−_A VIN＋_B VIN−_B REFT_A REFB_A REFT_B REFB_B VREF SENSE CLK_B CLK_A DCS DFS 21 60 22 59 44∼51、54∼57 25∼27、30∼38 39 58 62 61 5、12、17、64 1、4、13、16 28、40、53 29、41、52 23、24、42、43 説明 チャンネルAのアナログ入力ピン（＋） チャンネルAのアナログ入力ピン（−） チャンネルBのアナログ入力ピン（＋） チャンネルBのアナログ入力ピン（−） チャンネルAの差動リファレンス（＋） チャンネルAの差動リファレンス（−） チャンネルBの差動リファレンス（＋） チャンネルBの差動リファレンス（−） リファレンス入力／出力 リファレンス・モード選択 チャンネルBのクロック入力ピン チャンネルAのクロック入力ピン デューティ・サイクル・スタビライザ（DCS）モード・イネーブル データ出力フォーマット選択ビット（オフセット・バイナリの場合はロー、2の 補数の場合はハイ） PDWN_B チャンネルBのパワーダウン機能の選択（アクティブ・ハイ） PDWN_A チャンネルAのパワーダウン機能の選択（アクティブ・ハイ） OEB_B チャンネルBの出力イネーブル・ビット OEB_A チャンネルAの出力イネーブル・ビット（ローにセットすると、チャネルA出力 データ・バスがイネーブルになります。） D0_A (LSB)∼D11_A (MSB) チャンネルAデータ出力ビット D0_B (LSB)∼D11_B (MSB) チャンネルBデータ出力ビット OTR_B チャンネルBの範囲外の表示 OTR_A チャンネルAの範囲外の表示 SHARED_REF 共有リファレンス・コントロール・ビット（独立リファレンス・モードの場合は ロー、共有リファレンス・モードの場合はハイ） MUX_SELECT データ多重化モード（イネーブル方法の説明を参照。ハイに設定すると、出力 データ多重化モードがディスエーブルになります。） AVDD アナログ電源 AGND アナログ・グラウンド DRGND デジタル出力グラウンド DRVDD デジタル出力ドライバ電源。最小0.1µFのコンデンサを使ってDRGNDとデカップ リングする必要があります。0.1µFと10µFのコンデンサの並列接続によるデカッ プリングを推奨します。 DNC 無接続ピン。フローティング状態にしておきます。 ―6― REV. A AD9238 AVDD DRVDD D11_A – D0_A D11_B – D0_B OTR_A, OTR_B VIN+_A, VIN–_A, VIN+_B, VIN–_B, 図2. 図3. アナログ入力の等価回路 AVDD CLK_A, CLK_B DCS, DFS, MUX_SELECT SHARED_REF 図4. REV. A デジタル入力の等価回路 ―7― デジタル出力の等価回路 AD9238 有効ビット数（ENOB） SINADは次式で表されます。 用語の定義 アパーチャ遅延 アパーチャ遅延はサンプル／ホールド・アンプ（SHA）の性能 を表し、クロック入力の立ち上がりエッジから入力信号が変換 用にホールドされるまでの時間として測定されます。 ENOB＝(SINAD−1.76) / 6.02 与えられた入力周波数のサイン波入力に対するデバイスの有効 ビット数は、 SINAD の測定値から直接計算することができま す。 アパーチャ・ジッター アパーチャ・ジッターは連続サンプルでのアパーチャ遅延の変 動であり、A/Dコンバータ入力におけるノイズとなります。 S/N比（SNR） S/N 比は、測定した入力信号 rms 値の、ナイキスト周波数以下 のその他の全スペクトル成分のrms値合計（7次までの高調波成 分と DC を除く）に対する比です。 S/N 比は、キャリア信号の ピークを基準にしたdB値（dBc）で表されます。 積分非直線性（INL） INLは、負側のフルスケールと正側のフルスケールを結ぶ直線 に対する各コード出力の偏差です。負側フルスケールとして使 用されるポイントは、最初のコード遷移より 1/2LSB 下にあり ます。正側フルスケールは、最後のコード遷移より1 1/2LSB上 のレベルにあります。偏差は各コードの中央の位置と直線の間 の距離として測定されます。 スプリアスフリー・ダイナミックレンジ（SFDR） 入力信号のrms振幅値とピーク・スプリアス信号との差をいい、 dB値で表します。 ナイキスト・サンプリング 微分非直線性（DNL、ノー・ミスコード） 理想的なA/D コンバータでは、各コード遷移は正確に 1LSB だ け離れた位置で発生します。DNLとは、この理想値からの偏差 をいいます。12ビット分解能に対しノー・ミスコードを保証す るということは、全動作範囲で4096コードのすべてが正しく出 サンプリングされるアナログ入力の周波数成分がナイキスト周 波数（ f CLOCK/2 ）以下でサンプリングするとき、ナイキスト・ サンプリングと呼びます。 IFサンプリング 力されることを意味します。 オフセット誤差 VIN＋＝VIN−より1/2LSB小さいアナログ値に対して、主要な キャリー変化が発生します。オフセット誤差は、そのポイント からの実際の変化の差と定義されます。 ゲイン誤差 最初のコード変化は、負側フルスケールより 1/2LSB 大きいア ナログ値で発生します。最後の変化は、ノミナル・フルスケー ルより1 1/2LSB小さいアナログ値で発生します。ゲイン誤差は、 最初と最後のコード変化間の実際の差と、最初と最後のコード 変化間の理想的な差との偏差を表します。 温度ドリフト ゼロ誤差とゲイン誤差の温度ドリフトは、初期値（25℃）から TMINまたはTMAXにおける値までの最大変化を規定します。 エイリアシングの影響があるため、 ADC は必ずしもナイキス ト・サンプリングだけを行うわけではありません。サンプリン グされる周波数が高いと、その周波数はADC出力で最初のナイ キスト領域（DC−fCLOCK/2）に折り返され表われます。サンプ リングされる信号の帯域幅がナイキスト領域にオーバーラップ してそれ自身に折り返されることがないように注意してくださ い。ナイキスト・サンプリング性能は、入力SHAおよびクロッ ク・ジッター（入力周波数が高いと、それだけジッターによる ノイズが増加）によって制限されます。 2周波数SFDR いずれかの入力周波のrms値の、ピーク・スプリアス成分のrms 値に対する比。ピーク・スプリアス成分は、IMD積である場合 とそうでない場合があります。 範囲外からの回復時間 範囲外からの回復時間とは、正側フルスケールの10%上から負 側フルスケールの 10% 上までの変化の後、または負側フルス ケールの10%下から正側フルスケールの10%下までの変化の後 に、A/Dコンバータがアナログ入力を再度取り込むために要す る時間をいいます。 電源変動除去 この仕様は、電源が最小規定値から最大規定値に変化したとき の、フルスケール値の最大変化を表します。 全高調波歪み（THD） THDとは、2次波から7次高調波成分までのrms値の合計の、測 定した入力信号の rms 値に対する比をいい、キャリア信号の ピークを基準にしたdB値（dBc）、またはパーセントで表しま クロストーク 信号（−0.5dBFS）が印加されているチャンネルに対し、隣接 する干渉チャンネルがフルスケール信号によって駆動される場 合に生じるカップリング。測定値には、直接的なカップリング と混合成分の両方から生じるすべての干渉が含まれます。 す。 信号対ノイズおよび歪み（S/N＋D、SINAD）比 測定した入力信号rms値の、ナイキスト周波数以下のその他の 全スペクトル成分のrms値合計（DC以外の高調波を含む）に対 する比です。S/(N＋D)値は、キャリア信号のピークを基準にし たdB単位（dBc）で表します。 ―8― REV. A 代表的な特性 ― AD9238 0 100 95 –20 SFDR、S/N比（dBc） 90 振幅（dBFS） –40 –60 2次高調波 3次高調波 –80 クロストーク SFDR 85 80 75 S/N比 70 65 60 –100 55 –120 50 0 5 10 15 20 25 30 40 45 50 55 ADCサンプル・レート （MSPS） 周波数（MHz） TPC 1. チャンネルBでfIN＝10MHzをデジタル化していると きのfIN＝12.5MHzをデジタル化するチャンネルAの 単周波数FFT 60 65 TPC 4. AD9238-65：単周波数S/N比、SFDRと FS（fIN＝32.5MHz） 0 100 95 –20 SFDR、S/N比（dBc） 90 dB –40 –60 2次高調波 クロストーク –80 SFDR SNR 85 80 75 SNR S/N比 70 65 60 –100 55 –120 0 5 10 15 20 周波数（MHz） 25 50 20 30 TPC 2. チャンネルB でf IN＝76MHz をデジタル化している ときの f IN＝ 70MHz をデジタル化するチャンネル A の単周波数FFT 25 40 30 35 ADCサンプル・レート （MSPS） TPC 5. AD9238-40：単周波数S/N比、SFDRと FS（fIN＝20MHz） 0 100 95 –20 SFDR、S/N比（dBc） 90 –40 dB クロストーク 2次高調波 –60 –80 SFDR 85 80 75 S/N比 70 65 60 –100 55 –120 50 0 5 10 15 20 周波数（MHz） 25 30 0 TPC 3. チャンネルBでfIN＝126MHzをデジタル化している ときのfIN＝120MHzをデジタル化するチャンネルA の単周波数FFT REV. A ―9― 5 10 15 ADCサンプル・レート （MSPS） 20 TPC 6. AD9238-20：単周波数S/N比、SFDRと FS（fIN＝10MHz） AD9238 100 95 90 90 SFDR、S/N比（dBc） SFDR、S/N比（dBc） SFDR 80 70 S/N比 60 85 SFDR 80 75 70 50 40 –35 S/N比 65 –30 –25 –20 –15 入力振幅（dBFS） –10 –5 0 0 TPC 7. AD9238-65：単周波数S/N比、SFDRと AIN（fIN＝32.5MHz） 20 40 60 80 入力周波数（MHz） 100 120 140 TPC 10. AD9238-65：単周波数S/N比、SFDRとfIN 100 95 90 90 80 SFDR、S/N比（dBc） SFDR、S/N比（dBc） SFDR SFDR 70 S/N比 60 85 80 75 S/N比 70 50 40 –35 65 –30 –25 –20 –15 入力振幅（dBFS） –10 –5 0 0 TPC 8. AD9238-40：単周波数S/N比、SFDRと AIN（fIN＝20MHz） 20 40 100 120 140 TPC 11. AD9238-40：単周波数S/N比、SFDRとfIN 95 100 90 90 SFDR SFDR SFDR、S/N比（dBc） SFDR、S/N比（dBc） 60 80 入力周波数（MHz） 80 70 S/N比 60 85 80 75 S/N比 70 50 40 –35 65 –30 –25 –20 –15 入力振幅（dBFS） –10 –5 0 0 TPC 9. AD9238-20：単周波数S/N比、SFDRと AIN（fIN＝10MHz） 20 40 60 80 入力周波数（MHz） 100 120 140 TPC 12. AD9238-20：単周波数S/N比、SFDRとfIN ― 10 ― REV. A AD9238 0 100 SFDR 95 –20 SFDR、S/N比（dBFS） 90 振幅（dBFS） –40 –60 –80 85 80 75 70 S/N比 –100 65 –120 0 5 10 15 20 周波数（MHz） 25 60 –24 30 TPC 13. 2周波数FFT（fIN1＝45MHz、fIN2＝46MHz） –21 –18 –15 –12 入力振幅（dBFS） –9 –6 TPC 16. 2周波数S/N比、SFDRとAIN （fIN1＝45MHz、fIN2＝46MHz） 100 0 SFDR 95 –20 SFDR、S/N比（dBFS） 90 振幅（dBFS） –40 –60 –80 85 80 75 S/N比 70 –100 65 –120 0 5 10 15 20 25 60 –24 30 –21 –18 周波数（MHz） TPC 14. 2周波数FFT（fIN1＝70MHz、fIN2＝71MHz） –15 –12 入力振幅（dBFS） –9 –6 TPC 17. 2周波数S/N比、SFDRとAIN （fIN1＝70MHz、fIN2＝71MHz） 0 100 95 –20 SFDR、S/N比（dBFS） 90 振幅（dBFS） –40 –60 –80 SFDR 85 80 75 S/N比 70 –100 65 –120 0 5 10 15 20 25 60 –24 30 周波数（MHz） TPC 15. 2周波数FFT（fIN1＝200MHz、fIN2＝201MHz） REV. A ― 11 ― –21 –18 –15 –12 入力振幅（dBFS） –9 TPC 18. 2周波数S/N比、SFDRとAIN （fIN1＝200MHz、fIN2＝201MHz） –6 AD9238 74 12 –65 600 AVDD電力（mW） SINAD（dBc） 500 72 11.5 SINAD –20 400 –40 300 70 200 SINAD –40 68 100 11 0 20 –20 SINAD –65 40 クロック周波数 0 60 TPC 19. SINADとFS（ナイキスト入力） 10 20 30 40 サンプル・レート （MSPS） 50 60 TPC 22. アナログ消費電力とFS 95 1.0 DCSオン ― SFDR 0.8 90 0.6 DCSオフ ― SFDR 0.4 80 DCSオン ― SINAD INL（LSB） SINAD、SFDR（dBc） 85 75 70 65 0 –0.2 –0.4 DCSオフ ― SINAD 60 –0.6 55 50 30 0.2 –0.8 –1.0 35 40 45 50 55 デューティ・サイクル（%） 60 65 0 TPC 20. SINAD、SFDRとクロック・デューティ・サイクル 1000 1500 2000 コード 2500 3000 3500 4000 TPC 23. AD9238-65のINL（typ） 84 1.0 SFDR 82 0.8 0.6 80 0.4 78 DNL（LSB） SINAD、SFDR（dBc） 500 76 74 72 0.2 0 –0.2 –0.4 70 –0.6 SINAD 68 –0.8 66 –50 –1.0 0 50 100 温度（℃） 0 2000 コード TPC 21. SINAD、SFDRの温度特性（fIN＝32.5MHz） TPC 24. AD9238-65のDNL（typ） ― 12 ― 500 1000 1500 2500 3000 3500 4000 REV. A AD9238 動作原理 H AD9238は、AD9235コンバータ・コアをベースにした2つの高 性能 A/D コンバータ（ ADC ）から構成されています。 2 つの ADCパスは、内部バンド・ギャップ・リファレンスのVREFを共 有している以外は、互いに独立しています。各ADCパスは、専 用フロントエンドのサンプル／ホールド・アンプ（SHA）と、 これに続くパイプライン化されたスイッチド・キャパシター型 A/D コンバータで構成されています。パイプライン化された A/Dコンバータは、最初の4ビット・ステージ、それに続く8個 の1.5ビット・ステージ、最終ステージの3ビット・フラッシュ からなる 3 つの部分で構成されます。各ステージには、前ス テージのフラッシュ誤差を補正するために十分なオーバーラッ プがあります。各ステージからの量子化された出力は、デジタ ル補正ロジック内で結合されて最終の12ビットになります。こ のパイプライン・アーキテクチャでは、最初のステージで新し い入力サンプルを処理しながら、並行して残りのステージで前 のサンプル値の処理を行うことができます。サンプリングは、 各クロックの立ち上がりエッジで行われます。 最終ステージ以外のパイプラインの各ステージは、低分解能の フラッシュ A/D コンバータ（ ADC ）とパイプラインの次のス テージを駆動する残留マルチプライヤで構成されます。この残 留マルチプライヤは、フラッシュADC出力を使って、同じ分解 能のスイッチド・コンデンサD/Aコンバータ（DAC）を制御し ます。DAC出力の再生分を、そのステージの入力信号から減算 した残留信号を増幅（乗算）して、次のパイプライン・ステー ジを駆動します。残留マルチプライヤは、乗算DAC（MDAC） とも呼ばれます。各ステージ内で冗長な1 ビットを使って、フ ラッシュ誤差のデジタル補正を行います。最終ステージはフ ラッシュA/Dコンバータのみで構成されます。 T T 5pF VIN+ CPAR T 5pF VIN– CPAR T H 図5. スイッチド・キャパシターの入力 内部の差動リファレンス・バッファが、正と負のリファレンス （REFTとREFB）を発生させ、これらがA/Dコンバータ・コア のスパンを決定します。リファレンス・バッファの出力コモ ン・モードは電源電圧の1/2に設定され、REFT電圧、REFB電 圧、スパンは次のように定義されます。 REFT＝1/2 (AVDD＋VREF) REFB＝1/2 (AVDD−VREF) スパン＝2×(REFT−REFB)＝2×VREF 上の式から明らかなように、REFT電圧とREFB電圧は電源電圧 の 1/2 に対して対称で、定義により、入力スパンは V REF電圧値 の2倍になります。 入力ステージには差動 SHA があります。 SHA は、差動モード またはシングルエンド・モードで、AC結合またはDC結合が可 能です。出力段のブロックでは、データの整列、誤差補正を実 行した後に、データを出力バッファに送ります。出力バッファ は別電源で駆動されるため、出力電圧振幅の調整が可能です。 内部リファレンスは固定値0.5Vまたは1.0Vにピン接続すること も、または内部リファレンス接続のセクションで説明するよう に同範囲内で調整することもできます。最大 S/N 比性能は、 AD9238を最大入力スパンの2V p-pに設定したときに得られま す。 2V p-p モードから 1V p-p モードに変更すると、 S/N 比が 3dB劣化します。 アナログ入力 SHAは、選択されたリファレンスによって許容される信号ピー AD9238のアナログ入力は差動スイッチド・キャパシター型の SHAで、差動入力信号の処理で最適な性能を発揮するようにデ ザインされています。SHA入力は、広いコモン・モード範囲で ク範囲内で駆動できます。コモン・モード入力レベルの最小値 と最大値は、次のように定義されます。 VCMMIN＝VREF / 2 入力を受け付けます。最適な性能を得るために、電源電圧の 1/2の入力コモン・モード電圧で使用されることを推奨します。 SHA入力は、差動スイッチド・キャパシター回路です。図5に 示すように、クロック信号を使ってSHAのサンプル・モードと ホールド・モードを交互に切り替えます。 SHA をサンプル・ モードに切り替えるときは、信号源がサンプル・コンデンサに 充電して、クロック・サイクルの 1/2 以内にセトリングする必 要があります。各入力に直列に小さい抵抗を入れることで、駆 動源の出力ステージに要求されるピーク過渡電流を抑えるのに 役立ちます。また、小さい並列コンデンサを入力間に接続して、 ダイナミックな充電電流を供給することもできます。この回路 は A/D コンバータの入力でローパス・フィルタを構成するた め、正確な値はアプリケーションに基づいて決定する必要があ ります。IFのアンダー・サンプリング・アプリケーションでは、 この並列コンデンサはすべて除去する必要があります。こうし たコンデンサは、駆動源インピーダンスとともに、入力帯域幅 を制限してしまいます。最適なダイナミック特性にするために は、VIN＋とVIN−を駆動する信号源インピーダンスが一致し ていて、コモン・モードのセトリング誤差が対称になる必要が あります。これらの誤差は、A/Dコンバータのコモン・モード 除去比により打ち消すことができます。 REV. A VCMMAX＝(AVDD＋VREF) / 2 このコモン・モード入力レベルの最小値により、グラウンド基 準の入力をAD9238に入力することができます。最適性能は差 動入力時に得られますが、シングルエンド信号源もVIN＋また はVIN−に入力できます。この構成では、リファレンスに対応 した入力信号を一方に接続し、他方は、入力信号振幅の 1/2 の 値に設定します。たとえば、VIN＋に2V p-pの信号を入力し、 VIN−には1Vのリファレンスを入力できます。このように設定 すると、AD9238には2∼0V間で変化する信号を入力できます。 シングルエンド構成では、歪み性能が差動構成に比べて大幅に 低下します。ただし、入力周波数が低く、低速のグレード・モ デル（AD9238-40とAD9238-20）ほど、この影響は小さくな ります。 差動入力構成 前述したように、最適性能は差動入力構成でAD9238を駆動す るときに得られます。 ベースバンド・アプリケーションに対しては、AD8138差動ド ライバが優れた性能とA/Dコンバータに対するフレキシブルな インターフェースを提供します。AD8138の出力コモン・モー ― 13 ― AD9238 ド電圧は容易にAVDD/2に設定でき、ドライバを入力信号の帯 域制限機能があるSallen Keyフィルタ回路として構成できます。 ため、サンプリング周波数が変化すると、新しいレートに固定 するためにDLLには約2∼3µsが必要です。 2次ナイキスト領域およびそれ以上の入力周波数では、大部分 のアンプの性能はAD9238の真の性能を実現するには不十分で す。特に70∼200MHzの範囲の周波数をサンプリングするIFア 高速・高分解能のA/Dコンバータは、クロック入力の質に敏感 です。与えられたフルスケール入力周波数（ f INPUT）での、ア パーチャ・ジッター（tJ）のみに起因するS/N比の低下は、次式 を使って計算できます。 ンダーサンプリング・アプリケーションでは、不十分なものに なります。このようなアプリケーションに対しては、図6 に示 す差動トランス・カップリングの入力構成を推奨します。 50Ω この式で、アパーチャ・ジッター実効値tJは全ジッター源の2乗 和平方根を表しており、これにはクロック入力、アナログ入力 信号、A/Dアパーチャ・ジッター仕様値が含まれています。ア ンダーサンプリング・アプリケーションは、特にジッターに敏 感です。 AVDD VINA 2V p-p 10pF 49.9Ω S/N比の低下＝20×log 10 [1/2×π×fINPUT×tJ] AD9238 50Ω VINB 10pF 1kΩ 0.1µF 図6. AGND 1kΩ 差動トランスのカップリング構成 トランスを選択する際は、信号特性を考慮する必要があります。 多くのRFトランスは数MHz以下の周波数で飽和してしまうた め、信号電力が大きくなり過ぎてコアの飽和が発生し、歪みの 原因となります。 とりわけアパーチャ・ジッターがAD9238のダイナミックレン ジに影響を与える場合は、デジタル信号であるクロック入力を、 しきい値電圧レベルを持つアナログ信号として扱う必要があり ます。クロック・ドライバの電源はA/Dコンバータ出力ドライ バの電源と分離して、クロック信号がデジタル・ノイズで変調 されないようにする必要があります。低ジッターの水晶制御発 振器は最適なクロック源です。クロックを別のタイプの信号源 （ゲート、分周器、またはその他の方法）で発生させる場合は、 最終段で元のクロックを使ってタイミングを再生する必要があ ります。 消費電力とスタンバイ・モード シングルエンド入力構成 AD9238の消費電力はサンプル・レートに比例します。デジタ ル（DRVDD）消費電力は、主にデジタル・ドライバのパワー シングルエンド入力では、低価格アプリケーションで妥当な性 能を実現できます。この構成では、入力コモン・モード振幅が 大きいため、SFDRと歪みの性能が低下します。ただし、各入 力の信号源インピーダンスを一致させると、S/N比への影響が ほとんどなくなります。 と各出力ビットの負荷によって決まります。デジタル・ドライ ブ電流は、次のように計算できます。 クロック入力と考慮事項 ここで、 N は変化するビットの数で、 C LOADは変化したデジタ ル・ピンの平均負荷です。 一般に高速A/Dコンバータでは両方のクロック・エッジを使っ てさまざまな内部タイミング信号を発生させるため、クロッ ク・デューティ・サイクルの変化に対して敏感です。ダイナ ミック特性を維持するためには、一般にクロック・デュー ティ・サイクルの変化を5%以内に抑える必要があります。 AD9238は、各チャンネルに個別のクロックを供給します。最 適な性能を実現するには、同じ周波数と同じ位相のクロックを 供給する必要があります。チャンネルに非同期でクロックを送 ると、性能が大幅に低下することがあります。しかし、アプリ ケーションによっては、隣接チャンネルのクロック・タイミン グをずらしたほうが良い場合があります。AD9238は、チャン ネル間のクロック・タイミングのずれ（標準で±1ns ）の個別 のロジック入力でも、性能の著しい低下を伴いません。 AD9238-65には、クロック・デューティ・サイクル・スタビラ イザが2つ（各コンバータに1つずつ）内蔵されており、非サン プリング・エッジのタイミングを再生して、公称50%のデュー ティ・サイクルで内部クロック信号を供給します（AD9238-40 とAD9235-20にはDCSはありません）。40MHz超の入力クロッ ク・レートでDCSを使用できるため、広い範囲のデューティ・ サイクルでクロック入力が可能となります。 50% のデュー ティ・サイクルのクロックを維持することは、高速アプリケー ションにおいて高性能を維持するためにコンバータの適正なト ラック・アンド・ホールド時間が要求される場合、特に重要で す。DCSは、DCSピンをハイに固定することでイネーブルにな ります。 デューティ・サイクル・スタビライザは、遅延ロック・ループ （DLL）を使って非サンプリング・エッジを再生します。その IDRVDD＝VDRVDD×CLOAD×fCLOCK×N アナログ回路は、各スピード・グレードで優れた性能を提供し ながら、消費電力を低減できるように、最適なバイアスが与え られています。各スピード・グレードは低いサンプル・レート で基本的な電力を消費しますが、この電力はクロック周波数に 比例して増加します。 PWDN_AまたはPWDN_Bピンをアサートすることで、 AD9238のチャンネルの1つを個別にスタンバイ・モードにする ことができます。個別に、または全部をスタンバイにするとき は、入力クロックとアナログ入力を静止状態にすることをお勧 めします。この場合のA/Dコンバータの消費電力は1mW（typ） になります。 DCS をイネーブルにしている場合は、個別にパ ワーダウンしたチャンネルのクロックをディスエーブルにする 必要があります。そうしないと、アクティブ・チャンネルに大 きな歪みが生じます。トータル・スタンバイ・モード中にク ロック入力がアクティブのままだと、消費電力は12mW（typ） になります。 スタンバイ時の最小電力は、両チャンネルが完全なパワー・ダ ウン・モード（PDWN_A＝PDWN_B＝HI）のときになります。 この条件では、内部リファレンスがパワーダウンされます。 チャンネル・パスの1 本または両方がパワーダウン後にイネー ブルされた場合、ウェイクアップ時間は、 REFT および REFB デカップリング・コンデンサの再充電とパワーダウン時間に直 接関係します。通常、完全に放電した0.1µFと10µFのデカップ リング・コンデンサを REFT と REFB に接続した場合、フル動 作に戻るためには約5msが必要です。 消費電力をある程度低減させるために、チャンネルの1 本をパ ワーダウンすることができます。チャンネルをパワーダウンす ― 14 ― REV. A AD9238 デュアルA/Dコンバータからの出力データを1本の12ビット出 力バスに多重化できます。この多重化機能は、MUX_SELCT ビットを切り換えて有効にします。この切り換えによって、 チャンネル・データが同じチャンネル・データ・ポートか反対 のポートに出力されます。MUX_SELCT ビットがロジックハ イの場合は、チャンネルA のデータがチャンネルA 出力バスに 出力され、チャンネル B データはチャンネル B 出力バスに出力 されます。MUX_SELCT ビットがロジックローの場合は、こ れと逆になり、チャンネル A のデータがチャンネル B 出力バス に出力され、チャンネル B のデータがチャンネル A 出力バスに 出力されます。MUX_SELCT ビットを切り換えれば、どちら の出力データ・ポートでも多重化されたデータを得られます。 ると内部回路はシャットダウンされますが、リファレンス・ バッファと共有リファレンスは駆動された状態のままです。こ のため、ウェイクアップ時間のクロック・サイクル数が少なく なります。 デジタル出力 AD9238の出力ドライバは、DRVDDとインターフェース・ロ ジックのデジタル電源を一致させることにより、 2.5V または 3.3Vのロジック・ファミリーに接続させる構成が可能です。出 力ドライバは、さまざまなロジック・ファミリーを駆動するた めに十分な出力電流を提供するように設計されています。ただ し、大きな駆動電流は電源にグリッチを生じさせる傾向があり、 コンバータの性能に影響を及ぼすことがあります。 A/D コン バータで大きな容量負荷または大きなファンアウトを駆動する 必要があるアプリケーションでは、外付けバッファまたはラッ チが必要になることがあります。 両A/Dコンバータの動作を同期させる場合は、MUX_SELECT ビットに同じクロックを供給できます。MUX_SELECTの立ち 上がりエッジの後に、データ・ポートがデータ・ポートのチャ ンネルに対応したチャンネル・データを取得し、立ち下がり エッジ後は別のチャンネル・データがバスに出力されます。通 常は、該当するOEBをハイにすることで、未使用のバスをディ スエーブルにし、消費電力やノイズの低減を図ります。図7に、 多重化モードの1 例を示します。データを多重化すると、デー タ・レートはサンプル・レートの2倍になります。 データ・フォーマットは、オフセット・バイナリまたは2 の補 数のフォーマットを選択できます。このフォーマットについて は、「データ・フォーマット」のセクションで説明します。 タイミング AD9238 は、 7 クロック・サイクルのパイプライン遅延を伴う 電圧リファレンス ラッチされたデータを出力します。データ出力は、クロック信 号の立ち上がりエッジ後の1伝搬遅延（tPD）で有効になります。 詳しいタイミング図については、図1を参照してください。 AD9238は、正確で安定した0.5Vのリファレンスを内蔵してい ます。内部リファレンスに異なる外部抵抗を組み合わせるか、 または外部から供給するリファレンスを使用してAD9238に入 力するリファレンスを変化させれば、入力範囲を調整できます。 A/Dコンバータの入力スパンは、リファレンスに比例して変化 します。 AD9238-65 の内部デューティ・サイクル・スタビライザは、 DCSピンを使ってイネーブルになります。これによって、安定 した50%デューティ・サイクルが内部回路に与えられます。 出力データ・ラインの長さと、それらにかかる負荷を最小にし て、AD9238内部のトランジェント電圧を抑える必要がありま す。このようなトランジェント電圧は、コンバータのダイナ ミック性能を低下させることがあります。 トランスを使って差動でA/Dコンバータを駆動する場合は、リ ファレンスを使ってセンタータップをバイアスできます（コモ ン・モード電圧）。 共有リファレンス・モードでは、デュアルA/Dコンバータから のリファレンスを外部から接続して優れたゲインおよびオフ セットのマッチングを実現できます。各A/Dコンバータが独立 して機能する場合は、リファレンス・デカップリングを各々の リファレンスに入れることで、優れたデュアル・チャンネル間 絶縁が得られます。共有リファレンス・モードをイネーブルに するには、SHARED_REFピンをハイに固定して、外部差動リ ファレンスを外部から短絡する必要があります。（REFT_A と REFT_Bを短絡し、REFB_AとREF_Bを短絡します。） AD9238の標準最小変換レートは1MSPSです。1MSPSより低 いクロック・レートでは、ダイナミック性能が低下することが あります。 データ・フォーマット AD9238のデータ出力フォーマットは、2の補数またはオフセッ ト・バイナリの形式に設定できます。これは、データ・フォー マット選択ピン（DFS）で制御します。DFSをAGNDに接続す ると、オフセット・バイナリ出力データが生成され、 DFS を AVDDに接続すると、データが2の補数形式で出力されます。 A1 A0 A –1 A7 A3 A4 B1 B0 B–1 アナログ入力 ADC A A8 A2 A6 A5 B8 B2 アナログ入力 ADC B B7 B3 B4 B6 B5 CLK_A = CLK_B = MUX_SELECT B–8 A –7 tODF B–7 A –6 B–6 A –5 B–5 A –4 B–4 A –3 B–3 A –2 B–2 A –1 B–1 A0 B0 A1 D0_A –D11_A tODR 図7. チャンネルA出力ポートで、CLK_A、CLK_B、MUX_SELECTに同じクロックを使用し、多重化データ・フォーマットにした例 REV. A ― 15 ― AD9238 表I. リファレンス設定の概要 選択するモード SENSE電圧 VREF（V） 差動スパン（Vp-p） 外部リファレンス 内部固定リファレンス プログラマブル・リファレンス 内部固定リファレンス AVDD VREF 0.2V∼VREF AGND∼0.2V N/A 0.5 0.5×(1＋R2/R1) 1.0 2×外部リファレンス 1.0 2×VREF（図9を参照） 2.0 内部リファレンスの接続 AD9238の内蔵コンパレータがSENSEピンの電位を検出し、リ ファレンスを表Iに示す4つの状態に設定します。SENSEがグラ ウンド・レベルの場合、リファレンス・アンプ・スイッチは内 部抵抗分割器（図8）に接続され、VREFが1Vに設定されます。 SENSEピンをVREFに接続すると、リファレンス・アンプ出力 はSENSEピンに接続され、ループを構成して0.5Vのリファレ ンスを出力します。抵抗分割器が図9 のように接続された場合 にも、スイッチは SENSE ピンに接続されます。この接続によ り、リファレンス・アンプが非反転モードになり、VREF出力 が次の値をとります。 VREF＝0.5×(1＋R2/R1) すべてのリファレンス設定で、 REFT と REFB が A/D コンバー タ・コアを駆動し、入力スパンを決定します。A/Dコンバータ の入力範囲は、内部／外部リファレンスに対して、常にリファ レンスピンの電圧の2倍になります。 外部リファレンスによる動作 A/Dコンバータのゲイン精度や熱ドリフト特性を向上させるた めに、外部リファレンスの使用が必要になることがあります。 複数のA/Dコンバータを互いにトラッキングさせる場合は、ゲ インマッチング誤差を許容レベルまで抑えるために、1 個のリ ファレンス（内部／外部）を使う必要があります。ゲインとオ フセットの温度ドリフトを低減するために、高精度の外部リ ファレンスを選択することもあります。図 10 に、 1V モードと 0.5Vモードでの内部リファレンスの代表的なドリフト特性を示 します。 SENSEピンをAVDDに接続すると、内部リファレンスがディ スエーブルになり、外部リファレンスが使用できるようになり ます。内部リファレンスのバッファが、外部リファレンスに対 して7kΩの等価負荷になります。この場合でも、内部バッファ は A/D コンバータ・コアに対する正と負のフルスケール・リ ファレンス（ REFT と REFB ）の供給を続けます。入力スパン が常にリファレンスの2 倍になるため、外部リファレンスは最 大1Vまでに制限する必要があります。 VIN+ ゲインのマッチングを向上させるために複数のコンバータを VIN– AD9238の内部リファレンスで駆動する場合は、他のコンバー タによるリファレンス負荷を考慮する必要があります。図11に、 REFT 内部リファレンスの負荷に対する影響を示します。 0.1µF ADCコア 0.1µF 10µF VIN+ REFB VIN– 0.1µF REFT 0.1µF VREF 10µF ADCコア 0.1µF 選択 ロジック 0.5V 0.1µF 10µF REFB SENSE 0.1µF VREF AD9238 図8. 10µF 内部リファレンスの設定 0.1µF R2 選択 ロジック 0.5V SENSE R1 AD9238 図9. ― 16 ― プログラマブル・リファレンスの設定 REV. A AD9238 1.2 0.05 1.0 0 0.8 –0.05 誤差（%） VREF誤差（%） V REF = 1V V REF = 0.5V 0.6 0.5V時の誤差 –0.10 1V時の誤差 0.4 –0.15 0.2 –0.20 0 –40 –30 –20 –10 –0.25 0 図10. 10 20 30 40 温度（℃） 50 60 70 80 0.5 0 VREFドリフト（代表値） 1.0 図11. 1.5 負荷（mA） 2.0 VREFの精度と負荷 外形寸法 64ピン・クワッド・フラット・パック（LQFP） （ST-64） 寸法はミリメートル単位 0.75 0.60 0.45 9.00 BSC 1.60 （最大） 64 49 1 48 実装面 上面図 7.00 BSC （ピンは下向き） 1.45 1.40 1.35 0.15 0.05 0.20 0.09 実装面 7° 3.5° 0° 0.08（最大） 平坦度 図A 16 33 0.40 BSC 図A 反時計回りに90° 回転 JEDEC標準MS-026BBDに準拠 REV. A 32 17 ― 17 ― 0.23 0.18 0.13 2.5 3.0 ― 18 ― REV. A REV. A ― 19 ― ― 20 ― REV. A PRINTED IN JAPAN C02640-0-2/03(0)