日本語版

3V動作で65/80MSPSの
10ビットA/Dコンバータ
AD9215
特長
機能ブロック図
3V単電源動作：2.7V∼3.3V
AVDD
DRVDD
SNR＝58dBc (ナイキスト・レートまで)
SFDR＝77dBc (ナイキスト・レートまで)
VIN+
低消費電力ADCコア：90mW＠65MSPS
VIN–
パイプライン
ADCコア
SHA
102mW＠80MSPS
REFT
帯域幅300MHzの差動入力
AD9215
REFB
リファレンス電圧とサンプル／ホールド・アンプを内蔵
補正ロジック
10
DNL＝±0.25LSB
OR
出力バッファ
柔軟なアナログ入力：1V p-p∼2V p-p
D9 (MSB)
オフセット・バイナリまたは2の補数データ・フォーマット
D0
VREF
クロック・デューティ・サイクル・スタピライザを内蔵
クロック・
デューティ・サイクル・
スタビライザ
SENSE
アプリケーション
リファレンス
の選択
超音波装置
通信用レシーバでのIFサンプリング
バッテリ駆動の計装機器
ハンドヘルド型スコープメータ
低価格デジタル・オシロスコープ
0.5V
AGND
製品説明
AD9215は、3V単電源動作、65/80MSPSの10ビット・モノリシックA/D
コンバータのファミリーです。このファミリーは、高性能サンプル／ホー
ルド・アンプと電圧リファレンスを内蔵しています。AD9215では、
80MSPSのデータ・レートで10ビット精度を提供するとともに、全動作温
度レンジでノー・ミスコードを保証するために、出力誤差補正ロジック
内蔵の多段差動パイプライン・アーキテクチャを採用しています。
広帯域差動サンプル／ホールド・アンプ(SHA)の採用により、シング
ルエンド・アプリケーションを含む、ユーザー選択可能な多様な入力
レンジとオフセットが可能です。このデバイスは、フル・スケール電圧
レベルで隣接チャンネルをスイッチングするマルチプレクス・システム、
およびナイキスト・レートをはるかに超える周波数で1つのチャンネル
入力をサンプリングするシステムに適しています。これまでのA/Dコン
バータに比べて消費電力とコストを削減したAD9215は、通信、画像
処理、医用超音波機器などのアプリケーションに最適です。
1本のシングルエンド・クロック入力により、すべての内部変換サイ
クルが制御されます。デューティ・サイクル・スタビライザは、クロック・
デューティ・サイクルの大きな変動を補償して、優れた性能を維持し
ます。デジタル・データは、ストレート・バイナリまたは2の補数のフォー
マットで出力されます。オーバーフロー条件を表示するアウト・オブ・
レンジ信号も用意され、最上位ビットと組み合わせて使用すると、上
側または下側のオーバーフローを識別することができます。
モード・
セレクト
CLK
PDWN
MODE DGND
AD9215は最新のCMOSプロセスで製造され、28ピンの表面実装プ
ラスチック・パッケージおよび32ピンのチップ・スケール・パッケージを
採用し、−40℃∼＋85℃の工業温度レンジで仕様規定されています。
製品のハイライト
1. AD9215は3V単電源で動作します。また、デジタル出力ドライバ
用電源が分離されていることで2.5Vおよび3.3Vのロジック・ファミ
リーに対応できます。
2. AD9215のコアADCの消費電力は、80MSPSで102mW、65MSPS
で90mWの低消費です。
3. 特許取得済みのSHA入力は、200MHzまでの入力周波数に対し
て優れた性能を維持し、シングルエンド動作または差動動作に設
定することができます。
4. AD9215は、ピン・コンパチブルな10、12、14ビットの低消費電力
A/Dコンバータに属しています。このため、最大80MSPSまでのシ
ステムで、10ビットから12ビットへのアップグレードが容易に行え
ます。
5. クロック・デューティ・サイクル・スタビライザは、広いレンジのクロ
ック・パルス幅でコンバータ性能を維持します。
6. アウト・オブ・レンジ出力ビット(OR)が、信号が選択した入力レン
ジを超えたことを表示します。
アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、その情報の利用または利
用したことにより引き起こされる第3者の特許または権利の侵害に関して、当社はいっさいの責任を負いません。
さらに、アナログ・デバイセズ社の特許または特許の権利の使用を許諾するものでもありません。
＊日本語データシートは、REVISIONが古い場合があります。最新の内容については英語版をご参照ください。
REV.0
アナログ・デバイセズ株式会社
本 社／東京都港区海岸1-16-1
電話03
（5402）8200
〒105-6891
ニューピア竹芝サウスタワービル
（6350）6868
（代）〒532-0003
大阪営業所／大阪府大阪市淀川区宮原3-5-36 電話06
新大阪MTビル2号
AD9215
DC仕様
（特に指定のない限り、AVDD＝3V、DRVDD＝2.5V、サンプル・レート＝80MSPS、2V p-p差動入力、
内部リファレンス＝1.0V）
パラメータ
温度
テスト・ AD9215BRU/BCP-65
レベル
Min
Typ
Max
AD9215BRU/BCP-80
Min
Typ
Max
単位
分解能
全レンジ
VI
10
ビット
精度
ノーミス・コード
オフセット誤差1
ゲイン誤差1
微分非直線性(DNL)2
積分非直線性(INL)2
全レンジ
全レンジ
全レンジ
全レンジ
全レンジ
VI
VI
VI
VI
VI
温度ドリフト
オフセット誤差1
ゲイン誤差1
リファレンス電圧(1Vモード)
全レンジ
全レンジ
全レンジ
V
V
V
＋15
＋30
±230
内蔵リファレンス
出力電圧誤差(1Vモード)
1.0mAでの負荷レギュレーション
出力電圧誤差(0.5Vモード)
0.5mAでの負荷レギュレーション
全レンジ
全レンジ
全レンジ
全レンジ
VI
V
V
V
±2
0.2
±1
0.2
入力換算ノイズ
VREF＝0.5V
VREF＝1.0V
25℃
25℃
V
V
0.8
0.4
0.8
0.4
LSB rms
LSB rms
アナログ入力
入力スパン、VREF＝0.5V
入力スパン、VREF＝1.0V
入力容量3
全レンジ
全レンジ
全レンジ
IV
IV
V
1
2
2
1
2
2
V p-p
V p-p
pF
リファレンス入力抵抗
全レンジ
V
7
7
kΩ
全レンジ
全レンジ
IV
IV
全レンジ
25℃
全レンジ
全レンジ
25℃
25℃
電源
電源電圧
AVDD
DRVDD
電源電流
IAVDD2
IDRVDD2
PSRR
消費電力
正弦波入力2
IAVDD2
IDRVDD2
スタンバイ電力4
10
保証
±0.3
＋1.5
±0.5
±0.5
0
2.7
2.25
保証
±0.3
＋1.5
±0.5
±0.5
±2.0
＋4.0
±1.0
±1.2
±2.0
＋4.0
±1.0
±1.2
＋15
＋30
±230
±35
3.0
2.5
3.3
3.6
VI
V
V
30
7
±0.1
35
VI
V
V
90
18
1.0
±2
0.2
±1
0.2
2.7
2.25
% FSR
% FSR
LSB
LSB
ppm/℃
ppm/℃
ppm/℃
±35
mV
mV
mV
mV
3.0
2.5
3.3
3.6
V
V
34
8
±0.1
39
mA
mA
% FSR
102
20
1.0
mW
mW
mW
注
1
2
3
4
内部リファレンス＝1.0Vの場合
fIN＝2.4MHz、フル・スケール正弦波、各出力ビットに約5pFの負荷を接続という条件で測定。
入力容量とは、1本の差動入力ピンとAGNDとの間の実効容量を意味します。図2の等価アナログ入力構造を参照してください。
スタンバイ電力は、DC入力、CLKピン＝非アクティブ(すなわちAVDDまたはAGNDに接続)で測定。
2
REV.0
AD9215
AC仕様
（特に指定のない限り、AVDD＝3V、DRVDD＝2.5V、サンプル・レート＝80MSPS、2V p-p差動入力、
内部リファレンス＝1.0V、AIN＝−0.5dBFS、DCS オフ）
温度
テスト・
レベル
AD9215BRU／BCP-65*
Min
Typ
Max
AD9215BRU／BCP-80*
Min
Typ
Max
全レンジ
25℃
全レンジ
25℃
25℃
25℃
VI
I
VI
I
V
V
56.0
57.0
56.0
56.5
58.5
59.0
58.0
58.5
56.0
57.0
56.0
56.5
58.5
59.0
58.0
58.5
58.0
57.5
dB
dB
dB
dB
dB
dB
全レンジ
25℃
全レンジ
25℃
25℃
25℃
VI
I
VI
I
V
V
55.8
56.5
55.8
56.3
58.5
59.0
58.0
58.5
55.7
56.8
55.5
56.3
58.5
58.5
58.0
58.5
56.0
55.5
dB
dB
dB
dB
dB
dB
全レンジ
25℃
全レンジ
25℃
25℃
25℃
VI
I
VI
I
V
V
9.1
9.2
9.1
9.1
9.5
9.6
9.4
9.5
9.0
9.3
9.0
9.0
9.5
9.5
9.4
9.5
9.1
9.0
ビット数
ビット数
ビット数
ビット数
ビット数
ビット数
全レンジ
25℃
全レンジ
25℃
25℃
25℃
VI
I
VI
I
V
V
−78
−80
−77
−78
−64
−65
−64
−65
−78
−80
−76
−78
−70
−70
−64
−65
−63
−65
dBc
dBc
dBc
dBc
dBc
dBc
全レンジ
25℃
全レンジ
25℃
25℃
25℃
VI
I
VI
I
V
V
−77
−78
−77
−78
−67
−68
−67
−68
−77
−77
−77
−77
−80
−80
−66
−68
−66
−68
dBc
dBc
dBc
dBc
dBc
dBc
2調波SFDR (AIN＝−0.5dBFS)
fIN1＝70.3MHz、fIN2＝71.3MHz
fIN1＝100.3MHz、fIN2＝101.3MHz
25℃
25℃
V
V
アナログ帯域幅
25℃
V
パラメータ
信号対ノイズ比(SNR)
fIN＝2.4MHz
fIN＝ナイキスト*
fIN＝70MHz
fIN＝100MHz
信号対ノイズ比および歪み(SINAD)
fIN＝2.4MHz
fIN＝ナイキスト*
fIN＝70MHz
fIN＝100MHz
実効ビット数(ENOB)
fIN＝2.4MHz
fIN＝ナイキスト*
fIN＝70MHz
fIN＝100MHz
高調波歪みワースト・ケース(2次または3次)
fIN＝2.4MHz
fIN＝ナイキスト*
fIN＝70MHz
fIN＝100MHz
その他でのワースト・ケース(2次と3次を除く)
fIN＝2.4MHz
fIN＝ナイキスト*
fIN＝70MHz
fIN＝100MHz
300
* AD9215-65の場合はfIN＝35MHzで、AD9215-80の場合はfIN＝39MHzでテスト
仕様は予告なく変更されることがあります。
REV.0
3
単位
73
72
dBc
dBc
300
MHz
AD9215
デジタル仕様
パラメータ
温度
テスト・
レベル
AD9215BRU/BCP-65
Min
Typ
Max
AD9215BRU/BCP-80
Min
Typ
Max
ロジック入力(CLK、PDWN)
ハイレベル入力電圧
ローレベル入力電圧
ハイレベル入力電流
ローレベル入力電流
入力容量
全レンジ
全レンジ
全レンジ
全レンジ
全レンジ
IV
IV
IV
IV
V
2.0
2.0
ロジック出力*
DRVDD＝2.5V
ハイレベル出力電圧
ローレベル出力電圧
全レンジ
全レンジ
IV
IV
2.45
パラメータ
温度
テスト・
レベル
AD9215BRU/BCP-65
Min
Typ
Max
AD9215BRU/BCP-80
Min
Typ
Max
クロック入力パラメータ
最大変換レート
最小変換レート
クロック周期
全レンジ
全レンジ
全レンジ
VI
V
V
65
80
データ出力パラメータ
出力遅延1 (tOD)
パイプライン遅延(レイテンシ)
アパーチャ遅延
アパーチャ不確定性(ジッタ)
ウェイクアップ時間2
全レンジ
全レンジ
25℃
25℃
25℃
VI
V
V
V
V
アウト・オブ・レンジからの回復時間
25℃
V
0.8
＋10
＋10
−650
−70
0.8
＋10
＋10
−650
−70
2
2
2.45
0.05
0.05
単位
V
V
μA
μA
pF
V
V
*出力電圧レベルは、各出力に5pF負荷を接続して測定。
仕様は予告なく変更されることがあります。
スイッチング仕様
5
5
15.4
12.5
2.5
4.8
5
2.4
0.5
7
6.5
2.5
4.8
5
2.4
0.5
7
1
1
6.5
単位
MSPS
MSPS
ns
ns
サイクル数
ns
ps rms
ms
サイクル数
注
1 出力遅延は、各出力に5pF負荷を接続して、CLKの50%遷移からDATAの50%遷移までで測定。
2 ウェイクアップ時間は、デカップリング・コンデンサの値に依存します。代表的な値は0.1μFと10μFのコンデンサをREFTとREFBに接続します。
仕様は予告なく変更されることがあります。
N
N+1
N+2
N–1
N+3
tA
アナログ
入力
N+8
N+7
N+4
N+5
N+6
CLK
DATA
出力
N–9
N–8
N–7
N–6
N–5
N–4
N–3
N–2
N–1
N
t PD = 6.0ns MAX
2.0ns MIN
図1.
タイミング図
4
REV.0
AD9215
注
絶対最大定格1
記号
電気的特性
AVDD
DRVDD
AGND
AVDD
デジタル出力
CLK、MODE
VIN＋、VIN−
VREF
SENSE
REFB、REFT
PDWN
環境特性2
動作温度
接合温度
ピン温度(10秒)
保存温度
基準
Min
Max
単位
AGND
DRGND
DRGND
DRVDD
DRGND
AGND
AGND
AGND
AGND
AGND
AGND
−0.3
−0.3
−0.3
−3.9
−0.3
−0.3
−0.3
−0.3
−0.3
−0.3
−0.3
＋3.9
＋3.9
＋0.3
＋3.9
DRVDD＋0.3
AVDD＋0.3
AVDD＋0.3
AVDD＋0.3
AVDD＋0.3
AVDD＋0.3
AVDD＋0.3
V
V
V
V
V
V
V
V
V
V
V
1 左記の絶対最大定格を超えるストレスを加えるとデバイスに恒久的な損傷を与えることがあ
ります。この規定はストレス定格の規定のみを目的とするものであり、この仕様の動作セク
ションに記載する規定値以上でのデバイス動作を定めたものではありません。デバイスを長
時間絶対最大定格状態に置くとデバイスの信頼性に影響を与えます。
2 28ピンTSSOPの熱インピーダンス(typ値)：θJA＝67.7℃/W、32ピンLFCSP：θJA＝32.7℃/W；
ヒート・シンクをグラウンド・プレーンにハンダ付け。
テスト・レベルの説明
テスト・レベル
I.
II.
100%の出荷テストを実施。
25℃で100%の出荷テストおよび指定温度でのサンプル・テ
ストを実施。
III.
IV.
V.
サンプル・テストのみを実施。
パラメータは、設計および特性テストで保証。
パラメータはtyp値のみ。
VI. 25℃で100%の出荷テスト。工業温度レンジは設計および特
−40
−65
＋85
150
300
＋150
性テストで保証。ミリタリ・デバイスは限界温度で100%の
℃
℃
℃
℃
出荷テストを実施。
オーダー・ガイド
製品モデル
温度レンジ
パッケージ
パッケージ・オプション
AD9215BRU-65
AD9215BRU-80
AD9215BCP-65
AD9215BCP-80
AD9215BRU-65EB
AD9215BRU-80EB
AD9215BCP-65EB
AD9215BCP-80EB
−40℃∼＋85℃
−40℃∼＋85℃
−40℃∼＋85℃
−40℃∼＋85℃
25℃
25℃
25℃
25℃
28ピン薄型シュリンクSOP(TSSOP)
28ピン薄型シュリンクSOP(TSSOP)
32ピン・リード・フレーム・チップ・スケール・パッケージ(LFCSP)
32ピン・リード・フレーム・チップ・スケール・パッケージ(LFCSP)
AD9215BRU-65評価ボード(TSSOP)
AD9215BRU-80評価ボード(TSSOP)
AD9215BCP-65評価ボード(LFCSP)
AD9215BCP-80評価ボード(LFCSP)
RU-28
RU-28
CP-32
CP-32
RU-28
RU-28
CP-32
CP-32
注意
ESD（静電放電）の影響を受けやすいデバイスです。4000Vにおよぶ高圧の静電気が人体やテスト装置に容易に帯
電し、検知されることなく放電されることがあります。本製品には当社独自のESD保護回路を備えていますが、高
エネルギーの静電放電を受けたデバイスには回復不可能な損傷が発生することがあります。このため、性能低下や
機能喪失を回避するために、適切なESD防止措置をとるようお奨めします。
REV.0
5
WARNING!
ESD SENSITIVE DEVICE
AD9215
ピン機能の説明
TSSOPピン番号 LFCSPピン番号 記号
説明
1
2
21
22
OR
MODE
3
4
5
6
7、12
8、11
9
10
13
14
15∼16
17∼22、25∼28
23
24
23
24
25
26
27、32
28、31
29
30
2
4
1、3、5∼8
9∼14、17∼20
15
16
SENSE
VREF
REFB
REFT
AVDD
AGND
VIN＋
VIN−
CLK
PDWN
DNC
D0 (LSB)∼D9 (MSB)
DGND
DRVDD
アウト・オブ・レンジの表示
データ・フォーマットおよびクロック・デューティ・サイクル・スタビライザ(DCS)モード
の選択
リファレンス・モードの選択
リファレンス電圧の入力／出力
差動リファレンス(負側)
差動リファレンス(正側)
アナログ電源
アナログ・グラウンド
アナログ入力ピン(＋)
アナログ入力ピン(−)
クロック入力ピン
パワーダウン機能の選択(アクティブ・ハイ)
未接続、このピンは解放状態のままにしてください。
データ出力ビット
デジタル出力グラウンド
デジタル出力ドライバ電源。最小0.1μFのコンデンサでDRGNDにデカップリング
する必要があります。0.1μFと10μFの並列接続によるデカップリングが推奨され
ます。
ピン配置
OR
1
28 D9 (MSB)
MODE
2
27 D8
SENSE
3
26 D7
VREF
4
25 D6
REFB
5
24 DRVDD
REFT
6
AVDD
7
AGND
8
VIN+
AD9215
DNC 1
CLK 2
DNC 3
PDWN 4
DNC 5
DNC 6
DNC 7
DNC 8
9
20 D3
19 D2
AGND 11
18 D1
AVDD 12
17 D0 (LSB)
CLK 13
16 DNC
PDWN 14
15 DNC
ピン1の
識別
AD9215
上面図
24 VREF
23 SENSE
22 MODE
21 OR
20 D9 (MSB)
19 D8
18 D7
17 D6
(LSB) D0 9
D1 10
D2 11
D3 12
D4 13
D5 14
DGND 15
DRVDD 16
23 DRGND
上面図
22 D5
(実寸では
ありません) 21 D4
VIN– 10
LFCSP (CP-32)
32 AVDD
31 AGND
30 VIN–
29 VIN+
28 AGND
27 AVDD
26 REFT
25 REFB
TSSOP (RU-28)
DNC＝未接続
DNC＝未接続
AVDD
DRVDD
VIN+
VIN–
図2.
D9–D0,
OR
アナログ入力の等価回路
図4.
デジタル出力の等価回路
AVDD
AVDD
2.6kΩ
CLK
MODE
2.6kΩ
20kΩ
図3.
MODE入力の等価回路
図5.
6
デジタル入力の等価回路
REV.0
AD9215
最小変換レート
仕様の定義
最小周波数のアナログ信号のSNRが保証規定値より3dBだけ低下す
アパーチャ遅延
るクロック・レート。
アパーチャ遅延はサンプル／ホールド・アンプ(SHA)の性能を表し、
クロック入力の立ち上がりエッジから入力信号が変換用にホールドさ
れるまでの時間として測定されます。
オフセット誤差
アパーチャ・ジッタ
生します。ゼロ誤差は、そのポイントと実際の変化の偏差と定義されま
VIN＋＝VIN−より1/2 LSB小さいアナログ値で主キャリア変化が発
す。
アパーチャ・ジッタは連続サンプルに対するアパーチャ遅延の変動
であり、ADコンバータ入力での周波数依存ノイズとして表すことがで
きます。
アウト・オブ・レンジ回復時間
クロック・パルス幅とデューティ・サイクル
ら負側フル・スケールの10%上までの変化の後、または負側フル・スケ
アウト・オブ・レンジ回復時間とは、正側フル・スケールの10%上か
ールの10%下から正側フル・スケールの10%下までの変化の後に、AD
ハイレベル・パルス幅は、定格性能を達成するために、クロック・パ
コンバータがアナログ入力を再度取り込むのに要する時間をいいます。
ルスがロジック「1」状態を維持する必要がある最小時間幅です。ロ
ーレベル・パルス幅は、クロック・パルスがローレベル状態を維持する
出力伝搬遅延
必要がある最小時間幅です。これらの仕様が、与えられたクロック・レ
クロック・ロジックの閾値から全ビットが有効ロジック・レベルになるま
ートで許容クロック・デューティ・サイクルを決定します。
での遅延。
微分非直線性(DNL、ノーミス・コード)
電源除去比
理想的なコンバータでは、各コード遷移は1 LSBだけ離れた位置
この仕様は、電源が最小規定値から最大規定値に変化したときのフ
で発生します。DNLとは、この理想値からの最大偏差をいいます。ノ
ル・スケール値の最大変化を表します。
ーミス・コードで10ビット分解能を保証するとは、全動作レンジで1024
コードすべてが出力されることを表します。
信号対ノイズおよび歪み(SINAD)比
SINADは、測定した入力信号rms値の、ナイキスト周波数より下の全
実効ビット数(ENOB)
スペクトル成分のrms値総和(DC以外の高調波を含む)に対する比で
正弦波では、SINADはビット数で表すことができます。次式を使い、
す。SINADは、デシベル値で表されます。
N = (SINAD – 1 .7 6 ) / 6 . 02
信号対ノイズ比(SNR)
実効ビット数Nで表した性能を求めることができます。
したがって、与えられた入力周波数の正弦波入力に対するデバイ
SNRは、測定した入力信号rms値の、ナイキスト周波数より下の全ス
スの実効ビット数は、SINADの測定値から直接計算することができま
ペクトル成分のrms値総和から6次までの高調波成分とDCを除いた値
す。
に対する比です。SNRは、デシベル値で表されます。
ゲイン誤差
スプリアス・フリー・ダイナミック・レンジ(SFDR)
入力信号のrms振幅値とピーク・スプリアス信号との差をいい、dB値
最初のコード遷移は、負側フル・スケールより1/2 LSBだけ大きいア
で表します。
ナログ値で発生します。最後の遷移は、正側フル・スケールより1.5 LSB
だけ小さいアナログ値で発生します。ゲイン誤差は、最初と最後のコ
温度ドリフト
ード遷移に関する、理想と実際との偏差をいいます。
ゼロ誤差とゲイン誤差の温度ドリフトは、初期値(25℃)からTMINま
たはTMAXでの値までの最大変化を規定します。
積分非直線性(INL)
INLは、
「負側のフル・スケール」
と
「正側のフル・スケール」を結ぶ
T MIN or T MAX
直線の、実際のコード出力からの偏差として定義されます。
「負側フ
全高調波歪み(THD)
ル・スケール」
として使用されるポイントは、最初のコード遷移より1/2
THDとは、6次高調波成分までのrms値の総和の、入力信号のrms値
LSBだけ下に存在します。
「正側フル・スケール」は、最後のコード遷
に対する比をいい、パーセント値またはデシベル値で表します。
移より1.5 LSBだけ上のレベルと定義されます。偏差は各コードの中
央の位置から直線までの距離として測定されます。
2調波SFDR
いずれかの入力調波のrms値の、ピーク・スプリアス成分のrms値に
最大変換レート
対する比。ピーク・スプリアス成分は、IMD積の場合とそうでない場合
パラメータ・テストが実施されるクロック・レート。
があります。dBc (信号レベルを小さくした場合の劣化)またはdBFS (コン
バータのフル・スケールに換算)で表されます。
REV.0
7
AD9215―代表的な性能特性
（特に指定のない限り、AVDD＝3.0V、DRVDD＝2.5V、DCSイネーブル、TA＝25℃、2V差動入力、AIN＝−0.5dBFS、
VREF＝1.0V）
0
80
A IN = –0.5dBFS
SNR = 58.5dB
ENOB = 9.3 BITS
SFDR = 75.5dB
–20
75
70
1V p-p SFDR (dBc)
dB
振幅(dBFS)
–40
–60
65
–80
60
–100
55
–120
0
5
10
特性 1.
15
20
25
周波数(MHz)
30
35
2V p-p SFDR (dBc)
1V p-p SNR (dB)
50
40
5
15
25
特性 4.
単調波32kのFFT、fIN＝10.3MHz、
fSAMPLE＝80MSPS
35
45
55
エンコード (MSPS)
65
A IN = –0.5dBFS
SNR = 58.0dB
ENOB = 9.1 BITS
SFDR = 75dB
–20
75
85
AD9215-80のSNR/SFDR対fSAMPLE、
fIN＝10.3MHz
80
0
AIN = –0.5dBFS
2V p-p SNR (dB)
75
1V p-p SFDR (dBc)
70
dB
–40
振幅(dBFS)
AIN = –0.5dBFS
2V p-p SNR (dB)
–60
65
–80
60
–100
55
2V p-p SFDR (dBc)
1V p-p SNR (dB)
50
–120
0
5
10
15
20
25
周波数(MHz)
30
35
5
40
特性 5.
単調波32kのFFT、fIN＝70.3MHz、
fSAMPLE＝80MSPS
特性 2.
15
25
35
45
エンコード (MSPS)
55
65
AD9215-65のSNR/SFDR対fSAMPLE、
fIN＝10.3MHz
80
0
A IN = –0.5dBFS
SNR = 57.5dB
ENOB = 9.0 BITS
SFDR = 70dB
–20
70
60
80dB基準線
50
dB
振幅(dBFS)
–40
–60
1V p-p SFDR (dBc)
40
2V p-p SNR (dB)
30
–80
1V p-p SNR (dB)
20
–100
2V p-p SFDR (dBc)
10
0
–50
–120
0
5
特性 3.
10
15
20
25
周波数(MHz)
30
35
40
特性 6.
単調波32kのFFT、fIN＝100.3MHz、
fSAMPLE＝80MSPS
8
–45
–40
–35
–30 –25 –20 –15
アナログ入力レベル
–10
–5
0
AD9215-80のSNR/SFDR対アナログ入力駆動レベル、
fSAMPLE＝80MSPS、fIN＝39.1MHz
REV.0
AD9215
0
80
AIN1, AIN2 = –7dBFS
SFDR = 73dB
1V p-p SFDR (dBc)
70
–20
60
80dB基準線
振幅(dBFS)
dB
–40
2V p-p SNR (dB)
50
40
30
1V p-p SNR (dB)
20
–80
2V p-p SFDR (dBc)
–100
10
0
–50
特性 7.
–60
–120
–45
–40
–35
–30 –25 –20 –15
アナログ入力レベル
–10
–5
0
0
5
10
15
20
25
周波数(MHz)
30
35
40
特性 10. 2調波32kのFFT、fIN1＝70.3MHz、
およびfIN2＝71.3MHz、fSAMPLE＝80MSPS
AD9215-65のSNR/SFDR対アナログ入力駆動レベル、
fSAMPLE＝65MSPS、fIN＝30.3MHz
85
0
AIN1, AIN2 = –7dBFS
SFDR = 72dB
80
–20
75
振幅(dBFS)
–40
dB
70
2V p-p SFDR (dBc)
65
–60
–80
60
2V p-p SNR (dB)
–100
55
–120
50
0
特性 8.
50
100
150
f IN (MHz)
200
250
0
300
5
10
15
20
25
周波数(MHz)
30
35
40
特性 11. 2調波32kのFFT、fIN1＝100.3MHz、
およびfIN2＝101.3MHz、fSAMPLE＝80MSPS
AD9215-80のSNR/SFDR対fIN、AIN＝−0.5dBFS、
fSAMPLE＝80MSPS
80
75
1V p-p SFDR (dBc)
70
75
2V p-p SFDR (dBc)
65
70
2V p-p SFDR (dBc)
dB
dB
60
65
55
60
50
75dB基準線
2V p-p SNR (dB)
55
45
50
0
特性 9.
REV.0
50
100
150
200
アナログ入力(MHz)
250
40
–35
300
AD9215-65のSNR/SFDR対fIN、AIN＝−0.5dBFS、
fSAMPLE＝65MSPS
特性 12.
9
–30
–25
–20
–15
AIN1, AIN2 (dBFS)
–10
–5
AD9215-80の2調波SFDR対AIN、fIN1＝69.3MHz、
およびfIN2＝70.3MHz、fSAMPLE＝80MSPS
AD9215
80
80
A IN = –0.5dBFS
2V p-p SFDR (dBc)
75
1V p-p SFDR (dBc)
75
70
2V p-p SFDR (dBc)
70
65
dB
1V p-p SFDR (dBc)
dBc
60
65
55
60
2V p-p SINAD (dB)
50
70dB基準線
55
45
1V p-p SINAD (dB)
40
–35
特性 13.
–30
–25
–20
–15
AIN1, AIN2 (dBFS)
–10
50
–40
–5
特性 16.
AD9215-80の2調波SFDR対AIN、fIN1＝100.3MHz、
およびfIN2＝101.3MHz、fSAMPLE＝80MSPS
20
温度(℃)
40
60
80
SINAD、SFDRの温度特性、fIN＝39MHz
40
60
AIN = –0.5dBFS
2V p-p AD9215-80
59
58
30
20
ゲイン誤差(ppm/℃)
2V p-p AD9215-65
57
dB
0
–20
56
1V p-p AD9215-80
55
1V p-p AD9215-65
54
10
0
–10
–20
–30
53
85
–40
–40
SINAD対fSAMPLE、fIN＝40.9MHz
特性 17.
52
5
15
25
特性 14.
35
45
55
f SAMPLE (MSPS)
65
75
80
0
–20
20
温度(℃)
40
60
80
ゲイン誤差の温度特性、外部リファレンス＝1V
0.5
AIN = –0.5dBFS
SFDR dBc DCS ON
0.4
75
0.3
70
0.2
SFDR dBc DCS OFF
DNL (LSB)
65
dB
SINAD dB DCS ON
60
0.1
0
–0.1
55
–0.2
SINAD dB DCS OFF
50
–0.3
45
40
25
–0.4
–0.5
30
35
40
45
50
55
60
65
70
75
0
デューティ・サイクル(%)
特性 15.
SINAD、SFDR対クロック・デューティ・サイクル、
fSAMPLE＝80MSPS、fIN＝40.9MHz
特性 18.
10
128
256
384
512
コード
640
768
896
1024
AD9215-80のDNL(Typ)、fSAMPLE＝80MSPS、
fIN＝2.3MHz
REV.0
AD9215
H
0.5
0.4
T
0.3
T
VIN+
CPAR
0.2
INL (LSB)
0.5pF
0.1
T
0
0.5pF
VIN–
–0.1
CPAR
–0.2
T
–0.3
H
–0.4
図6.
スイッチド・コンデンサSHAの入力
–0.5
0
特性 19.
128
256
384
512
コード
640
768
896
1024
SHAはクロック信号によりサンプル・モードとホールド・モードが交互
AD9215-80のINL(Typ)、fSAMPLE＝80MSPS、
fIN＝2.3MHz
に切替わります(図6)。SHAがサンプル・モードに切替わると、信号ソ
ースはサンプル・コンデンサを充電します。この値はクロック・サイク
ルの1/2以内で安定する必要があります。各入力に小さい抵抗を直列
AD9215の応用
に接続すると、駆動源側の出力段に必要とされるピーク過渡電流を減
動作原理
少させるのに役立ちます。また、入力間に小さいコンデンサをシャン
AD9215アーキテクチャは、フロントエンドのサンプル／ホールド・ア
ト接続すると、動的な充電電流を供給できます。これらの受動回路は
ンプ(SHA)と、それに続くパイプライン化されたスイッチド・コンデンサ
A/Dの入力でローパス・フィルタを構成するため、正確な値はアプリケ
A/Dコンバータから構成されています。各段は、前段のフラッシュ誤差
ーションに依存します。IFアンダーサンプリング・アプリケーションの場
を訂正するように、十分にオーバーラップしています。各段からの量子
合は、シャント・コンデンサを削除する必要があります。これらと駆動
化出力は最終的な10ビットに組み立てられて、デジタル補正ロジック
源インピーダンスとの組合わせにより、入力帯域幅が制限されます。
内に出力されます。パイプライン化されたアーキテクチャにより、最初
AD9215のアナログ入力は内部でDCバイアスされていません。AC
の段が新しい入力サンプル扱うのと同時に、残りの段はそれ以前の
結合のアプリケーションでは、ユーザーが外部からこのバイアスを与
サンプルを処理することができます。サンプリングはクロックの立ち上
える必要があります。最適性能を得るにはVCM＝AVDD/2が推奨され
がりエッジで行われます。
ますが、広いレンジで適切な性能で機能します(図7)。
入力段は差動SHAを含んでおり、差動モードまたはシングルエン
ド・モードでAC結合またはDC結合に設定することができます。パイプ
ラインの最終段以外の各段は、低い分解能のフラッシュA/Dで構成さ
85
れ、これらのフラッシュA/Dはスイッチド・コンデンサDACと段間残留
80
アンプ(MDAC)に接続されています。この残留アンプは、再生された
DAC出力とパイプライン内の次の段に対するフラッシュ入力の差を増
AIN = –0.5dBFS
f SAMPLE = 80MSPS
f IN = 10.3MHz
75
幅します。各段は、冗長な1ビットを使って、フラッシュ誤差のデジタル
SFDR dBc
70
dB
補正を行っています。
出力段のブロックではデータの整列、誤差補正の搬送、出力バッフ
65
ァへのデータの出力が行われます。出力バッファの電源は分離されて
いるため、出力電圧振幅を調整することができます。パワーダウン時
60
には、出力バッファは高インピーダンス状態になります。
SNR dB
55
アナログ入力とリファレンスの概要
50
0.50
AD9215のアナログ入力は、差動のスイッチド・コンデンサSHAにな
っており、差動入力信号を処理する際に最適性能が得られるようにデ
図7.
ザインされています。このSHA入力は、広いコモン・モードレンジをサ
0.75
1.00
1.25
1.50
1.75
コモン・モード電圧
2.00
2.25
2.50
AD9215-80のSNR、SFDR対コモン・モード電圧
ポートすることができ、優れた性能を維持します(図7)。電源の1/2の
入力コモン・モード電圧で、信号に依存する誤差が最小になり、最適
最適なダイナミック性能を得るには、コモン・モードのセトリング誤差
性能が得られます。
が対称になるように、VIN＋とVIN−を駆動するソース・インピーダンス
が一致している必要があります。これらの誤差は、A/Dのコモン・モー
ド除去比により小さくなります。
REV.0
11
AD9215
内部差動リファレンス・バッファは正側と負側のリファレンス電圧
第2ナイキスト領域およびそれ以上の入力周波数では、AD9215の
(REFTとREFB)を発生し、A/Dコアのスパンを決定しています。リファ
真の性能を得るには、大部分のアンプの性能では不十分です。この
レンス・バッファの出力コモン・モードは電源電圧の1/2に設定され、
ことは、70MHz∼200MHzの周波数をサンプルするIFアンダーサンプ
REFT電圧、REFB電圧、スパンは、次のように決定されます。
リング・アプリケーションの場合に特に当てはまります。これらのアプリ
REFT = 1/2 (AVDD + VREF)
REFB = 1/2 (AVDD−VREF)
Span = 2 × (REFT−REFB) = 2×VREF
ケーションに対しては、入力構成に差動トランス結合を使用することが
推奨されます。シャント・コンデンサの値は入力周波数とソース・イン
ピーダンスに依存しており、小さくするか、削除する必要があります。
この例を図9に示します。
REFT電圧とREFB電圧は電源電圧の1/2に関して対称であり、定義
により、入力スパンはVREF電圧値の2倍であることが、上の式から分
AVDD
R
かります。
内部リファレンス電圧は固定値0.5Vまたは1.0Vにピンで接続するか、
2V p-p
VIN+
C
49.9Ω
あるいは「内部リファレンス接続」で説明するレンジに調整することが
R
AVDD
できます。最大SNR性能は、AD9215を最大入力スパンの2V p-pに
C
1kΩ
AD9215
VIN–
AGND
設定したときに得られます。2V p-pモードから1V p-pモードに変更す
1kΩ
ると、相対的なSNRの低下は3dBになります。
0.1μF
SHAは、選択されたリファレンス電圧の許容レンジ内に信号ピーク
を維持するソースで駆動することができます。最小および最大コモン・
図9.
差動トランス結合構成
モード入力レベルは、次式で与えられます。
VCM MIN = VREF 2
VCM MAX = ( AVDD + VREF ) 2
トランスを選択するときは、信号特性を考慮する必要があります。多
くのRFトランスは数MHzより低い周波数で飽和します。また大きな信
号電力でもコアの飽和が発生して、歪み発生の原因になります。
最小コモン・モード入力レベルにより、AD9215がグラウンド基準の
シングルエンド入力構成
入力を受け付けることが可能になります。
最適性能は差動入力時に得られますが、シングルエンド・ソースが
価格に厳しいアプリケーションでは、シングルエンド入力で妥当な
VIN＋またはVIN−を駆動することもできます。この構成では、一方の
性能を得ることが可能です。この構成では、入力コモン・モード振幅
入力で信号を受取り、反対側の入力は適切なリファレンス・レベルに
が大きいためSFDR性能と歪み性能が低下します。ただし、各入力の
接続することにより、スケールの中心値に設定します。たとえば、2V
ソース・インピーダンスを一致させると、SNR性能に対する影響は小さ
p-p信号をVIN＋に入力したら、1Vのリファレンス電圧をVIN−に入力
くなります。図10に、代表的なシングルエンド入力構成を示します。
します。そうすると、AD9215は2V∼0Vで変化する信号を受け取るこ
とができます。シングルエンド構成では、差動の場合に比べて歪み性
10μF
能が著しく低下します。ただし、低い入力周波数では影響が目立たな
1kΩ
くなります。
2V p-p
49.9Ω
R
0.1μF 1kΩ
C
差動入力構成
すでに詳しく説明したように、最適性能はAD9215を差動入力構成
AVDD
で駆動する場合に得られます。ベースバンド・アプリケーションに対し
1kΩ
ては、AD8138差動ドライバが優れた性能とA/Dコンバータに対する
1kΩ
R
10μF
0.1μF
C
AVDD
VIN+
AD9215
VIN–
AGND
柔軟なインターフェースを提供します。AD8138の出力コモン・モード
電圧は容易にAVDD/2に設定でき、
ドライバは入力信号の帯域制限用
図10.
シングルエンド入力構成
Sallen Keyフィルタ・トポロジで構成することができます。
クロック入力および考慮事項
代表的な高速A/Dコンバータは両方のクロック・エッジを使って、さ
まざまな内部タイミング信号を発生しているため、クロックのデューテ
1kΩ
499Ω
0.1μF
1kΩ
R
523Ω
ィ・サイクルの影響を大きく受けます。一般に、ダイナミック性能特性
AVDD
VIN+
を維持するにはクロック・デューティ・サイクルの許容偏差は5%以内が
C
VCM
1V p-p
49.9Ω
AD8138
499Ω
499Ω
求められます。AD9215は、非サンプリング・エッジの再タイミングを行
AD9215
R
C
って、公称50%のデューティ・サイクルの内部クロック信号を発生する
VIN–
AGND
クロック・デューティ・サイクル・スタビライザ内蔵しています。この回
路により、AD9215の性能に影響を与えずに広レンジなクロック入力の
図8.
デューティ・サイクルを許容できます。特性 15に示すように、ノイズ性能
AD8138を使用した差動入力構成
と歪み性能はデューティ・サイクルの50%レンジでほぼ平坦です。
デューティ・サイクル・スタビライザは、遅延ロック・ループ(DLL)を
使って非サンプリング・エッジを再生しています。そのため、サンプリ
ング周波数が変化すると、DLLが新しいレートにロックするために約
100クロック・サイクルを必要とします。
12
REV.0
AD9215
表 I.
リファレンス構成の一覧
選択するモード
外部SENSEの接続
内部オペアンプの構成
VREF (V)
差動スパン(V p-p)
外部リファレンス
0.5Vの内部リファレンス
外部設定の可変リファレンス
内部設定の1Vリファレンス
AVDD
VREF
外部デバイダ
AGND∼0.2V
―
電圧フォロア(G＝1)
非反転(1 < G < 2)
内部デバイダ
―
0.5
0.5×(1＋R2/R1)
1.0
外部リファレンス×2
1.0
VREF×2
2.0
表 II.
デジタル出力コーディング
コード
VIN＋−VIN−入力、
スパン＝2V p-p (V)
VIN＋−VIN−入力、
スパン＝1V p-p (V)
デジタル出力オフセット・
バイナリ(D9･･････D0)
デジタル出力2の補数
(D9･･････D0)
1023
512
511
0
1.000
0
−0.00195
−1.00
0.500
0
−0.000978
−0.5000
11 1111 1111
10 0000 0000
01 1111 1111
00 0000 0000
01 1111 1111
00 0000 0000
11 1111 1111
10 0000 0000
高速高分解能のA/Dは、クロック入力の品質に敏感です。所与のフ
ル・スケール入力周波数(fINPUT)での、アパーチャ・ジッタ(tA)のみに起
40
10
AIN =ー0.5dBFS
因するSNRの低下は、次式で計算されます。
× tA
35
]
IAVDD (mA)
この式で、rmsアパーチャ・ジッタtAは、クロック入力、アナログ入力
信号、A/Dアパーチャ・ジッタ仕様を含む全ジッタ・ソースの2乗和平方
根を表します。アンダーサンプリングのアプリケーションは、特にジッ
タに敏感です。
8
IAVDD AD9215-65
IAVDD AD9215-80
30
6
25
4
IDRVDD (mA)
SNRの低下＝20× log 10 [ 2 ×π× fINPUT
IDRVDD
アパーチャ・ジッタがAD9215のダイナミックレンジに影響を与えるケ
ースでは、クロック入力はアナログ信号として扱う必要があります。ク
20
2
ロック・ドライバの電源はA/D出力ドライバの電源と分離して、クロック
信号がデジタル・ノイズから変調を受けないようにする必要がありま
15
5
す。ロー・ジッタのクリスタル制御オシレータは最適なクロック源です。
15
25
35
45
55
65
75
85
95
0
105
クロック・レート(MSPS)
クロックが別のタイプのソース(ゲーティング、分周、その他の方法)か
図11.
ら発生される場合、最終ステップで元のクロックを使って再タイミング
電源電流対fSAMPLE、fIN＝10.3MHz
する必要があります。
アナログ回路は、各スピード・グレードが優れた性能を提供すると
消費電力とスタンバイ・モード
同時に消費電力を小さくできるように、最適バイアスされています。各
図11に示すように、AD9215で消費される電力はサンプル・レートに
スピード・グレードは低いサンプル・レートで基礎電力を消費します。こ
比例します。デジタル消費電力は主にデジタル・ドライバの強さと各
の基礎電力はクロック周波数に比例します。
出力ビットの負荷で決まるため、3つのスピード・グレード間で大きな違
PDWNピンをハイレベルにすると、AD9215はスタンバイ・モードに
いはありません。最大DRVDD電流は次のように計算されます。
I DRVDD
なります。この状態では、CLKとアナログ入力が静止している場合、
A/Dの消費電力は1mW(typ)です。スタンバイ時は、出力ドライバは高
＝V DRVDD × C LOAD × fCLOCK × N
インピーダンス状態になります。PDWNピンをローレベルにすると、
ここで、Nは出力ビット数で、AD9215の場合は10になります。この最
AD9215は通常動作モードに戻ります。
大電流は、各出力ビットが各クロック・サイクルでスイッチングする条
スタンバイ・モードでの低消費電力は、リファレンス、リファレンス・
件に対するもので、この条件はナイキスト周波数fCLOCK/2のフル・スケ
バッファ、バイアス回路をシャットダウンすることで達成されています。
ール方形波に対してのみ発生します。実用的には、DRVDD電流はス
スタンバイ・モードに入ると、REFTとREFBに接続されているデカップ
イッチングしている出力ビット数の平均値で計算します。出力ビット数
リング・コンデンサが放電するため、通常動作に戻るときには再充電
の平均値は、エンコード・レートとアナログ入力信号の特性によって決
する必要があります。このため、ウェイクアップ時間はスタンバイ・モー
定されます。
ド状態の長さに関係し、スタンバイ・サイクルが短いと、それに比例し
デジタル消費電力は出力ドライバの容量負荷を小さくすることで、
てウェイクアップ時間も短くなります。REFTとREFBに0.1μFと10μF
小さくすることができます。図11に示すデータは、各出力ドライバに5pF
の推奨デカップリング・コンデンサを接続した場合、リファレンス・バッ
負荷を接続して取得したものです。
ファのデカップリング・コンデンサを完全に放電するのに約1s必要で、
動作を再開するには7msが必要です。
REV.0
13
AD9215
デジタル出力
すべてのリファレンス構成で、REFTとREFBがA/D変換コアを駆動
AD9215の出力ドライバは、DRVDDをインターフェース・ロジックの電
し、入力スパンを決定します。A/Dの入力レンジは内部リファレンスま
源と一致させることにより、2.5Vまたは3.3Vロジック・ファミリーとインター
たは外部リファレンスのどちらを使う場合でも、常にリファレンス・ピン
フェースするように設定することができます。出力ドライバは、さまざま
の電圧の2倍に等しくなります。
なロジック・ファミリーを駆動するのに十分な出力電流を提供するように
デザインされています。ただし、多くの駆動電流は電源に電流グリッチ
VIN+
を生じさせる傾向を持ち、コンバータ性能に影響を与えます。ADCが大
VIN–
REFT
きな容量負荷や多くのファンアウトを駆動することが必要なアプリケー
ションでは、外付けバッファまたはラッチが必要となることがあります。
0.1μF
ADC
コア
タイミング
AD9215は、5クロック・サイクルのパイプライン遅延を持つラッチされ
10μF
0.1μF
REFB
たデータを出力します。データ出力は、クロック信号の立ち上がりエッジ
0.1μF
VREF
から1伝搬遅延(tOD)後に出力されます。詳しいタイミングについては、図
1を参照してください。
10μF
0.5V
0.1μF
出力データ・ラインの長さと、それに接続された負荷を最小化して、
セレクト・
ロジック
R2
AD9215内部での過渡電圧を抑える必要があります。過渡電圧はコン
SENSE
バータのダイナミック性能を低下させることがあります。
R1
AD9215の最小変換レートは5MSPS(typ)です。5MSPSより低いクロッ
ク・レートでは、ダイナミック性能が低下することがあります。
AD9215
リファレンス電圧
図13.
AD9215は、安定かつ正確な0.5V電圧リファレンスで内蔵しています。
プログラマブルなリファレンス構成
入力レンジは、内部リファレンスまたは外部入力リファレンス電圧を使っ
てAD9215に入力するリファレンス電圧を変化させることで調節すること
ゲイン・マッチングを改善するために、AD9215の内部リファレンス
ができます。A/Dの入力スパンは、リファレンス電圧の変化に比例して追
を使って複数のコンバータを駆動する場合、他のコンバータによるリフ
従します。
ァレンスへの負荷を考慮する必要があります。図14に、内部リファレン
内部リファレンスの接続
ス電圧が受ける負荷の影響を示します。
AD9215内部のコンパレータがSENSEピンの電位を検出して、リファレ
ンスを表Iに示す4つの状態のいずれかに設定します。SENSEをグラウ
0.05
ンドに接続すると、リファレンス・アンプ・スイッチは内部抵抗デバイダに
接続され(図12)、VREFが1Vに設定されます。SENSEピンとVREFピン
0
を接続すると、アンプ出力がSENSEピンに切替えられ、内部オペアンプ
VREF = 0.5V
回路が電圧フォロアに構成されて、0.5Vリファレンスが出力されます。図
VREF誤差(%)
–0.05
13に示すように外部抵抗デバイダが接続されると、スイッチは再び
SENSEピンに設定されます。これにより、リファレンス・アンプは非反転モ
ードになり、VREF出力は次のように決定されます。
×
–0.10
VREF = 1.0V
–0.15
–0.20
–0.25
VIN+
0
VIN–
0.5
1.0
REFT
0.1μF
ADC
コア
0.1μF
図14.
10μF
1.5
I LOAD (mA)
2.0
2.5
3.0
VREF精度対負荷
REFB
0.1μF
VREF
10μF
0.1μF
7kΩ
0.5V
セレクト・
ロジック
SENSE
7kΩ
図12.
AD9215
内蔵リファレンス電圧の構成
14
REV.0
AD9215
サイクル・スタビライザ(DCS)をイネーブルまたはディスエーブルする
外部リファレンスによる動作
A/Dのゲイン精度を向上させる場合や温度ドリフト特性を改善する
こともできます。MODEピンは、データ・フォーマットとDCS状態を制御
場合、外部リファレンスの使用が必要となることがあります。また、複
するマルチレベル入力ピンです。入力閾値と対応するモード選択を表
数のA/Dを互いに連係させて使用する際、1つのリファレンス
（内部ま
IIIに示します。
表IIIに示すように、データ・フォーマットとしては、オフセット・バイナ
たは外部）
を用いてゲイン・マッチング誤差を許容レベルまで減少さ
リまたは2の補数を選択することができます。
せることが必要となることがあります。ゲインとオフセットの温度ドリフ
トを小さくするには、高精度の外部リファレンスを選択することが必要
表 III.
です。図15に、1Vモードと0.5Vモードの代表的な内部リファレンスの
MODEの電圧
データ・
フォーマット
デューティ・サイクル・
スタビライザ
AVDD
2/3 AVDD
1/3 AVDD
AGND (デフォルト)
2の補数
2の補数
オフセット・バイナリ
オフセット・バイナリ
ディスエーブル
イネーブル
イネーブル
ディスエーブル
ドリフト特性を示します。
0.6
0.5
モードの選択
VREF = 0.5V
VREF誤差(%)
0.4
MODEピンは、20kΩの抵抗を介してAGNDに内部でプルダウンさ
れています。
0.3
VREF = 1.0V
評価ボード
0.2
AD9215評価ボードは、A/Dをさまざまなモードと構成で動作させ
るのに必要なすべてのサポート回路を提供します。コンバータは、
0.1
AD8351ドライバまたはトランスを使った差動、またはシングルエンドで
0
–40
駆動することができます。DUTをサポート回路から絶縁できるように、
0
–20
20
温度(℃)
40
60
80
別々の電源ピンが用意されています。ジャンパの接続により、各入力
構成が選択できます(回路図参照)。図16に、AD9215の性能評価に使
図15.
代表的なVREFドリフト
用した代表的なベンチでの特性評価接続を示します。コンバータのベ
ストな性能を実現するには、非常に小さいフェーズノイズ(rmsジッタが
SENSEピンをAVDDに接続すると、内部リファレンスがディスエーブ
1ピコ秒未満)を持つ信号ソースを使うことが不可欠です。仕様のノイ
ルされて、外部リファレンスの使用が可能になります。内部リファレン
ズ性能を得るには、高調波を除去し、かつ入力での総合ノイズを小さ
ス・バッファは、外部リファレンスに対して7kΩの等価負荷となります。
くするための入力信号の適切なフィルタリングも必要です。
この場合も内部バッファはA/Dコアに対して正側と負側のフルスケー
完全な回路図とレイアウト図を次に示します。これはシステム・レベ
ル・リファレンス(REFTとREFB)を発生します。入力スパンは常にリフ
ルで採用できる適切なルーティングおよびグランディングの方法を示
ァレンス電圧値の2倍になるため、外部リファレンスは最大1Vに制限す
しています。
る必要があります。
動作モードの選択
すでに説明したように、AD9215はデータをオフセット・バイナリまた
は2の補数のフォーマットで出力できます。また、クロック・デューティ・
3.0V
–
+
REFIN
R AND S SMG、
2V p-p信号シンセサイザ
バンドパス・
フィルタ
AVDD
XFMR
INPUT
2.5V
2.5V
–
+
–
GND DRVDD GND VDL
AD9215
10MHz
REFOUT
評価ボード
R AND S SMG、
2V p-p信号シンセサイザ
CLK
図16.
REV.0
評価ボードの接続
15
+
5.0V
–
+
VAMP
P12
データの
取得と処理
16
GND
J1
PRI SEC
PRI SEC
R10
36Ω
E 45
XOUT
R3, R17, R18
ボード上には一度に
1つだけを実装
XOUTB
GND
R11
36Ω
C
D
R2
XX
C18
0.1μF
GND
Rシングルエンド
R3
0Ω
C11
0.1μF
AVDD
GND
C29
10μF
p10
C5
0.1μF
C26
10pF
GND
R18
25Ω
AMPINB
E
C7
0.1μF
GND
R12
0Ω
GND
C9
0.1μF
AMPIN
C16
0.1μF
R42
0Ω
6
2 CT
4
T1
ADT1 1WT
XFRIN1 1
5
NC
3
GND
C6
0.1μF
GND
C12
0.1μF
オプションのXFR
T2
FT C1−1−13
5
1
XOUT
X FRIN
2
CT
3
4
GND
XOUTB
C15
AMP 0.1μ F
L1 100
GND
R9
10k Ω
P7 A B
R15
33Ω
R13
1k Ω
C23
SELECT
GND
OR L1
FOR FILTER
P4
P3
R25
1k Ω
GND
AVDD
3
2
4
P1
AVDD
GND
VIN+
VIN
R6
1k Ω
R7
1k Ω
R5
1k Ω
GND
GND
GND
C21
SELECT
AVDD
C19
10pF
R4
33Ω
R36
1k Ω
R26
1k Ω
C22
10μF
GND GND
AVDD
C13
GND
0.1μF
P11
P9 P8
MODE
2
P5
24
R1
10k Ω
23
22
P6
GND
31 AGND
32 AVDD
28 AGND
29 VIN+
30 VIN
25 REFB
26 REFT
27 AVDD
P14
CLK
AVDD
GND
C8
0.1μF
U4
AD9215
P13
R8
1k Ω
14
15
16
GND
D1 10
D0 9
13
D3 12
D2 11
DRVDD
DGND
D5
D4
1
AVDD
5
4
3
2.5V DRVDD
2
GND
6
13
12
11
10
9
5
6
7
8
15
14
4
16
2
3
10
9
7
8
1
11
12
6
13
5
15
14
4
16
MODEピン(ハンダ付け可能ジャンパ)：
5∼1：2の補数／DCSオフ
5∼2：2の補数／DCSオン
5∼3：オフセット・バイナリ／DCSオン
5∼4：オフセット・バイナリ／DCSオフ
D0X
D1X
D2X
D4X
D3X
D6X
D5X
D8X
D7X
D9X
D10X
D12X
D11X
ORX
D13X
H4
MTHOLE6
H3
MTHOLE6
H2
MTHOLE6
H1
MTHOLE6
2
3
RP1 220Ω
RP2 220Ω
GND
1
P2
SENSEピン(ハンダ付け可能ジャンパ)：
E∼A：外部電圧デバイダ
E∼B：内部1Vリファレンス(デフォルト)
E∼C：外部リファレンス電圧
E∼D：内部0.5Vリファレンス
(LSB)
DRVDD
GND
(MSB)
OVERRANGE ビット
3.0V
1
D9 20
GND
2.5V
AVDD
21
VREF
SENSE
MODE
OR
1 DNC
2 CLK
D8 19
D7 18
D6 17
図17.
3 DNC
4 PDWN
5 DNC
6 DNC
7 DNC
8 DNC
VDL
VAMP
5.0V
EXTREF
1V MAX E1
AD9215
LFCSP評価ボード回路図のアナログ入力とDUT
REV.0
REV.0
LSB
MSB
図18.
LFCSP評価ボードのデジタル・パス
17
47
48
46
45
44
42
43
41
39
40
38
37
36
34
35
33
31
32
30
28
29
27
26
25
GND
R19
50Ω
AMP
AMP IN
CLKLAT/DAC
GND
D0X
DRVDD
D2X
D1X
D4X
D3X
GND
D5X
D7X
D6X
GND
D8X
D10X
D9X
DRVDD
D11X
GND
D12X
DRX
D13X
CLKAT/DAC
2Q7
GND
2Q6
2Q5
VCC
2D5
IN
OUT
1OE
1Q3
GND
1Q2
1Q1
1Q4
1Q5
VCC
GND
1Q6
2
1
3
4
5
7
6
8
10
9
GND
R35
25Ω
R40
10kΩ
GND
C35
0.1μF
C28
0.1μF
R41
10kΩ
VAMP
R38
1kΩ
R39
1kΩ
GND
DR
DRY
GND
20
22
18
12
14
16
8
10
6
4
2
R33 RPG2 5
25Ω
6 COMM
7 OPLO
INLO 4
10 VOCM
C44
0.1μ F
9 VPOS
8 OPHI
R34
1.2kΩ
U3
AD8351
GND
INHI 3
RGP1 2
PWDN 1
GND
GND
DRVDD
GND
R14
25Ω
VAMP
C45
0.1μF
C24
10μF
R17
0Ω
R16
0Ω
GND
GND
C17
0.1μF
C27
0.1μ F
GND
AMPIN
AMPINB
40
38
36
34
30
32
28
26
MSB
GND
11
VAMP
DRY
24
GND
GND
DRVDD
GND
GND
12
13
15
14
16
18
17
19
20
21
23
22
24
パワーダウンR40
またはR41を使用
1D3
GND
1D2
1D1
1CLK 1
VCC
1D4
GND
1D6
1D5
1Q7
2Q2
2D2
1D7
GND
GND
2Q1
1Q8
2Q3
2D3
2D1
1D8
2Q4
VCC
2D4
2D6
2QB
2DB
2OE
2D7
GND
2CLK
U1
74LVTH162374
40
36
38
34
30
32
28
26
24
20
22
18
14
16
12
10
8
4
6
2
P12
HEADER 40
1
3
3
5
5
7
7
9
9
11
11
13
13
15
15
17
17
19
19
21
21
23
23
25
25
27
27
29
29
31
31
33
33
35
35
37
37
39
39
1
GND
AD9215
C10
22μF
図19.
18
J2
GND
R29
50Ω
C43
0.1μF
ENC
R30
1kΩ
R31
1kΩ
GND
VDL
R27
0Ω
R28
0Ω
VDL
VDL
E43
E44
E35
E51
E52
VDL
E31
VDL
E50
CLK
ENC
C33
C14
0.1μF 0.001μF
アナログのバイパス
C32
0.001μF
クロックのタイミング調整
GND
C25
10μF
ENCX
GND
ENCODE
DUTのバイパス
GND
AVDD
バッファ付きエンコードにはR28を使用
ダイレクト・エンコードにはR27を使用
AVDD
C3
10μF
DRVDD
C4
10μF
VDL
R20
1kΩ
GND
GND
R24
1kΩ
GND
R21
1kΩ
GND
E53
GND
R32
1kΩ
C41
0.1μF
DRVDD
C30
0.001μF
5
9
10
12
13
3A
3B
4A
4B
2B
1 1A
2 1B
4 2A
U5
4Y
3Y
2Y
1Y
PWR
14
8
11
6
7
3
C34
0.1μF
GND
C31
0.1μF
74VCX86
デジタルのバイパス
C2
22μF
VDL
GND
ENCX
C36
0.1μF
C39
C1
0.001μF 0.1μF
C47
0.1μF
R23
0Ω
CLKLAT/DAC
R37
25Ω
回路図は2ゲート遅延設定の場合。
1ゲート遅延の場合はR22とR37を
削除してRx (Rx＝0Ω)を使用
C38
0.001μF
Rx
DNP
C48
0.001μF
DR
GND
C49
0.001μF
VDL
R22
0Ω
GND
VAMP
C20
10μF
C40
0.001μF
C46
10μF
ラッチのバイパス
C37
0.1μF
AD9215
LFCSP評価ボード回路図のクロック入力
REV.0
AD9215
REV.0
図20.
LFCSP評価ボード・レイアウト、プライマリ側
図21.
LFCSP評価ボード・レイアウト、セカンダリ側
19
AD9215
図22.
LFCSP評価ボード・レイアウト、グラウンド・プレーン
図23.
LFCSP評価ボード・レイアウト、電源プレーン
20
REV.0
AD9215
REV.0
図24.
LFCSP評価ボード・レイアウト、プライマリ側シルクスクリーン
図25.
LFCSP評価ボード・レイアウト、セカンダリ側シルクスクリーン
21
AD9215
LFCSP評価ボードの部品表(BOM)
項目
数量 未実装1 番号
1
18
8
2
8
2
C1, C5, C7, C8, C9, C11,
C12, C13, C15, C16, C31,
C33, C34, C36, C37, C41,
C43, C47
C6, C18, C27, C17, C28,
C35, C45, C44
C2, C3, C4, C10, C20,
C22, C25, C29
C46, C24,
デバイス
パッケージ
値
チップ・コンデンサ
0603
0.1 F
タンタル・コンデンサ
TAJD
3
8
C14, C30, C32, C38, C39
C40, C48, C49,
チップ・コンデンサ
0603
4
1
2
C19
C21, C23
チップ・コンデンサ
0603
5
1
C26
チップ・コンデンサ
0603
6
9
E31, E35, E43, E44, E50
E51, E52, E53
E1, E45
ヘッダー
EHOLE
SMAコネクタ／50Ω
SMA
2
ジャンパ・ブロック
7
2
J1, J2
8
1
L1
インダクタ
0603
9
1
P2
ピン・ブロック
TB6
10
1
P12
ヘッダー・デュアル
20ピンRTアングル
HEADER40
11
5
R3, R12, R23, R18, RX
R37, R22, R42, R16, R17, R27
チップ抵抗
0603
Ω
&
R4, R15
チップ抵抗
0603
Ω
&
チップ抵抗
0603
Ω
&
チップ抵抗
0603
R29
R19
チップ抵抗
0603
Ω
&
Ω
&
Ω
&
6
12
2
13
14
14
2
15
1
R5, R6, R7, R8, R13, R20,
R21, R24, R25, R26, R30,
R31, R32, R36
R10, R11
1
16
2
RP1, RR2
抵抗パック
R_742
17
1
T1
ADT1-1WT
AWT1-T1
18
1
U1
74LVTH162374
CMOS レジスタ
TSSOP-48
19
1
U4
AD9215BCP ADC (DUT)
CSP-32
20
1
U5
74VCX86M
SOIC-14
21
1
PCB
AD9XXBCP/PCB
PCB
U3
AD8351 オペアンプ
MSOP-8
1
T2
MACOMトランス
ETC1-1-13
5
R9, R1, R2, R38, R39
チップ抵抗
0603
22
1
23
24
25
3
R18, R14, R35
チップ抵抗
0603
26
2
R40, R41
チップ抵抗
0603
27
1
R34
チップ抵抗
28
1
R33
チップ抵抗
合計
78
推奨される
製品番号
'
Ω
&
6Ω
6Ω
&
Ω
&
! "#$% "
"#$%
'()*'+
,-.
/
# "0.1 2
3
/
# "0.1 2
/
# "0.1 2
,/4,5'
20
1. PCBデザインには含まれますが実装されていません。
22
REV.0
AD9215
外形寸法
28ピン薄型シュリンクSOP[TSSOP]
(RU-28)
寸法表示：mm
9.80
9.70
9.60
28
15
4.50
4.40
4.30
1
6.40 BSC
14
ピン1
0.65
BSC
0.15
0.05
1.20
MAX
0.30
0.19
平坦性 0.10
実装面
0.75
0.60
0.45
8°
0°
0.20
0.09
JEDEC標準MO-153AEに準拠
32ピン・リード・フレーム・チップ・スケール・パッケージ[LFCSP]
(CP-32)
寸法表示：mm
5.00
BSC SQ
0.60 MAX
25
24
ピン1の
識別
17
16
9
3.50
REF
0.80 MAX
0.65 NOM
0.05 MAX
0.02 NOM
実装面
0.30
0.23
0.18
0.20 REF
平坦性 0.08
JEDEC標準MO-220-VHHD-2に準拠
注：
LFCSPパッケージの場合、露出しているパドルをグラウンド・
プレーンにハンダ付けすることを推奨します。露出しているパ
ドルをボードにハンダ付けすると、ハンダ接続の信頼性が高く
なり、パッケージの最大熱性能が得られます。
REV.0
3.25
3.10 SQ
2.95
裏面図
0.50
0.40
0.30
12 °MAX
32 1
0.50
BSC
4.75
BSC SQ
上面図
1.00
0.90
0.80
ピン1の
識別
0.60 MAX
23
8
PRINTED IN JAPAN
TDS11/2003/500
AD9215
このデータシートはエコマーク認定の再生紙を使用しています。
24
REV.0