10ビット、65/80/105MSPS デュアルA/Dコンバータ AD9216 特長 機能ブロック図 10ビットADCを2個内蔵 単電源動作：3V S/N比：57.6dBc（ナイキスト周波数まで、AD9216-105） SFDR：74dBc（ナイキスト周波数まで、AD9216-105） 低消費電力：150mW/ch＠105MSPS 300MHzの3dB帯域幅を備える差動入力 非常に優れたクロストーク耐性：＜−80dB データ・フォーマット：オフセット・バイナリまたは2の補数 クロック・デューティ・サイクル・スタビライザ内蔵 AVDD VIN+_A AGND 10 SHA 10 ADC 出力 MUX／ バッファ VIN–_A OEB_A REFT_A MUX_SELECT REFB_A CLK_A クロック・ デューティ・ サイクル・ スタビライザ VREF アプリケーション D9_A–D0_A CLK_B DCS SENSE SHARED_REF AGND 0.5V PWDN_A モード 制御 PWDN_B DFS REFT_B REFB_B 10 VIN+_B SHA ADC VIN–_B 出力 MUX／ バッファ 10 AD9216 概要 DRVDD DRGND AD9216は10ビット、65/80/105MSPSの3VデュアルA/Dコンバータ （ADC） 作温度範囲でノー・ミスコードを保証します。広帯域幅の差動SHAが内 蔵されているので、シングルエンドのアプリケーションを含め、さまざまな 入力範囲と入力オフセットを選択できます。連続チャンネルでフルスケー ルの電圧レベルを切り替えるマルチプレクサ・システムや、ナイキスト・レ ートをはるかに超える周波数の入力サンプリングが必要な各種アプリケ OEB_B 図1 です。それぞれのADCには高性能のサンプル＆ホールド・アンプ（SHA） と電圧リファレンスが内蔵されています。出力エラー・コレクション・ロジ ックを備えたマルチステージの差動パイプライン・アーキテクチャを採用 することで、10ビット精度を実現し、最大105MSPSのデータレートの全動 D9_B–D0_B 04775-001 超音波装置 通信用レシーバのIFサンプリング：3G、ポイントtoポイント無線、 LMDS、MMDS バッテリ駆動計測器 携帯型スコープメータ 低価格のデジタル・オシロスコープ 最新のCMOSプロセスで製造されるAD9216は省スペースの64ピン LFCSPパッケージ （9mm×9mm） で提供され、工業用温度範囲（−40∼ ＋85℃） で仕様規定されています。 製品のハイライト 1.「 AD9238 」 （ デ ュアル 12ビット20/40/65MSPSの ADC）、および 「AD9248 」 （デュアル14ビット20/40/65MSPSのADC） とピン・コンパチ ーションに適しています。 AD9216は、2つのシングルエンド・クロック入力を使用して、すべての内 ブル。 2. 105MSPSのデータレートで要求レベルの厳しい高周波数アプリケー 部変換サイクルを制御します。内蔵のデューティ・サイクル・スタビライザ でクロックのデューティ・サイクルの幅広い変動を補償するため、優れた ションに対応可能。 3. 低消費電力：300mW＠105MSPS（AD9216-105） コンバータ性能が得られます。デジタル出力データは、オフセット・バイ ナリまたは2の補数のフォーマットで得られます。 4. 特許取得技術のSHA入力は、最大200MHzまでの入力周波数に対 して優れた性能を維持し、シングルエンドまたは差動動作の構成が 可能。 5. チャンネル間クロストーク：＜−80dB（typ）＠＜70MHz 6. クロック・デューティ・サイクル・スタビライザは、クロックの幅広いデュ ーティ・サイクル範囲で高性能を維持。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用 に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いませ ん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもあ りません。仕様は予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 日本語データシートは、REVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 ©2005 Analog Devices, Inc. All rights reserved. REV.A アナログ・デバイセズ株式会社 本 社／東京都港区海岸1-16-1 電話03 （5402）8200 〒105-6891 ニューピア竹芝サウスタワービル （代）〒532-0003 大阪営業所／大阪府大阪市淀川区宮原3-5-36 電話06（6350）6868 新大阪MTビル2号 AD9216 目次 DC仕様 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥3 出力コーディング‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥23 AC仕様 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥4 タイミング‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥23 ロジック仕様 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥5 データ・フォーマット‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥23 スイッチング仕様 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥6 電圧リファレンス‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥24 タイミング図 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥7 デュアルADCの評価用ボード（LFCSP用）‥‥‥‥‥‥‥‥‥26 絶対最大定格 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥8 電源コネクタ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥26 検査レベルの説明 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥8 アナログ入力‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥26 ESDに関する注意 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥8 オプションのオペアンプ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥26 ピン配置と機能の説明 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥9 クロック‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥26 用語の説明‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥11 電圧リファレンス‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥26 代表的な性能特性‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥13 データ出力‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥26 等価回路‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥19 LFCSP評価用ボードの部品表（BOM）‥‥‥‥‥‥‥‥‥‥27 動作理論‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥20 LFCSP評価用ボードの回路図‥‥‥‥‥‥‥‥‥‥‥‥‥‥28 アナログ入力‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥20 LFCSP評価用ボードの各層‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥31 クロック入力と考慮事項‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥22 熱に関する考慮事項‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥37 消費電力とスタンバイ・モード‥‥‥‥‥‥‥‥‥‥‥‥‥22 外形寸法‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥38 デジタル出力‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥22 オーダー・ガイド‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥38 改訂履歴 6/05-Rev. 0 to Rev. A Added 65 and 80 Speed Grades ‥‥‥‥‥‥‥‥‥‥‥‥Universal 10/04-Revision 0: Initial Version Changes to Table 1 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥3 Changes to Table 2 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥4 Changes to Table 3 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥6 Changes to Table 4 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥7 Changes to Table 7 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥10 Added Figure 8 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥14 Added Figure 11, Figure 13, and Figure 14 ‥‥‥‥‥‥‥‥‥‥15 Changes to Figure 36 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥19 Changes to Table 12 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥28 Changes to Figure 51 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥29 Changes to Figure 52 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥30 Changes to Figure 53 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥31 Changes to Figure 54 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥32 Changes to Figure 55 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥33 Changes to Figure 56 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥34 Changes to Figure 57 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥35 Changes to Figure 58 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥36 Changes to Figure 59 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥37 Changes to Ordering Guide ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥39 2 REV.A AD9216 DC仕様 特に指定のない限り、AVDD＝3.0V、DRVDD＝2.5V、最大サンプリング・レート、CLK_A＝CLK_B、AIN＝−0.5dBFSの差動入力、1.0Vの内部リ ファレンス、TMIN∼TMAX、DCSイネーブルで仕様規定。 表1 パラメータ 温度 検査 レベル AD9216BCPZ-65 Min Typ Max AD9216BCPZ-80 Min Typ Max AD9216BCPZ-105 Min Typ Max 単位 分解能 全範囲 VI 10 10 10 ビット 精度 ノー・ミスコード 全範囲 VI オフセット誤差 全範囲 VI −1.9 ±0.3 ＋1.9 −1.9 ±0.3 ＋1.9 −2.2 ±0.3 ＋2.2 ％ FSR ゲイン誤差1 25℃ VI −1.6 ±0.4 ＋1.6 −1.6 ±0.4 ＋1.6 −1.6 ±0.4 ＋1.6 ％ FSR 微分非直線性（DNL）2 全範囲 IV −1.0 ±0.3 ＋1.0 −1.0 ±0.4 ＋1.0 −1.0 ±0.5 ＋1.0 LSB 25℃ I −0.9 ±0.3 ＋0.9 −0.9 ±0.4 ＋0.9 −1.0 ±0.5 ＋1.0 LSB 全範囲 IV −1.4 ±0.5 ＋1.4 −1.6 ±0.5 ＋1.6 −2.5 ±1.0 ＋2.5 LSB 25℃ I −1.0 ±0.5 ＋1.0 −1.1 ±0.5 ＋1.1 −1.5 ±1.0 ＋1.5 LSB オフセット誤差 全範囲 V ±10 ±10 ±10 μV/℃ ゲイン誤差1 全範囲 V ±75 ±75 ±75 ppm/℃ リファレンス電圧 全範囲 V ±15 ±15 ±15 ppm/℃ 出力電圧誤差 全範囲 VI ±2 負荷レギュレーション@1.0mA 25℃ V 1.0 1.0 1.0 mV 25℃ V 0.5 0.5 0.5 LSBrms 入力スパン、VREF＝1.0V 全範囲 IV 2 2 2 Vp-p 入力容量3 25℃ V 2 2 2 pF 25℃ V 7 7 7 kΩ AVDD 全範囲 IV 2.7 3.0 3.3 2.7 3.0 3.3 2.7 3.0 3.3 V DRVDD 全範囲 IV 2.25 2.5 3.3 2.25 2.5 3.3 2.25 2.5 3.3 V 80 78 85 100 110 mA 積分非直線性（INL）2 保証 保証 保証 温度ドリフト 内部電圧リファレンス ±35 ±2 ±35 ±2 ±35 mV 入力換算ノイズ 入力スパン＝2.0V アナログ入力 リファレンス入力抵抗値 電源 電源電圧 電源電流 IAVDD4 全範囲 VI 72 IDRVDD4 全範囲 VI 15 18 24 mA 25℃ V ±0.1 ±0.1 ±0.1 ％ FSR 25℃ I 216 25℃ V 38 45 60 mW 25℃ V 3.0 3.0 3.0 mW PSRR 消費電力 PAVDD4 PDRVDD 4 スタンバイ時の消費電力5 240 234 255 300 330 mW マッチング特性 オフセット・マッチング誤差6 25℃ I −2.6 ±0.2 ＋2.6 −2.6 ±0.2 ＋2.6 −3.5 ±0.3 ＋3.5 ％ FSR ゲイン・マッチング誤差 25℃ I −0.4 ±0.1 ＋0.4 −0.4 ±0.1 ＋0.4 −0.6 ±0.1 ＋0.6 ％ FSR 25℃ I −1.6 ±0.1 ＋1.6 −1.6 ±0.1 ＋1.6 −1.6 ±0.3 ＋1.6 ％ FSR （共有リファレンス・モード） ゲイン・マッチング誤差 （非共有リファレンス・モード） 1 ゲイン誤差とゲイン温度係数は、ADC単体で測定（1.0V固定の外部リファレンスを使用） 。 2 最大のクロック・レートを使用し、低周波のランプ波形を用いて測定。 3 入力容量とは、1本の差動入力ピンとAVSS間の実効容量のことです。アナログ入力の等価回路については、図37を参照。 4 約5pFの容量性負荷を各出力ビットにかけた状態で最大のクロック・レートを使用し、低周波数のアナログ入力を用いて測定。 5 スタンバイ時の消費電力は、CLK_AとCLK_Bの各ピンを非アクティブに設定（すなわち、AVDDまたはAGNDに設定） して測定。 6 共有リファレンス・モード時または非共有リファレンス・モード時。 REV.A 3 AD9216 AC仕様 特に指定のない限り、AVDD＝3.0V、DRVDD＝2.5V、最大サンプリング・レート、CLK_A＝CLK_B、AIN＝−0.5dBFSの差動入力、1.0Vの内部リ ファレンス、TMIN∼TMAX、DCSイネーブルで仕様規定。 表2 AD9216BCPZ-65 Min Typ Max AD9216BCPZ-80 Min Typ Max 温度 検査 レベル fINPUT＝2.4MHz 25℃ V fINPUT＝ナイキスト1 全範囲 IV 56.6 58.4 55.9 58.1 25℃ I 57.2 58.4 56.4 58.5 fINPUT＝69MHz 25℃ V 58.0 fINPUT＝100MHz 25℃ V fINPUT＝2.4MHz 25℃ V fINPUT＝ナイキスト1 全範囲 IV 56.4 58.3 55.4 58.0 25℃ I 57.0 58.3 56.2 58.0 fINPUT＝69MHz 25℃ V 57.5 fINPUT＝100MHz 25℃ V 57.0 パラメータ AD9216BCPZ-105 Min Typ Max 単位 S/N比（SNR） 58.6 58.5 58.0 dB 54.8 57.6 dB 56.4 57.6 dB 58.0 57.4 dB 57.5 57.5 57.3 dB 58.5 58.2 57.8 dB 53.4 57.4 dB 56.1 57.4 dB 57.5 56.8 dB 57.0 56.7 dB 信号／ノイズ＆歪み比（SINAD） 有効ビット数（ENOB） fINPUT＝2.4MHz 25℃ V 9.3 ビット fINPUT＝ナイキスト1 全範囲 IV 9.1 9.4 8.9 9.3 8.6 9.3 ビット 25℃ I 9.2 9.4 9.0 9.3 9.1 9.3 ビット fINPUT＝69MHz 25℃ V 9.3 9.3 9.2 ビット fINPUT＝100MHz 25℃ V 9.3 9.3 9.2 ビット dBc 9.4 9.4 最悪高調波（2次または3次） fINPUT＝2.4MHz 全範囲 IV −82.0 −81.0 −76.0 fINPUT＝ナイキスト1 全範囲 IV −79.5 −65.1 −77.0 −64.1 −74.0 −60.0 dBc 25℃ I −79.5 −67.8 −77.0 −67.2 −74.0 −66.5 dBc fINPUT＝69MHz 25℃ V −79.0 −76.5 −74.0 dBc fINPUT＝100MHz 25℃ V −78.5 −76.0 −74.0 dBc fINPUT＝2.4MHz 全範囲 IV −82.5 −81.5 −76.5 dBc fINPUT＝ナイキスト1 全範囲 IV −80.5 −65.8 −78.0 −64.5 −75.0 −62.0 dBc 25℃ I −80.5 −68.7 −78.0 −67.8 −75.0 −67.5 dBc fINPUT＝69MHz 25℃ V −80.0 −77.5 −75.0 dBc fINPUT＝100MHz 25℃ V −79.5 −77.0 −75.0 dBc その他の最悪高調波 （2次または3次を除く） スプリアス・フリー・ダイナミック・ レンジ （SFDR） fINPUT＝2.4MHz 全範囲 IV fINPUT＝ナイキスト1 全範囲 IV 65.1 25℃ I 67.8 fINPUT＝69MHz 25℃ V 79.0 76.5 fINPUT＝100MHz 25℃ V 78.5 25℃ V 71.0 82.0 81.0 79.5 64.1 79.5 67.2 76.0 dBc 77.0 60.0 74.0 dBc 77.0 66.5 74.0 dBc 74.0 dBc 76.0 74.0 dBc 70.0 70.0 dBc 2トーンSFDR（AIN＝−7dBFS） fIN1＝69.1MHz、fIN2＝70.1MHz 1 fIN1＝100.1MHz、fIN2＝101.1MHz 25℃ V 70.0 69.0 69.0 dBc アナログ帯域幅 25℃ V 300 300 300 MHz クロストーク 25℃ V −80.0 −80.0 −80.0 dB ナイキスト＝65グレードが約32MHz、80グレードが約40MHz、105グレードが約50MHz。 4 REV.A AD9216 ロジック仕様 特に指定のない限り、AVDD＝3.0V、DRVDD＝2.5V、最大サンプリング・レート、CLK_A＝CLK_B、AIN＝−0.5dBFSの差動入力、1.0Vの内部リ ファレンス、TMIN∼TMAX、DCSイネーブルで仕様規定。 表3 パラメータ 温度 検査 レベル AD9216BCPZ-65 Min Typ Max AD9216BCPZ-80 Min Typ Max AD9216BCPZ-105 Min Typ Max 単位 全範囲 IV 2.0 2.0 2.0 V ロジック入力 ハイレベル入力電圧 ローレベル入力電圧 全範囲 IV 0.8 V ハイレベル入力電流 全範囲 IV −10 ＋10 0.8 −10 ＋10 0.8 −10 ＋10 μA ローレベル入力電流 全範囲 IV −10 ＋10 −10 ＋10 −10 ＋10 μA 入力容量 全範囲 IV ハイレベル出力電圧 全範囲 IV ローレベル出力電圧 全範囲 IV 2 2 2 pF ロジック出力1 DRVDD＝2.5V 1 2.45 2.45 0.05 出力電圧レベルは、5pFの負荷を各出力にかけた状態で測定。 REV.A 5 2.45 0.05 V 0.05 V AD9216 スイッチング仕様 特に指定のない限り、AVDD＝3.0V、DRVDD＝2.5V、最大サンプリング・レート、CLK_A＝CLK_B、AIN＝−0.5dBFSの差動入力、1.0Vの内部リ ファレンス、TMIN∼TMAX、DCSイネーブルで仕様規定。 表4 温度 検査 レベル AD9216BCPZ-65 Min Typ Max AD9216BCPZ-80 Min Typ Max AD9216BCPZ-105 Min Typ Max 単位 最大変換レート 全範囲 VI 65 80 105 MSPS 最小変換レート 全範囲 IV 全範囲 VI 15.4 12.5 9.5 ns 全範囲 VI 4.6 4.4 3.8 ns 全範囲 VI 4.6 4.4 3.8 ns 出力伝播遅延2（tPD） 25℃ I 有効時間3（tV） 25℃ I パラメータ スイッチング性能 CLKサイクル期間 10 10 10 MSPS CLKパルス幅 （ハイレベル） CLKパルス幅 （ロ−レベル） 出力パラメータ1 4.5 6.4 2.0 4.5 6.4 2.0 4.5 6.4 2.0 ns ns 出力立上がり時間（10∼90％） 25℃ V 1.0 1.0 1.0 ns 出力立下がり時間（10∼90％） 25℃ V 1.0 1.0 1.0 ns 出力イネーブル時間4 全範囲 IV 1 1 1 サイクル 出力ディスエーブル時間4 全範囲 IV 1 1 1 サイクル パイプライン遅延（レイテンシ） 全範囲 IV 6 6 6 サイクル アパーチャ アパーチャ遅延（tA） 25℃ V 1.5 1.5 1.5 ns アパーチャ不確実性（tJ） 25℃ V 0.5 0.5 0.5 psrms ウェークアップ時間5 25℃ V 7 7 7 ms アウトオブレンジ復帰時間 25℃ V 1 1 1 サイクル 1 すべての出力スイッチング・パラメータのCLOADは最大値5pF。 2 出力遅延は、クロックの50％遷移からデータの50％遷移までのタイミングで測定。 3 有効時間は出力伝播遅延の最小値におよそ等しい時間。 4 出力イネーブル時間は、OEB_AとOEB_Bのエッジが立下がった後で、各チャンネル出力がハイ・インピーダンス状態を終了するまでの時間。出力ディスエーブル時間は、OEB_A とOEB_Bのエッジが立ち上った後で、各チャンネル出力がハイ・インピーダンス状態に入るまでの時間。 5 ウェークアップ時間は、デカップリング用コンデンサの容量に応じて異なります。数値は0.1μFと10μFのコンデンサをそれぞれREFTとREFBの各ピンに外付けした場合の代表値。 6 REV.A AD9216 タイミング図 N+1 N N+2 N–1 N+8 N+3 tA アナログ 入力 N+7 N+4 N+6 N+5 データ 出力 N–8 N –7 N–6 N –5 N–4 N–3 N–2 N–1 tPD 図2 REV.A 7 N N+1 04775-002 CLK AD9216 絶対最大定格 表5 パラメータ 上記の絶対最大定格を超えるストレスを加えると、デバイスに恒久的な 損傷を与えることがあります。この規定はストレス定格のみを指定するも 定格値 のであり、この仕様の動作セクションに記載する規定値以上でのデバイ 電気的定格 AVDD AGND ス動作を定めたものではありません。デバイスを長時間絶対最大定格 状態に置くと、デバイスの信頼性に影響を与えることがあります。 −0.3∼＋3.9V DRVDD DRGND −0.3∼＋3.9V AGND DRGND −0.3∼＋0.3V AVDD DRVDD −0.3∼＋3.9V デジタル出力 DRGND −0.3∼DRVDD 検査レベルの説明 表6 ＋0.3V CLK_A、CLK_B、DCS、DFS、 AGND MUX_SELECT、OEB_A、OEB_B、 −0.3∼AVDD 検査レベル 説明 ＋0.3V I 出荷前に全数検査を実施 II 出荷前に25℃で全数検査、特定温度で抜取り検 SHARED_REF、PDWN_A、PDWN_B VIN-_A、VIN+_A、VIN-_B、VIN+_B AGND 査を実施 −0.3∼AVDD ＋0.3V III REFT_A、REFB_A、VREF、REFT_B、 AGND −0.3∼AVDD IV 設計および特性評価テストでパラメータを保証 REFB_B、SENSE ＋0.3V V パラメータは代表値のみ VI 出荷前に25℃で全数検査を実施。工業用温度範 環境定格1 1 抜取り検査のみを実施 動作温度範囲 −40∼＋85℃ 囲においては設計および特性評価テストにより保 ジャンクション温度 150℃ 証。軍用製品については、出荷前に極限温度で全 リード・ピン温度（10秒） 300℃ 数検査を実施 保存温度範囲 −65∼＋150℃ 熱抵抗（64ピンLFCSP）の代表値は、θJA＝26.4℃/Wです。これらの測定は EIA/JESD51-7規格に準拠し、静止空気の条件下で4層ボード （サーマル・ビア・アレ イを使用） を使用して実施しました。 注意 ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4,000Vもの高圧の静電気が容易に蓄積され、検 知されないまま放電されることがあります。本製品は当社独自のESD保護回路を内蔵してはいますが、デバイスが高エネルギ ーの静電放電を被った場合、回復不能の損傷を生じる可能性があります。したがって、性能劣下や機能低下を防止するため、 ESDに対する適切な予防措置を講じることをお勧めします。 8 REV.A AD9216 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD CLK_A SHARED_REF MUX_SELECT PDWN_A OEB_A DNC D9_A (MSB) D8_A D7_A D6_A DRGND DRVDD D5_A D4_A D3_A ピン配置と機能の説明 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 ピン1 識別マーク AD9216 上面図 （実寸では ありません） 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 D2_A D1_A D0_A (LSB) DNC DNC DNC DNC DRVDD DRGND DNC D9_B (MSB) D8_B D7_B D6_B D5_B D4_B 04775-003 DNC＝ 接続しないでください AVDD CLK_B DCS DFS PDWN_B OEB_B DNC DNC DNC DNC D0_B (LSB) DRGND DRVDD D1_B D2_B D3_B 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 AGND VIN+_A VIN–_A AGND AVDD REFT_A REFB_A VREF SENSE REFB_B REFT_B AVDD AGND VIN–_B VIN+_B AGND 図3. ピン配置 表7. ピン機能の説明 ピン番号 記号 1、4、13、16 AGND1 説明 アナログ・グラウンド 2 3 VIN＋_A VIN−_A チャンネルAのアナログ入力ピン （＋） チャンネルAのアナログ入力ピン （−） 5、12、17、64 6 AVDD REFT_A アナログ電源 チャンネルAの差動リファレンス （＋） 7 REFB_A チャンネルAの差動リファレンス （−） 8 9 VREF SENSE 電圧リファレンス入出力 リファレンス・モード選択 10 11 REFB_B REFT_B チャンネルBの差動リファレンス （−） チャンネルBの差動リファレンス （＋） 14 VIN−_B チャンネルBのアナログ入力ピン （−） 15 18 VIN＋_B CLK_B チャンネルBのアナログ入力ピン （＋） チャンネルBのクロック入力ピン 19 20 DCS DFS デューティ・サイクル・スタビライザ（DCS） モード・ピン （アクティブ・ハイ） データ出力フォーマット選択ピン。ローレベルでオフセット・バイナリ、ハイレベルで2の補数 21 PDWN_B チャンネルBのパワーダウン機能選択ピン ロジック0でチャンネルBがイネーブル ロジック1でチャンネルBがパワーダウン （出力は静的でハイ・インピーダンスではありません） 22 OEB_B チャンネルBの出力イネーブル ロジック0でデータ・バスBがイネーブル 23∼26、39、 42∼45、58 DNC 無接続ピン。フローティング状態にしておいてください。 27、30∼38 D0_B（LSB） ∼ D9_B（MSB） チャンネルBのデータ出力ビット 28、40、53 29、41、52 DRGND DRVDD デジタル出力グラウンド デジタル出力駆動電源。0.1μF以上のコンデンサをDRGND間に接続して、デカップリングを行うことが必要で ロジック1で出力がハイ・インピーダンス す。0.1μFと10μFのコンデンサを並列に接続してデカップリングすることを推奨します。 REV.A 9 AD9216 ピン番号 記号 説明 46∼51、 54∼57 D0_A（LSB） ∼ D9_A（MSB） チャンネルAのデータ出力ビット 59 OEB_A チャンネルAの出力イネーブル ロジック0でデータ・バスAがイネーブル 60 PDWN_A ロジック1で出力がハイ・インピーダンス チャンネルAのパワーダウン機能選択ピン 61 MUX_SELECT ロジック1でチャンネルAがパワーダウン （出力は静的でハイ・インピーダンスではありません） データ・マルチプレクサ・モード （イネーブルの方法については、 「データ・フォーマット」 を参照） 62 63 SHARED_REF CLK_A 共有リファレンス制御ビット。ローレベルで独立リファレンス・モード、ハイレベルで共有リファレンス・モード。 チャンネルAのクロック入力ピン ロジック0でチャンネルAがイネーブル 1 グラウンド・ピン （AGNDとDRGND） はすべて共通のグラウンド・プレーンに接続することを推奨します。 10 REV.A AD9216 用語の説明 アナログ帯域幅 基本周波数（FFT解析により決定） のパワー・スペクトルが3dB減衰する 有効ビット数（ENOB） ENOBは、測定されたSINAD（信号／ノイズ＆歪み） から以下の数式（フ アナログ入力周波数。 ルスケール入力を想定） に基づいて計算します。 アパーチャ遅延 ENOB = ENCODEコマンドの立上がりエッジの50％時点からアナログ入力がサ ンプリングされる時点までの遅延。 SINAD MEASURED – 1.76 dB 6.02 フルスケール入力パワー dBm単位で表し、以下の数式を利用して計算します。 アパーチャ不確定性（ジッタ） アパーチャ遅延の各サンプル間における変動。 V 2 FULL SCALE rms クロック・パルス幅／デューティ・サイクル PowerFULL SCALE = 10 log ハイ・パルス幅は、定格性能を達成するためにクロック・パルスをロジッ ク1の状態に保持すべき最小時間です。ロー・パルス幅は、クロック・パ Z INPUT 0.001 ルスをローレベルの状態に保持すべき最小時間です。所定のクロック・ レート時に、これらの仕様に基づいて許容可能なクロック・デューティ・ ゲイン誤差 サイクルが決定されます。 ADCのフルスケール入力電圧範囲の理想値と測定値との偏差。 クロストーク 2次高調波歪み 低レベル （−40dBFS） の信号で駆動されているチャンネルに対して、隣 接するチャンネルがフルスケール信号で駆動されたときに発生するカッ 信号振幅のrms値と2次高調波成分のrms値との比で、単位はdBc。 プリング。 3次高調波歪み 信号振幅のrms値と 3次高調波成分のrms値との比で、単位はdBc。 差動アナログ入力抵抗、差動アナログ入力容量、差動アナログ入力 インピーダンス 各アナログ入力ポートで測定される実インピーダンスおよび複合インピー 積分非直線性 最小2乗曲線近似によって得られるベスト・ストレート・ラインを使用して ダンス。抵抗は静的に測定し、容量と差動入力インピーダンスはネット 測定された基準線からの伝達関数の偏差。単位はLSB。 ワーク・アナライザを使用して測定します。 最小変換レート 差動アナログ入力電圧範囲 フルスケールの応答を発生させるためには、ピークtoピークの差動電圧 最も低いアナログ信号周波数のS/N比が保証された限界値から3dBだ け低下したときのエンコード・レート。 をコンバータに印加する必要があります。ピーク差動電圧は、1本のピン 上の電圧を測定し、それと位相が180° 異なる他のピンの電圧から減算 最大変換レート して求められます。ピークtoピーク差動電圧は、入力の位相を180° 回転 パラメータ・テストを実施する際に適用されるエンコード・レート。 させ、ピーク差動電圧の測定を再度実施する方法によって行います。こ の後で、両方のピーク測定値の差を計算します。 出力伝播遅延 微分非直線性 CLKの立上がりエッジの50％ポイントに到達後、全出力データ・ビットが すべて有効なロジック・レベルの範囲内に入るまでの遅延時間。 任意のコード幅における理想的な1LSBのステップからの偏差。 REV.A 11 AD9216 ノイズ（ADCの任意の範囲） 2トーン相互変調歪み除去 この値には、熱ノイズと量子化ノイズの両方が含まれます。 いずれか一方の入力トーンのrms値と最悪の3次相互変調歪み成分の rms値との比。単位はdBc。 FSdBm – SNRdBc – SignaldBFS Vnoise = Z × 0.001× 10 10 2トーンSFDR いずれか一方の入力トーンのrms値と最大スプリアス成分のrms値との ここで、 比。最大スプリアス成分はIMD成分である場合もあれば、IMD成分で Z は入力インピーダンス。 ない場合もあります。この仕様は、dBc（信号レベルの低下に伴い劣化） またはdBFS（コンバータのフルスケールとの比較） の単位で表します。 FS は該当する周波数におけるデバイスのフルスケール。 その他の最悪スプリアス 信号振幅のrms値と最悪スプリアス成分（2次および3次高調波を除く） SNR は特定の入力レベルにおけるS/N比。 のrms値との比。単位はdBc。 Signal はフルスケールよりも低いdB値で表される、ADCへの入力信号レ ベル。 過渡応答時間 アナログ入力が負のフルスケールよりも10％高いポイントのアクイジショ 電源電圧変動除去比（PSRR） ンから正のフルスケールよりも10％低いポイントに遷移した後で、ADCの 次のアクイジションが可能となるのに要する時間。 この仕様は、電源電圧が最大値から最小値に変動した際にADCのフ ルスケールが受ける影響を示します。 アウトオブレンジからの復帰時間 アナログ入力が正のフルスケールよりも10％高いポイントのアクイジショ 信号／ノイズ＆歪み比（SINAD） 信号振幅（フルスケールよりも1dB低いレベルに設定） のrms値と他のス ンから負のフルスケールよりも10％高いポイントに遷移した後で、または 負のフルスケールよりも0％低いポイントから正のフルスケールよりも10％ ペクトル成分（高調波を含み、DC成分を除く） すべての合計のrms値と 低いポイントに遷移した後で、ADCの次のアクイジションが可能となるの の比。 に要する時間。 S/N（信号／ノイズ）比（高調波を除く） 信号振幅（フルスケールよりも1dB低いレベルに設定） のrms値と他のス ペクトル成分（7次までの高調波およびDC成分を除く） すべての合計の rms値との比。 スプリアスフリー・ダイナミック・レンジ（SFDR） 信号振幅のrms値と最大スプリアス・スペクトル成分のrms値との比。最 大スプリアス成分は高調波の場合もあれば、高調波でない場合もありま す。この仕様は、dBc（信号レベルの低下に伴い劣化） またはdBFS（コン バータのフルスケールとの比較） の単位で表します。 12 REV.A AD9216 代表的な性能特性 特に指定のない限り、AVDD＝3.0V、DRVDD＝2.5V、T＝25℃、AINを差動で駆動、内部リファレンス、DCSオンで仕様規定。 0 0 SNR = 57.8dB SINAD = 57.8dB H2 = –92.7dBc H3 = –80.3dBc SFDR = 78.2dBc –20 –10 70MHzのチャンネルA –20 –30 振幅（dBFS） 振幅（dBFS） –40 –60 –80 –40 –50 チャンネルBの76MHzからの クロストーク –60 –70 –80 –120 0 10 20 30 40 04775-021 04775-018 –100 –90 –100 27 50 28 29 (76) 周波数（MHz） 31 32 33 34 周波数（MHz） 35 (70) 36 図7. FFT：fS＝105MSPS、AIN＝70MHz、BIN＝76MHz（105グレード） A、B両ポート駆動時のAポートのFFT @−0.5dBFS 図4. FFT：fS＝105MSPS、AIN＝10.3MHz @−0.5dBFS （105グレード） 0 0 SNR = 56.9dB SINAD = 56.8dB H2 = –78.5dBc H3 = –80dBc SFDR = 78.3dBc –20 SNR = 57.6dB SINAD = 57.4dB H2 = –84.1dBc H3 = –77.2dBc SFDR = 74dBc 70MHzの チャンネルA –20 –40 –60 –80 –80 –100 –100 –120 0 10 20 30 40 チャンネルBの 76MHzからの クロストーク –60 04775-048 振幅（dBFS） –40 04775-019 振幅（dBFS） 30 –120 50 0 5 10 15 周波数（MHz） 20 25 30 35 40 周波数（MHz） 図8. FFT：fS＝80MSPS、AIN＝70MHz、BIN＝76MHz（80グレード） A、B両ポート駆動時のAポートのFFT @−0.5dBFS 図5. FFT：fS＝105MSPS、AIN＝70MHz @−0.5dBFS （105グレード） 0 SNR = 56.8dB SINAD = 56.7dB H2 = –74dBc H3 = –84.3dBc SFDR = 74dBc –20 0 SNR = 57.5dB SINAD = 57.3dB H2 = –85.9dBc H3 = –74.4dBc SFDR = 72.4dBc 70MHzの チャンネルA –20 –40 振幅（dBFS） –60 –80 チャンネルBの 76MHzからの クロストーク –60 –80 –100 04775-020 –100 –120 0 10 20 30 40 –120 50 0 周波数（MHz） 5 10 15 20 25 30 周波数（MHz） 図9. FFT：fS＝65MSPS、AIN＝70MHz、BIN＝76MHz（65グレード） A、B両ポート駆動時のAポートのFFT @−0.5dBFS 図6. FFT：fS＝105MSPS、AIN＝100MHz @−0.5dBFS （105グレード） REV.A 04775-049 振幅（dBFS） –40 13 AD9216 100 100 H3 90 H2 H2 90 80 H3 dB dB 80 70 SFDR 70 SFDR SNR SNR 60 SINAD 50 0 20 40 60 80 100 50 120 04775-051 04775-022 60 SINAD 0 50 100 150 200 250 300 クロック周波数（MHz） アナログ入力周波数（MHz） 図10. サンプル・クロック周波数 対 SNR、SINAD、H2、H3、SFDR AIN＝70MHz @ −0.5dBFS（105グレード） 図13. アナログ入力周波数掃引 AIN＝−0.5dBFS、fS＝80MSPS（80グレード） 100 100 H2 90 90 H2 H3 H3 80 dB dB 80 70 70 SNR SFDR SNR 60 0 10 20 30 40 50 60 70 80 90 04775-052 04775-050 60 SINAD 50 SFDR SINAD 50 100 50 0 100 150 200 250 300 クロック周波数（MHz） アナログ入力周波数（MHz） 図11. サンプル・クロック周波数 対 SNR、SINAD、H2、H3、SFDR AIN＝70MHz @ −0.5dBFS（65/80グレード） 図14. アナログ入力周波数掃引 AIN＝−0.5dBFS、fS＝65MSPS（65グレード） 100 90 80 90 70 H2 SFDR dBFS 60 80 H3 SFDR dBc dB dB 50 40 70 SNR 20 0 50 100 150 200 250 04775-053 SINAD 50 SNR dB 04775-023 60 65dBの基準ライン 30 SFDR 10 0 –60 300 – 50 –40 –30 –20 –10 0 アナログ入力レベル（dBFS） アナログ入力周波数（MHz） 図15. アナログ入力レベル 対 SFDR AIN＝70MHz、fS＝105MSPS（105グレード） 図12. アナログ入力周波数掃引 AIN＝−0.5dBFS、fS＝105MSPS（105グレード） 14 REV.A AD9216 90 90 80 80 70 70 2トーンSFDR（dBFS） SFDR dBFS 60 60 2トーンSFDR（dBc） SFDR dBc 50 dB dB 50 70dBの基準ライン 40 40 65dBの基準ライン 30 30 SNR dB 10 0 –60 –50 –40 –30 –20 –10 04775-026 20 10 04775-063 20 0 –60 0 –50 –40 –30 –20 –10 0 2トーン・アナログ入力レベル（dBFS） アナログ入力レベル（dBFS） 図19. 入力駆動レベル 対 2トーンIMD性能（69.1MHzおよび70.1MHz、 fS＝105MSPS（105グレード）、F1とF2のレベルが等価） 図16. アナログ入力レベル 対 SFDR AIN＝70MHz、fS＝80MSPS（80グレード） 90 90 80 80 SFDR dBFS 70 SFDR dBFS 70 60 60 SFDR dBc 50 50 75dBの基準ライン dB dB SFDR dBc 40 40 30 30 20 SNR dB 65dBの基準ライン 0 –60 –50 –40 10 04775-054 10 –30 –20 –10 04775-055 20 0 –70 0 –60 アナログ入力レベル（dBFS） –50 –40 –30 –20 –10 0 2トーン・アナログ入力レベル（dBFS） 図17. アナログ入力レベル 対 SFDR AIN＝70MHz、fS＝65MSPS（65グレード） 図20. 入力駆動レベル 対 2トーンIMD性能（69.1MHzおよび70.1MHz、 fS＝80MSPS（80グレード）、F1とF2のレベルが等価） 0 90 –10 80 –20 70 SFDR dBFS 60 –40 SFDR dBc 50 dB –50 75dBの基準ライン 40 –60 IMD = –69.9dBc –70 30 20 04775-025 –80 –90 –100 0 10 20 30 40 10 0 –70 50 入力周波数（MHz） –60 –50 –40 –30 –20 –10 0 2トーン・アナログ入力レベル（dBFS） 図21. 入力駆動レベル 対 2トーンIMD性能（69.1MHzおよび70.1MHz、 fS＝65MSPS（65グレード）、F1とF2のレベルが等価） 図18. 2トーンIMD性能 F1、F2＝69.1MHz、70.1MHz @ −7dBFS、 105MSPS（105グレード） REV.A 04775-056 振幅（dBFS） –30 15 AD9216 100 80 90 75 SFDR 80 70 70 2トーンSFDR（dBFS） 65 60 dB dB 2トーンSFDR（dBc） 50 60 SNR 40 55 30 50 70dBの基準ライン 20 0 –60 –50 –40 –30 –20 –10 40 0.25 0.35 0 04775-030 45 04775-027 10 0.45 0.55 0.65 0.75 0.85 2トーン・アナログ入力レベル（dBFS） 0.95 1.05 1.15 1.25 VREF (V) 図22. 入力駆動レベル 対 2トーンIMD性能（100.1MHzおよび101.1MHz、 fS＝105MSPS（105グレード）、F1とF2のレベルが等価） 図25. 外部VREF（フルスケール＝2×VREF）対SNR、SFDR AIN＝70.3MHz @−0.5dBFS、105MSPS（105グレード） 100 AVDD電流（105グレード） 1.0 80 0.8 70 0.6 ゲイン誤差（フルスケールの％） AVDD電流（65/80グレード） 60 50 40 30 DRVDD電流（全グレード） 20 0.4 0.2 外部リファレンス・モード 0 –0.2 –0.4 –0.6 内部リファレンス・モード 04775-028 10 0 10 20 30 40 50 60 70 80 90 04775-031 電流（mA） 90 –0.8 –1.0 –40 100 –20 0 サンプル・クロック・レート （MSPS） 20 40 60 80 温度（℃） 図23. サンプル・クロック周波数 対 IAVDD、IDRVDD （CLOAD＝5pF、AIN＝70MHz @−0.5dBFS） 図26. ゲイン誤差の変動の温度特性（105グレード） AIN＝70MHz @−0.5dBFS、105MSPS、25℃基準 80 80 70 SFDR DCSオン時 75 SFDR DCS オフ時 SFDR 60 dB dB 70 SNR DCSオン時 50 65 SNR DCSオフ時 60 SNR 04775-029 30 20 25 30 35 40 45 50 55 60 65 70 04775-032 40 SINAD 55 –40 75 –20 0 20 40 60 80 温度（℃） 正側のデューティ・サイクル（％） 図24. 正側のデューティ・サイクル 対 SNR、SFDR（DCSオン時／オフ時、 AIN＝70MHz @−0.5dBFS、105MSPS（105グレード）） 16 図27. SNR、SINAD、SFDRの温度特性（105グレード） AIN＝70MHz @−0.5dBFS、105MSPS、内部リファレンス・モード REV.A AD9216 80 80 SFDR 75 75 SFDR 70 dB dB 70 65 65 –20 0 20 40 60 04775-059 04775-033 SNR SINAD 55 –40 SNR 60 60 SINAD 55 80 2.8 2.7 2.9 3.0 3.1 3.2 3.3 AVDD (V) 温度（℃） 図28. SNR、SINAD、SFDRの温度特性（105グレード） AIN＝70MHz @−0.5dBFS、105MSPS、外部リファレンス・モード 図31. AVDD 対 SNR、SINAD、SFDR AIN＝70MHz @−0.5dBFS、105MSPS（105グレード） 80 80 SFDR 75 SFDR 75 70 dB dB 70 65 65 04775-057 55 –40 SINAD –20 0 20 40 60 SNR 60 SNR 04775-062 60 SINAD 55 80 2.7 2.8 2.9 3.0 3.1 3.2 3.3 温度（℃） AVDD (V) 図29. SNR、SINAD、SFDRの温度特性（80グレード） AIN＝70MHz @−0.5dBFS、80MSPS、内部リファレンス・モード 図32. AVDD 対 SNR、SINAD、SFDR AIN＝70MHz @−0.5dBFS、80MSPS（80グレード） 85 85 SFDR 80 80 75 75 dB 70 65 70 65 SNR SNR 60 04775-058 55 –40 60 SINAD –20 0 20 40 60 04775-060 dB SFDR SINAD 55 80 2.7 2.8 2.9 3.0 3.1 3.2 3.3 温度（℃） AVDD (V) 図30. SNR、SINAD、SFDRの温度特性（65グレード） AIN＝70MHz @−0.5dBFS、65MSPS、内部リファレンス・モード 図33. AVDD 対 SNR、SINAD、SFDR AIN＝70MHz @−0.5dBFS、65MSPS（65グレード） REV.A 17 AD9216 2.0 5.2 1.5 5.0 1.0 4.8 TPD (ns) LSB 0.5 0 –0.5 4.6 4.4 –1.0 04775-035 –2.0 0 200 400 600 800 4.0 –40 1000 04775-061 4.2 –1.5 –20 0 20 40 60 80 コード 温度（℃） 図34. 代表的なDNL AIN＝10.3MHz @−0.5dBFS、105MSPS（105グレード） 図36. 代表的な伝播遅延の温度特性（全グレード） 2.0 1.5 1.0 LSB 0.5 0 –0.5 –1.0 04775-036 –1.5 –2.0 0 200 400 600 800 1000 コード 図35. 代表的なINL AIN＝10.3MHz @−0.5dBFS、105MSPS（105グレード） 18 REV.A AD9216 等価回路 AVDD AV DD VIN+_A, VIN–_A, VIN+_B, VIN–_B PDWN 04775-004 04775-006 30k Ω 図37. アナログ入力段 図39. パワーダウン入力部 A VDD DRVDD 04775-005 04775-007 CLK_A, CLK_B DCS, DF S, MUX_SELECT, SHARED_REF 図40. デジタル出力部 図38. クロック、 デジタル入力部 REV.A 19 AD9216 動作理論 AD9216は、AD9215コンバータ・コアをベースとする2個の高性能ADC で構成されています。このデュアルADCの信号経路は、共有の内部バ わせによって、入力帯域幅が制限されてしまいます。ベストな動的性能 を得るためには、同相電圧のセトリング誤差が対称となるように、VIN＋ ンドギャップ・リファレンス電圧源のVREFを除けばすべて独立しており、 とVIN−を駆動する信号源のインピーダンスをマッチングさせる必要が それぞれ独自設計のフロントエンドSHA（サンプル＆ホールド・アンプ） と、後段のパイプライン方式のスイッチド・キャパシタADCで構成されて あります。これらの誤差は、ADCの同相ノイズ除去性能によって低減さ れます。 います。パイプライン方式のADCは、SHAと後段の7つの1.5ビット回路 段、最終段の3ビット・フラッシュの3つのセクションに分かれています。こ H れらの段はそれぞれオーバーラップしているので、前段で発生するフラ T ッシュ誤差を補正できます。各段からの量子化出力はデジタル・エラー・ ロジック・ブロックを経由して結合され、その後で最終的な10ビット変換 T 0.5pF VIN+ CPAR 結果が出力されます。このパイプライン・アーキテクチャの採用により、初 段で新しい入力サンプリングが行われている間に、後段では前のデー T タを処理しています。サンプリングは各チャンネル・クロックの立上がりエ 0.5pF ッジで実行されます。 VIN– CPA R H 信号乗算器はフラッシュ型ADCの出力を使用し、同じ分解能のスイッ 04775-008 T 最終段を除く各パイプライン段は、低分解能のフラッシュ型ADCと残差 信号乗算器で構成されており、次のパイプライン段を駆動します。残差 図41. スイッチド・キャパシタ入力 チド・キャパシタD/Aコンバータ （DAC） を制御します。このDAC出力は パイプライン段の入力信号から減算され、その残差信号の増幅（乗算） によって、次のパイプライン段が駆動されます。残差信号乗算器段は、 乗算型DAC（MDAC） とも呼ばれます。各段ではそれぞれ1ビットの冗長 内部の差動リファレンス・バッファは、ADCコアのスパンを規定する正と 負のリファレンス電圧であるREFTとREFBを生成します。リファレンス・ 性を使用し、フラッシュ誤差のデジタル・コレクションを行います。最終段 は単純に1個のフラッシュ型ADCのみで構成されています。 バッファの出力同相電圧は電源電圧の中間値に設定され、REFTと REFBの各電圧およびスパンは以下のように定義されます。 入力段には、差動またはシングルエンドのモードでACカップリングまたは DCカップリングとして構成可能な差動SHAが内蔵されています。出力 REFT ＝ 1/2（AVDD＋VREF ） 段のブロックはデータのアライメントを行い、エラー補正を実行した後で、 データを出力バッファに送ります。出力バッファは個別の電源で動作す REFB ＝ 1/2（AVDD−VREF ） るので、出力電圧振幅の調整が可能です。 スパン ＝ 2× （REFT−REFB） ＝ 2×VREF 上記の数式から、REFTおよびREFBの電圧は中間電源電圧を基準に アナログ入力 して対称であり、入力スパンは定義によりVREF電圧値の2倍になること がわかります。 AD9216のアナログ入力は差動スイッチド・キャパシタSHAであり、これ は最適な性能を維持すると同時に、差動入力信号を処理するように設 SHAは、選択されたリファレンス電圧の許容可能な範囲内に信号ピー クを維持する信号源から駆動できます。同相電圧入力レベルの最小値 計されています。このSHA入力は、幅広い同相電圧範囲の入力を受け 入れます。最適な性能を維持するために、電源電圧の中間値を入力同 相電圧として使用することを推奨します。 と最大値は、以下のように定義されます。 VCMMIN ＝ VREF / 2 SHA入力は、差動スイッチド・キャパシタ回路となっています。図41では、 クロック信号がSHAをサンプル・モードとホールド・モードに交互に切り替 VCMMAX ＝ （AVDD＋VREF）/2 えています。SHAがサンプル・モードに切り替えられると、信号源はサン プル・コンデンサを充電し、1/2のクロック・サイクル以内でセトリングしな 同相電圧入力レベルの最小値により、AD9216はグラウンド基準入力を ければなりません。値の小さい抵抗を各入力に直列に接続すると、駆 動信号源の出力段にSHAで発生するピーク過渡電流が流入するのを 受け入れることができます。最適な性能は差動入力により達成されます が、シングルエンドの信号源はVIN＋またはVIN−まで駆動できます。こ 低減できます。さらに、容量の小さいシャント・コンデンサを入力間に接 続して、動的な充電電流を供給することも可能です。この受動ネットワー の構成時には、1つの入力で信号を受け入れ、もう1つの入力は適切な 電圧リファレンスに接続して、ミッドスケールに設定する必要があります。 たとえば、2Vp-p信号をVIN＋に印加し、1VのリファレンスをVIN−に入 クはADCの入力にローパス・フィルタを形成するので、これらの部品の 正確な数値はアプリケーションに応じて異なります。IFアンダーサンプリ ング・アプリケーションでは、シャント・コンデンサを用いないでください。 力することができます。 シャント・コンデンサを用いると、駆動信号源のインピーダンスとの組合 20 REV.A AD9216 AD9216は、2Vから0Vまでの範囲で変化する信号を入力できます。こ のシングルエンド構成の場合には、差動入力構成と比較して歪み性能 DCカップリングのアプリケーションの場合には、要求条件に応じて AD8138やAD8139、AD8351などをADCドライバとして使用できます。 が大幅に劣化します。ただし、入力周波数を低くすれば、その影響は目 立たなくなります。 AD8138を使用する例を図44に示します。AD9216のPCボードには、図 53に示すようにオプションとしてAD8139が実装されています。AD8351 は通常、30∼40MHzよりも高い周波数時に優れた性能を発揮します。 85 80 2V p-p SFDR 499Ω 33Ω 499Ω 70 AD8138 1kΩ dB 65 0.1µF 60 1kΩ 523Ω 499Ω 2V p-p SNR 55 20pF 33Ω AVDD VIN+ AD9216 VIN– AGND 04775-011 49.9Ω 75 図44. AD8138を使用してADCを駆動する回路 04775-009 50 45 40 0.25 0.75 1.25 1.75 2.25 SENSE＝グラウンド 2.75 アナログ入力同相電圧（V） 図42. 入力同相電圧感度 VIN+ 差動入力構成 すでに詳述したように、AD9216を差動入力構成で駆動するときに、最 1/2フル スケール 適な性能が得られます。ベースバンド・アプリケーションでは、差動ドラ イバの「AD8138」が優れた性能を発揮し、このADCと柔軟にインターフ AVDD/2 AVDD/2 VIN– き、しかもこのドライバはサレンキー型フィルタに構成できるので、入力信 号の帯域幅を制限することが可能です。 デジタル出力＝全ビット「1」 デジタル出力＝全ビット「0」 04775-012 ェースできます。AD8138の出力同相電圧は容易にAVDD/2に設定で 図45. アナログ入力フルスケール（フルスケール＝2V） 入力周波数が第2ナイキスト・ゾーンに該当するか、またはこの帯域を超 える場合、ほとんどのアンプはAD9216の真の性能を達成できなくなりま す。これは特に、70∼200MHzの範囲の周波数をサンプリングするIFア ンダーサンプリング・アプリケーションの場合に当てはまります。このよう シングルエンド入力構成 コストの節減が要求されるアプリケーションでは、シングルエンド入力を なアプリケーションでは、図43に示す差動トランス・カップリングを入力構 成として推奨します。 使用しても十分な性能を確保できます。この構成時には、入力の同相振 幅が大きくなるため、SFDRと歪みの性能が劣化します。しかし、各入力 に接続する信号源インピーダンスのマッチングがとれていれば、S/N比 性能はほとんど低下しないはずです。 50Ω 2V p-p 10pF 49.9Ω AVDD VIN_A AD9216 50Ω VIN_B 0.1µF AGND 1kΩ 04775-010 10pF 1kΩ 図43. 差動トランス・カップリング回路 トランスを選択する際には、信号特性を考慮に入れる必要があります。 大半のRFトランスは周波数が数MHz低下するだけで飽和し、過大な信 号パワーが起因してコアも飽和する結果になり、そのために歪みが発生 します。 REV.A 21 AD9216 クロック入力と考慮事項 消費電力とスタンバイ・モード 標準的な高速ADCは、クロックの立上がりエッジと立下がりエッジを使 用して、各種の内部タイミング信号を生成するので、その結果としてクロ AD9216の消費電力は、サンプリング・レートに比例します。デジタル （DRVDD）消費電力は、主にデジタル・ドライバの駆動強度と各出力ビ ックのデューティ・サイクルの影響を受けやすくなります。一般的に、動 的性能特性を維持するため、クロックのデューティ・サイクル誤差は5％ ットの負荷によって決まります。デジタル駆動電流は、以下の数式から 計算できます。 以内に収める必要があります。 IDRVDD ＝ VDRVDD × CLOAD × fCLOCK × N AD9216では、各チャンネルに個別のクロック入力が用意されています。 ここで、N は変化するビット数、そしてCLOAD はデジタル・ピン上で変化 する負荷の平均値です。 これらのクロックを同じ周波数と位相で動作させると、最適な性能が得 られます。各チャンネルのクロックを非同期に動作させると、性能が大 幅に劣化する場合があります。アプリケーションによっては、隣接チャン アナログ回路は、各速度グレードで優れた性能を発揮するとともに消費 電力を低減できるように、最適にバイアスされています。各速度グレード ネルのクロックのタイミングをスキューする （ずらす） ことが必要になります。 AD9216には個別のクロック入力が備わっているので、大幅な性能低下 を引き起こすことなく、各チャンネル間でクロック・タイミングのスキュー （typ：±1ns） を行うことが可能です。 は低速のサンプリング・レート時に基準の電力を消費し、その数値はク ロック周波数が高くなるに従って増加します。 AD9216には、各コンバータに1個のクロック・デューティ・サイクル・スタ PWDN_AまたはPWDN_Bのいずれかのピンをアサートすることにより、 ビライザ（DCS） が内蔵されています。これらのDCSは非サンプリング・ AD9216の該当チャンネルを個別にスタンバイ・モードに設定できます。 エッジの再タイミングを行い、50％ （nom） のデューティ・サイクルで内部 クロックを供給します。通常、入力クロック・レートを高速化するとデュー 1チャンネルのみパワーダウン状態の場合、スタンバイ・モードのオン／ オフに要する時間は最大で5サイクルです。両チャンネルがパワーダウ ティ・サイクルを50％に維持することはむずかしくなりますが、DCSは幅 広い範囲の入力クロック・デューティ・サイクルに対応できるため、入力 ン状態のときは、VREFがグラウンド電位になるため、デカップリング用コ ンデンサの容量に応じてウェークアップ時間は約7msとなります。 クロック・レートを高速化できるという利点があります。高性能を維持する ために、コンバータに適切なトラック／ホールド時間が必要とされる高速 アプリケーションでは、デューティ・サイクルを50％のクロックに維持する ADCの消費電力が3mW（typ） まで低減されるスタンバイ・モード時（1チ ャンネルか両チャンネルかにかかわらず） には、入力クロックとアナログ入 ことが特に重要となります。DCSピンをハイレベルにすると、DCS機能を イネーブルに設定できます。 力を静的な状態に維持することを推奨します。両チャンネルがスタンバ イ・モードのときに、クロック入力がアクティブであると、消費電力は10mW （typ） まで増加します。 デューティ・サイクル・スタビライザでは、非サンプリング・エッジを生成 するために、遅延ロック・ループ（DLL） を使用します。その結果、サンプ 両チャンネルが完全なパワーダウン・モード （PDWN_A＝PDWN_B＝ハ リング周波数を変更した場合は、DLLが新しいレートにセトリングするま でに約2∼3μsの時間が必要になります。 イレベル） に入っているときに、スタンバイ消費電力は最小値を実現しま す。この条件下では、内部リファレンスがパワーダウンします。パワーダ 高速、高分解能ADCの性能は、クロック入力の品質に左右されます。所 ウン後に1チャンネルまたは両チャンネルがイネーブルになる場合、ウェ ークアップ時間はREFTおよびREFBデカップリング用コンデンサの再充 における、アパーチャ・ジッタ （tJ） 定のフルスケール入力周波数（fINPUT） 電、およびパワーダウンの持続時間に直接関係して変化します。 のみに起因するS/N比の劣化は、以下の数式から計算できます。 1チャンネルのみパワーダウンすると、消費電力を適度に節減できます。 S/N比の劣化 ＝ 2 × log 10〔1/2 × p × fINPUT × tJ〕 パワーダウンしたチャンネルは内部回路をシャットダウンしますが、リファ レンス・バッファと共有リファレンスはともにパワーオンの状態に保たれま はすべてのジッタ発生源の2乗和 上の数式で、rmsアパーチャ・ジッタ （tJ） す。バッファと電圧リファレンスがパワーオンの状態に維持されるので、ウ 平方根値を表し、ジッタ発生源にはクロック入力、アナログ入力信号、 ADCのアパーチャ・ジッタの仕様が含まれます。アンダーサンプリング・ ェークアップ時間は数クロック・サイクルまで低減されます。 アプリケーションでは特に、ジッタの影響を受けやすくなります。 デジタル出力 特に、アパーチャ・ジッタがAD9216のダイナミック・レンジに悪影響を及 AD9216の出力ドライバは、3Vロジック・ファミリーと直接的なインターフ ぼしそうな場合、最適な性能を得るためには入力クロックのジッタを最小 限に抑えることが重要です。クロック入力回路には安定したリファレンス ェースが可能です。大きい容量性負荷または多くのファンアウトを駆動 するADCが要求されるアプリケーションでは、大きい駆動電流が電源上 で電流グリッチを引き起こす傾向があり、そのためにコンバータの性能 を使用してください。その例として、アナログ電源プレーンとアナログ・グ ラウンド・プレーンを使用し、AD9216のクロック入力に有効なハイレベル が損なわれるので、バッファまたはラッチの外付けが必要になります。 およびローレベルのデジタル信号を生成します。デジタル・ノイズによる クロック信号の変調を回避するために、クロック・ドライバの電源はADC データ・フォーマットは、オフセット・バイナリまたは2の補数を選択できま 出力ドライバの電源から切り離してください。クロック源としてはジッタの す。これについては、 「データ・フォーマット」の項で説明します。 低い水晶制御発振器がベストです。これとは別のタイプのクロック源（ゲ ート・ロジックや分周器など） からクロックを生成する場合には、最後の手 順としてオリジナル・クロックによる再タイミングを行ってください。 22 REV.A AD9216 出力コーディング データ・フォーマット 表8 コード （VIN＋）−（VIN−） オフセット・ バイナリ 2の補数 AD9216の出力データ・フォーマットは、2の補数またはオフセット・バイナ リのどちらにも設定できます。この制御は、データ・フォーマット選択 （DFS） 1023 >＋0.998V 11 1111 1111 01 1111 1111 ピンを使用して行います。DFSピンをAGNDに接続すると、オフセット・ バイナリの出力データが供給されます。これに対して、DFSピンをAVDD 1023 ＋0.998V 11 1111 1111 01 1111 1111 に接続すると、出力データ・フォーマットは2の補数となります。 1022 ＋0.996V 11 1111 1110 01 1111 1110 ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ デュアルADCから出力されるデータは1つの10ビット出力バス上でマル 513 ＋0.002V 10 0000 0001 00 0000 0001 512 ＋0.0V 10 0000 0000 00 0000 0000 511 −0.002V 01 1111 1111 11 1111 1111 ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ チプレキシングできます。このマルチプレキシングはMUX_SELECTビッ トをトグルし、チャンネル・データを同方向または反対方向のチャンネル・ データ・ポートに転送して行います。MUX_SELECTビットがロジック・ハ イレベルのとき、チャンネルAのデータはチャンネルA出力バスに転送さ れ、チャンネルBのデータはチャンネルB出力バスに転送されます。 MUX_SELECTビットをロジック・ローレベルにすると、チャンネル・データ の転送方向が逆になります。つまり、チャンネルAのデータはチャンネル 1 −0.998V 00 0000 0001 10 0000 0001 0 −1.000V 00 0000 0000 10 0000 0000 0 <−1.000V 00 0000 0000 10 0000 0000 B出力バスに転送され、チャンネルBのデータはチャンネルA出力バスに 転送されます。MUX_SELECTビットをトグルすることで、マルチプレクス されたデータをどの出力データ・ポートにも出力できます。 2個のADCを同期したタイミングで動作させる場合、同じクロックを タイミング AD9216は、ラッチされたデータ出力を6クロック・サイクルのパイプライン MUX_SELECピンに印加します。CLK_A、CLK_B、MUX_SELECT間 にスキュー （ずれ） が存在すると、AC性能が劣化します。クロック・スキ 遅延で供給します。クロック信号のエッジが立上がり、これに続く1つの ューは常に＜100psに保つことを推奨します。MUX_SELECTの立上が の後で、データ出力が供給されます。この詳細なタイミン 伝播遅延（tPD） グ図については、図2を参照してください。 りエッジの後で、いずれかのデータ・ポートにその該当するチャンネルの データが転送されます。このエッジが立下がると、もう片方のチャンネル 出力データラインの長さ、およびこれらにかかる負荷を可能な限り最小 のデータがバス上に転送されます。通常は、消費電力とノイズを低減す るために、該当するOEBをハイレベルに設定し、他の未使用のバスを にして、AD9216内部で発生するトランジェントを低く抑えてください。こ ディスエーブルにします。このマルチプレクス・モードの例を図46に示し れらのトランジェントは、コンバータの動的性能を劣化させる可能性があ ります。AD9216の最小変換レートは10MSPSです。クロック・レートが ます。データをマルチプレキシングすると、データレートがサンプリング・ レートの2倍になります。なお、このモードのときは、両方のチャンネルを 10MSPSを下回ると、動的性能が低下するおそれがあります。 アクティブに維持し、各チャンネルのパワーダウン・ピンをローレベルに維 持する必要があります。 A–1 A1 A0 A8 A2 A7 A3 A4 B–1 B1 B0 A6 A5 B8 B2 B7 B3 B4 ADC Aのアナログ入力 ADC Bのアナログ入力 B6 B5 B–7 A–6 B–6 A–5 B–5 A–4 B–4 A–3 B–3 A–2 B–2 A–1 B–1 A0 B0 A1 B1 D0_A –D11_A 04775-013 CLK_A = CLK_B = MUX_SELECT 図46. チャンネルAの出力を使用し、同じクロックをCLK_A、CLK_B、MUX_SELECTに加えるマルチプレクス・データ・フォーマットの例 REV.A 23 AD9216 VREF＝1.0Vのときに、最適な性能が得られる点に留意してください。 VREF（およびフルスケール） がこれを下回ると、性能が劣化します （図25 電圧リファレンス AD9216には安定した高精度の0.5V電圧リファレンスが内蔵されていま す。AD9216の電圧入力範囲は、リファレンス電圧を変化させることで調 を参照）。以下のリファレンス電圧設定ではすべて、REFTとREFBで ADCコアを駆動し、その入力スパンを設定します。内部または外部いず 整できます。リファレンス電圧を調整するには、外部に抵抗をつけて内 部リファレンスを変化させる方法と、外部から別のリファレンスを印加す れの電圧リファレンスの場合でも、ADCの入力範囲は常にリファレンス・ ピンの電圧の2倍に等しくなります。 る方法があります。ADCの入力スパンは、リファレンス電圧の変化に比 例します。 内部リファレンスの接続 AD9216の内蔵コンパレータはSENSEピン上の電位を検出し、リファレン VIN+ VIN– REFT スを3つの状態に設定できます （表9） 。SENSEピンをグラウンドに接続す 0.1µF ると、リファレンス・アンプ・スイッチが内部抵抗分圧器に接続され（図47 を参照） 、VREFが1Vに設定されます。図48に示すように抵抗分圧器を ADC コア 0.1µF 10µF REFB 接続すれば、スイッチは再びSENSEピンに設定されます。これにより、リ ファレンス・アンプが非反転モードに入り、VREF出力は以下の数式から 0.1µF VREF 求められます。 10µF 0.1µF VREF ＝ 0.5 × （1 ＋ R2 / R1） 選択 ロジック 0.5V 04775-014 SENSE AD9216 図47. 内部リファレンスの構成 （1チャンネルのみ表示） 表9 リファレンスの設定方法 選択されたモード SENSE電圧 VREF出力（V） 設定される差動入力スパン（Vp-p） 外部リファレンス AVDD 該当なし 2×外部リファレンス電圧 プログラマブル・リファレンス 0.2V∼VREF 0.5× （1＋R2/R1） 2×VREF（図48を参照） 内部の固定リファレンス AGND∼0.2V 1.0 2.0 24 REV.A AD9216 0.6 外部リファレンス動作 ADCのゲイン精度を高め、また熱ドリフト特性を改善するために、外部 0.5 VREF誤差（％） リファレンスが必要になることがあります。複数個のADCが相互にトラッ キングする場合には、ゲイン・マッチング誤差を許容可能なレベルまで 低減するために、1個のリファレンス （内部または外部） を共用することが 必要な場合があります。ゲインとオフセットの温度ドリフトをさらに低く抑 えるには、高精度の外部リファレンスを選択することも可能です。図49 に、内部リファレンスの標準的なドリフト特性を示します。 0.4 0.3 VREF = 1.0V 0.2 SENSEピンをAVDDに接続すると、内部リファレンスがディスエーブルに なり、外部リファレンスを使用できます。内部リファレンス・バッファは、外 部リファレンスからみた場合、7kΩの負荷に等価となります。内部バッフ 0 –40 ァは、正と負のフルスケール・リファレンス電圧、REFTとREFBをADCコ アに対して生成します。入力スパンは常にリファレンス電圧値の2倍にな 0.05 チングを改善する場合には、他のコンバータによって電圧リファレンスに かかる負荷を考慮に入れることが必要です。図50には、負荷が内部電 0 VREF誤差（％） 圧リファレンスの精度に与える影響を示しています。 VIN+ 0.1µF 20 40 温度（℃） 60 80 –0.05 –0.10 VREF = 1.0V –0.20 04775-017 0.1µF 0 –0.15 REFT ADC コア –20 図49. 代表的なVREFドリフト るので、外部リファレンスは最大1Vに制限する必要があります。AD9216 の内部リファレンスを複数個のコンバータの駆動に使用し、ゲインのマッ VIN– 04775-016 0.1 10µF –0.25 REFB 0 0.5 1.0 0.1µF VREF 1.5 ILOAD (mA) 2.0 2.5 3.0 図50. 負荷 対 VREF精度 10µF 10µF R2 選択 ロジック 0.5V 共有リファレンス・モード SENSE 共有リファレンス・モードでは、優れたゲインおよびオフセットのマッチン グ性能を得るために、デュアルADCから供給されるリファレンスを外部 R1 で互いに接続できます。各ADCを個別に機能させる場合には、リファレ 04775-015 AD9216 ンスのデカップリングを別個に行うことにより、各チャンネルで優れた単 独動作が可能となります。共有リファレンス・モードをイネーブルにするに 図48. プログラマブルなリファレンスの構成 （1チャンネルのみ表示） は、SHARED_REFピンをハイレベルに接続し、A、Bそれぞれの差動リ ファレンス・ピンを外部で短絡する必要があります （つまり、REFT_Aは外 部でREFT_Bに短絡し、REFB_AはREFB_Bに短絡してください） 。 REV.A 25 AD9216 デュアルADCの評価用ボード（LFCSP用） この評価用ボードには、低ジッタのクロック源、アナログ信号源、および 電源が必要です。この評価用ボードはアナログ・デバイセズ標準の高速 クロック J5にシングル・クロックを入力します。入力クロックはバッファされており、 U8のピン3からR79、R40、R85を通して2つのチャンネルの入力クロック 2チャンネル・データ・アクイジション・ボード （HSC-ADC-EVAL-DC） と直 接的にインターフェースします。このデータ・アクイジション・ボードはアナ ログ・デバイセズのADC AnalyzerTMソフトウェアと併せて使用すること を駆動します。ジャンパのE11とE19で入力クロックの反転が可能です。 また、U8はCLKAおよびCLKBの出力を提供します。CLKAとCLKBは U6とU5によりバッファされます。U6とU5はDRA信号とDRB信号（これら で、迅速なADCの評価が可能になります。 の信号はデータ・レディ・クロックです） を駆動します。DRAとDRBもそれ ぞれジャンパで反転されます。 電源コネクタ 表11. ジャンパ 電源は4端子を備えた3つの端子台からボードに供給されます。 表10. 1 電源コネクタ 端子 説明 VCC1 3.0V ADCのアナログ電源 VDD1 2.5V ADCの出力電源 VDL1 2.5V バッファ電源 VCLK 3.0V XORゲートの電源 ＋5V オプションのオペアンプ電源 −5V オプションのオペアンプ電源 VCC、VDD、VDLは最低限必要な電源接続端子です。 端子 説明 OEB A A側の出力イネーブル PWDN A パワーダウンA MUX マルチプレクサ入力 SHARED REF 共有リファレンス入力 DRA 反転DRA LATA 反転Aラッチ・クロック ENC A 反転エンコードA OEB B B側の出力イネーブル PWDN B パワーダウンB DFS データ・フォーマット選択 SHARED REF 共有リファレンス入力 DRB 反転DRB アナログ入力 LATB 反転Bラッチ・クロック この評価用ボードは、グラウンドを基準とする2Vp-pのアナログ信号を入 ENC B 反転エンコードB 力Aと入力Bの2個のSMBコネクタから入力できます。これらの信号は、 それぞれの1次側トランスで終端されます。T1とT2はワイドバンドのRF トランスであり、シングルエンド／差動変換を行うことができるので、ADC の差動駆動が可能になり、偶数次の高調波を最小限に抑えます。アナ 電圧リファレンス ADCのSENSEピンをE41に接続し、E41とグラウンド （E27）間をジャンパ ログ信号を2次側のトランスでローパス・フィルタ処理して、高周波数の エイリアシングを低く抑えることができます。 配線する方法によって、内部リファレンス・モードを選択します。外部リフ ァレンス・モードを選択するときには、E41とE25間およびE30とE2間を ジャンパ配線します。R56とR45を使用して、プログラマブル・リファレン ス・モードを選択できます。 オプションのオペアンプ この評価用ボードは、DCカップリング・アプリケーション向けの便利なソ リューションとしてオプションのAD8139オペアンプを実装できるように設 計されています。AD8139オペアンプを使用する際には、C14、R4、R5、 データ出力 C13、R37、R36を取り除きます。代わりにR22、R23、R30、R24を実装し ADCの出力は、PCボード上のU2、U4でラッチされます。ADCの性能に 悪影響を及ぼすスイッチング・トランジェントを制限するために推奨され てください。 る直列抵抗が、ADCの出力に接続されています。 26 REV.A AD9216 LFCSP評価用ボードの部品表（BOM） 表12. デュアルCSP、PCB Rev.B 番号 数量 参照記号 部品名 パッケージ 数値 1 2 C1, C3 コンデンサ 0201 20pF 2 7 C2, C5, C7, C9, C10, C22, C36 コンデンサ 0805 10μF 3 44 C4, C6, C8, C11∼C15, C20, C21, C24∼C27, コンデンサ 0402 0.1μF, (C59, C61 NP1) C29∼C35, C39∼C66 4 7 C16∼C19, C37, C38,C67 コンデンサ TAJD 10μF 5 2 C23, C28 コンデンサ 0201 0.1μF 6 40 E1∼E7, E9∼E22, E24∼E27, E29∼E31, ジャンパ E33∼E38, E40∼E43, E49, E61 7 6 J1∼J6 SMA 8 3 P1, P4, P11 電源コネクタ・ポスト Z5.531.3425.0 Wieland社 9 3 P1, P4, P11 取外し可能なコネクタ 25.602.5453.0 Wieland社 10 1 P3, P8（80ピン・コネクタとして使用） コネクタ TSW-140-08-L-D-RA Samtec社 11 4 R1, R2, R32, R34 抵抗 0402 36Ω (All NP1) 12 6 R3, R7, R11, R14, R51, R61 抵抗 0402 50Ω (R11, R51 NP1) 13 4 R6, R8, R33, R42 抵抗 0402 100Ω (All NP1) 14 4 R4, R5, R36, R37 抵抗 0402 33Ω 15 10 R9, R12, R20, R35, R40, R43, R50, R53, 抵抗 0402 0Ω(R9, R12, R35, R43, R50, R84 NP1) R84, R85 16 6 R15, R16, R18, R26, R29, R31 抵抗 0402 499Ω (R16, R29 NP1) 17 2 R17, R25 抵抗 0402 525Ω 18 34 R19, R21, R27, R28, R39, R41, R44, R46∼R49, 抵抗 0402 1kΩ (R64, R78, R81, R82, R83 NP1) R52, R54, R55, R57∼R60, R62∼R73, R75, R77, R78, R81∼R83 19 4 R22∼R24, R30 抵抗 0402 40Ω (R22, R23, R24, R30 NP1) 20 2 R45, R56 抵抗 0402 10kΩ (R45, R56 NP1) 21 7 R10, R13, R38, R74, R76, R79, R80 抵抗 0402 22Ω 22 8 RZ1, RZ2, RZ3, RZ4, RZ5, RZ6, RZ9, RZ10 抵抗パック CTS 742C163470J 47Ω 24 2 T1, T2 トランス T1-1WT Minicircuits社 25 1 U1 AD9216/AD9238/AD9248 LFCSP-64 26 2 U2, U4 トランスペアレント・ TSSOP-48 SN74LVCH16373ADGGR 27 2 U3, U7 SC-70 SN74LVC1G04DCKT ラッチ／バッファ インバータ (U3, U7 NP1) 28 1 3 U5, U6, U8 XOR SO-14 SN74VCX86 29 2 U11, U12 Amp SO-8/EP AD8139 30 14 P2, P5∼P7, P9, P10, P12∼P18, P21 ハンダ・ブリッジ 実装されていません。 REV.A 27 1 + 4 VCLK 3 T1 6 5 4 6 5 4 EXT_VREF +5V 1 + C19 + R5 33Ω C62 0.1µF C67 + C24 0.1µF C1 20pF 3 C5 4 C44 C45 C23 0.1µF C55 REFT_A 1 2 3 4 VD 5 E5 VD R66 1kΩ AGND VIN_A VIN_AB AGND1 AVDD1 0.1µF 0.1µF 0.1µF 0.1µF C39 C43 VD – 5V AMPOUTA 10µF 2 R32 NP_36Ω E27 VD E1 C66 0.1µF E30 E2 E41 R56 NP_10kΩ E25 10µF 0.1µF C30 0.1µF VREF C2 10µF SENSE C11 0.1µF AMPOUTB R45 NP_10kΩ R36 33Ω C63 0.1µF AMPOUTAB C26 0.1µF REFB_A VD E24 R67 1kΩ VD E6 R65 1kΩ E17 VD R63 1kΩ E18 E10 R62 1kΩ E20 E21 VD E40 R68 1kΩ VD E29 R70 1kΩ VD E33 E26 R69 1kΩ VDD E31 TIEB R51 NP_50Ω J2 CLOCK B C6 0.1µF R54 1kΩ C42 0.1µF R52 1kΩ VCLK 33 39 38 37 36 35 34 48 47 46 45 44 43 42 41 40 R41 1kΩ 0.1µF C40 E4 P14 E36 C41 0.1µF VD R49 1kΩ E35 VD P13 P2 P9 8 9 10 11 12 13 14 U3 R9 CLKLATA R42 NP_100Ω R33 NP_100Ω ENCA 22Ω 74VCX86 7 6 5 4 3 2 1 R8 NP_100Ω ENCB R6 NP_100Ω 22Ω R13 R12 DRB R55 1kΩ R48 1kΩ E37 E38 E34E 16 NP_0Ω CLKLATB NP_0Ω VD VD VD DUTクロックを直接駆動するか、 またはバッファリングするか 選択可能です。 R38 VCLK R50 U5 C25 0.1µF VD VCLK 14 E13E 12 13 VD 12 R46 1kΩ 11 22Ω E14 E15 10 R10 DRA VD 9 R47 NP_0 Ω Ω 1k 8 R43 NP_0Ω J2, J3, クロックの相互接続方法 U6 1A VCC 4B 1B 4A 1Y 4Y 2A 3B 2B 3A 2Y GND 3Y 74LCX86 C57 C22 0.1µF 10µF 1 2 3 4 5 6 7 R74 22Ω VCLK C58 C36 0.1µF 10µF 3Y GND 2Y 3A 2B 3B 2A 4Y 1Y 4A 1B 4B VCC 1A NC VCC 2 A 3 4 Y GND OTRB D13B D12B D11B D10B D9B SN74LVC1G04 D8B 1 5 VDD C4 0.1µF P10 P12 U7 SN74LVC1G04 5 1 NC VCC 2 A 3 4 Y GND E3 R44 1kΩ VD D6A D5A D4A D3A D2A D1A D0A VCLK R39 1kΩ TIEA R11 NP_50Ω J3 CLOCK A J6 C8 0.1µF VDD R61 50Ω C56 0.1µF D6_A D5_A D4_A D3_A D2_A D1_A D0_A DRVDD1 U1 DRGND1 OTR_B 注： D13_B 14ビットのピン配置図 14ビットの場合：LSB = PIN 42, PIN 23 D12_B 12ビットの場合：LSB = PIN 44, PIN 25 10ビットの場合：LSB = PIN 46, PIN 27 D11_B D10_B D9_B D8_B E22 6 REFT_A 7 REFB_A 8 VREF VREF リファレンス短絡用パッド 9 C29 左下図を参照 SENSE SENSE REFTA 0.1µF P15 REFB_B 10 REFTB C7 C54 REFB_B P16 C27 REFT_B 11 REFBA REFT_B 10µF 0.1µF 0.1µF P18 REFBB 12 VD P17 AVDD2 C28 13 0.1µF AGND2 CTAPB AMPOUTBB 14 VIN_BB 15 R34 R37 VIN_B C3 NP_36Ω 33Ω 16 AGND3 20pF CTAPA R2 NP_36Ω R1 NP_36Ω R4 33Ω + VDD VDL EXT_VREF VCLK 2 C16 C17 C18 + VD VREFおよびセンス回路 C13 R7 50Ω 0.1µF 3 CTAPB 2 R60 1kΩ VD VD R58 1kΩ 2 3 C38 +5V VDL 1 10µF 10µF 10µF 10µF 10µF T2 10µF CTAPA 1 AMPINB E43 E42 C37 –5V 4 P1 ENCB VD 04775-038 J1 AIN B C9 10µF R57 1kΩ R59 1kΩ C10 10µF C12 0.1µF 3 VDD R3 C14 50Ω 0.1µF VD VDD VDL VCLK 2 AMPINA C31 0.1µF AIN A J4 P5 P6 P7 P21 VD 1 P4 MUX D0B D1B D2B D3B D4B P11 E9 EPAD AVDD5 CLK_A SH_REF MUX_SEL PWDN_A OEB_A OTR_A D13_A D12_A D11_A D10_A DRGND2 DRVDD2 D9_A D8_A D7_A AVDD3 CLK_B DCS DFS PDWN_B OEB_B D0_B D1_B D2_B D3_B D4_B DRGND DRVDD D5_B D6_B D7_B + 28 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 65 DUTクロックを直接駆動するか、 またはバッファリングするか選択可能です。 OTRA D13A D12A D11A D10A E7 VD D5B D6B D7B R64 NP_1kΩ ENCA 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 D9A D8A D7A VD AD9216 LFCSP評価用ボードの回路図 図51. 評価用ボードの回路図（1/3） REV.A REV.A 29 図52. 評価用ボードの回路図（2/3） 04775-039 D5B D4B D3B D2B D1B D0B D6B OTRB D13B D12B D11B D10B D9B D8B D7B D6A D5A D4A D3A D2A D1A D0A OTRA D13A D12A D11A D10A D9A D8A D7A VDL C48 C47 C46 C52 VDL VDL VDL VDL C51 C50 0.1µF 0.1µF 0.1µF 0.1µF 0.1µF 0.1µF 0.1µF 0.1µF C49 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 C53 OE2 2Q8 2Q7 ND 2Q6 2Q5 VCC 2Q4 2Q3 GND 2Q2 2Q1 1Q8 1Q7 GND 1Q6 1Q5 VCC 1Q4 1Q3 GND 1Q2 1Q1 OE1 SN74LVCH16373A R78 U4 NP_1kΩ LE2 2D8 2D7 GNDG 2D6 2D5 VCC 2D4 2D3 GND 2D2 2D1 1D8 1D7 GND 1D6 1D5 VCC 1D4 1D3 GND 1D2 1D1 LE1 Q＝出力 D＝入力 SN74LVCH16373A R82 U2 NP_1kΩ Q＝出力 LE2 D＝入力 OE2 25 2D8 2Q8 26 2D7 2Q7 27 GNDG ND 28 2D6 2Q6 29 2D5 2Q5 30 VCC VCC 31 2D4 2Q4 32 2D3 2Q3 33 GND GND 34 2D2 2Q2 35 2D1 2Q1 36 1D8 1Q8 37 1D7 1Q7 38 GND GND 39 1D6 1Q6 40 1D5 1Q5 41 VCC VCC 42 1D4 1Q4 43 1D3 1Q3 44 GND GND 45 1D2 1Q2 46 1D1 1Q1 47 LE1 OE1 48 CLKLATB 25 26 27 28 29 30 VDL 31 32 33 34 35 36 37 38 39 40 41 VDL 42 43 44 45 46 47 CLKLATB 48 R81 NP_1kΩ 47Ω RZ2 RSO16ISO 1 R1 16 2 R2 15 14 3 R3 13 4 R4 12 5 R5 6 R6 11 7 R7 10 9 8 R8 VDL VDL CLKLATA CLKLATA R83 NP_1kΩ RZ1 47Ω RSO16ISO 1 R1 16 2 R2 15 3 R3 14 4 R4 13 5 R5 12 6 R6 11 7 R7 10 8 R8 9 RZ4 47Ω RSO16ISO 1 R1 16 2 R2 15 3 R3 14 4 R4 13 5 R5 12 6 R6 11 7 R7 10 8 R8 9 RZ3 47Ω RSO16ISO 1 R1 16 2 R2 15 3 R3 14 4 R4 13 5 R5 12 6 R6 11 7 R7 10 8 R8 9 R1 R2 R3 R4 R5 R6 R7 R8 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 R1 R2 R3 R4 R5 R6 R7 R8 16 15 14 13 12 11 10 9 RZ9 47Ω RSO16ISO 1 2 3 4 5 6 7 8 RZ10 47Ω RSO16ISO RZ6 47Ω RSO16ISO 1 R1 16 2 R2 15 3 R3 14 4 R4 13 5 R5 12 6 R6 11 7 R7 10 8 R8 9 RZ5 47Ω RSO16ISO 1 R1 16 2 R2 15 3 R3 14 4 R4 13 5 R5 12 6 R6 11 7 R7 10 8 R8 9 D6Q D5Q D4Q D3Q D2Q D1Q D0Q DORQ D13Q D12Q D11Q D10Q D9Q D8Q D7Q D6P D5P D4P D3P D2P D1P D0P DORP D13P D12P D11P D10P D9P D8P D7P 40 38 36 34 32 30 28 26 24 22 20 18 16 14 12 10 8 6 4 2 40 38 36 34 32 30 28 26 24 22 20 18 16 14 12 10 8 6 4 2 40 38 36 34 32 30 28 26 24 22 20 18 16 14 12 10 8 6 4 2 40 38 36 34 32 30 28 26 24 22 20 18 16 14 12 10 8 6 4 2 ヘッダ40 P8 ヘッダ40 P3 39 37 35 33 31 29 27 25 23 21 19 17 15 13 11 9 7 5 3 1 39 37 35 33 31 29 27 25 23 21 19 17 15 13 11 9 7 5 3 1 39 37 35 33 31 29 27 25 23 21 19 17 15 13 11 9 7 5 3 1 39 37 35 33 31 29 27 25 23 21 19 17 15 13 11 9 7 5 3 1 DRB GND D13Q D12Q D11Q D10Q D9Q D8Q D7Q D6Q D5Q D4Q D3Q D2Q D1Q D0Q DORQ DRA GND D13P D12P D11P D10P D9P D8P D7P D6P D5P D4P D3P D2P D1P D0P DORP AD9216 30 04775-040 C61 NP_0.1µ F R31 499Ω –5V 9 R71 1kΩ R72 1kΩ –IN AD8139 +OUT V+ VOCM EPAD V– –OUT NC +IN R24 NP_40Ω 5 6 7 8 R29 NP_499Ω AMPOUTB C34 0.1µ F C64 1µ F R14 50Ω AMPINB J5 CLOCK A/B VCLK R30 NP_40Ω C35 0.1µ F +5V C65 0.1µ F R76 22Ω R80 22Ω 0.1µ F 9 8 14 13 12 11 10 R26 499Ω C20 R28 1kΩ VD R27 1kΩ R25 525Ω VCLK CLKB CLKA AMPOUTBB U12 4 3 2 1 R73 1kΩ R77 1kΩ U8 74VCX86 1A 1B 1Y C60 NP_0.1µ F C15 NP_0.1µ F シングル・クロック・パス VCC 4B 4A 2A 2B 3B 4Y 2Y GND 3A 3Y 1 2 3 4 5 6 7 R15 499Ω –5V R79 22Ω ENCB 9 D –IN AD8139 +OUT V+ VOCM EPAD –OUT V– NC R23 NP_40Ω 5 6 7 8 E19V CLKA CLKB SCLK MUX1 R20 0Ω R53 0Ω R84 NP_0Ω R35 NP_0Ω クロックを結合する シングル・クロック回路 C32 0.1µ F +5V R21 1kΩ R22 NP_40Ω AMPOUTA U11 4 3 2 1 VD R16 NP_499Ω AMPINA 0.1µ F R18 499Ω C21 R19 1kΩ C59 0.1µ F TIEA TIEB MUX1 MUX オペアンプの入力はトランスの1番ピンから切り離されます。 +IN R75 1kΩ E11 R40 0Ω R17 525Ω ENCA AMPOUTAB C33 0.1µ F SCLK R85 0Ω E49 E61 AD9216 図53. 評価用ボードの回路図（3/3） REV.A AD9216 04775–041 LFCSP評価用ボードの各層 図54. 評価用ボード上面のシルクスクリーン REV.A 31 04775–042 AD9216 図55. 評価用ボード上面の銅配線 32 REV.A 04775–043 AD9216 図56. 評価用ボードのグラウンド層 REV.A 33 04775–044 AD9216 図57. 評価用ボードの分離された電源プレーン 34 REV.A 04775–045 AD9216 図58. 評価用ボード裏面の銅配線 REV.A 35 04775–046 AD9216 図59. 評価用ボード裏面のシルクスクリーン 36 REV.A AD9216 熱に関する考慮事項 AD9216のLFCSPパッケージには、PCボードのグラウンド・プレーンに局 所的に接合されるヒート・スラグ （露出パッド） が組み込まれており、パッ ケージの熱的および電気的特性が改善されています。露出パッドと接合 されるグラウンド・プレーンにサーマル・ビア・アレイを埋め込むことによ り、パッケージの熱を逃がす経路が形成されるので、ジャンクション温度 が低下します。グラウンド・プレーンとの近接が起因となって発生するパ ッケージの寄生容量を低く抑えることによっても、電気的性能が改善さ 04775-047 れます。推奨のアレイは、1.2mmピッチの0.3mmビアです。この推奨の 設定時に、θJA＝26.4℃/Wが保証されます。このパッケージでは、スラ グをPCボードにハンダ付けすることが必要です。 図60. サーマル・ビア・アレイ REV.A 37 AD9216 外形寸法 0.60 MAX 0.60 MAX 露出パッド （底面図） 0.45 0.40 0.35 33 32 ピン1 識別マーク 4.70 SQ 4.55 16 17 7.50 REF 0.80 MAX 0.65 TYP 12° MAX 1 *4.85 8.75 BSC SQ 上面図 1.00 0.85 0.80 64 49 48 ピン1 識別マーク 0.30 0.25 0.18 TDS07/2005/PDF 9.00 BSC SQ 0.05 MAX 0.02 NOM 0.50 BSC 0.20 REF 実装面 * 露出パッドの寸法を除き、JEDEC規格MO-220-VMMDに準拠 図61. 64ピン・リード・フレーム・チップスケール・パッケージ〔LFCSP〕 9mm×9mmボディー （CP-64-1） 寸法単位：mm オーダー・ガイド モデル 温度範囲 パッケージの説明 パッケージ・オプション AD9216BCPZ-651 −40∼＋85℃ 64ピン・リード・フレーム・チップスケール・パッケージ （LFCSP-VQ） CP-64-1 AD9216BCPZRL7-651 −40∼＋85℃ 64ピン・リード・フレーム・チップスケール・パッケージ （LFCSP-VQ） CP-64-1 AD9216BCPZ-801 −40∼＋85℃ 64ピン・リード・フレーム・チップスケール・パッケージ （LFCSP-VQ） CP-64-1 AD9216BCPZRL7-801 −40∼＋85℃ 64ピン・リード・フレーム・チップスケール・パッケージ （LFCSP-VQ） CP-64-1 AD9216BCPZ-1051 −40∼＋85℃ 64ピン・リード・フレーム・チップスケール・パッケージ （LFCSP-VQ） CP-64-1 AD9216BCPZRL7-1051 −40∼＋85℃ 64ピン・リード・フレーム・チップスケール・パッケージ （LFCSP-VQ） CP-64-1 AD9216-80PCB2 AD9216BCPZ-80実装の評価用ボード AD9216-105PCB AD9216BCPZ-105実装の評価用ボード 1 Z＝鉛フリー製品 2 AD9216-65およびAD9216-80評価用ボードにも対応しています。 D04775-0-6/05(A)-J 38 REV.A