日本語参考資料 最新版英語データシートはこちら 1 GSPS/500 MSPS JESD204B 14ビットA/Dコンバータ AD9690 データシート 機能ブロック図 特長 BUFFER DDC FD 4 SERDOUT0± SERDOUT1± SERDOUT2± SERDOUT3± CONTROL REGISTERS V_1P0 FAST DETECT CLK+ CLK– ÷2 ÷4 ÷8 AGND SYNCINB± JESD204B SUBCLASS 1 CONTROL SYSREF± SPI CONTROL AD9690 PDWN/ STBY DRGND DGND SDIO SCLK CSB 12834-001 CLOCK GENERATION 図 1. 製品のハイライト 1. 2. 3. アプリケーション 通信 マルチバンド、マルチモード・デジタル・レシーバ 3G/4G、TD-SCDMA、W-CDMA、GSM、LTE 汎用ソフトウェア無線 超広帯域衛星レシーバ 計装機器 レーダー シグナル・インテリジェンス (SIGINT) DOCSIS 3.0 CMTS アップストリーム受信パス HFC デジタル逆方向パス・レシーバ 広帯域デジタル・プリディストーション ADC 14 CORE VIN+ VIN– JESD204B HIGH SPEED SERIALIZER + Tx OUTPUTS AVDD1 AVDD2 AVDD3 AVDD1_SR DVDD DRVDD SPIVDD (1.25V) (2.5V) (3.3V) (1.25V) (1.25V) (1.25V) (1.8V TO 3.3V) FAST DETECT JESD204B (サブクラス 1) 符号化のシリアル・デジタル出力 1 GSPS (デフォルト設定)で 2.0 W の総合消費電力 500 MSPS (デフォルト設定)で 1.5 W の総合消費電力 SFDR = 85 dBFS @340 MHz、80 dBFS @985 MHz SNR = 65.3 dBFS @340 MHz (AIN = −1.0 dBFS)、 60.5 dBFS @985 MHz で ENOB = 10.8 ビット @10 MHz DNL = ±0.5 LSB INL = ±2.5 LSB ノイズ密度 = −154 dBFS/Hz @1 GSPS 動作電源: 1.25 V、2.5 V、3.3 V dc ノーミス・コード保証 ADC リファレンス電圧を内蔵 柔軟な入力範囲 AD9690-1000: 1.46 V p-p～1.94 V p-p (公称 1.70 V p-p) AD9690-500: 1.46 V p-p～2.06 V p-p (公称 2.06 V p-p) 設定可能な終端インピーダンス 400 Ω、200 Ω、100 Ω、50 Ω 差動 有効アナログ入力フル・パワー帯域幅: 2 GHz AGC の実現に便利な振幅検出ビットを装備 2 個の広帯域デジタル・プロセッサを内蔵 12 ビット NCO、最大 4 個のカスケード接続ハーフバンド・ フィルタ 差動クロック入力 1、2、4、または 8 分周 フレキシブルな JESD204B レーン構成 小信号ディザー 4. 5. 6. 広いフル・パワー帯域幅で最大 2 GHz 信号の IF サンプリン グをサポート フィルタのデザインと構成を容易にするプログラマブルな 入力終端を持つバッファ付き入力 内蔵の 2 個の広帯域デシメーション・フィルタと数値制御 発振器 (NCO) ブロックにより、マルチバンド・レシーバを サポート 柔軟なシリアル・ポート・インターフェース (SPI)により、 特定のシステム条件に合わせて種々の製品内蔵の機能を制 御 プログラマブルな高速範囲外（Over Range）検出 9 mm × 9 mm の 64 ピン LFCSP。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって 生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示 的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有 者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 Rev. 0 ©2015 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AD9690 データシート 目次 特長 ...................................................................................................... 1 DDC NCO およびミキサーの損失と SFDR ............................... 41 アプリケーション .............................................................................. 1 数値制御オシレータ .................................................................... 41 機能ブロック図 .................................................................................. 1 FIR フィルタ..................................................................................... 43 製品のハイライト .............................................................................. 1 概要 ............................................................................................... 43 改訂履歴 .............................................................................................. 2 ハーフバンド・フィルタ ............................................................ 44 概要 ...................................................................................................... 3 DDC ゲイン・ステージ .............................................................. 46 仕様 ...................................................................................................... 4 DDC 複素数／実数変換 .............................................................. 46 DC 仕様 ........................................................................................... 4 DDC の設定例 .............................................................................. 47 AC 仕様 ........................................................................................... 5 デジタル出力 .................................................................................... 48 デジタル仕様 .................................................................................. 6 JESD204B インターフェースの概要.......................................... 48 スイッチング仕様 .......................................................................... 7 JESD204B の概要 ......................................................................... 48 タイミング仕様 .............................................................................. 8 機能概要 ....................................................................................... 49 絶対最大定格 .................................................................................... 10 JESD204B リンクの確立 ............................................................. 49 熱特性............................................................................................ 10 物理レイヤー (ドライバ)出力 .................................................... 51 ESD の注意 ................................................................................... 10 JESD204B TX コンバータのマッピング ................................... 53 ピン配置およびピン機能説明 ........................................................ 11 JESD204B リンクの設定 ............................................................. 54 代表的な性能特性 ............................................................................ 13 複数チップの同期化 ........................................................................ 56 AD9690-1000 ................................................................................. 13 SYSREF±セットアップ／ホールド・ウインド・モニタ ........ 58 AD9690-500................................................................................... 17 テスト・モード ................................................................................ 60 等価回路 ............................................................................................ 21 ADC テスト・モード .................................................................. 60 動作原理 ............................................................................................ 23 JESD204B ブロック・テスト・モード ...................................... 61 ADC のアーキテクチャ ............................................................... 23 シリアル・ポート・インターフェース ........................................ 63 アナログ入力に対する考慮 ........................................................ 23 SPI を使う設定 ............................................................................. 63 リファレンス電圧 ........................................................................ 27 ハードウェア・インターフェース ............................................ 63 クロック入力の考慮事項 ............................................................ 28 SPI からアクセス可能な機能 ..................................................... 63 ADC オーバーレンジと高速ディテクタ ....................................... 30 メモリ・マップ ................................................................................ 64 ADC オーバーレンジ................................................................... 30 メモリ・マップ・レジスタ・テーブルの読出し..................... 64 高速スレッショールド・ディテクタ (FD) ................................ 30 メモリ・マップ・レジスタ・テーブル .................................... 65 信号モニタ ........................................................................................ 31 アプリケーション情報 .................................................................... 76 JESD204B を介する SPORT ........................................................ 31 電源の推奨事項............................................................................ 76 デジタル・ダウンコンバータ (DDC)............................................. 34 DDC I/Q 入力選択 ........................................................................ 34 エクスポーズド・パッド・サーマル・ヒート・スラグの推奨 事項 ............................................................................................... 76 DDC I/Q 出力の選択 .................................................................... 34 AVDD1_SR (ピン 57) と AGND (ピン 56 およびピン 60)............ 76 DDC の概要................................................................................... 34 外形寸法............................................................................................ 77 周波数変換 ........................................................................................ 40 オーダー・ガイド ........................................................................ 77 概要................................................................................................ 40 改訂履歴 1/15—Revision 0: Initial Version Rev. 0 － 2/77 － AD9690 データシート 概要 AD9690 は、1 GSPS/500 MSPS の 14 ビット A/D コンバータ (ADC)です。バッファとサンプル・アンド・ホールド回路を内 蔵し、低消費電力、小型、使い易いデザインになっています。 このデバイスは、最大 2 GHz の広帯域アナログ信号をサンプリ ングするようにデザインされています。AD9690 は、広い入力 帯域幅、高サンプリング・レート、優れた直線性、小型パッケ ージで低消費電力となるよう最適化されています。 ADC コアはマルチステージの差動パイプライン・アーキテクチ ャを採用し、出力誤差補正ロジックを内蔵しています。ADC は、 ユーザー選択可能な多様な入力範囲をサポートする広帯域入力 を持っています。リファレンス電圧を内蔵しているためデザイ ンが簡単になります。 アナログ入力とクロック信号は差動入力です。ADC データ出力 は、内部で 2 個のデジタル・ダウンコンバータ (DDC)に接続さ れ て い ま す 。 各 DDC は 、 12 ビ ッ ト 周 波 数 変 換 器 (NCO:Numerical Control Oscillator)と 4 個のハーフバンド・デシ メーション・フィルタからなる 4 段カスケード接続の信号処理 ステージから構成されています。 AD9690 は、DDC ブロックの他に、通信器レシーバでオート・ ゲイン制御 (AGC) 機能を簡素化する複数の機能を内蔵していま Rev. 0 す。プログラマブルなスレッショールドを持つディテクタを使 うと、ADC の高速ディテクタ出力ビットを使って着信信号電力 をモニタすることができます。入力信号レベルがプログラマブ ルなスレッショールドを超えると、高速ディテクタ・インジケー タ・ピンがハイ・レベルになります。このスレッショールド・ インジケータの検出時間の遅れは小さいため、迅速にシステ ム・ゲインを下げて ADC 入力での範囲外状態（Over Range）を 回避することができます。 DDC の構成と受信ロジック・デバイスの許容レーン・レートに 応じて、サブクラス 1 JESD204B に基づく高速シリアル出力を 1 レーン、2 レーン、または 4 レーンの多様なレーン構成にする ことができます。複数デバイス間の同期は、SYSREF±入力ピン と SYNCINB± 入力ピンを使ってサポートします。 AD9690 は、必要に応じて大幅な省電力を可能にする柔軟なパ ワーダウン・オプションを持っています。これらの機能はすべ て、1.8 V～3.3 V 対応の 3 線式 SPI を使って設定することができ ます。 AD9690 は鉛フリーの 64 ピン LFCSP パッケージを採用し、仕様 は −40°C～+85°C の工業用温度範囲で規定されています。この デバイスは、米国特許により保護されています。 － 3/77 － AD9690 データシート 仕様 DC 仕様 特に指定がない限り、AVDD1 = 1.25 V、AVDD2 = 2.5 V、AVDD3 = 3.3 V、AVDD1_SR = 1.25 V、DVDD = 1.25 V、DRVDD = 1.25 V、 SPIVDD = 1.8 V、各速度グレードに対して規定された最大サンプリング・レート、AIN = −1.0 dBFS、クロック分周比 = 2、デフォルト SPI 設定、TA = 25°C。 表 1. AD9690-500 Typ Max Temperature Full Min 14 ACCURACY No Missing Codes Offset Error Gain Error Differential Nonlinearity (DNL) Integral Nonlinearity (INL) Full Full Full Full Full −0.3 −6 −0.6 −4.5 TEMPERATURE DRIFT Offset Error Gain Error 25°C 25°C −9 ±25 −14 ±13.8 ppm/°C ppm/°C Full 1.0 1.0 V 25°C 2.06 2.63 LSB rms INTERNAL VOLTAGE REFERENCE Voltage INPUT-REFERRED NOISE VREF = 1.0 V ANALOG INPUTS Differential Input Voltage Range (Programmable) Common-Mode Voltage (VCM) Differential Input Capacitance Analog Input Full Power Bandwidth POWER SUPPLY AVDD1 AVDD2 AVDD3 AVDD1_SR DVDD DRVDD SPIVDD IAVDD1 IAVDD2 IAVDD3 IAVDD1_SR IDVDD 1 IDRVDD1 ISPIVDD POWER CONSUMPTION Total Power Dissipation (Including Output Drivers)1 Power-Down Dissipation Standby 2 Guaranteed 0 +0.3 0 +6 ±0.5 +0.7 ±2.5 +5.0 Min 14 AD9690-1000 Typ Max Parameter RESOLUTION −0.31 −6 −0.7 −5.7 Guaranteed 0 0 ±0.5 ±2.5 +0.31 +6 +0.8 +6.9 Unit Bits % FSR % FSR LSB LSB Full 25°C 25°C 25°C 1.46 2.06 2.05 1.5 2 2.06 1.46 1.70 2.05 1.5 2 1.94 V p-p V pF GHz Full Full Full Full Full Full Full Full Full Full Full Full Full Full 1.22 2.44 3.2 1.22 1.22 1.22 1.7 1.25 2.5 3.3 1.25 1.25 1.25 1.8 245 279 61 16 73 109 5 1.28 2.56 3.4 1.28 1.28 1.28 3.4 286 343 75 18 107 181 6 1.22 2.44 3.2 1.22 1.22 1.22 1.7 1.25 2.5 3.3 1.25 1.25 1.25 1.8 370 370 83 15 129 147 5 1.28 2.56 3.4 1.28 1.28 1.28 3.4 409 456 100 18 159 175 6 V V V V V V V mA mA mA mA mA mA mA Full Full Full 1.5 600 900 2.0 700 1100 W mW mW 1 デフォルト・モード。 DDC 不使用。 500 MSPS は L = 2、M = 1、F = 1; 1000 MSPS は L = 4、M = 1、F = 1。DRVDD の消費電力はレーン・レートと使用するレーン数 に応じて変ります。 与えられた設定に対してシリアル・ライン・レートが 3.125 Gbps～12.5 Gbps のサポート範囲内となるように注意してください。 2 SPI 経由で制御可能。 Rev. 0 － 4/77 － AD9690 データシート AC 仕様 特に指定がない限り、AVDD1 = 1.25 V、AVDD2 = 2.5 V、AVDD3 = 3.3 V、AVDD1_SR = 1.25 V、DVDD = 1.25 V、DRVDD = 1.25 V、 SPIVDD = 1.8 V、各速度グレードに対して規定された最大サンプリング・レート、AIN = −1.0 dBFS、クロック分周比 = 2、デフォルト SPI 設定、TA = 25°C。 表 2. AD9690-500 AD9690-1000 Parameter 1 Temperature ANALOG INPUT FULL SCALE Full 2.06 1.7 V p-p NOISE DENSITY 2 Full −153 −154 dBFS/Hz 67.2 dBFS SIGNAL-TO-NOISE RATIO (SNR) Min Typ Max Min Typ Max Unit 3 fIN = 10 MHz 25°C fIN = 170 MHz Full 69.2 fIN = 340 MHz 25°C fIN = 450 MHz 25°C 68.0 64.0 dBFS fIN = 765 MHz 25°C 64.4 61.5 dBFS fIN = 985 MHz 25°C 63.8 60.5 dBFS fIN = 1950 MHz 25°C 60.5 57.0 dBFS 67.1 dBFS 67.8 69.0 65.1 68.6 66.6 dBFS 65.3 dBFS SNR AND DISTORTION RATIO (SINAD)3 fIN = 10 MHz 25°C fIN = 170 MHz Full fIN = 340 MHz 25°C fIN = 450 MHz fIN = 765 MHz fIN = 985 MHz fIN = 1950 MHz 69.0 66.6 68.8 65.0 66.4 dBFS 68.4 65.2 dBFS 25°C 67.9 63.8 dBFS 25°C 64.2 62.1 dBFS 25°C 63.6 61.1 dBFS 25°C 60.3 56.0 dBFS 10.8 Bits EFFECTIVE NUMBER OF BITS (ENOB) fIN = 10 MHz 25°C fIN = 170 MHz Full fIN = 340 MHz 25°C fIN = 450 MHz 11.2 10.8 11.1 10.5 10.7 Bits 11.1 10.5 Bits 25°C 11.0 10.3 Bits fIN = 765 MHz 25°C 10.4 10.0 Bits fIN = 985 MHz 25°C 10.3 9.8 Bits fIN = 1950 MHz 25°C 9.7 9.0 Bits SPURIOUS-FREE DYNAMIC RANGE (SFDR)3 fIN = 10 MHz 25°C fIN = 170 MHz Full fIN = 340 MHz 25°C fIN = 450 MHz fIN = 765 MHz fIN = 985 MHz fIN = 1950 MHz 83 88 dBFS 85 dBFS 83 85 dBFS 25°C 81 82 dBFS 25°C 80 82 dBFS 25°C 75 80 dBFS 25°C 70 68 dBFS fIN = 10 MHz 25°C −83 fIN = 170 MHz Full −88 fIN = 340 MHz 25°C −83 −85 fIN = 450 MHz 25°C −81 −82 dBFS fIN = 765 MHz 25°C −80 −82 dBFS fIN = 985 MHz 25°C −75 −80 dBFS fIN = 1950 MHz 25°C −70 −68 dBFS 80 88 75 WORST HARMONIC, SECOND OR THIRD3 Rev. 0 － 5/77 － −88 −75 −85 dBFS −75 dBFS dBFS AD9690 データシート AD9690-500 Parameter 1 Temperature Min Typ AD9690-1000 Max Min Typ Max Unit −81 dBFS 3 WORST OTHER, EXCLUDING SECOND OR THIRD HARMONIC fIN = 10 MHz 25°C −95 fIN = 170 MHz Full −95 −95 fIN = 340 MHz 25°C −93 −88 dBFS fIN = 450 MHz 25°C −93 −86 dBFS fIN = 765 MHz 25°C −88 −81 dBFS fIN = 985 MHz 25°C −89 −82 dBFS fIN = 1950 MHz 25°C −84 −75 dBFS fIN1 = 185 MHz, fIN2 = 188 MHz 25°C −88 −87 dBFS fIN1 = 338 MHz, fIN2 = 341 MHz 25°C −88 −88 dBFS 25°C 2 2 GHz −82 −94 dBFS TWO-TONE INTERMODULATION DISTORTION (IMD), AIN1 AND AIN2 = −7 dBFS FULL POWER BANDWIDTH 4 1 完全な定義とこれらのテストの実施方法についてはアプリケーション・ノートAN-835「高速A/Dコンバータ（ADC）のテストと評価について」を参照してください。 2 ノイズ密度は、低いアナログ入力周波数(30 MHz)で測定した値です。 3 フルスケール電圧とバッファ電流の推奨設定値については表10 を参照してください。 4 図64 の回路で測定。 デジタル仕様 特に指定がない限り、AVDD1 = 1.25 V、AVDD2 = 2.5 V、AVDD3 = 3.3 V、AVDD1_SR = 1.25 V、DVDD = 1.25 V、DRVDD = 1.25 V、 SPIVDD = 1.8 V、各速度グレードに対して規定された最大サンプリング・レート、AIN = −1.0 dBFS、クロック分周比 = 2、デフォルト SPI 設定、TA = 25°C。 表 3. Parameter Temperature CLOCK INPUTS (CLK+, CLK−) Logic Compliance Differential Input Voltage Input Common-Mode Voltage Input Resistance (Differential) Input Capacitance Full Full Full Full Full SYSREF INPUTS (SYSREF+, SYSREF−) Logic Compliance Differential Input Voltage Input Common-Mode Voltage Input Resistance (Differential) Input Capacitance (Differential) Full Full Full Full Full LOGIC INPUTS (SDI, SCLK, CSB, PDWN/STBY) Logic Compliance Logic 1 Voltage Logic 0 Voltage Input Resistance Full Full Full Full LOGIC OUTPUT (SDIO) Logic Compliance Logic 1 Voltage (IOH = 800 µA) Logic 0 Voltage (IOL = 50 µA) Full Full Full SYNCIN INPUT (SYNCINB+/SYNCINB−) Logic Compliance Differential Input Voltage Input Common-Mode Voltage Input Resistance (Differential) Input Capacitance Full Full Full Full Full Rev. 0 － 6/77 － Min 600 Typ LVDS/LVPECL 1200 0.85 35 Max Unit 1800 mV p-p V kΩ pF 2.5 400 0.6 LVDS/LVPECL 1200 0.85 35 1800 2.0 2.5 0 400 0.6 mV p-p V kΩ pF CMOS 0.8 × SPIVDD 0.2 × SPIVDD 30 V V kΩ CMOS 0.8 × SPIVDD 0.2 × SPIVDD V V LVDS/LVPECL/CMOS 1200 1800 0.85 2.0 35 2.5 mV p-p V kΩ pF AD9690 データシート Parameter Temperature Min Typ LOGIC OUTPUT (FD) Logic Compliance Logic 1 Voltage Logic 0 Voltage Input Resistance Full Full Full Full 0.8 0 CMOS SPIVDD 0 30 DIGITAL OUTPUTS (SERDOUTx±, x = 0 TO 3) Logic Compliance Differential Output Voltage Output Common-Mode Voltage (VCM) AC Coupled Short-Circuit Current (IDSHORT) Differential Return Loss (RLDIFF) 1 Common-Mode Return Loss (RLCM)1 Differential Termination Impedance 1 Max Unit V V kΩ Full Full 360 CML 770 mV p-p 25°C 25°C 25°C 25°C Full 0 −100 8 6 80 1.8 +100 V mA dB dB Ω 100 120 差動および同相モード・リターン損失は、100 MHz～0.75 MHz × ボー・レートで測定。 スイッチング仕様 特に指定がない限り、AVDD1 = 1.25 V、AVDD2 = 2.5 V、AVDD3 = 3.3 V、AVDD1_SR = 1.25 V、DVDD = 1.25 V、DRVDD = 1.25 V、 SPIVDD = 1.8 V、各速度グレードに対して規定された最大サンプリング・レート、AIN = −1.0 dBFS、デフォルト SPI 設定、TA = 25°C。 表 4. Parameter Temperature Min CLOCK Clock Rate (at CLK+/CLK− Pins) Maximum Sample Rate 1 Minimum Sample Rate 2 Clock Pulse Width High Clock Pulse Width Low Full Full Full Full Full 0.3 500 300 1000 1000 OUTPUT PARAMETERS Unit Interval (UI)3 Rise Time (tR) (20% to 80% into 100 Ω Load) Fall Time (tF) (20% to 80% into 100 Ω Load) PLL Lock Time Data Rate (NRZ) 4 Full 25°C 25°C 25°C 25°C 80 24 24 LATENCY 5 Pipeline Latency Fast Detect Latency Wake-Up Time 6 Standby Power-Down APERTURE Aperture Delay (tA) Aperture Uncertainty (Jitter, tj) Out-of-range Recovery Time 3.125 AD9690-500 Typ Max 4 200 32 32 2 5 Full Full 55 25°C 25°C 1 Full Full Full 530 55 1 0.3 1000 300 500 500 80 24 24 12.5 AD9690-1000 Typ Max 3.125 4 100 32 32 2 10 最大サンプル・レートは分周後のクロック・レートです。 2 最小サンプル・レートは、L = 2 または L = 1 の 300 MSPS で動作。 3 ボー・レート = 1/UI。 このレンジの一部分をサポートすることができます。 4 デフォルト L = 4。この値はサンプル・レートとデシメーション比に基いて変更することができます。 5 DDC 不使用。 L = 2、M = 1、F = 1。 6 ウェイクアップ時間は、パワーダウン・モードから通常動作へ戻るために要する時間として定義されます。 － 7/77 － 530 55 1 GHz MSPS MSPS ps ps 12.5 28 Clock cycles Clock cycles 4 ms ms 1 4 Unit ps ps ps ms Gbps 55 28 1 Rev. 0 Min ps fs rms Clock Cycles AD9690 データシート タイミング仕様 表 5. Parameter Test Conditions/Comments CLK+ to SYSREF+ TIMING REQUIREMENTS tSU_SR tH_SR See Figure 3 Min Device clock to SYSREF+ setup time Device clock to SYSREF+ hold time SPI TIMING REQUIREMENTS tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO Max 117 −96 See Figure 4 Setup time between the data and the rising edge of SCLK Hold time between the data and the rising edge of SCLK Period of the SCLK Setup time between CSB and SCLK Hold time between CSB and SCLK Minimum period that SCLK must be in a logic high state Minimum period that SCLK must be in a logic low state Time required for the SDIO pin to switch from an input to an output relative to the SCLK falling edge (not shown in Figure 4) Time required for the SDIO pin to switch from an output to an input relative to the SCLK rising edge (not shown in Figure 4) tDIS_SDIO Typ Unit ps ps 2 2 40 2 2 10 10 10 ns ns ns ns ns ns ns ns 10 ns タイミング図 APERTURE DELAY ANALOG INPUT SIGNAL SAMPLE N N – 54 N+1 N – 55 N – 53 N–1 N – 51 N – 52 CLK– CLK+ CLK– CLK+ SERDOUT0– A B C D E F G H I J A B C D E F G H I J A B C D E F G H I J CONVERTER0 MSB A B C D E F G H I J A B C D E F G H I J A B C D E F G H I J CONVERTER0 LSB SERDOUT0+ SERDOUT1– SAMPLE N – 55 ENCODED INTO 1 8-BIT/10-BIT SYMBOL SAMPLE N – 54 ENCODED INTO 1 8-BIT/10-BIT SYMBOL 12834-002 SERDOUT1+ SAMPLE N – 53 ENCODED INTO 1 8-BIT/10-BIT SYMBOL 図 2.データ出力タイミング (フル帯域幅モード; L = 2; M = 1; F = 1) CLK– CLK+ tSU_SR tH_SR 12834-003 SYSREF– SYSREF+ 図 3.SYSREF±のセットアップとホールド・タイミング Rev. 0 － 8/77 － AD9690 データシート tHIGH tDS tS tCLK tDH tACCESS tH tLOW CSB SDIO DON’T CARE DON’T CARE R/W A14 A13 A12 A11 A10 A9 A8 A7 D5 D4 D3 図 4.シリアル・ポート・インターフェースのタイミング図 Rev. 0 － 9/77 － D2 D1 D0 DON’T CARE 12834-004 SCLK DON’T CARE AD9690 データシート 絶対最大定格 表 6. Parameter Electrical AVDD1 to AGND AVDD1_SR to AGND AVDD2 to AGND AVDD3 to AGND DVDD to DGND DRVDD to DRGND SPIVDD to AGND AGND to DRGND VIN± to AGND SCLK, SDIO, CSB to AGND PDWN/STBY to AGND Environmental Operating Temperature Range Junction Temperature Range Storage Temperature Range (Ambient) 熱特性 Rating 1.32 V 1.32 V 2.75 V 3.63 V 1.32 V 1.32 V 3.63 V −0.3 V to +0.3 V 3.2 V −0.3 V to SPIVDD + 0.3 V −0.3 V to SPIVDD + 0.3 V θJA、θJB、θJC の typ 値は、様々な空気流 (m/sec)でプリント回路 ボード (PCB) 層数に対して規定されます。空気流があると放熱 効果が良くなるため、実質的に θJA と θJB が小さくなります。ま た、メタル・パターン、スルー・ホール、グラウンド・プレー ン、電源プレーンがパッケージ・ピンとエクスポーズド・パッ ド（EPAD：裏面の金属露出部）に直接接触する場合も、これら のメタルによって θJA が小さくなります。実際のアプリケーショ ンに対する熱性能では、アプリケーションの条件を慎重に調べ る必要があります。最大ジャンクション温度が表 6 に示す規定値 を超えないようにするため、適切な熱管理技術の使用が推奨さ れます。 表 7.熱抵抗値 PCB Type −40°C to +85°C −40°C to +115°C −65°C to +150°C JEDEC 2s2p Board 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上での製品動作を定めたものではあり ません。製品を長時間絶対最大定格状態に置くと製品の信頼性 に影響を与えます。 Airflow Velocity (m/sec) θJA ΨJB θJC_TOP θJC_BOT Unit 0.0 1.0 2.5 17.81, 2 15.61, 2 15.01, 2 6.31, 3 5.91, 3 5.71, 3 4.71, 4 N/A5 N/A5 1.21, 4 °C/W °C/W °C/W 1 JEDEC 51-7 と JEDEC 51-5 2s2p のテスト・ボードに準拠。 2 JEDEC JESD51-2 (自然空冷)または JEDEC JESD51-6 (強制空冷)に準拠。 3 JEDEC JESD51-8 (自然空冷)に準拠。 4 MIL-STD 883、Method 1012.1 に準拠。 5 N/A＝適用なし。 ESD の注意 ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 Rev. 0 － 10/77 － AD9690 データシート 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD1 AVDD2 AVDD2 AVDD1 AGND SYSREF– SYSREF+ AVDD1_SR AGND AVDD1 CLK– CLK+ AVDD1 AVDD2 AVDD2 AVDD1 ピン配置およびピン機能説明 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 AD9690 TOP VIEW (Not to Scale) AVDD1 AVDD1 AVDD2 AVDD3 DNC DNC AVDD3 AVDD2 AVDD2 AVDD2 SPIVDD CSB SCLK SDIO DVDD DGND NOTES 1. EXPOSED PAD. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE GROUND REFENCE FOR AVDDx. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 2. DNC = DO NOT CONNECT. 12834-005 FD_A DRGND DRVDD SYNCINB– SYNCINB+ SERDOUT0– SERDOUT0+ SERDOUT1– SERDOUT1+ SERDOUT2– SERDOUT2+ SERDOUT3– SERDOUT3+ DRVDD DRGND DNC 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 AVDD1 AVDD1 AVDD2 AVDD3 VIN–A VIN+A AVDD3 AVDD2 AVDD2 AVDD2 AVDD2 V_1P0 SPIVDD PDWN/STBY DVDD DGND 図 5.ピン配置 (上面図) 表 8.ピン機能の説明 ピン番号 記号 タイプ 説明 0 EPAD グラウンド エクスポーズド・パッド。パッケージ底面のエクスポーズド・サ ーマル・パッドは、AVDDx のグラウンド基準になります。この エクスポーズド・パッドはグラウンドへ接続する必要がありま す。 1、2、47、48、49、52、55、 61、64 AVDD1 電源 アナログ電源(公称 1.25 V)。 3、8、9、10、11、39、40、 41、46、50、51、62、63 AVDD2 電源 アナログ電源(公称 2.5 V)。 4、7、42、45 AVDD3 電源 アナログ電源(公称 3.3 V)。 13、38 SPIVDD 電源 SPI 用のデジタル電源 (1.8 V～3.3 V)。 15、34 DVDD 電源 デジタル電源(公称 1.25 V)。 16、33 DGND グラウンド DVDD のグラウンド基準。 18、31 DRGND グラウンド DRVDD のグラウンド基準。 19、30 DRVDD 電源 デジタル・ドライバ電源 (公称 1.25 V )。 56、60 AGND 1 グラウンド SYSREF±のグラウンド基準。 57 AVDD1_SR 1 電源 SYSREF±のアナログ電源 (公称 1.25 V)。 5、6 VIN−、VIN+ 入力 ADC アナログ入力反転／非反転。 12 V_1P0 入力／DNC 1.0 V リファレンス電圧入力あるいは無接続。このピンは、SPI を 使って非接続または入力に設定することができます。内蔵リファ レンス電圧を使用する場合は、このピンを外部接続しないでくだ さい。外付けリファレンス電圧ソースを使う場合は、1.0 V のリ ファレンス電圧入力が必要です。 44、43 DNC DNC 接続しないでください。 53、54 CLK+、CLK− 入力 クロック入力非反転／反転。 電源 アナログ Rev. 0 － 11/77 － AD9690 データシート ピン番号 記号 タイプ 説明 17 FD 出力 高速ディテクタ出力。 32 DNC DNC 接続しないでください。 20、21 SYNCINB−、SYNCINB+ 入力 アクティブ・ローの JESD204B LVDS 同期入力非反転／反転。 58、59 SYSREF+、SYSREF− 入力 アクティブ・ハイの JESD204B LVDS システム・リファレンス電 圧入力非反転／反転。 22、23 SERDOUT0−、 SERDOUT0+ 出力 レーン 0 出力データ反転／非反転。 24、25 SERDOUT1−、 SERDOUT1+ 出力 レーン 1 出力データ反転／非反転。 26、27 SERDOUT2−、 SERDOUT2+ 出力 レーン 2 出力データ反転／非反転。 28、29 SERDOUT3−、 SERDOUT3+ 出力 レーン 3 出力データ反転／非反転。 14 PDWN/STBY 入力 パワーダウン入力 (アクティブ・ハイ)。このピンの動作は SPI モ ードに依存し、パワーダウンまたはスタンバイに設定することが できます。 35 SDIO 入力／出力 SPI シリアル・データ入力／出力。 36 SCLK 入力 SPI シリアル・クロック。 37 CSB 入力 SPI チップ・セレクト(アクティブ・ロー)。 CMOS 出力 デジタル入力 データ出力 被テスト・デバイス (DUT) 制 御 1 正しい ADC 動作を保証するために、AVDD1_SR と AGND の接続は AVDD1 と EPAD の接続と別にしてください。 詳細については、アプリケーション情報のセクシ ョンを参照してください。 Rev. 0 － 12/77 － AD9690 データシート 代表的な性能特性 AD9690-1000 特に指定がない限り、AVDD1 = 1.25 V、AVDD1_SR = 1.25 V、AVDD2 = 2.5 V、AVDD3 = 3.3 V、DVDD = 1.25 V、DRVDD = 1.25 V、 SPIVDD = 1.8 V、1.7 V p-p フルスケール差動入力、AIN = −1.0 dBFS、デフォルト SPI 設定、クロック分周比 = 2、TA = 25°C、128k FFT サ ンプル。推奨設定については表 10 を参照してください。 AIN = –1dBFS SNR = 67.2dBFS ENOB = 10.8 BITS SFDR = 88dBFS BUFFER CONTROL 1 = 1.5× –10 –30 AMPLITUDE (dBFS) –50 –70 –90 –110 200 300 400 500 FREQUENCY (MHz) –130 0 300 400 500 0 AIN = –1dBFS SNR = 61.5dBFS ENOB = 10.1 BITS SFDR = 82dBFS BUFFER CONTROL 1 = 6.0× –20 AMPLITUDE (dBFS) –30 200 図 9.シングル・トーン FFT、fIN = 450.3 MHz AIN = –1dBFS SNR = 66.6dBFS ENOB = 10.7 BITS SFDR = 85dBFS BUFFER CONTROL 1 = 3.0× –10 100 FREQUENCY (MHz) 図 6.シングル・トーン FFT、fIN = 10.3 MHz –50 –70 –90 –110 –40 –60 –80 –100 0 100 200 300 400 500 FREQUENCY (MHz) –120 12834-007 –130 0 300 400 500 図 10.シングル・トーン FFT、fIN = 765.3 MHz 0 AIN = –1dBFS SNR = 65.3dBFS ENOB = 10.5 BITS SFDR = 85dBFS BUFFER CONTROL 1 = 3.0× AIN = –1dBFS SNR = 60.5dBFS ENOB = 9.9 BITS SFDR = 80dBFS BUFFER CONTROL 1 = 6.0× –20 AMPLITUDE (dBFS) –30 200 FREQUENCY (MHz) 図 7.シングル・トーン FFT、fIN = 170.3 MHz –10 100 12834-010 AMPLITUDE (dBFS) –90 12834-009 100 12834-006 0 AMPLITUDE (dBFS) –70 –110 –130 –50 –70 –90 –40 –60 –80 –100 –110 0 100 200 300 400 FREQUENCY (MHz) 500 –120 12834-008 –130 0 100 200 300 400 FREQUENCY (MHz) 図 8.シングル・トーン FFT、fIN = 340.3 MHz Rev. 0 –50 図 11.シングル・トーン FFT、fIN = 985.3 MHz － 13/77 － 500 12834-011 AMPLITUDE (dBFS) –30 AIN = –1dBFS SNR = 64.0dBFS ENOB = 10.3 BITS SFDR = 82dBFS BUFFER CONTROL 1 = 3.0× –10 AD9690 データシート 90 AIN = –1dBFS SNR = 59.8BFS ENOB = 9.6 BITS –20 SFDR = 79dBFS BUFFER CONTROL 1 = 8.0× 85 –40 80 SFDR (dBFS) SNR/SFDR (dBFS) AMPLITUDE (dBFS) 0 –60 –80 75 70 SNR (dBFS) 0 100 200 300 400 500 FREQUENCY (MHz) 60 700 12834-012 –120 800 850 900 950 1000 1050 1100 SAMPLE RATE (MHz) 図 12.シングル・トーン FFT、fIN = 1,293.3 MHz 図 15.サンプル・レート (fS)対 SNR/SFDR fIN = 170.3 MHz; バッファ・コントロール 1 (0x018) = 3.0× 0 90 AIN = –1dBFS SNR = 57.7dBFS ENOB = 9.2 BITS –20 SFDR = 70dBFS BUFFER CONTROL 1 = 8.0× 85 80 –40 SNR/SFDR (dBFS) AMPLITUDE (dBFS) 750 12834-015 65 –100 –60 –80 75 70 65 55 1.5× SFDR (dBFS) 1.5× SNR (dBFS) 3.0× SFDR (dBFS) 3.0× SNR (dBFS) 0 100 200 300 400 500 FREQUENCY (MHz) 12834-013 –120 50 10.3 63.3 図 16.アナログ入力周波数 (fIN)対 SNR/SFDR; fIN < 500 MHz; バッファ・コントロール 1 (0x018) = 1.5×および 3.0× 100 0 AIN = –1dBFS SNR = 57dBFS ENOB = 9.1 BITS SFDR = 68dBFS BUFFER CONTROL 1 = 8.0× 90 SNR/SFDR (dBFS) –20 –40 –60 –80 80 70 60 –100 0 100 200 300 400 500 FREQUENCY (MHz) 50 476.8 12834-014 –120 4.0× SFDR 4.0× SNRFS 6.0× SFDR 6.0× SNRFS 554.4 593.2 670.8 748.4 826.0 903.6 981.2 ANALOG INPUT FREQUENCY (MHz) 図 14.シングル・トーン FFT、fIN = 1,950.3 MHz 図 17.アナログ入力周波数 (fIN)対 SNR/SFDR; 500 MHz < fIN < 1 GHz; バッファ・コントロール 1 (0x018) = 4.0×および 6.0× － 14/77 － 12834-017 AMPLITUDE (dBFS) 100.3 170.3 225.3 302.3 341.3 403.3 453.3 502.3 ANALOG INPUT FREQUENCY (MHz) 図 13.シングル・トーン FFT、fIN = 1,725.3 MHz Rev. 0 12834-016 60 –100 AD9690 データシート 100 0 –20 AMPLITUDE (dBFS) 90 SNR/SFDR (dBFS) AIN1 AND AIN2 = –7dBFS SFDR = 88dBFS IMD2 = 93dBFS IMD3 = 88dBFS BUFFER CONTROL 1 = 4.5× 80 SFDR 70 –40 –60 –80 SNR 60 1065.0 1142.4 1220.0 1297.3 1374.8 1452.2 ANALOG INPUT FREQUENCY (MHz) –120 0 100 200 300 図 18.fIN 対 SNR/SFDR; 1 GHz < fIN < 1.5 GHz; バッファ・コントロール 1 (0x018) = 6.0× 500 図 21.2 トーン FFT; fIN1 = 338 MHz、fIN2 = 341 MHz 100 20 SFDR (dBc) SFDR (dBFS) IMD3 (dBc) IMD3 (dBFS) 0 SFDR/IMD3 (dBc AND dBFS) 90 80 SFDR 70 60 SNR 1607.4 1701.6 –40 –60 –80 –100 –120 1795.6 12834-019 50 1513.3 –20 1889.7 ANALOG INPUT FREQUENCY (MHz) –140 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 INPUT AMPLITUDE (dBFS) 図 22.入力振幅 (AIN)対 2 トーン SFDR/IMD3、 fIN1 = 184 MHz、 fIN2 = 187 MHz 図 19.fIN 対 SNR/SFDR; 1.5 GHz < fIN < 2 GHz; バッファ・コントロール 1 (0x018) = 7.5× 20 0 AIN1 AND AIN2 = –7dBFS SFDR = 87dBFS IMD2 = 93dBFS IMD3 = 87dBFS BUFFER CONTROL 1 = 3.0× SFDR (dBc) SFDR (dBFS) IMD3 (dBc) IMD3 (dBFS) 0 SNR/SFDR (dBc AND dBFS) –20 AMPLITUDE (dBFS) 12834-022 SNR/SFDR (dBFS) 400 FREQUENCY (MHz) 12834-021 50 978.5 12834-018 –100 –40 –60 –80 –20 –40 –60 –80 –100 –100 100 200 300 400 500 FREQUENCY (MHz) –140 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 INPUT AMPLITUDE (dBFS) 図 20.2 トーン FFT; fIN1 = 184 MHz、fIN2 = 187 MHz Rev. 0 図 23.入力振幅 (AIN)対 2 トーン IMD3/SFDR、 fIN1 = 338 MHz、fIN2 = 341 MHz － 15/77 － 12834-023 0 12834-020 –120 –120 AD9690 データシート 110 0.6 100 90 0.4 80 0.2 60 DNL (LSB) SNR/SFDR (dB) 70 50 40 30 0 –0.2 20 10 0 INPUT AMPLITUDE (dBFS) –0.6 12834-024 –20 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 0 2000 4000 6000 8000 10000 12000 14000 16000 OUTPUT CODE 図 24.アナログ入力レベル対 SNR/SFDR fIN = 170.3 MHz 12834-027 –0.4 SFDR (dBFS) SFDR (dBc) SNR (dBFS) SNR (dBc) 0 –10 図 27.DNL、fIN = 15 MHz 100 25000 2.63 LSB rms 20000 90 NUMBER OF HITS 80 70 SNR 60 15000 10000 5000 0 10 20 30 40 50 60 70 80 90 TEMPERATURE (°C) 0 12834-025 50 –50 –40 –30 –20 –10 N–6 N–5 N–4 N–3 N–2 N–1 N N+1 N+2 N+3 N+4 N+5 N+6 CODE 図 25.SNR/SFDR の温度特性 fIN = 170.3 MHz 12834-028 SNR/SFDR (dBFS) SFDR 図 28.入力換算ノイズ・ヒストグラム 2.15 3 2.10 POWER DISSIPATION (W) 2 INL (LSB) 1 0 –1 2.05 L = 2, M = 1, F = 1 L = 4, M = 1, F = 1 2.00 1.95 1.90 1.85 1.80 –2 2000 4000 6000 8000 10000 12000 OUTPUT CODE 14000 16000 1.70 700 750 800 850 900 950 1000 1050 SAMPLE RATE (MHz) 図 26.INL、fIN = 10.3 MHz Rev. 0 図 29.サンプル・レート (fS)対消費電力 － 16/77 － 1100 12834-029 0 12834-026 1.75 –3 AD9690 データシート AD9690-500 特に指定がない限り、AVDD1 = 1.25 V、AVDD1_SR = 1.25 V、AVDD2 = 2.5 V、AVDD3 = 3.3 V、DVDD = 1.25 V、DRVDD = 1.25 V、 SPIVDD = 1.8 V、2.06 V p-p フルスケール差動入力、AIN = −1.0 dBFS、デフォルト SPI 設定、クロック分周比 = 2、TA = 25°C、128k FFT サ ンプル。推奨設定については表 10 を参照してください。 0 0 AIN = −1dBFS SNR = 68.9dBFS ENOB = 10.9 BITS SFDR = 83dBFS BUFFER CONTROL 1 = 2.0× –20 –40 AMPLITUDE (dBFS) –40 –60 –80 –60 –80 –100 –100 0 25 50 75 100 125 150 175 200 225 250 FREQUENCY (MHz) –140 12834-030 –140 0 75 100 125 150 175 200 225 250 図 33.シングル・トーン FFT、fIN = 450.3 MHz 0 0 AIN = −1dBFS SNR = 68.9dBFS ENOB = 11 BITS SFDR = 88dBFS BUFFER CONTROL 1 = 2.0× –20 AIN = −1dBFS SNR = 64.7dBFS ENOB = 10.4 BITS SFDR = 80dBFS BUFFER CONTROL 1 = 5.0× –20 –40 –60 –80 –60 –80 –100 –100 –120 –120 0 25 50 75 100 125 150 175 200 225 –140 12834-031 –140 250 FREQUENCY (MHz) 0 125 150 175 200 225 250 AIN = −1dBFS SNR = 64.0dBFS ENOB = 10.3 BITS SFDR = 76dBFS BUFFER CONTROL 1 = 5.0× –20 –40 AMPLITUDE (dBFS) –60 –80 –100 –60 –80 –100 –120 –120 25 50 75 100 125 150 175 200 225 250 –140 12834-032 0 FREQUENCY (MHz) 0 25 50 75 100 125 150 175 200 225 FREQUENCY (MHz) 図 35.シングル・トーン FFT、fIN = 985.3 MHz 図 32.シングル・トーン FFT、fIN = 340.3 MHz Rev. 0 100 0 –40 –140 75 図 34.シングル・トーン FFT、fIN = 765.3 MHz AIN = −1dBFS SNR = 68.5dBFS ENOB = 10.9 BITS SFDR = 83dBFS BUFFER CONTROL 1 = 4.5× –20 50 FREQUENCY (MHz) 図 31.シングル・トーン FFT、fIN = 170.3 MHz 0 25 12834-034 AMPLITUDE (dBFS) –40 AMPLITUDE (dBFS) 50 FREQUENCY (MHz) 図 30.シングル・トーン FFT、fIN = 10.3 MHz AMPLITUDE (dBFS) 25 12834-033 –120 –120 － 17/77 － 250 12834-035 AMPLITUDE (dBFS) AIN = −1dBFS SNR = 67.8dBFS ENOB = 10.8 BITS SFDR = 83dBFS BUFFER CONTROL 1 = 4.5× –20 AD9690 データシート 95 0 AIN = −1dBFS SNR = 63.0dBFS ENOB = 10.0 BITS SFDR = 69dBFS BUFFER CONTROL 1 = 8.0× –20 90 SNR/SFDR (dBFS) –80 80 75 70 –100 SNR 65 0 25 50 75 100 125 150 175 200 225 250 FREQUENCY (MHz) 60 300 320 340 360 380 400 420 440 460 480 500 530 550 12834-036 –140 12834-039 AMPLITUDE (dBFS) –60 –120 SAMPLE FREQUENCY (MHz) 図 39.fS 対 SNR/SFDR、fIN = 170.3 MHz; バッファ・コントロール 1 = 2.0× 図 36.シングル・トーン FFT、fIN = 1,310.3 MHz 100 0 AIN = −1dBFS SNR = 61.5dBFS ENOB = 9.8 BITS SFDR = 69dBFS BUFFER CONTROL 1 = 8.0× –20 90 SNR/SFDR (dBFS) –40 AMPLITUDE (dBFS) SFDR 85 –40 –60 –80 80 70 –100 60 0 25 50 75 100 125 150 175 200 225 50 10.3 12834-037 –140 250 FREQUENCY (MHz) 95.3 150.3 180.3 240.3 301.3 340.7 390.3 450.3 ANALOG INPUT FREQUENCY (MHz) 図 37.シングル・トーン FFT、fIN = 1,710.3 MHz 図 40.fIN 対 SNR/SFDR; fIN < 500 MHz; バッファ・コントロール 1 (0x018) = 2.0×および 4.5× 100 0 AIN = −1dBFS SNR = 60.8dBFS ENOB = 9.6 BITS SFDR = 68dBFS BUFFER CONTROL 1 = 8.0× –20 90 SNR/SFDR (dBFS) –40 AMPLITUDE (dBFS) 2.0× SNR 2.0× SFDR 4.5× SNR 4.5× SFDR 12834-040 –120 –60 –80 80 70 –100 60 0 25 50 75 100 125 150 175 200 225 250 FREQUENCY (MHz) 50 450.3 12834-038 –140 480.3 510.3 515.3 610.3 765.3 810.3 985.3 1010.3 ANALOG INPUT FREQUENCY (MHz) 図 38.シングル・トーン FFT、fIN = 1,950.3 MHz Rev. 0 4.0× SNR 4.0× SFDR 8.0× SNR 8.0× SFDR 図 41.fIN 対 SNR/SFDR; 500 MHz < fIN < 1 GHz; バッファ・コントロール 1 (0x018) = 4.0×および 8.0× － 18/77 － 12834-041 –120 AD9690 データシート 80 70 65 60 55 –40 –60 –80 1950.3 –120 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 INPUT AMPLITUDE (dBFS) 図 42.fIN 対 SNR/SFDR; 1 GHz < fIN < 2 GHz; バッファ・コントロール 1 (0x018) = 7.0×および 8.0× 0 0 –40 –60 –80 –100 –40 –60 –80 100 150 200 250 –120 –90 –72 –63 –54 –45 –36 100 SNR/SFDR (dBc AND dBFS) 90 –40 –60 –80 –100 80 70 60 50 40 30 20 10 SFDR (dBFS) SNR (dBFS) SFDR (dBc) SNR (dBc) 0 100 150 200 250 FREQUENCY (MHz) 12834-044 –10 50 –20 –90 –80 –70 –60 –50 –40 –30 –20 –10 INPUT AMPLITUDE (dBFS) 図 44.2 トーン FFT; fIN1 = 338 MHz、fIN2 = 341 MHz Rev. 0 –9 110 AIN1 AND AIN2 = –7dBFS SFDR = 88dBFS IMD2 = 88dBFS IMD3 = 89dBFS BUFFER CONTROL 1 = 4.5× 0 –18 図 46.入力振幅 (AIN)対 2 トーン IMD3/SFDR、 fIN1 = 338 MHz、fIN2 = 341 MHz 0 –120 –27 AMPLITUDE (dBFS) 図 43.2 トーン FFT; fIN1 = 184 MHz、fIN2 = 187 MHz –20 –81 12834-046 50 図 47.アナログ入力レベル対 SNR/SFDR fIN = 170.3 MHz － 19/77 － 0 12834-047 0 12834-043 –100 FREQUENCY (MHz) AMPLITUDE (dBFS) SFDR (dBc) SFDR (dBFS) IMD3 (dBc) IMD3 (dBFS) –20 SFDR/IMD3 (dBc AND dBFS) AMPLITUDE (dBFS) 図 45.入力振幅 (AIN)対 2 トーン SFDR/IMD3、 fIN1 = 184 MHz、 fIN2 = 187 MHz AIN1 AND AIN2 = –7dBFS SFDR = 88dBFS IMD2 = 94dBFS IMD3 = 88dBFS BUFFER CONTROL 1 = 2.0× –20 12834-045 1205.3 1410.3 1600.3 1810.3 ANALOG INPUT FREQUENCY (MHz) 12834-042 –100 50 1010.3 –120 SFDR (dBc) SFDR (dBFS) IMD3 (dBc) IMD3 (dBFS) –20 SFDR/IMD3 (dBc AND dBFS) 75 SNR/SFDR (dBFS) 0 7.0× SNR 7.0× SFDR 8.0× SNR 8.0× SFDR AD9690 データシート 900000 95 2.06 LSB RMS 800000 SFDR 700000 NUMBER OF HITS SNR/SFDR (dBFS) 90 85 80 75 600000 500000 400000 300000 200000 SNR 70 10 60 35 85 TEMPERATURE (°C) 0 12834-051 –15 12834-048 65 –40 N – 10 N–9 N–8 N–7 N–6 N–5 N–4 N–3 N–2 N–1 N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N + 10 100000 OUTPUT CODE 図 48.SNR/SFDR の温度特性 fIN = 170.3 MHz 図 51.入力換算ノイズ・ヒストグラム 1.55 3.0 2.5 L = 1, M = 1, F = 2 L = 2, M = 1, F = 2 1.50 2.0 1.45 POWER (W) INL (LSB) 1.5 1.0 0.5 0 –0.5 1.40 1.35 1.30 –1.0 1.25 0 2000 4000 6000 8000 10000 12000 14000 16000 OUTPUT CODE 1.20 300 320 340 360 380 400 420 440 460 480 500 520 540 12834-049 –2.0 SAMPLE RATE (MHz) 図 52.fS 対消費電力 図 49.INL、fIN = 10.3 MHz 0.8 0.6 DNL (LSB) 0.4 0.2 0 –0.2 –0.4 –0.8 0 2000 4000 6000 8000 10000 12000 OUTPUT CODE 14000 16000 12834-050 –0.6 図 50.DNL、fIN = 15 MHz Rev. 0 － 20/77 － 12834-052 –1.5 AD9690 データシート 等価回路 AVDD3 AVDD3 AVDD3 3pF 1.5pF 200Ω EMPHASIS/SWING CONTROL (SPI) VCM BUFFER DRVDD 200Ω 67Ω 28Ω 10pF 200Ω 400Ω DATA+ SERDOUTx+ x = 0, 1, 2, 3 AVDD3 AVDD3 DRGND OUTPUT DRIVER VIN– DRVDD DATA– SERDOUTx– x = 0, 1, 2, 3 12834-053 AIN CONTROL (SPI) 3pF 1.5pF DRGND 12834-056 67Ω 200Ω 28Ω VIN+ 図 56.デジタル出力 図 53.アナログ入力 DVDD SYNCINB+ 25Ω CLK+ 1kΩ DGND LEVEL TRANSLATOR AVDD1 25Ω DVDD 20kΩ 20kΩ VCM = 0.85V SYNCINB– 12834-054 CLK– 20kΩ VCM = 0.85V 20kΩ VCM 1kΩ 12834-057 AVDD1 SYNCINB± PIN CONTROL (SPI) DGND 図 57.SYNCINB± 入力 図 54.クロック入力 AVDD1_SR 1kΩ SPIVDD ESD PROTECTED 20kΩ LEVEL TRANSLATOR AVDD1_SR SCLK 30kΩ 20kΩ ESD PROTECTED 1kΩ 12834-055 SYSREF– VCM = 0.85V SPIVDD 1kΩ 12834-058 SYSREF+ 図 58.SCLK 入力 図 55.SYSREF± 入力 Rev. 0 － 21/77 － AD9690 データシート SPIVDD ESD PROTECTED 30kΩ 1kΩ CSB PDWN/ STBY ESD PROTECTED 12834-059 ESD PROTECTED 図 59.CSB 入力 AVDD2 SDO ESD PROTECTED SPIVDD 1kΩ SDIO PDWN CONTROL (SPI) 図 62.PDWN/STBY 入力 SPIVDD ESD PROTECTED 30kΩ 1kΩ 12834-062 ESD PROTECTED SPIVDD SDI V_1P0 ESD PROTECTED 12834-060 ESD PROTECTED V_1P0 PIN CONTROL (SPI) 図 63.V_1P0 入力／出力 図 60.SDIO 入力 SPIVDD ESD PROTECTED FD FD JESD LMFC JESD SYNC~ FD PIN CONTROL (SPI) 12834-061 ESD PROTECTED TEMPERATURE DIODE 図 61.FD 出力 Rev. 0 － 22/77 － 12834-063 30kΩ AD9690 データシート 動作原理 AD9690 には 1 つのアナログ入力チャンネルと 2 つの JESD204B 出力レーン対があります。この ADC は、最大 2 GHz の広帯域ア ナログ信号をサンプルできるようにデザインされています。 AD9690 は、広い入力帯域幅、高サンプリング・レート、優れ た直線性、小型パッケージで低消費電力となるよう最適化され ています。 ADC コアはマルチステージの差動パイプライン・アーキテクチ ャを採用し、出力誤差補正ロジックを内蔵しています。ADC は、 ユーザー選択可能な多様な入力範囲をサポートする、広帯域入 力段を持っています。リファレンス電圧源も内蔵しているため デザインが容易です。 AD9690 は、通信レシーバの AGC 機能を簡単に実現できる複数 の機能を内蔵しています。プログラマブルなスレッショールド （比較判定値）を持つ入力レベルのディテクタを使うと、ADC の高速ディテクタ出力ビットを使って着信信号電力をモニタす ることができます。入力信号レベルがプログラマブルなスレッ ショールドを超えると、高速ディテクタ・インジケータがハイ・ レベルになります。このスレッショールド・インジケータの反 応時間は短いため、迅速にシステム・ゲインを下げて ADC 入力 での範囲外状態を回避することができます。 サンプル・レートとデシメーション比に応じて、サブクラス 1 JESD204B に基づく高速シリアル出力データレートを 1 レーン (L = 1)、2 レーン (L = 2)、4 レーン (L = 4) に設定することができ ま す 。 複 数 デ バ イ ス 間 の 同 期 は 、 SYSREF± 入 力 ピ ン と SYNCINB± 入力ピンを使ってサポートします。 ADC のアーキテクチャ AD9690 のアーキテクチャは、入力バッファ付きパイプライン ADC で構成されています。入力バッファは、アナログ入力信号 に対する適切な終端インピーダンスを提供するようにデザイン されています。この内部終端インピーダンスは、ドライバ／ア ンプの終端条件に合わせて SPI 経由で変更することができます。 デフォルトの終端値は 400 Ω です。アナログ入力終端の等価回 路図を図 53 に示します。 入力バッファはリニアな高入力インピーダンスを提供し(駆動が 容易)、ADC からのキックバックの影響を小さくします。バッ ファは、優れた直線性、低ノイズ、低消費電力となるように最 適化されています。各ステージからの量子化された出力は、デ ジタル補正ロジックで結合されて最終的に 14 ビットになります。 パイプライン化されたアーキテクチャにより、新しい入力サン プルに対して最初のステージが動作すると同時に、残りのステ ージは先行しているサンプルに対して動作することができます。 サンプリングはクロックの立上がりエッジで行われます。 アナログ入力に対する考慮 のバッファの内部同相モード電圧は 2.05 V です。クロック信号 により、入力回路がサンプル・モードとホールド・モードの間 で交互に切り替えられます。入力回路がサンプル・モードにな ったとき、信号ソースはサンプリング・コンデンサを充電して、 クロック・サイクルの 1/2 以内に整定する必要があります。各 入力に小さい抵抗を直列に接続すると、駆動源側の出力ステー ジに発生するピーク過渡電流を減少させることに役立ちます。 さらに、 Q の小さいインダクタまたはフェライト・ビーズを各 入力に接続し、これによりアナログ入力の大きな差動容量を小 さくして、ADC の最大帯域幅を実現することができます。この ような低 Q インダクタまたはフェライト・ビーズの使用は、コ ンバータのフロントエンドを高い IF 周波数で駆動する際に必要 となります。差動コンデンサまたは 2 個のシングルエンド・コ ンデンサを入力に接続して、受動マッチング回路を設けること ができます。これにより入力に最終的にローパス・フィルタが 形成されて、不要な広帯域ノイズが制限されます。詳細につい ては、AN-742 アプリケーション・ノート、AN-827 アプリケーシ ョ ン ・ ノ ー ト 、 ア ナ ロ グ ・ ダ イ ヤ ロ グ 「 Transformer-Coupled Front-End for Wideband A/D Converters (Volume 39, April 2005)」を参 照してください。一般に、適正な値はアプリケーションに依存 します。 最適なダイナミック性能を得るためには、同相モードのセトリ ング誤差が対称になるように、VIN+と VIN-を駆動するソー ス・インピーダンスが一致している必要があります。これらの 誤差は、ADC の同相モード除去比により小さくなります。内蔵 リファレンス・バッファは、ADC コアの振幅を決定する差動リ ファレンスを発生します。 最大の SNR 性能は、ADC を差動構成で最大スパンに設定した ときに得られます。AD9690 の場合、有効振幅は SPI ポートを介 して 1.46 V p-p～2.06 V p-p の差動に設定することができます。 AD9690-1000 と AD9690-500 のデフォルトは、それぞれ 1.70 V pp 差動および 2.06 V p-p 差動になっています。 差動入力構成 AD9690 を能動素子または受動素子により駆動する方法は複数あ りますが、いずれにしても最適性能は、アナログ入力を差動信 号で駆動したときに得られます。 SNR と SFDR が重要なパラメータとなるアプリケーションでは、 差動トランス結合が推奨される入力構成です(図 64 と表 9 参照)。 これは、大部分のアンプのノイズ性能は、AD9690 の真の性能 を実現するために不十分であるためです。 低周波帯から中周波帯の範囲では、AD9690 の最適性能のため に、ダブル・バランまたはダブル・トランス回路 (図 64 と表 9 参照)が推奨されます。第 2 または第 3 ナイキスト・ゾーンを使 うの高周波帯では、幾つかのフロントエンド受動部品を削除し て広帯域動作を確保することが望まれます(図 64 と表 9 参照)。 AD9690 へのアナログ入力は差動バッファになっています。こ Rev. 0 － 23/77 － AD9690 データシート 0.1µF R1 R3 R2 C1 ADC C2 R2 R1 0.1µF 0.1µF R3 C1 12834-064 BALUN NOTES 1. SEE TABLE 9 FOR COMPONENT VALUES. 図 64.AD9690 向けの差動トランス結合構成 表 9.差動トランス結合入力構成の部品の値 Device Frequency Range Transformer R1 (Ω) R2 (Ω) R3 (Ω) C1 (pF) C2 (pF) AD9690-500 DC to 250 MHz 250 MHz to 2 GHz ETC1-1-13 BAL-0006/BAL-0006SMG 10 10 50 50 10 10 4 4 2 2 AD9690-1000 DC to 500 MHz 500 MHz to 2 GHz ECT1-1-13/BAL-0006SMG BAL-0006/BAL-0006SMG 25 25 25 25 10 0 4 Open 2 Open 入力同相モード AD9690 のアナログ入力は、内部で同相モード電圧にバイアス されています (図 65 参照)。同相モード・バッファの出力範囲に は限界があるため、同相モード電圧が 100 mV 以上低下すると、 性能が大きく劣化します。このため、DC 結合アプリケーション では、同相モード電圧を 2.05 V±100 mV に設定して正確な ADC 動作を確保してください。DC 結合アプリケーションで動作する 場合は、フルスケール電圧を 1.7 V p-p 差動に設定する必要があ ります。 アナログ入力バッファ・コントロールと SFDR の最適化 AD9690 の入力バッファでは、入力終端、バッファ電流、入力 フルスケール調整のような、アナログ入力に対する柔軟な制御 を提供しています。使用可能なすべての制御を図 65 に示します。 入力バッファ・コントロール・レジスタ (0x018、0x019、 0x01A、0x935、0x934、0x11A) 入力バッファには、バイアス電流の設定や、様々な周波数での動 作に対するその他の設定を行う多くのレジスタがあります。これ らのバイアス電流値と設定値は、動作入力周波数範囲に合わせ て変更することができます。レジスタ 0x018 は、バッファのバイ アス電流を制御して ADC コアからの影響を小さくするようにし ます。この設定値は、1.0×～8.5×範囲で変更することができます。 AD9690-1000 と AD9690-500 に対するデフォルト設定値は、それ ぞれ 3.0×と 2.0×です。これらの設定値は、製品の第 1 ナイキス ト・ゾーンでの動作に対して十分です。レジスタ 0x018 で入力バ ッファ電流が設定されると、AVDD3 電源で必要とされる電流が 変化します。この関係を図 66 に示します。バッファ電流設定の すべての値については、表 36 を参照してください。 300 AVDD3 AD9690-500 AD9690-1000 AVDD3 250 VIN+ VCM BUFFER 150 100 200Ω AVDD3 AVDD3 50 VIN– 0 1.5× 2.5× 3.5× 4.5× 5.5× 6.5× BUFFER CONTROL 1 SETTING 7.5× 8.5× 図 66.レジスタ 0x018 のバッファ・コントロール 1 設定値対 IAVDD3 12834-065 3pF 1.5pF AIN CONTROL SPI REGISTERS (0x008, 0x015, 0x016, 0x018, 0x019, 0x01A, 0x11A, 0x934, 0x935) 12834-066 67Ω 28Ω 10pF 200Ω 400Ω IAVDD3 (mA) 200Ω 67Ω 200Ω 28Ω 200 AVDD3 3pF 1.5pF 図 65.アナログ入力コントロール 0x018、0x019、0x01A、0x11A、0x934、0x935 の各レジスタを使う と、各チャンネルのバッファ動作を調節して、種々の入力周波数 と注目する帯域幅で SFDR を最適化することができます。 0x019 、 0x01A 、 0x11A 、 0x935 の 各 レ ジ ス タ は 、 周 波 数 500 MHz 以上で入力バッファに対する 2 つ目のバイアス・コン トロールを提供します。レジスタ 0x934 を使って入力容量を小さ くして、信号帯域幅を広げることができますが、直線性とノイ ズ性能が少し低下します。これらのレジスタ設定値の AVDD3 電 源に対する影響は、レジスタ 0x018 の影響ほど大きくありませ ん。周波数 500 MHz 以下では、これらのレジスタのデフォルト 設定の使用が推奨されます。 表 10 に、種々の速度グレードに対するバッファ電流コントロー ル・レジスタの推奨値を示します。 Rev. 0 － 24/77 － AD9690 データシート 80 レジスタ 0x11A は、高いナイキスト・ゾーン(AD9690-1000 では 500 MHz 以上)でのサンプリングの際に使用されます。この設定 を使うと、ADC サンプリング回路が高周波動作での ADC 内部の サンプリングとセトリング・タイムを最適化できるようになり ます。500 MHz を超える周波数では、速度グレードによらず 1.46 V のフルスケール設定で ADC コアを動作させることが推奨され ます。この設定は、SNR を著しく損なうことなく SFDR を向上さ せます。 75 SFDR (dBFS) 70 図 67、図 68、図 69 に、AD9690-1000 の種々のバッファ設定値に 対するアナログ入力周波数対 SFDR を示します。表 10 に示す推 奨設定値を使って、レジスタ 0x018 の値のみを変更した際のデ ータを取得しました。 65 60 55 50 40 1513.4 90 4.5× 5.5× 6.5× 7.5× 8.5× 1889.8 70 高周波アプリケーションによっては、フルスケール設定値を小 さくして SFDR を向上させることができます(表 10 参照)。 65 高い周波数では、ADC コアの性能がジッタにより制限されます。 SFDR は、フルスケール・レベルを低下させて改善することがで きます。図 70 に、AD9690-1000 について様々な高い周波数での フルスケール入力レベル対 SFDR および SNR を示します。 110 160 210 260 310 360 410 460 ANALOG INPUT FREQUENCY (MHz) 80 図 67.バッファ電流スィープ、AD9690-1000 (IBUFF 対 SFDR); fIN < 500 MHz; 図 64 のフロントエンド回路を使用 75 SFDR (dBFS) 85 4.0× 5.0× 6.0× 80 1.65GHz 1.52GHz 1.76GHz 1.95GHz 1.9GHz 75 75 70 70 65 65 70 60 65 80 1.52GHz 1.65GHz 1.76GHz 1.9GHz 1.95GHz SNR (dBc) 60 12834-067 1.5× 3.0× 4.5× 60 60 55 –3 55 –2 INPUT LEVEL (dBFS) 55 –1 12834-070 SFDR (dBFS) 75 60 SFDR (dBFS) 1795.6 図 69.バッファ電流スィープ、AD9690-1000 (IBUFF 対 SFDR); 1500 MHz < fIN < 2000 MHz; 図 64 に示すフロントエンド回路を 使用 80 50 10 1701.5 ANALOG INPUT FREQUENCY (MHz) 85 55 1607.4 12834-069 45 50 図 70.AD9690-1000 の様々な入力周波数でのアナログ入力レベル 対 SNR/SFDR 40 503.4 677.6 851.9 1026.2 1200.5 ANALOG INPUT FREQUENCY (MHz) 1374.8 12834-068 45 図 68.バッファ電流スィープ、AD9690-1000 (IBUFF 対 SFDR); 500 MHz < fIN < 1500 MHz; 図 64 に示すフロントエンド回路を 使用 Rev. 0 図 71、図 72、図 73 に、AD9690-500 の種々のバッファ設定値に 対するアナログ入力周波数対 SFDR を示します。表 10 に示す推 奨設定値を使って、レジスタ 0x018 の値のみを変更した際のデ ータを取得しました。 － 25/77 － AD9690 データシート 95 100 4.0× 5.0× 6.0× 7.0× 8.0× 90 90 80 SFDR (dBFS) SFDR (dBFS) 85 80 70 60 75 50 40 480.3 510.3 515.3 610.3 765.3 810.3 985.3 ANALOG INPUT FREQUENCY (MHz) 30 10.3 12834-071 65 450.3 1.0× 1.5× 2.0× 3.0× 4.5× 95.3 150.3 180.3 240.3 301.3 340.7 390.3 450.3 ANALOG INPUT FREQUENCY (MHz) 12834-073 70 図 73.SFDR 対 fIN バッファ・コントロール 1 (0x018) = 1.0×、 1.5×、2.0×、3.0×、または 4.5× 図 71.バッファ電流スィープ、AD9690-500 (IBUFF 対 SFDR); 450 MHz < fIN < 1,000 MHz 図 64 に示すフロントエンド回路を使用 80 75 SFDR (dBFS) 70 65 60 55 50 40 1010.3 4.0× 5.0× 6.0× 7.0× 8.0× 1205.3 1410.3 1600.3 1810.3 1950.3 ANALOG INPUT FREQUENCY (MHz) 12834-072 45 図 72.バッファ電流スィープ、AD9690-500 (IBUFF 対 SFDR); 1 GHz < fIN < 2GHz; 図 64 に示すフロントエンド回路を使用 表 10.様々な入力周波数での SFDR 最適化に対する推奨レジスタ設定値 Product AD9690500 AD96901000 Frequency DC to 250 MHz 250 MHz to 500 MHz 500 MHz to 1 GHz 1 GHz to 2 GHz DC to 150 MHz DC to 500 MHz 500 MHz to 1 GHz 1 GHz to 2 GHz Buffer Control 1 (0x018) 0x20 Buffer Control 2 (0x019) 0x60 Buffer Control 3 (0x01A) 0x0A Buffer Control 4 (0x11A) 0x00 Buffer Control 5 (0x935) 0x04 Input Full-Scale Range (0x025) 0x0C Input Full-Scale Control (0x030) 0x04 Input Termination (0x016) 1 0x0C/0x1C/… Input Capacitance (0x934) 0x1F 0x70 0x60 0x0A 0x00 0x04 0x0C 0x04 0x0C/0x1C/… 0x1F 0x80 0x40 0x08 0x00 0x00 0x08 0x18 0x0C/0x1C/… 0xF0 0x40 0x08 0x00 0x00 0x08 0x18 0x0C/0x1C/… 0x1F or 0x00 2 0x1F or 0x001 0x10 0x50 0x09 0x00 0x04 0x0A 0x18 0x0E/0x1E/… 0x1F 0x40 0x50 0x09 0x00 0x04 0x0A 0x18 0x0E/0x1E/… 0x1F 0xA0 0x60 0x09 0x20 0x00 0x08 0x18 0x0E/0x1E/… 0xD0 0x70 0x09 0x20 0x00 0x08 0x18 0x0E/0x1E/… 0x1F or 0x001 0x1F or 0x001 1 AC 性能にほとんど影響を与えることなく、アプリケーションに対応するため入力終端を変えることができます。 2 入力容量を 1.5 pF に設定して入力帯域幅を広げることができますが、少し AC 性能が低下します。 Rev. 0 － 26/77 － AD9690 データシート うことができます。AD9690 のフルスケール・レベル調整の詳 細については、メモリ・マップ・レジスタ・テーブル のセクシ ョンを参照してください。 絶対最大入力振幅 AD9690 入力で許容される絶対最大入力振幅は、4.3 V p-p 差動 です。このレベル近くで動作する信号により、ADC に恒久的な 損傷が生ずることがあります。 アプリケーションによっては、ADC のゲイン精度を向上させる 場合または温度ドリフト特性を改善する場合、外付けリファレ ンス電圧の使用が必要となることがあります。図 75 に、内蔵 1.0 V リファレンス電圧の代表的な温度ドリフト特性を示します。 リファレンス電圧 AD9690 には、安定かつ正確な 1.0 V のリファレンス電圧源が内 蔵されています。この内蔵 1.0 V リファレンス電圧を使って、 ADC のフルスケール入力範囲を設定します。フルスケール入力 範囲は、ADC ファンクション・レジスタ 0x025 を使って調整する ことができます。入力振幅調整の詳細については、表 36 を参照 してください。図 74 に内部 1.0 V リファレンス電圧制御のブロ ック図を示します。 1.0010 1.0009 1.0008 V_1P0 VOLTAGE (V) 1.0007 VIN+ VIN– 1.0006 1.0005 1.0004 1.0003 1.0002 1.0001 FULL-SCALE VOLTAGE ADJUST 1.0000 0.9998 –50 INPUT FULL-SCALE RANGE ADJUST SPI REGISTER (0x025, 0x02, AND 0x024) V_1P0 図 74.内蔵リファレンス電圧の設定と制御 SPI レジスタ 0x024 を使うと、この内部 1.0 V リファレンス電圧 源の使用か、外付け 1.0 V リファレンス電圧源の使用を選択す ることができます。外付けリファレンス電圧源を使用する場合、 1.0 V のリファレンス電圧を入力する必要があります。フルスケ ール調整は、リファレンス電圧に無関係に、SPI を経由して行 INPUT 1 NC 2 GND SET 5 3 VIN 0.1µF FULL-SCALE VOLTAGE ADJUST NC 6 VOUT 4 V_1P0 0.1µF FULL-SCALE CONTROL 図 76. ADR130 を使用した外付けリファレンス電圧 Rev. 0 90 外付けリファレンス電圧源は、安定な 1.0 V リファレンス電圧 である必要があります。ADR130 は、1.0 V リファレンス電圧源 の優れたオプションです。図 76 に、ADR130 を使用して外付け 1.0 V リファレンス電圧を AD9690 へ供給する方法を示します。 灰色領域は AD9690 の未使用ブロックを示し、ADR130 を使用 して外付けリファレンス電圧を供給しています。 INTERNAL V_1P0 GENERATOR ADR130 25 図 75.代表的な V_1P0 ドリフト 12834-074 V_1P0 PIN CONTROL SPI REGISTER (0x025, 0x02, AND 0x024) 0 TEMPERATURE (°C) 12834-075 0.9999 － 27/77 － 12834-076 INTERNAL V_1P0 GENERATOR ADC CORE AD9690 データシート クロック入力の考慮事項 入力クロック・ドライバ 最適な性能を得るためには、AD9690 のサンプル・クロック入 力(CLK+と CLK-)を差動信号で駆動する必要があります。信号 は、一般にトランスまたはクロック・ドライバを介して CLK+ ピンと CLK-ピンに AC 結合されます。これらのピンは内部でバ イアスされているため、外部にバイアス回路を追加する必要は ありません。 AD9690 は、ナイキスト入力クロックを 1、2、4、8 分周できる 入 力ク ロック分 周器 を内蔵し てい ます。分 周比 はレジス タ 0x10B を使って選択することができます。これを図 80 に示しま す。 図 77 に、AD9690 に対する推奨クロック入力方法を示します。 ジッタの少ないクロック・ソースは、RF トランスを使ってシン グルエンド信号から差動信号に変換されます。 CLK± 入力の最大周波数は 4 GHz です。これは、分周器の性能 による制限です。クロック入力がサンプリング・クロックの倍 数であるアプリケーションでは、該当する分周比をクロック分 周器に設定した後にクロック信号を供給するように注意してく ださい。これにより、デバイス・スタートアップ時の過渡電流 の制御が行われます。 0.1µF 1:1Z CLK+ CLK– ADC ÷2 ÷4 CLK– 0.1µF ÷8 図 77.トランス結合差動クロック REG 0x10B 別のオプションは、差動 CML または LVDS 信号をサンプル・ク ロック入力ピンへ AC 結合する方法です(図 78 と図 79 参照)。 3.3V 71Ω 10pF 33Ω 33Ω Z0 = 50Ω 0.1µF CLK+ Z0 = 50Ω 0.1µF 0.1µF 0.1µF LVDS DRIVER 100Ω 50Ω1 50Ω1 クロック遅延の微調整 ADC CLK– CLK– CLOCK INPUT 150Ω CLK+ CLK+ 0.1µF RESISTORS ARE OPTIONAL. 12834-079 0.1µF 図 79.差動 LVDS サンプル・クロック クロック・デューティ・サイクルの考慮事項 一般的な高速 ADC ではクロックの両エッジを使って、様々な内 部タイミング信号を発生しています。このため、これらの ADC はクロックのデューティ・サイクルに敏感です。一般に、規定 のダイナミック性能特性を維持するためにはクロック・デュー ティ・サイクルの許容誤差は 5%以内である必要があります。 50%のクロック・デューティ・サイクルを保証できないアプリケ ーションでは、整数倍の高周波クロックをデバイスへ供給する ことができます。たとえば内蔵クロック分周比を 2 に設定して、 2 GHz クロックで AD9690 を駆動することができます。分周器 出力は、50%デューティ・サイクルで高スルー・レート (高速エ ッジ) のクロック信号を内蔵 ADC へ供給します。この機能の詳 細については、メモリ・マップ のセクションを参照してくださ い。 Rev. 0 AD9690 のクロック分周器は外部 SYSREF±入力を使って同期さ せることができます。有効な SYSREF ±により、クロック分周器 はプログラマブルな状態にリセットされます。この同期機能を 使うと、複数のデバイス上で位相の一致したクロック分周器を 動作させることができるので、入力の同時サンプリングが保証さ れます。 AD9690 内蔵の入力クロック分周器は、入力½クロック・サイク ル でイ ンクリメ ント する位相 遅延 を提供し ます 。レジス タ 0x10C に書込みを行って、各チャンネルに対して独立にこの遅延 をイネーブルすることができます。このレジスタを変更しても、 JESD204B リンクの安定性に影響することはありません。 図 78.差動 CML サンプル・クロック CLOCK INPUT 図 80.クロック分周器回路 入力クロック分周器 ½ 周期遅延の調整 12834-078 ADC CLK– 12834-080 100Ω 50Ω 12834-077 CLOCK INPUT CLK+ レジスタ 0x117 とレジスタ 0x118 へ書込みを行って、AD9690 の サンプリング・エッジの位置を微調整することができます。レジ スタ 0x117 のビット 0 をセットするとこの機能がイネーブルされ、 レジスタ 0x118 のビット[7:0]で遅延値を設定します。この値は、 各チャンネルへ個別に設定することができます。クロック遅延 は、−151.7 ps～+150 ps の範囲で約 1.7 ps インクリメントで調整 することができます。クロック遅延調整は、SPI 書込みにより イネーブルされると直ちに有効になります。レジスタ 0x117 で クロック遅延微調整をイネーブルすると、データ・パスがリセ ットされますが、レジスタ 0x118 の値は、JESD204B リンクの 安定性に影響することなく変更することができます。 クロック・ジッタの考慮事項 高速な高分解能 ADC は、クロック入力の品質に敏感です。与え られた信号入力周波数(fA)でジッタ(tJ)のみにより発生する SNR 性能の低下は次式で計算されます。 SNR = 20 × log 10 (2 × π × fA × tJ) この式で、rms アパーチャ・ジッタは、クロック入力、アナロ グ入力信号、ADC アパーチャ・ジッタ仕様を含む全ジッタ・ソ ースの実効値を表します。IF アンダーサンプリング・アプリケ ーションは、特にジッタに敏感です(図 81)。 － 28/77 － AD9690 データシート 130 110 100 90 測温ダイオード AD9690 は、チップ温度を測定する、ダイオードを使用した温度 センサーを内蔵しています。このダイオードは電圧を出力する ことができるため、内部チップ温度をモニタする粗い調整温度 センサーとして機能することができます。 80 70 60 温度ダイオード電圧は SPI による制御で、FD ピンへ出力させる ことができます。レジスタ 0x028 のビット 0 を使って、ダイオ ードをイネーブルまたはディスエーブルしてください。レジス タ 0x040[2:0]を設定して、FD ピンにダイオード電圧を出力する ように設定してください。 詳細については、表 36 を参照して ください。 50 100 1000 10000 ANALOG INPUT FREQUENCY (MHz) 図 81.アナログ入力周波数およびジッタ対理論 SNR 温度ダイオード(SPIVDD = 1.8 V)の電圧応答を図 82 に示します。 アパーチャ・ジッタが AD9690 のダイナミックレンジに影響を 与えるケースでは、クロック入力はアナログ信号として扱う必 要があります。クロック・ドライバの電源は ADC 出力ドライバ の電源と分離して、クロック信号がデジタル・ノイズから変調 を受けないようにする必要があります。クロックが別のタイプ のソース(ロジック・ゲート、分周、またはその他の方法)から 発生される場合、最終ステップで元のクロックを使ってタイミ ングの補正をする必要があります。ジッタ性能については ADC に関係するため、AN-501 アプリケーション・ノートと AN-756 アプリケーション・ノート を参照してください。 パワーダウン／スタンバイ・モード 0.85 0.80 0.75 0.70 0.65 AD9690 には PDWN/STBY ピンがあり、このピンを使って、デ バイスをパワーダウン・モード、またはスタンバイ・モードに 設定することができます。デフォルト動作は PDWN です。 PDWN/STBY ピンはロジック・ハイ・ピンです。パワーダウ ン・モードのとき、JESD204B リンクは切断されます。パワー ダウン・オプションは、レジスタ 0x03F とレジスタ 0x040 を使 って設定することもできます。 Rev. 0 0.90 － 29/77 － 0.60 –55 –45 –35 –25 –15 –5 5 15 25 35 45 55 65 75 85 95 105 115 125 TEMPERATURE (°C) 図 82.温度ダイオード電圧の温度特性 12834-082 30 10 12834-081 40 DIODE VOLTAGE (V) SNR (dB) スタンバイ・モードでは、JESD204B リンクが切断されず、す べてのコンバータ・サンプルに対してゼロが送信されます。こ れは、レジスタ 0x571 のビット 7 を使って /K/文字を選択するよ うに変更することができます。 12.5fS 25fS 50fS 100fS 200fS 400fS 800fS 120 AD9690 データシート ADC オーバーレンジと高速ディテクタ レシーバ・アプリケーションでは、コンバータがクリップされ そ うな とき、そ れを 確実に検 出で きること が望 まれます 。 JESD204B 出力の標準のオーバーレンジ・ビットは、アナログ入 力状態の情報を提供しますが、この目的にはまり役立ちません。 したがって、クリップが実際に発生する前にゲインを小さくする ための時間を確保できるように、フルスケールより低いところに プログラマブルなスレッショールドを設けることが有効です。 さらに、入力信号が大きなスルーレートを持つことがあるため、 この機能によるレイテンシ（時間遅れ）が大きな問題になりま す。高度にパイプライン化されたコンバータは大きなレイテン シを持ちます。AD9690 は、スレッショールドをモニタし、FD ピンをアサートする高速ディテクタ回路を内蔵しています。 上側スレッショールド・レジスタ、下側スレッショールド・レ ジスタ、および継続時間レジスタの動作を図 83 に示します。 入力振幅が高速検出上側スレッショールド・レジスタ (レジスタ 0x247 とレジスタ 0x248) に設定された値を超えると、FD インジ ケータがアサートされます。選択されたスレッショールド・レ ジスタが、ADC の出力で信号振幅と比較されます。高速上側ス レッショールド検出には、最大 28 クロック・サイクルのレイテ ンシが必要です。上側スレッショールド振幅の概略値は次式で 与えられます。 上側スレッショールド振幅 (dBFS) = 20 log (スレッショール ド振幅/213) このあと信号が設定された継続時間の間、下側スレッショール ドを下回るまで、FD インジケータはクリアされません。下側ス レッショールド値は、レジスタ 0x249 とレジスタ 0x24A の高速 ディテクタ下側スレッショールド・レジスタに設定されます。 高速検出下側スレッショールド・レジスタは 13 ビットのレジス タで、このレジスタは ADC の出力で信号振幅と比較されます。 この比較では、ADC パイプライン・レイテンシが発生しますが、 コンバータ分解能は正確です。下側スレッショールド振幅は次 式で与えられます。 ADC オーバーレンジ ADC の入力で過大入力が検出されると、ADC オーバーレンジ が アサ ートされ ます 。オーバ ーレ ンジ・イ ンジ ケータは 、 JESD204B リンク内のコントロール・ビット (CSB > 0 の場合)と して設けることができます。このオーバーレンジ・インジケー タのレイテンシは、サンプル・レイテンシと一致します。 また、 AD9690 は 8 個の仮想コンバータのすべてのオーバーレ ンジ状態を記録します。仮想コンバータの詳細については、図 88 を参照してください。各仮想コンバータのオーバーレンジ・ ステータスは、レジスタ 0x563 の状態保持ビットとして記録さ れます。レジスタ 0x562 で仮想コンバータのセット位置とリセ ット位置に対応するビットをトグルすることにより、レジスタ 0x563 の値はクリアすることができます。 下側スレッショールド振幅 (dBFS) = 20 log (スレッショール ド振幅/213) 例えば、−6 dBFS の上側スレッショールドを設定するときは、 レジスタ 0x247 とレジスタ 0x248 へ 0xFFF を書込みます。−10 dBFS の下側スレッショールドを設定するときは、レジスタ 0x249 とレジスタ 0x24A へ 0xA1D を書込みます。 高速スレッショールド検出 (FD) レジスタ 0x24B とレジスタ 0x24C の高速ディテクタ継続時間レ ジスタに所望の値を設定して、継続時間を 1～65,535 サンプ ル・クロック・サイクルに設定することができます。詳細につ いては、メモリ・マップのセクション (表 36 のレジスタ 0x040、 レジスタ 0x245～レジスタ 0x24C)を参照してください。 入力信号の絶対値がプログラマブルな上側スレッショールド・ レベルを超えるたびに FD ビットが直ちにセットされます。入 力信号の絶対値がプログラマブルな継続時間（Dwell Time）よ り長い間下側スレッショールド・レベルを下回ると、FD ビット がクリアされます。この機能はヒステリシスを提供して、FD ビ ットの余分なトグリングを防止します。 UPPER THRESHOLD DWELL TIME TIMER RESET BY RISE ABOVE LOWER THRESHOLD DWELL TIME FD 図 83.FD 信号に対するスレッショールド設定値 Rev. 0 － 30/77 － TIMER COMPLETES BEFORE SIGNAL RISES ABOVE LOWER THRESHOLD 12834-083 MIDSCALE LOWER THRESHOLD AD9690 データシート 信号モニタ 信号モニタ・ブロックは、ADC によりデジタル化される信号に ついての追加情報を提供します。信号モニタは、デジタル化さ れた信号のピーク振幅を計算します。この情報を使って、AGC ループを駆動して、実際の信号のもとで ADC 範囲を最適化する こともできます。 信号モニタ・ブロックの結果は、SPI ポートからの内部値のリ ードバックによって、または特別なコントロール・ビットとし て JESD204B インターフェースへ信号モニタ情報を組み込むこ とによって、ホストが取得することができます。24 ビットの設 定可能な周期が、測定継続時間を制御します。図 84 に、信号モ ニタ・ブロックの簡略化したブロック図を示します。 FROM MEMORY MAP SIGNAL MONITOR PERIOD REGISTER (SMPR) 0x271, 0x272, 0x273 DOWN COUNTER IS COUNT = 1? MAGNITUDE STORAGE REGISTER LOAD TO SPORT OVER JESD204B AND MEMORY MAP COMPARE A>B 12834-084 FROM INPUT LOAD SIGNAL MONITOR HOLDING REGISTER 図 84.信号モニタ・ブロック ピーク・ディテクタは、観測期間内の最大信号を取り込みます。 ディテクタは、信号振幅のみを監視します。ピーク・ディテク タの分解能は 13 ビットであり、観測期間は 24 ビットでコンバ ータの出力サンプルを表します。ピーク振幅は、次式で求める ことができます。 ピーク振幅 (dBFS) = 20log(ピーク・ディテクタ・値／213) 入力ポート信号の振幅は、信号モニタ周期レジスタ(SMPR)から 指定される設定可能な時間の間モニタされます。信号モニタ・ コントロール・レジスタでレジスタ 0x270 のビット 1 をセット すると、ピーク・ディテクタ・機能が起動されます。このモー ドを開始する前に、24 ビットの SMPR を設定する必要がありま す。 ピーク・ディテクト・モードを有効にすると、SMPR 値がモニ タ時間タイマへ転送され、間引き（デシメート）されたクロッ ク・レートでデクリメントされます。入力信号の振幅が内部振 幅保存レジスタ(ユーザーからアクセスできません)の値と比較 Rev. 0 モニタ時間タイマ値が 1 に到達すると、13 ビットのピーク・レ ベル値が信号モニタ保持レジスタへ転送されます。このレジス タはメモリ・マップを経由して読出すか、または JESD204B イ ンターフェースの SPORT を経由して出力することができます。 モニタ時間タイマには SMPR の値が再ロードされて、カウント ダウンが再開されます。さらに、振幅保存レジスタ内で最初の 入力サンプルの振幅が更新され、前述のように比較と更新が続 きます。 JESD204B を介する SPORT LOAD CLEAR され、2 つの内大きい方が現在のピーク・レベルとして更新さ れます。振幅保存レジスタの初期値は、現在の ADC 入力信号振 幅に設定されます。この比較は、モニタ時間タイマの値が 1 に到 達するまで続きます。 信号モニタ・データは、シリアル化して JESD204B インターフ ェースを介してコントロール・ビットとして送信することもで きます。これらのコントロール・ビットは、サンプルをシリア ルから元に戻して、統計データに復元する必要があります。レ ジスタ 0x279 のビット[1:0]とレジスタ 0x27A のビット 1 をセッ トすると、信号制御モニタ機能がイネーブルされます。 図 85 に、 JESD204B サンプル内の信号モニタ・コントロール・ビット位 置の 2 つの構成例を示します。最大 3 ビットのコントロール・ ビットを JESD204B サンプルに挿入できますが、信号モニタの ためにはコントロール・ビットは 1 ビットのみ必要です。コン トロール・ビットは、MSB から LSB へ挿入されます。挿入する コントロール・ビットが 1 ビットのみの場合は (CS = 1)、最上位 コントロール・ビットのみを使用します (図 85 の設定 例 1 と設 定例 2 を参照)。JESD204B を介する SPORT のオプションを選択 するときは、レジスタ 0x559、レジスタ 0x55A、レジスタ 0x58F に書込みを行います。これらのビットの設定の詳細については、 表 36 を参照してください。 図 86 に、ピーク・ディテクタ値を含む 25 ビット・フレーム・ データを示します。フレーム・データは、5 ビットのサブフレ ームを 5 個持つ MSB ファーストで送信されます。各サブフレー ムは、非シリアル化データの有効性確認にレシーバが使用でき るスタート・ビットを含んでいます。図 87 に、モニタ周期タイ マを 80 サンプルに設定した場合の JESD204B を介する SPORT 信号モニタ・データを示します。 － 31/77 － AD9690 データシート 16-BIT JESD204B SAMPLE SIZE (N' = 16) EXAMPLE CONFIGURATION 1 (N' = 16, N = 15, CS = 1) 1-BIT CONTROL BIT (CS = 1) 15-BIT CONVERTER RESOLUTION (N = 15) 15 S[14] X 14 S[13] X 13 S[12] X 12 S[11] X 11 S[10] X 10 9 S[9] X 8 7 5 S[5] X S[6] X S[7] X S[8] X 6 4 S[4] X S[3] X 3 S[2] X 2 S[1] X 1 0 S[0] X CTRL [BIT 2] X SERIALIZED SIGNAL MONITOR FRAME DATA 16-BIT JESD204B SAMPLE SIZE (N' = 16) 14-BIT CONVERTER RESOLUTION (N = 14) EXAMPLE CONFIGURATION 2 (N' = 16, N = 14, CS = 1) 15 S[13] X 14 S[12] X 13 S[11] X 12 S[10] X 11 S[9] X 10 9 S[8] X 8 S[7] X 7 S[6] X 6 S[5] X 5 S[4] X 4 S[3] X S[2] X 3 S[1] X 2 1 0 S[0] X CTRL [BIT 2] X TAIL X SERIALIZED SIGNAL MONITOR FRAME DATA 図 85.信号モニタ・コントロール・ビットの位置 5-BIT IDLE SUB-FRAME (OPTIONAL) 25-BIT FRAME IDLE 1 IDLE 1 IDLE 1 IDLE 1 IDLE 1 5-BIT IDENTIFIER START 0 SUB-FRAME ID[3] 0 ID[2] 0 ID[1] 0 ID[0] 1 5-BIT DATA MSB SUB-FRAME START 0 P[12] P[11] P[10] P[9] 5-BIT DATA SUB-FRAME START 0 P[8] P[7] P[6] P5] 5-BIT DATA SUB-FRAME START 0 P[4] P[3] P[2] P1] 5-BIT DATA LSB SUB-FRAME START 0 P[0] 0 0 0 P[] = PEAK MAGNITUDE VALUE 12834-086 5-BIT SUB-FRAMES 図 86.JESD204B を介する SPORT 信号モニタ・フレーム・データ Rev. 0 － 32/77 － 12834-085 1 CONTROL 1 TAIL BIT BIT (CS = 1) AD9690 データシート SMPR = 80 SAMPLES (0x271 = 0x50; 0x272 = 0x00; 0x273 = 0x00) 80 SAMPLE PERIOD PAYLOAD #3 25-BIT FRAME (N) IDENT. DATA MSB DATA DATA DATA LSB IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE IDLE 80 SAMPLE PERIOD PAYLOAD #3 25-BIT FRAME (N + 1) IDENT. DATA MSB DATA DATA DATA LSB IDLE IDLE IDLE IDLE IDLE 80 SAMPLE PERIOD IDENT. DATA MSB DATA DATA DATA LSB IDLE IDLE IDLE IDLE IDLE 図 87. JESD204B を介する SPORT 信号モニタの例、周期 = 80 サンプル Rev. 0 － 33/77 － 12834-087 PAYLOAD #3 25-BIT FRAME (N + 2) AD9690 データシート デジタル・ダウンコンバータ (DDC) AD9690 は、フィルタ機能を提供し、出力データ・レートを下 げる 2 個のデジタル・ダウンコンバータ (DDC 0 と DDC 1)を内 蔵しています。このデジタル処理セクションには、NCO、ハー フバンド・デシメーション・フィルタ、FIR フィルタ、ゲイ ン・ステージ、複素数／実数変換ステージが含まれています。 これらの各処理ブロックは、コントロール・ラインを持ってい ます。このラインを使うと、これらのブロックを独立にイネー ブル／ディスエーブルして、所望の処理機能を提供することが できます。デジタル・ダウンコンバータは、実数データまたは複 素数データを出力するように設定することができます。 必要があります。いずれかの DDC チャンネルで複素数 I/Q 出力 を使用するように設定する場合は、このビットをクリアして DDC 出力ポート I と DDC 出力ポート Q を使用する必要があり ます。詳細については、図 96 を参照してください。 DDC I/Q 入力選択 各 DDC ブロックには次の信号処理ステージが含まれます。 DDC の概要 2 個の DDC ブロックを使って、ADC で取得したフル・デジタ ル・スペクトルの一部を取り出します。これらは、広帯域入力 信号を必要とする IF サンプリングまたはオーバーサンプルした ベースバンド無線を対象にしています。 周波数変換ステージ (オプション) AD9690 には 1 つの ADC チャンネルと 2 つの DDC チャンネル があります。各 DDC チャンネルには 2 つの入力ポートがあり、 これらで対を構成して、I/Q クロスバー・マルチプレクサを介し て実数入力をサポートすることができます。 周波数変換ステージは、実数入力信号または複素数入力信号の 周波数変換に使用できる 12 ビット複素数 NCO と直交ミキサー から構成されています。 このステージは、有効なデジタル・ス ペクトル部分をベースバンドへ変換します。 各 DDC の入力は、DDC 入力選択レジスタ(レジスタ 0x311 とレ ジスタ 0x331)から制御されます。DDC の設定方法については、 表 36 を参照してください。 フィルタ・ステージ ベースバンドへ変換した後、フィルタ・ステージは、レート変 換用の最大 4 個のハーフバンド・ローパス・フィルタのチェー ンを使って周波数スペクトルを間引き（デシメート）します。 このデシメーション処理により出力データレートが低下するた め、出力インターフェース・レートも低くなります。 DDC I/Q 出力の選択 各 DDC チャンネルには 2 つの出力ポートがあり、これらで対を 構成して、実数出力と複素数出力をサポートすることができま す。実数出力信号の場合、DDC 出力ポート I のみを使用します (DDC 出力ポート Q は無効になります)。複素数 I/Q 出力信号の 場合、DDC 出力ポート I と DDC 出力ポート Q を使用します。 ゲイン・ステージ (オプション) 実数入力信号をミキシングしてベースバンドへ変換する際に損 失が生ずるため、ゲイン・ステージは 0 dB（そのまま出力）ま たは 6 dB のゲインを追加してこれを補償します。 各 DDC チャンネルに対する I/Q 出力は、DDC コントロール・ レジスタ (レジスタ 0x310 とレジスタ 0x330)の DDC 複素数／実 数イネーブル・ビット (ビット 3)から制御されます。 複素数／実数変換ステージ (オプション) 実数出力が必要な場合、複素数／実数変換ステージは、fS/4 ミ キシング動作とフィルタリングにより信号の複素数成分を除去 して複素数出力を実数出力に戻します。 チップ・アプリケーション・モード・レジスタ (レジスタ 0x200)のチップ Q 無視ビット (ビット 5)は、すべての DDC チャ ンネルのチップ出力マルチプレクスを制御します。すべての DDC チャンネルで実数出力を使用する場合は、このビットにハ イ・レベルを設定して、すべての DDC Q 出力ポートを無視する 図 88 に、AD9690 の内蔵 DDC の詳細ブロック図示をします。 COMPLEX TO REAL CONVERSION (OPTIONAL) COMPLEX TO REAL CONVERSION (OPTIONAL) REAL/I CONVERTER 2 Q CONVERTER 3 12834-088 SYSREF± HB1 FIR DCM = 2 HB2 FIR DCM = BYPASS OR 2 I HB3 FIR DCM = BYPASS OR 2 REAL/I OUTPUT INTERFACE GAIN = 0dB OR 6dB GAIN = 0dB OR 6dB Q CONVERTER 1 DDC 1 REAL/Q Q SYNCHRONIZATION CONTROL CIRCUITS 図 88.DDC の詳細ブロック図 Rev. 0 REAL/I CONVERTER 0 SYSREF± NCO + MIXER (OPTIONAL) SYSREF HB1 FIR DCM = 2 HB2 FIR DCM = BYPASS OR 2 REAL/Q Q HB3 FIR DCM = BYPASS OR 2 NCO + MIXER (OPTIONAL) HB4 FIR DCM = BYPASS OR 2 ADC SAMPLING AT fS I/Q CROSSBAR MUX REAL I HB4 FIR DCM = BYPASS OR 2 DDC 0 REAL/I － 34/77 － AD9690 データシート 図 89 に、2 個の DDC ブロックの 1 つの使用例を示します。こ の例では実数入力信号と 4 個のハーフバンド・フィルタ (HB4、 HB3、HB2、HB1)を使用しています。この図は、複素数 (デシメ ーション比 16)と実数 (デシメーション比 8) の出力オプションを 示しています。 プ・デシメーション比のサンプル・レートに一致させるため、 高いデシメーション比の DDC ではサンプル値が繰り返されます。 NCO 周波数を設定または変更するごとに、DDC ソフト・リセ ットを発行する必要があります。DDC ソフト・リセットを実効 しないと、出力振幅が変動することがあります。 DDC が異なるデシメーション比を持つ場合、チップ・デシメー ション比 (レジスタ 0x201)には、すべての DDC ブロックの最小 デシメーション比を設定する必要があります。この場合、チッ 表 11、表 12、表 13、表 14、表 15 に、チップ・デシメーション 比をそれぞれ 1、2、4、8、16 に設定した場合の DDC サンプル を示します。 Rev. 0 － 35/77 － AD9690 データシート ADC ADC SAMPLING AT fS REAL REAL INPUT—SAMPLED AT fS BANDWIDTH OF INTEREST IMAGE –fS/2 –fS/3 –fS/4 REAL BANDWIDTH OF INTEREST –fS/32 fS/32 DC fS/16 –fS/16 –fS/8 FREQUENCY TRANSLATION STAGE (OPTIONAL) DIGITAL MIXER + NCO FOR fS/3 TUNING, THE FREQUENCY TUNING WORD = ROUND ((fS/3)/fS × 4096) = +1365 (0x555) fS/8 fS/4 fS/3 fS/2 I NCO TUNES CENTER OF BANDWIDTH OF INTEREST TO BASEBAND cos(ωt) REAL 12-BIT NCO 90° 0° –sin(ωt) Q DIGITAL FILTER RESPONSE –fS/2 –fS/3 –fS/4 –fS/32 fS/32 DC fS/16 –fS/16 –fS/8 BANDWIDTH OF INTEREST IMAGE (–6dB LOSS DUE TO NCO + MIXER) BANDWIDTH OF INTEREST (–6dB LOSS DUE TO NCO + MIXER) fS/8 fS/4 fS/3 fS/2 FILTERING STAGE HB4 FIR 4 DIGITAL HALF-BAND FILTERS (HB4 + HB3 + HB2 + HB1) I HALFBAND FILTER Q HALFBAND FILTER HB3 FIR 2 HALFBAND FILTER 2 HALFBAND FILTER HB4 FIR HB2 FIR 2 HALFBAND FILTER 2 HALFBAND FILTER HB3 FIR HB1 FIR 2 HB2 FIR HALFBAND FILTER I HB1 FIR 2 HALFBAND FILTER Q 6dB GAIN TO COMPENSATE FOR NCO + MIXER LOSS COMPLEX (I/Q) OUTPUTS GAIN STAGE (OPTIONAL) DIGITAL FILTER RESPONSE I GAIN STAGE (OPTIONAL) Q 0dB OR 6dB GAIN COMPLEX TO REAL CONVERSION STAGE (OPTIONAL) fS/4 MIXING + COMPLEX FILTER TO REMOVE Q –fS/32 fS/32 DC fS/16 –fS/16 –fS/8 I REAL (I) OUTPUTS +6dB +6dB fS/8 2 +6dB 2 +6dB I Q –fS/32 fS/32 DC fS/16 –fS/16 DOWNSAMPLE BY 2 I DECIMATE BY 8 Q DECIMATE BY 16 0dB OR 6dB GAIN Q COMPLEX REAL/I TO REAL –fS/8 –fS/32 fS/32 DC fS/16 –fS/16 fS/8 図 89.DDC の動作例 (実数入力—デシメーション比 16) Rev. 0 － 36/77 － 12834-089 6dB GAIN TO COMPENSATE FOR NCO + MIXER LOSS AD9690 データシート 表 11.DDC サンプル、チップ・デシメーション比 = 1 Real (I) Output (Complex to Real Enabled) HB1 FIR (DCM 1 = 1) N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N + 10 N + 11 N + 12 N + 13 N + 14 N + 15 N + 16 N + 17 N + 18 N + 19 N + 20 N + 21 N + 22 N + 23 N + 24 N + 25 N + 26 N + 27 N + 28 N + 29 N + 30 N + 31 1 HB2 FIR + HB1 FIR (DCM1 = 2) N N+1 N N+1 N+2 N+3 N+2 N+3 N+4 N+5 N+4 N+5 N+6 N+7 N+6 N+7 N+8 N+9 N+8 N+9 N + 10 N + 11 N + 10 N + 11 N + 12 N + 13 N + 12 N + 13 N + 14 N + 15 N + 14 N + 15 HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 4) N N+1 N N+1 N N+1 N N+1 N+2 N+3 N+2 N+3 N+2 N+3 N+2 N+3 N+4 N+5 N+4 N+5 N+4 N+5 N+4 N+5 N+6 N+7 N+6 N+7 N+6 N+7 N+6 N+7 Complex (I/Q) Outputs (Complex to Real Disabled) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 8) N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N+2 N+3 N+2 N+3 N+2 N+3 N+2 N+3 N+2 N+3 N+2 N+3 N+2 N+3 N+2 N+3 HB1 FIR (DCM1 = 2) N N+1 N N+1 N+2 N+3 N+2 N+3 N+4 N+5 N+4 N+5 N+6 N+7 N+6 N+7 N+8 N+9 N+8 N+9 N + 10 N + 11 N + 10 N + 11 N + 12 N + 13 N + 12 N + 13 N + 14 N + 15 N + 14 N + 15 DCM = デシメーション。 Rev. 0 － 37/77 － HB2 FIR + HB1 FIR (DCM1 = 4) N N+1 N N+1 N N+1 N N+1 N+2 N+3 N+2 N+3 N+2 N+3 N+2 N+3 N+4 N+5 N+4 N+5 N+4 N+5 N+4 N+5 N+6 N+7 N+6 N+7 N+6 N+7 N+6 N+7 HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 8) N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N+2 N+3 N+2 N+3 N+2 N+3 N+2 N+3 N+2 N+3 N+2 N+3 N+2 N+3 N+2 N+3 HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 16) N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 N N+1 AD9690 データシート 表 12.DDC サンプル、チップ・デシメーション比 = 2 Real (I) Output (Complex to Real Enabled) HB2 FIR + HB1 FIR (DCM 1 = 2) N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N + 10 N + 11 N + 12 N + 13 N + 14 N + 15 1 HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 4) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 8) N N+1 N N+1 N+2 N+3 N+2 N+3 N+4 N+5 N+4 N+5 N+6 N+7 N+6 N+7 N N+1 N N+1 N N+1 N N+1 N+2 N+3 N+2 N+3 N+2 N+3 N+2 N+3 Complex (I/Q) Outputs (Complex to Real Disabled) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 16) HB1 FIR (DCM1 = 2) HB2 FIR + HB1 FIR (DCM1 = 4) HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 8) N N N N N+1 N+1 N+1 N+1 N+2 N N N N+3 N+1 N+1 N+1 N+4 N+2 N N N+5 N+3 N+1 N+1 N+6 N+2 N N N+7 N+3 N+1 N+1 N N+8 N+4 N+2 N+9 N+5 N+3 N+1 N + 10 N+4 N+2 N N + 11 N+5 N+3 N+1 N + 12 N+6 N+2 N N + 13 N+7 N+3 N+1 N + 14 N+6 N+2 N N + 15 N+7 N+3 N+1 DCM = デシメーション 表 13.DDC サンプル、チップ・デシメーション比 = 4 Real (I) Output (Complex to Real Enabled) HB3 FIR + HB2 FIR + HB1 FIR (DCM 1 = 4) N N+1 N N+1 N+2 N+3 N+2 N+3 N N+1 N+2 N+3 N+4 N+5 N+6 N+7 1 HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 8) Complex (I/Q) Outputs (Complex to Real Disabled) HB2 FIR + HB1 FIR (DCM1 = 4) HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 8) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 16) N N N N+1 N+1 N+1 N+2 N N N+3 N+1 N+1 N+4 N+2 N N+5 N+3 N+1 N+6 N+2 N N+7 N+3 N+1 DCM = デシメーション 表 14.DDC サンプル、チップ・デシメーション比 = 8 Real (I) Output (Complex to Real Enabled) Complex (I/Q) Outputs (Complex to Real Disabled) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM 1 = 8) HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 8) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 16) N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N N+1 N N+1 N+2 N+3 N+2 N+3 1 DCM = デシメーション Rev. 0 － 38/77 － AD9690 データシート 表 15.DDC サンプル、チップ・デシメーション比 = 16 Real (I) Output (Complex to Real Enabled) Complex (I/Q) Outputs (Complex to Real Disabled) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM 1 = 16) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM = 16) Not applicable Not applicable Not applicable Not applicable N N+1 N+2 N+3 1 DCM = デシメーション チップ・デシメーション比をデシメーション比 4 に設定した場合、DDC 0 は HB2 + HB1 フィルタを使用するように (デシメーション比 4 の複素数出力)、DDC 1 は HB4 + HB3 + HB2 + HB1 フィルタを使用するように (デシメーション比 8 の実数出力)、それぞれ設定され、さ らに DDC 1 は各 DDC 0 出力に対して出力データを 2 回繰り返します。この結果得られる出力サンプルを表 16 に示します。 表 16.チップ DCM 1 = 4、DDC 0 DCM1 = 4 (複素数)、DDC 1 DCM1 = 8 (実数)の場合の DDC 出力サンプル DDC 0 DDC Input Samples Output Port I Output Port Q N N+1 N+2 N+3 I0 [N] Q0 [N] I1 [N] Not applicable N+4 N+5 N+6 N+7 I0 [N + 1] Q0 [N + 1] I1 [N + 1] Not applicable N+8 N+9 N + 10 N + 11 I0 [N + 2] Q0 [N + 2] I1 [N] Not applicable N + 12 N + 13 N + 14 N + 15 I0 [N + 3] Q0 [N + 3] I1 [N + 1] Not applicable 1 Output Port I DDC 1 Output Port Q DCM = デシメーション Rev. 0 － 39/77 － AD9690 データシート 周波数変換 可変 IF モード 概要 NCO とミキサーがイネーブルされます。NCO 出力周波数を使 って、デジタル的に IF 周波数をチューニングすることができま す。 周波数変換は、12 ビット複素 NCO とデジタル直交（IQ）ミキ サーを使って実現しています。周波数変換は、実数入力信号ま たは複素数入力信号を中間周波数 (IF) からベースバンド複素数 デジタル出力 (キャリア周波数 = 0 Hz)へ変換します。 0 Hz IF (ZIF) モード ミキサーはバイパスされ、NCO がディスエーブルされます。 各 DDC の周波数変換ステージは、DDC コントロール・レジス タ (レジスタ 0x310 とレジスタ 0x330)のビット[5:4]を使って個別 に制御され、4 種類の IF モードをサポートすることができます。 これらの IF モードは、 fS/4 Hz IF モード fS/4 モードは特別なダウン・ミキシングでミキサーと NCO がイ ネーブルされ、消費電力が削減されます。 可変 IF モード 0 Hz IF (ZIF) モード fS/4 Hz IF モード テスト・モード テスト・モード 入力サンプルが強制的に正フルスケールの 0.999 に設定されま す。NCO はイネーブルされます。このテスト・モードを使うと、 NCO からデシメーション・フィルタを直接駆動することができ ます。 図 90 と図 91 に、実数入力と複素数入力に対する周波数変換ス テージの例を示します。 NCO FREQUENCY TUNING WORD (FTW) SELECTION 12-BIT NCO FTW = MIXING FREQUENCY/ADC SAMPLE RATE × 4096 I ADC + DIGITAL MIXER + NCO REAL INPUT—SAMPLED AT fS REAL ADC SAMPLING AT fS cos(ωt) REAL 12-BIT NCO 90° 0° COMPLEX –sin(ωt) Q BANDWIDTH OF INTEREST BANDWIDTH OF INTEREST IMAGE –fS/2 –fS/3 –fS/4 –fS/8 –fS/32 fS/32 DC –fS/16 fS/16 fS/8 fS/4 fS/3 fS/2 –6dB LOSS DUE TO NCO + MIXER 12-BIT NCO FTW = ROUND ((fS/3)/fS × 4096) = +1365 (0x555) POSITIVE FTW VALUES –fS/32 DC fS/32 12-BIT NCO FTW = ROUND ((fS/3)/fS × 4096) = –1365 (0xAAB) –fS/32 DC fS/32 図 90.DDC NCO 周波数チューニング・ワードの選択—実数入力 Rev. 0 － 40/77 － 12834-090 NEGATIVE FTW VALUES AD9690 データシート NCO FREQUENCY TUNING WORD (FTW) SELECTION 12-BIT NCO FTW = MIXING FREQUENCY/ADC SAMPLE RATE × 4096 QUADRATURE ANALOG MIXER + 2 ADCs + QUADRATURE DIGITAL REAL MIXER + NCO COMPLEX INPUT—SAMPLED AT fS QUADRATURE MIXER ADC SAMPLING AT fS I + I I Q Q 90° PHASE 12-BIT NCO 90° 0° Q Q ADC SAMPLING AT fS Q Q I I – –sin(ωt) I I + COMPLEX Q + BANDWIDTH OF INTEREST IMAGE DUE TO ANALOG I/Q MISMATCH –fS/3 –fS/4 –fS/8 –fS/32 fS/32 fS/16 –fS/16 DC fS/8 fS/4 fS/3 fS/2 12-BIT NCO FTW = ROUND ((fS/3)/fS × 4096) = +1365 (0x555) POSITIVE FTW VALUES –fS/32 fS/32 12834-091 –fS/2 DC 図 91.DDC NCO 周波数チューニング・ワードの選択—複素数入力 NCO の FTW と POW の設定 DDC NCO およびミキサーの損失と SFDR 実数入力信号をミキシングしてベースバンドへ変換する際、負 イメージのフィルタリングに起因して、信号に 6 dB の損失が発 生します。 さらに 0.05 dB の損失が NCO で発生します。ミキシ ングしてベースバンドへ変換された実数入力信号の合計損失は 6.05 dB になります。このため、DDC ゲイン・ステージで 6 dB のゲイン追加を有効にして、出力ビットのフルスケール内で信 号のダイナミックレンジの中心を再設定することにより、この 損失を補償することが推奨されます。 ミキシングにより複素数入力信号をベースバンドへ変換する際、 複素数ミキサー通過後に各 I/Q サンプルが到達できる最大値は 1.414 × フルスケールです。I/Q サンプルがレンジ外になること を回避し、データビット幅を実数ミキシングに合わせるために、 複素数信号に対して 3.06 dB の損失 (0.707 × フルスケール) をミ キサーで加えます。さらに 0.05 dB の損失が NCO で発生します。 ミキシングしてベースバンドへ変換された複素数入力信号の合計 損失は-3.11 dB になります。 NCO から出力されるワーストケース・スプリアス信号は、すべ ての出力周波数に対して 102 dBc SFDR より大きくなります。 数値制御オシレータ（NCO） AD9690 は、各 DDC に対して周波数変換処理を可能にする 12 ビット NCO を内蔵しています。この NCO を使用すると、入力 スペクトルを DC にチューニングさせることができます。これ を後続フィルタ・ブロックで効果的にフィルタリングして折り 返しを防止することができます。NCO は、周波数チューニン グ・ワード (FTW) と位相オフセット・ワード (POW)を入力して 設定することができます。 Rev. 0 NCO 周波数値は、NCO FTW に入力される 12 ビット 長で 2 の 補数値により決定されます。−fS/2 ～fS/2 (fS/2 は除く) の周波数は、 次の周波数ワードで表現されます。 0x800 は–fS/2 の周波数を表します。 0x000 は DC を表します (周波数は 0 Hz)。 0x7FF は+fS/2～ fS/212 の周波数を表します。 NCO 周波数チューニング・ワードは、次式で計算できます。 Mod( f C , f S) NCO _ FTW = round 212 fS ここで、 NCO_FTW は NCO FTW を表す 12 ビットの 2 の補数値。 fS は Hz で表した AD9690 のサンプリング周波数 (クロック・レ ート)。 fC は Hz で表したキャリア周波数。 Mod( )は剰余演算（Modulo）。例えば、Mod(110,100) = 10、負 値の場合 Mod(–32、10) = –2。 round( )はまるめ関数。例えば、round(3.6) = 4、負値の場合 round(–3.4)= –3。 この式はデジタル領域での信号折り返しに適用されることに注 意してください (すなわちアナログ信号のデジタル化で発生)。 － 41/77 － AD9690 データシート 例えば、ADC サンプリング周波数 (fS)が 1250 MSPS で、キャリ ア周波数 (fC)が 416.667 MHz の場合、 Mod(416.667,1250 NCO _ FTW = round 212 = 1365 MHz 1250 次の 2 つの方法を使って、チップ内の複数の PAW を同期化する ことができます。 したがって、これは NCO_FTW の 12 ビット 2 の補数表現では、 0x555 に変換されます。実際のキャリア周波数は、次式で計算 できます。 fC − actual = NCO _ FTW × f S = 416.56 MHz 212 12 ビット POW は各 NCO で使用でき、複数の AD9690 チップ間 または 1 つの AD9690 内部での個々の DDC チャンネル間に既知 の位相関係を発生させます。 NCO の正しい動作のためには次の手順に従って FTW レジスタ および／または POW レジスタを更新する必要があります。 すべての DDC の FTW レジスタに書込みを行います。 すべての DDC の POW レジスタに書込みを行います。 SPI から使用できる DDC ソフト・リセット・ビットを使っ て、または SYSREF± ピンのアサートにより、各 NCO 動作 を同期化します。 FTW レジスタまたは POW レジスタに対するすべての書込みが 完了した後に、SPI 通信または SYSREF± ピンを使って NCO を 同期化する必要があることに注意してください。この同期は、 NCO の正しい動作のために必要です。 NCO の同期 各 NCO には、NCO の瞬時位相の決定に使用する別々の位相ア キュムレータ・ワード (PAW)があります。 各 PAW の初期リセ ット値は、NCO の FTW と POW の設定 のセクションで説明す る POW によって決定されます。各 PAW の位相インクリメント 値は FTW によって決定されます。 Rev. 0 SPI による制御を使用する方法。DDC 同期コントロール・ レジスタ (レジスタ 0x300、ビット 4) の DDC NCO ソフ ト・リセット・ビットを使って、チップ内のすべての PAW をリセットします。これは、DDC NCO ソフト・リセッ ト・ビットをトグルすることにより実行されます。この方 法は、AD9690 同一チップ内の DDC チャンネルの同期化の みに使用することができます。 SYSREF± ピンを使用する方法。SYSREF± コントロール・ レジスタ (レジスタ 0x120 とレジスタ 0x121)で SYSREF± ピ ンをイネーブルし、DDC 同期コントロール・レジスタ (レ ジスタ 0x300)のビット[1:0]で DDC 同期をイネーブルする とき、後続のすべての SYSREF± イベントでチップ内のす べ て の PAW が リ セ ッ ト さ れ ま す 。 こ の 方 法 は 、 同 じ AD9690 チップ内の DDC チャンネルの同期化に、または 別々の AD9690 チップ内の DDC チャンネルの同期化のどち らにも使用することができます。 ミキサー NCO にはデジタル・ミキサーが付いており、動作はアナログ直 交ミキサーと同じです。NCO 周波数をローカル発振器として使 用することにより、入力信号 (実数または複素数)を周波数ダウ ン・コンバートします。 実数入力信号の場合、このミキサーは 実数ミキサー動作を行います (2 つの乗算器を使用)。複素数入 力信号の場合、ミキサーは複素数ミキサー動作を行います (4 個 の乗算器と 2 個の加算器を使用)。このミキサーは、個々のチャ ンネルの入力信号 (実数または複素数)に基いて動作を調整しま す。実数入力または複素数入力の選択は、DDC コントロール・ レジスタ (レジスタ 0x310 とレジスタ 0x330)のビット 7 を使って、 各 DDC ブロックに対して個別に制御することができます。 － 42/77 － AD9690 データシート FIR フィルタ 高い出力サンプル・レートではバイパスすることができます。 概要 4 セットのデシメーション比 2、ローパス、ハーフバンド、有限 インパルス応答 (FIR) フィルタ (図 88 に示す HB1 FIR、HB2 FIR、 HB3 FIR、HB4 FIR)があります。これらのフィルタは周波数変換 ステージの後ろにあります。注目するキャリアを DC (キャリア 周波数 = 0 Hz)まで下げた後、これらのフィルタが効果的にサン プル・レートを下げると同時に、注目する帯域幅付近の不要な 隣接キャリアに対して十分な折り返し除去性能を提供します。 HB1 FIR は常にイネーブルされ、バイパスすることはできませ ん。HB2、HB3、HB4 FIR フィルタはオプションであるため、 表 17 に、様々なハーフバンド・フィルタを含む帯域幅オプショ ンを示します。すべてのケースで、AD9690 の DDC フィルタリ ング・ステージは、−0.001 dB 以下の通過帯域リップルと 100 dB 以上の阻止帯域折り返し除去比を提供します。 表 18 に、複数の通過帯域リップル／カットオフ・ポイントに対 する阻止帯域折り返し除去比を示します。各 DDC のフィルタリ ング・ステージのデシメーション比は、DDC コントロール・レ ジスタ (0x310 と 0x330)のビット[1:0]を使って個別に制御するこ とができます。 表 17.DDC フィルタの特性 Real Output ADC Sample Rate (MSPS) Half-Band Filter Selection 1000 500 1 Complex (I/Q) Output Decimation Ratio Output Sample Rate (MSPS) Decimation Ratio HB1 1 1000 2 HB1 + HB2 2 500 4 HB1 + HB2 + HB3 HB1 + HB2 + HB3 + HB4 4 250 8 8 125 16 HB1 1 500 2 HB1 + HB2 2 250 4 HB1 + HB2 + HB3 HB1 + HB2 + HB3 + HB4 4 125 8 8 62.5 16 Output Sample Rate (MSPS) 500 (I) + 500 (Q) 250 (I) + 250 (Q) 125 (I) + 125 (Q) 62.5 (I) + 62.5 (Q) 250 (I) + 250 (Q) 125 (I) + 125 (Q) 62.5 (I) + 62.5 (Q) 31.25 (I) + 31.25 (Q) Ideal SNR Improvement (dB) 1 PassBand Ripple (dB) Alias Rejection (dB) 385.0 1 <−0.001 >100 192.5 4 96.3 7 48.1 10 192.5 1 96.3 4 48.1 7 24.1 10 Alias Protected Bandwidth (MHz) オーバーサンプリングとフィルタリングによる理論 SNR 改善 = 10log(帯域幅/(fS/2))。 表 18.DDC フィルタ折り返し除去比 Alias Rejection (dB) Pass-Band Ripple/ Cutoff Point (dB) Alias Protected Bandwidth for Real (I) Outputs 1 Alias Protected Bandwidth for Complex (I/Q) Outputs1 >100 90 85 63.3 25 19.3 10.7 <−0.001 <−0.001 <−0.001 <−0.006 −0.5 −1.0 −3.0 <38.5% × fOUT <38.7% × fOUT <38.9% × fOUT <40% × fOUT 44.4% × fOUT 45.6% × fOUT 48% × fOUT <77% × fOUT <77.4% × fOUT <77.8% × fOUT <80% × fOUT 88.8% × fOUT 91.2% × fOUT 96% × fOUT 1 fOUT = ADC 入力サンプル・レート fS/DDC デシメーション比。 Rev. 0 － 43/77 － AD9690 データシート ハーフバンド・フィルタ 表 20.HB3 フィルタの係数 AD9690 では、ADC 変換済データのデジタル信号処理を可能に する 4 個のハーフバンド・フィルタを内蔵します。HB1 FIR は 常にイネーブルされ、バイパスすることはできません。HB2、 HB3、HB4 FIR フィルタはオプションであるため、高い出力サ ンプル・レートではバイパスすることができます。 HB3 Coefficient Number Normalized Coefficient Decimal Coefficient (18-Bit) C1, C11 C2, C10 C3, C9 C4, C8 C5, C7 C6 0.006554 0 −0.050819 0 0.294266 0.500000 859 0 −6661 0 38,570 65,536 最初のデシメーション比 2、ハーフバンド、ローパス FIR フィ ルタ (HB4)では、低消費電力向けに最適化された 11 タップ、対 称、固定係数フィルタ構成を採用しています。HB4 フィルタは、 複素数出力 (デシメーション比 16) または実数出力 (デシメーシ ョン比 8) を有効とした場合にのみ使われます。その他の場合、 このフィルタはバイパスされます。表 19 と図 92 に、HB4 フィ ルタの係数と応答を示します。 0 –20 MAGNITUDE (dB) HB4 フィルタ 表 19.HB4 のフィルタ係数 HB4 Coefficient Number Normalized Coefficient Decimal Coefficient (15-Bit) C1, C11 C2, C10 C3, C9 C4, C8 C5, C7 C6 0.006042 0 −0.049316 0 0.293273 0.500000 99 0 −808 0 4805 8192 –40 –60 –80 –100 0 0.1 0.3 0.4 0.5 0.6 0.7 0.8 0.9 図 93.HB3 フィルタの応答 0 HB2 フィルタ –20 MAGNITUDE (dB) 0.2 NORMALIZED FREQUENCY (× π RAD/SAMPLE) 12834-093 –120 3 つ目のデシメーション比 2、ハーフバンド、ローパス FIR フィ ルタ (HB2)では、低消費電力向けに最適化された 19 タップ、対 称、固定係数フィルタ構成を採用しています。HB2 フィルタは、 複素数出力 (デシメーション比 4、8 または 16) または実数出力 (デシメーション比 2、4 または 8) を有効とした場合にのみ使用 します。その他の場合、このフィルタはバイパスされます。 –40 –60 –80 表 21 と図 94 に、HB2 フィルタの係数と応答を示します。 –100 表 21.HB2 フィルタの係数 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 NORMALIZED FREQUENCY (× π RAD/SAMPLE) 12834-092 –120 図 92.HB4 フィルタの応答 HB3 フィルタ 2 つ目のデシメーション比 2、ハーフバンド、ローパス FIR フィ ルタ (HB3)では、低消費電力向けに最適化された 11 タップ、対 称、固定係数フィルタ構成を採用しています。HB3 フィルタは、 複素数出力 (デシメーション比 8 または 16) または実数出力 (デ シメーション比 4 または 8) を有効とした場合にのみ使用します。 その他の場合、このフィルタはバイパスされます。表 20 と図 93 に、HB3 フィルタの係数と応答を示します。 Rev. 0 HB2 Coefficient Number Normalized Coefficient Decimal Coefficient (19-Bit) C1, C19 C2, C18 C3, C17 C4, C16 C5, C15 C6, C14 C7, C13 C8, C12 C9, C11 C10 0.000614 0 −0.005066 0 0.022179 0 −0.073517 0 0.305786 0.500000 161 0 −1328 0 5814 0 −19,272 0 80,160 131,072 － 44/77 － AD9690 データシート 表 22.HB1 フィルタの係数 0 MAGNITUDE (dB) –20 –40 –60 –80 –100 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 NORMALIZED FREQUENCY (× π RAD/SAMPLE) 12834-094 –120 図 94.HB2 フィルタの応答 HB1 フィルタ 4 つ目の最後のデシメーション比 2、ハーフバンド、ローパス FIR フィルタ (HB1)では、低消費電力向けに最適化された 55 タ ップ、対称、固定係数フィルタ構成を採用しています。HB1 フ ィルタは常にイネーブルされ、バイパスすることはできません。 表 22 と図 95 に、HB1 フィルタの係数と応答を示します。 0 MAGNITUDE (dB) –20 –40 –60 –80 HB1 Coefficient Number Normalized Coefficient Decimal Coefficient (21-Bit) C1, C55 C2, C54 C3, C53 C4, C52 C5, C51 C6, C50 C7, C49 C8, C48 C9, C47 C10, C46 C11, C45 C12, C44 C13, C43 C14, C42 C15, C41 C16, C40 C17, C39 C18, C38 C19, C37 C20, C36 C21, C35 C22, C34 C23, C33 C24, C32 C25, C31 C26, C30 C27, C29 C28 −0.000023 0 0.000097 0 −0.000288 0 0.000696 0 −0.0014725 0 0.002827 0 −0.005039 0 0.008491 0 −0.013717 0 0.021591 0 −0.033833 0 0.054806 0 −0.100557 0 0.316421 0.500000 −24 0 102 0 −302 0 730 0 −1544 0 2964 0 −5284 0 8903 0 −14,383 0 22,640 0 −35,476 0 57,468 0 −105,442 0 331,792 524,288 –100 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 NORMALIZED FREQUENCY (× π RAD/SAMPLE) 12834-095 –120 図 95.HB1 フィルタの応答 Rev. 0 － 45/77 － AD9690 データシート DDC ゲイン・ステージ DDC 複素数／実数変換 各 DDC は、独立に制御されるゲイン・ステージを内蔵していま す。ゲインは 0 dB または 6 dB を選択することができます。ミ キシングして実数入力信号をベースバンドへダウン変換すると きは、6 dB のゲインをイネーブルにして、信号ダイナミックレ ンジの中心を出力ビットのフルスケール内で再設定することが 推奨されます。 各 DDC は独立に制御される複素数／実数変換ブロックを内蔵し ています。複素数／実数変換ブロックでは、フィルタリング・ ステージの最終フィルタ (HB1 FIR) と fS/4 複素数ミキサーを再 使用して信号をアップ変換します。 ミキシングして複素数入力信号をベースバンドへダウン変換す るときは、ミキサーが信号ダイナミックレンジ中心を出力ビッ トのフルスケール内で既に設定しているため、ゲインの追加は 不要ですが、オプションの 6 dB ゲインを使って低い信号強度を 補償することもできます。複素数／実数変換ステージを使用す る場合、HB1 FIR フィルタの 2 つの部分によるダウンサンプル はバイパスされます (図 96 参照)。 図 96 に、複素数／実数変換の簡略化したブロック図を示します。 HB1 FIR 信号のアップ変換後、複素数ミキサーの Q 部分は不要になるの で、切り離されます。 GAIN STAGE COMPLEX TO REAL ENABLE LOW-PASS FILTER I 2 0dB OR 6dB I 0 I/REAL 1 COMPLEX TO REAL CONVERSION 0dB OR 6dB I cos(ωt) + REAL 90° fS/4 0° – sin(ωt) LOW-PASS FILTER 2 Q 0dB OR 6dB Q HB1 FIR 図 96.複素数／実数変換のブロック図 Rev. 0 Q 12834-096 Q 0dB OR 6dB － 46/77 － AD9690 データシート DDC の設定例 表 23 に、いくつかの DDC 設定例のレジスタ設定値を示します。 表 23.DDC の設定例 Chip Application Layer One DDC Chip Decimation Ratio 2 DDC Input Type Real DDC Output Type Complex Bandwidth per DDC 1 38.5% × fS No. of Virtual Converters Required 2 Two DDCs 4 Real Real 9.63% × fS 2 Two DDCs 4 Real Complex 19.25% × fS 4 Two DDCs 8 Real Real 4.81% × fS 2 Register Settings 2 Register 0x200 = 0x01 (one DDC; I/Q selected) Register 0x201 = 0x01 (chip decimate by 2) Register 0x310 = 0x83 (complex mixer; 0 dB gain; variable IF; complex outputs; HB1 filter) Register 0x311 = 0x00 (default) Register 0x331 = 0x00 (default) Register 0x314, Register 0x315, Register x0320, Register 0x321 = FTW and POW set as required by application for DDC 0 Register 0x200 = 0x22 (two DDCs; I only selected) Register 0x201 = 0x02 (chip decimate by 4) Register 0x310, Register 0x330 = 0x49 (real mixer; 6 dB gain; variable IF; real output; HB3 + HB2 + HB1 filters) Register 0x311 = 0x00 (default) Register 0x331 = 0x00 (default) Register 0x314, Register 0x315, Register 0x320, Register 0x321 = FTW and POW set as required by application for DDC 0 Register 0x334, Register 0x335, Register 0x340, Register 0x341 = FTW and POW set as required by application for DDC 1 Register 0x200 = 0x02 (two DDCs; I/Q selected) Register 0x201 = 0x02 (chip decimate by 4) Register 0x310, Register 0x330 = 0x40 (real mixer; 6 dB gain; variable IF; complex output; HB2+HB1 filters) Register 0x311 = 0x00 (default) Register 0x331 = 0x00 (default) Register 0x314, Register 0x315, Register 0x320, Register 0x321 = FTW and POW set as required by application for DDC 0 Register 0x334, Register 0x335, Register 0x340, Register 0x341 = FTW and POW set as required by application for DDC 1 Register 0x200 = 0x22 (two DDCs; I only selected) Register 0x201 = 0x03 (chip decimate by 8) Register 0x310, Register 0x330 = 0x4A (real mixer; 6 dB gain; variable IF; real output; HB4+HB3+HB2+HB1 filters) Register 0x311 = 0x00 (default) Register 0x331 = 0x00 (default) Register 0x314, Register 0x315, Register 0x320, Register 0x321 = FTW and POW set as required by application for DDC 0 Register 0x334, Register 0x335, Register 0x340, Register 0x341 = FTW and POW set as required by application for DDC 1 1 fS = ADC サンプル・レート。 記載する帯域幅は、−0.001 dB 以下の通過帯域リップルと 100 dB 以上の阻止帯域折り返し除去比を提供します。 2 NCO の正常動作のためには、FTW レジスタまたは POW レジスタに対するすべての書込みが完了した後に、SPI または SYSREF± ピンを使って NCO を同期化する必 要があります。 詳細については、NCO 同期化のセクションを参照してください。 Rev. 0 － 47/77 － AD9690 データシート デジタル出力 JESD204B インターフェースの概要 AD9690 のデジタル出力は、JEDEC 標準 JESD204B データ・コ ンバータ用シリアル・インターフェースに準拠してデザインさ れています。JESD204B は、シリアル・インターフェースを使 って最大 12.5 Gbps のレーン速度で AD9690 とデジタル処理デバ イスを接続するプロトコルです。LVDS を使用する JESD204B イ ンターフェースの利点としては、データ・インターフェースの 配線に要するボード面積を削減し、コンバータとロジック・デ バイスのパッケージを小型化できることなどがあります。 JESD204B の概要 JESD204B データ送信ブロックは、ADC からのパラレル・データ をフレームに変換し、8 ビット／10 ビット符号化を行い、さらに オプションのスクランブリングを行ってシリアル出力データを 形成します。立ち上げ時のリンクのイニシャル接続確立に特別 な制御文字（シンボル・コード）を使用するレーン同期がサポー トされています。その他の制御文字は、その後の同期を維持す るデータ・ストリーム内に組み込まれています。JESD204B レシ ーバの動きは、シリアル・リンクを完結させるために重要です。 JESD204B インターフェースの詳細については、JESD204B 規格 を参照してください。 AD9690 の JESD204B データ送信ブロックは、1 つのリンクに対 して 1 個の物理的 ADC または最大 4 個の仮想コンバータ (DDC のイネーブル時) を対応させます。リンクは、1 本、2 本、また は 4 本の JESD204B レーンを使用するように設定することがで きます。JESD204B 仕様はリンクを定義する多数のパラメータ を規定し、これらのパラメータは、JESD204B トランスミッタ (AD9690 出力) と JESD204B レシーバ(ロジック・デバイス入力) の間で一致する必要があります。 JESD204B リンクは、次のパラメータに従って規定されます。 L = レーン／コンバータ・デバイス数 (リンクあたりのレー ン数)(AD9690 の値 = 1、2、または 4) M = コンバータ・デバイスあたりのコンバータ数 (リンク あたりの仮想コンバータ数)(AD9690 の値 = 1、2、または 4) F = 1 フレームあたりのオクテット（データのかたまり）数 (AD9690 の 値 = 1、2、4、8、または 16) N΄ = サンプルあたりのビット数 (JESD204B ワード・サイ ズ)( AD9690 の値 = 8 または 16) N = コンバータ分解能 (AD9690 の値 = 7～16) CS = サンプルあたりのコントロール・ビット数 (AD9690 の値 = 0、1、2、または 3) K = マルチフレームあたりのフレーム数 (AD9690 の値 = 4、 8、12、16、20、24、28、または 32 ) S = シングル・コンバータ／フレーム・サイクルあたりの 送信サンプル数 (AD9690 の値 = L、M、F、N΄に基づき自動 的に設定) HD = 高密度モード (AD9690 = L、M、F、N΄に基づき自動的 に設定) CF = フレーム・クロック・サイクル／コンバータ・デバイ スあたりの制御ワード数 (AD9690 の値 = 0) 図 97 に、AD9690 JESD204B リンクの簡略化したブロック図を 示します。デフォルトでは、AD9690-500 は 1 コンバータと 2 レーンを使用するように、 AD9690-1000 は 1 コンバータと 4 レ ーンを使用するように、それぞれ設定されています。AD9690 ではその他のカスタマイズ・オプションは、SPI レジスタ・マ ップのクィック設定レジスタを使って設定されます。 デフォルトでは、AD9690 内で各コンバータからの 14 ビット・ コンバータ・ワードは、2 つのオクテット (8 ビットのデータ)に 分割されます。ビット 13 (MSB)～ビット 6 が最初のオクテット になります。2 つ目のオクテットは、ビット 5～ビット 0 (LSB) と 2 ビットのテール・ビットになります。テール・ビットには、 ゼロまたは擬似ランダム数のシーケンスを設定することができ ます。またテール・ビットは、オーバーレンジ、SYSREF±、ま たは高速ディテクタ出力を表すコントロール・ビットで置き換 えることができます。 得られた 2 つのオクテットは、スクランブルすることができま す。ただし、スクランブルはオプションであり、同じデジタ ル・データ・パターンを送信する際に、スペクトル・ピークの 発生を防止するために使用することが推奨されます。スクラン ブラでは、式 1 + x14 + x15 を使用した多項式ベースの自己同期ア ルゴリズムを採用しています。レシーバのデスクランブラは、 スクランブラ多項式の自己同期バージョンです。 2 つのオクテットは、その後 8 ビット／10 ビット・エンコーダ で符号化されます。8 ビット／10 ビット・エンコーダは、8 ビッ トのデータ (オクテット)を取り込んでこれを 10 ビットのシンボ ルに符号化します。図 98 に、ADC から 14 ビット・データを取 り出し、テール・ビットを追加し、2 つのオクテットをスクラン ブルし、これらのオクテットを 2 つの 10 ビット・シンボルに符 号化する方法を示します。図 98 に、C2 コントロール・ビット を使用する際のデフォルト・データ・フォーマットを示します。 CONVERTER 0 CONVERTER INPUT ADC MUX/ FORMAT (SPI REG 0x561, REG 0x564) JESD204B LINK CONTROL (L.M.F) (SPI REG 0x570) LANE MUX AND MAPPING (SPI REG 0x5B0, REG 0x5B2, REG 0x5B3, REG 0x5B5, REG 0x5B6) SERDOUT0–, SERDOUT0+ SERDOUT1–, SERDOUT1+ SERDOUT2–, SERDOUT2+ 12834-097 SERDOUT3–, SERDOUT3+ SYSREF± SYNCINB± 図 97.送信リンクの簡略化したブロック図―フル帯域幅モード (レジスタ 0x200 = 0x00) Rev. 0 － 48/77 － AD9690 データシート JESD204B INTERFACE TEST PATTERN (REG 0x573, REG 0x551 TO REG 0x558) JESD204B LONG TRANSPORT TEST PATTERN REG 0x571[5] SERIALIZER SCRAMBLER 1 + x14 + x15 MSB A13 A12 A11 A10 A9 A8 A6 LSB A7 A5 A4 A3 A2 A1 A0 C2 T MSB S7 S6 S5 S4 S3 S2 S1 LSB S0 S7 S6 S5 S4 S3 S2 S1 S0 8-BIT/10-BIT ENCODER a b a b c d e f g h i j SERDOUT0± SERDOUT1± i j a b SYMBOL0 i j SYMBOL1 a b c d e f g h i j 12834-098 TAIL BITS 0x571[6] (OPTIONAL) OCTET 1 JESD204B SAMPLE CONSTRUCTION MSB A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 LSB A0 OCTET 1 OCTET 0 FRAME CONSTRUCTION OCTET 0 ADC TEST PATTERNS (RE0x550, REG 0x551 TO REG 0x558) ADC JESD204B DATA LINK LAYER TEST PATTERNS REG 0x574[2:0] C2 CONTROL BITS C1 C0 図 98.ADC 出力データ・パス―データ・フレーミング DATA LINK LAYER TRANSPORT LAYER SAMPLE CONSTRUCTION FRAME CONSTRUCTION SCRAMBLER ALIGNMENT CHARACTER GENERATION 8-BIT/10-BIT ENCODER CROSSBAR MUX SERIALIZER Tx OUTPUT 12834-099 PROCESSED SAMPLES FROM ADC PHYSICAL LAYER SYSREF± SYNCINB± 図 99.データ・フロー 物理層 機能概要 図 99 のブロック図に、JESD204B ハードウェアを経由するサン プル入力から物理出力までのデータ・フローを示します。この 処理は、通信システムの象徴的なレイヤーの説明に広く使われ ているオープン・ソース・イニシアティブ (OSI) モデルから導 出されるレイヤーに分割することができます。これらのレイヤ ーは、トランスポート・レイヤー、データ・リンク・レイヤー、 物理レイヤー (シリアライザと出力ドライバ)です。 トランスポート層 トランスポート・レイヤーでは、データ (サンプルとオプション のコントロール・ビットで構成)を JESD204B のフレーム形態へ まとめてパッキングします。このフレームは 8 ビット・オクテ ット（8 ビットのデータ･ブロック）に対応します。これらのオ クテットはデータ・リンク・レイヤーに送られます。トランス ポート・レイヤーでのマッピングは、リンク・パラメータから 導出された規則で制御されます。必要な場合、実データとのギ ャップを埋めるためテール・ビットが追加されます。次式を使 って、サンプル (JESD204B ワード)内のテール・ビット数を求 めることができます。 T = N΄ – N – CS データ・リンク層 データ・リンク・レイヤーには、リンクを介してデータを渡す 低レベルの機能があります。これらの機能としては、オプショ ンのデータ・スクランブリング、マルチチップ同期／レーン・ アライメント／モニタリング用の制御文字の挿入、8 ビット・ オクテットの 10 ビット・シンボルへの符号化などがあります。 また、データ・リンク・レイヤーには、イニシャル接続時のレ ーン・アライメント・シーケンス (ILAS)を送信する機能もあり ます。これには、トランスポート・レイヤーの設定値を確認す る際にレシーバが使用するリンク設定データが含まれます。 Rev. 0 物理レイヤーは、シリアル・クロック・レートでクロック駆動 される高速回路で構成されます。このレイヤーでは、並列デー タが 1 レーン、2 レーン、または 4 レーンの高速差動シリア ル・データに変換されます。 JESD204B リンクの確立（送受信間のリンクの 確立処理） AD9690 の JESD204B トランスミッタ (Tx) インターフェースは、 JEDEC 標準 204B (July 2011 specification)で規定されるサブクラ ス 1 内で動作します。リンク確立処理は、コード・グループ同 期および SYNCINB±、初期レーン・アライメント・シーケンス、 ユーザー・データおよびエラー訂正の各ステップに分割されま す。 コード・グループ同期 (CGS)および SYNCINB± JESD204B レシーバがデータ・ストリーム内で各 10 ビット・シ ンボルの間の境界を見つける処理が CGS です。CGS フェーズで は、JESD204B 送信ブロックは/K28.5/ シンボル･コードを送信し ます。レシーバは、クロックとデータの再生 (CDR) 技術を使っ て入力データ・ストリーム内で/K28.5/ シンボル･コードを探す 必要があります。 （”/”ではさまれたシンボルは、JESD204B 標 準の仕様書に規定されたコードです） レシーバは、AD9690 の SYNCINB± ピンをロー・レベルにして 同期要求を発行します。次に JESD204B 送信側は /K/ シンボ ル･コードの送信を開始します。レシーバが同期化された後、少 なくとも 4 個の連続する /K/ シンボル・コードの受信を待ちま す 。 そ し て SYNCINB± の ア サ ー ト を 解 除 し ま す 。 次 に 、 AD9690 は次のローカル・マルチフレーム・クロック (LMFC) の 境界で ILAS を送信します。 コード・グループ同期フェーズの詳細については、JEDEC 標準 － 49/77 － AD9690 データシート JESD204B、July 2011 のセクション 5.3.3.1 を参照してください。 ユーザー・データおよびエラー検出 SYNCINB± ピンの動作も、SPI から制御することができます。 SYNCINB± 信号は、デフォルトで差動 DC 結合 LVDS モード信 号になっていますが、シングルエンドで駆動することもできま す。SYNCINB± ピン動作の設定については、レジスタ 0x572 を 参照してください。 イニシャル・レーン・アライメント・シーケンスが完了した後 に、ユーザー・データが送信されます。通常、ひとつのフレー ム内では、すべてのキャラクタがユーザー・データと見なされ ますが、フレーム・クロックとマルチフレーム・クロック同期 をモニタするために、データが所定の条件を満たすとき、文字 を/F/シンボル・コードまたは/A/シンボル・コードの アライメ ント文字で置き換えるメカニズムがあります。これらの条件は、 非スクランブル・データとスクランブル・データに対して異な ります。デフォルトで、スクランブル動作はイネーブルされて いますが、SPI を使ってディスエーブルすることができます。 レジスタ 0x572 のビット[4]をセットして、SYNCINB± ピンを CMOS (シングルエンド) モードで動作するように設定すること もできます。SYNCINB±を CMOS モードで動作させる場合は、 CMOS SYNCINB 信号をピン 21 (SYNCINB+) に接続し、ピン 20 (SYNCINB−)をフローティングのままにします。 イニシャル（初期設定）レーン・アライメント・シーケン ス (ILAS) ILAS フェーズは CGS フェーズの後に続き、次の LMFC 境界か ら開始されます。ILAS は 4 個のマルチフレームで構成され、/R/ シンボル･コードが開始を、/A/ シンボル･コードが終わりを、そ れぞれ示します。ILAS は、/R/ シンボル・コードとそれに続く 0 から 255 のランプ・データ(1 マルチフレーム分)を送信するこ とにより開始されます。2 番目のマルチフレームでは、3 番目の 文字から始まるリンク設定データが送信されます。2 番目の文 字は、リンク設定データが次に続くことを確認する/Q/ シンボ ル・コードです。すべての不定データ・スロットにはランプ・ データが詰められます。ILAS シーケンスは、スクランブルされ ません。 ILAS シーケンスの構成を図 100 に示します。4 個のマルチフレ ームには次の内容が含まれます。 マルチフレーム 1。 /R/ シンボル・コード(/K28.0/)で開始さ れ、/A/ シンボル・コード(/K28.3/)で終わります。 マルチフレーム 2。 /R/ シンボル・コードで開始され、/Q/シ ンボル・コード(/K28.4/)、14 個の設定オクテットのリンク設 定パラメータ (表 24 参照)が続き、/A/ シンボル・コードで 終ります。多くのパラメータ値は、値− 1 の表記法を使用し ます。 マルチフレーム 3。 /R/ シンボル・コード(/K28.0/)で開始さ れ、/A/ シンボル・コード(/K28.3/)で終わります。 マルチフレーム 4。 /R/ シンボル・コード(/K28.0/)で開始さ れ、/A/ シンボル・コード(/K28.3/)で終わります。 スクランブル・データの場合、フレームの終わりのすべての文 字 0xFC が /F/シンボル・コードで置換えられ、マルチフレーム の終わりのすべての文字 0x7C が/A/シンボル・コードで置換え られます。JESD204B レシーバ (Rx)は、受信データ・ストリー ム内で/F/シンボル・コードと/A/シンボル・コード を調べて、 これらが予想する位置で発生していることを確認します。予想 しない位置の/F/シンボル・コードまたは/A/シンボル・コード を見つけると、レシーバはダイナミック再アライメントを使用 してこの状況に対処します。すなわち 4 フレームより長い間 SYNCINB± 信号をアサートして新たに再同期を開始します。非 スクランブル・データの場合、連続する 2 フレームの最終文字 が一致すると、2 番目のキャラクタがフレームの最後の場合は /F/ シンボル・コードで、マルチフレームの最後の場合は/A/シ ンボル・コードで、それぞれ置換えられます。 アライメント文字の挿入は、SPI を使って変更することができ ます。フレーム・アライメント文字の挿入 (FACI) は、デフォル トでイネーブルされています。リンク制御の詳細については、 メモリ・マップのセクションのレジスタ 0x571 を参照してくだ さい。 8 ビット／10 ビット・エンコーダ 8 ビット／10 ビット・エンコーダは、8 ビット・オクテットを 10 ビット・シンボルへ変換し、必要に応じて制御文字をストリ ームに挿入します。JESD204B で使用される制御文字を表 24 に 示します。8 ビット／10 ビット・エンコーディングでは、複数の シンボル間で同数の 1 と 0 を使うことにより信号の DC バランス を保証します。 8 ビット／10 ビット・インターフェースには、SPI から制御でき るオプションがあります。これらの動作には、バイパスと反転 が含まれます。これらのオプションは、デジタル・フロントエ ンド (DFE)評価用のトラブルシュート・ツールです。8 ビット／ 10 ビット・エンコーダの設定については、メモリ・マップのセ クションのレジスタ 0x572[2:1]を参照してください。 K K R D D A R Q C C D D A R D D A R D D A D START OF ILAS START OF USER DATA START OF LINK CONFIGURATION DATA 図 100.初期レーン・アライメント・シーケンス Rev. 0 － 50/77 － 12834-100 END OF MULTIFRAME AD9690 データシート 表 24.JESD204B で使用される AD9690 制御キャラクタ Abbreviation Control Symbol 8-Bit Value 10-Bit Value, RD 1 = −1 10-Bit Value, RD1 = +1 Description /R/ /A/ /Q/ /K/ /F/ /K28.0/ /K28.3/ /K28.4/ /K28.5/ /K28.7/ 000 11100 011 11100 100 11100 101 11100 111 11100 001111 0100 001111 0011 001111 0100 001111 1010 001111 1000 110000 1011 110000 1100 110000 1101 110000 0101 110000 0111 Start of multiframe Lane alignment Start of link configuration data Group synchronization Frame alignment 1 RD = running disparity。 物理レイヤー (ドライバ)出力 デジタル出力、タイミング、制御 AD9690 の物理レイヤーは、JEDEC 標準 JESD204B、July 2011 で規定されるドライバで構成されています。デフォルトで、差 動デジタル出力がパワーアップします。ドライバでは 100 Ω の ダイナミック内部終端を使って、不要な反射を小さくしていま す。 各レシーバ入力に 100 Ω の差動終端抵抗を接続すると、レシー バで公称振幅 300 mV p-p が得られます (図 101 参照)。あるいは、 シングルエンド 50 Ω 終端を使用することもできます。シングル エンド終端を使用する場合、終端電圧は DRVDD/2 になります。 そうでない場合は、0.1 μF の AC 結合コンデンサを使ってシング ルエンド電圧を終端することができます。 VRXCM DRVDD 0.1µF 50Ω 100Ω DIFFERENTIAL TRACE PAIR 50Ω SERDOUTx+ 100Ω OR RECEIVER SERDOUTx– OUTPUT SWING = 300mV p-p VCM = VRXCM 12834-101 0.1µF 図 101.AC 結合デジタル出力終端の例 遠い端でレシーバ終端がない場合、または差動パターン配線が 良くない場合には、タイミング誤差が発生します。このような タイミング誤差を防止するため、パターン長を 6 インチ （15cm）以下に抑え、差動出力パターンを同じ長さで互いに近 い配置にすることが推奨されます。 図 103 と図 108 に、それぞれ 10 Gbps と 6 Gbps で動作する AD9690 の 1 レーンについて、デジタル出力データ・アイ、タイ ム・インターバル誤差 (TIE) ジッタ・ヒストグラム、バスタブ・ カーブの例を示します。出力データのデフォルト・フォーマッ トは 2 の補数です。出力データ・フォーマットを変更するとき は、メモリ・マップのセクション(表 36 のレジスタ 0x561)を参 照してください。 ディエンファシス ディエンファシス（イコライジングの一種）を使うと、相互接 続挿入損失が JESD204B 仕様を満たさない状態でも、レシー バ・アイ・ダイアグラム・マスクを満足させることができます。 ディエンファシス機能は、挿入損失が大きいためレシーバがク ロックを再生できないときにのみ使用してください。通常の状 態では、消費電力削減のためこの機能をディスエーブルしてい ます。さらに、短いリンクで大き過ぎるディエンファシス値を 設定／イネーブルすると、レシーバ・アイ・ダイアグラムは破 綻します。電磁干渉 (EMI)が大きくなるので、ディエンファシ スの設定は注意深く行ってください。詳細については、メモ リ・マップのセクション (表 36 のレジスタ 0x5C1～レジスタ 0x5C5 )を参照してください。 フェーズ・ロック・ループ AD9690 デジタル出力はカスタム ASIC や FPGA のレシーバにイ ンターフェースできるため、ノイズの多い環境で優れたスイッ チング性能を提供することができます。1 本の 100 Ω の終端抵抗 をできるだけレシーバ入力の近くに接続した 1 対１回路の使用 が 推 奨 さ れ ま す 。 デ ジ タ ル 出 力 の 同 相 モ ー ド は 、 1.2 V の DRVDD 電源の 1/2 に (VCM = 0.6 V)自動的にバイアスされます。 出力とレシーバ・ロジックの DC 結合については、図 102 を参 照してください。 フェーズ・ロック・ループ (PLL)は、JESD204B レーン・レート で動作するシリアライザ・クロックを発生するために使います。 PLL ロックのステータスは、PLL ロック・ステータス・ビット (レジスタ 0x56F、ビット 7)で調べることができます。この読出 し専用ビットを使うと、ユーザーは特定のセットアップに対し て PLL がロックしたか否かを知ることができます。JESD204B レ ーン・レート制御(レジスタ 0x56E ビット 4)をレーン・レートに 対応して設定する必要があります。 100Ω DIFFERENTIAL TRACE PAIR DRVDD SERDOUTx+ 100Ω RECEIVER OUTPUT SWING = 300mV p-p VCM = DRVDD/2 12834-102 SERDOUTx– 図 102.DC 結合デジタル出力終端の例 Rev. 0 － 51/77 － AD9690 データシート 図 103.デジタル出力のデータ・アイ、外付け 100 Ω 終端、 10 Gbps 図 106.デジタル出力のデータ・アイ、外付け 100 Ω 終端、 6 Gbps 図 104.デジタル出力のヒストグラム、外付け 100 Ω 終端、 10 Gbps 図 107.デジタル出力のヒストグラム、外付け 100 Ω 終端、 6 Gbps 図 105.デジタル出力のバスタブ・カーブ、外付け 100 Ω 終端、 10 Gbps 図 108.デジタル出力のバスタブ・カーブ、外付け 100 Ω 終端、 6 Gbps Rev. 0 － 52/77 － AD9690 データシート 図 109 に、I/Q トランスポート・レイヤー・マッピングに対して 説明した 2 つの場合のブロック図を示します。 JESD204B TX コンバータのマッピング AD9690 デザインでは、様々なチップ動作モードをサポートす るため、各サンプル・ストリーム (実数または I/Q) を別々の仮 想コンバータから発生したものとして扱います。I/Q サンプルは 常に、対として I サンプルを最初の仮想コンバータに、Q サン プルを 2 番目の仮想コンバータに、それぞれ割り当てます。こ のトランスポート・レイヤー・マッピングでは、次のいずれの 場合でも仮想コンバータ数は同じです。 AD9690 の JESD204B Tx ブロックは、最大 4 個の DDC ブロック をサポートします。各 DDC ブロックは、複素数データ成分 (実 数 + 虚数)に対しては 2 つのサンプル・ストリーム(I/Q)を、実数 (I) データに対しては 1 つのサンプル・ストリームを、それぞれ 出力します。JESD204B インターフェースは、DDC 構成に応じ て最大 4 個の仮想コンバータを使用するように設定することがで きます。 図 110 に、複素数出力を使用する場合の仮想コンバー タと DDC 出力との関係を示します。表 25 に、チャンネル・ス ワッピングをディスエーブルした場合の各チップ動作モードに 対する仮想コンバータのマッピングを示します。 1 個の実数コンバータとデジタル・ダウン・コンバータ・ ブロックを使用して I/Q 出力を発生する 1 個のアナログ・ダウン・コンバージョンと 2 個の実数コ ンバータを使用して I/Q 出力を発生する DIGITAL DOWNCONVERSION M=2 I CONVERTER 0 REAL ADC REAL DIGITAL DOWN CONVERSION JESD204B Tx L LANES JESD204B Tx L LANES Q CONVERTER 1 I/Q ANALOG MIXING M=2 I I CONVERTER 0 90° PHASE Σ Q ADC Q CONVERTER 1 12834-109 REAL ADC 図 109.I/Q トランスポート・レイヤーのマッピング REAL/Q REAL ADC SAMPLING AT fS I/Q CROSSBAR MUX REAL/I REAL/Q DDC 0 I I Q Q DDC 1 I I Q Q REAL/I CONVERTER 0 Q CONVERTER 1 REAL/I CONVERTER 2 Q CONVERTER 3 図 110.DDC および仮想コンバータのマッピング Rev. 0 － 53/77 － OUTPUT INTERFACE 12834-110 REAL/I AD9690 データシート 表 25.仮想コンバータのマッピング Virtual Converter Mapping Number of Virtual Converters Supported Chip Operating Mode (0x200, Bits[1:0]) Chip Q Ignore (0x200, Bit 5) 0 1 2 3 4 5 6 7 1 Full bandwidth mode (0x0) Real (0x0) ADC samples Unused Unused Unused Unused Unused Unused Unused 1 One DDC mode (0x1) Real (I only) (0x1) DDC 0 I samples Unused Unused Unused Unused Unused Unused Unused 2 One DDC mode (0x1) Complex (I/Q) (0x0) DDC 0 I samples DDC 0 Q samples Unused Unused Unused Unused Unused Unused 2 Two DDC mode (0x2) Real (I Only) (0x1) DDC 0 I samples DDC 1 I samples Unused Unused Unused Unused Unused Unused 4 Two DDC mode (0x2) Complex (I/Q) (0x0) DDC 0 I samples DDC 0 Q samples DDC 1 I samples DDC 1 Q samples Unused Unused Unused Unused デシメーション比 (DCM)は、レジスタ 0x201 に設定されるパラ メータです。 JESD204B リンクの設定 AD9690 は 1 本の JESD204B リンクを持っています。このデバイ スでは、JESD04B クイック設定レジスタ (レジスタ 0x570)を使 って JESD204B リンクを設定する簡易な方法を提供します。シ リアル出力 (SERDOUT0±～SERDOUT3±)は、1 本の JESD204B リンクの一部と見なされます。リンクのセットアップを決める 基本パラメータは、 リンクあたりのレーン数 (L) リンクあたりのコンバータ数 (M) フレームあたりのオクテット数 (F) 1. 2. 3. 4. 5. 6. 内蔵 DDC を内部でのデジタル処理のために使う場合、M は仮 想コンバータ数を表します。仮想コンバータ・マッピングのセ ットアップを図 110 に示します。 JESD204B 仕様で許容される最大レーン・レートは 12.5 Gbps で す。レーン・ライン・レート（レーンのデータ・レート）と JESD204B パラメータの関係は、次式で表されます。 10 M × N '× × f OUT 8 Lane Line Rate = L 次のステップに従って出力を設定することができます。 計算したレーン・ライン・レートが 6.25 Gbps より小さい場合は、 低ライン・レート・オプションを選択します。これは、値 0x10 をレジスタ 0x56E に書込むと実行されます。 表 26 と表 27 に、与えられた仮想コンバータ数に対して N΄ = 16 と N΄ = 8 をサポートする JESD204B 出力設定を示します。与え られた設定に対してシリアル・ラインのデータ・レートが 3.125 Gbps～12.5 Gbps のサポート範囲内となるように注意してくださ い。 ここで、 f OUT = Rev. 0 リンクをパワーダウンさせます。 クイック設定オプションを選択します。 詳細オプションを設定します。 出力レーン・マッピング (オプション)を設定します。 その他のドライバ設定オプションを設定します(オプショ ン)。 リンクをパワーアップさせます。 f ADC _ CLOCK Decimation Ratio － 54/77 － AD9690 データシート 表 26.N΄=16 に対する JESD204B 出力設定 Number of Virtual Converters Supported (Same Value as M) JESD204B Transport Layer Settings 2 JESD204B Quick Configuration (0x570) JESD204B Serial Line Rate 1 L M F S HD N N΄ CS K3 1 0x01 0x40 0x41 0x80 0x81 20 × fOUT 10 × fOUT 10 × fOUT 5 × fOUT 5 × fOUT 1 2 2 4 4 1 1 1 1 1 2 1 2 1 2 1 1 2 2 4 0 1 0 1 0 8 to 16 8 to 16 8 to 16 8 to 16 8 to 16 16 16 16 16 16 0 to 3 0 to 3 0 to 3 0 to 3 0 to 3 Only valid K values that are divisible by 4 are supported 2 0x0A 0x49 0x88 0x89 40 × fOUT 20 × fOUT 10 × fOUT 10 × fOUT 1 2 4 4 2 2 2 2 4 2 1 2 1 1 1 2 0 0 1 0 8 to 16 8 to 16 8 to 16 8 to 16 16 16 16 16 0 to 3 0 to 3 0 to 3 0 to 3 4 0x13 0x52 0x91 80 × fOUT 40 × fOUT 20 × fOUT 1 2 4 4 4 4 8 4 2 1 1 1 0 0 0 8 to 16 8 to 16 8 to 16 16 16 16 0 to 3 0 to 3 0 to 3 1 fOUT = 出力サンプル・レート = ADC サンプル・レート/チップ・デシメーション比。 JESD204B シリアル・ライン・レートは 3125 Mbps 以上でかつ 12,500 Mbps 以下で ある必要があります。シリアル・ライン・レートが 12.5 Gbps 以下でかつ 6.25 Gbps 以上の場合、 低ライン・レート・モードをディスエーブルする必要があります (0x56E のビット 4 に 0x0 を設定)。 シリアル・ライン・レートが 6.25 Gbps 以下でかつ 3.125 Gbps 以上の場合、 低ライン・レート・モードをイネーブルする必要があ ります (0x56E のビット 4 に 0x1 を設定)。 2 JESD204B トランスポート・レイヤーの説明は、JESD204B 概要のセクションに記載してあります。 3 F = 1 の場合、K = 20、24、28、32。F = 2 の場合、K = 12、16、20、24、28、32。F = 4 の場合、K = 8、12、16、20、24、28、32。F = 8 かつ F = 16 の場合、K = 4、8、 12、16、20、24、28、32。 表 27.N΄=8 に対する JESD204B 出力設定 JESD204B Transport Layer Settings 2 Number of Virtual Converters Supported (Same Value as M) JESD204B Quick Configuration (0x570) Serial Line Rate 1 L M F S HD N N΄ CS K3 1 0x00 0x01 10 × fOUT 10 × fOUT 1 1 1 1 1 2 1 2 0 0 7 to 8 7 to 8 8 8 0 to 1 0 to 1 0x40 5 × fOUT 2 1 1 2 0 7 to 8 8 0 to 1 Only valid K values which are divisible by 4 are supported 0x41 5 × fOUT 2 1 2 4 0 7 to 8 8 0 to 1 0x42 5 × fOUT 2 1 4 8 0 7 to 8 8 0 to 1 0x80 2.5 × fOUT 4 1 1 4 0 7 to 8 8 0 to 1 0x81 2.5 × fOUT 4 1 2 8 0 7 to 8 8 0 to 1 0x09 20 × fOUT 1 2 2 1 0 7 to 8 8 0 to 1 0x48 10 × fOUT 2 2 1 1 0 7 to 8 8 0 to 1 2 0x49 10 × fOUT 2 2 2 2 0 7 to 8 8 0 to 1 0x88 5 × fOUT 4 2 1 2 0 7 to 8 8 0 to 1 0x89 5 × fOUT 4 2 2 4 0 7 to 8 8 0 to 1 0x8A 5 × fOUT 4 2 4 8 0 7 to 8 8 0 to 1 1 fOUT = 出力サンプル・レート = ADC サンプル・レート/チップ・デシメーション比。 JESD204B シリアル・ライン・レートは 3125 Mbps 以上でかつ 12,500 Mbps 以下で ある必要があります。シリアル・ライン・レートが 12.5 Gbps 以下でかつ 6.25 Gbps 以上の場合、 低ライン・レート・モードをディスエーブルする必要があります (レジスタ 0x56E のビット 4 に 0x0 を設定)。 シリアル・ライン・レートが 6.25 Gbps 以下でかつ 3.125 Gbps 以上の場合、 低ライン・レート・モードをイネーブルする 必要があります (レジスタ 0x56E のビット 4 に 0x1 を設定)。 2 JESD204B トランスポート・レイヤーの説明は、JESD204B 概要のセクションに記載してあります。 3 F = 1 の場合、K = 20、24、28、32。F = 2 の場合、K = 12、16、20、24、28、32。F = 4 の場合、K = 8、12、16、20、24、28、32。F = 8 かつ F = 16 の場合、K = 4、8、 12、16、20、24、28、32。 Rev. 0 － 55/77 － AD9690 データシート 複数チップの同期化 AD9690 は、内部ブロックを同期化するための柔軟なオプショ ンを提供する SYSREF±入力を持っています。SYSREF± 入力は、 複数チップの同期を可能にするソース同期システム・リファレン ス信号です。SYSREF± 入力を使うと、入力クロック分周器、 DDC、信号モニタ・ブロック、JESD204B リンクを同期化するこ とができます。最高レベルのタイミング精度を実現するために は、SYSREF±が CLK± 入力に対するセットアップおよびホール ド条件を満たす必要があります。 図 111 のフローチャートに、AD9690 の複数チップ同期の内部メ カニズムを示します。AD9690 は、SYSREF± 信号の取り込みに Rev. 0 対して設けられた条件を満たすことを助けるためのいくつかの 機能を持っています。SYSREF 信号のサンプル・イベントは、 ロー・レベルからハイ・レベルへの遷移での同期、またはハ イ・レベルからロー・レベルへの遷移での同期として定義する ことができます。さらに、AD9690 では CLK± 入力の立上がりエ ッジまたは立下がりエッジを使って SYSREF 信号をサンプリン グすることができます。また、AD9690 には設定可能な回数数 (最大 16) の SYSREF± イベントを無視する機能もあります。 SYSREF± の制御オプションは、レジスタ 0x120 とレジスタ 0x121 を使って選択することができます。 － 56/77 － AD9690 データシート START INCREMENT SYSREF± IGNORE COUNTER NO NO RESET SYSREF± IGNORE COUNTER SYSREF± ENABLED? (0x120) NO YES NO SYSREF± ASSERTED? UPDATE SETUP/HOLD DETECTOR STATUS (0x128) YES SYSREF± IGNORE COUNTER EXPIRED? (0x121) YES ALIGN CLOCK DIVIDER PHASE TO SYSREF INPUT CLOCK DIVIDER ALIGNMENT REQUIRED? YES YES TIMESTAMP MODE SYSREF± TIMESTAMP DELAY (0x123) INCREMENT SYSREF± COUNTER (0x12A) CLOCK DIVIDER > 1? (0x10B) YES NO NO NO SYNCHRONIZATION MODE? (0x1FF) CLOCK DIVIDER AUTO ADJUST ENABLED? (0x10D) SYSREF± CONTROL BITS? (0x559, 0x55A, 0x58F) YES SYSREF± INSERTED IN JESD204B CONTROL BITS NO RAMP TEST MODE ENABLED? (0x550) NORMAL MODE YES SYSREF± RESETS RAMP TEST MODE GENERATOR BACK TO START NO YES ALIGN PHASE OF ALL INTERNAL CLOCKS (INCLUDING LMFC) TO SYSREF± SEND INVALID 8-BIT/10-BIT CHARACTERS (ALL 0's) SYNC~ ASSERTED NO YES ALIGN SIGNAL MONITOR COUNTERS DDC NCO ALIGNMENT ENABLED? (0x300) NO 図 111.複数チップの同期化 Rev. 0 SEND K28.5 CHARACTERS NORMAL JESD204B INITIALIZATION NO NO SIGNAL MONITOR ALIGNMENT ENABLED? (0x26F) YES － 57/77 － YES ALIGN DDC NCO PHASE ACCUMULATOR BACK TO START 12834-111 JESD204B LMFC ALIGNMENT REQUIRED? AD9690 データシート SYSREF±セットアップ／ホールド・ウインド・ モニタ SYSREF± 信号を確実に取り込むために、AD9690 は SYSREF± セットアップ／ホールド・ウインド・モニタ機能を内蔵してい ます。この機能を使うと、メモリ・マップを介してインターフ ェース上のセットアップ／ホールド・マージンの大きさをリー ドバックして、CLK± 信号に対する SYSREF± 信号の位置を求め ることができます。 図 112 と図 113 に、SYSREF±の様々な位相 に対するセットアップとホールドのステータス値を示します。 セットアップ検出器は CLK± エッジの前の SYSREF± 信号ステ ータスを返し、ホールド検出器は CLK± エッジの後の SYSREF 信号ステータスを返します。レジスタ 0x128 は SYSREF±のステ ータスを格納し、SYSREF± 信号が ADC により取り込まれるとユ ーザーに報告します。 0xF 0xE 0xD 0xC 0xB 0xA 0x9 REG 0x128[3:0] 0x8 0x7 0x6 0x5 0x4 0x3 0x2 0x1 0x0 CLK± INPUT VALID SYSREF± INPUT FLIP-FLOP HOLD (MIN) FLIP-FLOP HOLD (MIN) 図 112.SYSREF±セットアップ検出器 Rev. 0 － 58/77 － 12834-112 FLIP-FLOP SETUP (MIN) AD9690 データシート REG 0x128[7:4] 0xF 0xE 0xD 0xC 0xB 0xA 0x9 0x8 0x7 0x6 0x5 0x4 0x3 0x2 0x1 0x0 CLK± INPUT SYSREF± INPUT FLIP-FLOP SETUP (MIN) FLIP-FLOP HOLD (MIN) FLIP-FLOP HOLD (MIN) 12834-113 VALID 図 113.SYSREF± ホールド検出器 表 28 に、レジスタ 0x128 の値の説明と解釈方法を示します。 表 28.SYSREF±セットアップ／ホールド・モニタ、レジスタ 0x128 Register 0x128[7:4] Hold Status Register 0x128[3:0] Setup Status Description 0x0 0x0 to 0x8 0x8 0x8 0x9 to 0xF 0x0 0x0 to 0x7 0x8 0x9 to 0xF 0x0 0x0 0x0 Possible setup error. The smaller this number, the smaller the setup margin. No setup or hold error (best hold margin). No setup or hold error (best setup and hold margin). No setup or hold error (best setup margin). Possible hold error. The larger this number, the smaller the hold margin. Possible setup or hold error. Rev. 0 － 59/77 － AD9690 データシート テスト・モード ADC テスト・モード AD9690 には、システム・レベルでの実装を支援する様々なテ スト・オプションがあります。 AD9690 は、レジスタ 0x550 か ら使用できる ADC テスト・モードを持っています。これらの テスト・モードを表 29 に示します。出力テスト・モードをイネ ーブルすると、ADC のアナログ・セクションがデジタル・バッ クエンド・ブロックから切り離され、テスト・パターンが出力フ ォーマッティング・ブロックを通して実行されます。テスト・パ ターンのいくつかは出力フォーマッティングが行われますが、 行われないものもあります。レジスタ 0x550 のビット 4 または ビット 5 をセットすることにより、PN シーケンス・テストの PN ジェネレータをリセットすることができます。これらのテス トはアナログ信号の有無によらず(有りの場合でも、アナログ信 号は無視されます)実行することができますが、エンコード・ク ロックは必要です。詳細については、アプリケーション・ノー トAN-877、「SPIを使った高速ADCへのインターフェース」を参 照してください。 表 29.ADC テスト・モード 1 Output Test Mode Bit Sequence Pattern Name Expression 0000 0001 0010 0011 0100 0101 0110 0111 1000 Off (default) Midscale short +Full-scale short −Full-scale short Checkerboard PN sequence long PN sequence short One-/zero-word toggle User input N/A 00 0000 0000 0000 01 1111 1111 1111 10 0000 0000 0000 10 1010 1010 1010 X23 + X18 + 1 X9 + X5 + 1 11 1111 1111 1111 Register 0x551 to Register 0x558 N/A N/A N/A N/A N/A 0x3AFF 0x0092 N/A N/A 1111 Ramp Output (X) % 214 N/A 1 Default/ Seed Value N/A は該当なし。 Rev. 0 － 60/77 － Sample (N, N + 1, N + 2, …) N/A N/A N/A N/A 0x1555, 0x2AAA, 0x1555, 0x2AAA, 0x1555 0x3FD7, 0x0002, 0x26E0, 0x0A3D, 0x1CA6 0x125B, 0x3C9A, 0x2660, 0x0c65, 0x0697 0x0000, 0x3FFF, 0x0000, 0x3FFF, 0x0000 User Pat 1[15:2], User Pat 2[15:2], User Pat 3[15:2], User Pat 4[15:2], User Pat 1[15:2] … for repeat mode User Pat 1[15:2], User Pat 2[15:2], User Pat 3[15:2], User Pat 4[15:2], 0x0000 … for single mode (X) % 214, (X +1) % 214, (X +2) % 214, (X +3) % 214 AD9690 データシート JESD204B ブロック・テスト・モード ADC パ イ プ ラ イ ン ・ テ ス ト ・ モ ー ド の 他 に 、 AD9690 は JESD204B ブロック内に柔軟なテスト・モードを持っています。 これらのテスト・モードの設定は、レジスタ 0x573 とレジスタ 0x574 に記載してあります。これらのテスト・パターンは、出 力データ経路上の種々のポイントで挿入することができます。こ れらのテスト・パターン挿入ポイントを図 98 に示します。表 30 に、JESD204B ブロックで使用できる種々のテスト・モード を示します。AD9690 では、テスト・モード (レジスタ 0x573 ≠ 0x00)から通常モード (レジスタ 0x573 = 0x00)への遷移で SPI ソ フト・リセットが必要です。これは、レジスタ 0x00(セルフ・ク リア)へ 0x81 を書込むことにより実行されます。 トランスポート層サンプル・テスト・モード トランスポート層サンプルは、JEDEC JESD204B 仕様のセクショ ン 5.1.6.3 に従い AD9690 に組み込まれています。これらのテス トをレジスタ 0x571[5]に示します。テスト・パターンは、ADC からの未加工サンプルと同じです。 インターフェース・テスト・モード インターフェース・テスト・モードはレジスタ 0x573 のビット [3:0]で規定します。これらのテスト・モードは表 30 でも説明し ています。インターフェース・テストはデータ経路上ののポイン トに挿入することができます。テスト挿入ポイントの詳細につ いては、図 98 を参照してください。レジスタ 0x573 のビット [5:4]に、これらのテストの挿入ポイントを示します。 表 31、表 32、表 33 に、JESD サンプル 入力に挿入されたとき の幾つかのテスト・モードの例、PHY 10 ビット入力、スクラン ブラ 8 ビット入力を示します。表内の UP は、レジスタ・マッ プからのユーザー・パターン・コントロール・ビットを表しま す。 表 30.JESD204B インターフェース・テスト・モード Output Test Mode Bit Sequence Pattern Name Expression Default 0000 0001 0010 0011 0100 0101 0110 0111 1000 1110 1111 Off (default) Alternating checker board 1/0 word toggle 31-bit PN sequence 23-bit PN sequence 15-bit PN sequence 9-bit PN sequence 7-bit PN sequence Ramp output Continuous/repeat user test Single user test Not applicable 0x5555, 0xAAAA, 0x5555, … 0x0000, 0xFFFF, 0x0000, … X31 + X28 + 1 X23 + X18 + 1 X15 + X14 + 1 X9 + X5 + 1 X7 + X6 + 1 (X) % 216 Register 0x551 to Register 0x558 Register 0x551 to Register 0x558 Not applicable Not applicable Not applicable 0x0003AFFF 0x003AFF 0x03AF 0x092 0x07 Ramp size depends on test injection point User Pat 1 to User Pat 4, then repeat User Pat 1 to User Pat 4, then zeroes 表 31.JESD204B サンプル入力、M=1、S=2、N'=16 (レジスタ 0x573[5:4]='b00) Frame Number Converter Number Sample Number Alternating Checkerboard 1/0 Word Toggle Ramp PN9 PN23 User Repeat User Single 0 0 1 1 2 2 3 3 4 4 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 0x5555 0x5555 0xAAAA 0xAAAA 0x5555 0x5555 0xAAAA 0xAAAA 0x5555 0x5555 0x0000 0x0000 0xFFFF 0xFFFF 0x0000 0x0000 0xFFFF 0xFFFF 0x0000 0x0000 (X) % 216 (X) % 216 (X +1) % 216 (X +1) % 216 (X +2) % 216 (X +2) % 216 (X +3) % 216 (X +3) % 216 (X +4) % 216 (X +4) % 216 0x496F 0x496F 0xC9A9 0xC9A9 0x980C 0x980C 0x651A 0x651A 0x5FD1 0x5FD1 0xFF5C 0xFF5C 0x0029 0x0029 0xB80A 0xB80A 0x3D72 0x3D72 0x9B26 0x9B26 UP1[15:0] UP1[15:0] UP2[15:0] UP2[15:0] UP3[15:0] UP3[15:0] UP4[15:0] UP4[15:0] UP1[15:0] UP1[15:0] UP1[15:0] UP1[15:0] UP2[15:0] UP2[15:0] UP3[15:0] UP3[15:0] UP4[15:0] UP4[15:0] 0x0000 0x0000 Rev. 0 － 61/77 － AD9690 データシート 表 32.物理層 10 ビット入力 (レジスタ 0x573[5:4]='b01) 10-Bit Symbol Number Alternating Checkerboard 1/0 Word Toggle Ramp PN9 PN23 User Repeat User Single 0 1 2 3 4 5 6 7 8 9 10 11 0x155 0x2AA 0x155 0x2AA 0x155 0x2AA 0x155 0x2AA 0x155 0x2AA 0x155 0x2AA 0x000 0x3FF 0x000 0x3FF 0x000 0x3FF 0x000 0x3FF 0x000 0x3FF 0x000 0x3FF (X) % 210 (X + 1) % 210 (X + 2) % 210 (X + 3) % 210 (X + 4) % 210 (X + 5) % 210 (X + 6) % 210 (X + 7) % 210 (X + 8) % 210 (X + 9) % 210 (X + 10) % 210 (X + 11) % 210 0x125 0x2FC 0x26A 0x198 0x031 0x251 0x297 0x3D1 0x18E 0x2CB 0x0F1 0x3DD 0x3FD 0x1C0 0x00A 0x1B8 0x028 0x3D7 0x0A6 0x326 0x10F 0x3FD 0x31E 0x008 UP1[15:6] UP2[15:6] UP3[15:6] UP4[15:6] UP1[15:6] UP2[15:6] UP3[15:6] UP4[15:6] UP1[15:6] UP2[15:6] UP3[15:6] UP4[15:6] UP1[15:6] UP2[15:6] UP3[15:6] UP4[15:6] 0x000 0x000 0x000 0x000 0x000 0x000 0x000 0x000 表 33.スクランブラ 8 ビット入力 (レジスタ 0x573[5:4]='b10) 8-Bit Octet Number Alternating Checkerboard 1/0 Word Toggle Ramp PN9 PN23 User Repeat User Single 0 1 2 3 4 5 6 7 8 9 10 11 0x55 0xAA 0x55 0xAA 0x55 0xAA 0x55 0xAA 0x55 0xAA 0x55 0xAA 0x00 0xFF 0x00 0xFF 0x00 0xFF 0x00 0xFF 0x00 0xFF 0x00 0xFF (X) % 28 (X + 1) % 28 (X + 2) % 28 (X + 3) % 28 (X + 4) % 28 (X + 5) % 28 (X + 6) % 28 (X + 7) % 28 (X + 8) % 28 (X + 9) % 28 (X + 10) % 28 (X + 11) % 28 0x49 0x6F 0xC9 0xA9 0x98 0x0C 0x65 0x1A 0x5F 0xD1 0x63 0xAC 0xFF 0x5C 0x00 0x29 0xB8 0x0A 0x3D 0x72 0x9B 0x26 0x43 0xFF UP1[15:9] UP2[15:9] UP3[15:9] UP4[15:9] UP1[15:9] UP2[15:9] UP3[15:9] UP4[15:9] UP1[15:9] UP2[15:9] UP3[15:9] UP4[15:9] UP1[15:9] UP2[15:9] UP3[15:9] UP4[15:9] 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 データ・リンク 層テスト・モード データ・リンク層テスト・モードは、JEDEC JESD204B 仕様のセ クション 5.3.3.8.2 に従い AD9690 に組み込まれています。これ らのテストをレジスタ 0x574 のビット[2:0]に示します。このポ Rev. 0 イントで挿入されるテスト・パターンは、データ・リンク層の 機能確認に便利です。データ・リンク層テスト・モードをイネ ー ブ ル す る 場 合 、 レ ジ ス タ 0x572 へ 0xC0 を 書 込 ん で 、 SYNCINB±をディスエーブルしてください。 － 62/77 － AD9690 データシート シリアル・ポート・インターフェース AD9690 の SPI（Sereial Port Interface）を使うと、ADC 内部の構造 化されたレジスタ・スペースを介してコンバータの特定の機能、 または動作を設定することができます。SPI を使うと、アプリケ ーションに応じて、柔軟な対応性とカスタマイズ性が向上しま す。シリアル・ポートを介してアドレスがアクセスされ、ポー トを介して内容を読み書きすることができます。メモリは、バ イト単位で構成されており、さらにフィールドに分割できます。 これらのフィールドは、メモリ・マップのセクションに記載し ます。動作の詳細については、Serial Control Interface Standard (Rev. 1.0)を参照してください。 SPI の使い方 AD9690 ADC の SPI は、SCLK ピン、SDIO ピン、CSB ピンの 3 本のピンにより定義されます(表 34 参照)。SCLK (シリアル・ク ロック)ピンは、ADC に対する読出し／書込みデータの同期に 使用されます。SDIO (シリアル・データ入力／出力)ピンは 2 つ の機能で共用されるピンであり、内部 ADC メモリ・マップ・レ ジスタに対するデータの送受信に使われます。CSB (チップ・セ レクト・バー)はアクティブ・ローのコントロール信号であり、 読出しサイクルと書込みサイクルをイネーブル／ディスエーブ ルします。 Function SCLK Serial clock. The serial shift clock input, which is used to synchronize serial interface, reads, and writes. Serial data input/output. A dual-purpose pin that typically serves as an input or an output, depending on the instruction being sent and the relative position in the timing frame. Chip select bar. An active low control that gates the read and write cycles. SDIO CSB CSB の立下がりエッジと SCLK の立上がりエッジの組み合わせ により、フレームの開始が示されます。シリアル・タイミング の例とその定義を図 4 と表 5 に示します。 CSB を使用するその他のモードもあります。CSB はロー・レベ ルに固定することができ、これによりデバイスが常時イネーブ ルされます。これはストリーミングと呼ばれます。CSB をデー タ・バイト間でハイ・レベルに保持して外部タイミングを引き 延ばすことができます。CSB をハイ・レベルに固定すると、SPI 機能はハイ・インピーダンス・モードになります。このモード ではすべての SPI ピンはほかの機能に使うことができます。 すべてのデータは 8 ビット／ワードで構成されます。シリアル・ データの各バイトの先頭ビットは、読出しコマンドまたは書込 みコマンドのいずれが発行されたかを表示します。これにより SDIO ピンの方向が入力から出力へ変化することができるように なります。 コマンド・フェーズでは、ワード長の他に、シリアル・フレー ムが読出し動作または書込み動作のいずれであるかを指定しま す。これにより、シリアル・ポートをチップへの書込みまたは 内蔵メモリ値の読出しに使うことができます。命令がリードバ ック動作の場合、リードバックを実行すると、SDIO ピンの方向 がシリアル・フレーム内の該当するポイントで入力から出力へ Rev. 0 データは、MSB ファースト・モードまたは LSB ファースト・モ ードで送信することができます。MSB ファーストはパワーアッ プ時のデフォルトであり、SPI ポート設定レジスタを使って変 えることができます。この機能およびその他の機能の詳細につ いては、Serial Control Interface Standard (Rev. 1.0)を参照してくだ さい。 ハードウェア・インターフェース 表 34 に示すピンにより、ユーザー書込みデバイス（マスター 側）と AD9690（スレーブ側）のシリアル・ポートとの間の物 理インターフェースが構成されています。SCLK ピンと CSB ピ ンは、SPI インターフェースを使用するときは、AD9690 にとっ て入力として機能します。SDIO ピンは双方向で、書込みフェー ズでは入力として、リードバック時は出力として、それぞれ機 能します。 SPI インターフェースは、FPGA またはマイクロコントローラか ら制御できるように十分な柔軟性を持っています。SPI 設定の 一方法は、AN-812 アプリケーション・ノート「MicrocontrollerBased Serial Port Interface (SPI) Boot Circuit」に記載してあります。 コンバータのフル・ダイナミック性能が必要な時間内では、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB 信号、SDIO 信号は、一般に ADC クロックに 非同期であるため、これらの信号からのノイズがコンバータ性 能を低下させることがあります。内蔵 SPI バスを他のデバイス に対して使う場合には、このバスと AD9690 との間にバッファ を設けて、クリティカルなサンプリング区間にコンバータ入力 でこれらの信号が変化することを防止することが必要になりま す。 表 34.シリアル・ポート・インターフェース・ピン Pin 変わります。 SPI からアクセス可能な機能 表 35 に、SPI からアクセスできる一般的な機能の簡単な説明を 示 し ま す 。 これらの機能については、 Serial Control Interface Standard (Rev. 1.0)を参照してください。AD9690 デバイスに固有 な機能はメモリ・マップのセクションで説明します。 表 35.SPI を使ってアクセスできる機能 Feature Name Mode Clock DDC Test Input/Output Output Mode SERDES Output Setup － 63/77 － Description Allows the user to set either power-down mode or standby mode. Allows the user to access the clock divider via the SPI. Allows the user to set up decimation filters for different applications. Allows the user to set test modes to have known data on output bits. Allows the user to set up outputs. Allows the user to vary SERDES settings such as swing and emphasis. AD9690 データシート メモリ・マップ ス・ロケーションに対しては書込みを行わないでください。 メモリ・マップ・レジスタ・テーブルの読出し メモリ・マップ・レジスタ・テーブル内の各行には 8 ビットの ロケーションがあります。メモリ・マップは、アナログ・デバ イセズ SPI レジスタ (レジスタ 0x000～レジスタ 0x00D)、アナロ グ入力バッファ・コントロール・レジスタ、ADC 機能レジスタ、 DDC 機能レジスタ 、デジタル出力およびテスト・モード・レジ スタ の 4 つのセクションに分割されます。 表 36 (メモリ・マップ・レジスタ・テーブルのセクション参照) には、各 16 進アドレスに対するデフォルトの 16 進値が記載して あります。ビット 7 (MSB)の列が、デフォルト 16 進値の先頭ビ ットになります。例えば、アドレス 0x561 の出力モード・レジ スタは、16 進デフォルト値 0x01 を持ちます。これはビット 0 = 1 であり、残りのビットは 0 であることを意味します。この設 定値は、デフォルトの出力フォーマット値で 2 の補数です。こ の機能およびその他の機能の詳細については、表 36 を参照して ください。 未使用ロケーション 表 36 に記載されていないすべてのアドレスとビット・ロケーシ ョンは、このデバイスではサポートされていません。デフォル ト値が別に設定されていない限り、有効アドレス・ロケーション の未使用ビットには 0 を書込んでください。アドレス・ロケー ションの一部が未使用の場合にのみ、これらのロケーションへ の書込みが必要です(例えばアドレス 0x561)。アドレス・ロケー ション全体が未使用の場合(例えばアドレス 0x13)、このアドレ Rev. 0 デフォルト値 AD9690 のリセット後、動作への影響がクリティカルなレジス タにはデフォルト値がロードされます。レジスタのデフォルト 値は、メモリ・マップ・レジスタ・テーブル(表 36)に記載して あります。 ロジック・レベル ロジック・レベルは次のように定義します。 「ビットをセットする」は、「ビットをロジック 1 に設定す る」または「ビットにロジック 1 を書込む」と同じ意味で す。 「ビットをクリアする」は、「ビットをロジック 0 に設定す る」または「ビットにロジック 0 を書込む」と同じ意味で す。 X は don’t care ビット。１でも０でも影響がないことを表し ます。 SPI のソフト・リセット レジスタ 0x000 に 0x81 を書込んでソフト・リセットを発行した 後、AD9690 は定常動作に戻るのに 5 ms を要します。アプリケ ーションのセットアップ用に AD9690 を設定するときは、ソフ ト・リセットのアサートからデバイス・セットアップの開始ま での間に十分な遅延（5mS 以上）をファームウェアに設定する ように注意してください。 － 64/77 － AD9690 データシート メモリ・マップ・レジスタ・テーブル 表 36 に記載されていないすべてのアドレス・ロケーションは、このデバイスでは現在サポートされていないため、書込みを行わないで ください。 表 36.メモリ・マップ・レジスタ Reg Addr (Hex) Register Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 (LSB) Default Notes Analog Devices SPI Registers 0x000 INTERFACE _ CONFIG_A Soft reset (self clearing) LSB first 0= MSB 1 = LSB Address ascension 0 0 Address ascension LSB first 0 = MSB 1 = LSB Soft reset (self clearing) 0x00 0x001 INTERFACE _ CONFIG_B Single instruction 0 0 0 0 0 Datapath soft reset (self clearing) 0 0x00 0x002 DEVICE_ CONFIG 0 0 0 0 0 0 0x003 CHIP_TYPE 0x004 CHIP_ID (low byte) 1 1 0 0 0 1 0 0x005 CHIP_ID (high byte) 0 0 0 0 0 0 0x006 CHIP_ GRADE X 0x008 Device index 0 0 0 0 0x00A Scratch pad 0 0 0 0 00 = normal operation 10 = standby 11 = power-down 011 = high speed ADC 1010 = 1000 MSPS 0101 = 500 MSPS 0x00 0x03 Read only 1 0xD6 Read only 0 0 0x00 Read only X X X 0 0 0 1 0x01 0 0 0 0 0x00 Read only Reserved 0x00B SPI revision 0 0 0 0 0 0 0 1 0x01 0x00C Vendor ID (low byte) 0 1 0 1 0 1 1 0 0x56 Read only 0x00D Vendor ID (high byte) 0 0 0 0 0 1 0 0 0x04 Read only 0 0 0 0 0 0 Input disable 0 = normal operation 1 = input disabled 0x00 Analog Input Buffer Control Registers 0x015 Analog input 0x016 Input termination 0x934 Input capacitance 0 0x018 Buffer Control 1 0000 = 1.0× buffer current 0001 = 1.5× buffer current 0010 = 2.0× buffer current (default for AD9690-500) 0011 = 2.5× buffer current 0100 = 3.0× buffer current (default for AD9690-1000) 0101 = 3.5× buffer current … 1111 = 8.5× buffer current 0x019 Buffer Control 2 0100 = setting 1 0101 = setting 2 (default for AD9690-1000) 0110 = setting 3 (default for AD9690-500) 0111 = setting 4 Rev. 0 0 Analog input differential termination 0000 = 400 Ω (default) 0001 = 200 Ω 0010 = 100 Ω 0110 = 50 Ω 0 1110 = AD9690-1000 1100 = AD9690-500 0 0x1F 0x1F = 3 pF to GND (default) 0x00 = 1.5 pF to GND 0100 = AD9690-1000 0010 = AD9690-500 0 － 65/77 － 0 0 0x44 for AD9690 -1000; 0x22 for AD9690 -500 0 0x50 for AD9690 -1000; 0x60 for AD9690 -500 AD9690 データシート Reg Addr (Hex) Register Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 0x01A Buffer Control 3 0 0 0 0 0x11A Buffer Control 4 0 0 High frequency setting 0 = OFF (default) 1 = ON 0 0 0 0 0 0x935 Buffer Control 5 0 0 0 0 0 Low Frequency Operation 0 = off 1 = on (default) 0 0 0x025 Input fullscale range 0 0 0 0 0x030 Input fullscale control 0 0 0 Bit 3 Bit 2 Bit 1 Bit 0 (LSB) 1000 = setting 1 1001 = setting 2 (default for AD9690-1000) 1010 = setting 3 (default for AD9690-500) 0 0 Notes 0x09 for AD9690 -1000; 0x0A for AD9690 -500 0x0A for AD9690 -1000; 0x0C for AD9690 -500 Full-scale adjust 0000 = 1.94 V 1000 = 1.46 V 1001 = 1.58 V 1010 = 1.70 V (default for AD9690-1000) 1011 = 1.82 V 1100 = 2.06 V (default for AD9690-500) Full-scale control See Table 10 for recommended settings for different frequency bands; default values: AD9690-1000 = 110 AD9690-500 = 001 AD9690-500 = 110 (for <1.82 V) Default V p-p differential; use in conjunction with Reg. 0x030 Used in conjunction with Reg. 0x025 ADC Function Registers 0x024 V_1P0 control 0 0 0 0 0 0 0 1.0 V reference select 0= internal 1= external 0x00 0x028 Temperature diode 0 0 0 0 0 0 0 Diode selection 0= no diode selected 1= temperature diode selected 0x00 Used in conjunction with Reg. 0x040 0x03F PDWN/ STBY pin control 0= PDWN/ STBY enabled 1= disabled 0 0 0 0 0x00 Used in conjunction with Reg. 0x040 0x040 Chip pin control PDWN/STBY function 00 = power down 01 = standby 10 = disabled Clock divider 0 0x10B Rev. 0 0 0 111 = Reserved 0 0 0 － 66/77 － 0 0 Fast Detect (FD) 000 = Fast Detect output 001 = JESD204B LMFC output 010 = JESD204B internal SYNC~ output 011 = temperature diode 111 = disabled 0x3F 000 = divide by −1 001 = divide by 2 011 = divide by 4 111 = divide by 8 0x00 AD9690 データシート Reg Addr (Hex) Register Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 0x10C Clock divider phase 0 0 0 0 0x10D Clock divider and SYSREF control Clock divider auto phase adjust 0 = disabled 1 = enabled 0 0 0 0x117 Clock delay control 0 0 0 0 0x118 Clock fine delay 0x11C Clock status 0 0 0 0 0 0x120 SYSREF± Control 1 0 SYSRE F± flag reset 0= normal operation 1 = flags held in reset 0 SYSREF± transition select 0 = low to high 1 = high to low CLK± edge select 0 = rising 1 = falling 0x121 SYSREF± Control 2 0 0 0 0 0x123 SYSREF± timestamp delay control 0x128 SYSREF± Status 1 Rev. 0 Bit 3 Bit 2 Bit 1 Bit 0 (LSB) Independently controls ADC clock divider phase offset 0000 = 0 input clock cycles delayed 0001 = ½ input clock cycles delayed 0010 = 1 input clock cycles delayed 0011 = 1½ input clock cycles delayed 0100 = 2 input clock cycles delayed 0101 = 2½ input clock cycles delayed … 1111 = 7½ input clock cycles delayed Clock divider negative skew window 00 = no negative skew 01 = 1 device clock of negative skew 10 = 2 device clocks of negative skew 11 = 3 device clocks of negative skew 0 0 Clock divider positive skew window 00 = no positive skew 01 = 1 device clock of positive skew 10 = 2 device clocks of positive skew 11 = 3 device clocks of positive skew 0 Clock fine delay adjust enable 0 = disabled 1 = enabled Clock fine delay adjust[7:0], twos complement coded control to adjust the fine sample clock skew in ~1.7 ps steps ≤ −88 = −151.7 ps skew −87 = −150 ps skew … 0 = 0 ps skew … ≥ +87 = +150 ps skew 0 0 SYSREF± mode select 00 = disabled 01 = continuous 10 = N shot Clock divider must be >1 0x00 Enabling the clock fine delay adjust causes a datapath reset 0x00 Used in conjunction with Reg. 0x0117 0 0x00 SYSREF± setup status, Register 0x128[3:0], refer to Table 28 － 67/77 － 0x00 Read only SYSREF± timestamp delay, Bits[6:0] 0x00 = no delay 0x01 = 1 clock delay … 0x7F = 127 clocks delay Notes 0x00 0 = no input clock detected 1 = input clock detected SYSREF N-shot ignore counter select 0000 = next SYSREF± only 0001 = ignore the first SYSREF± transitions 0010 = ignore the first two SYSREF± transitions … 1111 = ignore the first 16 SYSREF± transitions SYSREF± hold status, Register 0x128[7:4], refer to Table 28 Default 0x00 0x00 Read only Mode select (Reg 0x120, Bits [2:1]) must be N-shot Ignored when Reg. 0x01FF = 0x00 AD9690 データシート Reg Addr (Hex) Register Name Bit 7 (MSB) Bit 6 0 0 Bit 5 Bit 4 0 Bit 2 Bit 1 Bit 0 (LSB) Default 0x129 SYSREF± and clock divider status 0x12A SYSREF± counter 0x1FF Chip sync mode 0x200 Chip application mode 0 0 Chip Q ignore 0= normal (I/Q) 1 = ignore (I – only) 0 0 0x201 Chip decimation ratio 0 0 0 0 0 0x228 Customer offset 0x245 Fast detect (FD) control 0x247 FD upper threshold LSB 0x248 FD upper threshold MSB 0x249 FD lower threshold LSB 0x24A FD lower threshold MSB 0x24B FD dwell time LSB Fast detect dwell time, Bits[7:0] 0x00 0x24C FD dwell time MSB Fast detect dwell time, Bits[15:8] 0x00 0x26F Signal monitor synchronization control 0 0 0 0 0 0 0x270 Signal monitor control 0 0 0 0 0 0 Rev. 0 0 Bit 3 Clock divider phase when SYSREF± was captured 0000 = in-phase 0001 = SYSREF± is ½ cycle delayed from clock 0010 = SYSREF± is 1 cycle delayed from clock 0011 = 1½ input clock cycles delayed 0100 = 2 input clock cycles delayed 0101 = 2½ input clock cycles delayed … 1111 = 7½ input clock cycles delayed SYSREF counter, Bits[7:0] increments when a SYSREF± is captured 0 Read only Synchronization mode 00 = normal 01 = timestamp 0x00 Chip operating mode 00 = full bandwidth mode 01 = DDC 0 on 10 = DDC 0 and DDC 1 on 0x00 Chip decimation ratio select 000 = full sample rate (decimate = 1) 001 = decimate by 2 010 = decimate by 4 011 = decimate by 8 100 = decimate by 16 Offset adjust in LSBs from +127 to −128 (twos complement format) 0 0 0 0 Force FD pin; 0 = normal function; 1 = force to value Force value of FD pin if force pins is true, this value is output on FD pin 0 0 0 Enable fast detect output 0 Fast detect upper threshold, Bits[12:8] 0 0x00 0x00 Fast detect lower threshold, Bits[12:8] － 68/77 － 0x00 0x00 Fast detect lower threshold, Bits[7:0] 0 0x00 0x00 Fast detect upper threshold, Bits[7:0] 0 Notes Read only 0x00 Synchronization mode 00 = disabled 01 = continuous 11 = one shot Peak detector 0= disabled 1= enabled 0 0x00 0x00 Refer to the Signal Monitor section AD9690 データシート Reg Addr (Hex) Register Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 0 (LSB) Bit 1 Default Notes 0x271 Signal Monitor Period Register 0 Signal monitor period, Bits[7:0] 0x80 In decimated output clock cycles 0x272 Signal Monitor Period Register 1 Signal monitor period, Bits[15:8] 0x00 In decimated output clock cycles 0x273 Signal Monitor Period Register 2 Signal monitor period, Bits[23:16] 0x274 Signal monitor result control 0x275 Signal Monitor Result Register 0 Signal monitor result, Bits[7:0] When Register 0x0274[0] = 1, result bits [19:7] = peak detector absolute value [12:0]; result bits [6:0] = 0 Read only Updated based on Reg. 0x274[4] 0x276 Signal Monitor Result Register 1 Signal monitor result, Bits[15:8] Read only Updated based on Reg. 0x274[4] 0x277 Signal Monitor Result Register 1 0 Read only Updated based on Reg. 0x274[4] 0x278 Signal monitor period counter result Read only Updated based on Reg. 0x274[4] 0x279 Signal monitor SPORT over JESD204B control 0 0 0 0 0 0 0x27A SPORT over JESD204B input selection 0 0 0 0 0 0 0 0 0 0 0 Result update 1 = update results (self clear) 0 0 0 0x00 0 Result selection 0= reserved 1 = peak detector Signal monitor result, Bits[19:16] Period count result, Bits[7:0] 00 = reserved 11 = enable Peak detector 0= disabled 1 = enabled 0 DDC Function Registers (See the Digital Downconverter (DDC) Section) 0x300 Rev. 0 DDC synch control 0 0 0 DDC NCO soft reset 0 = normal operation 1 = reset 0 － 69/77 － 0 Synchronization mode (triggered by SYSREF±) 00 = disabled 01 = continuous 11 = 1-shot In decimated output clock cycles 0x01 0x00 0x00 AD9690 データシート Reg Addr (Hex) Register Name Bit 7 (MSB) 0x310 DDC 0 control Mixer select 0 = real mixer 1= complex mixer Gain select 0 = 0 dB gain 1 = 6 dB gain 0x311 DDC 0 input selection 0 0 0x314 DDC 0 frequency LSB 0x315 DDC0 frequency MSB 0x320 DDC 0 phase LSB 0x321 DDC 0 phase MSB X X X X 0x327 DDC 0 output test mode selection 0 0 0 0 0x330 DDC 1 control Mixer select 0 = real mixer 1= complex mixer Gain select 0 = 0 dB gain 1 = 6 dB gain 0x331 DDC 1 input selection 0 0 0x334 DDC 1 frequency LSB 0x335 DDC 1 frequency MSB 0x340 DDC 1 phase LSB 0x341 DDC 1 phase MSB Rev. 0 Bit 6 Bit 5 Bit 4 IF (intermediate frequency) mode 00 = variable IF mode (mixers and NCO enabled) 01 = 0 Hz IF mode (mixer bypassed, NCO disabled) 10 = fADC/4 Hz IF mode (fADC/4 down-mixing mode) 11 = test mode (mixer inputs forced to +FS, NCO enabled) 0 0 Bit 0 (LSB) Bit 3 Bit 2 Bit 1 Complex to real enable 0= disabled 1= enabled 0 Decimation rate select (complex—real disabled) 11 = decimate by 2 00 = decimate by 4 01 = decimate by 8 10 = decimate by 16 (complex—real enabled) 11 = decimate by 1 00 = decimate by 2 01 = decimate by 4 10 = decimate by 8 0x00 0 0 0 0x00 0 X X X DDC 0 NCO frequency value, Bits[11:8] twos complement DDC 0 NCO phase value, Bits[11:8] twos complement X X 0x00 0 0 IF (intermediate frequency) mode 00 = variable IF mode (mixers and NCO enabled) 01 = 0 Hz IF mode(mixer bypassed, NCO disabled) 10 = fADC/4 Hz IF mode (fADC/4 downmixing mode) 11 = test mode (mixer inputs forced to +FS, NCO enabled) Complex to real enable 0= disabled 1= enabled 0 Decimation rate select (complex—real disabled) 11 = decimate by 2 00 = decimate by 4 01 = decimate by 8 10 = decimate by 16 (complex—real enabled) 11 = decimate by 1 00 = decimate by 2 01 = decimate by 4 10 = decimate by 8 0x00 0 0 0 0 0x00 I output test mode enable 0= disabled 1= enabled 0 X X DDC 1 NCO frequency value, Bits[11:8] twos complement DDC 1 NCO phase value, Bits[7:0] twos complement X 0x00 0 DDC 1 NCO frequency value, Bits[7:0] twos complement X X X DDC 1 NCO phase value, Bits[11:8] twos complement － 70/77 － Refer to the DDC section 0x00 DDC 0 NCO phase value, Bits[7:0] twos complement 0 Notes 0x00 DDC 0 NCO frequency value, Bits[7:0] twos complement X Default 0x00 0x00 0x00 0x00 0x00 Refer to the DDC section Refer to the DDC section AD9690 データシート Reg Addr (Hex) 0x347 Register Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 DDC 1 output test mode selection 0 0 0 0 0 0 0 Bit 0 (LSB) I output test mode enable 0= disabled 1= enabled Default Notes 0x00 Refer to the DDC section Digital Outputs and Test Modes 0x550 ADC test modes User pattern selection 0 = continuous repeat 1 = single pattern 0 Reset PN long gen 0 = long PN enable 1 = long PN reset Reset PN short gen 0 = short PN enable 1 = short PN reset Test mode selection 0000 = off, normal operation 0001 = midscale short 0010 = positive full-scale 0011 = negative full-scale 0100 = alternating checker board 0101 = PN sequence, long 0110 = PN sequence, short 0111 = 1/0 word toggle 1000 = the user pattern test mode (used with Register 0x0550, Bit 7 and user pattern 1, 2, 3, 4 registers) 1111 = ramp output 0x00 0x551 User Pattern 1 LSB 0 0 0 0 0 0 0 0 0x00 Used with Reg. 0x550 and Reg. 0x573 0x552 User Pattern 1 MSB 0 0 0 0 0 0 0 0 0x00 Used with Reg. 0x550 and Reg. 0x573 0x553 User Pattern 2 LSB 0 0 0 0 0 0 0 0 0x00 Used with Reg. 0x550 and Reg. 0x573 0x554 User Pattern 2 MSB 0 0 0 0 0 0 0 0 0x00 Used with Reg. 0x550 and Reg. 0x573 0x555 User Pattern 3 LSB 0 0 0 0 0 0 0 0 0x00 Used with Reg. 0x550 and Reg. 0x573 0x556 User Pattern 3 MSB 0 0 0 0 0 0 0 0 0x00 Used with Reg. 0x550 and Reg. 0x573 0x557 User Pattern 4 LSB 0 0 0 0 0 0 0 0 0x00 Used with Reg. 0x550 and Reg. 0x573 0x558 User Pattern 4 MSB 0 0 0 0 0 0 0 0 0x00 Used with Reg. 0x550 and Reg. 0x573 0x559 Output Mode Control 1 0 Converter control Bit 1 selection 000 = tie low (1’b0) 001 = overrange bit 011 = fast detect (FD) bit 101 = SYSREF± Only used when CS (Register 0x58F) = 2 or 3 Rev. 0 0 － 71/77 － Converter control Bit 0 selection 000 = tie low (1’b0) 001 = overrange bit 011 = fast detect (FD) bit 101 = SYSREF± Only used when CS (Register 0x58F) = 3 0x00 AD9690 データシート Reg Addr (Hex) Register Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 0x55A Output Mode Control 2 0 0 0 0 0 0x561 Output mode 0 0 0 0 0 0x562 Output overrange (OR) clear 0 0 0 0 Virtual Converter 3 OR 0 = OR bit enabled 1 = OR bit cleared Virtual Converter 2 OR 0 = OR bit enabled 1 = OR bit cleared Virtual Converter 1 OR 0 = OR bit enabled 1 = OR bit cleared Virtual Converter 0 OR 0 = OR bit enabled 1 = OR bit cleared 0x00 0x563 Output OR status 0 0 0 0 Virtual Converter 3 OR 0 = no OR 1 = OR occurred Virtual Converter 2 OR 0 = no OR 1 = OR occurred Virtual Converter 1 OR 0 = no OR 1 = OR occurred Virtual Converter 0 OR 0 = no OR 1 = OR occurred 0x00 0x56E JESD204B lane rate control 0 0 0 0x56F JESD204B PLL lock status PLL lock 0 = not locked 1 = locked 0 0 0x570 JESD204B quick configuration 0x571 JESD204B Link Mode Control 1 0x572 Rev. 0 JESD204B Link Mode Control 2 0 = serial lane rate ≥6.25 Gbps and ≤12.5 Gbps 1 = serial lane rate must be ≥ 3.125 Gbps and ≤6.25 Gbps 0 Bit 2 Bit 1 Bit 0 (LSB) Converter control Bit 2 selection 000 = tie low (1’b0) 001 = overrange bit 011 = fast detect (FD) bit 101 = SYSREF Used when CS (Register 0x58F) = 1, 2, or 3 Sample invert 0 = normal 1 = sample invert Data format select 00 = offset binary 01 = twos complement Tail bit (t) PN 0= disable 1= enable Long transport layer test 0= disable 1 = enable Lane synchronization 0 = disable FACI uses /K28.7/ 1 = enable FACI uses /K28.3/ and /K28.7/ SYNCIN B± pin invert 0 = active low 1 = active high SYNCINB ± pin type 0= differential 1 = CMOS T = N΄ − N − CS SYNCINB± pin control 00 = normal 10 = ignore SYNCINB± (force CGS) 11 = ignore SYNCINB± (force ILAS/user data) 0x01 0 0 0 0x10 0 0 0 0 0x00 ILAS sequence mode 00 = ILAS disabled 01 = ILAS enabled 11 = ILAS always on test mode 0 － 72/77 － 8-bit/10-bit bypass 0 = normal 1 = bypass Notes 0x00 0 JESD204B quick configuration L = number of lanes = 2Register 0x570, Bits[7:6] M = number of converters = 2Register 0x570, Bits[5:3] F = number of octets/Frame = 2 Register 0x570, Bits[2:0] Standby mode 0 = all converter outputs 0 1 = CGS (/K28.5/) Default 0x80 for AD96901000; 0x40 for AD9690500 FACI 0= enabled 1= disabled Link control 0 = active 1 = power down 0x14 8-/10-bit bit invert 0 = normal 1 = invert the abcd efghij symbols 0 0x00 Read only Read only Refer to Table 26 and Table 27 AD9690 データシート Reg Addr (Hex) Register Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 (LSB) Default 0x573 JESD204B Link Mode Control 3 0x574 JESD204B Link Mode Control 4 0x578 JESD204B LMFC offset 0x580 JESD204B DID config 0x581 JESD204B BID config 0 0 0 0x583 JESD204B LID Config 1 0 0 0 Lane 0 LID value, Bits[4:0] 0x00 0x584 JESD204B LID Config 2 0 0 0 Lane 1 LID value, Bits[4:0] 0x01 0x585 JESD204B LID Config 3 0 0 0 Lane 2 LID value, Bits[4:0] 0x01 0x586 JESD204B LID Config 4 0 0 0 Lane 3 LID value, Bits[4:0] 0x03 0x58B JESD204B parameters SCR/L JESD204B scrambling (SCR) 0= disabled 1= enabled 0 0 0x58C JESD204B F config 0x58D JESD204B K config 0x58E JESD204B M config 0x58F JESD204B CS/N config Rev. 0 CHKSUM mode 00 = sum of all 8-bit link config registers 01 = sum of individual link config fields 10 = checksum set to zero Test injection point 00 = N΄ sample input 01 = 10-bit data at 8-bit/10-bit output (for PHY testing) 10 = 8-bit data at scrambler input ILAS delay 0000 = transmit ILAS on first LMFC after SYNCINB± deasserted 0001 = transmit ILAS on second LMFC after SYNCINB± deasserted … 1111 = transmit ILAS on 16th LMFC after SYNCINB± deasserted 0 0 JESD204B test mode patterns 0000 = normal operation (test mode disabled) 0001 = alternating checker board 0010 = 1/0 word toggle 0011 = 31-bit PN sequence—X31 + X28 + 1 0100 = 23-bit PN sequence—X23 + X18 + 1 0101 = 15-bit PN sequence—X15 + X14 + 1 0110 = 9-bit PN sequence—X9 + X5 + 1 0111 = 7-bit PN sequence—X7 + X6 + 1 1000 = ramp output 1110 = continuous/repeat user test 1111 = single user test 0 0 Link layer test mode 000 = normal operation (link layer test mode disabled) 001 = continuous sequence of /D21.5/ characters 100 = modified RPAT test sequence 101 = JSPAT test sequence 110 = JTSPAT test sequence LMFC phase offset value[4:0] 0x00 0x00 0 0x00 JESD204B Tx BID value, Bits[3:0] 0 0 JESD204B lanes (L) 00 = 1 lane 01 = 2 lanes 11 = 4 lanes 0x8X Read only, see Register 0x570 Number of octets per frame, F = Register 0x58C[7:0] + 1 0 0x00 JESD204B Tx DID value[7:0] 0 Notes 0x00 0 0 Number of frames per multiframe, K = Register 0x58D[4:0] + 1. Only values where (F × K) mod 4 = 0 are supported Number of converters per link[7:0] 0x00 = link connected to one virtual converter (M = 1) 0x01 = link connected to two virtual converters (M = 2) 0x03 = link connected to four virtual converters (M = 4) Number of control bits (CS) per sample 00 = no control bits (CS = 0) 01 = 1 control bit (CS = 1); Control Bit 2 only 10 = 2 control bits (CS = 2); Control Bit 2 and 1 only 11 = 3 control bits (CS = 3); all control bits (2, 1, 0) 0 ADC converter resolution (N) 0x0D = 14-bit resolution 0x0F = 16-bit resolution － 73/77 － 0x88 Read only, see Reg. 0x570 0x1F See Reg. 0x570 Read only AD9690 データシート Reg Addr (Hex) Register Name Bit 7 (MSB) Bit 6 0x590 JESD204B N’ config 0 0 0x591 JESD204B S config 0 0 1 Samples per converter frame cycle (S) S value = Register 0x591[4:0] + 1 0x592 JESD204B HD and CF config HD value 0= disabled 1= enabled 0 0 Control words per frame clock cycle per link (CF) CF value = Register 0x592, Bits[4:0] 0x5A0 JESD204B CHKSUM 0 0x5A1 Bit 5 Bit 4 Bit 3 Subclass support (Subclass V) 0= Subclass 0 (no deterministic latency) 1= Subclass 1 Bit 2 Bit 0 (LSB) Bit 1 Default Notes 0x2F ADC number of bits per sample (N’) 0x7 = 8 bits 0xF = 16 bits Read only 0x80 Read only CHKSUM value for SERDOUT0±, Bits[7:0] 0x81 Read only JESD204B CHKSUM 1 CHKSUM value for SERDOUT1±, Bits[7:0] 0x82 Read only 0x5A2 JESD204B CHKSUM 2 CHKSUM value for SERDOUT2±, Bits[7:0] 0x82 Read only 0x5A3 JESD204B CHKSUM 3 CHKSUM value for SERDOUT3±, Bits[7:0] 0x84 Read only 0x5B0 JESD204B lane powerdown 1 SERDOUT3± 0 = on 1 = off 1 SERDOUT2± 0 = on 1 = off 1 0x5B2 JESD204B lane SERDOUT0 ± assign X X X X 0 SERDOUT0± lane assignment 000 = Logical Lane 0 001 = Logical Lane 1 010 = Logical Lane 2 011 = Logical Lane 3 0x00 0x5B3 JESD204B lane SERDOUT1 ± assign X X X X 0 SERDOUT1± lane assignment 000 = Logical Lane 0 001 = Logical Lane 1 010 = Logical Lane 2 011 = Logical Lane 3 0x11 0x5B5 JESD204B lane SERDOUT2 ± assign X X X X 0 SERDOUT2± lane assignment 000 = Logical Lane 0 001 = Logical Lane 1 010 = Logical Lane 2 011 = Logical Lane 3 0x22 0x5B6 JESD204B lane SERDOUT3 ± assign X X X X 0 SERDOUT3± lane assignment 000 = Logical Lane 0 001 = Logical Lane 1 010 = Logical Lane 2 011 = Logical Lane 3 0x33 0x5BF JESD serializer drive adjust 0 0 0 0 Rev. 0 SERDOUT1± 0 = on 1 = off 1 Swing voltage 0000 = 237.5 mV 0001 = 250 mV 0010 = 262.5 mV 0011 = 275 mV 0100 = 287.5 mV 0101 = 300 mV 0110 = 312.5 mV 0111 = 325 mV 1000 = 337.5 mV 1001 = 350 mV 1010 = 362.5 mV 1011 = 375 mV 1100 = 387.5 mV 1101 = 400 mV 1110 = 412.5 mV 1111 = 425 mV － 74/77 － SERDOUT0± 0 = on 1 = off 0xAA AD9690 データシート Reg Addr (Hex) Register Name Bit 7 (MSB) 0x5C1 De-emphasis select 0x5C2 Bit 0 (LSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 0 SERDOUT3± 0= disable 1= enable 0 SERDOUT2± 0= disable 1= enable 0 SERDOUT1 ± 0 = disable 1 = enable 0 De-emphasis setting for SERDOUT0 ± 0 0 0 0 SERDOUT0± de-emphasis settings: 0000 = 0 dB, 0001 = 0.3 dB, 0010 = 0.8 dB, 0011 = 1.4 dB, 0100 = 2.2 dB, 0101 = 3.0 dB, 0110 = 4.0 dB, 0111 = 5.0 dB 0x00 0x5C3 De-emphasis setting for SERDOUT1 ± 0 0 0 0 SERDOUT1± de-emphasis settings: 0000 = 0 dB, 0001 = 0.3 dB, 0010 = 0.8 dB, 0011 = 1.4 dB, 0100 = 2.2 dB, 0101 = 3.0 dB, 0110 = 4.0 dB, 0111 = 5.0 dB 0x00 0x5C4 De-emphasis setting for SERDOUT2 ± 0 0 0 0 SERDOUT2± de-emphasis settings: 0000 = 0 dB, 0001 = 0.3 dB, 0010 = 0.8 dB, 0011 = 1.4 dB, 0100 = 2.2 dB, 0101 = 3.0 dB, 0110 = 4.0 dB, 0111 = 5.0 dB 0x00 0x5C5 De-emphasis setting for SERDOUT3 ± 0 0 0 0 SERDOUT3± de-emphasis settings: 0000 = 0 dB, 0001 = 0.3 dB, 0010 = 0.8 dB, 0011 = 1.4 dB, 0100 = 2.2 dB, 0101 = 3.0 dB, 0110 = 4.0 dB, 0111 = 5.0 dB 0x00 Rev. 0 － 75/77 － SERDOUT 0± 0 = disable 1 = enable Default 0x00 Notes AD9690 データシート アプリケーション情報 電源の推奨事項 AD9690 には、 AVDD1 = 1.25 V、AVDD2 = 2.5 V、AVDD3 = 3.3 V、 AVDD1_SR = 1.25 V、DVDD = 1.25 V、DRVDD = 1.25 V、SPIVDD = 1.80 V の 7 種類の電源を供給する必要があります。最適な電力 効率と低ノイズ性能を必要とするアプリケーションでは、スイ ッチング・レギュレータ ADP2164 および ADP2370 を使用して 3.3 V、5.0 V、12 V 入力レールを中間レール(1.8 V および 3.8 V) に変換することが推奨されます。これらの中間レールをさらに 非常に低いノイズの低ドロップアウト (LDO) レギュレータ (ADP1741、ADM7172、ADP125)でレギュレーションします。図 114 に、AD9690 に対する推奨電源方式を示します。 さい。銅のプレーンには、PCB 裏面までの最小熱抵抗パスを実 現するために複数のビアを設ける必要があります。これらのビ アは、ハンダで埋めるかプラグを挿入する必要があります。ビ ア数とその埋め方により、ボード上で測定する θJA が決まります (表 7 参照)。 ADC と PCB との接触面積と接着を最大にするため、PCB をシ ルクスクリーンで覆い、PCB の連続な銅プレーンを複数の均一 なセクションに分割してください。これにより、リフロー処理 時に ADC と PCB の間に複数の接続ポイントができます。これ に対して分割のない 1 つの連続プレーンを使うと接続ポイント が 1 箇所になってしまいます。PCB レイアウト例については、 図 115 を参照してください。チップ・スケール・パッケージの パッケージと PCB レイアウトの詳細については、アプリケーシ ョン・ノート AN-772「リード・フレーム・チップ・スケール・ パッケージ（LFCSP）の設計および製造ガイド」を参照してくだ さい。 図 114.AD9690 に対する高効率低ノイズの電源ソリューション これらすべての電源供給領域をすべての場合において分離する必 要はありません。図 114 の推奨ソリューションは、AD9690 に対 する最小ノイズ最大効率の電源システムです。1.25 V のみの 1 種類の電源を使用する場合は、先に AVDD1 に接続し、そこか ら分岐して AVDD1_SR、DVDD、DRVDD 用にこの順に、デカ ップリング・コンデンサを接続し、その後ろにフェライト・ビ ードまたはフィルタ・チョーク・コイルでアイソレーションす る必要があります。これを図 114 にオプション接続として示し ます。高周波と低周波をカバーするために、種類の異なる複数 のデカップリング・コンデンサを使います。これらのコンデン サは PCB からの入り口の近くで、かつ最短パターン長でデバイ スの近くに配置する必要があります。 エクスポーズド・パッド・サーマル・ヒート・ス ラグの推奨事項 AD9690 の最適な電気性能と放熱性能を得るためには、ADC の 下側のエクスポーズド・パッド（金属露出面）を AGND に接続 することが必要です。PCB の連続したエクスポーズド銅プレー ンを AD9690 のエクスポーズド・パッド(ピン 0)に接続してくだ Rev. 0 図 115.AD9690 のエクスポーズド・パッドに対する推奨 PCB レイアウト AVDD1_SR (ピン 57) と AGND (ピン 56 およびピ ン 60) AVDD1_SR (ピン 57)と AGND (ピン 56 およびピン 60)を使って、 AD9690 の SYSREF± 回路に対して別々の電源ノードを提供する ことができます。AD9690 はサブクラス 1 で動作する場合、周期 的なワンショットまたはギャップのある信号をサポートするこ とができます。この電源から AVDD1 電源ノードへの混入を小 さくするため、十分な電源バイパスが必要です。 － 76/77 － AD9690 データシート 外形寸法 9.10 9.00 SQ 8.90 0.30 0.25 0.18 PIN 1 INDICATOR 49 1 0.50 BSC EXPOSED PAD 7.70 7.60 SQ 7.50 33 0.80 0.75 0.70 PKG-004396 SEATING PLANE 0.45 0.40 0.35 16 32 17 BOTTOM VIEW 7.50 REF 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.203 REF 0.20 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-WMMD 02-12-2014-A TOP VIEW PIN 1 INDICATOR 64 48 図 116.64 ピン・リードフレーム・チップ・スケール・パッケージ [LFCSP_WQ] 9 mm × 9 mm ボディ、極薄クワッド (CP-64-15) 寸法: mm オーダー・ガイド Model 1 Temperature Range Package Description Package Option AD9690BCPZ-1000 AD9690BCPZ-500 AD9690BCPZRL7-1000 AD9690BCPZRL7-500 AD9690-1000EBZ AD9690-500EBZ −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C 64-Lead Lead Frame Chip Scale Package [LFCSP_WQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_WQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_WQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_WQ] Evaluation Board for AD9690-1000 2 Evaluation Board for AD9690-5002 CP-64-15 CP-64-15 CP-64-15 CP-64-15 1 Z = RoHS 準拠製品。 2 アナログ入力周波数の全範囲で最適化されています。 Rev. 0 － 77/77 －