シリアル・インターフェース内蔵 デュアル1MSPS12ビット2チャンネルSAR ADC AD7866 特長 機能ブロック図 デュアル12ビット2チャンネルのADC 高速スループット・レート：1MSPS DCA PAA REF SELECT VREF VDD DVDD VDD＝2.7∼5.25Vで仕様規定 2.5V REF 低消費電力 3V電源で動作時1MSPSで最大11.4mW 5V電源で動作時1MSPSで最大24mW VA1 VA2 AD7866 BUF 12ビット 逐次比較型ADC T/H MUX 出力ドライバ DOUTA 広い入力帯域幅 入力周波数300kHzで70dBのS/N比 A0 RANGE SCLK CS VDRIVE コントロール・ ロジック 2.5Vリファレンスを内蔵 フレキシブルな消費電力／スループット・レート管理 変換／読み出しの同時実行 VB1 パイプライン遅延なし VB2 12ビット 逐次比較型ADC T/H MUX 出力ドライバ DOUT B SPI TM/QSPI TM/MICROWIRE TM/DSP互換の高速シリアル・ BUF インターフェース シャットダウン・モード AGND AGND DCAPB DGND 最大消費電流：1μA 20ピンTSSOPパッケージを採用 概要 AD7866はデュアルの12ビット高速低消費電力逐次比較型ADCです。 外部リファレンスを接続することもできます。 このデバイスは2.7∼5.25Vの単電源で動作し、1MSPSの最大スルー AD7866は、20ピンの薄型シュリンク・スモール・アウトライン （TSSOP） プット・レートを持っています。デバイスは2個のADCを内蔵しており、 パッケージを採用しています。 各々の前にはローノイズで広帯域幅のトラック／ホールド・アンプが置か 製品のハイライト れており、このアンプは10MHzを超える入力周波数を処理できます。 変換プロセスとデータ・アクイジションは、標準のコントロール入力を使 って制御されるため、マイクロプロセッサまたはDSPに対して容易にイ ＿＿ ンターフェースできます。入力信号はCSの立ち下がりエッジでサンプ リングされ、この時点で変換も開始されます。変換時間はSCLK周 波数によって決定されます。このデバイスに起因するパイプライン遅延 はありません。 AD7866では最新の設計技術を使って、高スループット・レートで非 常に小さい消費電力を可能にしています。3V電源を使用し1MSPS スループット・レートで動作時、デバイスの最大消費電流は3.8mAで す。5V電源を使用し1MSPSで動作時、最大消費電流は4.8mAで す。スリープ・モードで動作するときは、柔軟な消費電力／スループッ ト・レート管理機能も持っています。 アナログ入力範囲は0V∼VREFまたは2×VREFが選択可能であり、出 力コーディングは自然2進または2の補数が選択可能です。AD7866 は2.5Vリファレンスを内蔵しており、必要に応じて外部リファレンスによ りこれをオーバードライブできます。内蔵の各ADCの電源には個別に 1. AD7866は2個の完全なADC機能を内蔵しており、2チャンネルの サンプリングと変換を同時に実行できます。各ADCには2チャンネ ルの入力マルチプレクサが付いています。両チャンネルの変換結 果は別々のデータ・ラインに同時に出力されます。あるいはシリア ル・ポートが1個しかない場合には、両チャンネルの変換結果を 1本のデータ・ラインに出力することも可能です。 2. 低消費電力で高いスループット―3V動作時、スループット・レート 1MSPSで最大消費電力11.4mW。 3. 柔軟な消費電力／スループット・レート管理―変換レートはシリア ル・クロックで決定されるため、SCLKの周波数を上げて変換時 間を短くすると、消費電力が小さくなります。変換時にデバイスをス リープ状態にする場合、低いスループット・レートで電力効率を大 きくできます。 ＿＿ 4. パイプライン遅延なし―CS入力を使うサンプリング・タイミングの正 確な制御とワンショット変換制御が可能な2個の標準逐次比較型 ADCを内蔵しています。 SPIとQSPIは、Motorola Inc.の商標です。 アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、そ MICROWIREは、National Semiconductor Corporationの商標です。 の情報の利用または利用したことにより引き起こされる第3者の特許または権利の侵害 に関して、当社はいっさいの責任を負いません。さらに、アナログ・デバイセズ社の特 許または特許の権利の使用を許諾するものでもありません。 REV.0 アナログ・デバイセズ株式会社 本 社／東京都港区海岸1-16-1 電話03 （5402）8200 〒105-6891 ニューピア竹芝サウスタワービル 大阪営業所／大阪市淀川区宮原3-5-36 電話06（6350）6868（代） 〒532-0003 新大阪第二森ビル AD7866―仕様1 （特に指定のない限り、TA＝TMIN∼TMAX、VDD＝2.7∼5.25V、VDRIVE＝2.7∼5.25V、リファレンス＝外部2.5V DCAPAとDCAPBに接続、fSCLK＝20MHz） Aバージョン1 Bバージョン1 単位 テスト条件／備考 68 −75 −76 68 −75 −76 dB min dB max dB max fIN＝300kHzサイン波、fS＝1MSPS fIN＝300kHzサイン波、fS＝1MSPS fIN＝300kHzサイン波、fS＝1MSPS −88 −88 −88 −88 −88 −88 dB typ dB typ dB typ 10 50 200 12 2 10 50 200 12 2 ns max ps typ ps max MHz typ MHz typ 12 ±1.5 −0.95/＋1.25 12 ±1 ±1.5 −0.95/＋1.25 ビット LSB max LSB max LSB max ±8 ±1.2 ±2.5 ±0.2 ±8 ±1.2 ±2.5 ±0.2 LSB max LSB typ LSB max LSB typ ±2.5 ±8 ±0.2 ±2.5 ±2.5 ±8 ±0.2 ±2.5 LSB max LSB max LSB typ LSB max 0∼VREF 0∼2×VREF ±500 30 10 0∼VREF 0∼2×VREF ±500 30 10 V V nA max pF typ pF typ 2.5 2/3 ±30 ±160 20 2.45/2.55 25 45 50 ±15 2.5 2/3 ±30 ±160 20 2.45/2.55 25 45 50 ±15 V Vmin/Vmax μA max μA max pF typ Vmin/Vmax Ω typ Ω typ ppm/℃ typ mV typ ロジック入力 入力ハイ電圧、VINH 入力ロー電圧、VINL 入力電流、IIN 入力容量、CIN3 0.7VDRIVE 0.3VDRIVE ±1 10 0.7VDRIVE 0.3VDRIVE ±1 10 V min V max μA max pF max ロジック出力 出力ハイレベル電圧、VOH 出力ローレベル電圧、VOL フローティング状態リーク電流 フローティング状態出力容量3 出力コーディング VDRIVE−0.2 0.4 ±1 10 自然2進2の補数 VDRIVE−0.2 0.4 ±1 10 V min V max μA max pF max パラメータ ダイナミック性能 2 信号対 （ノイズ＋歪み） 比 （SINAD） 2 合計高調波歪み （THD） ピーク高調波またはスプリアス・ノイズ（SFDR）2 2 相互変調歪み （IMD） 2次項 3次項 チャンネル間アイソレーション サンプル／ホールド アパーチャ遅延3 アパーチャ・ジッター3 アパーチャ遅延マッチング3 フル・パワー帯域幅 DC精度 分解能 積分非直線性 微分非直線性 0V∼VREF入力範囲 オフセット誤差 オフセット誤差マッチ ゲイン誤差 ゲイン誤差マッチ 2×VREF入力範囲 正のゲイン誤差 ゼロコード誤差 ゼロコード誤差マッチ 負のゲイン誤差 アナログ入力 入力電圧範囲 DCリーク電流 入力容量 リファレンス入／出力 リファレンス入力電圧 リファレンス入力電圧範囲4 DCリーク電流 入力容量 リファレンス出力電圧5 VREF出力インピーダンス6 リファレンス温度係数 REF OUT誤差 （TMIN∼TMAX） @ 3dB @ 0.1dB Bグレード、0V∼VREF範囲の場合、±0.5 LSB typ 0V∼2×VREF範囲、±0.5 LSB typ 12ビットのノー・ミスコードを保証 自然2進出力コーディング −VREF∼＋VREFにバイアス 2の補数出力コーディング ＿＿ CSの立ち下がりエッジでRANGEピンがローレベルに変化 ＿＿ CSの立ち下がりエッジでRANGEピンがハイレベルに変化 トラック時 ホールド時 仕様性能に対して±1% REF SELECTピンをハイレベルに接続 VREFピン、 DCAPAピン、DCAPBピン、 VDD＝5V VDD＝3V 15 nA （typ） 、VIN＝0VまたはVDRIVE ISOURCE＝200μA ISINK＝200μA VDD＝2.7∼5.25V いずれの入力範囲でも選択可能 2 REV.0 AD7866 パラメータ Aバージョン1 Bバージョン1 単位 テスト条件／備考 変換レート 変換時間 トラック／ホールド・アクイジション時間3 スループット・レート 16 300 1 16 300 1 SCLKサイクル数 ns max MSPS max SCLK＝20MHzで800ns 2.7/5.25 2.7/5.25 2.7/5.25 2.7/5.25 V min/max V min/max 3.1 3.1 mA max 2.8 2.8 mA max 4.8 4.8 mA max 3.8 3.8 mA max パーシャル・パワーダウン・モード 1.6 1.6 mA max パーシャル・パワーダウン・モード 560 560 μA max 1 1 μA max 24 11.4 2.8 1.68 5 3 mW max mW max mW max mW max μW max μW max 電源条件 VDD VDRIVE IDD7 ノーマル・モード （スタティック） 動作時、fS＝1MSPS フルパワーダウン・モード 消費電力7 ノーマル・モード （動作時） 24 11.4 パーシャル・パワーダウン （スタティック） 2.8 1.68 フルパワーダウン （スタティック） 5 3 注 1 2 3 4 5 6 7 温度範囲：A、Bバージョン：−40∼＋85℃ 用語の節を参照してください。 25℃でのサンプル・テストにより適合性を保証。 VREF、DCAPA、またはDCAPBに入力できる外部リファレンス範囲。 VREFピン、DCAPAピン、またはDCAPBピンに関係。 DCAPAとDCAPBの出力インピーダンスについてはリファレンスの節を参照してください。 消費電力対スループット・レートの節を参照してください。 仕様は予告なく変更されることがあります。 REV.0 3 シリアル・インターフェースの節参照 各デジタルI/P＝0VまたはVDRIVE VDD＝4.75∼5.25V 内部リファレンス使用の場合0.5mA （typ） 追加 VDD＝2.7∼3.6V 内部リファレンス使用の場合0.35mA （typ） 追加 VDD＝4.75∼5.25V 内部リファレンス使用の場合0.5mA （typ） 追加 VDD＝2.7∼3.6V 内部リファレンス使用の場合0.5mA （typ） 追加 fS＝100kSPS、fSCLK＝20MHz 内部リファレンス使用の場合0.2mA （typ） 追加 （スタティック）内部リファレンス使用の場合 100μA （typ） 追加 SCLKオンまたはオフ VDD＝5V VDD＝3V VDD＝5V。SCLKオンまたはオフ VDD＝3V。SCLKオンまたはオフ VDD＝5V。SCLKオンまたはオフ VDD＝3V。SCLKオンまたはオフ AD7866 タイミング特性1 （特に指定のない限り、VDD＝2.7∼5.25V、VDRIVE＝2.7∼5.25V、VREF＝2.5V、TA＝TMIN∼TMAX） パラメータ fSCLK2 tCONVERT fQUIET f2 f3 3 f43 f5 f6 f7 f 84 t94 TMIN、TMAX での規定値 単位 説明 10 20 16×tSCLK 800 50 10 25 40 0.4 fSCLK 0.4 fSCLK 10 25 10 50 kHz min MHz max ns max ns max ns max ns min ns max ns max ns min ns min ns min ns max ns min ns max fSCLK＝1/fSCLK fSCLK＝20MHz ＿＿ シ ＿＿リアル読み出し完了とCSの次の立ち下がりエッジとの間の最小時間 CS ＿＿からSCLKまでのセットアップ・タイム CSからDOUTAおよびDOUTBトライアステート・ディスエーブルまでの遅延 SCLKの立ち下がりエッジからのデータ・アクセス時間VDRIVE≧3V、CL＝50pF、VDRIVE＜3V、CL＝25pF SCLKのローレベル・パルス幅 SCLKのハイレベル・パルス幅 SCLKから データ有効までのホールド・タイム ＿＿ CSの立ち上がりエッジからDOUTA、DOUTBのハイ・インピーダンスまで SCLKの立ち下がりエッジからDOUTA、DOUTBのハイ・インピーダンスまで SCLKの立ち下がりエッジからDOUTA、DOUTBのハイ・インピーダンスまで 注 1 2 3 4 25℃でのサンプル・テストにより適合性を保証。すべての入力信号はtr＝tf＝5ns（VDRIVEの10%から90%）で規定し、1.6Vの電圧レベルからの時間とします。 CLK入力のマーク／スペース比は40/60∼60/40。 図1に示す負荷回路で測定。出力が0.8Vまたは2.0Vと交叉するまでに必要な時間と定義します。 t8とt9の値は、図1の負荷回路でデータ出力が0.5V変化するときに要する時間の測定値から導出。この測定値に外挿を行い、50pFコンデンサの充放電の影響を除去してあるため、タイミング特性に記 載するt8とt9は、デバイスの真のバス開放時間であることを意味し、バスの負荷に無関係であることを意味します。 仕様は予告なく変更されることがあります。 200µ A IOL 1.6V 出力ピンへ CL 50pF 200µ A 図1 IOH デジタル出力タイミング仕様の負荷回路 絶対最大定格1 （特に指定のない限り、TA＝25℃） 動作温度範囲 コマーシャル（A、Bバージョン）･･･････････−40∼＋85℃ AVDD∼AGND ･････････････････････････････−0.3∼＋7 V 保管温度範囲････････････････････････････−65∼＋150℃ DVDD∼DGND ･････････････････････････････−0.3∼＋7V 接合部温度･･････････････････････････････････････150℃ VDRIVE∼DGND ･････････････････････−0.3V∼DVDD＋0.3V TSSOPパッケージ、消費電力 ･･････････････････････450W θJA熱インピーダンス ･･･････････････143℃/W（TSSOP） VDRIVE∼AGND ･････････････････････−0.3V∼AVDD＋0.3V θJC熱インピーダンス ････････････････45℃/W（TSSOP） AVDD∼DGND ････････････････････････････−0.3∼＋0.3V ピン温度、ハンダ処理 AGND∼DGND･･･････････････････････････−0.3∼＋0.3V アナログ入力電圧∼AGND ･･････････−0.3V∼AVDD＋0.3V 蒸着（60秒）･･･････････････････････････････････215℃ デジタル入力電圧∼DGND ･･････････････････−0.3∼＋7V 赤外線（15秒）･････････････････････････････････220℃ VREF∼AGND･･･････････････････････−0.3V∼AVDD＋0.3V ESD ･･･････････････････････････････････････････1.5 kV デジタル出力電圧∼DGND ･･････････−0.3V∼VDRIVE＋0.3V *上記の絶対最大定格を超えるストレスを加えると、デバイスに永久的な損傷を与えることがあり ます。この規定はストレス定格の規定のみを目的とするものであり、この仕様の動作セクション に記載する規定値以上でのデバイス動作を定メーターものではありません。デバイスを長時間絶 対最大定格条件に置くとデバイスの信頼度に影響を与えることがあります。 2 電源ピン以外の任意のピンに対する入力電流 ･････±10mA 注意 ESD（静電放電）の影響を受けやすいデバイスです。4000Vもの高圧の静電気が人体やテスト装置に容易に帯電し、 検知されることなく放電されることがあります。本製品には当社独自のESD保護回路を備えていますが、高エネル ギーの静電放電を受けたデバイスには回復不可能な損傷が発生することがあります。このため、性能低下や機能喪 失を回避するために、適切なESD予防措置をとるようお奨めします。 4 WARNING! ESD SENSITIVE DEVICE REV.0 AD7866 オーダー・ガイド 製品モデル 温度範囲 分解能（ビット数） AD7866ARU AD7866BRU EVAL-AD7866CB1 EVAL-CONTROL BRD22 −40∼＋85℃ −40∼＋85℃ 評価ボード コントローラ・ボード 12 12 パッケージ 薄型シュリンクSO（TSSOP） 薄型シュリンクSO（TSSOP） （TSSOP） パッケージ・ オプション RU-20 RU-20 注 1 これは単独の評価ボードとして、または評価／デモ目的の評価ボード・コントローラと組み合わせて使用できます。 2 評価ボード・コントローラを使うと、PCからの制御とCBサフィクスが付くすべてのアナログ・デバイセズ評価ボードとの通信が可能です。 ピン配置 REF SELECT 1 20 A0 DCAPB 2 19 CS AGND 3 18 SCLK 17 VDRIVE VB2 4 VB1 5 AD7866 16 DOUTB 上面図 15 DOUTA （縮尺は異なります） VA1 7 14 DGND VA2 6 AGND 8 13 DVDD DCAPA 9 12 AV DD VREF 10 11 RANGE ピン機能の説明 ピン番号 記号 機能 1 REF SELECT 内／外部リファレンス選択ピン。ロジック入力。このピンをGNDに接続すると、オンチップ2.5Vリファレンスが ADC AとADC Bのリファレンス・ソースとして使われます。さらに、ピンVREF、DCAPA、DCAPBにデカップリング・ コンデンサを接続する必要があります。REF SELECTピンをロジック・ハイに接続すると、VREFピンを使って外 部リファレンスがAD7866に入力されます。この場合、DCAPAピンとDCAPBピンにデカップリング・コンデンサが 必要です。ただし、VREFピンをAGNDに、REF SELECTをロジック・ローに、それぞれ接続した場合、各外部リ ファレンスがDCAPAピンとDCAPBピンを介して、それぞれADCAとADC Bに入力されます。リファレンスの節を 参照してください。 2、9 DCAPB、DCAPA 各ADCのリファレンス・バッファをデカップリングするため、これらのピンにデカップリング・コンデンサを接続 します。これらのピンから内部リファレンスを取り出して、外部でシステムの他の部分に使用できます。REF SELECTピンの極性とVREFピンの設定に応じて、これらのピンは各ADCに対する個別外部リファレンスの入 力として使うこともできます。外部リファレンスの範囲は選択したアナログ入力範囲に依存します。リファレンス の節を参照してください。 3、8 AGND 4、5 VB2、VB1 6、7 VA2、VA1 アナログ・グラウンド。AD7866上の全回路に対するグラウンド・リファレンス・ポイント。全アナログ入力信号と 外部リファレンス信号はこのAGND電圧を基準とします。これら両ピンは、システムのAGNDプレーンに接続し ます。AGND電圧とDGND電圧は理想的には同電位である必要があり、過渡的なバイアスであっても差が 0.3Vを超えないようにする必要があります。 ＿＿ ADC Bのアナログ入力。シングル・エンドのアナログ入力チャンネル。各チャンネルの入力範囲は、CSの立ち 下がりエッジでのRANGEピンの極性に応じて、0V∼VREFまたは2×VREFが選択されます。 ＿＿ ADCAのアナログ入力。シングル・エンドのアナログ入力チャンネル。各チャンネルの入力範囲は、CSの立ち 下がりエッジでのRANGEピンの極性に応じて、0V∼VREFまたは2×VREFが選択されます。 10 VREF REV.0 リファレンス・デカップリング・ピンおよび外部リファレンス選択ピン。このピンは内部リファレンスに接続されて いるためデカップリング・コンデンサが必要です。公称リファレンス電圧2.5Vがこのピンに出力されます。ただ し、内部リファレンスを外部で使う場合には、DCAPAピンまたはDCAPBピンから取り出す必要があります。外部 リファレンスをAD7866に入力する際には、REF SELECTピンとこのピンを組合わせて使います。REF SELECT ピンの説明を参照してください。 5 AD7866 ピン機能説明（続き） ピン番号 記号 機能 11 RANGE アナログ入力範囲および出力コーディング選択ピン。ロジック入力。このピンの極性がAD7866のアナログ入力 ＿＿ チャンネルの入力範囲を決定し、ADCの変換結果に使用する出力コーディングも選択します。CSの立ち下が りエッジで、このピンの極性をチェックして次の変換のアナログ入力範囲を決定します。このピンをロジック・ ローに接続すると、 アナログ入力範囲は0V∼VREFで、次の変換で使用する出力コーディングは自然2進になりま ＿＿ す。CSがローレベルに変化するときこのピンをロジック ・ハイに接続すると、アナログ入力範囲は2×VREFで、出 ＿＿ 力コーディングは2の補数になります。ただし、CSの立ち下がりエッジの後の8個のSCLK立ち下がりエッジで、 RANGEピンのロジック・レベルが変化すると、アナログ入力範囲はそのままで出力コーディングが他のオプシ ョンに変わります（アナログ入力の節とADC伝達関数の節を参照してください）。 12 AVDD 2.7∼5.25Vのアナログ電源電圧。これはAD7866上の全アナログ回路に対する唯一の電源電圧です。AVDD電 圧とDVDD電圧は理想的には同電位である必要があり、過渡的なバイアスであっても差が0.3Vを超えないよう にする必要があります。この電源はAGNDにデカップリングする必要があります。 13 DVDD 2.7∼5.25Vのデジタル電源電圧。これはAD7866上の全デジタル回路に対する唯一の電源電圧です。DVDD電 圧とAVDD電圧は理想的には同電位である必要があり、過渡的なバイアスであっても差が0.3Vを超えないよう にする必要があります。この電源はDGNDにデカップリングする必要があります。 14 DGND デジタル・グラウンド。AD7866上の全デジタル回路に対するグラウンドリファレンス・ポイントです。DGND電圧 とAGND電圧は理想的には同電位である必要があり、過渡的なバイアスであっても差が0.3Vを超えないよう にする必要があります。 15、16 DOUTA、DOUTB シリアル・データ出力。データ出力がこのピンにシリアル・データ・ストリームとして出力されます。ビットは SCLK入力の立ち下がりエッジで出力されます。両ADCの同時変換結果が両ピンに同時に出力されます。デ ータ・ストリームでは、先頭の1ビットのゼロ、その後に3ビットのステータス・ビットと12ビットの変換データがこ の順に続きます。データはMSBが先頭です。D さ OUTAピンまたはDOUTBピンに変換データが出力された後に、 ＿＿ らにSCLKで16サイクル間CSをローレベルに保持すると、他のADCからのデータがDOUTピンに出力されます。 この機能を使うと、両ADCの同時変換のデータをシリアル・フォーマットでDOUTAまたはDOUTBのみに集めて、 1つのシリアル・ポートのみを使うようにできます。シリアル・インターフェースの節を参照してください。 17 VDRIVE ロジック電源入力。このピンに入力された電圧が、インターフェースで使用する電圧を決定します。このピンは DGNDからデカップリングする必要があります。 18 SCLK 19 ＿＿ CS シリアル・クロック。ロジック入力。シリアル・クロック入力は、AD7866からデータをアクセスする際にSCLKと して使います。このクロックは、変換プロセスのクロック・ソースとしても使われます。 20 A0 チップ・セレクト。アクティブ・ローのロジック入力。この入力は、AD7866の変換開始とシリアル・データ転送制 御の2つの機能を持っています。 マルチプレクサの選択。ロジック入力。この入力を使って、同時に変換するチャンネル対（ADCAとADC Bの ＿＿ チャンネル1、またはADCAとADC Bのチャンネル2） を選択します。このピンのロジック状態をCSの立ち下がり エッジでチェックして、次の変換に対してマルチプレクサを設定します。このピンがローレベルのとき、次の変 換は各ADCのチャンネル1に対して行われ、このピンがハイレベルのとき、次の変換は各ADCのチャンネル2に 対して行われます。 6 REV.0 AD7866 用語説明 信号対（ノイズ＋歪み）比 これは、A/Dコンバータ出力での信号対（ノイズ＋歪み）比の測 積分非直線性 ADC伝達関数の両端を結ぶ直線からの最大偏差をいいます。 定値です。信号は基本波のrms振幅で表し、ノイズは1/2サンプ リング周波数（fS/2） までの全高調波の和で表します （DCを除く） 。 伝達関数の両端とは、ゼロスケール （最初のコード遷移より1 LSB この比はデジタル化プロセスの量子化レベル数に依存し、レベ 下のポイント） とフルスケール （最後のコード遷移より1 LSB上のポ ル数が大きいほど、量子化ノイズは小さくなります。サイン波を入 イント） をいいます。 力した場合の、理想Nビット・コンバータに対する信号対（ノイズ＋ 微分非直線性 ADCの2つの隣接コード間における1LSB変化の測定値と理論 歪み）比の理論値は次式で表されます。 信号対（ノイズ＋歪み）比＝ （6.02N＋1.76）dB 値の差をいいます。 したがって、12ビット・コンバータの場合、74dBになります。 オフセット誤差 これは自然2進出力コーディングを使ったときに適用されます。理 総高調波歪み 総高調波歪み （THD） は、高調波のrms値総和と基本波の比で 論値AGND＋1 LSBと最初のコード遷移（（00...0.000）から す。AD7866の場合、次式で得られます。 （00...0.001） ） との差をいいます。 2 オフセット誤差マッチ これは、2チャンネル間のオフセット誤差の差になります。 THD ( dB) = 20 log 2 2 2 V2 + V 3 + V 4 + V5 + V6 V1 2 ここで、V1は基本波のrms振幅で、V2、V3、V4、V5、V6は2次∼6 ゲイン誤差 これは自然2進出力コーディングを使ったときに適用されます。オ 次高調波のrms振幅です。 フセット誤差調整後の最後のコード遷移（（0.110...111）から ピーク高調波またはスプリアス・ノイズ 高調波またはスプリアス・ノイズは、ADC出力スペクトル内の （DC （0.111...111） ） と理論値（VREF−1 LSB） との差をいいます。 を除いてfS/2まで）次に大きい成分のrms値の、基本波rms値に ゲイン誤差マッチ これは、2チャンネル間のゲイン誤差の差になります。 対する比として定義されます。通常、この仕様の値はスペクトル 内の最大の高調波により決定されますが、高調波がノイズ・フロ ゼロコード誤差 これは自然2進出力コーディングを使ったときに適用されます。 アに埋めこまれているADCの場合は、ノイズ・ピークにより決定さ れます。 特に、VREFイントを中心とする−VREF∼＋VREFバイアス時の2× 化）の理想VIN電圧（すなわちVREF−1 LSB）からの差を意味し 相互変調歪み 非線形性を持つアクティブ・デバイスに2つの周波数faおよびfbを ます。 含むサイン波を入力すると、さまざまな和および差の周波数mfa VREF入力範囲に適用。中央スケール変化（全0から全1への変 ±nfbを持つ歪み成分が発生します。ここで、m、n＝0、1、2、 ゼロコード誤差マッチ これは、2チャンネル間のゼロコード誤差の差になります。 3、...です。相互変調歪項とは、mとnが非ゼロの項をいいます。 例えば、2次項には（fa＋fb） と （fa―fb）が含まれ、3次項には （2fa＋fb） 、 （2fa―fb） 、 （fa＋2fb） 、 （fa―2fb） が含まれます。 正のゲイン誤差 これは自然2進出力コーディングを使ったときに適用されます。特 AD7866は、入力帯域幅の上限に近い2つの入力周波数を使う に、V REFポイントを中心とする−V REF∼＋V REFバイアス時の2× CCIF標準を使ってテストされています。この場合、2次項は通常、 VREF入力範囲に適用。オフセット誤差調整後の最後のコード遷 元のサイン波の周波数から離れて位置し、3次項は通常、入力 との 移（ （011...110） から （011...111） ） と理論値（＋VREF−1 LSB） 周波数に近い周波数に位置します。そのため、2次項と3次項は 差を意味します。 別々に指定されます。相互変調歪みの計算はTHDの仕様に従 います。すなわち、dBで表した個々の歪み成分のrms総和の、 負のゲイン誤差 これは自然2進出力コーディングを使ったときに適用されます。特 基本波の和のrms振幅に対する比になります。 に、V REFポイントを中心とする−V REF∼＋V REFバイアス時の2× チャンネル間アイソレーション チャンネル間アイソレーションは、チャンネル間でのクロストークの VREF入力範囲に適用。オフセット誤差調整後の最後のコード遷 との 移（ （100...000） から （100...001） ） と理論値（−VREF＋1 LSB） レベルの大きさを表します。フルスケール （2×VREF） の455kHzサ 差を意味します。 イン波信号をすべての非選択入力チャンネルに入力し、10kHz トラック／ホールド・アクイジション時間 変換終了後、 トラック／ホールド・アンプはトラック・モードに戻りま 衰を測定することにより決定します。このようにして得た値が 信号（0V∼VREF） を使って選択したチャンネルで455kHz信号の減 AD7866の全4チャンネル間でのワーストケースになります。 す。トラック／ホールド・アクイジション時間は、変換終了後にトラ PSR（電源除去比） 性能曲線の節を参照してください。 ック／ホールド・アンプが最終値の±1／2 LSB以内に出力が収 まるために要する時間です。 REV.0 7 AD7866 に加えられた周波数fSの電力。ここで、100mVピークtoピークの 性能曲線 特性1に、サンプル・レート1MHzと入力周波数300kHzにおける サイン波をAV DD電源に重畳し、デジタル電源は不変にします。 AD7866の代表的なFFTプロットを示します。各種の電源電圧、 特 性 3 aと特 性 3 b に 、電 源 にデカップリング が ない 場 合 の サンプリング＝1MSPS、SCLK＝20MHzに対して、信号対（ノイ AD7866のPSRRを示します。特性4aと特性4bに、電源に10μF ズ＋歪み）比性能と入力周波数の関係を特性 2に示します。 と0.1μFのデカップリング・コンデンサを使用した場合のPSRR 特性3a∼特性4bには、さまざまな条件下でAD7866の電源変動 を示します。 除去比とAV DD電源リップル周波数の関係を示します。電源変 特性5と特性6に、AD7866の代表的なDNLとINLのプロットを示 動除去比は、ADC出力でのフルスケール周波数fの電力と、 します。 ADCのAVDD電源に加えられた周波数fSで100mVのサイン波の 特性7に、各種のソース・インピーダンスに対して、総合高調波 電力との比として定義されます。 歪みとアナログ入力周波数の関係を示します。 特性8に、各種の電源電圧に対して、総合高調波歪みとアナロ PSRR（dB） ＝10 log（Pf/Pfs） グ入力周波数の関係を示します。アナログ入力の節を参照して Pf＝ADC出力における周波数fの電力、Pfs＝ADCのAVDD電源 ください。 代表的な性能特性 0 –15 AVDDに100mV p-pサイン波を重畳 –10 VREFに2.5V外部リファレンスを使用 TA=25°C –20 fIN = 300kHz SNR = 70.31dB THD = –85.47dB SFDR = –86.64dB –30 PSRR – dB –35 S/N比―dB 0 4098ポイントFFT fSAMPLE = 1MSPS –55 –75 –40 –50 VDD = 2.7V VDD = 5.25V –60 –70 –80 –95 VDD = 4.75V –90 –115 0 50 100 150 特性1 –61 200 250 300 周波数―kHz 350 400 450 VDD = 3.6V –100 500 1k 10k 100k 1M AVDDリップル周波数―Hz ダイナミック特性 特性3a PSRR 対 電源リップル周波数（電源デカップリングなし） 0 TA = 25 C AVDDに100mV p-pサイン波を重畳 DCAPA、DCAPBに2.5V外部リファレンスを使用 TA=25°C –10 –63 –20 –30 VDD = VDRIVE = 2.7V PSRR – dB SINAD – dB –65 VDD = VDRIVE = 3.6V –67 –69 –40 –50 VDD = 5.25V VDD = 2.7V –60 –70 –71 VDD = VDRIVE = 5.25V –80 VDD = VDRIVE = 4.75V –73 –90 VDD = 4.75V VDD = 3.6V –100 –75 10k 100k 1000k 1k 10k 100k 1M 入力周波数―Hz 特性2 SINAD 対 入力周波数 特性3b 8 PSRR 対 電源リップル周波数（電源デカップリングなし） REV.0 AD7866 1.0 0 AVDDに100mV p-pサイン波を重畳 VREFに2.5V外部リファレンスを使用 TA=25°C –10 0.8 0.6 –30 0.4 –40 0.2 INL – LSB PSRR – dB –20 –50 –60 0.0 –0.2 VDD = 2.7V –70 –0.4 –80 –0.6 VDD = 3.6V –90 –0.8 –1.0 –100 100k 10k AVDDリップル周波数―Hz 1k 特性4a 1M PSRR 対 電源リップル周波数（電源デカップリングあり） 500 1000 特性6 0 –60 AVDDに100mV p-pサイン波を重畳 DCAPA、DCAPBに2.5V外部リファレンスを使用 TA=25°C –10 1500 2000 2500 ADC―コード 3000 –30 3500 4000 DC DNLのプロット RIN = 100Ω TA = 25°C VDD = 4.75V –65 –20 RIN = 50Ω –70 THD – dB –40 PSRR – dB 0 –50 VDD = 2.7V –60 RIN = 10Ω –75 –80 –70 –80 –85 VDD = 3.6V –90 VDD = 4.75V –90 10k –100 10k 100k AVDDリップル周波数―Hz 1k PSRR 対 電源リップル周波数（電源デカップリングあり） 1.0 –70 0.8 –72 0.6 –74 0.4 –76 0.2 –78 0 –0.2 1000k TA = 25°C VDD = VDRIVE = 2.7V VDD = VDRIVE = 3.6V –80 –82 –0.4 –84 –0.6 –86 –0.8 –88 VDD = VDRIVE = 5.25V VDD = VDRIVE = 4.75V –90 10k –1.0 0 500 1000 特性5 REV.0 100k 入力周波数―Hz 特性7 各種のソース・インピーダンスに対するTHD 対 アナログ入力周波数 THD – dB DNL – LSB 特性4b 1M 1500 2000 2500 ADC―コード 3000 3500 4000 DC DNLのプロット 特性8 9 100k 入力周波数―Hz 1000k 各種の電源電圧に対するTHD 対 アナログ入力周波数 AD7866 回路説明 AD7866は、単電源2.7∼5.25V動作の、高速なマイクロパワー、 容量DAC デュアル12ビットA/Dコンバータです。5V電源または3V電源で 動作させた場合、20MHzクロックで1MSPSのスループット・レー VIN A SW1 トが可能です。 コントロール・ ロジック B SW2 AD7866は、2個のトラック／ホールド・アンプ、2個の逐次比較型 A/Dコンバータ、2本のデータ出力ピンを持つシリアル・インター コンパレータ AGND フェースを小型の20ピンTSSOPパッケージに組み込んでおり、 図3 ADCの変換位相 代替ソリューションより大幅な省スペース効果を提供します。シ リアル・クロック入力は、デバイスからのデータ読み出しに使用 も使われます。アナログ入力範囲は0V∼VREFまたは2×VREFが アナログ入力 図4に、AD7866のアナログ入力構造の等価回路を示します。ダ 選択可能であり、出力コーディングは自然2進または2の補数が イオードD1とD2はアナログ入力に対してESD保護機能を提供し 選択可能です。AD7866は2.5Vリファレンスを内蔵しており、必 ます。アナログ入力信号が電源レールより300mV以上高くならな 要に応じて外部リファレンスによりこれをオーバードライブできま いよう注意する必要があります。超えると、これらのダイオードが す。さらに、各ADCの電源には個別に外部リファレンスを接続 順方向にバイアスされて、サブストレートに電流が流れるようにな し、さらに各逐次比較型A/Dコンバータのクロック・ソースとして することも可能です。 ります。これらのダイオードが損傷なしに許容できる最大電流は AD7866はパワーダウン・オプションを持っているため、変換の 10mAです。図4に示すコンデンサC1は約10pF（typ） で、主にピ 間で消費電力を節約できます。このパワーダウン機能は、動作 ン容量に起因します。抵抗R1はスイッチのオン抵抗で構成され モードの節で説明するように、標準シリアル・インターフェースを る集中定数部品です。この抵抗は約100Ω（typ） です。コンデン 使って実現されています。 サC2はADCのサンプリング・コンデンサであり、容量は20pF （typ） です。ACアプリケーションの場合は、該当するアナログ入力ピン コンバータの動作 AD7866は2個の逐次比較型A/Dコンバータを内蔵しており、 にRCローパス・フィルタを使用して、アナログ入力信号から高周 各々は容量DACをベースとしています。図2と図3に、これら 要であるアプリケーションでは、アナログ入力を低インピーダン 波成分を除去することが推奨されます。高調波歪みとS/N比が重 ADCの簡略化した回路図を示します。ADCは、コントロール・ロ ス・ソースで入力する必要があります。ソース・インピーダンスが大 ジック、SAR、容量DACから構成されており、これらすべてを使 きいと、ADCのAC性能が大きく影響を受けます。このために、 って、サンプリング・コンデンサに対して一定量の電荷を加算お 入力バッファ・アンプの使用が必要になります。オペアンプの選 よび減算して、コンパレータを平衡状態に戻すようにします。図2 択は、アプリケーションに依存します。 に、アクイジション位相にあるADCを示します。SW2は閉じて、 VDD SW1は位置Aにあり、コンパレータは平衡状態にあり、サンプリ ング・コンデンサは例えばVA1上の信号を取得します。 D1 R1 C2 VIN C1 D2 容量DAC VIN 変換位相―スイッチ開放 トラック位相―スイッチ閉じ A SW1 コントロール・ ロジック B SW2 図4 アナログ入力の等価回路 コンパレータ アンプを使わないでアナログ入力を駆動するときは、ソース・イ AGND 図2 ンピーダンスを小さい値に制限する必要があります。最大ソー ADCのアクイジション位相 ス・インピーダンスは、許容可能な総高調波歪み（THD）の大き さに依存します。ソース・インピーダンスが増加するとTHDが大 きくなるため、性能が低下します（特性7参照）。 ADCが変換を開始すると （図3）、SW2が開いて、SW1が位置B に移動して、コンパレータが不平衡状態になります。コントロー ル・ロジックと容量DACを使って、サンプリング・コンデンサに アナログ入力範囲 AD7866のアナログ入力範囲は0V∼VREFまたは2×VREFが選択 対して一定量の電荷を加算および減算して、コンパレータを平 可能であり、出力コーディングは自然2進または2の補数が選択 衡状態に戻すようにします。コンパレータが平衡状態に戻ると、 変換が完了します。コントロール・ロジックはADC出力コードを 可能です。RANGEピンは、アナログ入力範囲と出力コーディン ＿＿ グを選択する際に使います（図5∼図8）。CSの立ち下がりエッ 発生します。図10と図11に、ADCの伝達関数を示します。 ジで、位置AすなわちRANGEピンのロジック・レベルをチェック して、次の変換に対するアナログ入力範囲を決定します。 10 REV.0 AD7866 このピンをロジック・ローに接続すると、アナログ入力範囲は ンがローレベルのとき、次の変換は各ADCのチャンネル1に対 0V∼VREFで、次の変換で使用する出力コーディングは自然2進 ＿＿ になります。CSがローレベルに変化するときこのピンをロジッ のチャンネル2に対して行われます。 して行われ、このピンがハイレベルのとき、次の変換は各ADC ク・ハイに接続すると、アナログ入力範囲は2×VREFで、出力コ ＿＿ ーディングは2の補数になります。ただし、CS の立ち下がりエ ッジの後の8個のSCLK立ち下がりエッジで、RANGEピンのロ バイポーラ入力信号の処理 図9に、バイポーラ入力信号の処理に、2×VREF入力範囲と2の ジック・レベルが変化すると、アナログ入力範囲はそのままで 補数出力コーディング方式の組合わせが有効であることを示し 位置Bすなわち出力コーディングが他のオプションに変わりま ＿＿ す。例えば、CSの立ち下がりエッジでRANGEピンがローレベ 数出力コーディングが選択されると、VREFがゼロコード・ポイント ルで、かつSCLKの8個の立ち下がりエッジ後にハイレベルに になり、−VREFが負側のフルスケールになり、＋VREFが正側のフ なると （図7）、次の変換に対しては、2の補数出力コーディング ルスケールになり、ダイナミックレンジは2×VREFになります。 ます。バイポーラ入力信号がほぼVREFにバイアスされて、2の補 と0V∼VREF入力範囲が選択されます。図5∼図8に、特定のア ナログ入力範囲と特定の出力コーディング・フォーマットを選択 した際のタイミング図の例を示します。表Iに、各選択に対して 伝達関数 コード遷移はLSBの連続する整数倍値（1 LSB、2 LSBなど）で 必要なRANGEピンのロジック・レベルを示します。ロジック入 発生します。LSBサイズはVREF/4096になります。自然2進コー 力A0は、同時に変換するチャンネル対の選択に使用します。 ＿＿ このピンのロジック状態をCSの立ち下がりエッジでもチェック ディングを選択した場合のAD7866の理論伝達特性を図10に、 して、次の変換に対してマルチプレクサを設定します。このピ 性を図11に、それぞれ示します。 表I 1 2の補数コーディングを選択した場合のAD7866の理論伝達特 アナログ入力と出力コーディングの選択 位置A での RANGEレベル 位置B2での RANGEレベル 入力範囲3 出力コーディング3 ローレベル ハイレベル ローレベル ハイレベル ローレベル ハイレベル ハイレベル ローレベル 0V∼VREF VREF ±VREF VREF/2±VREF/2 0V∼2×VREF 自然2進数 2の補数 2の補数 自然2進数 注 ＿＿ 1 位置A＝CSの立ち下がりエッジ 2 ポイントB＝SCLKの8番目の立ち下がりエッジ 3 次の変換に対して選択 A B CS 0V∼VREF入力範囲 1 8 16 1 16 SCLK RANGE DOUTA 自然2進 DOUTB 図5 0V∼VREFの入力範囲と自然2進出力コーディングの選択 A B CS VREF±VREF入力範囲 1 8 16 1 16 SCLK RANGE DOUTA 2の補数 DOUTB 図6 REV.0 VREF±VREFの入力範囲と2の補数出力コーディングの選択 11 AD7866 A B CS VREF/2±VREF/2入力範囲 1 8 16 1 16 SCLK RANGE DOUTA 2の補数 DOUTB 図7 VREF/2±VREF/2の入力範囲と2の補数出力コーディングの選択 A B CS 0V∼2×VREF入力範囲 1 8 16 1 16 SCLK RANGE DOUTA 自然2進 DOUTB 0V∼2×VREFの入力範囲と自然2進出力コーディングの選択 図8 VREF VDD 100nF VDD REF SELECT VREF R4 470nF V 470nF DCAPA V DSP/µP AD7866 R3 0V VDRIVE DCAPB VIN R2 R1 +VREF (= 2 × VREF) VREF R1 = R2 = R3 = R4 –VREF 図9 2の補数 DOUT 011 111 000 000 100 000 (= 0V) AD7866でのバイポーラ信号の処理 1LSB = 2 × VREF/4096 011...111 011...110 ADCコード ADCコード 111...111 111...110 111...000 1LSB = VREF/4096 011...111 100...010 100...001 100...000 000...010 000...001 000...000 0V 図10 000...001 000...000 111...111 1LSB アナログ入力 –VREF + 1LSB +VREF – 1LSB VREF – 1LSB アナログ入力 VREF – 1LSB 0V∼VREFの入力範囲での自然2進伝達特性 図11 12 VREF±VREFの入力範囲での2の補数伝達特性 REV.0 AD7866 デジタル入力 AD7866に入力されるデジタル入力は、アナログ入力を制限する最 470nF 大定格により制限されません。その代わり、入力されるデジタル入 力は7Vまで可能で、アナログ入力の場合のようにVDD＋0.3Vに制 470nF 限されません。最大定格を参照してください。 ＿＿ SCLK、RANGE、REF SELECT、A0、CSがVDD＋0.3Vに制限さ 100nF れないもう１つの利点は、電源シーケンスの問題がないことです。こ 図12 れらのデジタル入力の1つがV DDの前に入力されても、V DDの前に DCAPA AD7866 DCAPB VREF 内部リファレンスを使用する場合の接続 0.3Vを上回る信号が入力された場合にアナログ入力で発生するよ うなラッチアッフの危険性はありません。 図13に、外部リファレンスをDCAPAとDCAPBに入力する場合に必要 な接続を示します。この例では、同じリファレンス電圧が各ピンに接 VDRIVE 続されていますが、各オンチップADCの各ピンに対して異なる電圧 AD7866はVDRIVE機能も備えています。VDRIVEは、シリアル・インター を入力することもできます。これらのピンに入力される外部リファレン フェースが動作する電圧を制御します。VDRIVEを使うと、ADCは3V スの範囲は2∼3Vですが、仕様性能を実現するには、2.5V±1% と5Vのプロセッサに容易にインターフェースできます。例えば、 である必要があります。図14に、VREFピンを使って内部リファレンス AD7866がVDD＝5Vで動作する場合、VDRIVEピンは3V電源に接続 をオーバードライブする3つ目のオプションを示します。これは、VREFピ できるため、低い電圧のデジタル・プロセッサで大きなダイナミックレ ンと内部リファレンスの間に直列抵抗があるために可能になってい ンジが可能になります。例えば、AD7866をVDD＝5V、かつ2×VREF ます。この外部リファレンスの範囲は2∼3Vですが、この場合も、仕 の入力範囲で使った場合にも、3Vのデジタル製品にインターフェー 様性能に可能な限り近づけるためには2.5Vリファレンスの使用が望 ましいです。DCAPAとDCAPBが各内部リファレンス・バッファをデカッ スできます。 プリングしています （図15） 。内部2.5Vリファレンスを使用し、さらに 外部でもこれを使用する場合、V REFピンまたはD CAP Aピンまたは リファレンスの選択 AD7866には各種のリファレンス構成があります。REF SELECTピン DCAPBピンから取り出すことができます。 を使うと、必要に応じて、内部2.5Vリファレンスの使用または外部リ ファレンスの入力、あるいは各内部ADCに対して個別の外部リファ レンスも使用可能です。このREF SELECTピンをAGNDに接続す DCAPA VREF ると、内部2.5VリファレンスがADCAとADC Bのリファレンス・ソース AD7866 DCAPB として使われます。また、ピンVREF、DCAPA、DCAPBにはデカップリン グ・コンデンサを接続する必要があります （それぞれ100nF、470nF、 VREF REF SELECT 470nFを推奨） 。REF SELECTピンをロジック・ハイに接続すると、 VREFピンを使って外部リファレンスがAD7866に入力されます （内部 図13 DCAPAおよび／またはDCAP Bから外部リファレンスを 入力する場合の接続 リファレンスがオーバードライブされます） 。この場合、DCAPAピンと DCAPBピンにデカップリング・コンデンサが必要です。ただし、VREF ピンをAGNDに、REF SELECTをロジック・ローに、それぞれ接続し 470nF DCAPA AD7866 た場合、各外部リファレンスがDCAPAピンとDCAPBピンを介して、それ ぞれADCAとADC Bに入力されます。表IIに、これらのリファレン 470nF ス・オプションを示します。 VREF VDRIVE DCAPB VREF REF SELECT 仕様性能に対して直前の設定が使用され、同じリファレンス電圧が DCAPAとDCAPBに入力されます。該当するリファレンス・ピンの接続を 図14 VREFから外部リファレンスを入力する場合の接続 代表的な接続図に示します。内部リファレンスを使う場合、VREFピ ンとAGNDの間のVREFピンに近い位置に100nFのコンデンサを接 続する必要があります。図12に、これらの接続を示します。 表 II リファレンスの選択 リファレンス・オプション リファレンスの選択 VREF1 DCAPAとDCAPB2 内部 VREFに外部リファレンスを接続 DCAPAおよび／またはDCAPBに 外部リファレンスを接続 ローレベル ハイレベル ローレベル デカップリング・コンデンサ 外部リファレンス AGND デカップリング・コンデンサ デカップリング・コンデンサ 外部リファレンスAおよび／またはリファレンスB 注 1 デカップリング・コンデンサ推奨値＝100 nF。 2 デカップリング・コンデンサ推奨値＝470 nF。 REV.0 13 AD7866 EXT REF ノーマル動作モード このモードでは、AD7866が常時フルパワーオン状態にあるため EXT REF 100nF DCAPA VREF パワーアップ時間を気にする必要がないので、最高スループット・ 470nF レート性能が得られます。図16に、このモードでのAD7866動作 の一般的な図を示します。 ADC A 2.5V REF ＿＿ 変換は、シリアル・インターフェースの節で説明するように、CS の BUF A 立ち下がりエッジで開始されます。デバイスを常時パワーアップさ ＿＿ せておくために、CSの立ち下がりエッジの後の、SCLKの少なく ＿＿ とも10立ち下がりエッジが経過するまで、CSをローレベルに維持 ADC B BUF B DCAPB しておく必要があります。10番目のSCLKの立ち下がりエッジの 470nF 後で、かつ16番目のSCLKの立ち下がりエッジの前の任意のタイ ＿＿ ミングでCSをハイレベルにすると、デバイスはパワーアップ状態を EXT REF 図15 リファレンス回路 維持しますが、変換は終了して、DOUTAとDOUTBはトライアステー トに戻ります。変換を完了して変換結果をアクセスするためには、 シリアル・クロックで16サイクルが必要です。D OUTラインはSCLK ＿＿ で16サイクル経過してもトライアステートに戻りませんが、CSがハイ VREFピンから取り出す場合、数mAの駆動能力であるため、バッ ファを介して外部に接続する必要があります。リファレンス電圧を レベルに戻ると、 トライアステートに戻ります。さらにSCLKで16サ ＿＿ イクル間CSがローレベルに維持されると、図22に示すように、他 DCAPAピンまたはDCAPBピンから取り出す場合は、必ずしもバッフ ァが必要とは限りません。いずれのピンも100μA程度の電流駆 の内部ADCの結果も同じDOUTラインからアクセスできます （シリア 動能力を持っていますが、大きな電流ソース要求では、ピンで大 ル・インターフェースの節を参照）。各変換結果の前にステータ きな電圧降下が発生します。これら各ピンの出力インピーダンス ス・ビットが出力されるので、後続の結果を出力するADCが識別 は50Ω（typ） です。さらに、このポイントは内部でADCに加えられ できます。SCLKで32サイクルが経過すると、SCLKの32番目の立 る実際の電圧を表しているため、電流負荷に起因する電圧降下 ち下がりエッジでDOUTラインはトライアステートに戻ります。この前 ＿＿ に、CSをハイレベルにすると、DOUTラインはその時点でトライアス ＿＿ テートに戻ります。その後、SCLKの32サイクル間CSはローレベル またはダイナミック負荷に起因する外乱は直接ADC変換に影響 を与えます。このため、大きな電流源が必要な場合、またはダイ ナミック負荷が存在する場合には、出力にバッファを使用してデ のアイドルを続けて、2つの結果の読み出しが完了するとバスはト バイスを駆動することを推奨します。 ライアステートに戻るため、必要に応じて、次の変換のある時間 ＿＿ だけ前（CSがローレベルにアイドル中に） に再度ハイレベルにでき VREF、DCAPA、またはDCAPBの各ピンに接続できる適切な外部リ ファレンス・デバイスの例としては、AD780、REF192、REF43、 ます。 AD1582などがあります。 データ転送が完了して、DOUTAとDOUTBがトライアステートに戻っ ＿＿ た後、 静止時間tQUIETが経過した後にCSを再度ローレベルにして、 動作モード ＿＿ AD7866の動作モードは、変換時にCS 信号のロジック状態を制 次の変換を開始できます。 御することにより選択されます。ノーマル・モード、パーシャル・パ ワーダウン・モード、フルパワーダウン・モードの3つの動作モード ＿＿ があります。変換開始後のCSがハイレベルになるポイントで、デ パーシャル・パワーダウン・モード このモードは、低いスループット・レートが必要とされるアプリケー バイスが入るパワーダウン・モードが決定されます。同様に、既に ションでの使用を目的にしています。いずれかのADCが各変換 パワーダウン・モードにある場合、デバイスがノーマル動作に戻る ＿＿ か、パワーダウン・モードに留まるかがCSによって制御されます。 の間にパワーダウンされるか、または一連の変換を高いスループ これらの動作モードは、柔軟なパワー・マネジメント・オプションを 較的長い期間にADCがパワーダウンされます。AD7866がパーシ 提供するために設計されています。 これらのオプションを選択して、 ャル・パワーダウンになると、内部リファレンスとリファレンス・バッ さまざまなアプリケーションの要求に対して消費電力／スループ ファ以外の全アナログ回路がパワーダウンになります。 ット・レート比を最適化できます。 パーシャル・パワーダウンにするときは、SCLKの2番目の立ち下がりエ ット・レートで実行した後に、これら複数の変換バーストの間の比 CS 1 10 16 SCLK DOUTA DOUTB ステータス・ビットと変換結果 図16 ノーマル・モード動作 14 REV.0 AD7866 ッジの後で、SCLKの10番目の立ち下がりエッジの前にCSをハイレベ されます。パーシャル・パワーダウンと同じ方法でフルパワーダウンに入 ルにすることにより、変換プロセスを中断させます （図17） 。SCLKのこ りますが、図17に示すタイミング・シーケンスを2回実行する点が異なり のウインドウ内でCSをハイレベルにすると、デバイスはパーシャル・パワ ＿＿ ーダウンになり、CSの立ち下がりエッジで開始された変換が終了し、 ます。SCLKの2番目の立ち下がりエッジの後の、SCLKの10番目の ＿＿ 立ち下がりエッジの前にCSをハイレベルにすることにより、同様の方 DOUTAとDOUTBはトライアステートに戻ります。SCLKの2番目の立ち下 ＿＿ がりエッジの前にCSをハイレベルにすると、デバイスはノーマル・モード ＿＿ に留まり、パワーダウンされません。この機能により、CSライン上のグリ 法で変換プロセスを中断させる必要があります。デバイスはこの時点 でパーシャル・パワーダウン・モードに入ります。フルパワーダウンになる ためには、次の変換サイクルを同様の方法で中断させる必要があり ＿＿ ます （図19） 。SCLKのこのウインドウ内でCSをハイレベルにすると、デ ッチに起因して偶発的にパワーダウンしてしまうことを防止します。 バイスは完全にパワーダウンします。 ＿＿ 注：CSをハイレベルにしてパワーダウン・モードに入った後は、SCLK この動作モードを終了して、AD7866を再度パワーアップするときは、 ＿＿ ダミー変換が実行されます。CSの立ち下がりエッジでデバイスはパワ ＿＿ ーアップを開始し、CSがローレベルに維持されている間パワーアップ で16サイクルを完了させる必要はありません。 を続けて、SCLKの10番目の立ち下がりエッジに終了します。外部リ フルパワーダウンを終了し、AD7866を再度パワーアップさせるときは、 ファレンスを使用する場合、デバイスはSCLKで16サイクル経過すると パーシャル・パワーダウンからパワーアップする際にダミー変換が実行 ＿＿ されます。CSの立ち下がりエッジでデバイスはパワーアップを開始し、 ＿＿ CSがローレベルに維持されている間パワーアップを続けて、SCLKの 完全にパワーアップし、次の変換から有効なデータが得られます （図 ＿＿ 18） 。SCLKの2番目の立ち下がりエッジの前にCSをハイレベルにす ると、AD7866は再度パーシャル・パワーダウンになります。この機能は、 ＿＿ CSライン上のグリッチに起因して偶発的にパワーアップしてしまうことを ＿＿ 防止します。すなわち、CSの立ち下がりエッジでデバイスがパワーアッ ＿＿ プを開始しても、CSの立ち上がりエッジで再度パワーダウンされます。 10番目の立ち下がりエッジに終了します。必要とされるパワーアップ時 間が経過した後に変換を開始する必要があります （図20） 。AD7866 に関するパワーアップ時間については、パワーアップ時間の節を参照 してください。 AD7866が既にパーシャル・パワーダウン・モードにあり、かつSCLKの ＿＿ 2番目と10番目の立ち下がりエッジの間にCSをハイレベルにした場 パワーアップ時間 AD7866にはパーシャル・パワーダウンとフルパワーダウンの2つのパワ 合、デバイスはフルパワーダウン・モードになります。各種の構成におけ ーダウン・モードがあります。これらについては動作モードの節で説明 るパーシャル・パワーダウンに関連するパワーアップ時間の詳細につい してあります。この節では、いずれかのモードから抜け出す際のパワ ては、パワーアップ時間の節を参照してください。 ーアップ時間について説明します。ここで述べるパワーアップ時間は フルパワーダウン・モード このモードは、フルパワーダウンからのパワーアップにはパーシャル・パ VREF、DCAPA、DCAPBの各ピンに推奨コンデンサを接続した場合に適 用されることに注意してください。 ＿＿ フルパワーダウンからパワーアップするためには、CSの立ち下がりエッ ワーダウンからのパワーアップよりさらに長い時間が必要なため、パー シャル・パワーダウン・モードより低いスループット・レートが要求されるア ジからtPOWER UPとして約4msが必要です （図20） 。パーシャル・パワー プリケーションでの使用を目的としています。このモードは、比較的高 ダウンからのパワーアップは、これより遥かに小さい時間で済みます。 スループット・レートで実行される一連の変換の後ろに長い無動作時 内部リファレンスを使用する場合、パワーアップ時間は、4μs （typ） で 間（すなわちパワーダウン） が続くアプリケーションに適しています。 すが、外部リファレンスを使用する場合は、パワーアップ時間は1μs AD7866がフルパワーダウンになると、全アナログ回路がパワーダウン CS 1 2 10 16 SCLK トライアステート DOUTA DOUTB 図17 パーシャル・パワーダウン・モードの開始 デバイスはフルにパワーアップします。 パワーアップ時間の節を参照。 デバイスの パワーアップ動作開始 CS 10 1 16 1 1 SCLK A DOUTA DOUTB 無効データ 有効データ 図18 REV.0 パーシャル・パワーダウン・モードの終了 15 6 AD7866 デバイスはパワーアップ 動作を開始します。 デバイスはパーシャル・ パワーダウンになります。 デバイスはフルパワー ダウンになります。 CS 1 2 1 10 6 1 10 1 2 6 SCLK DOUTA トライアステート 無効データ DOUTB 図19 デバイスの パワーアップ動作開始 トライアステート 無効データ フルパワーダウン・モードの開始 デバイスはフルにパワーアップ tPOWER UP CS 10 1 16 1 1 6 SCLK DOUTA DOUTB 無効データ 有効データ 図20 フルパワーダウン・モードの終了 （typ） になります。これは、外部リファレンスを使用している場合に、最 るため、1ダミー・サイクルを経過させることが最適です。同様に、電源 大20MHzまでの任意のSCLK周波数で、パーシャル・パワーダウン を加えた直後にデバイスをパーシャル・パワーダウン・モードにする場合 （図18） からデバイスが1ダミー・サイクルあれば常にパワーアップできる にも、2ダミー・サイクルを経過させる必要があります。最初のダミー・サ ＿＿ イクルでは10番目のSCLK立ち下がりエッジが経過するまでCSをロー ことを意味しています。ダミー・サイクルが完了すると、ADCはフル・パ ワーアップして、入力信号を正常に取り込むことができます。内部リフ ァレンスを使用している場合にも、SCLKが十分低速で、有効な変換 レベルに維持します （図16） 。2番目のサイクルでは、2番目のSCLK立 ＿＿ ち下がりエッジと10番目のSCLKエッジの間にCSをハイレベルにしま が要求される前に所要パワーアップ時間を確保できれば、1ダミー・サ す （図17） 。一方、電源を加えたとき、デバイスをフルパワーダウン・モ イクルで十分にデバイスをパワーアップさせることができます。この他に、 ＿＿ ダミー変換後にバスがトライアステートに戻るタイミングからCSの次の立 ードにする場合、3ダミー・サイクルを経過させる必要があります。最初 のダミー・サイクルでは10番目のSCLK立ち下がりエッジが経過するま ＿＿ でCSをローレベルに維持します （図16） 。2番目と3番目のサイクルで、 ち下がりエッジまでの間に、静止時間tQUIETの確保も必要です。 もう１つの方法として、ダミー・サイクルを十分長くするためにSCLKを低 ＿＿ 速化する代わりに、CSのハイレベル時間を延長して、フルパワーダウ デバイスがフルパワーダウン・モードになります （図19） 。動作モードの ンからパワーアップする際の所要パワーアップ時間 （図20） を含むよう 電源がAD7866に加えられたら、すべての外部リファレンスがパワーア にすることもできます。 ップし、すべてのリファレンス・コンデンサが最終値まで充電されるよう パーシャル・パワーダウンから抜け出す際の、内部リファレンスまたは外 に十分な時間を確保する必要があります。また、内部リファレンス・バ 部リファレンスの使用による所要パワーアップ時間の違いは、主に内 ッファが各種のリファレンス・バッファ・デカップリング・コンデンサを最終 部リファレンス・バッファに起因しています。内部リファレンスを使ってい 値まで充電できるように十分な時間を確保する必要があります。その 節を参照してください。 る場合、パーシャル・パワーダウン・モードでパワーダウンした後、再度 後、AD7866をノーマル・モードにするために、1ダミー・サイクル （約1∼ パワーアップする必要がありますが、外部リファレンスを使っている場 4μs ） の経過を待ちます。ダミー変換の直後に最初の有効な変換を 合には再度パワーアップする必要はありません。これらのバッファをパ 実行する場合は、十分なアクイジション時間を確保するための注意が ワーアップするために必要な時間は単にそれ自体がパワーアップする 必要です。前述のように、パワーダウン・モードからパワーアップする際、 ＿＿ デバイスはCSの立ち下がりエッジの後に入力された最初のSCLKエ 時間だけでなく、VREF、DCAPA、DCAPBの各ピンに存在するデカ ッジでトラックに戻ります。ただし、電源が加えられた後に最初にADC ップリング・コンデンサを充電するために必要な時間も加わります。 ＿＿ パーシャル・パワーダウンからパワーアップする際、CSの立ち下がりエ がパワーアップする際は、 トラック／ホールドは既にトラック状態にありま ッジの後にデバイスが受け取る最初のSCLKエッジの後で、デバイス す。これは、所望の動作モードでADCがパワーアップし、 したがって のパワーダウン中にホールド・モードにあったトラック／ホールドがトラッ モードを変えるためにダミー・サイクルが不要な場合には、 トラック／ホ ク・モードに戻ることに、注意する必要があります。これを図18の位置 ールドをトラック状態にするために必要なダミー・サイクルは不要なこと Aに示します。 を意味しています （ADC電源電流を監視できると仮定） 。電流を監 電源が最初にAD7866に加えられるとき、ADCはパワーダウン・モード 視できない場合には、対応するダミー・サイクルを実行して、デバイスを またはノーマル・モードからパワーアップできます。この理由により、デバ 希望するモードにする必要があります。 イスが完全にパワーアップした後に有効な変換を開始させるようにす 16 REV.0 AD7866 消費電力とスループット・レートの関係 変換を行わないときにAD7866のパーシャル・パワーダウン・モードを使 の間、デバイスはパーシャル・パワーダウン・モードに留まります。 うことにより、スループット・レートを低く抑えて、ADCの平均消費電力 ます。スループット・レート＝100kSPSの場合、サイクル時間は10μsと AD7866は変換サイクルの残りの8μsの間に2.8mW消費したと言え を節約できます。図21に、スループット・レートを減少させたとき、デバ なり、各サイクルで消費される平均電力は （2/10） × （24mW） ＋ イスがパーシャル・パワーダウン状態に留まる時間が長くなるほど、平 （8/10） × （2.8mW） ＝7.04mWになります。V DD＝3V、SCLK＝ 均消費電流が小さくなる様子を示します。 20MHz、かつデバイスが変換の間に再びパーシャル・パワーダウン・ モードになる場合、ノーマル動作で消費される電力は8.4mWになり 100 ます。AD7866は2ms間の各変換サイクルで8.4mWを消費し、デバ イスがパーシャル・パワーダウンにある残りの8ms間で1.68mW消費す VDD = 5V SCLK = 20MHz ると言えます。スループット・レート＝100kSPSの場合、各変換サイクル 10 消費電力―mW で 消 費される平 均 電 力は（ 2 / 1 0 ） × （ 8 . 4 m W ）＋（ 8 / 1 0 ） × VDD = 3V SCLK = 20MHz （1.68mW） ＝3.02mWになります。図21に、AD7866に対して5Vおよび 1 3Vの電源を使用した場合に、変換の間でパーシャル・パワーダウン・ モードを使った際の消費電力とスループット・レートの関係を示します。 シリアル・インターフェース 図22に、AD7866に対するシリアル・インターフェースの詳細なタイミング 0.1 図を示します。シリアル・クロックは変換クロックとして使用され、変換 0.01 0 50 100 150 200 250 スループット―kSPS 300 時にAD7866に入出力される情報の転送制御にも使用されます。 ＿＿ ＿＿ CS 信号が、データ転送と変換プロセスを開始させます。CSの立ち 350 図21 パーシャル・パワーダウンでの消費電力とスループットの関係 下がりエッジで、 トラック／ホールドがホールド・モードになり、バスはト ライアステートから抜け出して、この時点でアナログ入力がサンプルさ 例えば、AD7866が連続サンプリング・モードにあり、スループット・レ れます。変換もこの時点で開始され、完了までにSCLKで16サイクル ート＝100kSPS、SCLK＝20MHz （VDD＝5V） 、変換の間にデバイス を要します。SCLKで13個の立ち下がりエッジが経過すると、 トラッ がパーシャル・パワーダウン・モードになる場合、ノーマル動作時の最 ーダウンからのパワーアップ時間に1ダミー・サイクルすなわち1μs （外 ク／ホールドが次のSCLK立ち上がりエッジでトラック状態に戻ります ＿＿ （図22のポイントB） 。CS の立ち上がりエッジで変換が終了し、 ＿＿ DOUTAとDOUTBがトライアステートに戻ります。CSをハイレベルにしな 部リファレンス使用の場合） を使い、残りの変換時間にもう1サイクルす いでDOUTAに対してローレベルをさらに16 SCLKサイクル間維持する なわち1μs使う場合、AD7866は各変換サイクルに2μsを要し、 と、変換BからのデータがDOUTAに出力されます。 大消費電力は24mW （VDD＝5V） と計算されます。パーシャル・パワ 24mW消費すると言うことができます。変換サイクルの残りの部分8μs CS t6 t2 1 SCLK 2 3 4 DOUTB トライアステート 0 13 RANGE A0 A/B 14 15 t5 t7 t4 t3 DOUTA B 5 16 t8 t QUIET DB11 DB2 DB10 DB1 DB0 トライアステート 先頭にゼロが1ビット、ステータスが3ビット 図22 シリアル・インターフェースのタイミング図 CS t6 t2 2 1 SCLK 3 4 5 t5 t3 DOUTA 0 トライアステート RANGE t4 A0/ A 0 ZERO DB11A 先頭にゼロが1ビット、ステータスが3ビット 図23 REV.0 14 15 32 17 16 t9 t7 DB1A DB0A ZERO RANGE A0/ A 0 ONE 先頭にゼロが1ビット、ステータスが3ビット 1本のDOUTラインに両ADCからのデータを出力 17 DB11B DB1B DB0B トライアステート AD7866 表 III ステータス・ビット説明 ビット ビット名 コメント 15 ZERO 先頭のゼロ・ビット。このビットは常にゼロ出力。 14 RANGE このビ の場合、前の転送で ＿＿ ットの極性は、RANGEピンを使って選択してあるアナログ入力範囲を表示します。このビットが“0” のCSの立ち下がりエッジで、RANGEピンがロジック・ローレベルにあり、今度の変換に対し て0V∼V REFのアナログ入力範囲が ＿＿ 指定されていることを意味します。このビットが“1” の場合、前の転送でのCSの立ち下がりエッジで、RANGEピンがロジック・ハ イレベルにあり、今度の変換に対して2×VREFのアナログ入力範囲が指定されていることを意味します。アナログ入力の節を参 照してください。 13 A0 このビットは変換を行うチャンネル （チャンネル1またはチャンネル2） を指定します。このビットが“0” の場合、ADCのチャンネル1か らの変換結果を、また “1” の場合は、同じADCのチャンネル2からの変換結果を、それぞれ示します。 12 A/B このビットは、変換結果を出力するADCを表します。このビットが“0” の場合、結果はADCAから、 “1” の場合、結果はADC B からであることを表します。これは1つのシリアル・ポートしか使用できなく、1本のDOUTラインを使う場合に特に便利です （図23） 。 SPORT0コントロール・レジスタは次のように設定します。 同様に、DOUTBに対してCSをさらに16 SCLKサイクル間ローレベルに TFSW＝RFSW＝1、交番フレーミング 維持すると、変換AからのデータがDOUTBに出力されます。この様子 を図23に示します。この図ではDOUTAについて示してあります。このケ INVRFS＝INVTFS＝1、アクティブ・ロー・フレーム信号 ースでは、使用されているDOUTラインが32番目のSCLK立ち上がりエ ＿＿ ッジか、またはCSの立ち上がりエッジのいずれか早く発生する方でト DTYPE＝00、右詰めデータSLEN＝1111、16ビット・データ・ワード ライアステートに戻ることに注意してください。 TFSR＝RFSR＝1、ワード毎のフレーム 変換プロセスを実行してAD7866のいずれかのデータ・ライン上に1変 IRFS＝0 換データを取り出すためには、 シリアル・クロックで16サイクル必要です。 ＿＿ CSがローレベルになると、マイクロコントローラまたはDSPによって先頭 ITFS＝1 ISCLK＝1、内部シリアル・クロック SPORT1コントロール・レジスタは次のように設定します。 TFSW＝RFSW＝1、交番フレーミング のゼロが読み出されます。次に残りのデータが3ビットのデータ・ステー タスから始まり後続のSCLKの立ち下がりエッジで出力されます。す INVRFS＝INVTFS＝1、アクティブ・ロー・フレーム信号 なわち、シリアル・クロックの最初の立ち下がりエッジにより先頭のゼロ DTYPE＝00、右詰めデータSLEN＝1111、16ビット・データ・ワード が、次の立ち下がりエッジで3ビットのステータス・ビット内の最初のビ ISCLK＝0、外部シリアル・クロック ットが出力されます。前の （15番目の） 立ち下がりエッジで出力された TFSR＝RFSR＝1、ワード毎のフレーム データ転送の最終ビットは16番目の立ち下がりエッジで有効になりま IRFS＝0 ITFS＝1 す。低速のSCLKを使用するアプリケーションでは、各SCLK立ち上 ＿＿ がりエッジでデータを読み込むことができます。すなわちCSの立ち下 AD7866にパワーダウン・モードを実現するときは、SLENを1001に設 がりエッジ後の最初のSCLK立ち上がりエッジで先頭のゼロを、15番 定して8ビットのSCLKバーストを発生させます。接続図を図24に示し 目の立ち上がりSCLKエッジでDB0をそれぞれ読み込むことができ ます。ADSP-218xではSPORT0のTFS0とRFS0およびSPORT1の ます。使用しているDOUTライン上ので、先頭のゼロに続く3ビットのステ RFS1が一緒に接続され、TFS0が出力に、RFS0とRFS1が入力に、 ータス・ビットはその後ろに続く変換結果に関する情報を提供します。 それぞれ設定されています。DSPは交番フレーミング・モードで動作 表IIIに、これら識別ビットの解釈を示します。 し、SPORTコントロール・レジスタは上記のように設定されます。TFS ＿＿ 上で発生されるフレーム同期化信号はCSに接続され、すべての信 マイクロプロセッサ・インターフェース AD7866に内蔵されているシリアル・インターフェースを使うと、さまざま 号処理アプリケーションと同様に等間隔サンプリングが必要です。た だし、この例では、タイマー割り込みを使って、ADCのサンプリング・レ な多くのマイクロプロセッサにデバイスを直接接続できます。この節で ートを制御するため、ある条件下で、等間隔サンプリングにならないこ は、AD7866を一般的な幾つかのマイクロコントローラやDSPのシリア とがあります。 ル・インターフェース・プロトコルとインターフェースさせる方法について説 タイマーとその他のレジスタには、必要とされるサンプル間隔で割り込 明します。 みを発生させる値が書き込まれます。割り込みを受け付けると、値は TFS/DT （ADCコントロール・ワード） と一緒に転送されます。TFSを使 AD7866とADSP-218xとのインターフェース ADSP-218xファミリーのDSPは、外付けロジックなしで直接AD7866 ってRFSすなわちデータの読み込みを制御します。シリアル・クロック の周波数はSCLKDIVレジスタに設定されます。TFSと一緒に送信 にインターフェースできます。AD7866のVDRIVEピンでは、ADSP-218x する命令が与えられると （すなわちAX0＝TX0） 、SCLKの状態がチ と同じ電源電圧を使います。この方法により、必要に応じて、ADCは ェックされます。SCLKがハイレベル、ローレベル、ハイレベルと変化 シリアル・インターフェースすなわちADSP-218xより高い電圧で動作す するのをDSPが待った後に送信が開始されます。送信命令が ることが可能になります。この例では、AD7866のDOUTAとDOUTBが SCLKの立ち上がりエッジまたはその近傍で発生するようにタイマーと ADSP-218xの両シリアル・ポートに接続されています。 SCLKの値が設定されると、データが送信されるか、または次のクロ ック・エッジまで待たされます。 18 REV.0 AD7866 例えば、ADSP-2189が20MHz水晶発振器を使っている場合、マス では、TMS320C541と同じ電源電圧を使います。この方法により、必 ター・クロック周波数は40MHzになり、マスター・サイクル時間は25ns 要に応じて、ADCはシリアル・インターフェースすなわちTMS320C541 になります。SCLKDIVレジスタに値3を書き込むと、SCLK＝5MHz より高い電圧で動作することが可能になります。 が得られ、各1 SCLK周期は8マスター・クロック周期に等しくなります。 AD7866とDSP-563xxとのインターフェース 図26の接続図に、AD7866とモトローラ社のDSP-563xxファミリーDSP 選択したスループット・レートに応じて、タイマー・レジスタに値 （例えば 803） を書き込んだ場合、割り込みの間に、さらにその後の送信命令 のESSI （同期シリアル・インターフェース） との接続方法を示します。各 の間に （803＋1＝804） 100.5 SCLKが経過します。この場合、SCLK ESSI （2ボード内蔵） は同期モードで動作し （CRBレジスタのSYNビッ エッジで送信命令が発生するため、 不等間隔サンプリングになります。 ト＝1） 、TxとRxのワード長フレーム同期を内部で発生します （CRBの 割り込みの間のSCLK数が整数Nである場合、DSPにより等間隔サ FSL1ビット＝0かつFSL0ビット＝0） 。CRBでMOD＝0を設定して、ESSI ンプリングが設定されます。 のノーマル動作を選択します。CRA内でWL1ビット＝1かつWL0ビッ ト＝0の設定を行い、ワード長＝16に設定します。AD7866にパワーダ AD7866* SCLK CS ADSP-21xx* ウン・モードを設定するため、CRA内でWL1ビット＝0かつWL0ビット＝0 SCLK0 の設定を行って、ワード長を8ビットに変更できます。CRB内のFSPビッ SCLK1 トを “1” に設定して、フレーム同期を反転させます。信号処理アプリケ TFS0 ーションに対しては、DSP-563xxからのフレーム同期信号が等間隔サ RFS0 ンプリングを実現することが必須であることに注意してください。 RSF1 DOUTA DR0 DOUTB DR1 図26に示す例では、シリアル・クロックがESSI0から取得されるため、 SCK0ピンを出力に設定し （SCKD＝1） 、SCK1ピンを入力 （SCKD＝ 0） に設定する必要があります。フレーム同期信号はESSI0のSC02か VDRIVE ら取得し （SCD2＝1） 、一方ESSI1では、SCD2＝0に設定してSC12 を入力に設定する必要があります。AD7866のVDRIVEピンでは、 *分かり易くするためにその他のピンは省略してあります。 VDD 図24 DSP-563xxと同じ電源電圧を使います。この方法により、必要に応 AD7866とADSP-218xとのインターフェース AD7866* じて、ADCはシリアル・インターフェースすなわちDSP-563xxより高い電 TMS320C541* SCLK 圧で動作可能になります。 CLKX0 CLKR0 AD7866* CLKX1 CLKR1 DOUTA DR0 DOUTB DR1 CS VDRIVE SCK0 SCK1 FSX0 FSR0 FSR1 DOUTA SRD0 DOUTB SRD1 CS SC02 SC12 *分かり易くするためにその他のピンは省略してあります。 VDRIVE VDD 図25 DSP-563xx* SCLK AD7866とTMS320C541とのインターフェース *分かり易くするためにその他のピンは省略してあります。 AD7866とTMS320C541とのインターフェース TMS320C541のシリアル・インターフェースでは、連続シリアル・クロッ VDD 図26 クとフレーム同期信号を使って、データ転送動作をAD7866のような ＿＿ ペリフェラル・デバイスに同期化しています。CS 入力を使うと、外付け DSP-563xxとのインターフェース アプリケーション情報 グラウンド接続とレイアウト AD7866のアナログ電源とデジタル電源は独立しており、別々のピン ロジックなしで、TMS320C541とAD7866の間を容易にインターフェー スできます。TMS320C541のシリアル・ポートは、内部CLKX （シリア を使用することにより、デバイスのアナログ部とデジタル部とのカップリ ル・ポート0のTxシリアル・クロック） とFSX0 （シリアル・ポート0からのTx ングを最小にしています。AD7866はPSRR対電源リップル周波数の フレーム同期） を使うバースト・モードで動作するように設定します。シ プロット （特性3a∼特性4b） に示すように、電源ノイズに対して非常に リアル・ポート・コントロール・レジスタ （SPC） は次のように設定します。 優れた耐性を持っています。しかし、グラウンド接続とレイアウトについ SPC0：FO＝0、FSM＝1、MCM＝1、TxM＝1 ては注意が必要です。 SPC1：FO＝0、FSM＝1、MCM＝0、TxM＝0 AD7866を実装するプリント回路ボードは、アナログ部とデジタル部を AD7866にパワーダウン・モードを設定するため、フォーマット・ビットFO 分離して、ボード内でそれぞれをまとめて配置するように設計する必 は “1” に設定してワード長を8ビット設定します。 要があります。そうすると、グラウンド・プレーンの使用が可能になり、 接続図を図25に示します。信号処理アプリケーションに対しては、 それらを容易に分離できるようになります。一般に、エッチング部分を TMS320C541からのフレーム同期信号が等間隔サンプリングを実現 最小すると、最適なシールド効果を持つため、この方法はグラウンド・ することが必須であることに注意してください。AD7866のVDRIVEピン プレーンに最適です。 REV.0 19 AD7866 グラウンド・プレーンとアナログ・グラウンド・プレーンは1点で接続する 実装型のような実効直列抵抗 （ESR） が小さく、かつ実効直列インダ 必要があります。複数のデバイスがAGNDとDGNDの接続を必要と クタンス （ESI） が小さいものを使って、内部ロジックのスイッチングに起 するシステム内でAD7866を使用する場合は、この接続は1ヵ所行う 因する過渡電流を処理する必要があります。図27に、電源デカップ 必要があります。AD7866のできるだけ近くに星型のグラウンド・ポイ リングの推奨方式を示します。各リファレンス構成でのデカップリング ントを構成する必要があります。 条件については、リファレンスの節を参照してください。 ノイズがチップに混入するので、デバイスの真下をデジタル・ラインが 通らないようにしてください。ノイズ混入を防止するため、アナログ・グ ラウンド・プレーンが A D 7 8 6 6の下を通 過することは可 能です。 AD7866の電源ラインはできるだけ太いパターンにしてインピーダンス を下げ、電源ライン上のグリッチによる影響を軽減させます。クロック 10µ F AV DD DVDD AGND AGND DGND 0.1µ F などの高速なスイッチング信号は、デジタル・グラウンドでシールドして ボードの他の部分に対するノイズの放射を防止します。また、クロック 0.1µ F 10µ F VDRIVE AD7866 信号はアナログ入力の近くを通過しないようにします。デジタル信号と TDS04/2002/1000 ドに対する低インピーダンス・パスを提供するセラミック型または表面 AD7866の両AGNDピンはAGNDプレーンに接続します。デジタル・ 0.1µ F アナログ信号の交差は回避する必要があります。ボードの反対側の 図27 パターンは、互いに右角度となるように配置します。これにより、ボード 推奨電源デカップリング方式 を貫通する結合の影響を減らすことができます。マイクロストリップ技 術の使用は最善ですが、両面ボードでは常に使用できるとは限りま て、信号はハンダ面に配線します。 AD7866の性能評価 AD7866の推奨レイアウトの概要はAD7866評価ボード内に示してあ デカップリングを正しく行うことも重要です。すべてのアナログ電源と ります。評価ボードの梱包には、アセンブラ、テスト済み評価ボード、 ド AGNDの間に10μFコンデンサと0.1μFのコンデンサを並列接続し キュメント、EVALBOARD CONTROLLERを介してPCからボードを てデカップリングします。すべてのデジタル電源をDGNDに接続した少 制御するソフトウェアが添付されています。EVAL-BOARD CON- なくとも0.1μFのディスク・セラミック・コンデンサでデカップリングする必 TROLLERは、AD7866評価ボードや多くのアナログ・デバイセズの せん。この技術では、ボードの部品面はグラウンド・プレーン専用にし 要があります。VDRIVEはDGNDに接続した0.1μFセラミック・コンデ 評価ボード （終わりにCB識別子が付くもの） と組み合わせて使用して、 ンサでデカップリングします。デカップリング部品の効果を最大にする AD7866のAC性能とDC性能のデモ／評価を行うことができます。 ためには、これらの部品をデバイスのできるだけ近くに、理想的には ソフトウェアを使うと、ユーザーはAD7866のACテスト （高速フーリエ変 デバイスの隣に配置します。0.1μFコンデンサは、高周波でグラウン 換） とDCテスト （コードのヒストグラム） を行うことができます。 外形寸法 サイズはインチと（mm）で示します。 20ピン薄型シュリンク・スモール・アウトライン・パッケージ （RU-20） 0.260 (6.60) 0.252 (6.40) 20 11 PRINTED IN JAPAN 0.177 (4.50) 0.169 (4.30) 0.256 (6.50) 0.246 (6.25) 1 10 ピン1 0.006 (0.15) 0.002 (0.05) 実装面 0.0433 (1.10) MAX 0.0256 (0.65) 0.0118 (0.30) BSC 0.0075 (0.19) このデータシートはエコマーク認定の再生紙を使用しています。 20 0.0079 (0.20) 0.0035 (0.090) 8° 0° 0.028 (0.70) 0.020 (0.50) REV.0