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16ビット、8チャンネル同時サンプリング
データ・アクイジション・システム
ADAS3023
データシート
機能ブロック図
特長
DIFF TO
COM
IN0
IN1
IN2
IN3
IN4
IN5
IN6
IN7
COM
VIO
RESET
PD
CNV
LOGIC/
INTERFACE
BUSY
CS
TRACK
AND
HOLD
PulSAR
ADC
PGIA
SCK
DIN
SDO
ADAS3023
REFIN
BUF
REF
VSSH AGND DGND REFx
アプリケーション
10942-001
使いやすい 16 ビットのデータ・アクイジション・システム
2、4、6、8 個のチャンネルを同時サンプリングとして選択可能
差動入力電圧範囲: 最大±20.48 V
8 チャンネルの高い入力インピーダンス: 500 MΩ 以上
高い入力同相モード除去比: 95.0 dB
設定可能な入力範囲
4.096 V のリファレンス電圧とバッファを内蔵
レイテンシ／パイプライン遅延がない (SAR アーキテクチャ)
4 線式の 1.8 V～5 V SPI/SPORT 互換シリアル・インターフェ
ースを内蔵
40 ピン LFCSP パッケージ (6 mm × 6 mm)を採用
工業用温度範囲: −40°C～+85°C
VDDH AVDD DVDD
図 1.
マルチチャンネルのデータ・アクイジションとシステム監視
プロセス制御
電力ライン監視
自動テスト装置
患者モニタ
スペクトル解析
計装機器
概要
ADAS3023 は、16 ビット逐次比較型 A/D コンバータを採用した
完結型のデータ・アクイジション・システムです。このデバイ
スは、2 チャンネルで最大 500 kSPS、4 チャンネルで最大 250
kSPS、 6 チャンネルで最大 167 kSPS、8 チャンネルで最大
125 kSPS の同時サンプリングが可能で、アナログ・デバイセズ
独自の iCMOS® 高電圧工業用製造プロセス技術で製造されてい
ます。
ADAS3023 は、8 チャンネルの低リーク・トラック・アンド・
ホールド、4 種類の差動入力範囲を提供する高い同相モード除
去比を持つ可変ゲイン計装アンプ (PGIA) ステージ、高精度低ド
リフトの 4.096 V リファレンス電圧とバッファ、16 ビット電荷
再分配逐次比較型 (SAR) A/D コンバータ (ADC)を内蔵しています。
ADAS3023 は、±15 V 電源動作で最大±20.48 V の差動入力範囲を
処理することができます。
ADAS3023 は、信号バッファ機能、レベル・シフト、増幅／減
衰、同相モード除去比、セトリング・タイム、またはその他の
アナログ・シグナル・コンディショニング問題を解消してデザ
イン問題を簡素化すると同時に、小型化、マーケット投入時間
の短縮、低価格化を可能にします。
ADAS3023 は出荷時に校正され、動作仕様は −40°C～+85°C で
規定されています。
表 1.代表的な入力範囲選択
Single-Ended Signals1
Input Range, VIN
0 V to 1 V
0 V to 2.5 V
0 V to 5 V
0 V to 10 V
±1.28 V
±2.56 V
±5.12 V
±10.24 V
1
アナログ入力セクションの詳細については、 図 39 と図 40 を参照してくだ
さい。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
Rev. A
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本
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
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大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
ADAS3023
データシート
目次
特長 ..................................................................................................... 1
代表的なアプリケーション接続図 ........................................... 21
アプリケーション ............................................................................. 1
アナログ入力 ............................................................................... 21
機能ブロック図 ................................................................................. 1
リファレンス電圧の入力／出力 ............................................... 22
概要 ..................................................................................................... 1
電源............................................................................................... 24
改訂履歴 ............................................................................................. 2
消費電力モード ........................................................................... 24
仕様 ..................................................................................................... 3
変換モード ................................................................................... 25
タイミング仕様 ............................................................................. 6
デジタル・インターフェース........................................................ 26
絶対最大定格 ..................................................................................... 9
変換制御 ....................................................................................... 26
ESD の注意 .................................................................................... 9
RESET 入力とパワーダウン (PD) 入力 ..................................... 26
ピン配置およびピン機能説明 ....................................................... 10
シリアル・データ・インターフェース.................................... 27
代表的な性能特性 ........................................................................... 12
一般的なタイミング ................................................................... 28
用語 ................................................................................................... 17
コンフィギュレーション・レジスタ........................................ 29
動作原理 ........................................................................................... 19
パッケージとオーダー情報 ........................................................... 30
概要............................................................................................... 19
外形寸法 ....................................................................................... 30
動作............................................................................................... 19
オーダー・ガイド ....................................................................... 30
伝達関数....................................................................................... 20
改訂履歴
2/14—Rev. 0 to Rev. A
Changes to Table 2 ............................................................................... 5
Changes to Figure 38 .......................................................................... 21
5/13—Revision 0: Initial Version
Rev. A
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ADAS3023
データシート
仕様
特に指定がない限り、VDDH = 15 V ± 5%、VSSH = −15 V ± 5%、AVDD = DVDD = 5 V ± 5%; VIO = 1.8 V～AVDD、内蔵リファレンス電圧
VREF = 4.096 V、fS = 500 kSPS、すべての仕様は TMIN～TMAX で規定。
表 2.
Parameter
Test Conditions/Comments
RESOLUTION
Min
Typ
Max
16
Unit 1
Bits
ANALOG INPUT (IN0 to IN7, COM)
Input Impedance
ZIN
500
Operating Input Voltage Range 2
VIN, on any single pin
VSSH + 2.5
Differential Input Voltage Ranges, VIN
VINX − COM
MΩ
VDDH − 2.5
V
V
PGIA gain = 0.2, VIN = 40.96 V p-p
−5VREF
+5VREF
PGIA gain = 0.4, VIN = 20.48 V p-p
−2.5VREF
+2.5VREF
V
PGIA gain = 0.8, VIN = 10.24 V p-p
−1.25VREF
+1.25VREF
V
PGIA gain = 1.6, VIN = 5.12 V p-p
−0.625VREF
+0.625VREF
V
Two channels
0
500
kSPS
THROUGHPUT
Conversion Rate
Transient Response 3
Four channels
0
250
kSPS
Six channels
0
167
kSPS
Eight channels
0
125
kSPS
820
ns
+2.5
LSB
Full-scale step
DC ACCURACY
No Missing Codes
16
−2.5
Bits
Integral Linearity Error
PGIA gain = 0.2, 0.4, or 0.8, COM = 0 V
PGIA gain = 1.6, COM = 0 V
−3
±1
+3
Differential Linearity Error
All PGIA gains, COM = 0 V
−0.95
±0.5
+1.25
Transition Noise
PGIA gain = 0.2 or 0.4
6
LSB
PGIA gain = 0.8
7
LSB
PGIA gain = 1.6
±1
10
LSB
LSB
External reference, all PGIA gains
−0.075
Gain Error Match, Delta Mean
External reference, all PGIA gains
−0.05
Gain Error Temperature Drift
External reference, PGIA gain = 0.2, 0.4, or 0.8
Offset Error4
External reference, PGIA gain = 0.2
−65
−35
+12
LSB
External reference, PGIA gain = 0.4
−85
−45
+12
LSB
LSB
Gain Error 4
+0.075
External reference, PGIA gain = 1.6
Offset Error Match, Delta Mean
Offset Error Temperature Drift
AC ACCURACY 5
Signal-to-Noise Ratio
Signal-to-Noise + Distortion (SINAD)
Rev. A
%FS
+0.05
%FS
1
ppm/°C
2
ppm/°C
External reference, PGIA gain = 0.8
−10
0
+10
External reference, PGIA gain = 1.6
0
130
250
LSB
External reference, PGIA gain = 0.2, 0.4, 0.8, or 1.6
−15
±1
+15
LSB
External reference, PGIA gain = 0.2 or 0.4, IN0 to IN7
0
0.5
2
ppm/°C
External reference, PGIA gain = 0.8, IN0 to IN7
0
1.5
3
ppm/°C
External reference, PGIA gain = 1.6, IN0 to IN7
0
2.5
5
ppm/°C
Internal reference
fIN = 1 kHz, COM = 0 V
PGIA gain = 0.2
90.0
91.5
dB
PGIA gain = 0.4
89.5
91.0
dB
PGIA gain = 0.8
87.5
89.0
dB
PGIA gain = 1.6
85.0
86.5
dB
PGIA gain = 0.2
89.5
91.0
dB
PGIA gain = 0.4
89.0
90.5
dB
PGIA gain = 0.8
87.0
88.5
dB
PGIA gain = 1.6
84.0
86.0
dB
fIN = 1 kHz, two, four, six, and eight channels
－ 3/30 －
ADAS3023
データシート
Parameter
Dynamic Range
Test Conditions/Comments
Typ
91.0
92
Max
Unit 1
fIN = 1 kHz, −60 dB input
PGIA gain = 0.2
Total Harmonic Distortion
Min
dB
PGIA gain = 0.4
90.5
91.5
dB
PGIA gain = 0.8
88.0
89.5
dB
PGIA gain = 1.6
86.0
fIN = 1 kHz, all PGIA gains
87.0
dB
−100
dB
Spurious-Free Dynamic Range
fIN = 1 kHz, all PGIA gains
105
dB
Channel-to-Channel Crosstalk
fIN = 1 kHz, all channels inactive
95
dB
DC Common-Mode Rejection Ratio
(CMRR)
All channels
PGIA gain = 0.2
95.0
dB
PGIA gain = 0.4
95.0
dB
PGIA gain = 0.8
95.0
dB
PGIA gain = 1.6
95.0
dB
−40 dBFS
8
MHz
−3 dB Input Bandwidth
INTERNAL REFERENCE
REFx Pins
Output Voltage
TA = 25°C
Output Current
TA = 25°C
4.088
4.096
4.104
Temperature Drift
REFEN bit = 1
±5
ppm/°C
REFEN bit = 0, REFIN pin = 2.5V
±1
ppm/°C
Internal Reference
AVDD = 5 V ± 5%
20
μV/V
Buffer Only
AVDD = 5 V ± 5%
4
250
V
µA
Line Regulation
REFIN Output Voltage 6
TA = 25°C
Turn-On Settling Time
CREFIN, CREF1, CREF2 = 10 µF||0.1 µF
EXTERNAL REFERENCE
Voltage Range
Current Drain
2.495
2.5
ppm
2.505
100
V
ms
REFEN bit = 0
REFx input, REFIN = 0 V
4.096
4.104
V
REFIN input (buffered)
4.000
2.5
2.505
V
fS = 500 kSPS
100
µA
DIGITAL INPUTS
Logic Levels
VIL
VIO > 3 V
−0.3
+0.3 × VIO
VIH
VIO > 3 V
0.7 × VIO
VIO + 0.3
V
VIL
VIO ≤ 3 V
−0.3
+0.1 × VIO
V
VIH
VIO ≤ 3 V
0.9 × VIO
VIO + 0.3
V
IIL
−1
+1
µA
IIH
−1
+1
µA
V
DIGITAL OUTPUTS 7
Data Format
Twos complement
VOL
ISINK = +500 µA
VOH
ISOURCE = −500 µA
0.4
VIO − 0.3
V
V
POWER SUPPLIES
VIO
1.8
AVDD
4.75
5
AVDD + 0.3
5.25
V
V
DVDD
4.75
5
5.25
V
VDDH
VDDH > input voltage + 2.5 V
14.25
15
15.75
V
VSSH
VSSH < input voltage − 2.5 V
−15.75
−15
−14.25
V
Rev. A
－ 4/30 －
ADAS3023
データシート
Parameter
IVDDH
Typ
Max
Unit 1
Two channels
5.0
5.5
mA
Four channels
6.0
7.0
mA
Test Conditions/Comments
Min
Six channels
9.5
10.5
mA
Eight channels
9.5
10.5
mA
PD = 1
IVSSH
IAVDD
10.0
µA
Two channels
−5.5
−5.0
mA
Four channels
−6.5
−5.5
mA
Six channels
−10.0
−8.5
mA
Eight channels
−10.0
−8.5
mA
All PGIA gains, PD = 1
10.0
µA
All PGIA gains, PD = 0, reference buffer enabled
16.0
All PGIA gains, PD = 0, reference buffer disabled
IDVDD
IVIO
15.5
All PGIA gains, PD = 1
100
All PGIA gains, PD = 0
2.5
All PGIA gains, PD = 1
100
All PGIA gains, PD = 0, VIO = 3.3 V
mA
mA
µA
3
mA
µA
1.0
All PGIA gains, PD = 1
Power Supply Sensitivity
17.0
mA
10.0
µA
PGIA gain = 0.2 or 0.4, VDDH/VSSH = ±15 V ± 5%
±0.1
LSB
PGIA gain = 0.8, VDDH/VSSH = ±15 V ± 5%
±0.2
LSB
PGIA gain = 1.6, VDDH/VSSH = ±15 V ± 5%
±0.4
LSB
PGIA gain = 0.2 or 0.4, AVDD, DVDD = ±5 V ± 5%
±1.0
LSB
PGIA gain = 0.8, AVDD, DVDD = ±5 V ± 5%
±1.5
LSB
PGIA gain = 1.6, AVDD, DVDD = ±5 V ± 5%
±2.5
LSB
External reference, TA = 25°C
TEMPERATURE RANGE
Specified Performance
−40
TMIN to TMAX
+85
°C
1
LSB は最下位ビットを意味します。 入力換算した LSB の重みは、入力電圧範囲に依存して変化します。 LSB サイズについては可変ゲインのセクションを参照して
ください。
2
±2.56 V、±5.12 V、±10.24 V、±20.48 V のフルスケール差動入力範囲は、コンフィギュレーション・レジスタで設定します。
3
ADAS3023 の前に外付けのマルチプレクサを使用する場合、CNV の立上がりエッジの少なくとも 820 ns 前に切り替わる必要があります。
4
用語のセクションを参照してください。 これらのパラメータは、外付けのリファレンスを使用して周囲温度で規定します。 温度と電源のその他のすべての影響は、
別々に測定され、規定されています。
5
デシベル値で表すすべての仕様はフルスケール入力範囲(FSR)を基準とし、特に指定がない限り、フルスケールより 0.5 dB 低い入力信号を使ってテストしています。
6
これは、内蔵バンド・ギャップ・リファレンス電圧からの出力です。
7
パイプライン遅延はありません。 変換結果は、変換完了後直ちに使用可能になります。
Rev. A
－ 5/30 －
ADAS3023
データシート
タイミング仕様
特に指定がない限り、VDDH = 15 V ± 5%、VSSH = −15 V ± 5%、AVDD = DVDD = 5 V ± 5%; VIO = 1.8 V～AVDD、内蔵リファレンス電圧
VREF = 4.096 V、fS = 500 kSPS、すべての仕様は TMIN～TMAX で規定。 1
表 3.
Parameter
Symbol
TIME BETWEEN CONVERSIONS
tCYC
Min
Typ
Max
Unit
Warp 2 Mode, CMS = 0
Two Channels
2.0
1000
µs
Four Channels
4.0
1000
µs
Six Channels
6.0
1000
µs
Eight Channels
8.0
1000
µs
Two Channels
2.1
1000
µs
Four Channels
4.1
1000
µs
Six Channels
6.1
1000
µs
8.1
1000
µs
Normal Mode (Default), CMS = 1
Eight Channels
CONVERSION TIME: CNV RISING EDGE TO DATA AVAILABLE
tCONV
Warp Mode, CMS = 0
Two Channels
1485
1630
ns
Four Channels
2850
3340
ns
Six Channels
4215
5000
ns
Eight Channels
5580
6700
ns
ns
Normal Mode (Default), CMS = 1
Two Channels
1575
1720
Four Channels
2940
3430
ns
Six Channels
4305
5090
ns
Eight Channels
5670
6790
ns
CNV
Pulse Width
tCNVH
CNV High to Hold Time (Aperture Delay)
tAD
CNV High to BUSY/SDO2 Delay
tCBD
10
ns
2
ns
520
ns
SCK
Period
tSCK
tSDOV + 3
ns
Low Time
tSCKL
5
ns
High Time
tSCKH
5
ns
SCK Falling Edge to Data Remains Valid
tSDOH
4
ns
SCK Falling Edge to Data Valid Delay
tSDOV
VIO > 4.5 V
12
ns
VIO > 3 V
18
ns
VIO > 2.7 V
24
ns
VIO > 2.3 V
25
ns
VIO > 1.8 V
37
ns
VIO > 4.5 V
7
ns
VIO > 3 V
8
ns
VIO > 2.7 V
10
ns
VIO > 2.3 V
15
ns
VIO > 1.8 V
20
ns
25
ns
CS/RESET/PD
CS/RESET/PD Low to SDO D15 MSB Valid
tEN
CS/RESET/PD High to SDO High Impedance
tDIS
CNV Rising to CS
tCCS
Rev. A
－ 6/30 －
5
ns
ADAS3023
データシート
Parameter
Symbol
Min
Typ
Max
Unit
DIN Valid Setup Time from SCK Falling Edge
tDINS
4
ns
DIN Valid Hold Time from SCK Falling Edge
tDINH
4
ns
tRH
5
ns
DIN
RESET/PD HIGH PULSE
1
負荷条件については、図 2 と図 3 を参照してください。
2
最大時間を超えると、変換精度に影響します (変換モードのセクション参照)。
回路図およびタイミング図
500µA
IOL
1.4V
TO SDO
500µA
10942-002
CL
50pF
IOH
図 2.デジタル・インターフェース・タイミングの負荷回路
70% VIO
30% VIO
2V OR VIO – 0.5V1
2V OR VIO – 0.5V1
0.8V OR 0.5V2
0.8V OR 0.5V2
12V IF VIO > 2.5V; VIO – 0.5V IF VIO < 2.5V.
20.8V IF VIO > 2.5V; 0.5V IF VIO < 2.5V.
図 3.タイミング測定の電圧レベル
Rev. A
－ 7/30 －
10942-003
tDELAY
tDELAY
ADAS3023
データシート
タイミング図
SOC
SOC
SOC
tCYC
EOC
EOC
tCONV
POWER
UP
PHASE
NOTE 1
NOTE 2
CONVERSION (n)
ACQUISITION (n + 1)
NOTE 1
CONVERSION (n + 1)
ACQUISITION (n + 2)
CNV
tCNVH
NOTE 4
tAD
NOTE 3
CS
1
16
1
16
1
16
1
16 1
16
1
16
NOTE 2
SCK
DIN
CFG (n + 2)
SDO
CH0
BUSY/
SDO2
CFG (n + 3)
CH1
CH7
CH0
CH1
CH7
DATA (n)
DATA (n + 1)
NOTES
1. DATA ACCESS CAN ONLY OCCUR AFTER CONVERSION. BOTH CONVERSION RESULT AND THE CFG REGISTER ARE UPDATED AT THE END OF THE CONVERSION (EOC).
2. A TOTAL OF 16 SCK FALLING EDGES ARE REQUIRED FOR CONVERSION RESULT. AN ADDITIONAL 16 EDGES AFTER THE LAST CONVERSION RESULT ON BUSY READS BACK THE CFG ASSOCIATED
WITH CONVERSION.
3. CS CAN BE HELD LOW OR CONNECTED TO CNV. CS IS SHOWN WITH FULL INDEPENDENT CONTROL.
4. FOR OPTIMAL PERFORMANCE, DATA ACCESS SHOULD NOT OCCUR DURING THE SAMPLING INSTANT. A MINIMUM TIME OF AT LEAST THE APERATURE DELAY, tAD, SHOULD LAPSE PRIOR TO DATA ACCESS.
10942-004
tCBD
図 4. BUSY/SDO2 ディスエーブル時の全体タイミング図
SOC
SOC
SOC
tCYC
EOC
EOC
tCONV
POWER
UP
PHASE
NOTE 1
NOTE 1
CONVERSION (n)
ACQUISITION (n + 1)
CONVERSION (n + 1)
ACQUISITION (n + 2)
CNV
tCNVH
NOTE 4
tAD
NOTE 3
1
SCK
16
1
16 1
16 1
16
1
16 1
16 1
16 1
16
NOTE 2
DIN
CFG (n + 2)
CFG (n + 3)
SDO
CH0
CH1
CH2
CH3
CH0
CH1
CH2
CH3
BUSY/
SDO2
CH4
CH5
CH6
CH7
CH4
CH5
CH6
CH7
DATA (n)
DATA (n + 1)
NOTES
1. DATA ACCESS CAN ONLY OCCUR AFTER CONVERSION. BOTH CONVERSION RESULT AND THE CFG REGISTER ARE UPDATED AT THE END OF THE CONVERSION (EOC).
2. A TOTAL OF 16 SCK FALLING EDGES ARE REQUIRED FOR CONVERSION RESULT. AN ADDITIONAL 16 EDGES AFTER THE LAST CONVERSION RESULT ON BUSY READS BACK THE CFG ASSOCIATED
WITH CONVERSION.
3. CS CAN BE HELD LOW OR CONNECTED TO CNV. CS IS SHOWN WITH FULL INDEPENDENT CONTROL.
4. FOR OPTIMAL PERFORMANCE, DATA ACCESS SHOULD NOT OCCUR DURING THE SAMPLING INSTANT. A MINIMUM TIME OF AT LEAST THE APERATURE DELAY, tAD, SHOULD LAPSE PRIOR TO DATA ACCESS.
図 5. BUSY/SDO2 イネーブル時の全体タイミング図
Rev. A
－ 8/30 －
10942-005
CS
ADAS3023
データシート
絶対最大定格
表 4.
Parameter
Analog Inputs/Outputs
INx, COM to AGND
REFx to AGND
REFIN to AGND
REFN to AGND
Ground Voltage Differences
AGND, RGND, DGND
Supply Voltages
VDDH to AGND
VSSH to AGND
AVDD, DVDD, VIO to AGND
ACAP, DCAP, RCAP to AGND
Digital Inputs/Outputs
CNV, DIN, SCK, RESET, PD, CS
to DGND
SDO, BUSY/SDO2 to DGND
Internal Power Dissipation
Junction Temperature
Storage Temperature Range
Thermal Impedance
θJA (LFCSP)
θJC (LFCSP)
Rev. A
Rating
VSSH − 0.3 V to VDDH + 0.3 V
AGND − 0.3 V to AVDD + 0.3 V
AGND − 0.3 V to +2.7 V
±0.3 V
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作のセクシ
ョンに記載する規定値以上での製品動作を定めたものではあり
ません。製品を長時間絶対最大定格状態に置くと製品の信頼性
に影響を与えます。
ESD の注意
±0.3 V
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
–0.3 V to +16.5 V
+0.3 V to −16.5 V
−0.3 V to +7 V
−0.3 V to +2.7 V
−0.3 V to VIO + 0.3 V
−0.3 V to VIO + 0.3 V
2W
125°C
−65°C to +125°C
44.1°C/W
0.28°C/W
－ 9/30 －
ADAS3023
データシート
40 AGND
39 VDDH
38 VSSH
37 REFN
36 REFN
35 RGND
34 REF2
33 REF1
32 REFIN
31 RCAP
ピン配置およびピン機能説明
PIN 1
INDICATOR
ADAS3023
TOP VIEW
(Not to Scale)
30
29
28
27
26
25
24
23
22
21
AGND
AGND
AVDD
DVDD
ACAP
DCAP
AGND
AGND
DGND
DGND
NOTES
1. CONNECT THE EXPOSED PAD TO VSSH.
10942-006
CS
DIN
RESET
AGND
PD
SCK
VIO
SDO
BUSY/SDO2
CNV
11
12
13
14
15
16
17
18
19
20
IN0 1
IN1 2
IN2 3
IN3 4
AGND 5
IN4 6
IN5 7
IN6 8
IN7 9
COM 10
図 6.ピン配置
表 5.ピン機能の説明
1
ピン番号
記号
タイプ
1～4
IN0～IN3
AI
説明
入力チャンネル 0～入力チャンネル 3。
6～9
IN4～IN7
AI
入力チャンネル 4～入力チャンネル 7。
5、14、
23、24、
29、30、
40
AGND
P
アナログ・グラウンド。AGND はシステム・アナログ・グラウンド・プレーンへ接続してください。
10
COM
AI
IN0～IN7 コモン・チャンネル入力。入力チャンネル IN0～入力チャンネル IN7 は、コモン・ポイントを基
準とします。このピンの最大電圧は、すべての PGIA ゲインに対して±10.24 V です。
11
CS
12
DIN
DI
データ入力。DIN は 16 ビット構成 (CFG) のワードを書込むためのシリアル・データ入力です。このデータ
入力は SCK の立上がりエッジでデバイスに入力されます。CFG は、変換パルスの次の終わりの立上がりエ
ッジ (BUSY/SDO2 の立下がりエッジに一致)で更新される内部レジスタです。CFG レジスタは、変換後の最
初の 16 個のクロックでデバイスに書込まれます。シリアル・バス上のデジタル動作に起因する変換誤動作
を回避するため、変換中にデータの書込みを行わないでください。
13
RESET
DI
非同期リセット。ロー・レベルからハイ・レベルへの変化で、ADAS3023 がリセットされます。変換中の場
合、変換は中止されて、CFG レジスタはデフォルト状態にリセットされます。
15
PD
DI
パワーダウン。ロー・レベルからハイ・レベルへの変化で ADAS3023 がパワーダウンして、デバイス動作
電流を小さくします。デバイス・パワーオンの準備が整うまで PD をハイ・レベルに維持する必要があるこ
とに注意してください。デバイスのパワーオン後、リファレンス電圧がイネーブルされるまで 100 ms 待つ
必要があり、さらに 1 回のダミー変換の完了を待った後に、デバイスの変換準備が整います。RESET ピン
は PD が解除された後 100 ns 間ロー・レベルを維持することに注意してください。詳細については、 パワ
ーダウン・モード のセクションを参照してください。
16
SCK
DI
シリアル・クロック入力。ADAS3023 に入出力する DIN データと SDO データは SCK で同期化されます。
17
VIO
P
デジタル・インターフェース電源。公称 VIO は、ホスト・インターフェース電源と同じ電圧(1.8 V、2.5
V、3.3 V、または 5 V)であることが推奨されます。
18
SDO
DO
シリアル・データ出力。変換結果がこのピンに出力され、SCK の立下がりエッジに同期化されます。変換
結果はこのピンに 2 の補数フォーマットで出力されます。
19
BUSY/SDO2
DO
ビジー／シリアル・データ出力 2。CSがハイ・レベルのとき、コンバータのビジー信号は常に BUSY/SDO2
ピンに出力されます。EOC の後に CSをロー・レベルにしたときに、SDO2 をイネーブルすると、データが
SDO から出力されます。変換結果がこのピンに出力され、SCK の立下がりエッジに同期化されます。変換
結果はこのピンに 2 の補数フォーマットで出力されます。
チップ・セレクト。アクティブ・ロー信号。データの書込みと読出しのためにデジタル・インターフェースを
イネーブルします。シリアル・バスを共用する場合は CS ピンを使用してください。ADAS3023 シリアル・イ
ンターフェースを専用および簡略化するときは、CSを DGND または CNV に接続してください。
20
CNV
DI
変換入力。変換は CNV ピンの立上がりエッジで開始されます。
21、22
DGND
P
デジタル・グラウンド。DGND はシステム・デジタル・グラウンド・プレーンへ接続してください。
25
DCAP
P
2.5 V の内蔵デジタル・レギュレータ出力。DCAP (内部安定化出力)は、10 μF と 0.1 μF のローカル・コンデ
ンサでデカップリングしてください。
Rev. A
－ 10/30 －
ADAS3023
データシート
1
ピン番号
記号
タイプ
26
ACAP
P
2.5 V の内蔵アナログ・レギュレータ出力。このレギュレータは、内部 ADC コアと内部リファレンス電圧
以外のすべてのサポート・アナログ回路に電源を供給します。この ACAP (内部安定化出力)は、10 μF のコ
ンデンサと 0.1 μF のローカル・コンデンサでデカップリングしてください。
27
DVDD
P
デジタル 5 V 電源。DVDD 電源は、10 μF のコンデンサと 0.1 μF のローカル・コンデンサで DGND へデカ
ップリングしてください。
28
AVDD
P
アナログ 5 V 電源。AVDD 電源は、10 μF のコンデンサと 0.1 μF のローカル・コンデンサで AGND へデカ
ップリングしてください。
31
RCAP
P
2.5 V の内蔵アナログ・レギュレータ出力。RCAP は内蔵リファレンス電圧へ電源を供給します。この
RCAP (内部安定化出力)は、10 μF のコンデンサと 0.1 μF のローカル・コンデンサでデカップリングしてく
ださい。
32
REFIN
33、34
REF1、REF2
AI/O
リファレンス電圧入力／出力。リファレンス方法に関係なく、REF1 と REF2 は、REF1、REF2、REFN ので
きるだけ近くに 10 μF のセラミック・コンデンサを接続して個別にデカップリングする必要があります。詳
細については、リファレンス電圧の入力／出力のセクションを参照してください。
35
RGND
P
リファレンス電源グラウンド。RGND はシステム・アナログ・グラウンド・プレーンへ接続してくださ
い。
36、37
REFN
P
リファレンス入力／出力グラウンド。REF1 と REF2 に接続した 10 μF のコンデンサを REFN ピンに接続
し、次に REFN ピンをシステム・アナログ・グラウンド・プレーンへ接続してください。
38
VSSH
P
高電圧アナログ負電源。公称 VSSH 電圧は −15 V です。VSSH は 10 μF のコンデンサと 0.1 μF のローカル・
コンデンサでデカップリングしてください。エクスポーズド・パッドは VSSH に接続してください。
39
VDDH
P
高電圧アナログ正電源。公称 VDDH 電圧は 15 V です。VDDH は 10 μF のコンデンサと 0.1 μF のローカル・
コンデンサでデカップリングしてください。
EP
N/A
エクスポーズド・パッド。エクスポーズド・パッドは VSSH に接続してください。
1
説明
2.5 V の内蔵バンド・ギャップ・リファレンス電圧出力、リファレンス・バッファ入力、またはリファレン
ス・パワーダウン入力。REF1 と REF2 は外部で接続する必要があります。詳細については、リファレンス
電圧の入力／出力のセクションを参照してください。
AI = アナログ入力、AI/O = アナログ入出力、DI = デジタル入力、DO = デジタル出力、P = 電源、N/A = 該当なし
Rev. A
－ 11/30 －
ADAS3023
データシート
代表的な性能特性
特に指定がない限り、VDDH = 15 V、VSSH = −15 V、AVDD = DVDD = 5 V、VIO = 1.8 V～AVDD。
400000
2.0
FOR ALL PGIA GAINS
INL MAX = 0.875
INL MIN = –1.216
350000
1.0
300000
0.5
250000
COUNT
0
PGIA GAIN = 0.4
fS = 500kSPS
INTERNAL REFERENCE
325285
200000
150000
–0.5
97631
100000
–1.0
74640
0
8000
CODE IN HEX
10942-104
0
8001
57344 65536
1
7FFF
49152
1481
7FFE
40960
7FFD
32768
CODE
962
7FFC
24576
0
7FFB
16384
0
7FFA
8192
0
7FF9
0
10942-101
0
–2.0
7FF8
50000
–1.5
7FF7
INL (LSB)
1.5
図 10.コード中心での DC 入力のヒストグラム
PGIA ゲイン = 0.4
図 7.すべての PGIA ゲインに対するコード対積分非直線性 (INL)
1.00
400000
0.75
350000
PGIA GAIN = 0.8
fS = 500kSPS
INTERNAL REFERENCE
0.50
248346
250000
COUNT
DNL (LSB)
300000
0.25
0
–0.25
188714
200000
150000
–0.50
100000
–0.75 FOR ALL PGIA GAINS
DNL MAX = 0.794
DNL MIN = –0.661
–1.00
0
8192 16384 24576
43158
50000
8006
0
CODE IN HEX
図 8.すべての PGIA ゲインに対するコード対
微分非直線性 (DNL)
400000
350000
図 11.コード中心での DC 入力のヒストグラム
PGIA ゲイン = 0.8
PGIA GAIN = 0.2
fS = 500kSPS
INTERNAL REFERENCE
400000
350000
300000
10942-105
0
8007
2
8005
908
8004
201
8003
0
8002
0
8001
CODE
0
8000
57344 65536
7FFF
49152
7FFE
40960
7FFD
32768
10942-102
18671
278780
PGIA GAIN = 1.6
fS = 500kSPS
INTERNAL REFERENCE
300000
250000
COUNT
190408
200000
150000
200000
185455
171423
150000
100000
100000
70413
3
8071
8070
806F
806D
8069
6254 238
806C
8068
9497
806B
450
806A
6
CODE IN HEX
図 12.コード中心での DC 入力のヒストグラム
PGIA ゲイン = 1.6
図 9.コード中心での DC 入力のヒストグラム
PGIA ゲイン = 0.2
Rev. A
0
－ 12/30 －
10942-106
CODE IN HEX
0
10942-103
0
8007
8000
0
8006
7FFF
7
8005
7FFE
6909
8004
83
8003
0
8002
0
8001
0
7FFD
0
56261
50000
23813
8067
50000
806E
COUNT
250000
ADAS3023
データシート
60
0
PGIA GAIN = 0.4
fS = 500kSPS
fIN = 1.12kHz
SNR = 91.2dB
SINAD = 91.1dB
THD = –107.0dB
SFDR = 106.0dB
INTERNAL REFERENCE
–20
50
AMPLITUDE (dBFS)
–40
30
20
0
1
2
3
4
5
–100
6
5
6
–140
3
2
7
8
9
2
3
10 11 12 13 14 15
REFERENCE DRIFT (ppm/°C)
–160
0
50
100
図 13.リファレンス電圧ドリフト、内蔵リファレンス
0
46
AMPLITUDE (dBFS)
–40
COUNT
40
28
20
–60
–80
–100
–120
13
10
–140
0
1
2
3
2
1
4
5
6
7
8
9
10 11 12 13 14 15
REFERENCE BUFFER DRIFT (ppm/°C)
–160
10942-117
0
0
50
100
PGIA GAIN = 0.2
fS = 500kSPS
fIN = 1.12kHz
SNR = 91.3dB
SINAD = 91.3dB
THD = –110.6dB
SFDR = 106.6dB
INTERNAL REFERENCE
–40
–60
250
PGIA GAIN = 1.6
fS = 500kSPS
fIN = 1.12kHz
SNR = 87.3dB
SINAD = 87.2dB
THD = –103.0dB
SFDR = 106.0dB
INTERNAL REFERENCE
–20
–40
AMPLITUDE (dBFS)
–20
200
図 17.1 kHz FFT、PGIA ゲイン = 0.8
0
0
150
FREQUENCY (kHz)
図 14.リファレンス・バッファ・ドリフト、内蔵リファレンス
AMPLITUDE (dBFS)
250
PGIA GAIN = 0.8
fS = 500kSPS
fIN = 1.12kHz
SNR = 89.7dB
SINAD = 89.6dB
THD = –104.0dB
SFDR = 105.0dB
INTERNAL REFERENCE
–20
30
200
図 16.1 kHz FFT、PGIA ゲイン = 0.4
60
50
150
FREQUENCY (kHz)
10942-108
3
0
–80
–120
11
10
10942-116
14 15 13 13
–60
10942-109
COUNT
40
–80
–100
–60
–80
–100
–120
–120
–140
–160
0
50
100
150
200
FREQUENCY (kHz)
250
0
10942-107
–160
100
150
200
FREQUENCY (kHz)
図 18.1 kHz FFT、PGIA ゲイン = 1.6
図 15.1 kHz FFT、PGIA ゲイン = 0.2
Rev. A
50
－ 13/30 －
250
10942-110
–140
–80
CH1,
CH3,
CH4,
CH4,
CH4,
500kSPS,
200kSPS,
100kSPS,
100kSPS,
100kSPS,
PGIA GAIN =
PGIA GAIN =
PGIA GAIN =
PGIA GAIN =
PGIA GAIN =
0.8
0.8
0.8
0.2
0.4
VSSH CURRENT (mA)
CROSSTALK (dB)
–85
2 ACTIVE CHANNELS,
4 ACTIVE CHANNELS,
6 ACTIVE CHANNELS,
8 ACTIVE CHANNELS,
8 ACTIVE CHANNELS,
–90
–95
–100
CH4, 8 ACTIVE CHANNELS, 100kSPS, PGIA GAIN = 0.8
CH4, 8 ACTIVE CHANNELS, 100kSPS, PGIA GAIN = 1.6
1k
10k
100k
1M
FREQUENCY (Hz)
10942-113
–105
100
–2.0
VSSH = –15V
–2.5
–3.0
2 ACTIVE CHANNELS, PGIA GAIN = 0.2
–3.5
2 ACTIVE CHANNELS, PGIA GAIN = 1.6
–4.0
–4.5
–5.0
4 ACTIVE CHANNELS, PGIA GAIN = 0.2
–5.5
4 ACTIVE CHANNELS, PGIA GAIN = 1.6
–6.0
–6.5
–7.0
8 ACTIVE CHANNELS, PGIA GAIN = 0.2
–7.5
6 ACTIVE CHANNELS, PGIA GAIN = 0.2
–8.0
–8.5
–9.0
8 ACTIVE CHANNELS, PGIA GAIN = 1.6
–9.5
–10.0
6 ACTIVE CHANNELS, PGIA GAIN = 1.6
–10.5
–11.0
10
100
1000
THROUGHPUT (kSPS)
図 19.クロストークの周波数特性
10942-118
ADAS3023
データシート
図 22.スループット対 VSSH 電流
20
AVDD = 5V
110
PGIA GAIN = 0.2
PGIA GAIN = 0.4
PGIA GAIN = 0.8
PGIA GAIN = 1.6
18
AVDD CURRENT (mA)
100
19
80
70
17
16
INTERNAL REFERENCE
15
14
13
EXTERNAL REFERENCE
60
12
11
40
10
10
1
10
100
1k
10k
FREQUENCY (Hz)
10942-114
50
100
1000
THROUGHPUT (kSPS)
10942-119
CMRR (dB)
90
図 23.スループット対 AVDD 電流
図 20.CMRR の周波数特性
THROUGHPUT (kSPS)
DVDD = 5V
3.2
DVDD CURRENT (mA)
2.9
2.3
2.0
1.7
1.4
0.5
10
100
THROUGHPUT (kSPS)
図 24.スループット対 DVDD 電流
－ 14/30 －
1000
10942-120
0.8
図 21.スループット対 VDDH 電流
Rev. A
2.6
1.1
10942-115
VDDH CURRENT (mA)
3.5
11.0
6 ACTIVE CHANNELS, PGIA GAIN = 1.6
10.5 VDDH = 15V
10.0
8 ACTIVE CHANNELS, PGIA GAIN = 1.6
9.5
9.0
8.5
6 ACTIVE CHANNELS, PGIA GAIN = 0.2
8.0
8 ACTIVE CHANNELS, PGIA GAIN = 0.2
7.5
7.0
6.5
6.0
4 ACTIVE CHANNELS, PGIA GAIN = 1.6
5.5
5.0
4.5
4 ACTIVE CHANNELS, PGIA GAIN = 0.2
4.0
2 ACTIVE CHANNELS, PGIA GAIN = 1.6
3.5
3.0
2.5
2 ACTIVE CHANNELS, PGIA GAIN = 0.2
2.0
10
100
1000
ADAS3023
データシート
90
88
86
84
82
TEMPERATURE (°C)
–110
–115
TEMPERATURE (°C)
130
120
110
90
100
80
70
60
50
40
30
20
0
10
–10
–20
–30
2
1
0
–1
–2
–3
–4
CH3
CH7
CH2
CH6
CH1
CH5
CH0
CH4
130
120
110
100
90
80
70
60
50
40
30
20
10
0
–10
–60
–20
–5
10942-112
130
120
110
100
90
80
70
60
50
40
30
20
0
10
–10
–20
–30
–40
–50
–120
3
TEMPERATURE (°C)
図 26.THD の温度特性
10942-123
–105
–60
–40
–60
–100
PGIA GAIN = 0.8
EXTERNAL REFERENCE
fS = 125kSPS
TA = 25°C
4
図 29.正規化オフセット誤差ドリフト、PGIA ゲイン = 0.8
10
2
1
0
–1
–2
–3
CH3
CH7
TEMPERATURE (°C)
2
0
–2
–4
–6
–8
CH0
CH4
CH2
CH6
CH1
CH5
CH3
CH7
TEMPERATURE (°C)
図 27.正規化オフセット誤差ドリフト、PGIA ゲイン = 0.2
130
120
110
100
90
80
70
60
50
40
30
20
10
0
–10
–10
130
120
110
100
90
80
70
60
50
40
30
20
0
10
–10
–20
–30
–40
–50
–60
–5
4
–60
CH2
CH6
CH1
CH5
CH0
CH4
10942-121
–4
6
–20
3
PGIA GAIN = 1.6
EXTERNAL REFERENCE
fS = 125kSPS
TA = 25°C
8
–30
4
NORMALIZED OFFSET ERROR DRIFT (LSB)
PGIA GAIN = 0.2
EXTERNAL REFERENCE
fS = 125kSPS
TA = 25°C
10942-124
5
–40
THD (dB)
–95
NORMALIZED OFFSET ERROR DRIFT (LSB)
CH3
CH7
CH2
CH6
CH1
CH5
CH0
CH4
5
PGIA GAIN = 0.4, fS = 500kSPS
PGIA GAIN = 0.8, fS = 250kSPS
PGIA GAIN = 0.8, fS = 125kSPS
PGIA GAIN = 1.6, fS = 167kSPS
–90
Rev. A
–3
–4
–30
–85
–2
図 28.正規化オフセット誤差ドリフト、PGIA ゲイン = 0.4
NORMALIZED OFFSET ERROR DRIFT (LSB)
CH1,
CH2,
CH5,
CH3,
–1
TEMPERATURE (°C)
図 25.SNR の温度特性
–80
0
–5
10942-111
130
120
110
100
80
90
60
70
50
30
40
20
0
10
–20
–10
–30
–50
–40
–60
80
1
10942-122
92
2
–50
SNR (dB)
94
3
–50
96
PGIA GAIN = 0.4
EXTERNAL REFERENCE
fS = 125kSPS
TA = 25°C
4
–40
98
5
PGIA GAIN = 0.4, fS = 500kSPS
PGIA GAIN = 0.8, fS = 250kSPS
PGIA GAIN = 0.8, fS = 125kSPS
PGIA GAIN = 1.6, fS = 167kSPS
–50
CH1,
CH2,
CH5,
CH3,
NORMALIZED OFFSET ERROR DRIFT (LSB)
100
図 30.正規化オフセット誤差ドリフト、PGIA ゲイン = 1.6
－ 15/30 －
ADAS3023
データシート
5
1
0
–1
–2
–3
CH3
CH7
–3
–4
CH3
CH7
CH2
CH6
CH1
CH5
CH0
CH4
130
120
110
90
100
80
70
60
50
40
30
20
0
10
–10
TEMPERATURE (°C)
図 33.正規化ゲイン誤差ドリフト、PGIA ゲイン = 0.8
5
10
1
0
–1
–2
–3
CH3
CH7
TEMPERATURE (°C)
–2
–4
–6
–8
CH3
CH7
CH2
CH6
CH1
CH5
CH0
CH4
130
120
110
100
90
80
70
60
50
40
30
20
10
0
–10
–10
–20
130
120
110
100
90
80
70
60
50
40
30
20
10
0
–10
–20
–30
–40
–50
–60
–5
0
–30
CH2
CH6
CH1
CH5
CH0
CH4
2
–60
–4
4
TEMPERATURE (°C)
図 32.正規化ゲイン誤差ドリフト、PGIA ゲイン = 0.4
図 34.正規化ゲイン誤差ドリフト、PGIA ゲイン = 1.6
－ 16/30 －
10942-128
2
6
–40
3
PGIA GAIN = 1.6
EXTERNAL REFERENCE
fS = 125kSPS
TA = 25°C
8
–50
4
NORMALIZED GAIN ERROR DRIFT (LSB)
PGIA GAIN = 0.4
EXTERNAL REFERENCE
fS = 125kSPS
TA = 25°C
10942-126
NORMALIZED GAIN ERROR DRIFT (LSB)
–2
–5
図 31.正規化ゲイン誤差ドリフト、PGIA ゲイン = 0.2
Rev. A
–1
–20
130
120
110
90
100
80
70
60
50
40
30
20
0
10
–10
–20
–30
–40
–50
–60
TEMPERATURE (°C)
0
–30
CH2
CH6
CH1
CH5
CH0
CH4
–5
1
–60
–4
2
10942-127
2
3
–40
3
PGIA GAIN = 0.8
EXTERNAL REFERENCE
fS = 125kSPS
TA = 25°C
4
–50
4
NORMALIZED GAIN ERROR DRIFT (LSB)
PGIA GAIN = 0.2
EXTERNAL REFERENCE
fS = 125kSPS
TA = 25°C
10942-125
NORMALIZED GAIN ERROR DRIFT (LSB)
5
ADAS3023
データシート
用語
オフセット誤差
理論的には、MSB 変化はアナログ・グラウンドより½ LSB 高い
入力レベルで発生する必要があります。オフセット誤差は、そ
のポイントと実際の変化との差を意味します。
動作入力電圧範囲
入力チャンネル IN0～IN7、および COM に入力できる同相モー
ドを含む最大入力電圧範囲です。
差動入力電圧範囲
最大差動フルスケール入力範囲。値は、選択した可変ゲイン設
定値に従って変化します。
ゲイン誤差
理論的には、最後の変化(011 … 10→011 … 11)は、公称フルス
ケールより 1.5 LSB 低いアナログ電圧で発生します。ゲイン誤
差とは、オフセット除去後の理論レベルと最後の変化の実際レ
ベルの差を LSB 数 (またはフルスケール範囲のパーセント値)で
表します。オフセット誤差の影響を含むフルスケール誤差 (LSB
数またはフルスケール範囲のパーセント値)に密接に関係します。
チャンネル・オフ時リーク
チャンネルをターンオフしたときのリーク電流。
チャンネル・オン時リーク
チャンネルをターンオンしたときのリーク電流。
同相モード除去比(CMRR)
CMRR は、変換結果の信号振幅(入力換算値)の、入力対に加え
た同相変調信号振幅に対する比として計算され、デシベルで表
されます。CMRR は、両入力に共通な電源ライン・ノイズのよ
うな信号を除去する ADAS3023 の能力を表します。この仕様は、
COM を基準としてすべての入力チャンネル IN0～IN7 に対して
規定／テストされています。
過渡応答
フルスケールのステップ関数が入力された後に ADAS3023 が正
確に入力を取得するまでに要する時間を表します。
ダイナミックレンジ
入力に−60 dBFS の入力信号を加えて測定した合計 rms ノイズに
対するフルスケールの rms 値の比を表します。ダイナミックレ
ンジの値は dB で表されます。
信号対ノイズ比(SNR)
SNR は、実際の入力信号 rms 値の、ナイキスト周波数より下の
全スペクトル成分の rms 値総和から高調波成分と DC 成分を除
いた分に対する比です。SNR は、デシベル値で表されます。
最下位ビット(LSB)
LSB はコンバータで表現できる最小増分を表します。N ビット
分解能のフル差動入力 ADC の場合、ボルトで表す LSB は次式
で与えられます。
LSB(V) =
アパーチャ遅延
アパーチャ遅延は、アクイジション性能を表します。CNV 入力
の立上がりエッジから入力信号が変換用に保持されまでの時間
を表します。
信号対ノイズおよび歪み比(SINAD)
SINAD は、実際の入力信号 rms 値の、ナイキスト周波数より下
の全スペクトル成分の rms 値総和(DC 以外の高調波を含む)に対
する比です。SINAD は、デシベル値で表されます。
2VREF
2N
積分非直線性誤差(INL)
INL は、負側のフルスケールと正側のフルスケールを結ぶ直線
と実際のコード出力との誤差として定義されます。負側フルス
ケールとして使用されるポイントは、最初のコード遷移より
1/2 LSB だけ下に存在します。正フルスケールは、最後のコー
ド遷移より 1+1/2 LSB だけ上のレベルと定義されます。許容誤
差は各コードの中央と直線との間の距離として測定されます(図
37 参照)。
全高調波歪み(THD)
THD は、基本波から 5 次高調波成分までの rms 値の総和の、フ
ルスケール入力信号の rms 値に対する比を意味し、デシベル値
で表します。
スプリアス・フリー・ダイナミックレンジ(SFDR)
SFDR は入力信号の rms 振幅値とピーク・スプリアス信号との
差を意味し、デシベル値で表します。
微分非直線性誤差(DNL)
理論 ADC では、各コード遷移は 1 LSB だけ離れた位置で発生
します。DNL は、この理論値からの最大許容誤差を意味します。
DNL は、ノーミス・コードが保証される分解能として規定され
ることがあります。
Rev. A
－ 17/30 －
ADAS3023
データシート
チャンネル間クロストーク
あるチャンネルと他のすべてのチャンネルの間のクロストー
ク・レベルを表します。このクロストークは、被テスト・チャ
ンネルに DC を入力し、他のすべてのチャンネルにフルスケール
の 10 kHz 正弦波信号を入力して測定します。クロストークはテ
スト・チャンネルに混入する信号の大きさであり、デシベル値
で表します。
リファレンス電圧の温度係数
TMIN、TA (25°C)、TMAX で測定した最大および最小リファレンス出
力電圧 (VREF)におけるサンプル・デバイスの 25°C での出力電圧
のシフト(typ 値)から導出され、ppm/°C で表されます。
TCV REF (ppm/ °C) =
V REF ( Max ) – V REF ( Min)
V REF ( 25°C) × (TMAX – TMIN )
× 106
ここで、
VREF (Max)は、TMIN、TA (25°C)、または TMAX での最大 VREF。
VREF (Min)は、TMIN、TA (25°C)、または TMAX での最小 VREF。
VREF (25°C) = 25°C での VREF。
TMAX = +85°C。
TMIN = −40°C。
Rev. A
－ 18/30 －
ADAS3023
データシート
動作原理
ADAS3023 は差動構成で真の高インピーダンス入力を提供し、入
力で同相モード信号を除去します。一般に、信号のバッファリン
グ、レベル・シフト、増幅／減衰、スイッチド・キャパシタ採
用の SAR ADC を使用する場合に発生するキックバックの削減
のために、入力バッファ (オペアンプ)が必要とされますが、こ
のアーキテクチャでは、このバッファの追加が不要です。
概要
ADAS3023 は、シングル・チップの 16 ビット 8 チャンネル同時
システムであり、データ・アクイジション・システムで使用され
る一般的なコンポーネントを内蔵した使いやすいプログラマブル
なデバイスです。毎秒 500,000 サンプル (500 kSPS) までのスルー
プ ッ ト で 2 チャンネルを同時に変換することができます。
ADAS3023 の特長
•
•
高入力インピーダンス
同相モード除去比が高い
8 チャンネルの低リーク・トラック・アンド・ホールド
4 種類の差動入力範囲(±2.56 V～±20.48 V)を持つ可変ゲイン
計装アンプ (PGIA)
ノー・ミッシング・コードの 16 ビット PulSAR® ADC
高精度、低ドリフト、4.096 V の内蔵リファレンス電圧とバ
ッファ
変換結果は 2 の補数フォーマットでシリアル・データ出力 (SDO)
と BUSY/SDO2 ピンを使うオプションのセカンダリ・シリアル・
データ出力に出力されます。デジタル・インターフェースでは、
ADAS3023 に対するデータ・アクセスを制御する専用のチッ
プ・セレクト (CS)、BUSY/SDO2 出力、非同期リセット (RESET)、
パワーダウン (PD) の各入力を使用します。
ADAS3023 の内蔵リファレンス電圧では、内部で温度補償された
2.5 V の出力バンド・ギャップ・リファレンスを使用し、その後
ろに高精度バッファ・アンプを使用して 4.096 V の高精度システ
ム・リファレンスを提供しています。
ADAS3023 は、アナログ・デバイセズの特許取得済み高電圧
iCMOS 製造プロセスを採用し、±15 V 電源で最大±20.48 V の差動
入力電圧範囲が可能です。このためこのデバイスは工業用アプリ
ケーションに適しています。
これらの全コンポーネントは、シリアル (SPI 互換)の 16 ビット
CFG レジスタを使って設定されます。設定結果と変換結果は、
変換完了後に読出されます。
このデバイスは小型 6 mm × 6 mm の 40 ピン LFCSP パッケージ
を採用し、−40°C～+85°C の工業用温度範囲で動作することがで
きます。同じ回路を含む一般的なディスクリート・マルチチャン
ネル・データ・アクイジション・システムでは、ADAS3023 に比
べて大きな回路ボード面積を必要とします。ADAS3023 ソリュー
ションの利点としてはフットプリントの小型化やデザイン条件の
簡素化があり、マーケット投入時間の短縮と低価格化が可能にな
ります。
ADAS3023 は最小の 3 電源 +15 V、−15 V、+5 V を必要とします。
内蔵の低ドロップアウト・レギュレータは、必要な 2.5 V システ
ム電圧を提供し、外部で専用ピン (ACAP、DCAP、RCAP)を使
ってデカップリングする必要があります。ADAS3023 は専用の
VIO ロジック・レベル電圧電源 (表 9 参照)を使って、1.8 V～5 V
のデジタル・ロジック・ファミリーとインターフェースするこ
とができます。
CNV ピンの立上がりエッジで変換が開始され、ADAS3023 はト
ラックからホールドに変化します。この状態で、ADAS3023 は
アナログシグナル・コンディショニングと変換を行います。シ
グナル・コンディショニングが完了すると、ADAS3023 はトラ
ック状態に戻り、同時に、サンプルを量子化します。この 2 段の
プロセスは、必要なセトリング・タイム条件を満たし、16 ビット
の高精度で最大 500 kSPS の高速スループット・レートを実現し
ます。
動作
ADAS3023 のアナログ回路は、高インピーダンス低リークのト
ラック・アンド・ホールド PGIA から構成されています。この
回路は高い同相モード除去比を持ち、±2.56 V、±5.12 V、±10.24
V、±20.48 V のフルスケール差動電圧を入力することができます
(図 15 参照)。ADAS3023 は、 2、4、6、または 8 個のチャンネ
ルを同時サンプルするように設定することができます。
VDDH AVDD DVDD
DIFF TO
COM
IN0
IN1
IN2
IN3
IN4
IN5
IN6
IN7
COM
VIO
RESET
CNV
LOGIC/
INTERFACE
BUSY
CS
TRACK
AND
HOLD
PulSAR
ADC
PGIA
SCK
DIN
SDO
ADAS3023
REFIN
BUF
REF
VSSH AGND DGND REFx
図 35.簡略化したブロック図
Rev. A
PD
－ 19/30 －
10942-007
•
•
•
•
各チャンネル入力の可変ゲイン設定値のデジタル制御は、コン
フィギュレーション (CFG) レジスタを使って行います。
ADAS3023
データシート
tCYC
伝達関数
tACQ
CONVERSION
ACQUISITION
ADAS3023 の理論伝達特性を図 37 に示します。入力は差動入力
範囲に設定され、データは 2 の補数フォーマットで出力されま
す (表 6 参照)。
TWOS
STRAIGHT
COMPLEMENT
BINARY
図 36.システム・タイミング
ADAS3023 は信号タイプ (シングルエンドの対称または非対称)
とは無関係に、業界標準のディファレンス・アンプまたは計装
アンプと同じ差動構成のイネーブルされた入力と COM ピン上
のすべての信号を変換します。
変換結果は変換完了後に使用可能になり、次の変換の終了する前
に何時でもリードバックすることができます。BUSY/SDO2 の
アクティブ・ハイで表示される静止区間でのデータ読出しは回
避してください。ADAS3023 は変換クロックを内蔵しているた
め、変換プロセスのためにシリアル・クロック (SCK)は不要で
す。このクロックは変換結果を読出すためにのみ必要です。
011...111
111...111
011...110
011...101
111...110
111...101
100...010
000...010
100...001
000...001
100...000
000...000
–FSR
–FSR + 1LSB
–FSR + 0.5LSB
+FSR – 1LSB
+FSR – 1.5LSB
ANALOG INPUT
図 37.ADC の理論伝達関数
表 6.出力コードと理論入力電圧
Description
Differential Analog Inputs, VREF = 4.096 V
Digital Output Code
(Twos Complement Hex)
FSR − 1 LSB
Midscale + 1 LSB
Midscale
Midscale − 1 LSB
−FSR + 1 LSB
−FSR
(32,767 × VREF)/(32,768 × PGIA gain)
(VREF/(32,768 × PGIA gain))
0
−(VREF/(32,768 × PGIA gain))
−(32,767 × VREF)/(32,768 × PGIA gain)
−VREF × PGIA gain
0x7FFF
0x0001
0x0000
0xFFFF
0x8001
0x8000
Rev. A
－ 20/30 －
10942-009
PHASE
10942-008
CNV
ADC CODE
tCONV
ADAS3023
データシート
D2
+
L2
47µH
COUT3
4.7µF
C2
1µF
+
1.78Ω
RFILT
L1
47µH
+5V
VIN = +5V
+
D1
CIN +
1µF
COUT1 +
1µF
+15V
COUT2 +
2.2µF
VDDH
AVDD DVDD
VIO
RESET
PD
ADP1613
CC2
10pF
R C1
100kΩ
DIFF TO
COM
RS1
0Ω
IN0
IN1
IN2
IN3
IN4
IN5
IN6
IN7
SS
FB
FREQ
EN
VIN
GND
SW
CNV
LOGIC/
INTERFACE
CS
RF2
4.22kΩ
CSS +
1µF
SCK
TRACK
AND
HOLD
PulSAR
ADC
PGIA
DIN
SDO
REFIN
BUF
COM
CV5 + RS2
1µF
DNI
BUSY
ADAS3023
REF
Z1
DNI
VSSH
REFx
AGND DGND
4.096V
–15V
RF1B
47.5kΩ
+5V
+5V
+
–
AD8031
ADR434
10942-200
50kΩ
COMP
+
L3
1µF
REN
ENABLE
C C1 +
12nF
C1
1µF
RB0
1Ω
図 38.PGIA を使用した 5 V 単電源 8 チャンネルのデータ・アクイジション・システム
VDDH
代表的なアプリケーション接続図
PGIA
CPIN
VSSH
アナログ入力
AGND
入力構造
ADAS3023 では、同時サンプルする各チャンネル入力(IN0～
IN7)の間で差動入力構造とコモン・リファレンス (COM)を使用
しています。
図 39 に、入力の等価回路を示します。ダイオードは、アナログ
入力 (IN0～IN7)と COM に対して高電圧電源 (VDDH と VSSH)か
らの ESD 保護を提供します。アナログ入力信号が電源レールよ
り 0.3V 以上高くならないよう注意する必要があります。これは、
このダイオードが順方向にバイアスされて導通し始めるためで
す。上記の絶対最大定格を超える電圧を加えると ADAS3023 に
恒久的な損傷を与えることがあります(表 4 参照)。
Rev. A
TRACK
AND
HOLD
INx OR COM
10942-010
図 38 に示すように、ADP1613 を安価な SEPIC-Ćuk 回路内で使
用します。この回路は、外付け 5 V 電源から必要な高電圧 ±15
V の強固な電源 (20 mA) と低出力リップル (最大 3 mV )を
ADAS3023 に供給するための最適な候補です。ADP1613 は、最
小の外付け部品で ADAS3023 の仕様条件を満たし、86% 以上の
効率を実現します。このテスト・セットアップの詳細について
は、CN-0201 回路ノートを参照してください。
図 39.アナログ入力の等価回路
可変ゲイン
ADAS3023 では 4 種類の差動入力範囲を持つ可変ゲイン計装ア
ンプ (PGIA)を採用しています。PGIA の設定値は、入力ピンと
COM ピンの間(例えば INx と COM の間)の最大絶対差動入力電
圧 で指 定されま す。 パワーオ ン状 態とデフ ォル ト状態は 、
±20.48 V (PGIA = 11) の入力範囲に予め設定されています。
ADAS3023 ではバイポーラ・シングルエンドや疑似バイポーラ
のような任意の入力タイプを使用できるため、PGIA の設定値は
許容入力振幅をフル利用するために重要です。
－ 21/30 －
ADAS3023
データシート
表 7 に、各差動入力範囲と対応する LSB サイズ、PGIA ビット
の設定値、PGIA ゲインを示します。
INx+
+2.56V
表 7.差動入力範囲、LSB サイズ、PGIA の設定値
0V
LSB (μV)
PGIA
CFG
±20.48
±10.24
±5.12
±2.56
625
312.5
156.3
78.13
11
00
01
10
0.2
0.4
0.8
1.6
ADAS3023
5.12V p-p
COM
–2.56V
COM
10942-012
Differential Input Ranges,
INx − COM (V)
PGIA
Gain
(V/V)
INx+
図 41.すべてのコードを使用するオプションの
シングルエンド構成
同相モード動作範囲
差動入力同相モード範囲は、与えられたチャンネルと高電圧電
源に対して選択された入力範囲に従って変わります。すべての
入力ピンの動作入力電圧は、仕様のセクションで定めるように、
VDDH/VSSH 電源から最小 2.5 V のヘッドルームを必要とする
ことに注意してください。すなわち、
(VSSH + 2.5 V) ≤ INx/COM ≤ (VDDH – 2.5 V)
次のセクションでは、種々の入力信号に対して PGIA を設定す
る幾つかの例を示します。ADAS3023 は常に、INx 信号と COM
信号との間の差を入力することに注意してください。
4.096 V のリファレンス電圧および PGIA のスケール比のため、
この例の電圧は非整数値であることに注意してください。この
場合の種々の PGIA ゲインに対する COM 入力ピンの最大許容
DC オフセット電圧を 表 8 に示します。
表 8.COM 入力の DC オフセット電圧と PGIA 設定値 1
PGIA Gain (V/V)
DC Offset Voltage on COM (V)
0.2
0.4
0.8
1.6
0
0
±5.12
±7.68
1
INx のフルスケール信号
非ゼロ DC オフセットを持つシングルエンド信号 (非対称)
2.56 V の DC オフセットを持つ 5.12 V p-p 信号を入力 (INx+)の 1
つに接続し、信号の DC グラウンド検出を COM に接続すると、
PGIA ゲイン設定は ±5.12 V の範囲に対して 01 に設定されます。
これは、入力間の最大差動電圧が +5.12 V であるためです。こ
の場合、伝達関数で使用可能なコードの半分しか使用しないこ
とになります。
INx+
+5.12V
INx+
5.12V p-p
ADAS3023
VOFF
0V
COM
COM
10942-011
VOFF
リファレンス電圧の入力／出力
ADAS3023 では、内蔵リファレンス電圧、内蔵バッファを使用
する外付けリファレンス電圧、または外付けリファレンス電圧を
選択することができます。
ADAS3023 の内蔵リファレンス電圧は優れた性能を提供するた
め、ほぼすべてのアプリケーションで使用することができます。
リファレンス選択モードの設定では、次のセクションで説明す
るように、内蔵リファレンス電圧イネーブル・ビット(REFEN)
と REFIN ピンを使用します (内蔵リファレンス電圧、外付けリ
ファレンス電圧と内蔵バッファ、外付けリファレンス電圧、リ
ファレンス電圧のデカップリングを参照)。
内蔵リファレンス電圧
高精度の内蔵リファレンス電圧は出荷時に調整されているため、
大部分のアプリケーションに適します。
図 40.コードの半分しか使用しない代表的なシングルエンド・
ユニポーラ入力
DC オフセットがゼロのシングルエンド信号 (対称)
非ゼロ DC オフセットを持つシングルエンド信号 (非対称) のセ
クションの例と比べて、シングルエンド信号のソリューション
として望ましいのは、INx と COM の間の差動 DC オフセットを
できるだけ除去して、平均電圧が 0 V になるようにすることで
す (グラウンド検出に対して対称)。入力間の差動電圧は±2.56 V
を超えることはなく、PGIA ゲイン設定は±2.56 V 範囲 (10)に設
定されます。この場合、伝達関数で使用可能なすべてのコード
を使用するため、許容差動入力範囲を最大限利用します。
CFG レジスタの REFEN ビットに 1 (デフォルト)を設定すると、
内蔵リファレンス電圧がイネーブルされて、REF1 ピンと REF2
ピンに 4.096 V が出力されます。この 4.096 V 出力はメイン・シ
ステム・リファレンス電圧として機能します。バッファなしの
2.5 V (typ) バンド・ギャップ・リファレンス電圧が REFIN ピン
から出力されます。この出力には、10 μF と 0.1 μF の外付けコ
ンデンサを並列接続して出力のノイズを小さくする必要があり
ます。REFIN の電流出力は制限されているため、AD8031 のよう
な適切なバッファを介して電源として使用することができます。
REFIN 出力の負荷が大きい場合、内部アンプが固定ゲインを使
用しているため、4.096 V のシステム・リファレンス電圧が低下
します。
内蔵リファレンス電圧出力は、±8 mV の初期精度で 4.096 V の
目標値に調整されます。リファレンス電圧には温度補償も行わ
れて±5 ppm/°C (typ)のドリフトになっています。
Rev. A
－ 22/30 －
ADAS3023
データシート
内蔵リファレンス電圧を使用する場合、図 42 に示すように
ADAS3023 をデカップリングしてください。REF1 接続と REF2
接続は互いに接続され、 REFIN 出力は外部でデカップリングさ
れ、RCAP は内部で安定化された電源であることに注意してく
ださい。
0.1µF
0.1µF
10µF
REFN
REFN
REF2
リファレンス・ソースはリファレンス・ピン上でビット判定プ
ロセス動作の影響を受けるため、さらに解析が必要になること
がありますが、このデータシートの範囲を超えます。
10µF
REF1
REFN
REFIN
REFERENCE
SOURCE = 4.096V
0.1µF
BAND
GAP
10µF
10942-013
ADAS3023
RCAP
1µF
RGND
REFN
0.1µF
10µF
REF2
REFN
REF1
図 42.4.096V の内蔵リファレンス電圧の接続
BAND
GAP
ADAS3023
外付けリファレンス電圧と内蔵バッファ
RGND
外付けリファレンスと内蔵バッファは、共通のシステム・リフ
ァレンス電圧を使用する場合、またはドリフト性能を向上させ
る必要がある場合に役立ちます。
REFEN ビットに 0 を設定すると、内部バンド・ギャップ・リ
ファレンス電圧がディスエーブルされるので、REFIN ピンに外
付けリファレンス電圧 (typ 値は 2.5 V) を接続することができま
す。内蔵バッファはイネーブルされたままであるため、メイ
ン・システム・リファレンス電圧を発生するための外付けバッフ
ァ・アンプの必要性は少なくなります。REFIN = 2.5 V で、REF1
と REF2 が 4.096 V を出力する場合、メイン・システム・リファ
レンス電圧として機能します。
この構成では、外付け電源を図 43 のように接続してください。
この構成では内蔵バッファが ADAS3023 リファレンス電圧条件
の動的な部分を処理するため、任意のタイプ (例えば、低消費電
力、低ドリフト、小型パッケージなど) の 2.5 V リファレンス電圧
を使用することができます。
REFN
0.1µF
10µF
REF2
REFN
ADAS3023
0.1µF
10µF
REF1
REFN
BAND
GAP
REFERENCE
SOURCE = 2.5V
REFIN
RCAP
1µF
RGND
10942-014
0.1µF
10µF
図 43.内蔵バッファを使用した外付けリファレンス電圧
外付けリファレンス電圧
高精度低ドリフトの 4.096 V のリファレンス電圧を必要とする
アプリケーションでは、外付けリファレンス電圧を使用すること
ができます。このモードでは、内蔵バッファをディスエーブル
するときは REFEN に 0 を設定して、REFIN を AGND に接続する
ことが必要なため、ハードウェアとソフトウェアによる制御が必
要であることに注意してください。内蔵バッファをディスエー
ブルする前に REF1 ピンと REF2 ピンを駆動しようとすると、
アンプ駆動出力でソース／シンク競合が発生することがありま
す。
4.096 V の高精度リファレンス電圧を直接メイン・システム・リ
ファレンス(REF1 と REF2)に接続してください(図 44 参照)。推奨
リファレンスは ADR434 または ADR444 です。
Rev. A
REFIN
RCAP
1µF
10942-015
0.1µF
10µF
外付けリファレンス・ソースとしてオペアンプを使用する場合、
容量負荷駆動の問題に注意してください。オペアンプに容量負
荷を接続する場合、通常、アンプが AC アプリケーションで安
定限界を維持できることが重要になりますが、リファレンス・
ソースのような DC アプリケーションでは一定の役割を持つこ
とができます。
図 44.外付けリファレンス電圧
リファレンス電圧のデカップリング
リファレンス電圧の入力／出力 のセクションに示すどのリファ
レンス回路ででも、ADAS3023 のリファレンス・ピン(REF1 と
REF2) にはダイナミック・インピーダンスがあるため、ピンを
入力または出力のいずれで使用する場合でも、十分なデカップ
リングが必要です。このデカップリングは通常、REF1 ピンと
REF2 ピンに接続した低 ESR コンデンサと、それに対応する
REFN リターン・パスから構成されます。リファレンス電圧の
入力／出力 のセクションに示すすべてのリファレンス回路のデ
カップリングに対して、セラミック・チップ・コンデンサ (X5R、
1206 サイズ)が推奨されます。
リファレンス・デカップリング・コンデンサの配置は、システム
性能にとって重要です。太いプリント回路ボード (PCB) パターン
を使って、デカップリング・コンデンサを ADAS3023 と同じ側
で REF1 ピンと REF2 ピンの近くに実装してください。REFN 入
力へリターン・パスを接続し、次にシステムのアナログ・グラウ
ンド・プレーンへ接続します。内部 PCB への接続が必要な場合
は、多数の貫通ビアを使用してグラウンドまでのリターン・パ
スの抵抗を小さくしてください。
最短距離と複数のビアを使用して、REFN 入力と RGND 入力をシ
ステムのアナログ・グラウンド・プレーンへ、望ましくはハン
ダ・パットの近くへ接続してください。一般的な誤りは、シス
テムのグラウンドへ接続されている個々のパターンへこれらの
パターンを接続してしまうことです。これによりノイズが混入
して、LSB 感度に悪影響を与えます。このようなノイズを防止
するため、片面または両面のボードではなくグラウンド・プレ
ーンを含む多層の PCB を使用してください。
小さいリファレンス・デカップリング・コンデンサ値 (最小
2.2 µF)を使うと、主に DNL と THD への影響を小さくすることが
できます。さらに、高周波ノイズ除去のデカップリング方式で
一般的な小さい値のセラミック・デカップリング・コンデンサ
(例えば、100 nF) を追加する必要はありません。
複数の ADAS3023 デバイスまたは他の PulSAR ADC を使用する
アプリケーションでは、外付けリファレンス電圧をバッファし
て、SAR 変換クロストークを小さくするために、内蔵リファレ
ンス電圧バッファの使用が最も効果的です。
－ 23/30 －
ADAS3023
データシート
リファレンス電圧の温度係数 (TC) はシステムのフルスケール精
度に直接影響するため、フルスケール精度が重要なアプリケー
ションでは、TC に注意することが重要です。例えば、温度係数
±15 ppm/°C の リ フ ァ レ ン ス 変 化 に よ り 、 フ ル ス ケ ー ル は
±1 LSB/°C 変化します。
電源
ADAS3023 では、AVDD、DVDD、VIO、VDDH、VSSH の 5 種
類の電源を使用します (表 9 参照)。ACAP ピン、DCAP ピン、
RCAP ピンは内蔵電源レギュレータ出力で、情報提供専用であ
ることに注意してください。.
表 9.電源
Mnemonic
Function
Required
AVDD
DVDD
VIO
Analog 5 V core
Digital 5 V core
Digital input/output
VDDH
VSSH
ACAP
DCAP
RCAP
Positive high voltage
Negative high voltage
Analog 2.5 V core
Digital 2.5 V core
Analog 2.5 V core
Yes
Yes, or can connect to AVDD
Yes, and can connect to
DVDD (for the 5 V level)
Yes, +15 V typical
Yes, −15 V typical
No, on chip
No, on chip
No, on chip
コア電源
AVDD ピンと DVDD ピンは、ADAS3023 のそれぞれアナログ・
コアとデジタル・コアに電源を供給します。これらの電源には、
少なくとも 10 μF のコンデンサと 100 nF のコンデンサを各電源に
接続して十分なデカップリングが必要です。100 nF のコンデンサ
は ADAS3023 のできるだけ近くに接続してください。必要な電
源数を削減するときは、AVDD と DVDD の間にシンプルな RC
フィルタを接続して、DVDD をアナログ電源から供給してくだ
さい (図 45 参照)。
20Ω
+5V ANALOG
SUPPLY
10µF
+
+5V DIGITAL
SUPPLY
10µF
100nF
+
100nF
+1.8V TO +5V
DIGITAL I/O
SUPPLY
AVDD AGND DVDD DGND
+15V
10µF
+
+
100nF
100nF
10µF
+
ADAS3023
100nF
DGND
VSSH
10942-016
10µF
–15V
VIO
VDDH
図 45.電源接続
Rev. A
VIO は可変デジタル入力／出力電源であるため、1.8 V～5 V
(DVDD 電源の最大) のロジックと直接インターフェースするこ
とができます。所要電源数を減らすときは、DVDD を RC フィ
ルタを介してアナログ電源から供給する場合、代わりに VIO を
DVDD に接続することができます。AVDD、DVDD、VIO の各
電源に対する推奨低ドロップアウト・レギュレータは、
ADP3334、ADP1715、ADP7102、ADP7104 です。ADAS3023 の
電源は次の順序で立上げる必要があることに注意してください。
1.
2.
3.
4.
5.
6.
VIO
VDDH
VSSH
DVDD
AVDD
REFx
高電圧電源
高電圧のバイポーラ電源(VDDH と VSSH)が必要で、最大動作入
力電圧より少なくとも 2.5 V 高い必要があります。特に、入力ピ
ンのすべての動作入力電圧 (表 2 で規定) には VDDH/VSSH 電源
から 2.5 V のヘッドルームが必要です。すなわち、
(VSSH + 2.5 V) ≤ INx/COM ≤ (VDDH − 2.5 V)
これらの電源には、少なくとも 10 μF のコンデンサと 100 nF の
コンデンサを各電源に接続して十分なデカップリングも必要で
す。
消費電力モード
ADAS3023 には、フル動作モードとパワーダウン・モードの 2
つの消費電力モードがあります。
フル動作モード
ADAS3023 はフル動作モードで、通常の変換を行うことができ
ます。
パワーダウン・モード
デバイスのアイドル時動作電流を小さくするため、PD 入力をハ
イ・レベルにしてデバイスをフル・パワーダウン・モードにし
ます。これにより ADAS3023 はディープ・スリープ・モードに
なります。このモードでは CNV 動作が無視され、デジタル・イ
ンターフェースが非アクティブになります。タイミングの詳細に
ついては、RESET 入力とパワーダウン (PD) 入力 のセクションを
参照してください。ディープ・スリープ・モードでは、内蔵レ
ギュレータ (ACAP、RCAP、DCAP)とリファレンス電圧はパワ
ーダウンします。
動作を再開するときは、PD をロー・レベルに戻します。デバイ
スが規定の性能で動作できるようになるためには、リファレンス
電圧が外付けリザーバ・コンデンサを充電して、規定のセトリン
グ・タイムを確保できる必要があることに注意してください。
PD がロー・レベルに戻った後に RESET を入力して、CFG レジ
スタを含む ADAS3023 デジタル・コアをデフォルト状態へ戻す
必要があります。このため、所望の CFG をデバイスへ書込み、
さらにダミー変換を 1 回実行した後に、デバイス動作を PD のア
サーション前に書込んだ構成に戻す必要があります。内蔵リファ
レンス電圧を使用する場合、公称値に安定するまで十分な時間
が必要であることに注意してください。代表的な接続では、公
称値への安定に 100 ms 必要です(図 41 参照)。
－ 24/30 －
ADAS3023
データシート
変換モード
ノーマル・モード (CMS = 1、デフォルト)
ADAS3023 は変化するアプリケーションに対応するため 2 つの変
換モードを提供します。両モードは変換モード・セレクト・ビ
ット(CFG レジスタの CMS (ビット 1))で設定します。
CMS に 1 を設定すると、500 kSPS のフル・サンプル・レートが必
要でないすべてのアプリケーションに役立ちます。このモードで
は、変換の間に最大時間の制限はありません。このモードは、非
同期リセット実行後のデフォルト状態です。ノーマル・モードと
ワープ・モードとの間の主な違いは、BUSY/SDO2 時間 (tCONV)が、
ワープ・モードよりノーマル・モードの方が少し長くなること
です。
ワープ・モード (CMS = 0)
CMS に 0 を設定すると、500 kSPS のフル 2 チャンネル・スルー
プットが必要な場合に役立ちますが、このモードでは、変換と
変換の間の最大時間が制限されます。この最大時間を超えると、
変換結果が壊れてしまいます。したがって、連続サンプルのア
プリケーションにはワープ・モードが最適です。
Rev. A
－ 25/30 －
ADAS3023
データシート
デジタル・インターフェース
このインターフェースでは、3 本の非同期信号 (CNV、RESET、
PD) と CS、SDO、SCK、DIN で構成される 4 線式シリアル・イ
ンターフェースを使用しています。アプリケーションによって
は CSを CNV へ接続することもできます。
変換結果は、変換後にシリアル・データ出力ピン (SDO)へ出力
されます。16 ビットのコンフィギュレーション・ワード CFG は、
データ転送の最初の 16 個の SCK の間にシリアル・データ入力
ピン DIN で設定されます。この CFG レジスタは、変換対象チャ
ンネル数の選択、各チャンネル・グループの可変ゲイン設定、
リファレンス選択のような設定値を制御します (詳細については、
コンフィギュレーション・レジスタ のセクションを参照してく
ださい)。
変換制御
CNV 入力は、CFG レジスタで指定される N 個のイネーブルされ
たチャンネルの変換を開始しさせます。ADAS3023 は完全に非
同期であるため、コンフィギュレーション・レジスタで指定され
る設定値とシステム・シリアル・クロック・レートに応じて、
DC～500 kSPS の任意の周波数で変換することができます。
CNV 立上がり—変換の開始 (SOC)
CNVの立上がりエッジでADAS3023の状態がトラック・モードか
らホールド・モードへ変ります。また、これが、変換の開始に必
要なすべてです。すべての変換クロックが、内部で発生されます。
変換の開始後その変換が終わるまで、ADAS3023はCNV ライン
上のその他の動作 (スループット・レートで制御)を無視します。
このパイプラインにより、規定の 16ビットの高精度で次のサン
プルを取得するためにADAS3023が十分な時間を持つことが保証
されます。
レジスタ・パイプライン
CFG レジスタは、EOC イベントの後の最初の 16 個の SCK で書
込まれ、次の EOC イベントで更新されます。すべての CFG 更
新が既知の安全な時間内に種々の回路エレメントに適用される
ようにするため、非同期データ転送が EOC イベントを使って
ADAS3023 のタイミング・エンジンに同期化されます。この同
期により、CFG レジスタ設定値の更新と設定の変換への適用と
の間に固有の遅延が発生します。このパイプラインは、現在の
変換 (n)の終わりから CFG 設定が有効になるまでの 1 ディープ遅
延で構成されます。これは、 SOC と EOC の 2 つのイベントが経
過した後に設定値 (新しいチャンネル、ゲインなど)が有効にな
ることを意味します。表記法 (n)、(n + 1)などは、次のデジタ
ル・セクションの残り部分 (シリアル・データ・インターフェー
ス、一般的なタイミング、コンフィギュレーション・レジスタ)
で簡略化のために使用されることに注意してください。ただし、
変換の終わりの後にデータをリードバックできる前にパイプラ
インは存在しないことに注意してください。
RESET 入力とパワーダウン (PD) 入力
非同期の RESET 入力と PD 入力を使って ADAS3023 をそれぞれ
リセットおよびパワーダウンさせることができます。タイミン
グの詳細を、図 46 に示します。
CNV はデジタル信号ですが、最小のオーバーシュート、アンダ
ーシュート、リンギングを持つ高速でクリーンなエッジになる
よう注意してください。さらに、サンプリング・タイミング近
くでのデジタル動作を回避してください。このような動作により
SNR 性能が低下してしまいます。
BUSY/SDO2 の立下がり—変換の終了 (EOC)
EOCはBUSY/SDO2 がロー・レベルに戻ることにより表示され、
ホスト割込みとして使用することができます。さらに、EOCは
ADAS3023に対するデータ・アクセスをゲーティングします。
変換結果を次の EOC イベントの前に読出さないと、データは失
われます。さらに、EOCの前にCFG の更新が完了しないと、そ
の更新は無視されて、以降の変換には現在の設定が使用されます。
Rev. A
SEE NOTE
CNV
n–1
RESET/
PD
ADAS3023 が変換を実行中、BUSY/ SDO2 出力はハイ・レベルに
なり、ADAS3023 は独自な 2 フェーズの変換プロセスを採用し
て、安全なデータ・アクセスと静止時間を可能にします。
CNV 信号は CS ピンから分離されているため、複数の ADAS3023
デバイスを同じプロセッサから制御することができます。SNR
が厳しいアプリケーションの場合、CNV ソースのジッタを非常
に小さくする必要があり、これは専用発振器でまたは高周波低
ジッタ・クロックで CNV を駆動することにより実現されます。
アプリケーションでジッタが許容できる場合、またはデバイスを
1 個だけ使用するアプリケーションでは、 CNV を CSに接続して
ください。サンプル・クロック・ジッタとアパーチャ遅延の詳
細については、MT-007 ミニ・チュートリアル「Aperture Time,
Aperture Jitter, Aperture Delay Time—Removing the Confusion」を参
照してください。
tACQ
tRH
n
BUSY
CS
tCCS
n–2
SDO
CFG
tEN
tDIS
x
n+1
UNDEFINED
x
DEFAULT
x
x
SEE NOTE
NOTES
1. WHEN THE PART IS RELEASED FROM RESET, tACQ MUST BE
MET FOR CONVERSION n IF USING THE DEFAULT CFG
SETTING FOR CHANNEL IN0. WHEN THE PART IS RELEASED
FROM POWER-DOWN, tACQ IS NOT REQUIRED, AND THE FIRST
TWO CONVERSIONS, n AND n + 1, ARE UNDEFINED.
10942-017
ADAS3023 のデジタル・インターフェースは、非同期入力と変
換結果の読出しとコンフィギュレーション・レジスタの設定に
使用する 4 線式シリアル・インターフェースから構成されてい
ます。
図 46.RESET と PD のタイミング
CS のレベルに無関係に、RESET または PD の立上がりエッジで
変換プロセスが停止して、SDO は高インピーダンスになります。
RESET は ADAS3023 をリセット状態に設定するため最小パルス
幅 (アクティブ・ハイ)を持っていることに注意してください。
ADAS3023 がリセット状態から戻るときのデフォルト CFG 設定
値については、コンフィギュレーション・レジスタ のセクショ
ンを参照してください。RESET が解除(ロジック 0)された後に、
このデフォルト設定値を使う場合、変換結果が有効になるため
には、アクイジション時間 (tACQ)に等しい時間が経過した後に
CNV をアサートする必要があります。そうしないと、変換が開
始された場合に、変換結果が壊れてしまいます。さらに、リセ
ットで前の変換からの出力データがクリアされます。新しい変
換を開始する前にデータ結果をアクセスしようとすると、結果
は無効になります。
－ 26/30 －
ADAS3023
データシート
デフォルトの CFG を使用しないで、パワーダウン・モードまた
はリセットからデバイスが戻るときに tACQ 条件はありません。
これは、デバイスを所望の設定値に再設定するためには 1 ディ
ープ遅延パイプライン条件を満たす必要があるためにパワーア
ップからの最初の 2 回の変換が未定義／無効になるためです。
アル・インターフェースのタイミング信号を図 47 に示します。
SDO は、CSがアサートされたときにアクティブになります。変
換結果は SDO に出力され、SCK の立下がりエッジで更新され
ます。同時に、シリアル・データ入力 (DIN)上で 16 ビットの
CFG ワードが必要に応じて更新されます。BUSY/SDO2 (ビット
0) の状態により、EOC の後に SDO がアクティブになったとき
に、MSB データの出力フォーマットが決定されます。 図 47 で
は、SCK がアイドル・ハイとして示してあることに注意してく
ださい。SCK はアイドル・ハイまたはアイドル・ローにするこ
とができますが、SDO と DIN のセットアップ・タイムとホール
ド・タイムに適するインターフェースをデザインする必要があ
ります。
シリアル・データ・インターフェース
ADAS3023 はシンプルな 4 線式インターフェースを採用し、
FPGA、DSP、一般的なシリアル・インターフェース(シリア
ル ・ ペ リ フ ェ ラ ル ・ イ ン タ ー フ ェ ー ス (SPI) 、 QSPI™ 、
MICROWIRE®など)と互換性を持っています。このインターフェ
ースでは、 CS、SCK、SDO、DIN の各信号を使用します。シリ
tSCK
tSCKH
tSCKL
CS
tDIS
SCK
tSDOH
tEN
tSDOV
SDO
(MISO)
tDINS
tDINH
図 47.シリアル・タイミング
Rev. A
－ 27/30 －
10942-018
DIN
(MOSI)
ADAS3023
データシート
コンバータ・ビジー信号は、 CS がハイ・レベルのとき常に
BUSY/SDO2 ピンに出力されます。 EOC の後に CSをロー・レベ
ルにすると、BUSY/SDO2 出力がイネーブルされて、SDO 出力に
チャンネル 0～チャンネル 3 (CH0、CH1、CH2、CH3)のデータが、
SDO2 出力にチャンネル 4～チャンネル 7 (CH4、CH5、CH6、
CH7)のデータが、それぞれ 16 個の SCK 立上がりエッジで出力さ
れます(図 49 参照)。BUSY/SDO2 ピン上の変換結果出力は、SCK
の立下がりエッジに同期化されます。変換結果は 2 の補数フォー
マットです。静かな変換フェーズ (tCONV)でのデータの読み書き
により、ビット判定を誤ることがあります。
一般的なタイミング
図 48 と図 49 の変換タイミング図に、レジスタから変換までお
よびリードバック・パイプライン遅延を含む特定のタイミン
グ・パラメータを示します。これらの図では、パワーアップか
らのタイミングまたは PD 入力を使用したフル・パワーダウン
からのリターンのタイミングを説明しています。 EOC の後で
BUSY/SDO2 出力がイネーブルされない場合、SDO 出力のデータ
(MSB ファースト)を 16 個の SCK 立上がりエッジでシーケンシ
ャルに(チャンネル 0 (CH0) からチャンネル 7 (CH7)への順で)読出
することができます(図 48 参照)。
SOC
SOC
SOC
tCYC
EOC
EOC
tCONV
POWER
UP
PHASE
NOTE 1
NOTE 2
CONVERSION (n)
ACQUISITION (n + 1)
NOTE 1
CONVERSION (n + 1)
ACQUISITION (n + 2)
CNV
tCNVH
NOTE 4
tAD
NOTE 3
CS
1
16
1
16
1
16
1
16 1
16
1
16
NOTE 2
SCK
DIN
CFG (n + 2)
SDO
CH0
BUSY/
SDO2
CFG (n + 3)
CH1
CH7
CH0
CH1
CH7
tCBD
10942-019
DATA (n)
DATA (n + 1)
NOTES
1. DATA ACCESS CAN ONLY OCCUR AFTER CONVERSION. BOTH CONVERSION RESULT AND THE CFG REGISTER ARE UPDATED AT THE END OF THE CONVERSION (EOC).
2. A TOTAL OF 16 SCK FALLING EDGES ARE REQUIRED FOR CONVERSION RESULT. AN ADDITIONAL 16 EDGES AFTER THE LAST CONVERSION RESULT ON BUSY READS BACK THE CFG ASSOCIATED
WITH CONVERSION.
3. CS CAN BE HELD LOW OR CONNECTED TO CNV. CS IS SHOWN WITH FULL INDEPENDENT CONTROL.
4. FOR OPTIMAL PERFORMANCE, DATA ACCESS SHOULD NOT OCCUR DURING THE SAMPLING INSTANT. A MINIMUM TIME OF AT LEAST THE APERATURE DELAY, tAD, SHOULD LAPSE PRIOR TO DATA ACCESS.
図 48. BUSY/SDO2 ディスエーブル時の全体タイミング図
SOC
SOC
SOC
tCYC
EOC
EOC
tCONV
POWER
UP
PHASE
NOTE 1
NOTE 1
CONVERSION (n)
ACQUISITION (n + 1)
CONVERSION (n + 1)
ACQUISITION (n + 2)
CNV
tCNVH
NOTE 4
tAD
NOTE 3
1
16
1
16 1
16 1
16
1
16 1
16 1
16 1
16
NOTE 2
DIN
CFG (n + 2)
CFG (n + 3)
SDO
CH0
CH1
CH2
CH3
CH0
CH1
CH2
CH3
BUSY/
SDO2
CH4
CH5
CH6
CH7
CH4
CH5
CH6
CH7
DATA (n)
DATA (n + 1)
NOTES
1. DATA ACCESS CAN ONLY OCCUR AFTER CONVERSION. BOTH CONVERSION RESULT AND THE CFG REGISTER ARE UPDATED AT THE END OF THE CONVERSION (EOC).
2. A TOTAL OF 16 SCK FALLING EDGES ARE REQUIRED FOR CONVERSION RESULT. AN ADDITIONAL 16 EDGES AFTER THE LAST CONVERSION RESULT ON BUSY READS BACK THE CFG ASSOCIATED
WITH CONVERSION.
3. CS CAN BE HELD LOW OR CONNECTED TO CNV. CS IS SHOWN WITH FULL INDEPENDENT CONTROL.
4. FOR OPTIMAL PERFORMANCE, DATA ACCESS SHOULD NOT OCCUR DURING THE SAMPLING INSTANT. A MINIMUM TIME OF AT LEAST THE APERATURE DELAY, tAD, SHOULD LAPSE PRIOR TO DATA ACCESS.
図 49. BUSY/SDO2 イネーブル時の全体タイミング図
Rev. A
－ 28/30 －
10942-020
CS
SCK
ADAS3023
データシート
CFG が有効になるためには少なくとも 1 回のダミー変換が必要
です。デジタル・コアを確実にデフォルト状態にするためには、
PD のアサーション解除後に外部リセットを入力してください。
デフォルト値は CFG[15:0] = 0xFFFF です。コンフィギュレーショ
ン・レジスタ CFG の値を読出すときは、すべてのチャンネル・
データを読出した後にさらに 16 個の SCK を入力して、CFG が
SDO 出力に現れるようにします。デフォルトの CFG 設定値に
より、ADAS3023 は次のように設定されます。
コンフィギュレーション・レジスタ
コンフィギュレーション・レジスタ CFG は、16 ビットのプロ
グラマブルなレジスタで、ADAS3023 のすべてのユーザー・プ
ログラマブルなオプションの選択に使用されます (表 11 参照)。
最初の 16 個の SCK 立上がりエッジでデータがリードバックさ
れたときにレジスタがロードされ、次の EOC で更新されます。
CFG への書込み時と CFG からの読出し時には常に 1 ディープ遅
延があり、現在の変換に対応した設定値であることに注意して
ください。
•
•
•
•
•
•
デ フ ォ ル ト の CFG 設 定 値 は 、 ADAS3023 が リ セ ッ ト 状 態
(RESET = ハイ・レベル) から動作状態 (RESET = ロー・レベル)
へ戻ったときに使用されます。フル・パワーダウン状態 (PD =
ハイ・レベル)からイネーブル状態 (PD = ロー・レベル)へ戻る
と、デフォルト CFG 設定値は使用されず、ユーザー指定の
CFG レジスタ値を上書きします。
8入力チャンネル・モードを選択します。
PGIA ゲイン = 0.20 (±20.48 V)に設定します。
内蔵リファレンス電圧をイネーブルします。
ノーマル変換モードを選択します。
SDO2 読出しモードをディスエーブルします。
表 10.コンフィギュレーション・レジスタ CFG のビット・マップ、 デフォルト値 = 0xFFFF (1111 1111 1111 1111)
15
CFG
14
INx
13
INx
12
RSV
11
PGIA
10
PGIA
9
PGIA
8
PGIA
7
PGIA
6
PGIA
5
PGIA
4
PGIA
3
RSV
2
REFEN
1
CMS
0
BUSY/SDO2
表 11.コンフィギュレーション・レジスタの説明
Bit No.
15
Bit Name
CFG
[14:13]
INx
12
[11:4]
RSV
PGIA
Description
Configuration update.
0 = keeps current configuration settings.
1 = overwrites contents of register.
Selection of the number of channels to be converted simultaneously.
Bit 14
Bit 13
0
0
0
1
1
0
1
1
Reserved. Setting or clearing this bit has no effect.
Programmable gain selection (see the Programmable Gain section).
Bit (Odd)
0
0
[11:10]
[9:8]
[7:6]
[5:4]
3
2
PGIA
PGIA
PGIA
PGIA
RSV
REFEN
1
CMS
0
BUSY/SDO2
Rev. A
Bit (Even)
0
1
Channels
2
4
6
8
PGIA Gain
±10.24 V
±5.12 V
±2.56 V
1
0
±20.48 V (default)
1
1
Sets the gain of IN0.
Sets the gain of IN1.
Sets the gain of IN3 to IN2.
Sets the gain of IN4 to IN7.
Reserved. Setting or clearing this bit has no effect.
Internal reference (see the Pin Configuration and Function Descriptions and Voltage Reference Input/Output sections).
0 = disables the internal reference. Disable the internal reference buffer by pulling REFIN to ground.
1 = enables the internal reference (default).
Conversion mode selection (see the Conversion Modes section).
0 = uses the warp mode for conversions with a time between conversion restriction.
1 = uses the normal mode for conversions (default).
Secondary data output control using the BUSY/SDO2 pin.
0 = enables the device busy status when the CS pin is held high. On the CS falling edge, the MSB of Channel 1 is presented on
the BUSY/SDO2 input and subsequent data is presented on the SCK falling edges.
1 = enables the device busy status only (default). All data is transmitted via the SDO pin on the SCK falling edge.
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ADAS3023
データシート
パッケージとオーダー情報
外形寸法
0.30
0.25
0.18
31
30
0.50
BSC
TOP VIEW
1.00
0.95
0.85
SEATING
PLANE
0.45
0.40
0.35
40
1
*4.70
4.60 SQ
4.50
EXPOSED
PAD
21
11
20
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
BOTTOM VIEW
PIN 1
INDICATOR
10
0.25 MIN
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
*COMPLIANT TO JEDEC STANDARDS MO-220-VJJD-5
WITH EXCEPTION TO EXPOSED PAD DIMENSION.
07-19-2012-B
PIN 1
INDICATOR
6.10
6.00 SQ
5.90
図 50.40 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ]
6 mm × 6 mm ボディ、極薄クワッド
(CP-40-15)
寸法: mm
オーダー・ガイド
Model 1
Temperature Range
Package Description
Package Option
ADAS3023BCPZ
ADAS3023BCPZ-RL7
EVAL-ADAS3023EDZ
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
40-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
40-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
Evaluation Board
CP-40-15
CP-40-15
1
Z = RoHS 準拠製品。
Rev. A
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