日本語版

デュアル入力ネットワーク・クロック
発生器／同期化器
AD9549
特長
アプリケーション
柔軟性の高い基準周波数入力
ネットワーク同期
入力周波数：8 kHz～750 MHz
基準クロックのジッタ除去
2 つの基準周波数入力
FEC を含めた OC-192 までに対応する SONET/SDH クロック
基準周波数喪失インジケータ
Stratum 3/3E 基準クロック
自動および手動ホールドオーバー・モード
ワイヤレス基地局、コントローラ
自動および手動スイッチオーバー・モード
ケーブル・インフラ
出力の A から B への円滑な位相遷移
データ通信
ホールドオーバー・モードにおける優れた安定性
概要
プログラマブル 16 + 1 ビット入力分周器、R
差動 HSTL クロック出力
最大 750 MHz の出力周波数
400 MHz 以上の周波数に対応する低ジッタのクロック・ダブラー
150 MHz 未満の周波数に対応するシングルエンド CMOS 出力
プログラマブル・デジタル・ループ・フィルタ（< 1 Hz～約 100 kHz）
14 ビット DAC 内蔵の高速デジタル制御発振器（DCO）DDS コア
優れた動的性能
プログラマブル 16 + 1 ビット帰還分周器、S
ソフトウェア・コントロールのパワーダウン
AD9549 は、同期式光通信ネットワーク（SONET/SDH）を含む
さまざまなシステムに対応する同期性能を備えています。外部か
ら入力される 2 つの基準周波数のうち 1 つに同期した出力クロッ
クを生成します。外部基準周波数には、位相ノイズとしても規定
される大きい時間ジッタが含まれる場合があります。デジタル制
御ループおよびホールドオーバー回路を採用した AD9549 は、両
方の基準周波数に障害が発生した場合でも、基準周波数喪失状態
のときにクリーン（低ジッタ）な有効出力クロックを持続的に発
生します。
AD9549 は、−40～+85°C の工業用温度範囲で動作します。
64 ピン LFCSP パッケージ
AD9549
FDBK_IN
DAC_OUT
REFB_IN
REFERENCE
MONITORS
AND
SWITCHING
R
SERIAL PORT,
I/O LOGIC
DIGITAL PLL
R, S DIVIDERS
HOLDOVER
OUT
OUT_CMOS
SYSTEM CLOCK
MULTIPLIER
DIGITAL INTERFACE
図 1.
Rev. 0
CLOCK
OUTPUT
DRIVERS
FILTER
06744-001
REFA_IN
S1 TO S4
基本ブロック図
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本
AD9549
目次
特長......................................................................................................1
熱的性能............................................................................................ 39
アプリケーション ..............................................................................1
AD9549 のパワーアップ ................................................................. 40
概要......................................................................................................1
パワーオン・リセット................................................................ 40
改訂履歴..............................................................................................2
プログラミング・シーケンス .................................................... 40
仕様......................................................................................................3
電源の分離........................................................................................ 41
DC 仕様 ...........................................................................................3
3.3 V 電源...................................................................................... 41
AC 仕様 ...........................................................................................5
1.8 V 電源...................................................................................... 41
絶対最大定格 ......................................................................................8
シリアル・コントロール・ポート ................................................ 42
ESD に関する注意..........................................................................8
シリアル・コントロール・ポート・ピンの説明..................... 42
ピン配置と機能の説明 ......................................................................9
シリアル・コントロール・ポートの動作 ................................ 42
代表的な性能特性 ............................................................................12
命令ワード（16 ビット） ........................................................... 43
推奨の入出力終端 ............................................................................15
MSB/LSB ファースト転送 .......................................................... 43
動作原理............................................................................................16
I/O レジスタ・マップ...................................................................... 46
概要................................................................................................16
I/O レジスタの説明.......................................................................... 51
PLL コア（DPLLC） ...................................................................16
シリアル・ポート設定（レジスタ 0000～レジスタ 0005）... 51
位相検出器....................................................................................20
デジタル・ループ・フィルタ係数 ............................................21
パワーダウンおよびリセット
（レジスタ 0010～レジスタ 0013） ............................................ 51
クローズド・ループ位相オフセット ........................................22
システム・クロック（レジスタ 0020～レジスタ 0023）....... 52
ロック検出....................................................................................23
デジタル PLL コントロールおよび分周器
（レジスタ 0100～レジスタ 0130） ............................................ 53
基準周波数モニタ........................................................................24
フリーラン（シングル・トーン）モード
（レジスタ 01A0～レジスタ 01AD）.......................................... 55
基準周波数のスイッチオーバー ................................................25
ホールドオーバー........................................................................27
基準周波数セレクタ／ホールドオーバー
（レジスタ 01C0～レジスタ 01C3）........................................... 56
出力周波数範囲の制御 ................................................................30
再構成フィルタ............................................................................30
FDBK 入力 ....................................................................................30
ダブラーおよび出力ドライバ
（レジスタ 0200～レジスタ 0201） ............................................ 57
基準周波数入力............................................................................31
モニタ（レジスタ 0300～レジスタ 0335） .............................. 57
SYSCLK 入力................................................................................31
高調波スプリアスの低減 ............................................................33
キャリブレーション（ユーザ・アクセス可能調整）
（レジスタ 0400～レジスタ 0410） ............................................ 61
出力クロック・ドライバと 2x 周波数逓倍器...........................34
高調波スプリアス低減（レジスタ 0500～レジスタ 0509）... 62
周波数スルー・リミッタ ............................................................35
アプリケーション回路例 ................................................................ 64
周波数推定器................................................................................35
外形寸法............................................................................................ 65
ステータスと警告........................................................................36
オーダー・ガイド........................................................................ 65
改訂履歴
8/07—Revision 0: Initial Version
Rev. 0
－ 2/65 －
AD9549
仕様
DC 仕様
特に指定のない限り、AVDD = 1.8 V ± 5%、AVDD3 = 3.3 V ± 5%、DVDD = 1.8 V ± 5%、DVDD_I/O = 3.3 V ± 5%、AVSS = 0 V、DVSS = 0 V。
表 1.
Parameter
Min
Typ
Max
Unit
SUPPLY VOLTAGE
DVDD_I/O (Pin 1)
DVDD (Pin 3, Pin 5, Pin 7)
AVDD3 (Pin 14, Pin 46, Pin 47, Pin 49)
AVDD3 (Pin 37)
AVDD (Pin 11, Pin 19, Pin 23 to Pin 26, Pin 29, Pin
30, Pin 36, Pin 42, Pin 44, Pin 45, Pin 53)
3.135
1.71
3.135
1.71
1.71
3.30
1.80
3.30
3.30
1.80
3.465
1.89
3.465
3.465
1.89
V
V
V
V
V
4.7
3.8
26
21
5.6
4.5
29
26
mA
mA
mA
mA
12
194
15
255
mA
mA
41
254
4
49
265
6
mA
mA
mA
SUPPLY CURRENT
IAVDD3 (Pin 14)
IAVDD3 (Pin 37)
IAVDD3 (Pin 46, Pin 47, Pin 49)
IAVDD (Pin 36, Pin 42)
IAVDD (Pin 11)
IAVDD (Pin 19, Pin 23 to Pin 26, Pin 29,
Pin 30, Pin 44, Pin 45)
IAVDD (Pin 53)
IDVDD (Pin 3, Pin 5, Pin 7)
IDVDD_I/O (Pin 1)
LOGIC INPUTS (Except Pin 32)
Input High Voltage (VIH)
Input Low Voltage (VIL)
Input Current (IINH, IINL)
Maximum Input Capacitance (CIN)
CLKMODESEL (Pin 32) LOGIC INPUT
Input High Voltage (VIH)
Input Low Voltage (VIL)
Input Current (IINH, IINL)
Maximum Input Capacitance (CIN)
REFERENCE INPUTS
Input Capacitance
Input Resistance
Differential Operation
Common Mode Input Voltage1
(Applicable When DC-Coupled)
Differential Input Voltage Swing1
Single-Ended Operation
Input Voltage High (VIH)
Input Voltage Low (VIL)
Threshold Voltage
2.0
DVSS
±60
3
Rev. 0
REFA, REFB buffers
CMOS output clock driver at 3.3 V
DAC output current source, fS = 1 GSPS
FDBK in, HSTL output clock driver (output
doubler turned on.)
REFA and REFB input buffer 1.8 V supply
Aggregate analog supply, including system
clock PLL
DAC power supply
Digital core
Digital I/O (varies dynamically)
DVDD_I/O
0.8
±200
V
V
µA
pF
AVDD
0.4
−50
V
V
µA
pF
At VIN = 0 V and VIN = DVDD_I/O
Pin 32 only
1.4
AVSS
−18
3
2.7
DVSS
DVDD
0.4
V
V
14.5
pF
kΩ
At VIN = 0 V and VIN = AVDD
Pin 62 and bidirectional Pin 9, Pin 10,
Pin 54, Pin 55, and Pin 63
IOH = 1 mA
IOL = 1 mA
Pin 12, Pin 13, Pin 15, Pin 16
8.5
3
11.5
1.5
AVDD3 −
0.2
500
2.0
AVSS
AVDD3 −
0.66
V
mV p-p
AVDD3 −
0.82
Input Current
FDBK INPUT
Input Capacitance
Input Resistance
Differential Input Voltage Swing2
Pin 37 is typically 3.3 V, but can be set to 1.8 V
Pin 56 to Pin 61, Pin 64, Pin 9, Pin 10,
Pin 54, Pin 55, Pin 63
LOGIC OUTPUTS
Output High Voltage (VOH)
Output Low Voltage (VOL)
Test Conditions/Comments
AVDD3
0.8
AVDD3 −
0.98
1
V
V
V
mA
Differential at Register 40F[1:0] = 00
Differential operation; note that LVDS signals
must be ac-coupled
Differential operation
Register 040F[1:0] = 10
Register 040F[1:0] = 10 (other settings
possible)
Single-ended operation
Pin 40, Pin 41
18
225
3
22
26
－ 3/65 －
pF
kΩ
mV p-p
Differential
−12 dBm into 50 Ω; must be ac-coupled
AD9549
Parameter
Min
Typ
Max
Unit
SYSTEM CLOCK INPUT
SYSCLK PLL Bypassed
Input Capacitance
Input Resistance
Internally Generated DC Bias Voltage2
Differential Input Voltage Swing3
SYSCLK PLL Enabled
Input Capacitance
Input Resistance
Internally Generated DC Bias Voltage2
Differential Input Voltage Swing3
Crystal Resonator with SYSCLK PLL Enabled
Motional Resistance
CLOCK OUTPUT DRIVERS
HSTL Output Driver
Differential Output Voltage Swing
Common-Mode Output Voltage2
CMOS Output Driver
Output Voltage High (VOH) AVDDX = 3.3 V
Output Voltage Low (VOL) AVDDX = 3.3 V
Output Voltage High (VOH) AVDDX = 1.8 V
Output Voltage Low (VOL) AVDDX = 1.8 V
TOTAL POWER DISSIPATION
All Blocks Running
Power-Down Mode
1
2
3
2.4
0.93
632
2.4
0.93
632
1.5
2.6
1.17
3
2.6
1.17
2.8
1.38
2.8
1.38
pF
kΩ
V
mV p-p
Single-ended, each pin
Differential
0 dBm into 50 Ω
pF
kΩ
V
mV p-p
0 dBm into 50 Ω
Single-ended, each pin
Differential
9
100
Ω
25 MHz, 3.2 mm × 2.5 mm AT cut
1080
1280
1480
mV
Output driver static, see Figure 12 for output
swing vs. frequency
0.7
0.88
1.06
V
2.7
0.4
1.4
0.4
V
V
V
V
1010
24
1250
mW
mW
Digital Power-Down Mode
Default with SYSCLK PLL Enabled
515
905
650
1100
mW
mW
Default with SYSCLK PLL Disabled
895
1056
mW
1046
1036
1048
mW
mW
mW
With REFA or REFB Power-Down
With HSTL Clock Driver Power-Down
With CMOS Clock Driver Power-Down
Test Conditions/Comments
System clock inputs should always be
ac-coupled (both single-ended and differential)
Output driver static, see Figure 14 for output
swing vs. frequency
IOH = 1 mA.
IOL = 1 mA.
IOH = 1 mA.
IOL = 1 mA.
Worst case over supply, temperature, process
Using either the Power-Down and Enable
register or PWRDOWN pin
After reset or power up with fS = 1 GHz,
S4 = 0, S1 to S3 = 1, fSYSCLK = 25MHz
After reset or power up with fS = 1 GHz,
S1 to S4 = 1
One reference still powered up
AVDD3（14 番ピン）を基準にして≤ 0 V、および AVSS（33 番ピン、43 番ピン）を基準にして≥ 0 V であることが必要です。
AVSS（33 番ピン、43 番ピン）を基準とします。
AVDD（36 番ピン）を基準にして≤ 0 V、および AVSS（33 番ピン、43 番ピン）を基準にして≥ 0 V であることが必要です。
Rev. 0
－ 4/65 －
AD9549
AC 仕様
特に指定のない限り、fS = 1 GHz、DAC RSET = 10 kΩ。電源ピンは、「DC 仕様」で規定される範囲内とします。
表 2.
Parameter
Min
REFERENCE INPUTS
Frequency Range (Sine Wave)
Frequency Range (CMOS)
Frequency Range (LVPECL)
Frequency Range (LVDS)
10
0.008
0.008
0.008
Minimum Slew Rate
Minimum Pulse Width High
Minimum Pulse Width Low
0.04
620
620
FDBK INPUT
Input Frequency Range
Minimum Differential Input Level
Minimum Slew Rate
SYSTEM CLOCK INPUT
SYSCLK PLL Bypassed
Input Frequency Range
Duty Cycle
Minimum Differential Input Level
SYSCLK PLL Enabled
VCO Frequency Range, Low Band
VCO Frequency Range, Auto Band
VCO Frequency Range, High Band
Maximum Input Rate of System Clock
PFD
Without SYSCLK PLL Doubler
Input Frequency Range
Multiplication Range
Minimum Differential Input Level
With SYSCLK PLL Doubler
Input Frequency Range
Multiplication Range
Input Duty Cycle
Minimum Differential Input Level
Crystal Resonator with SYSCLK PLL
Enabled
Crystal Resonator Frequency Range
Maximum Crystal Motional Resistance
CLOCK DRIVERS
HSTL Output Driver
Frequency Range
Duty Cycle
Rise/Fall Time (20-80%)
Jitter (12 kHz to 20 MHz)
HSTL Output Driver with 2× Multiplier
Frequency Range
Duty Cycle
Rise/Fall Time (20% to 80%)
Sub-harmonic Spur Level
Jitter (12 kHz to 20 MHz)
Rev. 0
Typ
Max
750
50
725
725
Unit
MHz
MHz
MHz
MHz
Test Conditions/Comments
Pin 12, Pin 13, Pin 15, Pin 16
Minimum recommended slew rate: 40 V/μs
LVDS must be ac-coupled; lower frequency bound may be
higher depending on size of decoupling capacitor
V/ns
ps
ps
Pin 40, Pin 41
10
225
40
400
MHz
mV p-p
V/μs
−12 dBm into 50 Ω; must be ac-coupled
Pin 27, Pin 28
250
45
632
1000
55
MHz
%
mV p-p
Maximum fOUT is 0.4 × fSYSCLK
700
810
900
810
900
1000
100
MHz
MHz
MHz
MHz
When in the range, use the low VCO band exclusively
When in the range, use the VCO Auto band select
When in the range, use the high VCO band exclusively
11
4
200
66
MHz
632
mV p-p
6
8
100
132
50
Integer multiples of 2, maximum PFD rate and system clock
frequency must be met
0 dBm into 50 Ω
MHz
mV p-p
Integer multiples of 8
Deviating from 50% duty cycle may adversely affect spurious
performance.
0 dBm into 50 Ω
%
632
0 dBm into 50 Ω
10
50
100
MHz
Ω
AT cut, fundamental mode resonator
See the SYSCLK Inputs section for recommendations
20
48
725
52
165
MHz
%
ps
ps
See Figure 12 for maximum toggle rate
725
55
165
MHz
%
ps
dBc
ps
115
1.0
400
45
115
−35
1.1
－ 5/65 －
100 Ω termination across OUT/OUTB, 2 pF load
fIN = 19.44 MHz, fOUT = 155.52 MHz. 50 MHz system clock
input (see Figure 3 to Figure 11 for test conditions)
100 Ω termination across OUT/OUTB, 2 pF load
Without correction
fIN = 19.44 MHz, fOUT = 622.08 MHz, 50 MHz system clock
input (see Figure 3 to Figure 11 for test conditions)
AD9549
Parameter
CMOS Output Driver
(AVDD3/Pin 37) @ 3.3 V
Frequency Range
Duty Cycle
Rise/Fall Time (20-80%)
CMOS Output Driver
(AVDD3/Pin 37) @ 1.8 V
Frequency Range
Duty Cycle
Rise/Fall Time (20% to 80%)
Min
0.008
45
0.008
45
Typ
Max
Unit
Test Conditions/Comments
55
3
150
65
4.6
MHz
%
ns
See Figure 14 for maximum toggle rate
With 20 pF load and up to 150 MHz
With 20 pF load
55
5
40
65
6.8
MHz
%
ns
See Figure 13 for maximum toggle rate
With 20 pF load and up to 40 MHz
With 20 pF load
HOLDOVER
Frequency Accuracy
OUTPUT FREQUENCY SLEW LIMITER
Slew Rate Resolution
Slew Rate Range
REFERENCE MONITORS
Loss of Reference Monitor
Operating Frequency Range
Minimum Frequency Error for
Continuous REF Present Indication
Minimum Frequency Error for
Continuous REF Present Indication
Maximum Frequency Error for
Continuous REF Lost Indication
Maximum Frequency Error for
Continuous REF Lost Indication
Reference Quality Monitor
Operating Frequency Range
Frequency Resolution (Normalized)
Frequency Resolution (Normalized)
Validation Timer
Timing Range
Timing Range
DAC OUTPUT CHARACTERISTICS
DCO Frequency Range (1st Nyquist Zone)
Output Resistance
Output Capacitance
Full-Scale Output Current
Gain Error
Output Offset
Voltage Compliance Range
See the Holdover section
0.54
0
111
3 × 1016
Hz/sec
Hz/sec
P = 216 for minimum; P = 25 for maximum
P = 216 for minimum; P = 25 for maximum
7.63 × 103
167 × 106
−16
Hz
ppm
fREF = 8 kHz
−19
%
fREF = 155 MHz
−32
ppm
fREF = 8 kHz
−35
%
fREF = 155 MHz
0.008
0.2
150
408
ppm
32 × 10−9
65 × 10−6
10
50
5
20
−10
AVSS −
0.50
MHz
ppm
+0.5
137
2.8 × 105
s
s
450
MHz
Ω
pF
mA
%FS
μA
31.7
+10
0.6
AVSS +
0.50
0.1
Hz
Maximum Open-Loop Bandwidth
100
kHz
10
Degrees
0
Maximum Phase Margin
PFD Input Frequency Range
Feedforward Divider Ratio
Feedback Divider Ratio
Rev. 0
85
~0.008
1
1
90
Degrees
~24.5
131,070
131,070
MHz
－ 6/65 －
DPLL loop bandwidth sets lower limit
Single-ended (each pin internally terminated to AVSS)
Range depends on DAC RSET resistor
Outputs not dc-shorted to VSS
DIGITAL PLL
Minimum Open-Loop Bandwidth
Minimum Phase Margin
fREF = 8 kHz; OOL divider = 65,535 for minimum; OOL
divider = 1 for max (see the Reference Frequency Monitor
section)
fREF = 155 MHz; OOL divider = 65,535 for minimum; OOL
divider = 1 for maximum
See the Reference Validation Timer section
PIO = 5
PIO = 16
Dependent on the frequency of REFA/REFB, the DAC
sample rate, and the P-, R-, and S-divider values
Dependent on the frequency of REFA/REFB, the DAC
sample rate, and the P-, R-, and S-divider values
Dependent on the frequency of REFA/REFB, the DAC
sample rate, and the P-, R-, and S-divider values
Dependent on the frequency of REFA/REFB, the DAC
sample rate, and the P-, R-, and S-divider values
1, 2, …,65,535 or 2, 4, …, 131,070
1, 2, …, 65,535 or 2, 4, …, 131,070
AD9549
Parameter
LOCK DETECTION
Phase Lock Detector
Time Threshold Programming Range
Time Threshold Resolution
Lock Time Programming Range
Unlock Time Programming Range
Frequency Lock Detector
Normalized Frequency Threshold
Programming Range
Normalized Frequency Threshold
Programming Resolution
Lock Time Programming Range
Unlock Time Programming Range
Min
0
Unit
Test Conditions/Comments
2097
μs
ps
s
s
FPFD_Gain = 200
FPFD_Gain = 200
In power-of-2 steps
In power-of-2 steps
s
s
FPFD_Gain = 200; normalized to (fREF/R)2; see the Frequency
Lock Detection section for details
FPFD_Gain = 200; normalized to (fREF/R)2; see the Frequency
Lock Detection section for details
In power-of-2 steps
In power-of-2 steps
32 × 10−9
192 × 10−9
275
67 × 10−3
0
0.0021
5×
10−13
32 × 10−9
192 × 10−9
SERIAL PORT TIMING SPECIFICATIONS
SCLK Clock Rate (1/tCLK )
Rev. 0
Max
0.488
DIGITAL TIMING SPECIFICATIONS
Time Required to Enter Power-Down
Time Required to Leave Power-Down
Reset Assert to High-Z Time
for S1 to S4 Configuration Pins
Reset Deassert to Low-Z Time
for S1 to S4 Configuration Pins
SCLK Pulse Width High, tHI
SCLK Pulse Width Low, tLO
SDO/SDIO to SCLK Setup Time, tDS
SDO/SDIO to SCLK Hold Time, tDH
SCLK Falling Edge to Valid Data on
SDIO/SDO, tDV
CSB to SCLK Setup Time, tS
CSB to SCLK Hold Time, tH
CSB Minimum Pulse Width High, tPWH
PROPAGATION DELAY
FDBK to HSTL Output Driver
FDBK to HSTL Output Driver with 2×
Frequency Multiplier Enabled
FDBK to CMOS Output Driver
FDBK Through S-Divider to CMOS Output
Driver
Typ
275
67 × 10−3
15
18
60
µs
µs
ns
30
ns
25
50
MHz
11
ns
ns
ns
ns
ns
8
8
1.93
1.9
1.34
−0.4
3
ns
ns
ns
2.8
7.3
ns
ns
8.0
8.6
ns
ns
－ 7/65 －
Time from rising edge of RESET to high-Z on the S1, S2, S3,
S4 configuration pins
Time from falling edge of RESET to low-Z on the S1, S2, S3,
S4 configuration pins
Refer to Figure 58 for all write-related serial port parameters,
maximum SCLK rate for readback is governed by tDV
Refer to Figure 56
AD9549
絶対最大定格
表 3.
Parameter
左記の絶対最大定格を超えるストレスを加えると、デバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格の
みを指定するものであり、この仕様の動作セクションに記載する
規定値以上でのデバイス動作を定めたものではありません。デバ
イスを長時間絶対最大定格状態に置くと、デバイスの信頼性に影
響を与えることがあります。
Rating
Analog Supply Voltage (AVDD)
2V
Digital Supply Voltage (DVDD)
2V
Digital I/O Supply Voltage
(DVDD_I/O)
DAC Supply Voltage (DAC_VDD)
3.6 V
Maximum Digital Input Voltage
−0.5 V to DVDD_I/O + 0.5 V
Storage Temperature
Operating Temperature Range
−65°C to +150°C
−40°C to +85°C
Lead Temperature
(Soldering 10 sec)
Junction Temperature
300°C
3.6 V
ESD に関する注意
ESD（静電放電）の影響を受けやすいデバイスです。
電荷を帯びたデバイスや回路ボードは、検知されな
いまま放電することがあります。本製品は当社独自
の ESD 保護回路を内蔵してはいますが、デバイスが
高エネルギーの静電放電を被った場合、損傷を生じ
る可能性があります。したがって、性能劣化や機能
低下を防止するため、ESD に対する適切な予防措置
を講じることをお勧めします。
150°C
1
Thermal Resistance
θJA
1
25.2°C/W typical
θJB
13.9°C/W typical
θJC
1.7°C/W typical
規定された熱的性能を達成するには、パッケージ底面の露出パッドをグラウ
ンドにハンダ付けする必要があります。詳細は、「熱的性能」を参照してく
ださい。
Rev. 0
－ 8/65 －
AD9549
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
SCLK
SDIO
SDO
CSB
IO_UPDATE
RESET
PWRDOWN
HOLDOVER
REFSELECT
S4
S3
AVDD
AVSS
DAC_OUTB
DAC_OUT
AVDD3
ピン配置と機能の説明
DVDD_I/O
DVSS
DVDD
DVSS
DVDD
DVSS
DVDD
DVSS
S1
S2
AVDD
REFA_IN
REFA_INB
AVDD3
REFB_IN
REFB_INB
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
PIN 1
INDICATOR
AD9549
TOP VIEW
(Not to Scale)
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
DAC_RSET
AVDD3
AVDD3
AVDD
AVDD
AVSS
AVDD
FDBK_IN
FDBK_INB
AVSS
OUT_CMOS
AVDD3
AVDD
OUT
OUTB
AVSS
図 2.
06744-002
NC
NC
AVDD
PFD_VRB
PFD_VRT
PFD_RSET
AVDD
AVDD
AVDD
AVDD
SYSCLK
SYSCLKB
AVDD
AVDD
LOOP_FILTER
CLKMODESEL
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
NC = NO CONNECT
64 ピン LFCSP のピン配置
表 4. ピン機能の説明
ピン番号
入出力
ピン・タイプ
記号
説明
1
I
Power
DVDD_I/O
I/O デジタル電源
2, 4, 6, 8
I
Power
DVSS
デジタル・グラウンド。グラウンドに接続します。
3, 5, 7
I
Power
DVDD
デジタル電源
9, 10, 54, 55
I/O
3.3 V CMOS
S1, S2, S3, S4
設定可能な I/O ピン。これらのピンはプログラム・コントロールで設定し（「ステー
タスと警告」を参照）、内部プルアップ／プルダウン抵抗を備えていません。
11, 19, 23 to 26,
29, 30, 36, 42,
44, 45, 53
12
I
Power
AVDD
アナログ電源。公称値 1.8 V の電源に接続します。
I
Differential
Input
REFA_IN
基準周波数／位相 A 入力。この内部バイアス入力は一般に AC 結合され、基準周波
数 A 入力として構成されるときに、0.4～3.3 V のシングルエンド振幅の差動信号を
受け入れます。DC 結合を行う場合は、LVPECL または CMOS 入力が望まれます。
13
I
Differential
Input
REFA_INB
相補基準周波数／位相 A 入力。12 番ピンに加えられる入力の相補信号です。シン
グルエンドの DC 結合 CMOS 信号を使用して REFA_IN に入力する場合は、このピ
ンとグラウンド間に 0.01 μF のコンデンサを接続して、このピンをバイパスしてく
ださい。
14, 46, 47, 49
I
Power
AVDD3
アナログ電源。公称値 3.3 V の電源に接続します。
15
I
Differential
Input
REFB_IN
基準周波数／位相 B 入力。この内部バイアス入力は一般に AC 結合され、基準周波
数 B 入力として構成されるときに、0.4～3.3 V のシングルエンド振幅の差動信号を
受け入れます。DC 結合を行う場合は、LVPECL または CMOS 入力が望まれます。
16
I
Differential
Input
REFB_INB
相補基準周波数／位相 B 入力。15 番ピンに加えられる入力の相補信号です。シング
ルエンドの DC 結合 CMOS 信号を使用して REFB_IN に入力する場合は、このピン
とグラウンド間に 0.01 μF のコンデンサを接続して、このピンをバイパスしてくだ
さい。
NC
無接続。これらは、フローティング状態にすることが可能な余剰の未使用ピンです。
17, 18
Rev. 0
－ 9/65 －
AD9549
ピン番号
入出力
20, 21
O
22
O
27
記号
説明
PFD_VRB,
PFD_VRT
これらのピンの容量性デカップリングを行う必要があります。詳細は、「位相検出
器のピン接続」を参照してください。
Current Set
Resistor
PFD_RSET
このピンとグラウンド間に 5 kΩ 抵抗を接続します（「位相検出器のピン接続」を
参照）。
I
Differential
Input
SYSCLK
システム・クロック入力。このシステム・クロック入力は内部で DC バイアスされ
ているため、水晶発振器の使用時を除き、常に AC 結合しておく必要があります。
シングルエンドの 1.8 V CMOS 入力を使用することも可能ですが、デューティ・サ
イクルが 50%とならないとスプリアスが導入されることがあります。水晶振動子の
使用時には、CLKMODESEL ピンを AVSS に接続し、水晶振動子をこのピンと 28
番ピンに直接接続してください。
28
I
Differential
Input
SYSCLKB
相補システム・クロック。27 番ピンに加えられる入力の相補信号です。27 番ピン
に入力される信号がシングルエンドの場合は、このピンとグラウンド間に 0.01 μF
のコンデンサを接続してください。
31
O
LOOP_FILTER
システム・クロック逓倍器ループ・フィルタ。周波数逓倍器を使用してシステム・
クロックを駆動するときは、外部ループ・フィルタを構成して、このピンに接続す
る必要があります。システム・クロック PLL をバイパスする場合は、このピンがハ
イレベルに引き込まれ、このモードではフローティング状態にすることが可能で
す。図 44 は、システム・クロック PLL ループ・フィルタの接続図を示します。
32
I
1.8 V CMOS
CLKMODESEL
クロック・モード選択。水晶振動子をシステム・クロック（27 番ピンと 28 番ピン）
に接続するときは、GND に設定します。発振器または外部クロック源を使用する
場合は、1.8 V にプルアップします。システム・クロック PLL をバイパスする場合
は、このピンをフローティング状態にすることが可能です。（このピンの詳細な使
用方法については、「SYSCLK 入力」を参照してください。）
33, 39, 43, 52
O
GND
AVSS
アナログ・グラウンド。グラウンドに接続します。
34
O
1.8 V HSTL
OUTB
相補 HSTL 出力。詳細は、「仕様」および「1 次の 1.8 V 差動 HSTL ドライバ」を参
照してください。
35
O
1.8 V HSTL
OUT
HSTL 出力。詳細は、「仕様」および「1 次の 1.8 V 差動 HSTL ドライバ」を参照し
てください。
37
I
Power
AVDD3
CMOS 出力ドライバ用のアナログ電源。このピンは通常 3.3 V ですが、1.8 V にする
ことも可能です。CMOS ドライバを使用しない場合であっても、このピンに電源を
供給する必要があります。電源の分離については、「電源の分離」を参照してくだ
さい。
38
O
3.3 V CMOS
OUT_CMOS
CMOS 出力。「仕様」および「出力クロック・ドライバと周波数二倍器」を参照し
てください。37 番ピンを 1.8 V に設定すると、このピンは 1.8 V CMOS になります。
40
I
Differential
Input
FDBK_INB
相補帰還入力。標準の動作モードでは、フィルタリングされた DAC_OUTB 出力に
このピンを接続します。この内部バイアス入力は一般に AC 結合され、差動入力と
して構成されるときに、最低 400 mV のシングルエンド振幅の差動信号を受け入れ
ます。
41
I
Differential
Input
FDBK_IN
帰還入力。標準の動作モードでは、フィルタリングされた DAC_OUT 出力にこのピ
ンを接続します。
48
O
Current Set
Resistor
DAC_RSET
DAC 出力電流設定抵抗。このピンと GND 間に 1 本の抵抗（通常は 10 kΩ）を接続
します。「DAC 出力」を参照してください。
50
O
Differential
Output
DAC_OUT
DAC 出力。この信号をフィルタリングし、FDBK_IN 入力を経由してオンチップに
帰還させる必要があります。このピンには、内部 50 Ω プルダウン抵抗が組み込ま
れています。
51
O
Differential
Output
DAC_OUTB
相補 DAC 出力。この信号をフィルタリングし、FDBK_INB 入力を経由してオンチッ
プに帰還させる必要があります。このピンには、内部 50 Ω プルダウン抵抗が組み
込まれています。
56
I/O
3.3 V CMOS
REFSELECT
基準周波数選択入力。手動モードでは REFSELECT ピンは高インピーダンスの入力
ピンとして動作し、自動モードでは低インピーダンスの出力ピンとして動作しま
す。ロジック 0（ローレベル）のときに、REFA が表示／選択されます。ロジック 1
（ハイレベル）のときに、REFB が表示／選択されます。このピンには、内部プルアッ
プ／プルダウン抵抗が組み込まれていません。
57
I/O
3.3 V CMOS
HOLDOVER
ホールドオーバー（アクティブ・ハイ）。手動ホールドオーバー・モードでは、こ
のピンで AD9549 をホールドオーバー・モードに強制設定します。
自動ホールドオー
バー・モードでは、ホールドオーバー・ステータスを通知します。このピンには、
内部プルアップ／プルダウン抵抗は組み込まれていません。
Rev. 0
ピン・タイプ
－ 10/65 －
AD9549
ピン番号
入出力
ピン・タイプ
記号
説明
58
I
3.3 V CMOS
PWRDOWN
パワーダウン。このアクティブ・ハイのピンがアサートされると、デバイスが非ア
クティブになり、完全なパワーダウン状態に入ります。このピンには、内部 50 kΩ
プルダウン抵抗が組み込まれています。
59
I
3.3 V CMOS
RESET
チップ・リセット。このアクティブ・ハイのピンがアサートされると、チップがリ
セット状態に入ります。パワーアップ時には、電源がスレッショールドに達して安
定化するまで、10 μs のリセット・パルスが内部で発生します。このピンには、内
部 50 kΩ プルダウン抵抗が組み込まれています。
60
I
3.3 V CMOS
IO_UPDATE
I/O 更新。このピンのロジックが 0 から 1 に遷移すると、I/O ポート・レジスタから
コントロール・レジスタにデータが転送されます（「書込み」を参照）。このピン
には、内部 50 kΩ プルダウン抵抗が組み込まれています。
61
I
3.3 V CMOS
CSB
チップ・セレクト。アクティブ・ロー入力。デバイスの設定を行うときに、このピ
ンをローレベルに保持する必要があります。複数の AD9549 を使用するシステムで
は、このピンを使用して各 AD9549 の設定を個別に実行できます。このピンには、
内部 100 kΩ プルアップ抵抗が組み込まれています。
62
O
3.3 V CMOS
SDO
シリアル・データ出力。デバイスを 3 線モードで使用するときに、このピンからデー
タが読み出されます。このピンには、内部プルアップ／プルダウン抵抗は組み込ま
れていません。
63
I/O
3.3 V CMOS
SDIO
シリアル・データ入出力。デバイスを 3 線モードで使用するときに、このピンから
データを書き込みます。2 線モードでは、このピンでデータの読出しと書込みの両
方が実行されます。このピンには、内部プルアップ／プルダウン抵抗は組み込まれ
ていません。
64
I
3.3 V CMOS
SCLK
シリアル・プログラミング・クロック。シリアル・プログラミング用のデータ・ク
ロックです。このピンには、内部 50 kΩ プルダウン抵抗が組み込まれています。
Exposed Die
Pad
O
GND
AVSS
アナログ・グラウンド。グラウンドに接続します。
Rev. 0
－ 11/65 －
AD9549
代表的な性能特性
特に指定のない限り、AVDD、AVDD3、DVDD は公称電源電圧、fS = 1 GHz、DAC RSET = 10 kΩ。
–70
–70
RMS JITTER (12kHz TO 20MHz): 0.18ps
RMS JITTER (50kHz TO 80MHz): 0.24ps
–90
–100
–110
–120
–130
1k
10k
100k
1M
FREQUENCY OFFSET (Hz)
10M
100M
図 6.
PHASE NOISE (dBc/Hz)
10M
100M
–100
–110
–120
–130
–90
–100
–110
–120
–130
–140
1k
10k
100k
1M
FREQUENCY OFFSET (Hz)
10M
100M
–150
10
06744-004
100
HSTL 出力ドライバの追加位相ノイズ（SYSCLK = 1 GHz
（SYSCLK PLL をバイパス）、fREF = 19.44 MHz、
fOUT = 622.08 MHz、DPLL ループ帯域幅 = 1 kHz、
HSTL 出力ダブラーをイネーブル）
図 7.
100
1k
10k
100k
1M
FREQUENCY OFFSET (Hz)
10M
100M
06744-007
PHASE NOISE (dBc/Hz)
–90
HSTL 出力ドライバの追加位相ノイズ（SYSCLK = 1 GHz
（SYSCLK PLL をイネーブルおよび R&S SMA100 信号発生器
を使用して 50 MHz で駆動）、fREF = 19.44 MHz、fOUT =
155.52 MHz、SYSCLK ダブラーをイネーブル、DPLL ループ
帯域幅 = 1 kHz）
–70
RMS JITTER (12kHz TO 20MHz): 1.01ps
RMS JITTER (50kHz TO 80MHz): 1.04ps
–80
RMS JITTER (12kHz TO 20MHz): 1.07ps
RMS JITTER (50kHz TO 80MHz): 1.16ps
–80
–90
PHASE NOISE (dBc/Hz)
PHASE NOISE (dBc/Hz)
1k
10k
100k
1M
FREQUENCY OFFSET (Hz)
RMS JITTER (12kHz TO 20MHz): 1.0ps
RMS JITTER (50kHz TO 80MHz): 1.2ps
–80
–70
–100
–110
–120
–130
–90
–100
–110
–120
–130
–140
–140
1k
10k
100k
1M
FREQUENCY OFFSET (Hz)
10M
100M
–150
10
06744-005
100
HSTL 出力ドライバの追加位相ノイズ（SYSCLK = 1 GHz
（SYSCLK PLL をイネーブルおよび R&S SMA100 信号発生器
を使用して 50 MHz で駆動）、fREF = 19.44 MHz、
fOUT = 311.04 MHz、DPLL ループ帯域幅 = 1 kHz）
Rev. 0
100
–70
–140
図 5.
–130
HSTL 出力ドライバの追加位相ノイズ（SYSCLK = 1 GHz
（SYSCLK PLL をイネーブルおよび R&S SMA100 信号発生器を
使用して 50 MHz で駆動）
、fREF = 19.44 MHz、fOUT = 622.08 MHz、
DPLL ループ帯域幅 = 1 kHz、システム・クロック・ダブラーを
イネーブル、HSTL ダブラーをイネーブル）
RMS JITTER (12kHz TO 20MHz): 0.36ps
RMS JITTER (50kHz TO 80MHz): 0.42ps
–80
–150
10
–120
–150
10
06744-003
100
–70
図 4.
–110
–140
HSTL 出力ドライバの追加位相ノイズ（SYSCLK = 1 GHz
（SYSCLK PLL をバイパス）、fREF = 19.44 MHz、
fOUT = 311.04 MHz、DPLL ループ帯域幅 = 1 kHz）
–150
10
–100
図 8.
－ 12/65 －
100
1k
10k
100k
1M
FREQUENCY OFFSET (Hz)
10M
100M
06744-008
図 3.
–90
06744-006
–140
–150
10
RMS JITTER (12kHz TO 20MHz): 1.09ps
RMS JITTER (50kHz TO 80MHz): 1.14ps
–80
PHASE NOISE (dBc/Hz)
PHASE NOISE (dBc/Hz)
–80
HSTL 出力ドライバの追加位相ノイズ（SYSCLK = 1 GHz
（SYSCLK PLL をイネーブルおよび R&S SMA100 信号発生器
を使用して 50 MHz で駆動）、fREF = 8 kHz、fOUT =
155.52 MHz、DPLL ループ帯域幅 = 10 Hz）
AD9549
–70
2.0
RMS JITTER (12kHz TO 20MHz): 4.2ps
12kHz TO 20MHz RMS JITTER (ps)
–80
PHASE NOISE (dBc/Hz)
1.5
1.0
0.5
–90
–100
–110
–120
–130
図 9.
30
50
70
SYSTEM CLOCK PLL INPUT FREQUENCY (MHz)
90
–150
10
システム・クロック PLL 入力周波数 対 12 kHz～20 MHz RMS
ジッタ（SYSCLK = 1 GHz、fREF = 19.44 MHz、fOUT =
155.52 MHz）
図 11.
–70
RMS JITTER (12kHz TO 20MHz): 1.26ps
RMS JITTER (50kHz TO 80MHz): 1.30ps
PHASE NOISE (dBc/Hz)
–80
–90
–100
–110
–120
–130
–150
10
図 10.
Rev. 0
100
1k
10k
100k
1M
FREQUENCY OFFSET (Hz)
10M
100M
06744-010
–140
HSTL 出力ドライバの追加位相ノイズ（SYSCLK = 1 GHz
（SYSCLK PLL をイネーブルおよび 25 MHz Fox 水晶発振
器で駆動）、fREF = 19.44 MHz、fOUT = 155.52 MHz、DPLL
ループ帯域幅 = 1 kHz）
－ 13/65 －
100
1k
10k
100k
FREQUENCY OFFSET (Hz)
1M
10M
06744-011
0
10
06744-009
–140
HSTL 出力ドライバの追加位相ノイズ（SYSCLK = 500 MHz
（SYSCLK PLL をディスエーブル）、fREF = 10.24 MHz、
fOUT = 20.48 MHz、DPLL ループ帯域幅 = 1 kHz）
AD9549
0.6
650
0.4
600
(V)
550
0
FREQUENCY= 600MHz
TRISE (20→80%) = 104ps
TFALL (80→20%) = 107ps
V p-p = 1.17V DIFF.
DUTY CYCLE = 50%
–0.2
500
–0.4
NOM SKEW 25°C, 1.8V SUPPLY
SLOW SKEW 90°C, 1.7V SUPPLY
図 12.
0
200
400
(MHz)
600
800
–0.6
06744-012
450
0
0.5
1.0
1.5
2.0
2.5
(ns)
トグル・レート 対 HSTL 出力ドライバのシングルエンド・
ピーク to ピーク振幅（差動ペア入力間に 100 Ω を接続）
図 15.
06744-015
(mV)
0.2
代表的な HSTL 出力波形（公称条件、DC 結合、差動プロー
ブを 100 Ω 負荷に接続）
2.5
1.8
1.6
2.0
1.4
1.2
1.5
0.8
(V)
(V)
1.0
1.0
0.6
NOM SKEW 25°C, 1.8V SUPPLY (20pF)
SLOW SKEW 90°C, 1.7V SUPPLY (20pF)
FREQUENCY= 20MHz
TRISE (20→80%) = 5.5ns
TFALL (80→20%) = 5.9ns
V p-p = 1.8V
DUTY CYCLE = 53%
0.4
0.5
0.2
図 13.
0
10
20
(MHz)
30
40
–0.2
06744-013
0
トグル・レート 対 CMOS 出力ドライバのピーク to ピーク
振幅（AVDD3 = 1.8 V、20 pF 負荷を接続）
0
20
40
60
80
100
(ns)
図 16.
06744-016
0
代表的な CMOS 出力ドライバ波形（@ 1.8 V、公称条件、
見積り容量：5 pF）
3.5
3.3
3.0
2.8
2.5
2.3
1.5
1.3
1.0
0.8
0.5
0.3
0
50
100
(MHz)
Rev. 0
150
–0.2
06744-014
0
図 14.
1.8
トグル・レート 対 CMOS 出力ドライバのピーク to ピーク
振幅（AVDD3 = 3.3 V、20 pF 負荷を接続）
FREQUENCY= 40MHz
TRISE (20→80%) = 2.25ns
TFALL (80→20%) = 2.6ns
V p-p = 3.3V
DUTY CYCLE = 52%
0
10
20
30
(ns)
図 17.
－ 14/65 －
40
50
06744-017
(V)
2.0
(V)
NOM SKEW 25°C, 3.3V SUPPLY (20pF)
SLOW SKEW 90°C, 3.0V SUPPLY (20pF)
CMOS 出力ドライバ波形（@ 3.3 V、公称条件、見積り容量：
5 pF、fOUT = 20 MHz）
AD9549
推奨の入出力終端
0.01µF
0.01µF
AD9549
1.8V
HSTL
OUTPUT
100Ω
DOWNSTREAM
DEVICE
(HIGH-Z)
AD9549
100Ω
(OPTIONAL)
SELF-BIASING
REF INPUT
0.01µF
06744-018
06744-020
0.01µF
図 18.
AC 結合 HSTL 出力ドライバ
図 20.
基準周波数入力
0.1µF
50Ω
AD9549
1.8V
HSTL
OUTPUT
AVDD/2
DOWNSTREAM
DEVICE
(HIGH-Z)
100Ω
(OPTIONAL)
AD9549
SELF-BIASING
FDBK INPUT
0.1µF
図 19.
Rev. 0
06744-021
06744-019
50Ω
DC 結合 HSTL 出力ドライバ
図 21.
－ 15/65 －
FDBK 入力
AD9549
動作原理
OUT_CMOS
OUT
2×
DIGITAL PLL CORE
÷S
FDBK
FREQ
EST.
REFSELECT
REFA_IN
PFD
÷R
PROG.
DIGITAL
LOOP
FILTER
FREQUENCY
TUNING
WORD
SLEW
LIMIT
EXTERNAL
ANALOG
LOW-PASS
FILTER
DDS/DAC
REFB_IN
LOCK DETECT
INPUT
REF
MONITOR
HOLDOVER
REF_CNTRL
LOW NOISE
CLOCK
MULTIPLIER
OOL AND LOR
S1 TO S4
IRQ AND
STATUS
LOGIC
CONTROL
LOGIC
AMP
DIGITAL
INTERFACE
図 22.
SYSCLK
詳細ブロック図
概要
AD9549 は、選択された（アクティブな）基準周波数（REFA ま
たは REFB）に位相と周波数が直接関連するクロック出力を供給
しますが、その位相ノイズ・スペクトルは主にシステム・クロッ
クによって左右されます。幅広い帯域の基準周波数に対応します。
アクティブな基準周波数に存在するジッタは、この製品の中心的
要素であるデジタル・フェーズ・ロック・ループ（PLL）のプロ
グラマブル・デジタル・フィルタによって大幅に低減されます。
AD9549 は、手動と自動両方のホールドオーバーに対応します。
ホールドオーバー時は、システム・クロックが維持される限り、
出力の供給を継続します。ホールドオーバー時の出力周波数は、
ホールドオーバーが実行される前の定常状態の出力周波数を平
均化した周波数です。
基準周波数の一方が喪失した疑いがあるか、または喪失した場合
に、もう一方の基準周波数に切り替える手動および自動スイッチ
オーバー・モードも備えています。システム・クロックを動作ク
ロックとする出力 DAC 内蔵のダイレクト・デジタル・シンセサ
イザ（DDS）を使用して、デジタル制御発振器（DCO）の動作
が実行されます。システム・クロックとして低価格で低周波数の
クロック源の使用を可能にする、バイパス可能な PLL ベースの
周波数逓倍器が用意されています。最良のジッタ性能を確保する
には、システム・クロック PLL をバイパスし、低ノイズで高周
波数のシステム・クロックを直接供給する必要があります。サン
プリング理論では、DDS 出力周波数の上限が fS（fS は DAC のサ
ンプリング・レート）の 50%に設定されますが、動作に必要なオ
フチップの再構成フィルタの選択度を考慮するために、実際には
fS の 40%に制限することを一般に推奨します。再構成フィルタか
らの出力信号は AD9549 に戻され、PLL の動作を完了すると同時
Rev. 0
HOLDOVER
06744-022
SYSCLK PORT
に、出力回路を経由して処理されます。出力回路には、HSTL お
よび CMOS 出力バッファに加えて、DDS のナイキスト・レベル
を超える周波数の出力が要求される設計向けに周波数逓倍器も
備わっています。
以降のセクションでは、個々の機能ブロックについて説明します。
PLL コア（DPLLC）
デジタル・フェーズ・ロック・ループ・コア（DPLLC）は、周
波数推定ブロックと DDS を駆動するデジタル・フェーズ・ロッ
ク制御ブロックで構成されます。
DPLLC シグナル・チェーンの最初は、REFA または REFB 入力に
加えられる基準周波数信号 fR です。 この信号の周波数をフィー
ドフォワード分周器により R の整数比で分周します。フィード
フォワード分周器の出力は、位相／周波数検出器（PFD）に送ら
れます。したがって、PFD の入力周波数は、次式から求められま
す。
－ 16/65 －
f PFD =
fR
R
AD9549
PFD は時系列のデジタル・ワードを出力し、これらのワードはデ
ジタル・ループ・フィルタに送り込まれます。デジタル・フィル
タの実装により、次のような多くの利点が得られます。つまり、
フィルタの応答性はディスクリート部品の値ではなく、係数値に
よって決まります。部品の経年変化がないため、部品の値の経時
ドリフトが発生しません。ループ・フィルタ内でサーマル・ノイ
ズが発生しませんし、制御ノードからリーク電流が発生すること
もありません（これにより従来型のアナログ PLL ではリファレ
ンス・フィードスルーが発生します）。
ループ・フィルタの出力は、時系列のデジタル・ワードです。こ
れらのワードは DDS の周波数同調入力に加えられ、DCO 周波数
を操作するために使用されます。DDS はその内蔵 DAC によりア
ナログ信号を出力するため、その動作はアナログ VCO と実質的
に類似しています。
DPLLC を内部周波数推定器と組み合わせて動作するように設定
できるため、ロックを行うための所要時間を効果的に短縮できま
す。周波数推定器が採用されている場合、周波数アクイジション
は以下の 2 ステップのプロセスで実行されます。
1.
2.
fPFD の周波数が推定されます。周波数推定プロセスの実行中、
フェーズ・ロック制御ループは必然的に動作不能の状態に
なります。周波数の推定が完了すると、その情報が DDS に
送られ、fPFD を S（帰還分周器の係数）で乗算した数値にそ
の出力周波数がほぼ等しくなるように設定されます。
フェーズ・ロック制御ループがアクティブになり、基準周
波数信号のフェーズ・ロックを収集および保持するための
サーボとして機能します。
ステップ 1 で説明したように、fPFD の整数倍（S）で DCO を動作
させることが可能な帰還分周器が DPLLC に内蔵されています。
これにより、公称の DCO 周波数（fDDS）が規定され、その数値
は次式から求められます。
⎛S⎞
f DDS = ⎜ ⎟ f R
⎝R⎠
CLK
PHASE
DETECTOR
(TIME-TODIGITAL
CONVERTER)
÷P
LOOP
FILTER
α
β
SAMPLES
DELIVERED AT
SYSCLK RATE
図 23.
DDS
⎛ f
⎞
R ≤ floor ⎜ R ⎟
⎝ 8 kHz ⎠
上の式では、上限(x)関数によって、≥ x に最も近い整数が求めら
れます。
たとえば、fR=155 MHz および fPFD[MAX] = 24.5 MHz の場合、上限
(155/24.5) = 7 となるため、R を≥ 7 とする必要があります。
帰還分周器（S 分周）
帰還分周器は、位相検出器の入力に加えられる REF 信号の周波
数逓倍が可能な整数分周器です。この分周器は、DDS のナイキ
スト限界を大幅に上回る周波数を処理する能力を備えています。
この分周器のビット深度は、付加的な 2 分周とカスケードされる
16 ビットです。したがって、この分周器は 1～ 65,535（インデッ
クス 1）または 2～131,070（インデックス 2）の範囲の整数除算
を実行できます。I/O レジスタ・マップを使用して、帰還信号の
立上がりエッジ（デフォルト）または立下がりエッジのどちらで
この分周器をトリガするかを設定します。S 分周器レジスタに格
納されている値は、実際の S 分周値よりも 1 つだけ小さいため、
S 分周器レジスタをゼロに設定すると、S 分周値は 1 に等しくな
ります。
⎛ 40% f S R
⎞
, 65,535⎟
SMAX1 = min ⎜
⎜ f
⎟
R
⎝
⎠
EXTERNAL DAC
RECONSTRUCTION
FILTER
または
⎛ 40% f S R
⎞
, 131,070⎟
S MAX 2 = min ⎜
⎜ f
⎟
R
⎝
⎠
AD9549 のデジタル PLL のブロック図
フィードフォワード分周器（R 分周）
フィードフォワード分周器は、REF ソース入力信号の周波数プリ
スケーリングを実行すると同時に、AD9549 の所望の低ジッタ性
能を維持することが可能な整数分周器です。
ここで、R は帰還分周器の係数、fS は DAC のサンプリング・レー
ト、fR は入力基準周波数です。
フィードフォワード分周器は、ジッタ注入がきわめて低いプログ
ラマブル係数分周器です。この分周器は、最大 750 MHz の入力
周波数を処理する能力を備えています。この分周器のビット深度
は、付加的な 2 分周とカスケードされる 16 ビットです。したがっ
て、この分周器は 1～ 65,535（インデックス 1）または 2～131,070
（インデックス 2）の範囲の整数除算を実行できます。I/O レジス
タ・マップを使用して、REF ソース入力信号の立上がりエッジ（デ
フォルト）または立下がりエッジのどちらでこの分周器をトリガ
Rev. 0
⎞
⎟
⎟
⎠
上限は、以下の不等式で表されます。
‫ץ‬
FDBK_IN
PINS
÷S
DAC_OUT
PINS
CCI
⎛
fR
R ≥ ceil⎜
⎜f
⎝ PFD[ MAX ]
06744-023
÷R
SAMPLES
DELIVERED AT
THE CLK RATE
「微位相検出器」で説明するように、最大動作周波数を fPFD[MAX]
とする DPLLC 内部の位相周波数検出器により、R の数値に下限
が適用されます。REFA または REFB が 400 MHz よりも大きい場
合は、R-Divider/2 ビットを設定する必要があります。以下の不等
式を満たすような R を選択する必要もあります。
帰還分周器の設定は、特定の境界範囲内で行う必要があります。
FDBK_IN が 400 MHz よりも大きい場合は、S-Divider/2 ビットを
設定する必要があります。帰還分周器の上限は、設定可能な S
の最大値または DDS の最大有効出力周波数（fS の約 40%）のい
ずれか小さい方の数値です。帰還分周器のインデックスが 1 の場
合は Smax1、2 の場合は Smax2 を求める以下の 2 つの式を利用でき
ます。
SYSCLK
÷PFD
DIV
REF
INPUT
するかを設定します。R 分周器レジスタに格納されている値は、
実際の R 分周値よりも 1 つだけ小さいため、R 分周器レジスタを
ゼロに設定すると、R 分周値は 1 に等しくなります。
－ 17/65 －
AD9549
DCO には、最小周波数 fDCO[MIN]が規定されます（「AC 仕様」表
の「DAC 出力特性」を参照）。これに基づき、帰還分周値には
下限 SMIN も同様に適用されます。
⎛ ⎛ f DCO[ MIN ]
S MIN = max ⎜R ⎜
⎜ ⎜
fR
⎝ ⎝
⎞ ⎞
⎟ , 1⎟
⎟ ⎟
⎠ ⎠
DCO 周波数を低くすると、これに伴ってジッタ性能は低下しま
す（DDS から発生するサイン波のスルーレートが低速化するこ
とが原因）。
順方向と逆方向の FEC クロック・スケーリング
フィードフォワード分周器（R 分周）と帰還分周器（S 分周）は、
FEC クロック・スケーリングが可能です。たとえば、入力信号を
255/237 で逓倍する場合は、S 分周器を 255、R 分周器を 237 に設
定します。R および S 分周器に適用される制限を順守し、位相検
出器の入力周波数がその規定された制限値の範囲内であること
を確認してください。
位相検出器
位相検出器は、粗位相検出器と微位相検出器の 2 つの検出器で構
成されます。この 2 個の検出器は並列に動作します。いずれの検
出器も、従来型のスリーステート位相／周波数検出器によって発
生するパルスの持続時間（Δt）を測定します。
微位相検出器と粗位相検出器はともに、プリスケーリングされた
基準周波数信号と帰還信号のエッジ遷移間の間隔時間をデジタ
ル信号に変換したデータであるデジタル・ワードを生成します。
時間／デジタル・コンバータから出力されるサンプルは、CLK
周波数に等しいサンプリング・レート（すなわち、fR/R）でルー
プ・フィルタに送られます。ループ・フィルタは、P 分周器によっ
て決定されたレートで時間／デジタル・コンバータの出力をオー
バーサンプリングします。P の値は I/O レジスタ・マップにより
設定します。これは、5 ビット値の PIO として格納されています。
以下の式によって、PIO の値が P と関連付けられます。
P = 2PIO
ここで、5 ≤ PIO ≤ 16 です。
上の式に基づき、
P 分周器では 2 の累乗ステップで 32 から 65,536
までの範囲の分周比を選択できます。DAC のサンプリング・レー
トが 1 GHz の場合、ループ・フィルタのサンプリング・レートを
最低 15.26 kHz から最大 31.25 MHz までの範囲に設定できます。
ループ・フィルタのサンプリング・レート（fS/P）と DDS のサン
プリング・レート fS のサンプリング・レート変換を実行するカス
ケード・コーム積分器（CCI）フィルタがループ・フィルタに結
合されます。
P は CCI フィルタの応答性とループ・フィルタのサンプリング・
レートの両方を制御するため、P の選択が重要です。適切な P の
値を決定する方法を理解するために、最初に CCI フィルタの伝
達関数をチェックすることが必要です。
⎡ 1 − e jωP ⎤
H (ω) CCI = ⎢
− jω ⎥
⎣ P(1 − e ⎦
または
微位相検出器が有効な結果を生成できる場合は、その結果のみが
位相誤差測定値として利用されます。微位相検出器がオーバーフ
ローまたはアンダーフロー状態の場合は、粗位相検出器を位相誤
差測定に使用します。
デジタル・ループ・フィルタは、位相検出器から出力されるデジ
タル位相誤差値の積分とローパス・フィルタリングを行います。
このループ・フィルタの応答性は、図 24 に示すように位相検出
器とチャージ・ポンプを組み合わせた代表的な回路の出力をフィ
ルタリングするために使用される 2 次 RC ネットワークの応答性
と類似しています。
PHASE/
CHANGE
FREQUENCY
PUMP
DETECTOR
LOOP FILTER
VCO
R2
C2
06744-024
C1
図 24.
1,
ω=0
H CCI (ω) = 1 ⎛⎜ 1 − cos(ωP) ⎞⎟,
ω>0
p2 ⎜⎝ 1 − cos(ω) ⎟⎠
絶対周波数を基準とする応答性を評価するために、以下のような
置換を行います。
デジタル・ループ・フィルタ
CLK
2
代表的なアナログ PLL のブロック図
ただし、AD9549 に実装されたビルディング・ブロックはデジタ
ルです。位相周波数検出器とチャージ・ポンプは、CLK から帰
還信号までのエッジ・タイミング誤差に比例するデジタル値を生
成する時間／デジタル・コンバータに置き換えられます。ルー
プ・フィルタは、時間／デジタル・コンバータからのエッジ・タ
イミング誤差サンプルを処理するデジタル・フィルタに置き換え
られます。ループ・フィルタから出力されるデジタル値とリニア
に関連付けられる周波数を発生する VCO の代わりに、DDS が使
用されます。図 25 は、詳細な要素を追加したこの回路を示しま
す。
ω=
2πf
fS
ここで、fS は DAC のサンプリング・レート、f は HCCI の評価時に
使用する周波数です。
CCI の振幅応答性は、一連の P ローブで構成されるローパス特性
に追従することが、この関数の解析から明らかになっています。
ローブの境界は、fS/P の逓倍周波数で発生するゼロ点で区切られ
ます。連続する各ローブのピークは、DC から½fS までの周波数
範囲でそれぞれ先行するローブよりも低くなります。½fS を越え
る周波数の場合、応答性は½fS の周波数時に垂直線を基準にして
反射したものになります。さらに、最初のローブ（DC から fS/P
までの周波数範囲で現れる）は、単調減少の応答性を示します。
すなわち、振幅は DC 時にユニティですが、周波数の低下に従っ
て徐々に減少し、最初のゼロ点（fS/P）に達した時点で消滅しま
す。
ゼロ点は、有限周波数に配置された伝達ゼロ点の存在を意味しま
す。無限周波数に伝達ゼロ点が配置されていれば、位相遅延が最
小限に抑えられますが、DC に近い帯域にゼロ点が配置されてい
ると、位相遅延が増加します。そのため、最初のゼロ点の位置は、
CCI フィルタによって導入される位相遅延に大きい影響を及ぼ
します。過大な位相遅延は、クローズド・ループ応答全体に悪影
響を及ぼすため、これは重要な留意点です。目安として、最初の
ゼロ点周波数（fS/P）が、所望のループ帯域幅の 80 倍であるか、
または CLK（fR/R）の周波数の 1.5 倍のいずれか大きい方の周波
数になるように、P の数値を選択してください。
このように計算された P の数値（PMAX）は、実際に利用可能な最
大値です。P は PIO として設定されるため、PIOMAX を計算できる
Rev. 0
－ 18/65 －
AD9549
ように、PIO を基準にして PMAX を定義する必要があります。PIO ≤
PIOMAX の条件により、ループの位相マージンに対して及ぶ CCI
フィルタの位相遅延の影響が 5°を越えないことが保証されます。
PIOMAX を以下の式から求めることができます。
以下の式を解くと、FTW が求められます。
⎧⎪
⎡
⎡
⎛ f S ⎞⎤
⎛
⎞⎤ ⎫
⎟⎥, floor ⎢log 2 ⎜ 2 f S ⎟⎥ ⎪⎬
PIOMAX = max 5, min ⎨16, floor ⎢log 2 ⎜
⎜ 3 f ⎟⎥
⎜ 80 f
⎟
⎢⎣
⎢⎣
⎪⎩
LOOP ⎠ ⎥
⎝ REF ⎠⎦ ⎪⎭
⎝
⎦
たとえば、fS = 1 GHz および fDDS = 19.44 MHz と仮定すれば、FTW =
5,471,873,547,255（0x04FA05143BF7）となります。
⎡ ⎛f
FTW = round ⎢2 48 ⎜ DDS
⎢⎣ ⎜⎝ f S
サイン波の相対位相を数値制御することも可能です。これは、
DDS に位相オフセット入力（プログラマブル 16 ビット値（Δ 位
相）。「I/O レジスタ・マップ」を参照）を加える方法で行いま
す。結果として生じる位相オフセット ΔΦ（ラジアン）は次式か
ら求められます。
P の数値を正しく選択した場合、デジタル PLL のクローズド・
ループ応答は、主にデジタル・ループ・フィルタの応答性によっ
て決まります。ループ・フィルタの応答性を柔軟に制御できるた
め、AD9549 のアーキテクチャによって満たされる広範囲のアプ
リケーションで柔軟性が確保されることになります。
⎛ Δphase ⎞
ΔΦ = 2π⎜
⎟
⎝ 216 ⎠
AD9549 評価用ソフトウェアは、ユーザの入力基準に従って P 分
周器の値を自動的に設定します。そのため、このソフトウェアに
は AD9549 の動作方法を理解するうえで主に役立つ種々の式が
用意されています。
DPLL レジスタのクローズ・ループ・ビットを使用して、DDS を
オープン・ループまたはクローズド・ループいずれかのモードで
動作させることが可能です。
ダイレクト・デジタル・シンセサイザ
オープン・ループ・モードには、シングル・トーンとホールドオー
バーの 2 つのモードがあります。シングル・トーン・モードでは、
DDS は周波数シンセサイザのように動作し、FTW0 レジスタに格
納された値を使用して出力周波数を決定します。別の方法として、
周波数推定器を使用してデバイスが自動的に FTW と Δ 位相の値
を求めることも可能です。シングル・トーン・モードは基準周波
数入力を無視するため、テスト信号の発生にきわめて有効であり、
デバッグに役立ちます。シングル・トーン・モードは、レジスタ
のプログラミングによって手動でアクティブにする必要があり
ます。
デジタル PLL の主要なビルディング・ブロックの 1 つが、ダイ
レクト・デジタル・シンセサイザ（DDS）です。DDS は、サイ
ン波信号発生器と同様の動作を行います。DDS から発生するサ
イン波周波数は、デジタル値（つまり、数値）である周波数同調
ワード（FTW）によって決定されます。アナログ・サイン波発
生器とは異なり、DDS はデジタル・ ビルディング・ブロックを
使用し、サンプリング・システムとして動作します。そのため、
DDS の基本的なタイミング信号源として使用されるサンプリン
グ・クロック（fS）が必要です。アキュムレータは、プログラマ
ブル・ステップ・サイズ（FTW）のモジュロ 248 カウンタとして
動作します。図 25 は、DDS のブロック図を示します。
ホールドオーバー・モードでは、AD9549 はループが閉じるとき
に過去の同調ワードを使用して出力周波数を決定します。そのた
め、ホールドオーバー・モードが正しく実行されるように、ルー
プを正常に閉じる必要があります。ホールドオーバー・モードに
切り替えるか、またはこのモードを終了させる動作は、レジスタ
の設定に応じて自動または手動とすることが可能です。
DDS の入力は 48 ビットの FTW であり、これはシード値として
アキュムレータに入力されます。fS の各サイクル時に、アキュム
レータは FTW の値をその出力の現在のトータル値に追加します。
たとえば、FTW = 5 の場合、アキュムレータの合計は、fS サイク
ルが実行されるたびに５増加します。時間の経過に伴って、ア
キュムレータはその容量の上限（この場合は 248）に達し、この
時点でロールオーバーして超過分を保持します。アキュムレータ
がロールオーバーする平均レートによって、サイン波出力周波数
が決まります。アキュムレータの平均ロールオーバー・レートは
次式で求められ、この平均レートに基づいて DDS の出力周波数
（fDDS）が決定されます。
AD9549 は通常、クローズド・ループ・モードで動作します。ク
ローズド・ループ・モードでは、FTW 値はデジタル・ループ・
フィルタの出力から導出され、これは経時変化します。DDS 周
波数は、従来型の VCO ベースの PLL と同じ方法でステアリング
されます。
クローズド・ループ・モードでは、DDS の位相オフセット機能
が無効となります。
⎛ FTW ⎞
= ⎜ 48 ⎟ f S
⎝ 2 ⎠
48-BIT ACCUMULATOR
PHASE
OFFSET
16
48
FREQUENCY
TUNING WORD
(FTW)
48
48
D Q
19
19
I-SET
ANGLE TO
14
AMPLITUDE
CONVERSION
DAC+
DAC
(14-BIT)
DAC–
fS
図 25.
Rev. 0
DDS のブロック図
－ 19/65 －
06744-025
f DDS
⎞⎤
⎟⎥
⎟⎥
⎠⎦
AD9549
DAC 出力
DDS のデジタル・コアの出力は、サイン波形を表す時系列値で
す。この時系列値は、D/A コンバータ（DAC）によってアナログ
信号に変換されます。
DAC は、平衡型電流源アーキテクチャによって駆動される 2 本
のピンにその信号を出力します
（図 26 の DAC 出力回路図を参照）
。
ピーク出力電流は、2 つの要素の組合せから導出されます。1 つ
は、DAC_RSET ピンで設定されるリファレンス電流（IDAC_REF）
であり、もう 1 つは I/O レジスタ・マップで設定されるスケール・
ファクタです。
49
IFS/2
IFS/2
50Ω
52
AVSS
図 26.
f PFD[ MAX ] =
DAC 出力ピン
IDAC_REF の数値は、DAC_RSET ピンとグラウンド間に 1 本の抵抗
（RDAC_REF）を接続することで設定されます。DAC_RSET ピンは、
公称値が 1.2 V の仮想電圧リファレンスに内部接続されているた
め、リファレンス電流を次式から計算できます。
I DAC _ REF =
1.2
R DAC _ REF
スケール・ファクタは、I/O レジスタ・マップの DAC フルスケー
ル電流レジスタで設定される 10 ビットのバイナリ値（FSC）で
構成されます。フルスケール DAC 出力電流（IDAC_FS）は、次式
から求められます。
192FSC ⎞
⎛
I DAC _ FS = I DAC _ REF ⎜ 72 +
⎟
1024 ⎠
⎝
RDAC_REF の推奨値を使用して、約 8.6 mA から約 31.7 mA までの範
囲のフルスケール DAC 出力電流を 10 ビット精度で設定できます。
20 mA がデフォルト値です。
fS
8( PFD _ Div)
したがって、上記の例で fPFD[MAX] は 25 MHz です。
微位相検出器は独自技術の採用によって、REF 信号と帰還信号と
の間の位相偏差を検出します。
微位相検出器の位相ゲインは、I/O レジスタ・マップの 8 ビット・
スケール・ファクタ（ FPFD_Gain ）を使用して制御します。
FPFD_Gain の公称（デフォルト）値は 200 であり、次式から位相
ゲインを設定します。
IDAC_REF の推奨値は 120 μA であり、これに伴って RDAC_REF の推奨
値は 10 kΩ となります。
PhaseGainFP D =
R(210 × 107 )( FPFD_ Gain)
fR
位相検出器のゲイン・マッチング
微位相検出器と粗位相検出器は、タイミング計測に異なる手段を
利用しますが、その位相ゲインがともに等しいことが必要不可欠
です。ゲイン・マッチングが正しく行われないと、システムのク
ローズド・ループ・ダイナミック特性を正しく制御できなくなり
ます。そのため、目標は PhaseGainCPD = PhaseGainFPD を維持する
ことです。これに基づき、以下の式が導かれます。
( f S 2 PDS+ 6 )PDG = (210 × 107 )FPFD_ Gain
この式を簡単にすると以下の式になります。
位相検出器
2 PDS PDG =
粗位相検出器
粗位相検出器は、DAC のサンプリング・レート（fS）を使用して、
REF 信号と DDS から発生する帰還信号との間のエッジ・タイミ
ング偏差を検出します。したがって、fS によって粗位相検出器の
Rev. 0
fS
4(PFD _ Div)
PFD_Div のデフォルト値は 5 であるため、fS = 1 GHz 時の微位相
検出器のサンプリング・レートは、デフォルト値が 50 MHz とな
ります。この位相検出器の最大許容入力周波数（fPFD[MAX]）の上
限は、サンプリング・レートの 49%に相当し、この数値は以下の
式から求められます。
IOUTB 50
50Ω
)
Fine Phase Detector Sample Rate =
IFS/2 – ICODE
CODE
51 IOUT
(
CURRENT
SWITCH
ARRAY
SWITCH
CONTROL
IFS/2 + ICODE
⎛ f ⎞
PhaseGainCPD = R⎜ S ⎟ 2 PDS + 6 PDG
⎜f ⎟
⎝ R⎠
微位相検出器は、そのサンプリング時間基準として fS を分周した
周波数で動作します。微位相検出器のサンプリング・レートは、
I/O レジスタ・マップの 4 ビット・ワード（PFD_Div）を使用し
て設定し、その数値は次式から求められます。
06744-026
CURRENT
SWITCH
ARRAY
粗位相検出器の位相ゲインは、I/O レジスタで 2 つの値を入力す
る方法で制御します。最初の値は、3 ビットの 2 の累乗スケール・
ファクタである PDS です。2 番目の値は、6 ビットのリニア・ス
ケール・ファクタである PDG です。
微位相検出器
AVDD3
IFS
タイミング分解能が設定されます。
FS = 1 GHz の推奨レート時に、
粗位相検出器のタイミングは 131 μs を越える範囲に及びます（こ
れは最低 8 kHz の REF 信号に十分に対応します）。
－ 20/65 －
(16 × 107 )FPFD_ Gain
fS
AD9549
通常は FPFD_Gain を最初に求め、その後で PDG と PDS を計算し
ます。次式を用いて、PDS の正しい数値を選択します。
以下の式を用いて、パラメータに基づいた 3 つの係数を計算しま
す。
β = −4πPfC tan( Φ)
⎡
⎛ 107 × FPFD_ Gain ⎞⎤
⎟⎥
PDS = round ⎢log 2 ⎜
⎜
⎟⎥
2 fS
⎢⎣
⎝
⎠⎦
γ =
F(Φ) β
⎛
⎞
2 38 π
⎟⎟ f DDS f C F(Φ) β
α = −⎜⎜ 7
⎝ 10 FPFD_ Gain ⎠
最終的な PDS 値は、0 ≤ PDS ≤ 7 を満たす必要があります。以下
の式を利用して、PDG に適切な選択値を計算します。
⎛ 10 7 FPFD _ Gain ⎞
⎟
PDG = round ⎜
⎜
⎟
2 PDS− 4 f S
⎝
⎠
1
2
ここで、
F(Φ) = 1 +
最終的な PDG 値は、0 ≤ PDG ≤ 63 を満たす必要があります。た
とえば、fS = 700 MHz および FPFD_Gain = 200 とした場合、PDS =
1 および PDG = 23 となります。
fC =
1
sin(Φ)
f LOOP
fS
AD9549 評価用ソフトウェアは、すでにマッチングしている位相
検出器ゲインとして格納されているレジスタ値を計算します。
FPFD_Gain は、I/O レジスタ・マップで設定される微位相検出器
のゲイン・スケール・ファクタ値です。
位相検出器のピン接続
ループ・フィルタ係数の範囲は、以下のように制限されます。
位相検出器に関連して 3 本のピンが用意されており、これらのピ
ンを外部部品に接続する必要があります。図 27 は、推奨の部品
値とその接続を示します。
AD9549
PFD_VRB
20
21
PFD_VRT
22
β と γ に関する上記の制約により、β と γ の両方が負の値と仮定
されるように、クローズド・ループ位相マージンが制限されます。
Β と γ が負の数値に制限される場合であっても、その設定値は正
です。つまり、負の符号は内部で仮定されるものです。
PFD_RSET
0.1µF
β と γ が負であるため、クローズド・ループ位相マージンは 0° < Φ
< 90°の範囲に制限されます。
10µF
0.1µF
図 27.
06744-027
4.99kΩ
0.1µF
0 < α < 223 (~8.39 × 106)
−0.125 < β < 0
−0.125 < γ < 0
3 つの係数はデジタル要素として適用されるため、量子化された
数値が必要です。これに関連して係数の設定値を求める方法は、
次のとおりです。
位相検出器のピン接続
α係数の量子化値は α0、α1、α2 の 3 つの係数で構成され、これら
の係数は α 係数の設定値です。
デジタル・ループ・フィルタ係数
所望の柔軟性を確保するために、ループ・フィルタは 3 つの係数
（α、β、γ）を選択して設定できるように設計されています。これ
らの係数と P（P = 2PIO）を組み合わせて、次式から求められるフィ
ルタの応答性を詳細に定義します。
⎛
⎞
e jω + ( β − γ − 1)
⎟
H (ω) LoopFilter = α⎜ j2ω
⎜ e + (−γ − 2)e jω + (γ + 1) ⎟
⎝
⎠
⎛ α ⎞
α QUANTIZED = ⎜ 0 ⎟(2 α1 )(2 −α 2 )
⎝ 2048 ⎠
この各係数の境界値は 0 ≤ α0 ≤ 4095、0 ≤ α1 ≤ 22、0 ≤ α2 ≤ 7 です。
α0、α1、α2 の最適値は、以下のとおりです。
⎡
⎧
2048α ⎞⎫⎤
⎛
α 1 = max ⎢0, min ⎨22, ceil⎜ log 2
⎟ ⎬⎥
4095 ⎠⎭⎥⎦
⎝
⎢⎣
⎩
絶対周波数を基準にして応答性を評価するには、以下の置換式を
利用します。
ω=
2πPf
fS
[
ここで、P は P 分周器の分周比、fS は DAC のサンプリング・レー
ト、f は関数の評価時に適用される周波数です。
ループ・フィルタ係数は、以下の 3 つのパラメータに従って
AD9549 評価用ソフトウェアによって求められます。
•
Φ は、所望のクローズド・ループ位相マージン（0 < Φ < π/2
rad）です。
•
fLOOP は、所望のオープン・ループ帯域幅（Hz の単位）です。
•
fDDS は、DDS の所望の出力周波数（Hz の単位）です。fDDS
は fDDS = fR(S/R)とも表されます。
Rev. 0
⎡
⎧⎪
⎛
⎞⎫⎪⎤
⎛ 4095 ⎞
α 2 = max ⎢0, min ⎨7, floor ⎜⎜ log 2 ⎜
⎟ + α 1 − 11⎟⎟⎬⎥
⎪⎩
⎝ α ⎠
⎢⎣
⎝
⎠⎪⎭⎥⎦
]
α 0 = max 0, min {4095, round (α × 2α 2 − α1 + 11 )}
β 係数の量子化値は、以下のように 2 つの係数で構成されます。
(
βQUANTIZED = (β 0 ) 2 −( β1 + 15)
)
ここで、β0 と β 1 は β 係数の設定値です。
－ 21/65 －
AD9549
この各係数の境界値は、0 ≤ β0 ≤ 4095 および 0 ≤ β1 ≤ 7 です。β0
と β1 の最適値は、以下のとおりです。
上限ループ帯域幅に対応する最終的なループ・フィルタ係数、お
よび必要な設定値は、以下のように表されます。
⎡
⎧
⎞⎫⎤
⎛
⎛ 4095 ⎞
⎪
⎟ − 15 ⎟⎪⎬⎥
β1 = max ⎢0, min ⎨7, floor ⎜ log 2 ⎜
⎟ ⎥
⎜
⎜ β ⎟
⎢
⎪⎩
⎠
⎝
⎠⎪⎭⎦
⎝
⎣
[
{
(
β 0 = max 0, min 4095, round β × 2 β1 + 15
α = 4322509.4784981
α0 = 2111 (0x83F)
α1 = 22 (0x16)
α2 = 0 (0x00)
β = −0.10354689386232
β0 = 3393 (0xD41)
β1 = 0 (0x00)
γ0 = 4095 (0xFFF)
γ = −0.12499215775201
γ1 = 0 (0x00)
)}]
γ 係数の量子化値は、以下のように 2 つの係数で構成されます。
(
γ QUANTIZED = (γ 0 ) 2 −( γ 1 + 15)
)
ここで、γ0 と γ1 は γ 係数の設定値です。この各係数の境界値は、
0 ≤ γ0 ≤ 4095 および 0 ≤ γ1 ≤ 7 です。γ0 と γ1 の最適値は、以下のと
おりです。
⎡
⎧
⎛
⎞ ⎫⎤
⎛ 4095 ⎞
⎪
⎟ − 15 ⎟⎪⎬⎥
γ 1 = max ⎢0, min ⎨7, floor ⎜ log 2 ⎜
⎜ γ ⎟
⎜
⎟ ⎥
⎢
⎪⎩
⎝
⎠
⎝
⎠⎪⎭⎦
⎣
[
下限ループ帯域幅に対応する最終的なループ・フィルタ係数、お
よび必要な設定値は、以下のように表されます。
α = 0.005883404361345
α0 = 1542 (0x606)
α1 = 0 (0x00)
α2 = 7 (0x07)
β = −0.000003820176667
β0 = 16 (0x10)
β1 = 7 (0x07)
γ = −0.00000461136116
γ0 = 19 (0x13)
γ1 = 7 (0x07)
]
γ 0 = max 0, min {4095, round ( γ ⋅ 2 γ 1 +15 )}
min()、max()、floor()、ceil()、round()の各関数は、次のように定
義されます。
•
min(x1, x2, … xn)関数は、引数リストの中から最小値を選択し
ます。
•
max(x1, x2, … xn)関数は、引数リストの中から最大値を選択
します。
•
ceil(x)関数は、x が整数ではない場合に、x を次に大きい整
数に切り上げます。x が整数の場合、その値は変更されませ
ん。
AD9549 評価用ソフトウェアは、ユーザが必要とするループ特性
に基づいて、これらの係数を自動的に生成します。
•
floor(x)関数は、x が整数ではない場合に、x を次に小さい整
数に切り捨てます。x が整数の場合、その値は変更されませ
ん。
クローズド・ループ位相オフセット
round(x)関数は、x を最も近い整数に丸めます。
ループ・フィルタ帯域幅の幅広い設定可能範囲を実証するために、
以下のような設計例について考えてみます。システム・クロック
周波数（fS）を 1 GHz、入力基準周波数（fR）を 19.44 MHz、DDS
出力周波数（fDDS）を 155.52 MHz、要求される位相マージン（Φ）
を 45°とします。fR は位相検出器の公称帯域幅（25 MHz）の範囲
内にあり、fDDS/fR は整数（8）であるため、プリスケーラは不要
です。したがって、フィードフォワードおよび帰還分周器として
R = 1 と S = 8 をそれぞれ適用できます。
fDDS/fR が整数ではない場合は、S と R がともに整数値に制限され
ると共に S/R = fDDS/fR となるように、R と S の数値を選択する必
要があります。たとえば、fR = 10 MHz および fDDS = 155.52 MHz
のときに、S と R の最適な選択値はそれぞれ 1944 および 125 と
なります。
このように定義された条件下でのオープン・ループ帯域幅は、9.5 Hz
から 257.5 kHz までの範囲となります。ループ・フィルタ係数の
ダイナミック・レンジが幅広いため、上記の条件下でオープン・
ループ帯域幅をこの範囲内で設定できます。その結果、同じ条件
下でのクローズド・ループ帯域幅は、約 12 Hz から約 359 kHz ま
での範囲になります。
PHASE
OFFSET
VALUE
CLK
FEEDBACK
図 28.
LOOP
FILTER
TO CCI
FILTER
入力位相オフセット加算器
PLLOFFSET は、位相検出器のゲインおよび所望のタイミング・オ
フセット量（ΔtOFFSET）に応じて変化します。この数値は、次式
から求められます。
PLLOFFSET = Δt OFFSET (210 × 107 × FPFD_ Gain)
FPFD_Gain については、「微位相検出器」で説明しています。
たとえば、FPFD_Gain = 200、fCLK = 3 MHz、所望の位相オフセッ
トを 1°としましょう。最初に、次式のように ΔtOFFSET の数値を求
める必要があります。
Δt OFFSET =
Rev. 0
PHASE
DETECTOR
06744-028
•
AD9549 は位相検出器の出力に一定の位相オフセット値を加算す
ることにより、基準周波数入力信号と出力信号との間の位相オフ
セットを限定的に制御します。これに対応するために、図 28 に
示すように位相検出器の出力に加算器が用意されています。定数
値（PLLOFFSET）は、PLL オフセット・レジスタで設定します。
－ 22/65 －
deg
360
t CLK =
1 ⎛ 1 ⎞
⎜
⎟ = 925.9 ps
360 ⎝ 3 MHz ⎠
AD9549
ΔtOFFSET の数値を求めた後で、以下の計算を行います。
10
たとえば、fR/R = 3 MHz、FPFD_Gain = 200、そして最大タイミン
グ偏差として 1°が与えられた場合、Δt 値は以下のように求めら
れます。
7
PLLOFFSET = 925.9 ps(2 × 10 × 200) = 1896
PLLOFFSET は整数値に制限されるため、解を丸めています。
PLLOFFSET 値は 14 ビットの 2 の補数値に設定されます。ただし、
以下のようにこの値を 12 ビットに制限する必要があります。
−211 ≤ PLLOFFSET < +211
Δt =
フェーズ・ロック検出
フェーズ・ロックの実行中、位相検出器の出力はゼロの値に近づ
こうとします。これは位相検出器の入力信号が完全に整合したこ
とを示します。制御ループが動作して位相検出器入力信号の整合
を維持すると、位相検出器の出力はゼロ周辺で推移します。
フェーズ・ロック検出器は、位相検出器から生成されたデジタ
ル・サンプルの絶対値をトラッキングします。これらのサンプル
は、I/O レジスタ・マップで設定されたフェーズ・ロック検出ス
レッショールド値（PLDT）と比較されます。コンパレータの出
力が偽の状態であれば、サンプルの絶対値がスレッショールド・
レジスタの値を超えていることを示します。コンパレータの出力
が真の状態であれば、ロック検出スレッショールドで指定された
レベルに位相検出器の入力信号が整合していることを示します。
RESET
ABSOLUTE
VALUE
DIGITAL
COMPARATOR
CONTROL LOGIC
UNLOCK
TIMER
PHASE
LOCK
DETECT
LOCK
TIMER
P-DIVIDER
CLOCK
I/O PHASE LOCK DETECT
REGISTERS
THRESHOLD
Y
5
X
CLOSE
LOOP
06744-029
3
=
1
360(3 × 106 )
⎛ 210 × 10 7 × 200 ⎞
⎟ = 1896
PLDT = round ⎜⎜
⎟
6
⎝ 360(3 × 10 ) ⎠
フェーズ・ロック検出器のブロック図
コンパレータの出力が、P 分周クロックの 2x 周期の間にわたり真
の状態であることがコントロール・ロジックによって確認された
時点で、フェーズ・ロック検出信号が発生します（P 分周器の説
明については、「デジタル・ループ・フィルタ」を参照）。フェー
ズ・ロック検出信号がアサートされると、ロック解除イベントま
たはデバイスのリセットによってクリアされるまで、この信号は
アサートされた状態を維持します。
ロック検出プロセスの持続時間は、フェーズ・ロック・ウォッチ
ドッグ・タイマ・レジスタを使用して設定できます。この間隔は、
5 ビット値の X（0 ≤ X ≤ 20）で制御します。フェーズ・ロック検
出間隔の持続時間の絶対値は、次式から求められます。
t LOCK =
PLDT = round (Δt × 210 × 107 × FPFD_ Gain)
ここで、Δt は位相検出器の入力信号と「微位相検出器」で説明
する FPFD_Gain の数値との間の最大許容タイミング誤差です。
2X P
fS
フェーズ・ロック検出プロセスのヒステリシスは、ロック解除イ
ベントとして必要条件を満たす最小持続時間を指定することで
制御します。コンパレータの出力が、P 分周クロックの 2Y + 1 周
期の間にわたり偽の状態であることがコントロール・ロジックに
よって確認された時点で（フェーズ・ロック検出信号がアサート
されている場合）、ロック解除イベントが宣言されます。ロック
解除イベントが検出されると、フェーズ・ロック検出信号がクリ
アされ、フェーズ・ロック検出プロセスが自動的に再開されます。
ロック解除イベントの宣言に必要な時間をフェーズ・ロック解除
ウォッチドッグ・タイマ・レジスタで設定できます。この間隔は、
3 ビット値の Y（0 ≤ Y ≤ 7）で制御します。ロック解除検出間隔
の持続時間の絶対値は、次式から求められます。
t UNLOCK =
フェーズ・ロック検出スレッショールド値は、I/O レジスタ・マッ
プに格納された 32 ビット値です。
Rev. 0
R
360 f R
したがって 1896（0x00000768）が、フェーズ・ロック検出スレッ
ショールド・レジスタに格納する値となります。
ロック検出
図 29.
(R × TR ) =
その結果、フェーズ・ロック検出スレッショールド値は次式から
求められます。
上記の制約により、タイミング調整範囲が±1 ns になります。し
たがって、位相オフセットは微位相検出器の限界範囲内に確実に
維持されます。
PHASE
DETECTOR
SAMPLES
1°
360°
2Y +1 P
fS
図 30 は、位相検出器に入力される基準周波数信号、位相誤差の
大きさ、コンパレータの出力、フェーズ・ロック検出器の出力の
間のタイミングに関する基本的な関係を示します。この例では、
X = 3 および Y = 1 と想定しています。
－ 23/65 －
AD9549
fR/R
PHASE ERROR
MAGNITUDE
SAMPLES
THRESHOLD
0
fS/P
THRESHOLD
COMPARATOR
8
LOCK
TIMER
(X = 3)
8
LOCKED
図 30.
ロック／ロック解除検出のタイミング
周波数ロック検出
周波数ロック検出は、連続的な位相サンプル間の差を情報源とす
る点を除き、フェーズ・ロック検出と同様です。位相サンプルの
連続的な差分が、周波数と類似する位相サンプルの時間微分のデ
ジタル近似値として利用されます。
RESET
PHASE
DETECTOR
SAMPLES
DIFFERENCER
ABSOLUTE
VALUE
DIGITAL
COMPARATOR
CONTROL LOGIC
UNLOCK
TIMER
PHASE
LOCK
DETECT
LOCK
TIMER
P-DIVIDER
CLOCK
図 31.
Y
5
X
CLOSE
LOOP
06744-031
3
I/O PHASE LOCK DETECT
REGISTERS
THRESHOLD
周波数ロック検出
周波数ロック検出スレッショールド値（FLDT）の計算式は、以
下のとおりです。
2
⎡
⎛ R ⎞ ⎤
⎟ ⎥
FLDT = round ⎢Δf × 210 × 10 7 × FPFD _ Gain⎜
⎜f ⎟ ⎥
⎢
⎝ R⎠ ⎦
⎣
ここで、fR はアクティブな基準周波数、
R は基準周波数プリスケー
ラ値、Δf は周波数ロック状態を通知するために考慮される fR の
最大周波数偏差です（Δf ≥ 0）。
たとえば、fR = 3 MHz、R = 5、FPFD_Gain = 200、そして 1%の周
波数ロック・スレッショールドが指定されていると想定しましょ
う。このときに、周波数ロック検出スレッショールド値は、以下
のように計算されます。
2
⎡
⎛ 5 ⎞ ⎤
FLDT = round ⎢(1% × 3 × 106 ) × 210 × 107 × 200 × ⎜
⎟ ⎥ = 170,667
6
⎝ 3 × 10 ⎠ ⎥⎦
⎢⎣
基準周波数モニタ
基準周波数の喪失
1 つまたは両方の基準周波数信号が存在しないときに、AD9549
はアラートを設定できます。 2 つの基準周波数入力（ REFA 、
REFB）には、I/O レジスタ・マップを使用してイネーブルにする
専用の LOR（基準周波数喪失）回路がそれぞれ備わっています。
LOR 状態が検出されると、I/O レジスタ・マップのステータス・
レジスタと IRQ レジスタ両方の該当する LOR ビットが設定され
ます。LOR 状態は、AD9549 の多目的ステータス・ピン（S1～S4）
からも同様に内部で出力されます。I/O レジスタ・マップで該当
ビットを設定して、ステータス・ピンを各 LOR フラグに割り当
てることができます。これは、LOR フラグの状態に基づいて外
部ハードウェアを直接制御する手段となります。
LOR 回路は、周期の設定が可能な内部ウォッチドッグ・タイマ
です。タイマの周期は、モニタされる基準周波数信号の周期より
も長くなるように、I/O レジスタ・マップで設定します。基準周
波数信号の立上がりエッジで、ウォッチドッグ・タイマが継続的
にリセットされます。タイマがフルカウントに達すると、これは
基準周波数を喪失したか、またはその周期がタイマの周期よりも
長かったことを示します。LOR はこれらを識別しません。
各 LOR タイマの周期は、I/O レジスタ・マップの 16 ビット・ワー
ドで制御します。タイマ・クロックの周期（tCLK）は 2/fS です。
したがって、ウォッチドッグ・タイマの周期（tWD）は、次式か
ら求められます。
tWD = (2/fS)N
ここで、N は該当する LOR 回路について I/O レジスタ・マップ
に格納された 16 ビット・ワードです。
ウォッチドッグ周期が入力基準周波数の周期よりも長くなるよ
うに、以下の式で表される N を選択してください。
⎛ f
N > floor⎜ S
⎜2f
⎝ R
したがって 170,667（0x00029AAB）が、周波数ロック検出スレッ
ショールド・レジスタに格納される必要のある数値です。
周波数ロック／ロック解除検出プロセスの持続時間は、前のセク
ションのフェーズ・ロック／ロック解除検出プロセスとまったく
同じ方法で制御します。ただし、異なるコントロール・レジスタ、
つまり周波数ロック／ロック解除ウォッチドッグ・タイマ・レジ
スタを使用します。
Rev. 0
06744-030
4
UNLOCK
TIMER
(Y = 1)
⎞
⎟
⎟
⎠
ここで、fR は入力基準周波数です。
N の数値に基づき、 LOR 信号がトリガされない場合の周波数
（fPRESENT）と LOR 信号が常にアクティブの場合の周波数（fLOST）
の 2 つの周波数が確定します。これらの周波数の間で、LOR 信
号は断続的にその状態をトグルします。
－ 24/65 －
AD9549
この 2 つの周波数の境界値は、以下のとおりです。
f PRESENT =
f LOST =
fS
2N
fS
2(N + 1)
⎛ f ⎞
floor ⎜ S ⎟ + 1 に N を選択すると、わずか 1 周期の入力基準周波
⎜2f ⎟
⎝ R⎠
数で LOR 回路は LOR 状態を通知できます。たとえば、fS = 1 GHz
および fR = 2.048 MHz の場合、N の有効最小値は以下のとおりで
す。
⎞
⎛
10
⎟ + 1 = 245
N MIN = floor⎜⎜
6 ⎟
2
(
2
.
048
10
)
×
⎠
⎝
9
基準周波数モニタの正しい数値を計算するには、システム・ク
ロック周波数 fS（通常は 1 GHz）、入力基準周波数 fR（Hz 単位）、
誤差境界 E（1% = 0.01）、モニタ・ウィンドウ・サイズ（W）の
4 つの数値が必要です。モニタ・ウィンドウ・サイズは、基準周
波数入力の隣接エッジ間に累積されたカウントの最大値と最小
値の差です。このウィンドウが極度に小さいと、ランダム変動に
よって、OOL 検出器は基準周波数が限界範囲外であると誤って
通知します。ただし、ウィンドウ・サイズを大きくすると、基準
周波数が有効であるかどうかを確認するための所要時間が長く
なります。最低 20 のウィンドウ・サイズから始める方法が適切
です。
上述の 4 つの入力値を使用して、OOL 分周値（D）と OOL 公称
値（N）を計算し、D と N の計算値を以下の式に利用して、OOL
上限値（U）と OOL 下限値（L）を求めます。
fPRESENT = 2,048,816
⎡
⎛
⎛
f
W ⎞ ⎞⎤
D = max ⎢1, min ⎜ 65,535, ceil⎜ 4 × R × ⎟ ⎟⎥
⎜
⎜
⎢
fS
E ⎟⎠ ⎟⎠⎥
⎝
⎝
⎣
⎦
fLOST = 2,032,520
N =
したがって、fPRESENT と fLOST の数値は以下のようになります。
入力基準周波数信号の周期で許容される偏差を考慮するために、
十分に大きい N 値を選択する必要があります。
N 値は基準周波数と反比例すること、つまり基準周波数が増加す
るに従って、スレッショールドの調整精度が低下する点に留意し
ます。LOR 回路を正しく動作させるには、N を 3 以上にする必要
があります。そのため、LOR 回路を正しく機能させるための最
高の基準周波数は、次式から求められます。
f LOR[MAX] =
fS
6
基準周波数モニタ
1 つまたは両方の基準周波数入力がユーザが指定した制限を超
える周波数までドリフトした場合、AD9549 はいつでもアラート
をセットすることができます。2 つの基準周波数入力には、I/O
レジスタ・マップでイネーブル／ディスエーブルにする専用のア
ウト・オブ・リミット（OOL）回路がそれぞれ備わっています。
OOL 状態が検出されると、I/O レジスタ・マップのステータス・
レジスタと IRQ レジスタ両方の該当する OOL ビットが設定されま
す。また、I/O レジスタ・マップで該当ビットを設定して、ステータ
ス・ピン（S1～S4）を各 OOL フラグに割り当てることもできま
す。これは、OOL フラグの状態に基づいて外部ハードウェアを
直接制御する手段となります。
各基準周波数モニタは、プログラマブル基準周波数分周器、32
ビット・カウンタ、32 ビットのデジタル・コンパレータの 3 つ
の主要ビルディング・ブロックで構成されます。
16-BIT
GATE
OOL
DIVIDER
32-BIT
COUNTER
DIGITAL
COMPARATOR
CLK
fS
図 32.
Rev. 0
÷2
LOWER UPPER
LIMIT
LIMIT
基準周波数モニタ
OOL
06744-032
fR
fR
fS
×
D
4
L = floor(N ) − floor(W )
U = ceil(N ) + floor(W )
タイミング精度は、2 つの要素に依存します。最初の要素は、fS
固有の精度です。その理由は、fS が基準周波数モニタの時間基準
として利用されるためです。そのため、基準周波数モニタの精度
が fS の精度を上回ることはありません。2 番目の要素は W の数
値です。fR の公称値と限界範囲外の数値との間の偏差をタイマが
解消できるように、W を十分に大きい数値にする必要がありま
す。
一例として、fR = 10 MHz、Ε = 1.0%、fS = 1 GHz、W = 20 と仮定
しましょう。限界値は以下のようになります。
Lower Limit = 1980
Upper Limit = 2020
Ε = 0.01%とすると、限界値は以下のようになります。
Lower Limit = 199980
Upper Limit = 200020
この計測に必要なカウント数（および時間）は 100 倍増加します。
基準周波数のスイッチオーバー
AD9549 は、デュアル入力基準周波数クロックに対応します。基
準周波数の切替えは、I/O レジスタ・マップの自動セレクタ・ビッ
トを適切に設定することにより、自動または手動で実行できます。
新たに選択した基準周波数への遷移は、以下のような多くの要素
に依存します。
•
REFSELECT ピンの状態
•
REF_AB コントロール・レジスタ・ビットの状態
•
基準周波数入力オーバーライド・イネーブル・レジスタ・
ビットの状態
•
ホールドオーバー・ステータス
－ 25/65 －
AD9549
基準周波数切替えおよびホールドオーバー・ロジックの機能図を
図 33 に示します。
REFA_IN
0
REFB_IN
1
ACTIVE REFSEL STATE
1
0
1
AUTOREFSEL
TO
REFERENCE
SWITCHING
CONTROL
LOGIC
1
OVERRIDE REFPIN
0
OVERRIDE HLDPIN
1
0
0
HOLDOVER
1
図 34.
TO
HOLDOVER
CONTROL
LOGIC
HLDOVR
ACTIVE HOLDOVER STATE
基準周波数切替えコントロール・ロジック
ライン・カード・モードのイネーブル時には、1 つの基準周波数
の立上がりエッジがラッチのクロック動作に使用されます。この
基準周波数の立上がりエッジが次に発生するまで、ラッチは実際
の遷移を遅らせます。
06744-033
DERIVED
HOLDOVER
STATE
基準周波数切替えおよびホールドオーバー・ロジック
手動モードでは、アクティブな基準周波数は REFSELECT ピンに
外部から入力されるロジック・レベルによって決定されます。自
動モードでは、内部ステート・マシンがアクティブな基準周波数
を決定し、REFSELECT ピンはステート・マシンが使用している
基準周波数を通知する出力になります。
I/O レジスタ・マップの基準周波数入力オーバーライド・イネー
ブル・ビットを使用して、内部ステート・マシンによって選択さ
れたアクティブな基準周波数を無効にできます。その後で、I/O
レジスタ・マップの REF_AB ビットを使用して、所望の基準周
波数を選択します。無効にすると、REFSELECT ピンは REF_AB
ビットによって選択された物理的な基準周波数を通知しない点
に注意することが重要です。このピンは、デバイスがオーバーラ
イド・モードに設定されなければ、内部ステート・マシンが選択
する基準周波数を通知します。そのため、ユーザはプログラミン
グ・レジスタで基準周波数の切替えを強制設定し、これと同時に
REFSELECT ピンでステート・マシンの応答をモニタできます。
基準周波数切替えロジック図（図 33）に示すように、上記と同
様なタイプの動作（手動／自動およびオーバーライド）は、ホー
ルドオーバー機能にも適用されます。図中の点線矢印は、オー
バーライド・モードではステート・マシンの出力が REFSELECT
と HOLDOVER の各ピンに入力されることを示しています。
ライン・カード・モードによる剰余パルスの排除
2 つの基準周波数の正確な位相アライメントが維持されずに基
準周波数の遷移が行われると、余分なパルスが発生する可能性が
あります。これは、2 つの基準周波数の相対的なエッジ位置と切
替えが開始されるタイミングに依存します。この剰余パルスの問
題を解消するために、ライン・カード・モード・イネーブル・ビッ
トが I/O レジスタ・マップに用意されています。図 34 は、ライ
ン・カード・モードのロジックを示します。ライン・カード・イ
ネーブル・ビットが 0 のときは、基準周波数の相対的なエッジ位
置が考慮されずに、基準周波数の切替えがコマンドで実行されま
す。つまり、余分なパルスが発生する可能性があります。しかし、
このビットを 1 に設定すると、図 35 に示すように基準周波数の
切替えタイミングが条件付きで実行されます。
Rev. 0
Q D
1
AUTOHOLD
図 33.
FROM
REFERENCE
SELECTION
LOGIC
0
図 35 は、ライン・カード・モードをイネーブルおよびディスエー
ブルにした場合の基準周波数切替えタイミングの相違を示すタ
イミング図です。イネーブルのとき、もう一方の基準周波数に切
り替えるように要求するコマンドが基準周波数切替えロジック
に対して出されても、その基準周波数の立上がりエッジが次に発
生するまで、実際の遷移は実行されません。この動作によって、
ライン・カード・モードのディスエーブル時に発生する可能性の
ある誤ったパルスが排除されます。
REFA IN
1
1
REFB IN
FROM REFERENCE
SELECTION LOGIC
2
3
4
2
3
4
SELECT REFB
SELECT
REFA
LINE CARD
MODE
REF IN
1
2
REF IN
1
2
3
4
3
5
DISABLED
4
ENABLED
REF SELECTION STALLED UNTIL
NEXT RISING EDGE OF REFB
図 35.
06744-035
DERIVED
REFSEL STATE
STATE
MACHINE
ENABLE
LINE-CARD
MODE
REFAB
0
REF IN
06744-034
REFSELECT
SELECTED
REFERENCE
基準周波数切替えタイミング
基準周波数入力の切替えが出力クロックに及ぼす影響
このセクションでは、クロック切替えイベント時の AD9549 の過
渡特性を説明します。これは、AD9549 がホールドオーバーを終
了し、基準周波数入力にロックされる状態に復帰するときにも適
用されます。ホールドオーバー・モードに入るときは、位相の不
一致が発生することはありません。
位相の異なる基準周波数入力を切り替えると、PLL の出力で過渡
周波数外乱が発生します。この外乱の度合は、入力基準周波数、
2 つの基準周波数間の位相オフセットの大きさ、デジタル PLL の
ループ帯域幅に応じて異なります。
－ 26/65 －
AD9549
REFERENCE SWITCHING:
10ns DELTA @ 0.2Hz BANDWIDTH, 70° PHASE MARGIN
ホールドオーバー
ホールドオーバー制御および周波数精度
3.10
REFA または REFB 入力に基準周波数信号が存在しない場合でも、
出力クロック信号を維持するための手段として、ホールドオー
バー機能を利用できます。ホールドオーバー・モードでは、周波
数同調ワードを DDS に直接入力することによって、出力クロッ
クが（DDS を経由して）SYSCLK 入力から生成されます。AD9549
の周波数精度は、システム・クロック入力の周波数精度とまった
く同じです。
PHASE (s)
2.90
2.70
2.50
通常の動作からホールドオーバー・モードへの移行は、自動ホー
ルドオーバー・ビット（0 = 手動、1 = 自動）を適切に設定するこ
とにより、手動または自動で実行できます。ただし、ホールドオー
バー動作への実際の移行は、HOLDOVER ピンの状態、およびホー
ルドオーバー・オーバーライド・イネーブルとホールドオー
バー・オン／オフの各コントロール・レジスタ・ビットの状態に
依存します。
2.30
1.90
0
0.5
図 36.
1.0
1.5
2.0
TIME (s)
2.5
3.0
3.5
4.0
06744-036
2.10
基準周波数切替え時間 対 出力位相
図 36 は、基準周波数切替えイベント時間の関数として変化する
出力位相を示します。この例では、基準周波数 A と基準周波数 B
がともに 30.72 MHz であり、位相オフセットは 10 ns（102°）で
す。デジタル PLL のループ帯域幅は 0.2 Hz です。
周波数の外乱は、図 36 に示すシフトの勾配で表されます。最大
勾配は、1 秒の時間で 4.75 の目盛区分に相当します。これに基づ
き、出力も 30.72 MHz であると仮定したうえで、以下のように過
渡周波数誤差が求められます。
m =
Δy
Δx
=
4.75 divs
1s
=
105°
1s
= 0.292 Hz
この過渡周波数の最大誤差は、以下のとおりです。
MaxFrequencyError =
0.292 Hz
30.72 MHz
= 0.0095 ppm
これを一般的な場合に適用するためには、180°離れている 2 つの
基準周波数エッジ間の最大時間差を計算する必要があります。位
相シフトが 180°の場合、上記の勾配計算値 m は 0.292 Hz ではな
く、0.5 Hz になります。次に、使用するループ帯域幅に対して周
波数誤差をスケーリングする必要があります。1 kHz 時の周波数
誤差は 0.2 Hz 時よりも 5000 倍大きいため、上記の 102°とする例
のピーク周波数誤差は 47.4 ppm となり、基準周波数入力間の位
相誤差が 180°の場合は 81.3 ppm になります。
Telcordia GR-1244-CORE で定義される Stratum-3 などのヒットレ
ス切替え環境に対する周波数誤差を計算する場合、設計者はシス
テム全体の周波数誤差見積りを考慮に入れ、さらに AD9549 の基
準クロック切替えによって生じる周波数外乱がこの見積りに及
ぼす影響度に留意する必要があります。
出力クロックによる入力クロックのトラッキングが要求される
アプリケーションと、これに対して入力の過渡周波数外乱を円滑
化するために PLL が要求されるアプリケーションを区別するこ
ともきわめて重要です。
上述の留意点のすべてが配慮された AD9549 のデジタル PLL
アーキテクチャにより、設計者はそのアプリケーションの要件に
合わせたループ帯域幅を選択できます。ループ帯域幅は 0.1 Hz
から最大 100 kHz とすることが可能ですが、位相検出器周波数の
1/10 を越えないようにしてください。
Rev. 0
自動ホールドオーバー・ビットがロジック 0（デフォルト）のと
きに、手動ホールドオーバーが設定されます。手動モードでは、
HOLDOVER ピン（0 = ノーマル、1 = ホールドオーバー）の状態
によって、ホールドオーバーが決まります。手動ホールドオー
バー動作に対処するために、HOLDOVER ピンは高インピーダン
ス（>100 kΩ）の入力ピンとして構成されます。
自動ホールドオーバー・ビットがロジック 1 のときは、自動ホー
ルドオーバーが呼び出されます。自動モードでは、HOLDOVER
ピンが低インピーダンスの出力として構成され、そのロジック状
態は内部ステート・マシンによって決定されたホールドオーバー
状態（0 = ノーマル、1 = ホールドオーバー）を示します。
自動ホールドオーバー動作のときに、ホールドオーバー・オー
バーライド・イネーブル・ビットをロジック 1 に設定し、ホール
ドオーバー・モード・ビットを所望の状態（0 = ノーマル、1 = ホー
ルドオーバー）に設定することで、内部ステート・マシンを無効
にすることが可能です。ただし、このオーバーライド状態のとき
に HOLDOVER ピンは強制設定されたホールドオーバー状態を
示すことはなく、（ステート・マシンの選択が無効になっている
場合であっても）内部ステート・マシンによって選択されたホー
ルドオーバー状態を示します。これにより、プログラミング・レ
ジスタでホールドオーバー状態を強制設定し、これと同時に
HOLDOVER ピンで ステート・マシンの応答をモニタできます。
図 33 は、基準周波数切替えおよびホールドオーバー・ロジック
図を示しています。
基準周波数切替えビットのデフォルト状態は、自動ホールドオー
バー = 0、ホールドオーバー・オーバーライド・イネーブル = 0、
ホールドオーバー・モード = 0 です。
ホールドオーバーおよび基準周波数切替えステート・マ
シン
図 37 は、入力基準周波数信号とホールドオーバーとの相互作用
を示します。各種の制御信号と 4 つの状態が表示されています。
デバイスがホールドオーバー状態に入っていないときに状態 1
または状態 2 が有効になり、ホールドオーバー状態がアクティブ
のときに状態 3 または状態 4 が有効になります。アクティブな基
準周波数として REFA を選択すると、状態 1 または状態 3 が有効
になります。アクティブな基準周波数として REFB を選択すると、
状態 2 または状態 4 が有効になります。各状態への遷移は、基準
周波数切替えおよびホールドオーバー・コントロール・レジスタ
の設定、REFSELECT および HOLDOVER ピンのロジック状態、
特定イベント（たとえば、基準周波数障害）の発生に依存します。
－ 27/65 －
AD9549
図 37 は、ステート・マシンと、ステート・マシンのコントロー
ル・レジスタと外部ピンからの刺激に対する関係を示します。ス
テート・マシンは、導出された基準周波数選択とホールドオー
バー状態を生成します。ただし、基準周波数切替えロジックと
ホールドオーバー・ロジックに送られる実際の制御信号は、マル
チプレクサに入力される制御信号に応じて異なります。
REFSELECT と HOLDOVER の各ピンに通じる直線経路は、基準
周波数選択やホールドオーバーのアサートに自動モードを選択
するときにアクティブになります。
RESET
FAILA & VALIDB & AUTOREFSEL & OVRDREFPIN
REFA
&
HOLDOVER
1
REFB
&
HOLDOVER
2
REFA
&
HOLDOVER
FA
IL
AU B &
TO V
RC AL
O IDA
O V& &
VR
A
DH OV UT
LD RD OR
PI RE EF
N FP S
I N EL
& &
3
FAILB & AUTOHOLD & OVRDHLDPIN &
(VALIDA OR AUTOREFSEL OR OVRDREFPIN)
&
L
SE &
F
RE PIN
TO EF
AU DR
& VR IN
B
P
ID & O L D
L
H
VA OV RD
& RC V
O
A
I L TO
A
U
F A
VALIDB & AUTORCOV & OVRDHLDPIN
VALIDA & AUTORCOV & OVRDHLDPIN
FAILA & AUTOHOLD & OVRDHLDPIN &
(VALIDB OR AUTOREFSEL OR OVRDREFPIN)
FAILB & VALIDA & AUTOREFSEL & OVRDREFPIN
4
REFB
&
HOLDOVER
REFERENCE A SELECTED
REFERENCE B SELECTED
HOLDOVER STATE
REFERENCE A FAILED
REFERENCE B FAILED
REFERENCE A VALIDATED
REFERENCE B VALIDATED
図 37.
Rev. 0
OVRDREFPIN:
OVRDHLDPIN:
AUTOREFSEL:
AUTORCOV:
AUTOHOLD:
||:
&:
%:
OVERRIDE REF SEL PIN
OVERRIDE HOLDOVER PIN
AUTOMATIC REFERENCE SELECT
AUTOMATIC HOLDOVER RECOVERY
AUTOMATIC HOLDOVER ENTRY
LOGICAL OR
LOGICAL AND
LOGICAL NOT
ホールドオーバー状態図
－ 28/65 －
06744-037
ABBREVIATION KEY
REFA:
REFB:
HOLDOVER:
FAILA:
FAILB:
VALIDA:
VALIDB:
AD9549
基準周波数バリデーション・タイマ
2 つの基準周波数入力には、専用のバリデーション・タイマがそ
れぞれ備わっています。ホールドオーバー・ステート・マシンは、
以前に障害が発生した基準周波数への復帰に関する意思決定プ
ロセスの一部として、これらのタイマのステータスを利用します。
その例として、基準周波数に障害が発生し（つまり、LOR また
は OOL 状態が有効なとき）、回復時にデバイスが有効な基準周
波数に自動的に復帰するように設定されている場合を考えてみ
ます。基準周波数が正常な動作状態に復帰すると、LOR と OOL
の状態は真ではなくなります。ただし、LOR と OOL の状態がク
リアされたことはステート・マシンにすぐには通知されません。
LOR と OOL 両方の状態がクリアされると、その特定の基準周波
数用のバリデーション・タイマが起動します。そのバリデーショ
ン・タイマがタイムアウトすると、その基準周波数を選択できる
状態になっていることがステート・マシンに通知されます。ただ
し、基準周波数が有効であることを示すフラグが立てられている
場合であっても、回復した基準周波数への実際の遷移は、各種の
ホールドオーバー・コントロール・ビットの設定に依存します。
バリデーション・タイマは、I/O レジスタ・マップを使用して制
御します。バリデーション・タイマが基準クロックの 2 周期以上
であることを確認してください。2 個のバリデーション・タイマ
は独立していますが、設定された情報は両方のタイマで共有され
ます。所望の時間間隔は、0 ≤ T ≤ 31（デフォルト値は T = 0）と
なるように、5 ビット・ワードを使用して制御します。バリデー
ション・タイマの持続時間は、次式から求められます。
(
)
T RECOVER = T0 2T + 1 − 1
ここで、T0 はデジタル・ループ・フィルタのサンプリング・レー
トであり、この周期は以下の式から求められます。
T0 =
2 PIO
fS
入力上でのノイズ発生を回避するために、使用しない基準周波数
入力をパワーダウンすることがきわめて重要です。さらに、基準
周波数バリデーション・タイマを、基準周波数分周器から出力さ
れる信号の少なくとも 1 サイクル全周期に設定することも必要
です。
ホールドオーバー・サンプラおよび平均化器
HSA を I/O レジスタ・マップでアクティブにすると、HSA はデ
ジタル・ループ・フィルタから生成されたデータをバックグラウ
ンドで継続的にモニタします。ループ・フィルタのデータは、
DDS に対する周波数調整（Δf）の時系列データである点に留意
する必要があります。HSA の出力は I/O レジスタ・マップの読出
し専用レジスタとホールドオーバー・コントロール・ロジックに
送られます。
これらの最初の転送先（読出し専用レジスタ）は、ユーザによる
読出しが可能でデータが外部で処理されるトレース・バッファと
して機能します。2 番目の転送先（ホールドオーバー・コントロー
ル・ロジック）は、HSA の出力を使用して、ホールドオーバー
状態に入った時点で DDS を規定の周波数に安定化させます。そ
のため、DDS はホールドオーバー状態に入る直前に HSA によっ
て生成された最後の値で指定された周波数を用います。
出力 MUX の状態は、I/O レジスタ・マップのプログラミングで
設定します。デフォルト状態として、変更されない HSA を Δf
値が通過します。このモードでの出力サンプリング・レートは、
デジタル・ループ・フィルタのサンプリング・レートと同じ fS/P
です。
P は P 分周器の分周比であり（「デジタル・ループ・フィルタ」
を参照）、fS は DAC のサンプリング・レートです。
（「デジタル・ループ・フィルタ」を参照してください。）
ホールドオーバー動作
ホールドオーバー状態がアサートされると、DDS 出力周波数は
フェーズ・ロック帰還ループによって制御されなくなります。そ
の代わりに、スタティックな周波数同調ワード（FTW）が DDS
に入力され、その出力周波数は規定の周波数に保持されます。ス
タティックな FTW のソースは、該当するコントロール・レジス
タ・ビットのステータスに依存します。通常の動作時には、FTW
の生成時に平均化器とサンプラが最大 65,000 の FTW 値をモニタ
および累積し、ホールドオーバーに入った時点でホールドオー
バー・ステート・マシンは、平均化された同調ワードまたは最後
の有効な同調ワードを利用することが可能になります。
ホールドオーバー・モードは、このモードに入るときと同じ方法
で終了します。手動ホールドオーバー・コントロールを使用する
場合は、ホールドオーバー・ピンのアサートが解除されるときに、
位相検出器はホールドオーバー信号と基準周波数入力信号の比
較を開始し、ホールドオーバー信号をその開始点として使用して、
位相／周波数の調整を開始します。
ホールドオーバー・ステート・マシンが自動的にホールドオー
バー・モードを終了するときの挙動も、これにきわめて類似して
います。最大の違いは、基準周波数モニタが継続的に両方の基準
周波数入力をモニタし、その 1 つが有効になると、即時にその入
力に切り替わる点です。
Rev. 0
ホールドオーバー・モードでの出力周波数は、SYSCLK 入力信号
源の周波数と DDS に入力される周波数同調ワード値に応じて変
化します。そのため、出力信号の安定性は、SYSCLK 信号源の安
定性（およびイネーブルにしている場合は SYSCLK PLL 逓倍器）
に完全に依存します。
別の方法として、平均化経路を選択するように MUX を設定する
ことも可能です。このモードでは、サンプル・シーケンスに対し
てブロック平均が実行されます。このシーケンス長は、Y の値
（I/O レジスタ・マップに格納される 4 ビット値）を設定する方法
で指定しますが、その値は 2Y + 1 です。平均化モードでの出力サ
ンプリング・レートは、fS/ (P × 2Y + 1)となります。
Y で指定された Δf サンプル数の収集が完了すると、平均化され
た結果が 2 段のパイプラインに送られます。このパイプラインの
最終段には、ホールドオーバー状態に遷移するときにホールド
オーバー・コントロール・ロジックに送られる値が含まれます。
パイプラインは、ホールドオーバー・コントロール・ロジックに
送られる Δf の平均化値が、ホールドオーバー状態への遷移に
よって中断されないことを保証します。
パイプラインには、Δt = P × 2Y + 1/fS の固有遅延があります。その
ため、DDS が保持する周波数はホールドオーバー状態に入る Δt
秒から 2Δt 秒前の平均値となります。Δt の持続時間は Y の設定
値に応じて変化するため、ユーザはこの時間をある程度制御でき
ます。
－ 29/65 －
AD9549
MAGNITUDE
(dB)
通常の動作条件下で、出力周波数はデジタル・ループ・フィルタ
の出力に応答して動的に変化します。ループ・フィルタは、DDS
を DC から fS/2（48 ビット分解能の場合）までの任意の周波数に
導くことが可能です。ただし、ユーザは I/O レジスタ・マップの
FTW 上限と FTW 下限の 2 個の 48 ビット・レジスタを使用して、
DDS の同調範囲を制限することもできます。同調ワード入力が
上限または下限の周波数境界範囲を超えると、同調ワードは適切
な値に制限されます。これらのレジスタは、fS/2 と DC にそれぞ
れ初期設定されます。
DDS の出力範囲をナローバンド周波数に制限することが望まし
い場合があります（バンドパス・フィルタを併用してジッタ性能
を改善する場合など）。この機能の詳細は、
「ナローバンド・フィ
ルタの利用による性能の向上」を参照してください。
REF IN
÷R
PHASE
DETECTOR
÷S
LOOP
FILTER
DDS/DAC
EXTERNAL
RECONSTRUCTION
FILTER
FREQUENCY
LIMITER
PHASE
DETECTOR
÷S
LOOP
FILTER
DDS/DAC
EXTERNAL
RECONSTRUCTION
FILTER
BAND PASS
図 38.
周波数リミッタのアプリケーション回路
再構成フィルタ
AD9549 から生成される出力クロック信号は、DDS と DAC の結
合回路から供給されます。DAC 出力信号は、fS でサンプリング
されたサイン波として現れます。このサイン波周波数は、DDS
に入力される周波数同調ワード（FTW）によって決定されます。
DAC 出力は通常、外部の再構成フィルタを通過します。この再
構成フィルタは、サンプリング・プロセスの副作用的な悪影響お
よび フィルタ帯域外のその他のスプリアス成分を除去するため
に利用されます。次に、DAC 出力はオンチップに帰還して矩形
波に変換され、チップ内部の出力クロック・ドライバまたは DLL
二倍器に送られます。
DAC はサンプリング・システムを構成するため、DAC に入力さ
れたデジタル・サンプルをアナログ波形が正確に反映するように、
その出力をフィルタリングする必要があります。フィルタリング
されない DAC 出力には、DC からナイキスト周波数（fS/2）まで
拡張される所望のベースバンド信号が含まれます。さらに、理論
上無限に拡張するベースバンド信号のイメージも含まれます。奇
数イメージ（図 39 に示す）は、ベースバンド信号のミラー・イ
メージです。これに加えて、DAC 出力信号のサンプル＆ホール
ド特性が原因で生じる sin(x)/x 応答の影響を DAC 出力スペクト
ル全体が受けることにもなります。
Rev. 0
IMAGE 2
IMAGE 3
IMAGE 4
–20
–40
PRIMARY
SIGNAL
FILTER
RESPONSE
SIN(x)/x
ENVELOPE
–60
–80
SPURS
f
–100
BASE BAND
fs/2
図 39.
fs
3fs/2
2fs
5fs/2
再構成フィルタ応答 対 DAC スペクトル
再構成フィルタの応答性は、ベースバンド信号（イメージ 0）を
維持すると同時に、その他すべてのイメージを完全に除去する必
要があります。ただし、実用的な実装フィルタは一般に、所望の
出力周波数に 20%を加えた帯域幅をカバーする比較的平坦なパ
スバンド応答を示し、可能な限り急峻にロールオフした後で、そ
の他すべてのイメージを（完全ではないにしても）十分に除去す
る能力を維持します。
ナローバンド・フィルタの利用による性能の向上
06744-038
÷R
IMAGE 1
DAC 出力信号はデジタル PLL の帰還信号として使用されるため、
再構成フィルタの設計がジッタ性能全体を大きく左右すると考
えられます。したがって、できるだけ良好なジッタ結果を得るに
は、適切なフィルタ設計および実装技術が重要です。
LOW PASS
REF IN
IMAGE 0
0
06744-039
出力周波数範囲の制御
AD9549 のアーキテクチャ上の特徴的な利点として、DDS の周波
数出力範囲を制限する能力があります。これを利用して、図 39
に示すローパス応答性の代わりに、ナローバンドの再構成フィル
タを採用して、出力上のジッタを低減できます。例として、DDS
の公称出力周波数が 150 MHz である場合を考えてみます。この
場合は、150 MHz を中心周波数とする 5 MHz のナローバンド・
フィルタを選択できます。
AD9549 の DDS 周波数制限機能を利用
することにより、出力周波数を 150 MHz ± 4.9 MHz（パスバンド
のエッジで 100 kHz のマージンが確保される）に制限できます。
そのため、デジタル PLL で利用可能な帰還信号が常に存在しま
す。従来型の PLL アーキテクチャでは、このような設計実装は
きわめて困難です。
FDBK 入力
FDBK ピンは、デジタル PLL の帰還経路の入力として使用されま
す。これらのピンは通常、外部の再構成フィルタによって帯域幅
が制限された後に、DDS から出力される信号の受信に使用され
ます。
図 40 は FDBK 入力ピンの接続図ですが、この図には入力回路を
バイアスするための内部部品がいくつか含まれています。FDBK
入力ピンは、約 1 V の DC レベルに内部バイアスされています。
外部接続によってこの DC バイアスが損われると性能が大きく
低下するため、この点に留意する必要があります。
－ 30/65 －
AD9549
FDBK_IN
~1pF
2 個の基準クロック・レシーバ（REFA と REFB）の使用により、
冗長基準クロックに対応できます。
TO S-DIVIDER
AND CLOCK
OUTPUT SECTION
15kΩ
各種の入力信号条件に対応するために、I/O レジスタ・マップの
ペア・ビットを使用して VB 値を設定できます。レジスタ 040F
のビット・パターンで設定する VB 値を表 5 に示します。
VSS
~1pF
15kΩ
FDBK_INB
+
~2pF
VSS
図 40.
表 5. 入力バイアス電圧（VB）の設定
06744-040
~1V
差動 FDBK 入力
基準周波数入力
Reference Bias Level Register 040F[1:0]
VB
00 (default)
01
10
11
AVDD3 − 800 mV
AVDD3 − 400 mV
AVDD3 − 1600 mV
AVDD3 − 1200 mV
基準クロック・レシーバ
SYSCLK 入力
基準クロック・レシーバは、同期化器が出力クロックを同期させ
るユーザ供給の入力クロック信号を受信します。クロック・レ
シーバ回路は、比較的幅広い範囲の入力レベルに加えて、8 kHz
から 750 MHz までの周波数に対応できる能力を備えています。
機能説明
SYSCLK ピンは、高周波数の内部システム・クロック（fS）を発
生するために、外部タイム・ベースが AD9549 に接続される場所
です。
図 41 は REFA/REFB 入力ピンの接続図ですが、この図には入力
回路をバイアスするための内部部品がいくつか含まれています。
REF 入力ピンは、DC 信号源の VB によって内部バイアスされて
います。外部接続によってこの DC バイアスが損われると性能が
大きく低下するため、この点に留意する必要があります。
SYSCLK 入力を以下の 3 つのうち 1 つのモードで動作させること
が可能です。
VDD
+
REFA_IN
(OR REFB_IN)
GND
~1pF
8kΩ
~1pF
8kΩ
•
SYSCLK PLL イネーブルおよび入力信号の外部発生
•
水晶共振器および SYSCLK PLL イネーブル
SYSCLK PLL 逓倍器経路は、I/O レジスタ・マップの PD SYSCLK
PLL ロケーションをロジック 0
（デフォルト値）
に設定してイネー
ブルにします。1.8V CMOS CLKMODESEL ピンに加えられるロ
ジック・レベルに応じて、 2 つのうち 1 つの手段を用いて、
SYSCLK PLL 逓倍器を SYSCLK 入力ピンから駆動できます。
CLKMODESEL = 0 のときは、水晶発振器を直接 SYSCLK ピンに
接続できます。CLKMODESEL = 1 のときは、保持アンプがディ
スエーブルになり、外部の周波数源（発振器や信号発生器など）
を直接 SYSCLK 入力ピンに接続できます。CLKMODESEL = 1 に
設定しても、システム・クロック PLL はディスエーブルになり
ません。
TO REFERENCE
MONITOR AND
SWITCHING LOGIC
06744-041
REFA_INB
(OR REFB_INB)
VSS
図 41.
SYSCLK PLL バイパス
図 42 は、システム・クロック発生器の機能図を示します。
VB
1pF
•
基準周波数入力
PD SYSCLK PLL
(I/O REGISTER BIT)
BIPOLAR EDGE DETECTOR
(I/O REGISTER BIT)
SYSCLK PLL BYPASSED
SYSCLKB
2
1
0
2
WITH EXTERNAL DRIVE
2
1
SYSCLK
PLL
ENABLED
2
0
0
WITH CRYSTAL
RESONATOR
CLKMODESEL
2
1
0 2
1
SYSCLK
PLL
MULTIPLIER
Rev. 0
1
0
2
DAC
SAMPLE
CLOCK
BIPOLAR
EDGE
DETECTOR
LOOP_FILTER
図 42.
2
システム・クロック発生器のブロック図
－ 31/65 －
06744-042
SYSCLK
AD9549
AD9549 の SYSCLK ピン上の保持アンプは、等価直列抵抗値が
100 Ω の 25 MHz、3.2 mm × 2.5 mm の AT カット基本モード水晶
発振器に対応します。以下の水晶発振器は、（本データシートの
発行時点で）上記の基準を満たします。（アルファベット順）
AVX/Kyocera CX3225SB
•
ECS ECX-32
•
Epson/Toyocom TSX-3225
•
Fox FX3225BS
•
NDK NX3225SA
SYSCLK PLL 逓倍器経路を採用するときは、SYSCLK 入力ピンに
加えられる周波数が SYSCLK PLL 位相検出器の最大入力周波数
を越えないように制限する必要があります。図 43 は、SYSCLK
発生器のブロック図を示します。
SYSCLK PLL MULTIPLIER
ICP
(125µA, 250µA, 375µA)
2
これらの水晶発振器は、そのデータシートの仕様に準じて上記の
基準を満たしますが、アナログ・デバイセズは AD9549 でこれら
の発振器を使用する場合の動作は保証しません。また、上記メー
カの優劣を保証することもありません。
FROM
SYSCLK
INPUT
PHASE
FREQUENCY
DETECTOR
SYSCLK PLL 逓倍器経路には、オプションの SYSCLK PLL ダブ
ラーが備わっています。このブロックは SYSCLK PLL 逓倍器の
前段に配置され、SYSCLK 入力信号のエッジが発生するたびにパ
ルスを生成する周波数ダブラーとして機能します。SYSCLK PLL
逓倍器は、この再生された信号の立下がりエッジでロックされま
す。
SYSCLK PLL 逓倍器の入力周波数を 2 倍にする利点は、位相ノイ
ズ性能全体を改善できる点です。主な欠点は、SYSCLK 入力信号
が完全に対称性であっても、ダブラー出力が一定デューティ・サ
イクルの矩形パルスではない点です。その結果、SYSCLK 入力信
号と同じ周波数時に低調波が発生し、この低調波がきわめて大き
くなることがあります。ダブラーの採用時には、SYSCLK PLL
逓倍器のループ帯域幅が低調波を十分に抑制するように注意す
る必要があります。
ダブラーによって得られる利点は、低調波の大きさ、SYSCLK
PLL 逓倍器のループ帯域幅、特定のアプリケーションで要求され
る全体的な位相ノイズ条件に依存します。多くのアプリケーショ
ンでは、AD9549 のクロック出力がもう一方の PLL の入力に加え
られるため、低調波は多くの場合、ダウンストリーム PLL の比
較的ナローバンドの周波数によって抑制されます。
一般に、SYSCLK PLL ダブラーの利点は、SYSCLK 入力周波数が
25 MHz 以上の場合に実現されます。
DAC
SAMPLE
CLOCK
VCO
1GHz
~2pF
SYSCLK PLL 逓倍器経路をディスエーブルにするときは、高周波
数の信号源（500 MHz～1 GHz）で AD9549 を駆動する必要があ
ります。そのため、SYSCLK 入力ピンに印加される信号は、内部
バッファを通過した後で内部 DAC サンプリング・クロック（fS）
になります。
SYSCLK PLL ダブラー
CHARGE
PUMP
KVCO
(HI/LO)
÷N
÷2
(N = 2 TO 33)
06744-043
•
SYSCLK PLL 逓倍器
LOOP_FILTER
図 43.
SYSCLK PLL のブロック図
SYSCLK PLL 逓倍器には、そのコアに 1 GHz の VCO を備えてい
ます。位相／周波数検出器（PFD）とチャージ・ポンプは、標準
PFD は、
的な PLL 手法でステアリング信号を VCO に供給します。
入力信号の立下がりエッジの遷移で動作します。つまり、基準周
波数信号の立下がりエッジにループがロックされます。チャー
ジ・ポンプのゲインは、I/O レジスタ・マップを使用して、125 μA
ステップで 125～375 μA の範囲内で設定可能な 3 つの定電流源の
うち 1 つを選択する方法で制御します。VCO の中心周波数も I/O
レジスタ・マップで調整することが可能であり、ハイ／ローのゲ
イン選択を行うことができます。VCO から PFD への帰還経路は、
分周比が 2 に固定されたプリスケーラとその後段のプログラマ
ブル N 分周ブロック（2 ≤ N ≤ 33）で構成されます。これにより、
分周器全体の範囲が 4 から 66 までの任意の偶数整数に制限され
ます。N 値は I/O レジスタ・マップで 0～31 の範囲の 5 ビット・
ワードを使用して設定しますが、内部ロジックが入力値に 2 のバ
イアスを自動的に追加するため、その範囲は 33 まで拡張されま
す。これらの数値を選択する際は、SYSCLK PLL 位相検出器また
は SYSCLK PLL ダブラーの最大入力周波数を越えないようにし
てください。これらの数値は、
「AC 仕様」に記載されています。
外部ループ・フィルタ（SYSCLK PLL）
図 44 に示すように、3 個の外部部品を使用して、SYSCLK PLL
逓倍器のループ帯域幅を調整できます。 VCO の公称ゲインは
800 MHz/V です。これらの部品の推奨値を表 6 に示します。これ
らの値の部品を使用すれば、チャージ・ポンプ電流を 250 μA に設
定するときに、約 1.6 MHz の ループ帯域幅が設定されます。デ
フォルトは N = 40 で、25 MHz の SYSCLK 入力周波数を想定し、
1 GHz の内部 DAC サンプリング周波数（fS）を発生します。
EXTERNAL
LOOP FILTER
AVDD
R1
FERRITE
BEAD
C2
C1
29
Rev. 0
－ 32/65 －
LOOP_FILTER
~2pF
VCO
AD9549
図 44.
31
06744-044
CHARGE
PUMP
26
SYSCLK PLL 用の外部ループ・フィルタ
AD9549
表 6.
公称値 1.5 MHz の SYSCLK PLL ループ帯域幅に推奨され
るループ・フィルタ部品値
Multiplier
R1
Series C1
Shunt C2
<8
10
20
40 (default)
60
390 Ω
470 Ω
1 kΩ
2.2 kΩ
2.7 kΩ
1 nF
820 pF
390 pF
180 pF
120 pF
82 pF
56 pF
27 pF
10 pF
5 pF
CRYSTAL RESONATOR WITH
SYSCLK PLL ENABLED
MUX
SYSCLK
INTERNAL
CLOCK
AMP
SYSCLKB
SYSCLK PLL ENABLED
~3pF
1kΩ
~3pF
1kΩ
INTERNAL
CLOCK
VSS
SYSCLK 差動入力の詳細
図 45 は、SYSCLK 入力ピンの接続図を示します。この図には、
入力回路をバイアスするために使用される内部部品を詳細に記
載しています。これらの部品は、SYSCLK 入力ピンのスタティッ
ク・レベルに直接影響します。この情報は、特定のアプリケーショ
ンでデバイスと最適にインターフェースする方法を決定する際
に役立ちます。
+
~1V
VSS
SYSCLK PLL BYPASSED
~1.5pF
SYSCLK PLL をバイパスした入力経路と SYSCLK PLL をイネー
ブルにした入力経路は、約 1 V の DC レベルに内部バイアスされ
ています。外部接続によってこの DC バイアスが損われると性能
が大きく低下するため、この点に留意する必要があります。通常
は、SYSCLK 入力を信号源に AC 結合することを推奨します（水
晶振動子の使用時を除く）。
~1.5pF
INTERNAL
CLOCK
500Ω
~1V
~2pF
VSS
06744-045
+
図 45.
このようなスプリアスを低減するには、180°の位相オフセットを
持つ複製スプリアスに原信号を結合する必要があります。この概
念は、AD9549 で高調波スプリアスを低減するために適用されて
いる技術の基本となっています。DAC は 14 ビット分解能である
DAC フルスケール範囲の下位 4 ビットを使用するだけで、
ため、
−60 dBc のスプリアスを合成できます。つまり、4 LSB を使用し
て、DAC のフルスケール・レベルよりも約 60 dB 低い出力レベル
（−60 dBc のスプリアスと比例）を生成できます。これを利用し
て、高調波スプリアスや DAC 出力スペクトルで発生するそのエ
イリアシング・イメージをデジタル手法で低減することができま
す。つまり、問題となるスプリアスとレベルが同じで位相シフト
したサイン波を、デジタル信号として DAC の入力に追加するこ
とによって相殺的干渉を発生させるという手法です。
500Ω
VSS
高調波スプリアスの低減
DDS から発生する最も大きいスプリアス信号は、所望の DDS 出
力周波数に対して高調波として関連します。これらの高調波スプ
リアスの発生源は通常 DAC に由来し、そのスプリアス・レベル
は−60 dBc の範囲になります。この比率は、DAC のフルスケール
出力よりも約 10 ビット低いレベルを表します（10 ビット低いレ
ベルは 2−10、すなわち 1/1024 です）。
~2pF
差動 SYSCLK 入力
最悪のスプリアスは、本来的に高調波として現れる傾向がありま
すが、DAC はサンプリング・システムの一部であることにより、
一部の高調波スプリアスが出力スペクトルの高調波以外の場所
で発生する可能性があります。たとえば、DAC が 1 GHz でサン
プリングされ、170 MHz のサイン波出力を発生する場合の 5 次高
調波は、一般に 850 MHz です。ただし、サンプリング・プロセス
により、このスプリアスは基本波からわずか 20 MHz 離れた 150
MHz で現れます。そのため、DAC スプリアスの低減に努める際
は、高調波周波数を低く抑えることができるように、DAC のサ
ンプリング・レートに基づいて DAC 出力スペクトルにおける高
調波スプリアスの実際の場所を把握することが重要です。
図 46 は、高調波スプリアスを低減させる技法を示します。この
回路は基本的に、オリジナルの DDS と並列に動作する 2 個の追
加 DDS コアで構成されています。これにより、9 ビットの位相
オフセット制御（±π）と 8 ビットの振幅制御で 2 次から 15 次ま
での 2 つの異なる高調波スプリアスを低減できます。
各チャンネルに関連付けられたゲイン・ビットによって、キャン
セル信号のダイナミック・レンジがさらに拡張されます。この
ビットを設定すると、データの 1 ビット左シフトの採用により、
キャンセル信号のレベルが 2 倍になります。ただし、このシフト
動作に伴って、キャンセル信号レベルの精度が低下します。
キャンセル・スプリアスのフルスケール・レベルは、ゲイン・ビッ
トがロジック 0 のときに約−60 dBc、ロジック 1 のときに約−54 dBc
です。
Rev. 0
－ 33/65 －
AD9549
48-BIT ACCUMULATOR
48
48-BIT
FREQUENCY
TURNING WORD
(FTW)
14
48
D Q
DDS
DDS
PHASE
OFFSET
SPUR
CANCELLATION
ENABLE
16
I-SET
19
19
ANGLE TO
AMPLITUDE
CONVERSION
14
0
14
1
DAC
(14-BIT)
DDS+
DDS–
SYSCLK
CH1 CANCELLATION PHASE OFFSET
4
9
2-CHANNEL
HARMONIC
FREQUENCY
GENERATOR
HEADROOM
CORRECTION
0
CH1
CH2 HARMONIC NUMBER
CH2 CANCELLATION PHASE OFFSET
4
CH1 GAIN
9
0
CH2
CH1 CANCELLATION MAGNITUDE
CH2 CANCELLATION MAGNITUDE
1
SHIFT
SHIFT
1
8
CH2 GAIN
8
HARMONIC SPUR CANCELLATION
図 46.
06744-046
CH1 HARMONIC NUMBER
スプリアス低減技法
出力クロック・ドライバと 2x 周波数逓倍器
2x 周波数逓倍器
AD9549 には、2 個の出力ドライバが用意されています。プライ
マリーは差動の 1.8 V HSTL 出力レベルに対応し、セカンダリー
は 37 番ピンが 1.8 V か 3.3 V で駆動されるかに応じて 1.8 V また
は 3.3 V の CMOS レベルに対応します。
内部の 2 倍遅延ロック・ループ（DLL）逓倍器をプライマリーク
ロック・ドライバの入力に接続するように、（I/O レジスタ・マッ
プを使用して）AD9549 を構成できます。周波数が 2 倍に増加す
るため、DDS のみを使用する場合の範囲を超えるクロック周波
数を AD9549 から出力できます。これらの設定は、レジスタ 0010
とレジスタ 0200 を使用して行います。
1 次の差動ドライバは、100 Ω 負荷の公称出力電圧を差動で供給
します（VDD − VSS = 1.8 V）。このドライバの信号源インピーダ
ンスは、大部分の出力クロック・期間の間約 100 Ω に維持され、
レベルの遷移時に信号源インピーダンスは約 500 Ω の最大値に
達します。このドライバは、
最大 622.08 MHz の OC-12 ネットワー
ク・レートおよびこれを越える出力周波数に対応するように設計
されています。
I/O レジスタ・マップのコントロール・ビットを使用して、出力
クロックをパワーダウンすることも可能です。
プライマリー1.8 V 差動 HSTL ドライバ
DDS は、システム・クロック・レートでサンプリングされるサ
イン波クロック信号を発生します。この DDS 出力信号は、オフ
チップのアナログ・フィルタを通過した後で、オンチップに帰還
してバッファされ、必要に応じてその周波数が 2 倍に増加されま
す。最良のジッタ性能を確保するために、可能な限りアップコン
バータをバイパスすることを推奨します。
1.8 V の HSTL 出力ドライバに 100 Ω の終端抵抗を接続して、こ
このドライバは、
50～750 MHz
れを AC 結合する必要があります。
の周波数範囲でジッタ注入を低く抑えるように設計されていま
す。正確な周波数制限範囲については、「AC 仕様」を参照して
ください。
Rev. 0
DLL の入力は、内蔵されたクロック・レシーバ回路で処理され
た後にフィルタリングされる DDS 出力信号で構成されます。
DLL は、200～400 MHz の範囲の入力周波数を受け入れます。
シングルエンド CMOS 出力
AD9549 は高速の差動出力クロック・ドライバに加えて、独立し
たシングルエンド出力の CMOS クロック・ドライバも備えてい
ます。このドライバは、比較的低速（<150 MHz）のクロック源と
して利用されます。CMOS クロック・ドライバによって生成され
る信号源は、I/O レジスタ・マップの該当するコントロール・ビッ
トを使用して指定します。ユーザは、プログラム・コントロール
で 2 つの信号源のうち 1 つを選択できます。
このうち 1 つの信号源は、外部でフィルタリングされ、オンチッ
プに帰還した後で DDS から発生する信号です。この構成では、
CMOS クロック・ドライバは DDS の出力周波数と同じ周波数を
発生します。
この構成時には、DDS 出力周波数が 50 MHz を越えないようにし
てください。
－ 34/65 －
AD9549
もう 1 つの信号源は、帰還分周器（S 分周器）の出力です。この
構成では、CMOS クロック・ドライバは R 分周器によるオプショ
ンのプリスケーリングが行われた後の入力基準周波数と同じ周
波数（すなわち、fCMOS = fR/R）を発生し、この周波数は本来的に
25 MHz の最大値に制限されます。
周波数スルー・リミッタ
AD9549 は周波数スルー制限機能を備えているため、ユーザは出
力に現れる周波数変化の最大レートを指定できます。I/O レジス
タ・マップを使用して、この機能を設定可能です。プログラム・
コントロールでこの機能をイネーブル／ディスエーブルにする
ビットを指定し（初期状態はディスエーブル）、レジスタで所望
のスルーレートを設定します。
図 47 に示すように、周波数スルー・リミッタはデジタル・ルー
プ・フィルタと CCI フィルタの間に配置されています。
TIME
TO
DIGITAL
CONVERTER
DIGITAL
LOOP
FILTER
(PHASE
DETECTOR)
FREQUENCY
SLEW
LIMITER
0
1
CCI
FILTER
周波数推定器は 17 ビットのカウンタを使用して、測定間隔内の
δt 周期数を累積します。このカウンタ機能は有限であるため、測
定時間に上限が適用され、これは Tmax = 217/fS に制限されます。
fS = 1 GHz の場合、この時間は約 131 μs に等しくなります。測定
時間が Tmax までに制限されるという事実は、カウンタのオーバー
フローを引き起こさずに利用可能な K の最大値（KMAX）が制限さ
れることを意味します。KMAX の数値は、次式から求められます。
fSR
ρ=
fR
R はフィードフォワード分周器の係数です。
fR は入力基準周波数です。
周波数スルー・リミッタは、DDS 出力周波数の変化レートの限
度を設定します。周波数スルー・リミット定数の KSLEW は、I/O
レジスタ・マップに格納される 48 ビット値です。この定数値は
次式から求められます。
K SLEW
周波数推定器はその測定基準として fS を利用するため、δt = 1/fS
です（つまり、DAC サンプリング・レートが 1 GHz の場合は、δt =
1 ns です）。測定時間は K によって制御するため、Tmeas = KR/fREF_IN
が満たされるように、測定された信号の K サイクルに相当する
測定間隔が設定されます。
ここで、
周波数スルー・リミッタ
⎡⎛ 2 48 + PIO
= round ⎢⎜
⎢⎣⎜⎝ f S 2
測定時間（Tmeas）
⎛ 65,535 ⎞
⎟
K MAX = floor⎜
⎜ ρ ⎟
⎝
⎠
÷P
FREQUENCY
SLEW LIMIT
ENABLE
SYSCLK
図 47.
測定デバイスのタイミング分解能（δt）
•
δf/δt
SLEW
LIMIT
VALUE
FROM “S”-DIVIDER
•
TO
DDS
06744-047
÷R
REF IN
周波数測定精度は、以下の 2 つの要素によって左右されます。
周波数推定器に関連して発生する測定誤差（ε）は、測定間隔パ
ラメータ（K）の選択に応じて変化します。これらは、次式のよ
うに関連付けられます。
ε=
⎞ δf ⎤
⎟ ⎥
⎟ δt ⎥
⎠ ⎦
ここで、
PIO は、P 分周器に対応する I/O レジスタ・マップに格納された値
です。
ρK
floor (ρK ) − 1
−1
規定された分数誤差（ε0）の場合に、ε ≤ ε0 の条件に対して K の
数値が適用される場合に限り、周波数推定はその要求される条件
を満たします。図 48 は、（ρ が特定の数値である場合の）K 対 ε
のプロットを一般的な形式で示します。
fS は DAC のサンプリング・レートです。
1
ε
δf/δt は、所望の周波数スルーレート制限値です。
たとえば、fS = 1 GHz、PIO = 9、δf/δt = 毎秒 5 kHz とすると、以下
の定数値が計算されます。
⎤
⎞
⎟(5 × 103 )⎥ = 721
⎟
⎠
⎦⎥
ε BOUNDED
BY ENVELOPE
したがって、スルーレートを以下のように計算できます。
ε0
上記の例では、δf/δt = 毎秒 5.003 kHz となります。
KLO
－ 35/65 －
ALL K > K1
K
図 48.
AD9549 には、帰還周波数（fDDS/S）とプリスケーリングされた
基準周波数（fREF_IN/R）が誤差許容値（ε0）の範囲内でマッチン
グするように DDS 出力周波数を自動的に設定する周波数推定機
能が備わっています。その主な目的は、基準周波数が既知ではな
い場合に、PLL を迅速にロックできるようにすることです。誤差
許容値は分数誤差として定義され、I/O レジスタ・マップの 16
ビット・プログラマブル値（K）を使用して制御されます。
ε < ε0 FOR
SOME K
(K0 < K < K1)
0
1
周波数推定器
Rev. 0
ε < ε0 FOR
ε > ε0 FOR
ALL K < K0
⎛ f 2 ⎞
= K SLEW ⎜⎜ 48S+ P ⎟⎟
IO
δt
⎠
⎝2
δf
K0
K1
K 対 周波数推定器の ε
216
KHI
06744-048
⎡⎛ 2 48 + 9
K SLEW = round ⎢⎜⎜ 9 2
⎣⎢⎝ (10 )
AD9549
K0 と K1 の正確な数値を求めるには、反復技法が必要です。ただ
し、K0 (KLO)と K1 (KHI)を控え目に見積る以下のような閉形式を
利用できます。
⎡1 ⎛
1 ⎞⎤
K LO = ceil⎢ ⎜1 + ⎟⎥
⎜
ε0 ⎟⎠⎦⎥
⎣⎢ ρ ⎝
⎡2 ⎛
1 ⎞⎤
K HI = ceil⎢ ⎜1 + ⎟⎥
⎜
ε0 ⎟⎠⎦⎥
⎣⎢ ρ ⎝
KHI の代わりに K1 を使用すると、（わずかですが）測定時間をさ
らに短縮できます。ε ≤ ε0 の不等式を反復的に解くことで、K1 が
求められます。その手順として、K = KHI から開始し、K を連続
的に減少させながら、K の各数値に対して不等式を評価します。
最初に不等式が満たされなくなった時点でこのプロセスを停止
し、このようにして求められた K に 1 を加算します。その結果
が K1 の数値です。上記の例では、K1 = 1912、Tmeas = 98.35 μs、ε =
39.8 ppm となります。
測定時間をさらに短くする必要がある場合は、K0 を利用できま
す。K0 の数値は、K1 と同じ方法で求められます。K = KLO から開
始し、K を連続的に増加させながら、K の各数値に対して不等式
を評価します。最初に不等式が満たされた時点で、このプロセス
を停止します。その結果が K0 の数値です。上の例では、K0 = 1005、
Tmeas = 51.70 μs、ε = 49.0 ppm となります。
一例として、次のようなシステム条件を想定します。
fS = 400MHz
R=8
fREF_IN = 155.52 MHz
ε0 = 0.00005（すなわち、50 ppm）
上記の条件から KMAX = 3185 となりますが、これは周波数推定器
カウンタのオーバーフローを引き起こすことなく設定できる K
の最大値です。K = KMAX、Tmeas = 163.84 μs、ε = 30.2 ppm の場合、
通常（必ずではありませんが）、KMAX から ε の最小値が求めら
れますが、これに伴って最大測定時間（Tmeas）が長くなります。
測定時間を短くする必要がある場合は、KMAX の代わりに KHI を
使用してください。この場合は、KHI = 1945、Tmeas = 100.05 μs、ε =
39.4 ppm になります。
ステータスと警告
ステータス・ピン
デバイスのステータス情報を外部環境に通知するために、4 本の
ピン（S1～S4）が予約されています。これらの 4 本のピンを 6
つの適用可能なステータス表示の論理和として（シリアル I/O
ポートを通して）個別に設定できます。この各ピンには、（図
49 に示すように）特定ピンから情報を通知するために使用され
る内部ステータス・フラグを指定する専用のコントロール・レジ
スタ・ビット・グループが割り当てられます。
INTERNAL
STATUS FLAGS
REFA LOR
0
REFA OOL
1
REFA INVALID
0
REFB LOR
1
REFB OOL
0
REFB INVALID
1
REF LOR
REF OOL
REF INVALID
PHASE LOCK
PHASE LOCK DETECT
FREQ. LOCK
STATUS PIN
(1 OF 4)
FREQUENCY LOCK DETECT
IRQ
IRQ
REFAB LOR
REFAB OOL
REFAB INVALID
REFAB
PHASE LOCK
FREQUENCY LOCK
IRQ
図 49.
Rev. 0
06744-049
STATUS PIN
CONTROL REGISTER
(1 OF 4)
ステータス・ピンの制御
－ 36/65 －
AD9549
基準周波数モニタのステータス
基準周波数モニタリングのステータス情報の場合は、REFA と
REFB 両方の入力ではなく、いずれか一方の入力ピンを設定でき
ます。さらに、論理和出力構成により、複数のステータス・フラ
グを 1 つのステータス表示に結合できます。たとえば、LOR と
OOL 両方のコントロール・レジスタ・ビットが真の場合に、そ
の特定のコントロール・レジスタに関連付けられたステータス・
ピンが、選択された基準周波数（A または B）について LOR ま
たは OOL ステータス・フラグがアサートされたかどうかを表示
します。
パワーアップ時のデフォルト DDS 出力周波数
4 本のステータス・ピン（S1～S4）は、パワーアップ時にまった
く異なる機能を実行します。I/O レジスタがまだ設定されていな
い場合であっても、これらのピンを利用して、パワーアップ時に
DDS の出力周波数を定義できます。ステータス・ピンが双方向
ドライバとして設計されているため、このような設定が可能にな
ります。パワーアップ時に、内部ロジックは約 10 ns のリセット・
パルスの発生を開始します。この期間中、S1～S4 は一時的に入
力ピンとして機能するため、外部からの駆動が可能です。した
がって、入力されたロジック・レベルは、内部初期化パルスの立
下がりエッジで 4 ビット・レジスタに転送されます。このパルス
の立下がりエッジに伴って、さらに S1～S4 が出力ピンとしての
通常動作に復帰します。これと同じ動作は、 RESET ピンを手動
でアサートする場合にも実行されます。
デフォルトの DDS スタートアップ時に対応する S1～S4 を設定す
るには、各ピンに 1 本の抵抗（プルアップまたはプルダウン）を
接続して所望のビット・パターンを生成し、内部の 8 × 16 ROM
のアドレッシングと SYSCLK モードの選択の両方に使用される
16 の組合せ可能な状態を指定します（表 7 を参照）。ROM には、
8 つの 16 ビット DDS 周波数同調ワード（FTW）が保存され、そ
のうち 1 つを S1～S3 ピンの状態によって選択します。選択され
I/O 更新を行う必要なく I/O レジスタ・マップの FTW0
た FTW は、
レジスタに転送されます。これにより、I/O レジスタが設定され
ていない場合であっても、DDS は選択された周波数を確実に発
生します。S4 ピンの状態によって、内部システム・クロックを
Rev. 0
（詳
内部 SYSCLK PLL 逓倍器から発生するかどうかを選択します
細は、「SYSCLK 入力」を参照）。
表 7 に示す DDS 出力周波数は、
内部 DAC サンプリング周波数
（fS）
が 1 GHz と想定した場合の数値です。これらの周波数は fS と 1:1
でスケーリングします。つまり、SYSCLK 周波数を変更すること
により、開始周波数としてその他の周波数を選択することも可能
です。
ステータス・ピンを使用して Xtal/PLL モードを選択していると
きは、スタートアップ時に内部周波数逓倍器が 40 倍にデフォル
ト設定されます。
このモードを使用するときは、デジタル PLL ループが開いた状
AD9549 が周波数シンセサイザとして機能します。
態に維持され、
ループを閉じる前に、周波数分周器と DPLL ループ・フィルタの
設定を行う必要があります。
表 7.
システム・クロックが 1 GHz の場合のパワーアップ時の
デフォルト周波数オプション
Status Pin
S4
S3
S2
S1
SYSCLK Input
Mode
Output Frequency
(MHz)
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Xtal/PLL
Xtal /PLL
Xtal /PLL
Xtal /PLL
Xtal /PLL
Xtal /PLL
Xtal /PLL
Xtal /PLL
Direct
Direct
Direct
Direct
Direct
Direct
Direct
Direct
0
38.87939
51.83411
61.43188
77.75879
92.14783
122.87903
155.51758
0
38.87939
51.83411
61.43188
77.75879
92.14783
122.87903
155.51758
－ 37/65 －
AD9549
イ）。プログラマブル・ステータス・ピンの 1 つを使用して、IRQ
フラグの状態を外部から有効にすることが可能です（「ステータ
ス・ピン」を参照）。
割込み要求（IRQ）
4 本のステータス・ピン（S1～S4）のうち任意の 1 本を IRQ ピン
として設定できます。ステータス・ピンを IRQ ピンとして設定
すると、内部 IRQ フラグの状態がそのピンから出力されます。
IRQ フラグは、内部ステータス・フラグのうちいずれか 1 つの状
態の変化に基づいて内部で生成されます。個々のステータス・フ
ラグは読出し専用の I/O レジスタ（ステータス・レジスタ）に送
られるため、これらのうちの任意のフラグのステータスをいつで
も調べることができます。さらに、各ステータス・フラグの状態
が変化していないかもモニタされます。1 つの方向の状態変化の
みが必要とされる場合もありますが（周波数推定完了フラグな
ど）、大半の場合、双方向の状態変化についてステータス・フラ
グがモニタされます（図 50 を参照）。
IRQ フラグが自動的にアサートされると、ステータス・レジスタ
のデータが IRQ レジスタに転送されます。IRQ イベントの通知
（すなわち、IRQ フラグのアサート）が行われた後は、いつでも
IRQ レジスタを読み出すことができます。設定された IRQ レジス
タのビットを確認することにより、IRQ イベントの原因を突き止
めることができます。
IRQ レジスタの読出しが完了した後で、ユーザはシリアル I/O
ポートを介して該当のコントロール・レジスタで IRQ リセット・
ビットを設定する必要があります。この設定を行うと、IRQ フラ
グがそのデフォルト状態に戻り、IRQ ステータス・レジスタがク
リアされて、次の状態変化に備えてステータス・フラグをモニタ
するエッジ検出ロジックがリセットされます。
特定の状態変化に基づいて IRQ を発生させるか否かは、 IRQ マ
スク・レジスタのビットの状態に依存します。IRQ を発生する原
因となるこれらのイベントをイネーブルにするようにマスクを
設定します。マスクされないイベントが発生すると、IRQ ラッチ
がトリガされ、IRQ フラグがアサートされます（アクティブ・ハ
IRQ MASK REGISTER
20
STATUS
FLAGS
REF SELECTED (A/B)
EDGE
DETECT
NEW REF
FREQUENCY EST. DONE
EDGE
DETECT
FREQ. EST. DONE
HOLDOVER
EDGE
DETECT
PHASE LOCK
EDGE
DETECT
FREQUENCY LOCK
EDGE
DETECT
REFA LOR
EDGE
DETECT
REFB LOR
EDGE
DETECT
REFA OOL
EDGE
DETECT
REFB OOL
EDGE
DETECT
REFA VALID
EDGE
DETECT
REFB VALID
EDGE
DETECT
ENTER HOLDOVER
EXIT HOLDOVER
PHASE LOCKED
PHASE UNLOCKED
FREQ. LOCKED
FREQ. UNLOCKED
REFA LOR
0
IRQ
D Q
S
REFA LOR
REFB LOR
REFB LOR
REFA OOL
IRQ
REG.
REFA OOL
REFB OOL
REFB OOL
REFA VALID
REFA INVALID
REFB VALID
11
IRQ RESET
図 50.
Rev. 0
割込み要求ロジック
－ 38/65 －
06744-050
RST
STATUS REGISTER
REFB INVALID
AD9549
熱的性能
表 8. AD9549 の 64 ピン LFCSP パッケージの熱的性能
Symbol
Thermal Characteristic Using a JEDEC51-7 Plus JEDEC51-5 2S2P Test Board
Value
Unit
ΘJA
ΘJMA
ΘJMA
ΘJB
ΘJC
ΨJT
Junction-to-ambient thermal resistance, 0.0 m/s air flow per JEDEC JESD51-2 (still air)
Junction-to-ambient thermal resistance, 1.0 m/s air flow per JEDEC JESD51-6 (moving air)
Junction-to-ambient thermal resistance, 2.0 m/s air flow per JEDEC JESD51-6 (moving air)
Junction-to-board thermal resistance, 1.0 m/s air flow per JEDEC JESD51-8 (moving air)
Junction-to-case thermal resistance (die-to-heat sink) per MIL-Std 883, Method 1012.1
Junction-to-top-of-package characterization parameter, 0 m/s air flow per JEDEC JESD51-2 (still air)
25.2
22.0
19.8
13.9
1.7
0.1
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
AD9549 の仕様は、ケース温度（TCASE）に対して規定されていま
す。TCASE を超えないようにするために、気流発生源を使用する
ことができます。
以下の式を利用して、アプリケーション PC ボード上でのジャン
クション温度を計算します。
TJ = TCASE + (ΨJT × PD)
パッケージ比較と PC ボード設計の検討のために、θJA の数値を記
載しています。以下の式を利用して TJ の概算値を最初に計算す
る際に、θJA を利用できます。
TJ = TA + (θJA × PD)
ここで、TA は周囲温度（℃）です。
外部ヒート・シンクが必要となる場合のパッケージ比較と PC
ボード設計の検討のために、θJC の数値を記載しています。
ここで、
TJ = ジャンクション温度（℃）
TCASE = パッケージの上面中心部でユーザが測定するケース温度
（℃）
パッケージ比較と PC ボード設計の検討のために、θJB の数値を記
載しています。
ΨJT = 表 8 から引用した数値
PD = 消費電力（「仕様」の「Total Power Dissipation」を参照）
Rev. 0
－ 39/65 －
AD9549
AD9549のパワーアップ
5.
パワーオン・リセット
初期パワーアップ時に、AD9549 は内部で 75 ns の RESET パルス
を発生します。以下に示す 2 つの条件の両方が満たされるときに、
このパルスが発生します。
•
3.3 V 電源が 2.35 ± 0.1 V よりも高い
•
1.8 V 電源が 1.4 ± 0.05 V よりも高い
RESET がハイレベルになって 1 ns 以内に、S1～S4 設定ピンがハ
イ・インピーダンスになり、RESET のアクティブ設定が解除さ
れるまでハイ・インピーダンスの状態を維持します。そのため、
RESET 時にストラッピングと設定を実行することが可能です。
AD9549 の周波数を変更する際は、以下のシーケンスに従ってく
ださい。
1.
ループを開き、レジスタ 0100 を使用してシングル・トーン・
モードに入ります。
2.
新しいレジスタ設定値を入力します。
3.
0x1E をレジスタ 0012 に書き込みます。
4.
レジスタのロードが完了した後で、OOL（アウト・オブ・
リミット）と LOR（基準周波数喪失）をモニタして、有効
な基準周波数信号が REFA または REFB 上に存在すること
を確認してください。
5.
有効な基準周波数信号が存在する場合は、レジスタ 0100 の
設定変更を行って、シングル・トーン・モードをクリアし、
ループをロックしてください。
6.
この時点で自動ホールドオーバー・モードを使用して、基
準周波数入力の妨害に対する耐性を AD9549 が備えるよう
に設定できます。
このリセット・シーケンスにより、外部電源シーケンシングは重
要ではありません。
プログラミング・シーケンス
AD9549 を初期化する際は、以下のシーケンスに従ってください。
1.
2.
3.
4.
電源を投入します。AD9549 は内部リセットを実行します。
重要：所望の設定レジスタで、シングル・トーン・モード
（レジスタ 0100[5]）が設定され、クローズ・ループ・ビット
（レジスタ 0100[0]）がクリアされていることを確認してくだ
さい。初期ロード時にクローズ・ループ・ビットを設定す
ると、AD9549 はその設定が完了しないうちにループをロッ
クしようとします。
レジスタのロードが完了した後で、OOL（アウト・オブ・
リミット）と LOR（基準周波数喪失）をモニタして、有効
な基準周波数信号が REFA または REFB 上に存在すること
を確認してください。
有効な基準周波数信号が存在する場合は、レジスタ 0100 の
設定変更を行って、シングル・トーン・モードをクリアし、
ループをロックしてください。
Rev. 0
この時点で自動ホールドオーバー・モードを使用して、基
準周波数入力の妨害に対する耐性を AD9549 が備えるよう
に設定できます。
注：
•
有効な基準周波数信号が存在しない状態でループをロック
しようとすると、AD9549 はリセットが必要な状態に入るか、
または少なくとも 0xFF をレジスタ 0012 に書き込む動作が
必要になる場合があります。
•
ループが問題なく閉じない限り、自動ホールドオーバー・
モードを利用することはできません。
•
ループの開閉を手動で行う必要がある場合は、ループを再
び閉じる前に 0x1E をレジスタ 0012 に書き込むことを推奨
します。
－ 40/65 －
AD9549
電源の分離
AD9549 は複数の電源を特長としており、電源の消費電力は構成
に応じて変動します。このセクションでは、電源をグループ化す
る方法、およびその各ブロックの消費電力が周波数の変化に伴っ
てどのように変動するかについて説明します。
このセクションに記載する数値は、比較のみを目的としています。
正確な数値については、「仕様」を参照してください。各グルー
プごとに、1 μF と 10 μF のバイパス・コンデンサを並列に接続す
る必要があります。
以下の推奨事項は標準的なアプリケーションを対象とし、これら
のアプリケーションでは 3.3 V デジタル、3.3 V アナログ、1.8 V
デジタル、1.8 V アナログの 4 つのグループの電源が使用されま
す。
最高の性能が要求されるアプリケーションでは、さらに電源の分
離が必要になる場合があります。
3.3 V 電源
DVDD_I/O（1 番ピン）と AVDD3（14 番ピン）：この 2 つの 3.3 V
電源はグループ化できます。1 番ピンの消費電力は、シリアル・
ポートの動作に伴って動的に変化します。基準周波数入力に結合
するシリアル・ポートの発生ノイズをデジタル PLL でフィルタ
リングする必要があります。
AVDD3（37 番ピン）：これは CMOS ドライバ電源であり、1.8 V
または 3.3 V とすることが可能です。その消費電力は、出力周波
数と OUT_CMOS（38 番ピン）のロード状態の関数として変化し
ます。
CMOS ドライバを 3.3 V で動作させる場合は、出力周波数でスプ
リアスの発生を回避するために、フェライト・ビーズを使用して、
この電源を他の 3.3 V 電源から分離する必要があります。HSTL
ドライバを使用しない場合は、（フェライト・ビーズを用いて）
AVDD3（37 番ピン）を AVDD3（46 番ピン、47 番ピン、49 番ピ
ン）に接続してください。HSTL ドライバを使用する場合は、フェ
ライト・ビーズを用いて AVDD3（37 番ピン）を 1 番ピンと 14
番ピンに接続してください。
CMOS ドライバを 1.8 V で動作させる場合は、AVDD3（37 番ピ
ン）を AVDD（36 番ピン）に接続してください。
Rev. 0
CMOS ドライバを使用しない場合は、AVDD3（37 番ピン）を 1.8 V
AVDD（36 番ピン）に直接接続し、レジスタ 0010 を使用して
CMOS ドライバをパワーダウンしてください。
AVDD3（46 番ピン、47 番ピン、49 番ピン）：これらは、消費電
流が約 25 mA（typ）の 3.3 V DAC 電源です。最低限の要件とし
て、フェライト・ビーズを使用してこれらの電源を他の 3.3 V 電
源から分離することが必要ですが、レギュレータを分離する方法
が理想的です。
1.8 V 電源
DVDD（3 番ピン、5 番ピン、7 番ピン）：これらのピンはグルー
プ化できます。消費電流は、システム・クロックが 700 MHz の
とき約 160 mA で、1 GHz 時には約 220 mA まで増加します。fOUT
が 50 MHz から 400 MHz に増加するときにも、わずかに（約 5%）
増加します。
AVDD（53 番ピン）：この 1.8 V 電源は、約 20～40 mA の電流を
消費します。この電源を 3 番ピン、5 番ピン、7 番ピンと同じレ
ギュレータから分離して動作させ、フェライト・ビーズを使用し
て 53 番ピンを 3 番ピン、5 番ピン、7 番ピンから分離してくださ
い。
AVDD（11 番ピン、19 番ピン、23 番ピン、24 番ピン、36 番ピン、
42 番ピン、45 番ピン）：これらのピンはグループ化できますが、
他の 1.8 V 電源から分離する必要があります。最低限の要件とし
て、フェライト・ビーズを使用して分離することが必要であり、
レギュレータを分離する方法が理想的です。
AVDD（25 番ピン、26 番ピン、29 番ピン、30 番ピン）：これら
のシステム・クロック PLL 電源ピンはグループ化できますが、
他の 1.8 V 電源から分離する必要があります。ほとんどのアプリ
ケーションでは、25 番ピンと 30 番ピンを相互に接続し、フェラ
イト・ビーズを使用してこれらをその他の 1.8 V 電源から分離す
ることを推奨します。これと同様に、26 番ピンと 29 番ピンも相
互に接続し、フェライト・ビーズでこれらを同じ 1.8 V 電源から
分離してください。システム・クロック PLL 用のループ・フィ
ルタは、26 番ピンと 29 番ピンに接続してください。
システム・クロック PLL をバイパスする場合も、これらのピン
に電源を供給する必要がありますが、分離は重要ではありません。
－ 41/65 －
AD9549
シリアル・コントロール・ポート
AD9549 のシリアル・コントロール・ポートは、多くの業界標準
のマイクロコントローラやマイクロプロセッサとの容易なイン
ターフェースが可能な、柔軟性に優れた同期式のシリアル通信
ポートです。シングルまたは複数バイト転送に加えて、 MSB
ファーストまたは LSB ファーストの転送フォーマットにも対応
します。AD9549 のシリアル・コントロール・ポートを 1 本の双
方向 I/O ピン（ SDIO のみ）または 2 本の片方向 I/O ピン
（SDIO/SDO）として構成できます。
シリアル・コントロール・ポート・ピンの説明
中（命令またはデータ）でもハイレベルに設定できます。この期
間中、シリアル・コントロール・ポートのステート・マシンは、
すべてのデータの送信が完了するまで待ち状態に入ります。すべ
てのデータが送信される前に、システム・コントローラが転送の
アボートを決定する場合は、残りの転送を完了させるか、または
少なくとも 1 SCLK サイクル全周期（ただし、8 SCLK サイクル
よりも短い周期）にわたり CSB をローレベルに戻す方法によっ
て、ステート・マシンをリセットする必要があります。バイト境
界以外で CSB をハイレベルにすると、
シリアル転送が終了し、
バッ
ファがフラッシュされます。
SCLK（シリアル・クロック）は、シリアル・シフト・クロック
です。このピンは入力です。SCLK を使用して、シリアル・コン
トロール・ポートの読出しと書込みを同期させます。書込みデー
タビットはこのクロックの立上がりエッジでレジスタに格納さ
れ、読出しデータビットは立下がりエッジでレジスタに格納され
ます。このピンは内部で 30 kΩ の抵抗によりグラウンドにプルダ
ウンされています。
ストリーミング・モード（W1:W0 = 11）のときは、任意の数の
データ・バイトを連続ストリームで転送できます。レジスタ・ア
ドレスは、自動的にインクリメントまたはデクリメントされます
（「MSB/LSB ファースト転送」を参照）。最後のバイトが転送さ
れた後で CSB をハイレベルにして、ストリーム・モードを終了さ
せる必要があります。
SDIO（シリアル・データ入出力）は 2 つの目的に使用されるピ
ンであり、入力専用または入出力として動作します。AD9549 は、
I/O のために双方向のピンとして初期設定します。別の方法とし
て、SDO アクティブ・レジスタのレジスタ 0000[7]に 1 を書き込
むことにより、SDIO を片方向の I/O ピンとして使用することも
可能です。この場合は SDIO が入力、SDO が出力です。
AD9549 の通信サイクルには、2 つのパートがあります。最初は
16 個の SCLK 立上がりエッジと同時に AD9549 に 16 ビットの命
令ワードを書き込みます。この命令ワードは、AD9549 のシリア
ル・コントロール・ポートに、通信サイクルの次のパートのデー
タ転送に関する情報を提供します。命令ワードは、次のデータ転
送が読出しまたは書込みのどちらであるか、データ転送のバイト
数、データ転送の最初のバイトの開始レジスタ・アドレスを定義
します。
SDO（シリアル・データ出力）は、データを読み出すための個別
の出力ピンとして、片方向 I/O モード（レジスタ 0000[7] = 1）専
（SDIO
用に使用されます。
デフォルト設定では、
双方向 I/O モード
を入力と出力の両方に使用）がアクティブになります（SDO を
使用して、レジスタ 0000[7] = 0 でレジスタをイネーブルに設定）。
CSB（チップ・セレクト・バー）は、読出しおよび書込みサイク
ルをゲーティングするアクティブ・ローの制御ピンです。CSB
がハイレベルのときに、SDO と SDIO はハイ・インピーダンスの
状態に入ります。このピンは内部で 100 kΩ 抵抗により 3.3 V に
プルアップされます。このピンをフローティング状態にしないで
ください。通信サイクルで CSB を使用する方法については、
「シ
リアル・コントロール・ポートの動作」を参照してください。
SDIO (PIN 63)
SDO (PIN 62)
CSB (PIN 61)
図 51.
AD9549
SERIAL
CONTROL
PORT
06744-051
SCLK (PIN 64)
シリアル・コントロール・ポート
シリアル・コントロール・ポートの動作
CSB による通信サイクルのフレーミング
通信サイクル（書込みまたは読出し動作）は、CSB ラインによっ
てゲーティングされます。通信サイクルを開始するには、CSB
をローレベルにする必要があります。
3 バイト以下のデータ（および命令データ）を転送するモードで
は、CSB をハイレベルにストールすることが可能です（W1:W0
を 00、01、10 のいずれかに設定する必要があります。表 9 を参
照）。これらのモードでは、CSB を任意のバイト境界で一時的に
ハイレベルに復帰させることが可能であるため、システム・コン
トローラが次のバイトを処理する時間が確保されます。CSB がハ
イレベルになるのはバイトの境界に限られ、転送のいずれの期間
通信サイクル—命令およびデータ
書込み
命令ワードで書込み動作が指定される場合は（I15 = 0）、次のパー
トで AD9549 のシリアル・コントロール・ポート・バッファにデー
タが転送されます。転送データ長（1、2、3 バイト、またはスト
リーミング・モード）は、命令バイトの 2 ビット（W1:W0）で
指定されます。（W1:W0）で指定された転送データ長には、2 バ
イトの命令が含まれません。バスをストールするために、8 ビッ
トのシーケンス（最後のバイトは除く）が終了するたびに、CSB
をハイレベルに設定できます。バスがストールしたときに、CSB
がローレベルになると、シリアル転送が再開されます。バイトの
境界以外でストールを行うと、シリアル・コントロール・ポート
がリセットされます。
AD9549 には、バッファ、ライブ、読出し専用の 3 タイプのレジ
スタがあります。バッファ（またはミラーとも呼ばれる）レジス
タは、チップ上の一時的バッファから実際のレジスタに新しい値
を転送するために I/O 更新を必要とし、レジスタ・マップの「タ
イプ」欄に M と表記されています。IO_UPDATE ピンをトグルす
るか、またはレジスタ更新ビット（レジスタ 0005[0]）に 1 を書
き込むと、更新が実行されます。更新コマンドを発行する前に、
任意のデータ・バイト数を変更できるため、以前の更新以降に行
われたすべてのレジスタ変更が更新によって同時にイネーブル
になります。ライブ・レジスタは I/O 更新が不要であり、書込み
直後に更新が行われます。読出し専用レジスタは書込みコマンド
を無視し、レジスタ・マップの「タイプ」欄に RO と表記されて
います。レジスタ・マップの「タイプ」欄には、レジスタがオー
トクリア・タイプであることを示す AC と表記されている場合が
あります。
読出し
命令ワードで読出し動作が指定されている場合は（I15 = 1）、次
の N × 8 SCLK サイクルで、命令ワードに指定されたアドレスか
Rev. 0
－ 42/65 －
AD9549
N は W1:W0 で指定される 1、
らデータがクロック出力されます。
2、3、4 の数値です。この場合、4 はストリーミング・モードに
使用され、このモードでは各読出しごとに 4 以上のワードが転送
されます。読み出したデータは、SCLK の立下がりエッジで有効
になります。
AD9549 のシリアル・コントロール・ポートのデフォルト・モー
ドは双方向モードであり、読み出したデータは SDIO ピン上に現
れます。SDO イネーブル・レジスタのレジスタ 0000[7]に 0 を書
き込むことによって、AD9549 を片方向モードに設定することが
可能であり、このモードでは要求されたデータが SDO ピンから
出力されます。
SDO
CSB
SERIAL
CONTROL
PORT
図 52.
UPDATE
REGISTERS
TOGGLE
IO_UPDATE
PIN
AD9549
CORE
シリアル・コントロール・ポート・レジスタ・バッファと
AD9549 のコントロール・レジスタとの関係
AD9549 は、
レジスタ 0000 からレジスタ 0509 までを使用します。
AD9549 のシリアル・コントロール・ポートは、8 ビットと 16 ビッ
ト両方の命令に対応可能ですが、8 ビット命令モードは 5 つのア
ドレス・ビット（A4～A0）のみにアクセスするため、0x00 から
0x31 までのアドレス空間でしか使用できません。AD9549 はパ
ワーアップ時に 16 ビット命令モードに初期設定され、8 ビット
命令モードには対応しません。
命令ワード（16 ビット）
命令ワードの MSB は、命令が読出しまたは書込みのいずれであ
るかを指定する R/Wです。次の 2 ビット、W1:W0 は、転送バイ
ト長です。最後の 13 ビットは、読出しまたは書込み操作を開始
するアドレス（A12:A0）です。
書込みの場合は、命令ワードの後にビット W1:W0 で指定された
数のデータ・バイトが続きますが、これは表 9 に従って解釈され
ます。
ビット[A12:A0]は、通信サイクルのデータ転送部分の実行中に書
込みまたは読出しが行われるレジスタ・マップ内のアドレスを選
択します。AD9549 は、13 ビットのアドレス空間のすべてを使用
します。マルチバイト転送の場合は、このアドレスが開始バイ
ト・アドレスです。
Rev. 0
転送バイト数
W1
W0
Bytes to Transfer
(Excluding the 2-Byte Instruction)
0
0
1
1
0
1
0
1
1
2
3
Streaming mode
MSB/LSB ファースト転送
AD9549 の命令ワードとバイト・データを MSB ファーストまた
は LSB ファーストにすることが可能です。
AD9549 は MSB ファー
ストに初期設定されます。LSB ファースト・モードを設定するに
は、レジスタ 0000[6]に 1 を書き込み、I/O 更新を実行する必要が
あります。LSB ファースト・ビットを設定した直後に、すべての
シリアル・コントロール・ポート動作が LSB ファーストの順に
変更されます。
MSB ファースト・モードがアクティブのときは、命令およびデー
タ・バイトを MSB から LSB の順に書き込む必要があります。
MSB ファースト・フォーマットでのマルチバイト・データ転送
は、最上位データ・バイトのレジスタ・アドレスを含む命令バイ
トから開始されます。その後のデータ・バイトは、上位アドレス
から下位アドレスの順に続く必要があります。 MSB ファース
ト・モードでは、マルチバイト転送サイクルで各データ・バイト
が転送されるたびに、シリアル・コントロール・ポートの内部ア
ドレス発生器がデクリメントします。
06744-052
SDIO
CONTROL REGISTERS
SCLK
REGISTER BUFFERS
デフォルト設定では、読出し要求により、AD9549 で現在使用さ
れているレジスタ値が読み出されます。ただし、レジスタ 0004[0]
= 1 を設定すると、バッファ・レジスタから値が読み出されます。
バッファ・レジスタは、次の I/O 更新時に有効になるレジスタで
す。
表 9.
LSB ファースト = 1（LSB ファースト）のときは、命令およびデー
LSB
タ・バイトを LSB から MSB の順に書き込む必要があります。
ファースト・フォーマットでのマルチバイト・データ転送は、最
下位データ・バイトのレジスタ・アドレスを含む命令バイトから
開始され、その後に複数のデータ・バイトが続きます。マルチバ
イト転送サイクルで各データ・バイトが転送されるたびに、シリ
アル・コントロール・ポートの内部アドレス発生器がインクリメ
ントします。
MSB ファースト・モードがアクティブ（デフォルト設定）の場
合のマルチバイト I/O 動作のときに、AD9549 のシリアル・コン
トロール・ポート・レジスタ・アドレスは、書き込まれたレジス
タ・アドレスから 0000h の方向にデクリメントします。 LSB
ファースト・モードがアクティブの場合のマルチバイト I/O 動作
のときに、シリアル・コントロール・ポート・レジスタ・アドレ
スは、書き込まれたアドレスから 0x1FFF の方向にインクリメン
トします。
使用されていないアドレスは、マルチバイト I/O 動作時にスキッ
プされません。リザーブレジスタにはデフォルト値を書き込み、
マッピングされていないレジスタにはゼロのみを書き込んでく
ださい。2 個以上の連続する予備レジスタ（またはマッピングさ
れていないレジスタ）にデフォルト値を書き込むよりも、新しい
書込みコマンドを発行する方が効率的です。
－ 43/65 －
AD9549
表 10.
シリアル・コントロール・ポート、16 ビット命令ワード、MSB ファースト
MSB
LSB
I15
I14
I13
I12
I11
I10
I9
I8
I7
I6
I5
I4
I3
I2
I1
I0
R/W
W1
W0
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
CSB
SCLK DON'T CARE
SDIO DON'T CARE
R/W W1 W0 A12 A11 A10 A9
A8
A7
A6 A5
A4 A3 A2
A1 A0
D7 D6 D5
16-BIT INSTRUCTION HEADER
図 53.
D4 D3
D2 D1
D0
D7
REGISTER (N) DATA
D6 D5
D4 D3 D2
D1 D0
DON'T CARE
REGISTER (N – 1) DATA
06744-053
DON'T CARE
シリアル・コントロール・ポート書込み—MSB ファースト、16 ビット命令、2 バイト・データ
CSB
SCLK
DON'T CARE
SDIO
DON'T CARE
R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
SDO DON'T CARE
図 54.
REGISTER (N) DATA
tDS
tHI
tDH
CSB
SDIO
DON'T CARE
REGISTER (N – 3) DATA
DON'T
CARE
図 55.
tH
tCLK
tLO
DON'T CARE
R/W
W1
W0
A12
A11
A10
A9
A8
A7
A6
A5
D4
D3
D2
D1
D0
DON'T CARE
06744-055
DON'T CARE
REGISTER (N – 2) DATA
シリアル・コントロール・ポート読出し—MSB ファースト、16 ビット命令、4 バイト・データ
tS
SCLK
REGISTER (N – 1) DATA
06744-054
D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0
16-BIT INSTRUCTION HEADER
シリアル・コントロール・ポート書込み—MSB ファースト、16 ビット命令、タイミング計測
CSB
SCLK
図 56.
DATA BIT N
06744-056
tDV
SDIO
SDO
DATA BIT N – 1
シリアル・コントロール・ポート・レジスタの読出しタイミング図
CSB
SCLK DON'T CARE
DON'T CARE
A0 A1 A2 A3
A4
A5 A6 A7
A8
A9 A10 A11 A12 W0 W1 R/W D0 D1 D2 D3 D4
16-BIT INSTRUCTION HEADER
図 57.
Rev. 0
D5 D6
REGISTER (N) DATA
D7
D0
D1 D2
D3 D4 D5
REGISTER (N + 1) DATA
シリアル・コントロール・ポート書込み—LSB ファースト、16 ビット命令、2 バイト・データ
－ 44/65 －
D6
D7
DON'T CARE
06744-057
SDIO DON'T CARE
AD9549
tS
tH
CSB
tCLK
tHI
tLO
tDS
SCLK
SDIO
BIT N
図 58.
表 11.
BIT N + 1
06744-058
tDH
シリアル・コントロール・ポートのタイミング—書込み
シリアル・コントロール・ポートのタイミング図で使用される用語の定義
パラメータ
説明
tCLK
SCLK 周期
tDV
データ読出し有効時間（SCLK の立下がりエッジから SDIO/SDO に有効データが出力されるまでの時間）
tDS
データ転送から SCLK の立上がりエッジまでのセットアップ時間
tDH
データ転送から SCLK の立上がりエッジまでのホールド時間
tS
CSB から SCLK までのセットアップ時間
tH
CSB から SCLK までのホールド時間
tHI
SCLK をロジック・ハイの状態に保持する必要のある最小期間
tLO
SCLK をロジック・ローの状態に保持する必要のある最小期間
Rev. 0
－ 45/65 －
AD9549
I/Oレジスタ・マップ
表 12.
Addr
(Hex)
1
Name
D7
D6
0000
Serial
Config.
SDO
Active
LSB First
(buffered)
0001
Reserved
Type
D5
D4
D3
D2
D1
D0
Soft Reset
LSB First
(buffered)
SDO
Active
Default
(Hex)
Serial Port Configuration and Part Identification
0002
RO
0003
RO
0004
0005
Part ID
Long Inst.
Soft
Reset
Long Inst.
18
00
02
Part ID
09
Serial
Options
AC
Read Buffer
Reg.
00
Register
Update
00
Digital PD
00
Power-Down and Reset
0010
Power-Down
and
Enable
0011
Reserved
0012
M, AC
0013
M
Reset
PD HSTL
Driver
Enable
CMOS
Driver
Enable
Output
Doubler
PD
SYSCLK
PLL
PD
REFA
PD REFB
Full PD
00
History
Reset
IRQ
Reset
FPFD Reset
PD Fund
DDS
CPFD
Reset
LF Reset
CCI Reset
DDS Reset
00
S Div2
Reset
R Div2
Reset
S Divider
Reset
R Divider
Reset
00
System Clock
0020
N-Divider
0021
Reserved
0022
PLL
Parameters
0023
PFD Divider
N-Divider [4:0]
12
00
VCO Auto
Range
2× Reference
VCO
Range
Charge Pump Current [1:0]
PFD Divider [3:0]
(relationship between SYSCLK and PFD clock)
04
05
DPLL
0100
M
0101
PLL
Control
Single
Tone
Mode
Disable
Freq.
Estimator
Enable
Freq.
Slew
Limiter
Loop
Polarity
Close Loop
00
R-Divider [15:0]
R-Divider
0102
00
0103
R-Divider/2
Falling
Edge
Triggered
S-Divider
0104
00
0106
Rev. 0
00
00
S-Divider [15:0]
0105
0107
30
S-Divider/2
Falling
Edge
Triggered
M
P-Divider
P-Divider[4:0]
－ 46/65 －
00
05
AD9549
Addr
(Hex)
Type
0108
M
0109
M
010A
M
010B
M
010C
M
010D
M
010E
M
010F
M
0110
M
0111
M
1
Name
Loop
Coefficients
D7
D6
D5
D4
D3
D2
D1
Alpha-0 [7:0]
D0
Default
(Hex)
00
Alpha-0 [11:8]
Alpha-1 [4:0]
00
00
Alpha-2 [2:0]
Beta-0 [7:0]
00
00
Beta-0 [11:8]
Beta-1 [2:0]
Gamma-0 [7:0]
00
00
00
Gamma-0 [11:8]
Gamma-1 [2:0]
00
00
0112
00
0113
00
0114
00
0115
RO
0116
RO
0117
RO
N/A
0118
RO
N/A
0119
RO
N/A
011A
RO
011B
M
011C
M
011D
M
00
011E
M
00
011F
M
00
0120
M
0121
M
0122
M
FF
0123
M
FF
0124
M
FF
0125
M
FF
0126
M
0127
M
0128
M
00
0129
M
00
012A
M
00
012B
M
00
012C
M
012D
FTW
Estimate
FTW Estimate [47:0]
(read-only)
N/A
N/A
N/A
FTW
Limits
FTW Lower Limit [47:0]
00
00
00
FTW Upper Limit [47:0]
FF
7F
Slew Limit
Frequency Slew Limit [47:0]
00
00
Reserved
00
012E
00
012F
00
0130
00
Free-Run Mode
01A0
Reserved
00
01A1
00
01A2
00
01A3
00
01A4
00
01A5
00
Rev. 0
－ 47/65 －
AD9549
Default
(Hex)
Addr
(Hex)
Type
01A6
M
01A7
M
01A8
M
01A9
M
01AA
M
Startup
cond.
01AB
M
Startup
cond.
01AC
to
01AD
M
1
Name
D7
D6
D5
D4
D3
D2
D1
D0
00
FTW0 [47:0]
FTW0
(Open-Loop
Frequency
Tuning
Word)
00
00
00
DDS Phase Word [15:0]
Phase (Open
Loop Only)
00
Reference Selector/Holdover
01C0
M
Automatic
Control
Holdover
Mode
01C1
M
Override
Enable Line
Card Mode
01C2
Averaging
Window
01C3
Reference
Validation
0200
HSTL Driver
0201
CMOS
Driver
Enable
Ref Input
Override
Automatic
Selector
Automatic
Recover
Automatic
Holdover
00
REF_AB
Enable
Holdover
Override
Holdover
On/Off
00
FTW Windowed Average Size [3:0]
Validation Timer [4:0]
00
00
Doubler and Output Drivers
OPOL
(polarity)
HSTL Output Doubler
[1:0]
CMOS
MUX
05
00
Monitor
0300
RO
Status
PFD Freq
Too High
PFD Freq
Too Low
Freq. Est.
Done
0301
RO
REFA
Valid
REFA
LOR
REFA OOL
0302
RO
PFD Freq.
Too High
PFD
Freq. Too
Low
Freq. Est.
Done
REFA
Valid
REFA
LOR
REFA OOL
IRQ Status
0303
RO
Ref
Selected
Ref.
Selected
0304
0305
IRQ Mask
Free Run
Ph. Lock
Detected
Freq. Lock
Detected
N/A
REFB
Valid
REFB
LOR
REFB OOL
N/A
Free Run
Phase Lock
Detected
Freq. Lock
Detected
00
REFB
Valid
REFB
LOR
REFB OOL
00
Ref.
Changed
Leave Free
Run
Enter Free
Run
00
Freq. Est.
Done
Phase
Unlock
Phase Lock
Freq.
Unlock
Freq. Lock
00
0306
REFA
Valid
!REFA
Valid
REFA
LOR
!REFA
LOR
REFA
OOL
!REFA
OOL
00
0307
REFB
Valid
!REFB
Valid
REFB
LOR
!REFB
LOR
REFB
OOL
!REFB
OOL
00
0308
S1 Pin
Config
REF?
REF? LOR
REF?
OOL
REF? Not
Valid
Phase
Lock
Freq. Lock
IRQ
60
0309
S2 Pin
Config
REF?
REF? LOR
REF?
OOL
REF? Not
Valid
Phase
Lock
Freq. Lock
IRQ
E0
030A
S3 Pin
Config
REF?
REF? LOR
REF?
OOL
REF? Not
Valid
Phase
Lock
Freq. Lock
IRQ
08
030B
S4 Pin
Config
REF?
REF? LOR
REF?
OOL
REF? Not
Valid
Phase
Lock
Freq. Lock
IRQ
01
030C
Control
Enable
REFA
LOR
Enable
REFA
OOL
Enable
REFB
LOR
Enable
REFB OOL
Enable
Freq. Lock
Detector
A2
Rev. 0
－ 48/65 －
Enable
Phase Lock
Det.
AD9549
Addr
(Hex)
Type
1
Name
D7
D6
D5
D4
D3
D2
D1
D0
Default
(Hex)
030E
RO
030F
RO
0310
RO
0311
RO
0312
RO
0313
RO
N/A
0314
M
FF
0315
M
0316
M
0317
M
0318
M
0319
M
031A
M
031B
M
031C
M
031D
N/A
HFTW
N/A
Average or Instantaneous FTW [47:0]
(read-only)
N/A
(An I/O update is required to refresh these registers.)
N/A
00
Phase Lock Threshold [31:0]
Phase Lock
N/A
00
00
Phase Unlock Watchdog Timer [2:0]
Phase Lock Watchdog Timer [4:0]
FF
00
00
00
Frequency Unlock Watchdog Timer
[2:0]
M
00
Frequency Lock Threshold [31:0]
Frequency
Lock
Frequency Lock Watchdog Timer [4:0]
FF
031E
M
031F
M
0320
M
0321
M
0322
M
0323
M
0324
M
0325
M
0326
M
0327
M
FF
0328
M
00
0329
M
032A
M
032B
M
032C
M
032D
M
032E
M
032F
M
0330
M
0331
M
FF
0332
M
00
0333
M
0334
M
0335
M
Loss of
Reference
FF
REFA LOR Divider [15:0]
FF
FF
REFB LOR Divider [15:0]
FF
00
REFA OOL Divider [15:0]
00
FF
FF
REFA OOL Upper Limit [31:0]
FF
00
REFA OOL Lower Limit [31:0]
Reference
Out Of
Limits
00
00
00
REFB OOL Divider [15:0]
00
FF
FF
REFB OOL Upper Limit [31:0]
FF
00
REFB OOL Lower Limit [31:0]
00
00
Calibration (User-Accessible Trim)
0400
K-Divider
0401
0402
M
0403
M
0404
00
CPFD Gain Scale [2:0]
CPFD Gain
FPFD Gain
00
K-Divider [15:0]
CPFD Gain [5:0]
FPFD Gain [7:0]
0405
C8
00
0406
00
Reserved
0407
00
0408
00
0409
M
040A
M
Rev. 0
00
20
PFD Offset
DPLL Phase Offset [7:0]
DPLL Phase Offset [13:8]
－ 49/65 －
00
00
AD9549
Addr
(Hex)
Type
040B
1
Name
D7
D6
D4
D3
D2
D1
D0
DAC Full-Scale Current [7:0]
DAC
Full-Scale
Current
040C
D5
Default
(Hex)
FF
DAC Full-Scale Current
[9:8]
01
040D
Reserved
00
040E
Reserved
10
040F
Reference
Bias Level
0410
Reserved
DC Input Level [1:0]
00
00
Harmonic Spur Reduction
0500
M
0501
M
0502
M
0503
M
0504
M
0505
M
0506
M
0507
M
0508
M
0509
M
1
HSR-A
Enable
Amplitude
Gain × 2
Spur A Harmonic [3:0]
00
Spur A Magnitude [7:0]
00
Spur A
00
Spur A Phase [7:0]
00
Spur A
Phase [8]
HSR-B
Enable
Amplitude
Gain × 2
Spur B Harmonic [3:0]
00
00
Spur B Magnitude [7:0]
00
00
Spur B
Spur B Phase [7:0]
00
Spur B
Phase [8]
00
レジスタのタイプ：M = ミラー（バッファとも呼ばれます）。このタイプのレジスタでは、新しい値を有効にするには I/O 更新が必要です。RO = 読出し専用、AC = オー
トクリア
Rev. 0
－ 50/65 －
AD9549
I/Oレジスタの説明
シリアル・ポート設定（レジスタ 0000～レジスタ 0005）
レジスタ 0000—シリアル設定
表 13.
ビット
ビット名
D4:D7
説明
これらのビットは、ビット[D0:D3]のミラー・イメージです。
D0
SDO Active
SDO ピンをイネーブルにします。
1 = SDO ピンをイネーブル（4 線シリアル・ポート・モード）
0 = 3 線モード
D1
LSB First
シリアル・ポートのビットの順番を設定します。
1 = LSB ファースト
0 = MSB ファースト。有効にするには、I/O 更新を実行する必要があります。
D2
Soft Reset
レジスタ 0000 を除き、レジスタ・マップをリセットします。このビットを設定すると、ソフト・リセットが強
制設定されます。つまり、このビットをクリアすると、S1～S4 がスリーステートの状態に入らず、またこれら
の状態も読み出されません。AD9549 は最後のハード・リセット時に存在した S1～S4 の値を仮定します。この
ビットは自己クリアせず、ソフト・リセットの後で他のすべてのレジスタがそのデフォルト値に復帰します。
D3
Long Instruction
読出し専用：このビットはロング命令のみに対応します。
レジスタ 0001—予備
レジスタ 0002～レジスタ 0003—デバイス ID（読出し専用）
レジスタ 0004—シリアル・オプション
表 14.
ビット
ビット名
説明
D0
Read Buffer Register
バッファ・レジスタのシリアル・ポート読出しでは、バッファからではなく、実際の（アクティブ）レジスタ
から読出しが実行されます。
1 = 次の I/O 更新時に有効となるバッファされた値を読み出します。
0 = 現在有効になっている値を読み出します。
レジスタ 0005—シリアル・オプション（自己クリア）
表 15.
ビット
ビット名
説明
D0
Register Update
レジスタ更新ピン機能にソフトウェア・アクセスします。このビットに 1 を書き込むと、I/O 更新が実行されます。
パワーダウンおよびリセット（レジスタ 0010～レジスタ 0013）
レジスタ 0010—パワーダウンおよびイネーブル
パワーアップ時のデフォルト設定は、スタートアップ・ピンによって定義します。
表 16.
ビット
ビット名
説明
D0
Digital PD
大部分のデジタル回路部のクロック動作を停止します。シリアル・ポートは利用可能な状態に維持されます。
完全な PD とは異なり、このビットを設定すると、入力のバイアス解除が行われないため、ウェークアップの
迅速化が可能です。
D1
Full PD
このビットを設定すると、PD ピンがアクティブになり、すべてのブロック（シリアル・ポートを除く）がパワー
ダウン・モードに入ります。SYSCLK はオフになります。
D2
PD REFB
基準クロック B 入力（およびその関連回路）のパワーダウン
D3
PD REFA
基準クロック A 入力（およびその関連回路）のパワーダウン
D4
PD SYSCLK PLL
システム・クロック逓倍器のパワーダウン
1 = システム・クロック逓倍器がパワーダウン状態に入ります。
D5
Enable Output Doubler
出力クロック発生器ダブラーをパワーアップします。出力ダブラーをレジスタ 0200 でイネーブルにする必要が
あります。
D6
Enable CMOS Driver
CMOS 出力ドライバをパワーアップします。
1 = CMOS ドライバがオンになります。
D7
PD HSTL Driver
HSTL 出力ドライバをパワーダウンします。
1 = HSTL 出力ドライバがパワーダウン状態に入ります。
Rev. 0
－ 51/65 －
AD9549
レジスタ 0011—予備
レジスタ 0012—リセット（オートクリア）
チップ全体をリセットするときに、レジスタ 0000 で（非自己クリアの）ソフト・リセット・ビットを利用することもできます。IRQ リセッ
トの場合を除き、通常はこれらを使用する必要はありません。ただし、信号がまったく存在しないときに、初めてループのロックを試行
する場合、ループのロックを再度実行する前にこのレジスタのビット[0:4]に 1 を書き込む必要があります。
表 17.
ビット
ビット名
説明
D0
DDS Reset
ダイレクト・デジタル・シンセサイザのリセット
D1
CCI Reset
カスケードされたコーム積分器のリセット
D2
LF Reset
ループ・フィルタのリセット
D3
CPFD Reset
粗位相周波数検出器のリセット
D4
FPFD Reset
微位相周波数検出器のリセット
D5
IRQ Reset
IRQ 信号および IRQ ステータス・モニタのクリア
D6
D7
Reserved
History Reset
このビットを設定すると、FTW モニタとパイプラインがクリアされます。
レジスタ 0013—リセット（続き）（非オートクリア）
表 18.
ビット
ビット名
説明
D0
R Divider Reset
整数分周器の（R 分周器プリスケーラ出力との）同期リセット
D1
S Divider Reset
整数分周器の（S 分周器プリスケーラ出力との）同期リセット
D2
R Div2 Reset
R プリスケーラの非同期リセット
D3
S Div2 Reset
S プリスケーラの非同期リセット
D7
PD Fund DDS
このビットを設定すると、DDS の基本出力がパワーダウンしますが、スプリアスは低減されません。
スプリアス低減回路の同調時に使用されます。
システム・クロック（レジスタ 0020～レジスタ 0023）
レジスタ 0020—N 分周器
表 19.
ビット
ビット名
説明
D4:D0
N-Divider
これらのビットは、システム・クロック PLL の帰還分周器を設定します。このブロックの前段に固定
2 分周器があり、さらに 2 のオフセットがこの値に追加されます。そのため、このレジスタを 00000
に設定すると、全体の帰還分周比は 4 になります。図 43 を参照してください。
レジスタ 0021—予備
レジスタ 0022—PLL パラメータ
表 20.
ビット
ビット名
説明
D1:D0
Charge Pump Current
チャージ・ポンプ電流
00 = 250 μA
01 = 375 μA
10 = オフ
11= 125 μA
D2
VCO Range
ロー・レンジまたはハイ・レンジの VCO を選択します。
0 = ロー・レンジ（700～810 MHz）
1 = ハイ・レンジ（900～1000 MHz）。810～900 MHz のシステム・クロック設定の場合は、VCO オー
ト・レンジ（ビット 7）を使用して、正しい VCO レンジを自動的に設定します。
D2
2× Reference
SYSCLK PLL の前に周波数ダブラーをイネーブルにします。これは、SYSCLK PLL によって誘発され
るジッタの低減に役立ちます。図 42 を参照してください。
D4:D6
D7
Reserved
VCO Auto Range
Rev. 0
VCO レンジの自動選択。このビットをイネーブルにすると、このレジスタのビット 2 が自動的に設定
されます。
－ 52/65 －
AD9549
レジスタ 0023—PFD 分周器
表 21.
ビット
ビット名
説明
D3:D0
PFD Divider
システム・クロックからの PFD クロックの分周比。通常は、設計者が DPLL 位相検出器を高速に動作
させ、SYSCLK を比較的低速で動作させたい場合に限り、この分周比を変更します。この分周比は PFD
分周比 × 4 に等しくなります。システム・クロックが 1 GHz の場合、ADC は 1 GHz/20 = 50 MHz で動
作し、DPLL 位相検出器はこの速度の 1/2、つまりこの場合は 25 MHz で動作します。
デジタル PLL コントロールおよび分周器（レジスタ 0100～レジスタ 0130）
レジスタ 0100—PLL コントロール
表 22.
ビット
ビット名
説明
D0
Close Loop
このビットを設定すると、ループが閉じます。このレジスタのビット 4 を使用すると、周波数推定器
が使用されます。このビットをクリアすると、ループが開きます。ループを再度閉じる前に、レジス
タ 0012 の CCI および LF ビットをリセットする必要があります。
D1
Loop Polarity
このビットは、ループ応答の極性を反転します。
D2
D3
Reserved
Enable Frequency Slew
Limiter
D4
Disable Frequency
Estimator
周波数推定器は通常の動作では使用されませんが、入力周波数が不明であるか、またはその修正が必
要な場合に役立ちます。この推定周波数は、レジスタ 0115～レジスタ 011A に現れます。FTW0（レ
ジスタ 01A6～レジスタ 01AB）を設定しているときは、周波数推定器は必要ありません。「周波数推
定器」を参照してください。
D5
Single Tone Mode
このビットを設定すると、DDS 同調ワードとして FTW0 を使用して、AD9549 からオープン・ループ
でシングル・トーンを出力できます。ビット 0（クローズ・ループ）を設定している場合は、このビッ
トをクリアする必要があります。AD9549 の入力信号に問題があるか、または入力信号が存在しない
場合のデバッグ時に、このビットが大変役立ちます。
D7:D6
Reserved
このビットは、同調ワードの変更速度をコントロールする周波数スルー・リミッタをイネーブルにし、
クロック切替えおよびホールドオーバーに遷移するときに発生する剰余パルスや拡張パルスを回避
する目的に役立ちます。これらの値は、レジスタ 0127～レジスタ 012C で設定します。
「周波数スルー・
リミッタ」を参照してください。
レジスタ 0101～レジスタ 0102—R 分周器（DPLL フィードフォワード分周器）
表 23.
ビット
ビット名
D15:D0
R-Divider
説明
DPLL のフィードフォワード分周器（基準周波数分周器とも呼ばれます）。分周比は 1 – 65,536 です。
「フィードフォワード分周器（R 分周）」を参照してください。所望のフィードフォワード分周比が
65,536 よりも大きいか、あるいは REFA または REFB の基準周波数入力信号が 400 MHz よりも大きい
場合は、レジスタ 0103 のビット 0 を設定する必要があります。実際の R 分周値はこのレジスタの値
に 1 を加えた数値であるため、R 分周値を 1 にするには、レジスタ 0101 とレジスタ 0102 の両方を 0x00
とする必要があります。レジスタ 0101 は最下位バイトです。
レジスタ 0103—R 分周器（続き）
表 24.
ビット
ビット名
説明
D0
R-Divider/2
このビットを設定すると、2 分周追加プリスケーラがイネーブルになり、フィードフォワード分周器
の範囲が実質的に 2 倍になります。所望のフィードフォワード分周比が 65,536 よりも大きいか、ある
いは REFA または REFB の基準周波数入力信号が 400 MHz よりも大きい場合に、このビットを設定す
る必要があります。
D6:D1
D7
Reserved
Falling Edge Triggered
Rev. 0
このビットを設定すると、R 分周器の前に基準クロックが反転します。
－ 53/65 －
AD9549
レジスタ 0104～レジスタ 0105—S 分周器（DPLL 帰還分周器）
表 25.
ビット
ビット名
説明
D15:D0
S-Divider
帰還分周器。帰還分周比は 1 – 65,536 です。所望の帰還分周比が 65,536 よりも大きいか、あるいは
FDBK_IN の帰還信号が 400 MHz よりも大きい場合は、レジスタ 0106 のビット 0 を設定する必要があ
ります。実際の S 分周値はこのレジスタの値に 1 を加えた数値であるため、S 分周値を 1 にするには、
レジスタ 0104 とレジスタ 0105 の両方を 0x00 とする必要があります。レジスタ 0104 は最下位バイト
です。
レジスタ 0106—S 分周器（続き）
表 26.
ビット
ビット名
説明
D0
S-Divider/2
このビットを設定すると、2 分周追加プリスケーラがイネーブルになります。「帰還分周器（S 分周）」
を参照してください。所望の帰還分周比が 65,536 よりも大きいか、あるいは FDBK_IN の帰還信号が
400 MHz よりも大きい場合に、このビットを設定する必要があります。このケースの一例は、ナイキ
スト周波数を越える DAC 出力のイメージに PLL がロックしている場合です。
D6:D1
D7
Reserved
Falling Edge Triggered
このビットを設定すると、S 分周器の前に基準クロックが反転します。
レジスタ 0107—P 分周器
表 27.
ビット
ビット名
説明
D4:D0
P-Divider
分周比。DAC とループ・フィルタのサンプリング・レートの比を制御します。「デジタル・ループ・
フィルタ」を参照してください。ループ・フィルタのサンプリング・レート = DAC サンプリング・レー
ト/2^（分周比[4:0]）です。DAC サンプリング・レートを 1 GHz とし、P 分周器[4:0]を 5 とするデフォ
ルト設定時のループ・フィルタのサンプリング・レートは 31.25 MHz です。DAC サンプリング・レー
トは、システム・クロックと同じです。
レジスタ 0108～レジスタ 0109—ループ係数
「デジタル・ループ・フィルタ係数」を参照してください。これらの数値は、AD9549 評価用ソフトウェアによって求められます。
表 28.
ビット
ビット名
説明
D11:D0
Alpha-0
アルファ係数としてリニア係数を指定します。
レジスタ 010A—ループ係数（続き）
表 29.
ビット
ビット名
説明
D4:D0
Alpha-1
アルファ係数として 2 の累乗逓倍値を指定します。
レジスタ 010B—ループ係数（続き）
表 30.
ビット
ビット名
説明
D2:D0
Alpha-2
アルファ係数として 2 の累乗分周値を指定します。
レジスタ 010C～レジスタ 010D—ループ係数（続き）
表 31.
ビット
ビット名
説明
D11:D0
Beta-0
ベータ係数としてリニア係数を指定します。
レジスタ 010E—ループ係数（続き）
表 32.
ビット
ビット名
説明
D2:D0
Beta-1
ベータ係数として 2 の累乗分周値を指定します。
Rev. 0
－ 54/65 －
AD9549
レジスタ 010F～レジスタ 0110—ループ係数（続き）
表 33.
ビット
ビット名
説明
D11:D0
Gamma-0
ガンマ係数としてリニア係数を指定します。
レジスタ 0111—ループ係数（続き）
表 34.
ビット
ビット名
説明
D2:D0
Gamma-1
ガンマ係数として 2 の累乗分周値を指定します。
レジスタ 0112～レジスタ 0114—予備
レジスタ 0115～レジスタ 011A—FTW 推定（読出し専用）
表 35.
ビット
ビット名
説明
D47:D0
FTW Estimate
この周波数推定情報は、周波数推定器回路から出力され、通知目的にのみ提供されます。これは、入
力基準周波数を確認する際に役立ちます。「周波数推定器」を参照してください。
レジスタ 011B～レジスタ 0120—FTW 下限
表 36.
ビット
ビット名
説明
D47:D0
FTW Lower Limit
クローズド・ループ・モードでの最も低い DDS 同調ワード。バンドパス再構成フィルタを使用すると
きに、この機能を利用することを推奨します。「出力周波数範囲の制御」を参照してください。
レジスタ 0121～レジスタ 0126—FTW 上限
表 37.
ビット
ビット名
説明
D47:D0
FTW Upper Limit
クローズド・ループ・モードでの最も高い DDS 同調ワード。バンドパス再構成フィルタを使用すると
きに、この機能を利用することを推奨します。「出力周波数範囲の制御」を参照してください。
レジスタ 0127～レジスタ 012C—周波数スルー・リミット
表 38.
ビット
ビット名
D47:D0
Frequency Slew Limit
説明
「周波数スルー・リミッタ」を参照してください。
レジスタ 012D～レジスタ 0130—予備
フリーラン（シングル・トーン）モード（レジスタ 01A0～レジスタ 01AD）
レジスタ 01A0～レジスタ 01A5—予備
レジスタ 01A6～レジスタ 01AB—FTW0
表 39.
ビット
ビット名
D47:D0
FTW0
説明
ループが閉じられていないときの DDS の FTW（周波数同調ワード）です（レジスタ 0100 のビット 0
を参照）。周波数推定器をディスエーブルにしているときに、初期推定周波数としても利用されます
（レジスタ 0100 のビット 4 を参照）。パワーアップ時のデフォルト設定値は、S1～S4 スタートアップ・
ピンによって定義される点に注意が必要です。「パワーアップ時のデフォルト DDS 出力周波数」を参
照してください。
レジスタ 01AC～レジスタ 01AD—位相
表 40.
ビット
ビット名
説明
D15:D0
DDS Phase Word
DDS の位相を変更できます。ループが閉じられていない場合に限りアクティブになります。
Rev. 0
－ 55/65 －
AD9549
基準周波数セレクタ／ホールドオーバー（レジスタ 01C0～レジスタ 01C3）
レジスタ 01C0—自動コントロール
表 41.
ビット
ビット名
説明
D0
Automatic Holdover
このビットを設定すると、ステート・マシンがホールドオーバー（フリーラン）モードに入る動作が
可能になります。
D1
Automatic Recover
このビットを設定すると、ステート・マシンがホールドオーバー・モードを終了する動作が可能にな
ります。
D2
Automatic Selector
このビットを設定すると、ステート・マシンがアクティブな基準クロック入力を切り替える動作が可
能になります。
D3
D4
Reserved
Holdover Mode
このビットは、ホールドオーバー・モードで使用される周波数同調ワード（FTW）を決定します。
0 = 最後の FTW をホールドオーバー時に使用します。
1 = 平均化された FTW をホールドオーバー時に使用します。この設定を推奨します。適用される平
均回数は、レジスタ 01C2 で設定します。
レジスタ 01C1—オーバーライド
表 42.
ビット
ビット名
説明
D0
Holdover On/Off
このレジスタのビット 1 が設定されているときに、このビットはホールドオーバーの状態を制御しま
す。
D1
Enable Holdover Override
このビットを設定すると、自動ホールドオーバーがディスエーブルになり、ビット 0 を使用して手動
でホールドオーバーを開始／終了できます（ビット 0 の説明を参照）。このビットを設定すると、
HOLDOVER ピンが無効になります。
D2
REF_AB
このレジスタのビット 3 が設定されているときに、このビットにより入力を選択します。
0 = REFA.
D3
Enable Ref Input Override
このビットを設定すると、基準周波数の自動切換えがディスエーブルになり、このレジスタのビット
2 を使用して手動で基準周波数を切り替えることができます。このビットを設定すると、REFSELECT
ピンが無効になります。
D4
Enable Line Card Mode
基準周波数スイッチ MUX のライン・カード・モードをイネーブルにします。そのため、切替え時に
剰余パルスが発生する可能性がありません。「ライン・カード・モードによる剰余パルスの排除」を
参照してください。
レジスタ 01C2—平均化ウィンドウ
表 43.
ビット
ビット名
説明
D3:D0
FTW Windowed Average
Size
このレジスタは、FTW の平均値計算に使用される FTW（周波数同調ワード）の数を設定します。レ
ジスタ 01C0 のビット 4 でこの機能をイネーブルにします。ほとんどのアプリケーションでは、最低
32,000 の平均サイズを推奨します。平均回数は、2(FTW Windowed Average Size [3:0])に等しくなります。これらの
サンプルは（fs/2PIO）のレートで取り込まれます。
レジスタ 01C3—基準周波数バリデーション
表 44.
ビット
ビット名
説明
D4:D0
Validation Timer
このレジスタの値は、基準周波数を DPLL の基準周波数として利用できるようにする前に、LOR また
は OOL イベントの発生後に基準周波数の有効性を確認するために必要な時間を設定します。この回
路は、デジタル・ループ・フィルタのクロックを使用します（レジスタ 0107 を参照）。バリデーショ
ン時間 = ループ・フィルタのクロック周期 × 2(Validation Timer [4:0] +1) −1 です。パワーオン時のデフォルト値
を仮定すると、回復時間は 32 ns（00000）から 137 秒（11111）までの範囲で変化します。さらに長い
バリデーション時間が要求される場合、P 分周値を大きくできます。バリデーション・タイマを OOL
評価サイクルの少なくとも 2 周期に設定するように注意してください。OOL 評価サイクルは、基準入
力クロックの周期を OOL 分周値（レジスタ 0322～レジスタ 0323）で乗算して求められる時間です。
D7:D5
Reserved
Rev. 0
－ 56/65 －
AD9549
ダブラーおよび出力ドライバ（レジスタ 0200～レジスタ 0201）
レジスタ 0200—HSTL ドライバ
表 45.
ビット
ビット名
説明
D1:D0
HSTL Output Doubler
HSTL 出力ダブラー
01 = ダブラーをディスエーブル
10 = ダブラーをイネーブル。ダブラーの使用時には、レジスタ 0010[5]の設定も必要です。
D3:D2
D4
Reserved
OPOL
出力極性。このビットを設定すると、HSTL ドライバの出力極性が反転します。
レジスタ 0201—CMOS ドライバ
表 46.
ビット
ビット名
説明
D0
CMOS Mux
ユーザ・マルチプレクサ・コントロール。このビットを使用して、S 分周器で分周して CMOS ドライ
バから出力するかどうかを選択できます。
0 = S 分周器の入力が CMOS ドライバに送信されます。
1 = S 分周器の出力が CMOS ドライバに送信されます。図 22 を参照してください。
モニタ（レジスタ 0300～レジスタ 0335）
レジスタ 0300—ステータス
このレジスタには、チップのステータスが格納されます。このレジスタは読出し専用で、ライブ更新されます。
表 47.
ビット
ビット名
説明
D0
Frequency Lock Detect
このフラグは、周波数ロック検出回路が周波数ロックを検出したことを示します。この機能は、2 つ
の連続的な位相検出器エッジの差の絶対値をプログラマブル・スレッショールドと比較します。その
ため、周波数ロック検出はフェーズ・ロック検出よりも精密ですが、周波数ロック検出を使用せずに
フェーズ・ロック検出を利用することも可能です。
D1
Phase Lock Detect
このフラグは、フェーズ・ロック検出回路がフェーズ・ロックを検出したことを示します。位相調整
量は、プログラマブル・スレッショールドに対して比較されます。このビットがシングル・トーンと
ホールドオーバーの各モードで使用されることがありますが、これらの場合ではこのビットを無視し
てください。
D2
Free Run
DPLL がホールドオーバー・モード（フリーラン）に入ります。
D3
Reference Selected
基準周波数を選択します。
0 = 基準周波数 A がアクティブになります。
1 = 基準周波数 B がアクティブになります。
D4
Frequency Estimator Done
周波数推定器回路が入力周波数を問題なく推定したときに真となります。「周波数推定器」を参照し
てください。
D5
PFD Frequency Too Low
このフラグは、周波数推定器が入力周波数の推定に失敗し、極度に低い PFD 周波数を検出したことを
示します。このビットが関係するのは、入力周波数の確認に周波数推定器を利用する場合のみです。
D6
PFD Frequency Too High
このフラグは、周波数推定器が入力周波数の推定に失敗し、極度に高い PFD 周波数を検出したことを
示します。このビットが関係するのは、入力周波数の確認に周波数推定器を利用する場合のみです。
D7
Reserved
Rev. 0
－ 57/65 －
AD9549
レジスタ 0301—ステータス（続き）
このレジスタには、チップのステータスが格納されます。このレジスタは読出し専用で、ライブ更新されます。
表 48.
ビット
ビット名
説明
D0
REFB OOL
基準周波数 B が限界範囲外であることを OOL（アウト・オブ・リミット）回路が確認しています。
D1
REFB LOR
基準周波数 B で LOR（基準周波数喪失）が発生しています。
D2
REFB Valid
基準周波数 B が有効であることを基準周波数バリデーション回路が確認しています。
D3
D4
Reserved
REFA OOL
基準周波数 A が限界範囲外であることを OOL（アウト・オブ・リミット）回路が確認しています。
D5
REFA LOR
基準周波数 A で LOR（基準周波数喪失）が発生しています。
D6
REFA Valid
基準周波数 A が有効であることを基準周波数バリデーション回路が確認しています。
D7
Reserved
レジスタ 0302～レジスタ 0303—IRQ ステータス
これらのレジスタには、IRQ 発生時のチップ・ステータス（レジスタ 0300～レジスタ 0301）が格納されます。IRQ がリセットされると、
これらのビットはクリアされます（レジスタ 0012 のビット 5 を参照）。
レジスタ 0304—IRQ マスク
表 49.
ビット
ビット名
説明
D0
Enter Free Run
DPLL がフリーラン（ホールドオーバー）モードに入るときに、IRQ をトリガします。
D1
Leave Free Run
DPLL がフリーラン（ホールドオーバー）モードを終了するときに、IRQ をトリガします。
D2
Reference Changed
アクティブな基準クロック選択が変更されるときに、IRQ をトリガします。
D7:D3
Reserved
レジスタ 0305—IRQ マスク（続き）
表 50.
ビット
ビット名
説明
D0
Frequency Lock
周波数ロック信号の立上がりエッジで IRQ をトリガします。
D1
Frequency Unlock
周波数ロック信号の立下がりエッジで IRQ をトリガします。
D2
Phase Lock
フェーズ・ロック信号の立上がりエッジで IRQ をトリガします。
D3
Phase Unlock
フェーズ・ロック信号の立下がりエッジで IRQ をトリガします。
D4
Frequency Estimator Done
周波数推定器の動作が完了したときに、IRQ をトリガします。
レジスタ 0306—IRQ マスク（続き）
表 51.
ビット
ビット名
説明
D0
!REFA OOL
基準周波数 A の OOL の立下がりエッジで IRQ をトリガします。
D1
REFA OOL
基準周波数 A の OOL の立上がりエッジで IRQ をトリガします。
D2
!REFA LOR
基準周波数 A の LOR の立下がりエッジで IRQ をトリガします。
D3
REFA LOR
基準周波数 A の LOR の立上がりエッジで IRQ をトリガします。
D4
!REFA Valid
基準周波数 A の有効信号の立下がりエッジで IRQ をトリガします。
D5
REFA Valid
基準周波数 A の有効信号の立上がりエッジで IRQ をトリガします。
D7:D6
Reserved
Rev. 0
－ 58/65 －
AD9549
レジスタ 0307—IRQ マスク（続き）
表 52.
ビット
ビット名
説明
D0
!REFB OOL
基準周波数 B の OOL の立下がりエッジで IRQ をトリガします。
D1
REFB OOL
基準周波数 B の OOL の立上がりエッジで IRQ をトリガします。
D2
!REFB LOR
基準周波数 B の LOR の立下がりエッジで IRQ をトリガします。
D3
REFB LOR
基準周波数 B の LOR の立上がりエッジで IRQ をトリガします。
D4
!REFB Valid
基準周波数 B の有効信号の立下がりエッジで IRQ をトリガします。
D5
REFB Valid
基準周波数 B の有効信号の立上がりエッジで IRQ をトリガします。
D7:D6
Reserved
レジスタ 0308—S1 ピン構成
「ステータスと警告」を参照してください。特定ピンの入力の選択は、すべて REFA またはすべて REFB とし、REFA と REFB の両方を組
み合わせないでください。
表 53.
ビット
ビット名
説明
D0
IRQ
このピン上の出力として IRQ 信号を選択します。
D1
D2
Reserved
Frequency Lock
このピン上の出力として周波数ロック信号を選択します。
D3
Phase Lock
このピン上の出力としてフェーズ・ロック信号を選択します。
D4
REF? Not Valid
REFA (0)または REFB (1)を選択します。このピン上の出力として有効な信号はありません。
D5
REF? OOL
このピン上の出力として REFA (0)または REFB (1) OOL 信号を選択します。
D6
REF? LOR
このピン上の出力として REFA (0)または REFB (1) LOL 信号を選択します。
D7
REF?
REFA (0)または REFB (1)をビット[4:6]と併用するように選択します。
レジスタ 0309—S2 ピン構成
S2 ピンに適用される点を除いて、レジスタ 0308 と同じです。表 53 を参照してください。
レジスタ 030A—S3 ピン構成
S3 ピンに適用される点を除いて、レジスタ 0308 と同じです。表 53 を参照してください。
レジスタ 030B—S4 ピン構成
S4 ピンに適用される点を除いて、レジスタ 0308 と同じです。表 53 を参照してください。
レジスタ 030C—コントロール
表 54.
ビット
ビット名
説明
D0
Enable Frequency Lock
Detector
これを使用するには、レジスタ 0319 を設定する必要があります。「周波数ロック検出」を参照してく
ださい。
D1
Enable Phase Lock
Detector
これを使用するには、レジスタ 0314～レジスタ 0318 を設定する必要があります。「フェーズ・ロッ
ク検出」を参照してください。
D3:D2
D4
Reserved
Enable REFB OOL
REFB OOL 限界値をレジスタ 032C～レジスタ 0335 で設定します。
D5
Enable REFB LOR
REFB LOR 限界値をレジスタ 0320～レジスタ 0321 で設定します。
D6
Enable REFA OOL
REFA OOL 限界値をレジスタ 0322～レジスタ 032B で設定します。
D7
Enable REFA LOR
REFA LOR 限界値をレジスタ 031E～レジスタ 031F で設定します。
レジスタ 030D—予備
レジスタ 030E レジスタ 0313—HFTW（読出し専用）
表 55.
ビット
ビット名
説明
D47:D0
Average or Instantaneous
FTW
これらの読出し専用レジスタは、FTW モニタの出力です。平均または瞬時のいずれであるかは、ホー
ルドオーバー・モードによって決定されます（レジスタ 01C0 のビット 4 を参照）。I/O 更新を発行し
て、これらのレジスタを手動でリフレッシュする必要があります。
Rev. 0
－ 59/65 －
AD9549
レジスタ 0314～レジスタ 0317—フェーズ・ロック
表 56.
ビット
ビット名
D31:D0
Phase Lock Threshold
説明
「フェーズ・ロック検出」を参照してください。
レジスタ 0318—フェーズ・ロック（続き）
表 57.
ビット
ビット名
D7:D5
Phase Unlock Watchdog
Timer
Phase Lock Watchdog
Timer
D4:D0
説明
「フェーズ・ロック検出」を参照してください。
「フェーズ・ロック検出」を参照してください。
レジスタ 0319～レジスタ 031C—周波数ロック
表 58.
ビット
ビット名
D31:D0
Frequency Lock Threshold
説明
「周波数ロック検出」を参照してください。
レジスタ 031D—周波数ロック（続き）
表 59.
ビット
ビット名
D7:D5
Frequency Unlock
Watchdog Timer
Frequency Lock Watchdog
Timer
D4:D0
説明
「周波数ロック検出」を参照してください。
「周波数ロック検出」を参照してください。
レジスタ 031E～レジスタ 031F—基準周波数喪失
表 60.
ビット
ビット名
D15:D0
REFA LOR Divider
説明
「基準周波数喪失」を参照してください。
レジスタ 0320～レジスタ 0321—基準周波数喪失（続き）
表 61.
ビット
ビット名
D15:D0
REFB LOR Divider
説明
「基準周波数喪失」を参照してください。
レジスタ 0322～レジスタ 0323—基準周波数アウト・オブ・リミット（OOL）
表 62.
ビット
ビット名
D15:D0
REFA OOL Divider
説明
「基準周波数モニタ」を参照してください。R0322 が LSB、R0323 が MSB です。
レジスタ 0324～レジスタ 0327—基準周波数 OOL（続き）
表 63.
ビット
ビット名
D31:D0
REFA OOL Upper Limit
説明
「基準周波数モニタ」を参照してください。
レジスタ 0328～レジスタ 032B—基準周波数 OOL（続き）
表 64.
ビット
ビット名
D31:D0
REFA OOL Lower Limit
Rev. 0
説明
「基準周波数モニタ」を参照してください。
－ 60/65 －
AD9549
レジスタ 032C～レジスタ 032D—基準周波数 OOL（続き）
表 65.
ビット
ビット名
D15:D0
REFB OOL Divider
説明
「基準周波数モニタ」を参照してください。R032C が LSB、R032D が MSB です。
レジスタ 032E～0331—基準周波数 OOL（続き）
表 66.
ビット
ビット名
D31:D0
REFB OOL Upper Limit
説明
「基準周波数モニタ」を参照してください。
レジスタ 0332～レジスタ 0335—基準周波数 OOL（続き）
表 67.
ビット
ビット名
D31:D0
REFB OOL Lower Limit
説明
「基準周波数モニタ」を参照してください。
キャリブレーション（ユーザ・アクセス可能調整）（レジスタ 0400～レジスタ 0410）
レジスタ 0400～レジスタ 0401—K 分周器
表 68.
ビット
ビット名
説明
D15:D0
K-Divider
K 分周器は、周波数推定器回路の精度を変更します。「周波数推定器」を参照してください。
レジスタ 0402—CPFD ゲイン
表 69.
ビット
ビット名
説明
D2:D0
CPFD Gain Scale
このレジスタは、粗位相周波数の 2 累乗逓倍器（PDS）です。「位相検出器」を参照してください。
このレジスタの正しい値は、評価用ボードに添付されているフィルタ設計用ソフトウェアによって計
算されます。
レジスタ 0403—CPFD ゲイン（続き）
表 70.
ビット
ビット名
説明
D5:D0
CPFD Gain
このレジスタは、粗位相周波数のリニア逓倍器（PDG）です。「位相検出器」を参照してください。
このレジスタの正しい値は、評価用ボードに添付されているフィルタ設計用ソフトウェアによって計
算されます。
レジスタ 0404—FPFD ゲイン
表 71.
ビット
ビット名
D7:D0
FPFD Gain
説明
このレジスタは、微位相周波数検出器のリニア逓倍器です（チャージ・ポンプ電流を変更します）。
「微位相検出器」を参照してください。このレジスタの正しい値は、評価用ボードに添付されている
フィルタ設計用ソフトウェアによって計算されます。
レジスタ 0405～レジスタ 0408—予備
レジスタ 0409～レジスタ 040A—PFD オフセット
表 72.
ビット
ビット名
説明
D13:D0
DPLL Phase Offset
このレジスタは、クローズド・ループ・モードで PFD（位相周波数検出器）のスタティック時間オフ
セットを制御します。DPLL がオープンのときは、このビットの影響はありません。
Rev. 0
－ 61/65 －
AD9549
レジスタ 040B—DAC フルスケール電流
表 73.
ビット
ビット名
説明
D7:D0
DAC Full-Scale Current
DAC フルスケール電流[7:0]。「DAC 出力」を参照してください。
レジスタ 040C—DAC フルスケール電流（続き）
表 74.
ビット
ビット名
説明
D1:D0
DAC Full-Scale Current
DAC フルスケール電流[9:8]。レジスタ 040B を参照してください。
レジスタ 040D～レジスタ 040E—予備
レジスタ 040F—基準周波数バイアス・レベル
表 75.
ビット
ビット名
説明
D1:D0
DC Input Level
VDDX @ 3.3 V の DC 入力レベル。このレジスタは、基準周波数入力の DC バイアス・レベルを設定し
ます。VIH が 3.3 V に可能な限り近づくように（ただし、3.3 V を越えないこと）、値を選択してくだ
さい。
00 = VDD3 – 800 mV.
01 = VDD3 – 400 mV.
10 = VDD3 – 1.6 V.
11 = VDD3 – 1.2 V.
D7:D2
Reserved
レジスタ 0410—予備
高調波スプリアス低減（レジスタ 0500～レジスタ 0509）
「高調波スプリアスの低減」を参照してください。
レジスタ 0500—スプリアス A
表 76.
ビット
ビット名
説明
D3:D0
Spur A Harmonic
高調波スプリアス A 1～15
D5:D4
D6
D7
Reserved
Amplitude Gain × 2
HSR-A Enable
高調波スプリアス A 低減イネーブル
レジスタ 0501～レジスタ 0502—スプリアス A（続き）
表 77.
ビット
ビット名
説明
D7:D0
Spur A Magnitude
スプリアス A 振幅に対応するリニア乗算器
レジスタ 0503～レジスタ 0504—スプリアス A（続き）
表 78.
ビット
ビット名
説明
D8
Spur A Phase
スプリアス A 位相に対応するリニア・オフセット
Rev. 0
－ 62/65 －
AD9549
レジスタ 0505—スプリアス B
表 79.
ビット
ビット名
説明
D3:D0
Spur B Harmonic
高調波スプリアス B 1～15
D5:D4
D6
D7
Reserved
Amplitude Gain × 2
HSR-B Enable
高調波スプリアス B 低減イネーブル
レジスタ 0506～レジスタ 0507—スプリアス B（続き）
表 80.
ビット
ビット名
説明
D7:D0
Spur B Magnitude
スプリアス B 振幅に対応するリニア乗算器
レジスタ 0508～レジスタ 0509—スプリアス B（続き）
表 81.
ビット
ビット名
説明
D8
Spur B Phase
スプリアス B 位相に対応するリニア・オフセット
Rev. 0
－ 63/65 －
AD9549
アプリケーション回路例
DIFF HSTL OUTPUT
AD9514
LVPECL
CMOS OUTPUT
INPUT A
INPUT B
OUT0/
OUT0B
/1...../32
FDBK_IN
FDBK_INB
REF A
LVPECL
CLK
DDS/
DAC
LOW-PASS
FILTER
OUT1/
OUT1B
/1...../32
CLKB
REF B
LDDS/CMOS
AD9549
SYNCB
/1...../32
Δt
OUT2/
OUT2B
06744-059
SYSCLK
図 59.
AD9549 と AD9514 の高精度クロック分配回路
このアプリケーション回路の特長は、以下のとおりです。
•
最低 8 kHz までの低い入力周波数。
出力周波数は最大 400 MHz
です。
•
1 Hz よりも低い周波数まで設定可能なループ帯域幅
•
位相調整レートを選択可能な自動の冗長クロック切替え
•
設定に応じて自動の Stratum 3/3E クロック・ホールドオー
バー
Rev. 0
•
位相ノイズ（fC = 122.3 MHz および 100 Hz のループ帯域幅）
：
100 Hz オフセット時：−107 dBc/Hz、1 kHz オフセット時：
−142 dBc/Hz、100 kHz オフセット時：−157 dBc/Hz。後段分
周器と同期の設定が可能な 2 つのゼロ遅延出力
•
AD9549 上の 2 つの追加出力（非ゼロ遅延）
•
1 つの AD9514 出力上で設定可能なスキュー調整
－ 64/65 －
AD9549
外形寸法
0.60 MAX
8.75
BSC SQ
TOP
VIEW
*4.85
EXPOSED PAD
33
32
PIN 1
INDICATOR
1
4.70 SQ
4.55
(BOTTOM VIEW)
0.50
0.40
0.30
16
17
7.50
REF
0.80 MAX
0.65 TYP
12° MAX
64
49
48
PIN 1
INDICATOR
0.05 MAX
0.02 NOM
SEATING
PLANE
0.50 BSC
0.20 REF
*COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4
EXCEPT FOR EXPOSED PAD DIMENSION
図 60.
063006-B
1.00
0.85
0.80
0.30
0.25
0.18
0.60 MAX
D06744-0-8/07(0)-J
9.00
BSC SQ
64 ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP_VQ］
9 mm × 9 mm ボディ、極薄クワッド
（CP-64-1）
寸法単位：mm
オーダー・ガイド
Model
Temperature Range
Package Description
Package Option
AD9549BCPZ1
AD9549BCPZ-REEL71
AD9549/PCBZ1
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
64-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
64-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
Evaluation Board
CP-64-1
CP-64-1
CP-64-1
1
Z = RoHS 準拠製品
Rev. 0
－ 65/65 －