8/10/12位高带宽
乘法DAC，内置串行接口
AD5426/AD5432/AD5443
产品特性
概述
2.5 V至5.5 V电源供电
50 MHz串行接口
乘法带宽：10 MHz
更新速率：2.5 MSPS
INL：±1 LSB(12位DAC)
±10 V基准电压输入
低毛刺能量< 2 nV-s
扩展温度范围：−40°C至+125°C
10引脚MSOP封装
引脚兼容的8/10/12位电流输出DAC
保证单调性
四象限乘法
上电复位，具有掉电检测功能
菊花链模式
回读功能
功耗：0.4 μA(典型值)
AD5426/AD5432/AD54431分别是CMOS、8/10/12位、电流
输出数模转换器(DAC)。这些器件采用2.5 V至5.5 V电源供电，
适合电池供电应用及许多其它应用。
这些DAC采用双缓冲三线式串行接口，并且与SPI、QSPI™、
MICROWIRE™及大多数DSP接口标准兼容。采用多个封装
时，还可以通过串行数据输出引脚(SDO)，将这些DAC以
菊花链形式相连。利用数据回读功能，用户可以通过SDO
引脚读取DAC寄存器的内容。上电时，内部移位寄存器和
锁存以0填充，DAC输出处于零电平。
上述器件采用CMOS亚微米工艺制造，能够提供出色的四
象限乘法特性，大信号乘法带宽达10 MHz。满量程输出电
流由所施加的外部基准输入电压VREF决定。与外部电流至
电压精密放大器配合使用时，集成的反馈电阻RFB可提供温
度跟踪和满量程电压输出。
应用
AD5426/AD5432/AD5443 DAC采用小型、10引脚MSOP封装。
便携式电池供电应用
波形发生器
模拟处理
仪器仪表
可编程放大器和衰减器
数字控制校准
可编程滤波器和振荡器
复合视频
超声
增益、失调和电压调整
提 供 EVAL-AD5443SDZ/EVAL-AD5446SDZ/EVALAD5453SDZ评估板用于评估DAC性能。欲了解更多信息，
请参阅UG-327评估板用户指南。
功能框图
VDD
AD5426/
AD5432/
AD5443
VREF
R
RFB
IOUT1
IOUT2
8-/10-/12-BIT
R-2R DAC
DAC REGISTER
POWER-ON
RESET
INPUT LATCH
CONTROL LOGIC AND
INPUT SHIFT REGISTER
GND
SDO
03162-001
SYNC
SCLK
SDIN
图1.
1
美国专利第5,689,257号。
Rev. F
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rights of third parties that may result from its use. Specifications subject to change without notice. No
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的最新英文版数据手册。
AD5426/AD5432/AD5443
目录
特性.................................................................................................. 1
应用.................................................................................................. 1
概述.................................................................................................. 1
功能框图 ......................................................................................... 1
修订历史 ......................................................................................... 2
技术规格 ......................................................................................... 3
时序特性.................................................................................... 5
绝对最大额定值............................................................................ 6
ESD警告..................................................................................... 6
引脚配置和功能描述 ................................................................... 7
典型性能参数 ................................................................................ 8
术语................................................................................................ 14
工作原理 ....................................................................................... 15
电路工作原理 ......................................................................... 15
单电源应用 ............................................................................. 17
正输出电压 ............................................................................. 17
加法增益.................................................................................. 18
DAC用作分频器或可编程增益器件 ................................. 18
基准电压源选择..................................................................... 18
放大器选择 ............................................................................. 18
串行接口.................................................................................. 20
PCB布局和电源去耦.................................................................. 22
AD54xx和AD55xx器件概述 ..................................................... 23
外形尺寸 ....................................................................................... 24
订购指南.................................................................................. 24
修订历史
2012年7月—修订版E至修订版F
内容不变，仅更改7/12修订历史中的VDD数值...................... 2
2012年7月—修订版D至修订版E
将VDD = 3 V改为VDD = 2.5 V .................................................通篇
更改表2 ........................................................................................... 4
更改表4 ........................................................................................... 7
更改“菊花链模式”部分.............................................................. 20
更改订购指南 .............................................................................. 24
2012年4月-修订版C至修订版D
将VDD = 2.5 V改为VDD = 3 V .................................................通篇
更改概述部分 ................................................................................ 1
删 除 “微 处 理 器 接 口 ”部 分 、 “ADSP-21xx与 AD5426/
AD5432/AD5443的接口”部分、图51、图52、表11、“ADSPBF5x与AD5426/AD5432/AD5443的接口”部分、图53、图54；
重新排序 ....................................................................................... 21
删除“80C51/80L51与AD5426/AD5432/AD5443的接口”部
分、图55、“MC68HC11与AD5426/AD5432/AD5443的接
口”部分、图56、“MICROWIRE与AD5426/AD5432/AD5443
的接口”部分、图57、“PIC16C6x/7x与AD5426/AD5432/
AD5443的连接”部分以及图58................................................. 22
删除“AD5426/AD5432/AD5443系列DAC评估板”部分、“评
估板操作”部分、“电源”部分 ................................................... 23
删除图59和图60 .......................................................................... 24
更新“外形尺寸”........................................................................... 24
更改“订购指南”........................................................................... 24
删除图61 ....................................................................................... 25
删除图62 ....................................................................................... 26
2009年2月—修订版B至修订版C
更改“低功耗串行接口”部分和“菊花链模式”部分 .............. 20
更新“外形尺寸”........................................................................... 28
2008年11月—修订版A至修订版B
更改“订购指南”........................................................................... 28
2005年5月—修订版0至修订版A
格式更新 ...................................................................................通篇
更改技术规格 ................................................................................ 3
更改图42 ....................................................................................... 16
更改图45 ....................................................................................... 17
更改图46 ....................................................................................... 18
更改表7、表8和表9 ................................................................... 19
新增“微处理器接口”部分 ......................................................... 21
2004年2月—修订版0：初始版
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AD5426/AD5432/AD5443
技术规格
VDD = 2.5 V至5.5 V，VREF = 10 V，IOUT2 = 0 V；Y级温度范围：−40°C至+125°C；除非另有说明，所有规格均为TMIN至TMAX；
除非另有说明，直流性能采用OP177测量；交流性能采用AD8038。
表1.
参数
静态性能
AD5426
分辨率
相对精度
差分非线性
AD5432
分辨率
相对精度
差分非线性
AD5443
分辨率
相对精度
差分非线性
增益误差
增益误差温度系数1
输出漏电流
基准输入1
基准输入范围
VREF输入电阻
RFB电阻
输入电容
代码零电平
代码满量程
数字输入/输出1
输入高电压VIH
输入低电压VIL
输出高电压VOH
最小值
典型值 最大值 单位
8
±0.25
±0.5
位
LSB
LSB
保证单调性
10
±0.5
±1
位
LSB
LSB
保证单调性
12
±1
−1/+2
±10
±10
±20
位
LSB
LSB
mV
ppm FSR/°C
nA
nA
±10
10
10
12
12
V
kΩ
kΩ
3
5
6
8
pF
pF
±5
8
8
1.7
0.6
VDD − 1
VDD − 0.5
输出低电压VOL
输入漏电流，IIL
输入电容
动态性能1
基准乘法带宽
输出电压建立时间
FS测量精度为±16 mV
FS测量精度为±4 mV
FS测量精度为±1 mV
数字延迟
10%到90%上升/下降时间
数模转换毛刺脉冲
乘法馈通误差
测试条件/注释
4
0.4
0.4
1
10
10
50
55
90
40
15
2
70
48
V
V
V
V
V
V
µA
pF
MHz
100
110
160
75
30
ns
ns
ns
ns
ns
nV-s
dB
dB
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保证单调性
数据 = 0x0000，TA = 25°C，IOUT1
数据 = 0x0000，T = −40°C至125°C，IOUT1
输入电阻TC = −50 ppm/°C
输入电阻TC = −50 ppm/°C
VDD = 4.5 V至5 V，ISOURCE = 200 µA
VDD = 2.5 V至3.6 V，ISOURCE = 200 µA
VDD = 4.5 V至5 V，ISINK = 200 µA
VDD = 2.5 V至3.6 V，ISINK = 200 µA
VREF = ±3.5 V；DAC加载全1
VREF = 10 V；RLOAD = 100 Ω，
DAC锁存交替加载0和1
接口延迟时间
上升和下降时间，VREF = 10 V，RLOAD = 100 Ω
主进位跃迁1 LSB变化，VREF = 0 V
DAC锁存加载全0，VREF = ±3.5
1 MHz
10 MHz
AD5426/AD5432/AD5443
参数
输出电容
IOUT1
最小值
IOUT2
数字馈通
模拟THD
数字THD
50 kHz fOUT
20 kHz fOUT
输出噪声频谱密度
SFDR性能(宽带)
50 kHz fOUT
20 kHz fOUT
SFDR性能(窄带)
50 kHz fOUT
20 kHz fOUT
交调失真(IMD)
电源要求
电源电压范围
IDD
典型值
最大值 单位
测试条件/注释
12
10
22
10
0.1
81
17
12
25
12
加载全0
加载全1
加载全0
加载全1
馈通至DAC输出(SYNC高电平，交替加载全0和全1)
VREF = 3.5 V p-p，加载全1，f = 1 kHz
时钟 = 1 MHz，VREF = 3.5 V，CCOMP = 1.8 pF
73
74
25
dB
dB
nV/√Hz
75
76
dB
dB
87
87
78
dB
dB
dB
时钟 = 1 MHz，f1 = 20 kHz，f2 = 25 kHz，VREF = 3.5 V
V
µA
µA
%/%
TA = 25°C，逻辑输入 = 0 V或VDD
T = −40°C至+125°C，逻辑输入 = 0 V或VDD
∆VDD = ±5%
2.5
0.4
电源灵敏度1
1
pF
pF
pF
pF
nV-s
dB
5.5
0.6
5
0.001
通过设计和特性保证，但未经生产测试。
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在1 kHz条件下
时钟 = 1 MHz，VREF = 3.5 V
时钟 = 1 MHz，VREF = 3.5 V
AD5426/AD5432/AD5443
时序特性
所有输入信号均指定tr = tf = 1 ns(10%至90%的VDD)，并从(VIL + VIH)/2电平开始。VDD = 2.5 V至5.5 V，VREF = 10 V，IOUT2 = 0 V；
Y级温度范围：−40°C至+125°C；所有规格均相对于TMIN至TMAX而言，除非另有说明。
表2.
2.5 V至5.5 V
50
20
8
8
13
5
3
5
30
80
120
参数
fSCLK
t1
t2
t3
t4 1
t5
t6
t7
t8
t9 2, 3
3
测试条件/注释
最大时钟频率
SCLK周期时间
SCLK高电平时间
SCLK低电平时间
SYNC 下降沿到SCLK有效沿建立时间
数据建立时间
数据保持时间
SYNC 上升沿到SCL有效沿
最小SYNC高电平时间
SCLK有效沿到SDO有效
下降或上升沿由串行字的控制位决定。
菊花链和回读模式无法在最大时钟频率下工作。SDO时序规格采用负载电路测量，如图4所示。
SDO工作电压为VDD = 3.0 V至5.5 V。
t1
SCLK
t8
t2
t4
t3
t7
SYNC
t6
t5
DIN
DB15
DB0
03162-002
2
单位
MHz(最大值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(典型值)
ns(最大值)
ALTERNATIVELY, DATA MAY BE CLOCKED INTO INPUT SHIFT REGISTER ON RISING EDGE OF
SCLK AS DETERMINED BY CONTROL BITS. TIMING AS PER ABOVE, WITH SCLK INVERTED.
图2. 独立模式时序图
t1
SCLK
t2
t3
t7
t8
t4
t6
SYNC
t5
SDIN
DB15 (N)
t6
DB0 (N)
DB15
(N + 1)
DB0
(N + 1)
DB15(N)
DB0(N)
t9
SDO
ALTERNATIVELY, DATA MAY BE CLOCKED INTO INPUT SHIFT REGISTER ON RISING EDGE OF SCLK AS
DETERMINED BY CONTROL BITS. IN THIS CASE, DATA WOULD BE CLOCKED OUT OF SDO ON FALLING
EDGE OF SCLK. TIMING AS PER ABOVE, WITH SCLK INVERTED.
图3. 菊花链和回读模式时序图
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03162-003
1
4.5 V至5.5 V
50
20
8
8
13
5
3
5
30
45
65
绝对最大额定值
表3.
参数
VDD至GND
VREF、RFB至GND
IOUT1、IOUT2至GND
逻辑输入和输出1
工作温度范围
扩展工业温度范围(Y级)
存储温度范围
结温
10引脚MSOP θJA热阻
引脚温度，焊接(10秒)
IR回流焊峰值温度(低于20秒)
1
额定值
−0.3 V至+7 V
−12 V至+12 V
−0.3 V至VDD + 0.3 V
−0.3 V至VDD + 0.3 V
注意，超出上述绝对最大额定值可能会导致器件永久性
损坏。这只是额定最值，并不能以这些条件或者在任何其
它超出本技术规范操作章节中所示规格的条件下，推断器
件能否正常工作。长期在绝对最大额定值条件下工作会影
响器件的可靠性。
200µA
−40°C至+125°C
−65°C至+150°C
150°C
206°C/W
300°C
235°C
IOL
VOH (MIN) + VOL (MAX)
2
TO OUTPUT PIN
CL
20pF
200µA
IOH
03162-004
100 mA以下的瞬态电流不会造成SCR闩锁。除非另有说明，
TA = 25°C。
图 4. SDO时序规格的负载电路
SCLK、SYNC和DIN上的过压由内部二极管箝位。
ESD警告
ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放电。
尽管本产品具有专利或专有保护电路，但在遇到高
能量ESD时，器件可能会损坏。因此，应当采取适当
的ESD防范措施，以避免器件性能下降或功能丧失。
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AD5426/AD5432/AD5443
IOUT1 1
IOUT2 2
GND 3
SCLK 4
SDIN 5
AD5426/
AD5432/
AD5443
TOP VIEW
(Not to Scale)
10
RFB
9
VREF
8
VDD
7
SDO
6
SYNC
03162-005
引脚配置和功能描述
图5. 引脚配置
表4. 引脚功能描述
引脚编号
1
2
3
4
引脚名称
IOUT1
IOUT2
GND
SCLK
5
SDIN
6
SYNC
7
SDO
8
9
10
VDD
VREF
RFB
描述
DAC电流输出。
DAC模拟地。此引脚通常应连接到系统的模拟地。
数字地引脚。
串行时钟输入。默认情况下，数据在串行时钟输入的下降沿读入移位寄存器。也可利用串行控制位，将
器件配置为数据在SCLK上升沿时读入移位寄存器。该器件能够处理的最高时钟速率为50 MHz。
串行数据输入。数据在串行时钟输入的有效沿读入16位输入寄存器。默认情况下，上电时，数据在SCLK
下降沿读入移位寄存器。控制位允许用户将有效沿改为上升沿。
低电平有效控制输入。这是输入数据的帧同步信号。当SYNC变为低电平时，SCLK和DIN缓冲器上电，输
入移位寄存器使能。数据载入模式中，串行接口对时钟计数，并且数据在第16个有效时钟沿上锁存入移
位寄存器。
串行数据输出。允许多个器件以菊花链的方式连接。默认情况下，数据在下降沿读入移位寄存器，并在
SCLK上升沿通过SDO输出。数据始终在替代边沿读出，以便读入移位寄存器。将回读控制字写入移位寄
存器可让SDO引脚回读DAC寄存器内容，并在有效时钟的相反边沿读出内容。SDO工作电压为VDD = 3.0 V
至5.5 V。
正电源输入。该器件可采用2.5 V至5.5 V电源供电。
DAC基准电压输入。
DAC反馈电阻引脚。通过连接到外部放大器输出，建立DAC的电压输出。
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AD5426/AD5432/AD5443
典型性能参数
0.20
0.20
0.10
0.10
0.05
0.05
TA = 25°C
VREF = 10V
0.15 VDD = 5V
–0.05
0
–0.05
–0.10
–0.10
–0.15
–0.15
50
100
150
200
250
CODE
–0.20
0
50
0.5
0.3
0.3
0.2
0.2
0.1
0.1
DNL (LSB)
0
–0.1
0
–0.1
–0.2
–0.2
–0.3
–0.3
–0.4
–0.4
200
400
600
800
10000
CODE
–0.5
0
200
800
1000
1.0
TA = 25°C
0.8 VREF = 10V
VDD = 5V
0.4
0.4
0.2
0.2
DNL (LSB)
0.6
TA = 25°C
0.8 VREF = 10V
VDD = 5V
0.6
0
–0.2
0
–0.2
–0.4
–0.4
–0.6
–0.6
–0.8
–0.8
1000
1500
2000 2500
CODE
3000
3500
4000
03162-008
INL (LSB)
600
图10. DNL与代码的关系(10位DAC)
1.0
500
400
CODE
图7. INL与代码的关系(10位DAC)
0
250
TA = 25°C
0.4 VREF = 10V
VDD = 5V
03162-007
iNL (LSB)
TA = 25°C
0.4 VREF = 10V
VDD = 5V
–1.0
200
图9. DNL与代码的关系(8位DAC)
0.5
0
150
CODE
图6. INL与代码的关系(8位DAC)
–0.5
100
03162-010
0
–1.0
0
500
1000
1500
2000 2500
CODE
3000
3500
图11. DNL与代码的关系(12位DAC)
图8. INL与代码的关系(12位DAC)
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4000
03162-011
–0.20
03162-009
INL (LSB)
0
03162-006
INL (LSB)
TA = 25°C
VREF = 10V
0.15 VDD = 5V
AD5426/AD5432/AD5443
0.6
2.0
0.5
1.5
MAX INL
0.4
TA = 25°C
VDD = 5V
AD5443
–0.1
MIN INL
–1.0
MIN INL
MIN DNL
–1.5
–0.2
3
4
5
6
7
REFERENCE VOLTAGE
8
9
10
–2.0
0.5
03162-012
2
图12. INL与基准电压的关系
–0.40
0.6
0.7
0.8
0.9
1.0
1.1
VBIAS (V)
1.2
1.3
1.4
1.5
图15. 线性度与IOUT2上VBIAS电压的关系
4
TA = 25°C
VDD = 5V
AD5443
–0.45
TA = 25°C
VREF = 2.5V
VDD = 3V
AD5443
3
2
–0.50
MAX DNL
MAX INL
1
0
–0.55
LSB
DNL (LSB)
MAX DNL
–0.5
0
–0.3
TA = 25°C
0.5 VREF = 0V
VDD = 3V
AD5443
0
03162-015
0.1
LSB
INL (LSB)
0.3
0.2
MAX INL
1.0
–0.60
–1
MIN DNL
–2
MIN INL
–3
MIN DNL
–0.65
3
4
5
6
7
REFERENCE VOLTAGE
8
9
10
–5
0
0.2
图13. DNL与基准电压的关系
5
4
0.8
1.0
1.2
VBIAS (V)
1.4
1.6
1.8
2.0
0.5
TA = 25°C
0.4 VREF = 0V
VDD = 3V AND 5V
3
0.3
VDD = 5V
2
0.2
0
VOLTAGE (mV)
1
VDD = 3V
–1
–2
0.1
–0.2
–0.3
–0.4
–20
0
20
40
60
80
TEMPERATURE (°C)
100
120
140
图14. 增益误差与温度的关系
OFFSET ERROR
–0.1
–4
–40
GAIN ERROR
0
–3
03162-014
ERROR (mV)
0.6
图16. 线性度与IOUT2上VBIAS电压的关系
VREF = 10V
–5
–60
0.4
–0.5
0.5
0.6
0.7
0.8
0.9
1.0
1.1
VBIAS (V)
1.2
1.3
1.4
1.5
图17. 增益和失调误差与IOUT2上VBIAS电压的关系
Rev. F | Page 9 of 24
03162-017
2
03162-013
–0.70
03162-016
–4
AD5426/AD5432/AD5443
0.5
0.7
TA = 25°C
0.4 VREF = 2.5V
VDD = 3V AND 5V
0.6
GAIN ERROR
0.3
0.5
CURRENT (mA)
0.2
VOLTAGE (mV)
TA = 25°C
0.1
OFFSET ERROR
0
–0.1
–0.2
VDD = 5V
0.4
0.3
0.2
–0.3
0.1
–0.4
0
0.2
0.4
0.6
0.8
1.0
1.2
VBIAS (V)
1.4
1.6
1.8
2.0
0
1
2
3
INPUT VOLTAGE (V)
4
5
03162-021
VDD = 3V
0
03162-018
–0.5
图21. 电源电流与逻辑输入电压的关系，SYNC(SCLK)、DATA = 0
图18. 增益和失调误差与IOUT2上VBIAS电压的关系
1.6
3
TA = 25°C
VREF = 0V
VDD = 5V
2 AD5443
MAX INL
1.4
1.2
IOUT LEAKAGE (nA)
1
MIN INL
–2
1.5
VBIAS (V)
2.0
2.5
IOUT1 VDD 3V
0
–40
03162-019
1.0
0.4
0.2
MIN DNL
–3
0.5
0.6
–20
80
100
120
0.50
4
TA = 25°C
= 2.5V
V
3 REF
VDD = 5V
AD5443
2
0.45
0.40
CURRENT (µA)
0
MAX INL
MIN DNL
–1
–2
–3
1.5
VBIAS (V)
ALL 1s
0.25
0.20
VDD = 3V
0.15
ALL 1s
ALL 0s
0.05
2.0
03162-020
1.0
ALL 0s
0.30
0.10
MIN INL
–4
VDD = 5V
0.35
MAX DNL
1
LSB
20
40
60
TEMPERATURE (°C)
图22. IOUT1漏电流与温度的关系
图19. 线性度与IOUT2上VBIAS电压的关系
–5
0.5
0
03162-022
–1
0.8
0
–60
–40
–20
0
20
40
60
80
TEMPERATURE (°C)
图23. 电源电流与温度的关系
图20. 线性度与IOUT2上VBIAS电压的关系
Rev. F | Page 10 of 24
100
120
140
03162-023
LSB
MAX DNL
0
IOUT1 VDD 5V
1.0
AD5426/AD5432/AD5443
3
3.5
TA = 25°C
AD5443
LOADING
010101010101
3.0
VREF = ±0.15V, AD8038 CC 1pF
VREF = ±2V, AD8038 CC 1pF
0
2.5
1.5
GAIN (dB)
VCC = 5V
1
VREF = ±0.15V, AD8038 CC 1.47pF
100
1k
10k
100k
FREQUENCY (Hz)
1M
10M
100M
–9
10k
0.060
ALL ON
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
ALL OFF
100
1k
10k
100k
FREQUENCY (Hz)
0.040
TA = 25°C
VDD = 5V
VREF = ±3.5V
CCOMP = 1.8pF
AD8038 AMPLIFIER
1M
10M
100M
0.020
VDD 3V, 0V REF
NRG = 1.877nVs
0x7FF TO 0x800
0.010
0
VDD 5V, 0V REF
NRG = 0.119nVs,
0x800 TO 0x7FF
–0.010
–0.020
0
50
–1.70
OUTPUT VOLTAGE (V)
–0.4
TA = 25°C
VDD = 5V
VREF = ±3.5V
CCOMP = 1.8pF
AD8038 AMPLIFIER
100
200
250
300
TA = 25°C
VREF = 3.5V
AD8038 AMPLIFIER
CCOMP = 1.8pF
AD5443
–1.72
VDD 3V, 3.5V REF
NRG = 1.433nVs
0x7FF TO 0x800
–1.73
VDD 3V, 3.5V REF
NRG = 0.647nVs
0x800 TO 0x7FF
–1.74
–1.75
1k
10k
100k
FREQUENCY (Hz)
1M
10M
100M
03162-026
GAIN (dB)
–0.2
10
150
TIME (ns)
VDD 5V, 3.5V REF
NRG = 1.184nVs
0x7FF TO 0x800
–1.71
0
1
100
图28. 半量程转换，VREF = 0 V
0.2
–0.8
100M
VDD 3V, 0V REF
NRG = 0.088nVs
0x800 TO 0x7FF
0.030
图25. 基准乘法带宽与频率和代码的关系
–0.6
10M
TA = 25°C
VREF = 0V
AD8038 AMPLIFIER
CCOMP = 1.8pF
AD5443
VDD 5V, 0V REF
NRG = 2.049nVs
0x7FF TO 0x800
0.050
OUTPUT VOLTAGE (V)
6
LOADING
0
ZS TO FS
–6
–12
–18
–24
–30
–36
–42
–48
–54
–60
–66
–72
–78
–84
–90
–96
–102
1
10
1M
FREQUENCY (Hz)
图27. 基准乘法带宽与频率和补偿电容的关系
03162-025
GAIN (dB)
图24. 电源电流与更新速率的关系
100k
03162-028
10
03162-024
1
TA = 25°C
VDD = 5V
AD8038 AMPLIFIER
03162-027
–6
VCC = 3V
0.5
0
VREF = ±2V, AD8038 CC 1.47pF
–3
–1.76
VDD 5V, 3.5V REF, NRG = 0.364nVs,
0x800 TO 0x7FF
0
50
100
150
TIME (ns)
200
250
图29. 半量程转换，VREF = 3.5 V
图26. 基准乘法带宽—加载全1
Rev. F | Page 11 of 24
300
03162-029
IDD (mA)
VREF = ±3.51V, AD8038 CC 1.8pF
2.0
AD5426/AD5432/AD5443
20
100
TA = 25°C
VDD = 3V
AMPLIFIER
= AD8038
0
MCLK = 200kHz
80
–40
–60
FULL SCALE
–80
60
40
20
TA = 25°C
VREF = 3.5V
AD8038 AMP
AD5443
10
100
1k
10k
FREQUENCY (Hz)
100k
1M
10M
0
03162-030
1
0
10
40
50
图33. 宽带SFDR与fOUT频率的关系(AD5443)
80
TA = 25°C
VDD = 3V
VREF = 3.5V p-p
–65
30
fOUT (kHz)
图30. 电源抑制比与频率的关系
–60
20
03162-034
ZERO SCALE
–100
–120
MCLK = 500kHz
MCLK = 1MHz
SFDR (dB)
PSRR (dB)
–20
MCLK = 500kHz
MCLK = 1MHz
60
MCLK = 200kHz
SFDR (dB)
THD + N (dB)
–70
–75
–80
40
10
100
1k
10k
FREQUENCY (Hz)
100k
1M
0
0
10
0
1.6
–20
–30
SFDR (dB)
VIL
0.8
–40
–50
–60
0.6
–70
0.4
–80
0.2
–90
3.0
3.5
4.0
VOLTAGE (V)
4.5
5.0
5.5
03162-033
THRESHOLD VOLTAGE (V)
VIH
1.2
0
2.5
50
TA = 25°C
VREF = 3.5V
AD8038 AMPLIFIER
AD5443
–10
1.0
40
图34. 宽带SFDR与fOUT频率的关系(AD5426)
TA = 25°C
1.4
30
fOUT (kHz)
图31. THD和噪声与频率的关系
1.8
20
–100
0
50
100
150
200 250 300 350
FREQUENCY (Hz)
400
450
500
图35. 宽带SFDR fOUT = 50 kHz，更新速率 = 1 MHz
图32. 阈值电压与电源电压的关系
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03162-036
1
03162-031
–90
TA = 25°C
VREF = 3.5V
AD8038 AMP
AD5426
03162-035
20
–85
AD5426/AD5432/AD5443
–20
–20
–30
–40
–40
SFDR (dB)
–30
–50
–60
–50
–60
–70
–70
–80
–80
–90
–100
10
0
50
100
150
200 250 300 350
FREQUENCY (Hz)
400
450
500
03162-037
–90
–100
图36. 宽带SFDR fOUT = 20 kHz，更新速率 = 1 MHz
0
–20
0
–10
–20
–30
–40
–40
–50
–50
dB
–30
–60
–60
–70
–70
–80
–80
–90
–90
30
35
40
45
50
55
FREQUENCY (Hz)
60
65
70
75
14
16
18
20
22
FREQUENCY (Hz)
24
26
28
30
图37. 窄带(±50%) SFDR fOUT = 50 kHz，更新速率 = 1 MHz
TA = 25°C
VREF = 3.5V
AD8038 AMPLIFIER
AD5443
–100
10
03162-038
–100
25
12
图38. 窄带(±50%) SFDR fOUT = 20 kHz，更新速率 = 1 MHz
TA = 25°C
VREF = 3.5V
AD8038 AMPLIFIER
AD5443
–10
SFDR (dB)
TA = 25°C
VREF = 3.5V
AD8038 AMPLIFIER
AD5443
–10
03162-039
–10
SFDR (dB)
0
TA = 25°C
VREF = 3.5V
AD8038 AMPLIFIER
AD5443
15
20
25
FREQUENCY (Hz)
30
35
03162-040
0
图39. 窄带(±50%) IMD fOUT = 20 kHz，25 kHz，更新速率 = 1 MHz
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AD5426/AD5432/AD5443
术语
相对精度
相对精度或端点非线性度是指DAC输出与通过DAC端点的
传递函数直线之间的最大偏差。在调整零电平和满量程后
测量，通常以LSB表示，或以满量程读数的百分比表示。
差分非线性
差分非线性是指任意两个相邻编码之间所测得变化值与理
想的1 LSB变化值之间的差异。工作温度范围内最大−1 LSB
的额定差分非线性可确保单调性。
增益误差
增益误差或满量程误差衡量理想DAC和实际器件之间的输
出误差。对于这些DAC而言，理想的最大输出是VREF − 1 LSB。
DAC的增益误差可通过外部电阻调节为0。
输出漏电流
输出漏电流表示当DAC梯形开关关闭时，流经它们的电
流。对于I OUT 1引脚而言，可通过DAC加载全0然后测量
IOUT1的电流，测得输出漏电流值。当DAC加载全1时，流
过IOUT2的电流最小。
输出电容
IOUT1或IOUT2至AGND的电容。
输出电流建立时间
输出电流建立时间是指对于满量程输入变化，输出稳定在
指定电平所需的时间。对于这些器件而言，额定值为100 Ω
电阻接地。
数字馈通
当该器件未被选中时，器件数字输入端上的高频逻辑活动
可以进行容性耦合，以此表现为IOUT引脚以及进入后续
电路的噪声。这种噪声就是数字馈通。
乘法馈通误差
表示DAC载入全0时，由DAC基准电压输入至DAC IOUT1
引脚的容性馈通所致的误差。
总谐波失真(THD)
DAC由交流基准源驱动。THD表示DAC输出的谐波均方根
和与基波的比值。通常仅包括低阶谐波，如二阶至五阶。
THD = 20 log
(V
2
2
+ V3 2 + V4 2 + V5 2 )
V1
数字交调失真
二阶交调失真(IMD)衡量DAC以数字方式产生的fa和fb音，
以及2fa – fb与2fb – fa的二阶积。
无杂散动态范围(SFDR)
SFDR指DAC的可用动态范围，超出此范围，杂散噪声就
会干扰基波信号或使其失真。它用基波与DC至全奈奎斯
特带宽(DAC采样速率的一半或fS/2)范围内的最大谐波或非
谐波相关杂散的幅值之差来衡量。窄带SFDR衡量任意窗口
范围内的SFDR，本例中为基波的50%。数字SFDR衡量信
号为数字生成的正弦波时，DAC的可用动态范围。
该建立时间包括从SYNC上升沿到满量程输出电荷的数字
延迟。
数模转换毛刺脉冲
表示当输入改变状态时，电荷从数字输入注入到模拟输出
的量。通常定义为以pA-s或nV-s作为单位的毛刺面积，具
体采用哪个单位取决于测量对象是电流还是电压信号。
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AD5426/AD5432/AD5443
工作原理
AD5426、AD5432和AD5443是8/10/12位电流输出型DAC，
由标准反相R-2R梯形配置组成。图40给出了8位AD5426的
简化示意图。匹配反馈电阻RFB的值为R。R典型值为10 kΩ
(8 kΩ最小值和12 kΩ最大值)。若IOUT1和IOUT2保持相同的电位，
则无论数字输入代码是多少，每个梯形引脚上均有持续电
流流过，从而VREF上的输入电阻始终具有恒定的额定值R。
DAC输出(IOUT)取决于代码，产生不同的电阻值和电容值。
选择外部放大器时，需考虑DAC在放大器反相输入节点上
产生的阻抗变化。
R
2R
2R
2R
2R
S2
S3
S8
这些DAC还设计用于接受交流基准输入信号，范围为−10 V
至+10 V。
使用固定10 V基准电压源时，图41所示电路具有单极性0 V
至−10 V输出电压摆幅。
当VIN为交流信号时，电路执行二象限乘法。
表5列出单极性工作模式下的数字代码和期望输出电压之
间的关系(AD5426，8位器件)。
R
S1
这些DAC设计为在正/负基准电压下工作。VDD电源引脚仅
用于内部数字逻辑，以驱动DAC开关的通断状态。
2R
R
RFBA
IOUT1
IOUT2
DAC DATA LATCHES
AND DRIVERS
表5. 单极性代码表
图40. 简化梯形图
可访问DAC的VREF、RFB、IOUT1和IOUT2引脚，使器件功能特
别丰富，并允许配置为多种不同的工作模式。例如，可将
其配置为单极性输出工作模式、双极性四象限乘法工作模
式或单电源工作模式。请注意，匹配的开关与内部RFB反馈
电阻串联。如果用户尝试测量RFB，必须为VDD供电，确保
连续性。
数字输入
1111 1111
1000 0000
0000 0001
0000 0000
VDD
VDD
VREF
R1
VREF
AD5426/
AD5432/
AD5443
R2
C1
RFB
IOUT1
A1
A1
IOUT2
VOUT = 0
TO –VREF
SYNC SCLK SDIN GND
电路工作原理
单极性模式
MICROCONTROLLER
只需一个运算放大器，即可轻松配置这些器件来提供二象
限乘法操作或单极性输出电压摆幅，如图41所示。
当输出放大器以单极性模式连接时，输出电压可由下式
得出：
VOUT = − VREF ×
模拟输出(V)
−VREF (255/256)
−VREF (128/256) = −VREF/2
−VREF (1/256)
−VREF (0/256) = 0
D
2n
其中D为载入DAC数字字的小数表示，而n为位数。
D = 0至255(8位AD5426)
= 0至1023(10位AD5432)
= 0至4095(12位AD5443)
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AGND
NOTES
1. R1 AND R2 USED ONLY IF GAIN ADJUSTMENT IS REQUIRED.
2. C1 PHASE COMPENSATION (1pF TO 2pF) MAY BE REQUIRED
IF A1 IS A HIGH SPEED AMPLIFIER.
图41. 单极性工作原理
03162-042
R
03162-041
VREF
请注意，输出电压极性与直流基准电压的VREF极性相反。
AD5426/AD5432/AD5443
双极性操作
表6. 双极性代码表
在某些应用中，可能需要产生全四象限乘法功能，或双极
性输出摆幅。通过使用另一个外部放大器和一些外部电阻
便可轻松实现，如图42所示。在该电路中，第二个放大器
A2提供的增益为2。利用基准电压提供的偏置电压使外部
放大器偏置，便可实现全四象限乘法操作。此电路的传递
函数显示，当输入数据D从代码0(VOUT = − VREF)递增至中量
程(VOUT = 0 V )、满量程(VOUT = +VREF)时，正负输出电压均
会产生。
数字输入
1111 1111
1000 0000
0000 0001
0000 0000
模拟输出(V)
+VREF (127/128)
0
−VREF (127/128)
−VREF (128/128)
稳定性
对于电流转电压配置，DAC的IOUT和运算放大器的反相节
点必须尽可能彼此靠近连接，且必须采用合适的PCB布局
技术。因为每个代码变化对应于一个阶跃函数，所以如果
运算放大器的增益带宽积(GBP)有限且反相节点处存在过
大的寄生电容，则会出现增益峰值。该寄生电容在开环响
应中引入一个极点，它可能会在闭环应用中引起响铃振荡
或不稳定。
D
VOUT = VREF × n − 1 − VREF
2
其中D为载入DAC数字字的小数表示，而n为DAC分辨率。
D = 0至255(8位AD5426)
= 0至1023(10位AD5432)
= 0至4095(12位AD5443)
可选的补偿电容C1能够与RFB并联增加稳定性，如图41和
图42所示。C1值过小可能会在输出端产生响铃振动，而过
大则可能会对建立时间带来不利影响。
当VIN为交流信号时，电路执行四象限乘法。
表6列出双极性工作模式下的数字代码和期望输出电压之
间的关系(AD5426，8位器件)。
必须凭经验选择C1，但通常1 pF至2 pF就足以补偿。
R3
20kΩ
VDD
±10V
R1
VREF
AD5426/
AD5432/
AD5443
RFB
IOUT1
IOUT2
C1
A1
A1
A2
VOUT = –VREF
TO +VREF
SYNC SCLK SDIN GND
MICROCONTROLLER
R4
10kΩ
AGND
NOTES
1. R1 AND R2 ARE USED ONLY IF GAIN ADJUSTMENT IS REQUIRED. ADJUST R1 FOR
VOUT = 0V WITH CODE 10000000 LOADED TO DAC.
2. MATCHING AND TRACKING IS ESSENTIAL FOR RESISTOR PAIRS R3 AND R4.
3. C1 PHASE COMPENSATION (1pF TO 2pF) MAY BE REQUIRED IF A1/A2 IS A HIGH
SPEED AMPLIFIER.
图42.双极性工作原理
Rev. F | Page 16 of 24
03162-043
VDD
VREF
R5
20kΩ
R2
AD5426/AD5432/AD5443
VDD
单电源应用
电流模式工作原理
这些DAC的额定值经测试，保证可在单电源应用中正常工
作。在图43所示的电流模式电路中，IOUT2和IOUT1以VBIAS的
值正向偏置。
RFB
R1
R2
VDD
A1
VIN
IOUT1
VOUT
VREF
GND
VDD
VIN
A1
A1
IOUT2
VOUT
03162-045
IOUT1
VREF
NOTES
1. ADDITIONAL PINS OMITTED FOR CLARITY.
2. C1 PHASE COMPENSATION (1pF TO 2pF) MAY BE REQUIRED
IF A1 IS A HIGH SPEED AMPLIFIER.
C1
RFB
图44. 单电源电压切换模式工作原理
GND
必须注意，由于DAC梯形开关不再具有相同的源极至漏极
驱动电压，因此VIN只能接受低电压。这就导致各开关的导
通电阻不同，从而降低DAC的线性度。
此外，VIN不能超过负电压以下0.3 V，否则内部二极管将导
通，超过器件的最大额定值。在这类应用中，DAC将失去
全部范围的乘法功能。
A2
NOTES
1. ADDITIONAL PINS OMITTED FOR CLARITY.
2. C1 PHASE COMPENSATION (1pF TO 2pF) MAY BE
REQUIRED IF A1 IS A HIGH SPEED AMPLIFIER.
03162-044
VBIAS
正输出电压
图43. 单电源电流模式工作原理
此配置下的输出电压可通过以下公式计算：
VOUT = {D × (RFB/RDAC) × (VBIAS − VIN)} + VBIAS
由于D在0到255(AD5426)、1023(AD5432)或4095(AD5443)
范围内变化，因此输出电压也在下式范围内变化：
VOUT = VBIAS to VOUT = 2 VBIAS − VIN
请注意，输出电压极性与直流基准电压的VREF极性相反。
为了获得正电压输出，由于存在电阻容差误差，与通过反
相放大器的输出反转相比，向DAC输入施加负基准电压的
方式更好。为了生成负基准电压，运算放大器可以对基准
电压进行电平转换，使基准的VOUT引脚虚拟接地，且基准
的GND引脚为−2.5 V，如图45所示。
VBIAS应当为低阻抗源，可在IOUT2引脚端正确输出所有吸电
流和源电流的变化。
VOUT VIN
GND
必须注意，由于DAC梯形开关不再具有相同的源极至漏极
驱动电压，因此VIN只能接受低电压。这就导致各开关的导
通电阻不同，从而降低DAC的线性度。参见图15至图20。
C1
+5V
VDD
–2.5V
电压开关模式工作原理
图44表示这些DAC在电压开关模式下的工作原理。基准电
压VIN施加于IOUT1引脚，IOUT2连接至AGND，且VREF引脚
提供输出电压。在该配置中，正基准电压产生正输出电
压，使单电源工作成为可能。DAC输出电压具有恒定阻抗
(DAC梯形电阻)，因此需要使用运算放大器缓冲输出电
压。基准输入不再具有恒定输入阻抗，而是随代码而变
化。因此，应当采用低阻抗源驱动电压输入。
VDD = 5V
ADR03
–5V
RFB
IOUT1
VREF
IOUT2
GND
A1
VOUT = 0V
TO +2.5V
NOTES
1. ADDITIONAL PINS OMITTED FOR CLARITY.
2. C1 PHASE COMPENSATION (1pF TO 2pF) MAY BE REQUIRED IF A1 IS
A HIGH SPEED AMPLIFIER.
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图45. 以最少器件数实现正电压输出
03162-046
VDD
AD5426/AD5432/AD5443
提高增益
在要求输出电压大于VIN的应用中，可使用一个额外的外部
放大器来提高增益，也可通过单级配置实现。应考虑DAC
薄膜电阻温度系数的影响。仅将一个电阻与RFB电阻串联
会导致温度系数失配，造成更大的增益温度系数误差。图
46中的电路是增加电路增益所推荐的方法。R1、R2和R3应
具有相似的温度系数，但不必与DAC的温度系数相匹配。
在要求增益大于1的电路中，推荐使用这种方法。
在分频器电路中，DAC漏电流也是一个潜在的误差源。必
须使用来自运算放大器并流经DAC，且方向相反的电流抵
消漏电流。由于输入VREF引脚的电流仅有小数D部分被路
由至IOUT1引脚，输出电压必须根据下式而改变：
DAC漏电流导致的输出误差电压 = (漏电流 × R)/D
其中R表示VREF引脚的DAC电阻。对于10 nA的DAC漏电流有：
R = 10 kΩ，并且增益(即1/D)为16，误差电压为1.6 mV。
VDD
VIN
VDD
RFB
VDD
VIN
R1
RFB
IOUT1
VREF
C1
VDD
IOUT1
A1
IOUT2
VREF
IOUT2
VOUT
GND
R3
GND
GAIN = R2 + R3
R2
VOUT
03162-047
R1 = R2R3
R2 + R3
NOTES
1. ADDITIONAL PINS OMITTED FOR CLARITY.
2. C1 PHASE COMPENSATION (1pF TO 2pF) MAY BE REQUIRED
IF A1 IS A HIGH SPEED AMPLIFIER.
ADDITIONAL PINS OMITTED FOR CLARITY.
03162-048
R2
图47. 电流导引DAC用作分频器或可编程增益器件
图46. 提高电流输出DAC的增益
基准电压源选择
DAC用作分频器或可编程增益器件
电流导引DAC非常灵活，因此可用于许多不同的应用。如
果这类DAC作为运算放大器的反馈器件连接，且RFB用作
输入电阻，如图47所示，则输出电压与数字输入小数D成
反比。
若D = 1 − 2−n，则输出电压为：
VOUT = −VIN/D = −VIN/(1 − 2−N)
随着D降低，输出电压升高。对于小数值的D，重要的是
确保放大器不出现饱和，同时达到要求的精度。例如，图
47电路中采用二进制代码0x10(00010000)驱动的8位DAC(即
十进制的16)应当使输出电压为16 × VIN。不过，如果DAC线性
度额定值为±0.5 LSB，则D事实上可以在15.5/256到16.5/256的
范围内具有任意的权重，因此可能的输出电压范围为
15.5 VIN到16.5 VIN——误差为+3%，哪怕DAC本身的最大误
差为0.2%。
选择与AD5426系列电流输出DAC一起使用的基准电压
源时，要注意基准电压源的输出电压和温度系数规格。该
参数不仅影响满量程误差，还可影响线性度(INL和DNL)
性能。基准电压源温度系数必须与系统精度规格一致。例
如，8位系统要求在0°C至50°C温度范围内将整体规格保
持在1 LSB以内，表示随温度变化的最大系统漂移必须低于
78 ppm/°C。一个在同样温度范围内整体规格低于2 LSB的
12位系统则要求最大漂移为10 ppm/°C。通过选择具有低输
出温度系数的精密基准电压源，可将该误差源降至最低。
表7列出了ADI公司可用的某些基准值，适合与此范围的电
流输出DAC一起使用。
放大器选择
电流导引模式的基本要求是放大器具有低输入偏置电流和
低输入失调电压。运算放大器的输入失调电压也会和电路
的可变增益(由于存在DAC的代码相关输出电阻)相乘。由
于放大器的输入电压出现失调，因而两个相邻数字小数之
间的噪声增益变化会使输出电压产生步进变化。此输出电
压变化与两个代码间所需的输出变化相叠加，引起差分线
性误差；如果该误差足够大，可能会导致DAC非单调。一
般而言，为了确保沿各代码步进时保持单调性，输入失调
电压应为LSB的一小部分(~ <1/4)。
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AD5426/AD5432/AD5443
运算放大器的输入偏置电流也会在电压输出上产生失调，
其原因是偏置电流会流经反馈电阻RFB。大多数运算放大器
的输入偏置电流都足够低，以防止12位应用中的误差过大。
如果DAC开关由真正的宽带低阻抗信号源(VIN和AGND)驱
动，就会迅速建立。因此，电压开关DAC电路的压摆率和
建立时间主要由输出运算放大器决定。
运算放大器的共模抑制对电压切换电路很重要，因为其会
在电路的电压输出端产生代码相关误差。大多数运算放大
器在8/10/12位分辨率下都有适当的共模抑制能力。
若要获得此配置中的最小建立时间，重点是将DAC的VREF
端的电容降至最低。这可通过使用低输入电容缓冲放大器
和精心的电路板设计来实现。大部分单电源电路都将接地
作为模拟信号范围的一部分，这便要求使用一个能够处理
轨到轨信号的放大器。ADI提供大量的单电源放大器。
表7. 适用的ADI精密基准电压源
产品型号
ADR01
ADR01
ADR02
ADR02
ADR03
ADR03
ADR06
ADR06
ADR431
ADR435
ADR391
ADR395
输出电压(V)
10
10
5
5
2.5
2.5
3
3
2.5
5
2.5
5
初始容差(%)
0.05
0.05
0.06
0.06
0.10
0.10
0.10
0.10
0.04
0.04
0.16
0.10
温度漂移(ppm/°C)
3
9
3
9
3
9
3
9
3
3
9
9
ISS (mA)
1
1
1
1
1
1
1
1
0.8
0.8
0.12
0.12
输出噪声(µV p-p)
20
20
10
10
6
6
10
10
3.5
8
5
8
封装
SOIC-8
TSOT-23, SC70
SOIC-8
TSOT-23, SC70
SOIC-8
TSOT-23, SC70
SOIC-8
TSOT-23, SC70
SOIC-8
SOIC-8
TSOT-23
TSOT-23
电源电流(µA)
封装
600
500
975
50
850
SOIC-8
MSOP, SOIC-8
MSOP, SOIC-8
TSOT
TSOT, SOIC-8
表8. 适用的ADI精密运算放大器
产品型号
电源电压(V)
VOS(最大值)(µV)
IB最大值(nA)
OP97
OP1177
AD8551
AD8603
AD8628
±2至±20
±2.5至±15
2.7至5
1.8至6
2.7至6
25
60
5
50
5
0.1
2
0.05
0.001
0.1
0.1 Hz至10 Hz
噪声(µV p-p)
0.5
0.4
1
2.3
0.5
表9. 适用的ADI高速运算放大器
产品型号
电源电压(V)
BW @ ACL(MHz)
压摆率(V/µs)
VOS(最大值)(µV) IB最大值(nA)
封装
AD8065
AD8021
AD8038
AD9631
5至24
±2.5至±12
3至12
±2至±6
145
490
350
320
180
100
425
1,300
1,500
1,000
3,000
10,000
SOIC-8, SOT-23, MSOP
SOIC-8, MSOP
SOIC-8, SC70-5
SOIC-8
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6,000
10,500
750
7,000
AD5426/AD5432/AD5443
C2
DB0 (LSB)
C1
C0
DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
X
DATA BITS
CONTROL BITS
图48. AD5426 8位输入移位寄存器内容
DB15 (MSB)
C2
DB0 (LSB)
C1
C0
CONTROL BITS
DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
DAC控制位C3至C0
控制位C3至C0可控制DAC的各种功能，如表10所列。
DAC上电时的默认设置如下：数据在下降时钟沿读入移位
寄存器，开启菊花链模式。器件上电时DAC寄存器和IOUT
线路加载零电平。
DAC控制位允许用户在上电时调整某些特性，例如：若不
使用菊花链，可将其关闭；可将有效时钟沿更改为上升
沿；DAC输出可复位至零电平或中间电平。用户还可启动
DAC寄存器内容回读操作，用于验证。
表10. DAC控制位
C3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
C2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
C0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
功能部署
不操作(上电默认)
加载并更新
启动回读
保留
保留
保留
保留
保留
保留
菊花链禁用
在上升沿将时钟数据读入移位寄存器
复位DAC输出至零电平
复位DAC输出至中间电平
保留
保留
保留
X
图49. AD5432 10位输入移位寄存器内容
C3
为了尽量降低器件的功耗，该接口仅在对器件执行写操作
时，即在SYNC的下降沿才完全上电。SCLK和DIN输入缓
冲 器 在 SYNC的 上 升 沿 掉 电 。 需 要 将 AD5426/AD5432/
AD5443的SYNC与微处理器控制同步。未完成的数据帧将
被锁存至器件，并会影响输出。
X
DATA BITS
03162-050
C3
DB15 (MSB)
低功耗串行接口
X
X
C2
DB0 (LSB)
C1
C0 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
CONTROL BITS
DATA BITS
03162-051
AD5426/AD5432/AD5443具有易于使用的三线式接口，兼
容SPI/QSPI/MICROWIRE和DSP接口标准。数据以16位字
格式写入器件。该16位字由4个控制位和8/10/12个数据位
组成，如图48、49和50所示。AD5443使用全部12位DAC数
据。AD5432使用10位数据，忽略2个LSB，而AD5426使用8位
数据，忽略最后4位。
C3
03162-049
DB15 (MSB)
串行接口
图50. AD5443 12位输入移位寄存器内容
SYNC 功能
SYNC是边沿触发输入，用作帧同步信号和芯片使能。仅
当SYNC处于低电平时，才可将数据传输至器件。要开始
串行数据传输，应将SYNC拉低，并注意SYNC下降沿至
SCLK下降沿建立时间t4的最小值。
菊花链模式
菊花链是上电后的默认模式。请注意，SDO线路工作电压
为VDD = 3.0 V至5.5 V。若要禁用菊花链功能，可写入1001
至控制字。菊花链模式下，内部选通SCLK被禁用。当
SYNC为低电平时，SCLK不断施加到输入移位寄存器。如
果施加了16个以上的时钟脉冲，则数据从移位寄存器纹波
输出并出现在SDO线路上。该数据在SCLK上升沿时输出
(此为默认设置，通过控制字可改变有效边沿)，并且下降
沿针对下一个器件有效(默认设置)。通过将该线路连接到
菊花链中下一个器件的DIN输入，即可构成多器件接口。
系统中每个器件均需要16个时钟脉冲。因此，时钟周期
的总数必须为16 N，其中N为链中器件的总数。参见图4中
的时序图。
当对所有器件的串行传输结束时，SYNC应变为高电平，
以防额外数据进入输入移位寄存器。必须采用包含确切时
钟周期数的突发时钟，在一段时间后必须将SYNC置为高
电平。在SYNC上升沿之后，数据自动从每个器件的输入
移位寄存器传送到寻址DAC。
当控制位 = 0000时，器件处于非工作模式。这在用户不想
改变某个DAC设置的菊花链应用中较为有用。只需将0000
写入那个DAC的控制位，即可忽略后续的数据位。若禁用
了菊花链模式，则需执行一个电源周期才能重新使能该
模式。
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X
AD5426/AD5432/AD5443
独立模式
上电后，写入1001至控制字即可禁用菊花链模式。SYNC
的第一个下降沿可复位用于计算串行时钟数的计数器，以
确保将正确的位数移入和移出串行移位寄存器。执行写操
作时，SYNC的上升沿会中止写周期。
在第16个SCLK脉冲的下降沿之后，数据自动从输入移位寄
存 器 传 送 到 DAC。 若 需 进 行 其 他 串 行 传 输 ， 必 须 通 过
SYNC下降沿来复位计数器。
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AD5426/AD5432/AD5443
PCB布局和电源去耦
在任何注重精度的电路中，精心考虑电源和接地回路布局
都有助于确保达到规定的性能。AD5426/AD5432/AD5443
的印制电路板应采用模拟部分与数字部分分离设计，并限
制在某些电路板区域内。如果DAC所在系统中有多个器件
要求AGND至DGND连接，则只能在一个点上进行连接。
星形接地点应尽可能靠近器件。
该DAC应具有足够大的电源旁路电容10 µF，与电源上的0.1 µF
电容并联，并且尽可能靠近封装，最好是正对着器件。0.1 µF
电 容 应 具 有 低 有 效 串 联 电 阻 (ESR)和 低 有 效 串 联 电 感
(ESI)，如高频时提供低阻抗接地路径的普通陶瓷型电容，
以便处理内部逻辑开关所引起的瞬态电流。电源处也应当
运用低ESR 1 µF至10 µF钽电容或电解电容，以便尽可能减少
瞬态干扰，并滤除低频纹波。
时钟等快速开关信号应利用数字地屏蔽起来，以免向电路
板上的其它器件辐射噪声，并且绝不应靠近基准输入。
避免数字信号与模拟信号交叠。电路板相对两侧上的走线
应当彼此垂直，这样做有助于减小电路板上的馈通效应。
微带线技术是目前的最佳选择，但这种技术对于双面电路
板未必总是可行。采用这种技术时，电路板的元件侧专用
于接地层，信号走线则布设在焊接侧。
采用紧凑、最小引线长度的PCB布局设计是很好的做法。
输入的引线应尽可能短，以将IR压降和杂散电感降至最小。
VREF与RFB之间的PCB金属走线也应当匹配，使增益误差达
到最小。为了最大程度优化高频性能，电流至电压放大器
应尽可能靠近器件。
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AD5426/AD5432/AD5443
AD54xx和AD55xx器件概述
表11.
产品型号
AD5424
AD5426
AD5428
AD5429
AD5450
AD5432
AD5433
AD5439
AD5440
AD5451
AD5443
AD5444
AD5415
AD5405
AD5445
AD5447
AD5449
AD5452
AD5446
AD5453
AD5553
AD5556
AD5555
AD5557
AD5543
AD5546
AD5545
AD5547
分辨率
8
8
8
8
8
10
10
10
10
10
12
12
12
12
12
12
12
12
14
14
14
14
14
14
16
16
16
16
DAC编号
1
1
2
2
1
1
1
2
2
1
1
1
2
2
2
2
2
1
1
1
1
1
2
2
1
1
2
2
INL (LSB)
±0.25
±0.25
±0.25
±0.25
±0.25
±0.5
±0.5
±0.5
±0.5
±0.25
±1
±0.5
±1
±1
±1
±1
±1
±0.5
±1
±2
±1
±1
±1
±1
±2
±2
±2
±2
接口
并行
串行
并行
串行
串行
串行
并行
串行
并行
串行
串行
串行
串行
并行
并行
并行
串行
串行
串行
串行
串行
并行
串行
并行
串行
并行
串行
并行
封装
RU-16, CP-20
RM-10
RU-20
RU-10
RJ-8
RM-10
RU-20, CP-20
RU-16
RU-24
RJ-8
RM-10
RM-8
RU-24
CP-40
RU-20, CP-20
RU-24
RU-16
RJ-8, RM-8
RM-8
UJ-8, RM-8
RM-8
RU-28
RM-8
RU-38
RM-8
RU-28
RU-16
RU-38
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特性
10 MHz带宽，17 ns CS脉冲宽度
10 MHz带宽，50 MHz串行
10 MHz带宽，17 ns CS脉冲宽度
10 MHz带宽，50 MHz串行
10 MHz带宽，50 MHz串行
10 MHz带宽，50 MHz串行
10 MHz带宽，17 ns CS脉冲宽度
10 MHz带宽，50 MHz串行
10 MHz带宽，17 ns CS脉冲宽度
10 MHz带宽，50 MHz串行
10 MHz带宽，50 MHz串行
50 MHz串行接口
10 MHz带宽，50 MHz串行
10 MHz带宽，17 ns CS脉冲宽度
10 MHz带宽，17 ns CS脉冲宽度
10 MHz带宽，17 ns CS脉冲宽度
10 MHz带宽，50 MHz串行
10 MHz带宽，50 MHz串行
10 MHz带宽，50 MHz串行
10 MHz带宽，50 MHz串行
4 MHz带宽，50 MHz串行时钟
4 MHz带宽，20 ns WR脉冲宽度
4 MHz带宽，50 MHz串行时钟
4 MHz带宽，20 ns WR脉冲宽度
4 MHz带宽，50 MHz串行时钟
4 MHz带宽，20 ns WR脉冲宽度
4 MHz带宽，50 MHz串行时钟
4 MHz带宽，20 ns WR脉冲宽度
AD5426/AD5432/AD5443
外形尺寸
3.10
3.00
2.90
10
3.10
3.00
2.90
5.15
4.90
4.65
6
1
5
PIN 1
IDENTIFIER
0.50 BSC
0.95
0.85
0.75
15° MAX
1.10 MAX
0.30
0.15
6°
0°
0.70
0.55
0.40
0.23
0.13
COMPLIANT TO JEDEC STANDARDS MO-187-BA
091709-A
0.15
0.05
COPLANARITY
0.10
图51. 10引脚超小型封装[MSOP]
(RM-10)
图示尺寸单位：mm
订购指南
型号1
AD5426YRM
AD5426YRM-REEL
AD5426YRM-REEL7
AD5426YRMZ
AD5426YRMZ-REEL
AD5426YRMZ-REEL7
AD5432YRM
AD5432YRM-REEL7
AD5432YRMZ
AD5432YRMZ-REEL
AD5432YRMZ-REEL7
AD5443YRM
AD5443YRM-REEL
AD5443YRM-REEL7
AD5443YRMZ
AD5443YRMZ-REEL
AD5443YRMZ-REEL7
EVAL-AD5443SDZ
EVAL-AD5443-DBRDZ
1
分辨率（位）
8
8
8
8
8
8
10
10
10
10
10
12
12
12
12
12
12
INL (LSB)
±0.25
±0.25
±0.25
±0.25
±0.25
±0.25
±0.5
±0.5
±0.5
±0.5
±0.5
±1
±1
±1
±1
±1
±1
温度范围
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
Z = RoHS兼容器件，#表示RoHS兼容器件的产品可能在顶部或底部进行标识。
©2004–2012 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
D03162sc-0-7/12(F)
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封装描述
10引脚 MSOP
10引脚 MSOP
10引脚 MSOP
10引脚 MSOP
10引脚 MSOP
10引脚 MSOP
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评估板
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