シリアル・インターフェース付き
8/10/12ビット広帯域幅乗算型DAC
AD5426/AD5432/AD5443*
特長
機能ブロック図
動作電源電圧：3.0∼5.5V
50MHzのシリアル・インターフェース
乗算帯域幅：10MHz
±10Vのリファレンス電圧入力
低グリッチ・エネルギー：2nV-s以下
拡張工業用温度範囲（3）
：−40∼＋125℃
10ピンMSOPパッケージ
8/10/12ビットの電流出力DACとピン互換
単調増加性を保証
4象限乗算
電圧低下検出機能付きパワーオン・リセット
ディジーチェーン・モード
リードバック機能
消費電力：0.4μA (typ)
VDD
AD5426/
AD5432/
AD5443
VREF
R
8/10/12ビット
R-2R DAC
RFB
IOUT1
IOUT2
DACレジスタ
パワーオン・
リセット
SYNC
SCLK
SDIN
入力ラッチ
制御ロジックおよび
入力シフト・レジスタ
SDO
GND
アプリケーション
携帯型バッテリ駆動のアプリケーション
波形発生器
アナログ信号処理
計測機器アプリケーション
プログラマブルなアンプおよび減衰器
デジタル制御のキャリブレーション
プログラマブル・フィルタおよび発振器
コンポジット・ビデオ
超音波機器
ゲイン、オフセット、電圧のトリミング
概要
AD5426/AD5432/AD5443はCMOSサブミクロン・プロセスで製造され
AD5426/AD5432/AD5443は8/10/12ビットのCMOS電流出力D/Aコン
ているため、10MHzの大信号乗算帯域幅を持つすぐれた4象限乗算
バータ
（DAC）です。
機能を提供します。
これらのデバイスは3.0∼5.5Vの電源で動作し、バッテリ駆動のアプリ
フルスケール出力電流は、外部リファレンス入力電圧（VREF）によ
ケーションおよびその他の多くのアプリケーションに適しています。
って決定されます。外付けの電流／電圧変換用高精度アンプと組
み合わせて使用すると、内蔵の帰還抵抗（RFB）は温度トラッキング
これらのDACは、SPI®、QSPI™、MICROWIRE™および多くのDSPイ
機能とフルスケール電圧出力を可能にします。
ンターフェース規格と互換性を持つダブル・バッファ付き3線式シリア
ル・インターフェースを採用しています。さらに、シリアル・データ出力ピ
AD5426/AD5432/AD5443は小型の10ピンMSOPパッケージを採用し
ン
（SDO）
により、複数パッケージを使う際にデイジーチェーン接続が可
ています。
能です。データ・リードバック機能を使うと、SDOピンを介してDACレジ
スタの値を読み出すことができます。パワーアップ時には、内部のシフ
ト・レジスタとラッチにゼロが設定され、DAC出力はゼロスケールにな
ります。
*米国特許No. 5,689,257
REV.0
アナログ・デバイセズ株式会社
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ニューピア竹芝サウスタワービル
（6350）6868
（代）〒532-0003
大阪営業所／大阪府大阪市淀川区宮原3-5-36 電話06
新大阪MTビル2号
AD5426/AD5432/AD5443―仕様1
（VDD＝3∼5.5V、VREF＝10V、IOUTx＝OV。特に指定のない限り、すべての仕様はTMIN∼TMAXで規定。特に指定のない限り、DC
性能はOP177で、AC性能はAD8038で測定）
パラメータ
Min
静的性能
AD5426
分解能
相対精度
（積分非直線性）
微分非直線性
AD5432
分解能
相対精度
（積分非直線性）
微分非直線性
AD5443
分解能
相対精度
（積分非直線性）
微分非直線性
ゲイン誤差
ゲイン誤差温度係数2
出力リーク電流
リファレンス電圧入力2
リファレンス電圧入力範囲
VREF入力抵抗
RFB抵抗
入力容量
全ビット
「0」
のコード
全ビット
「1」
のコード
デジタル入出力2
入力ハイレベル電圧
（VIH）
入力ローレベル電圧
（VIL）
入力リーク電流
（IIL）
入力容量
VDD＝4.5∼5.5V
出力ローレベル電圧
（VOL）
出力ハイレベル電圧
（VOH）
VDD＝3∼3.6V
出力ローレベル電圧
（VOL）
出力ハイレベル電圧
（VOH）
動的性能2
リファレンス入力乗算帯域幅
出力電圧セトリング時間
AD5426
AD5432
AD5443
デジタル遅延
10%∼90%での立上がり／立下がり時間
デジタルからアナログへのグリッチ・インパルス
乗算フィードスルー誤差
出力容量
IOUT2
IOUT1
デジタル・フイードスルー
全高調波歪み
（THD）
デジタルTHDクロック＝1MHz
50kHz fOUT
出力ノイズ・スペクトル密度
Typ
Max
単位
条件
8
±0.25
±0.5
ビット
LSB
LSB
単調増加性を保証
10
±0.5
±1
ビット
LSB
LSB
単調増加性を保証
12
±1
−1/＋2
±10
±5
±25
ビット
LSB
LSB
mV
ppm FSR/℃
nA
nA
データ＝0000h、TA＝25℃、IOUT
データ＝0000h、IOUT
±10
10
10
12
12
V
kΩ
kΩ
入力抵抗TC＝−50ppm/℃
入力抵抗TC＝−50ppm/℃
3
5
6
8
pF
pF
4
0.6
2
10
V
V
μA
pF
±5
8
8
1.7
0.4
V
V
ISINK＝200μA
ISOURCE＝200μA
0.4
V
V
ISINK＝200μA
ISOURCE＝200μA
MHz
VREF＝±3.5V：DACに全ビット
「1」
をロード
VREF＝10V：RLOAD＝100Ω、CLOAD＝15pF
±16mVのフルスケールで測定
±4mVのフルスケールで測定
±1mVのフルスケールで測定
インターフェース遅延時間
立上がりおよび立下がり時間、VREF＝10V、
RLOAD＝100Ω
主要キャリー付近での1LSB変化、VREF＝0V
DACラッチに全ビット
「0」
をロード。VREF＝±3.5V
1MHz
10MHz
VDD−1
VDD−0.5
10
50
55
90
40
15
100
110
160
75
30
ns
ns
ns
ns
ns
2
nV-s
70
48
dB
dB
22
10
12
25
0.1
単調増加性を保証
25
12
17
30
pF
pF
pF
pF
nV-s
−81
dB
全ビット
「0」
をロード
全ビット
「1」
をロード
全ビット
「0」
をロード
全ビット
「1」
をロード
＿＿＿
「0」
と全ビット
「1」
を
SYNCがハイレベルで、全ビット
交互にロードしたときのDAC出力へのフイードスルー
「1」
をロード、f＝1kHz
VREF＝3.5V pk-pk：全ビット
73
25
dB ＿
nV/√Hz
@ 1kHz
2
REV.0
AD5426/AD5432/AD5443
パラメータ
Min
SFDR性能（広帯域）
クロック＝10MHz
50kHz fOUT
20kHz fOUT
SFDR性能（狭帯域）
クロック＝1MHz
50kHz fOUT
20kHz fOUT
相互変調歪み
クロック＝1MHz
f1＝20kHz、f2＝25kHz
電源条件
電源電圧範囲
IDD
Typ
Max
単位
75
76
dB
dB
87
87
dB
dB
78
dB
3.0
0.4
5.5
5
0.6
V
μA
μA
注
1 温度範囲（Yバージョン）：−40∼＋125℃
2 設計および特性評価により保証。出荷テストは行っていません。
仕様は予告なく変更されることがあります。
REV.0
条件
AD5443、4096コードVREF＝3.5V
3
ロジック入力＝0VまたはVDD
TA＝25℃、ロジック入力＝0VまたはVDD
AD5426/AD5432/AD5443
タイミング特性1
（VDD＝3∼5.5V、VREF＝10V、IOUT2＝0V。特に指定のない限り、すべての仕様はTMIN∼TMAXで規定）
パラメータ
3.0∼5.5V
4.5∼5.5V
単位
条件／コメント
fSCLK
50
50
MHz（max）
最大クロック周波数
t1
20
20
ns（min）
SCLKサイクル時間
t2
8
8
ns（min）
SCLKのハイレベル時間
t3
8
8
ns（min）
t4 2
13
13
ns（min）
SYNC立下がりエッジからSCLKアクティブ・エッジまでのセットアップ時間
データのセットアップ時間
t5
5
5
ns（min）
t6
3
3
ns（min）
SCLKのローレベル時間
＿＿＿
データのホールド時間
＿＿＿
t7
5
5
ns（min）
t8
30
30
ns（min）
SYNCの最小ハイレベル時間
t9 3
80
45
ns（typ）
SCLKアクティブ・エッジからSDO有効まで
120
65
ns（max）
SYNC立上がりエッジからSCLKアクティブ・エッジまで
＿＿＿
注
1 図1と2を参照。温度範囲（Yバージョン）：−40∼＋125℃。設計および特性評価により保証。出荷テストは行っていません。すべての入力信号はtr＝tf＝1ns （VDDの10∼90%）で規定し、(VIL＋VIH)/2の
電圧レベルからの時間です。
2 シリアル・ワードの制御ビットで決定される立下がりまたは立上がりエッジ。
3 デイジーチェーン・モードとリードバック・モードは、最大クロック周波数で動作できません。SDOタイミング仕様は、図3に示す負荷回路で測定。
仕様は予告なく変更されることがあります。
t1
SCLK
t2
t3
t8
t7
t4
SYNC
t6
t5
DIN
DB15
DB0
代わりに、制御ビットの指定により、
データをSCLKの立上がりエッジで入力シフト・レジスタに入力できます。
上記のSCLKを反転した場合のタイミング。
図1.
スタンドアロン・モードのタイミング図
t1
SCLK
t2
t3
t7
t8
t4
SYNC
t6
t5
SDIN
DB15 (N)
DB0 (N)
DB15
(N+1)
DB0 (N+1)
DB15(N)
DB0(N)
t9
SDO
代わりに、制御ビットの指定により、
データをSCLKの立上がりエッジで入力シフト・レジスタに入力できます。
この場合、
データはSCLKの立下がりエッジでSDOから出力されます。上記のSCLKを反転した場合のタイミング。
図2.
デイジーチェーン・モードとリードバック・モードのタイミング図
4
REV.0
AD5426/AD5432/AD5443
絶対最大定格1、2
（特に指定のない限り、TA＝25℃）
200μA
GNDに対するVDD ･･･････････････････････････････−0.3∼＋7V
IOL
GNDに対するVREF、RFB ･････････････････････････−12∼＋12V
VOH (MIN) + VOL (MAX)
出力ピンへ
GNDに対するIOUT1、IOUT2････････････････････････−0.3∼＋7V
2
CL
20pF
ロジック入力および出力3 ････････････････−0.3V∼VDD＋0.3V
200μA
動作温度範囲
IOH
拡張工業用（Yバージョン）･･････････････････−40∼＋125℃
図3.
保存温度範囲 ････････････････････････････････−65∼＋150℃
SDOタイミング仕様用の負荷回路
ジャンクション温度･･････････････････････････････････ 150℃
10ピンMSOPのθJA熱抵抗 ･･････････････････････････ 206℃/W
リードピン温度（ハンダ処理、10秒） ･････････････････ 300℃
赤外線リフロー時のピーク温度（<20秒）･･･････････････ 235℃
注
1 絶対最大定格を超えるストレスを加えると、デバイスに恒久的な損傷を与えることがあります。
この規定は、ストレス定格のみを指定するものであり、この仕様の動作に関するセクションに
記載されている規定値以上でのデバイス動作を定めたものではありません。長時間デバイスを
絶対最大定格状態に置くと、デバイスの信頼性に影響を与えることがあります。
2 100mAまでの過渡電流ではSCRラッチ・アップは生じません。
＿＿＿＿
3 SCLK、SYNC、DINでの過電圧は、内部ダイオードでクランプされます。
オーダー・ガイド
製品モデル
分解能
（ビット）
INL (LSB)
温度範囲
パッケージ
マーキング
パッケージ・
オプション
AD5426YRM
8
±0.25
−40∼＋125℃
MSOP
D1Q
RM-10
AD5426YRM-REEL
8
±0.25
−40∼＋125℃
MSOP
D1Q
RM-10
AD5426YRM-REEL7
8
±0.25
−40∼＋125℃
MSOP
D1Q
RM-10
AD5432YRM
10
±0.5
−40∼＋125℃
MSOP
D1R
RM-10
AD5432YRM-REEL
10
±0.5
−40∼＋125℃
MSOP
D1R
RM-10
AD5432YRM-REEL7
10
±0.5
−40∼＋125℃
MSOP
D1R
RM-10
AD5443YRM
12
±1
−40∼＋125℃
MSOP
D1S
RM-10
AD5443YRM-REEL
12
±1
−40∼＋125℃
MSOP
D1S
RM-10
AD5443YRM-REEL7
12
±1
−40∼＋125℃
MSOP
D1S
RM-10
EVAL-AD5426EB
評価用キット
EVAL-AD5432EB
評価用キット
EVAL-AD5443EB
評価用キット
注意
ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4,000Vもの高圧の静電気が容易に蓄積され、
検知されないまま放電されることがあります。本製品は当社独自のESD保護回路を内蔵してはいますが、デバイスが高エ
ネルギーの静電放電を被った場合、回復不能の損傷を生じる可能性があります。したがって、性能劣化や機能低下を防
止するため、ESDに対する適切な予防措置を講じることをお勧めします。
REV.0
5
WARNING!
ESD SENSITIVE DEVICE
AD5426/AD5432/AD5443
ピン配置
IOUT1 1
IOUT2 2
GND 3
1 0 RFB
AD5426/
AD5432/
AD5443
9
VREF
8
VDD
4
7
SDO
SDIN 5
（実寸では
ありません） 6
SCLK
SYNC
ピン機能の説明
ピン番号
記号
説明
1
IOUT1
DACの電流出力。
2
IOUT2
DACのアナログ・グラウンド。このピンは通常、システムのアナログ・グラウンドに接続します。
3
GND
グラウンド・ピン。
4
SCLK
シリアル・クロック入力。デフォルトでは、データはシリアル・クロック入力の立下がりエッジでシフト・レジスタに入
力されます。代わりに、シリアル制御ビットを使って、SCLKの立上がりエッジでデータがシフト・レジスタに入力さ
れるように、デバイスを設定することもできます。
5
SDIN
シリアル・データ入力。データはシリアル・クロック入力のアクティブ・エッジで16ビット入力レジスタに入力されます。
デフォルトでは、パワーアップ時、データはSCLKの立下がりエッジでシフト・レジスタに入力されます。制御ビットを
使用し、アクティブ・エッジを立上がりエッジに変更できます。
＿＿＿
＿＿＿
6
SYNC
アクティブ・ローレベルの制御入力。これは、入力データに対するフレーム同期信号です。SYNCがローレベルにな
ると、SCLKバッファとDINバッファが動作を開始し、入力シフト・レジスタがイネーブルになります。データは後続
クロックのアクティブ・エッジでシフト・レジスタに入力されます（パワーオン時のデフォルトは立下がりクロック・エッ
ジ）
。スタンドアロン・モードでは、シリアル・インターフェースがクロック数をカウントし、16番目のアクティブ・クロッ
ク・エッジでデータがシフト・レジスタにラッチされます。
7
SDO
シリアル・データ出力。この出力では、複数デバイスをデイジーチェーン接続することが可能です。デフォルトでは、
データはSCLKの立下がりエッジでシフト・レジスタに入力され、SCLKの立上がりエッジでSDOから出力されます。
データは常に、データをシフト・レジスタにローディングするエッジと反対のエッジで出力されます。リードバック制御
ワードをシフト・レジスタに書き込むと、DACレジスタの値がリードバックのためにSDOピンに出力され、アクティブ・
クロック・エッジと反対のエッジで出力されます。
8
VDD
正電源入力。これらのデバイスは3∼5.5Vの電源で動作します。
9
VREF
DACのリファレンス電圧入力。
10
RFB
DACの帰還抵抗ピン。外付けアンプの出力に接続して、DACの電流出力を電圧に変換します。
6
REV.0
代表的な性能特性―AD5426/AD5432/AD5443
0.20
TA = 25 ℃
VREF = 10V
VDD = 5V
0.4
0.3
0.10
INL (LSB)
0.05
0
–0.05
TA = 25 ℃
VREF = 10V
VDD = 5V
0.8
0.6
0.2
0.4
0.1
0.2
INL (LSB)
0.15
INL (LSB)
1.0
0.5
TA = 25 ℃
VREF = 10V
VDD = 5V
0
–0.1
0
–0.2
–0.2
–0.4
–0.3
–0.6
–0.4
–0.8
–0.10
–0.15
–0.20
0
50
特性1.
100
150
コード
200
–0.5
250
コード対INL（8ビットDAC）
200
特性2.
0.20
400
600
コード
800
–1.0
1000
コード対INL（10ビットDAC）
0.3
0
–0.05
0.6
0.2
0.4
0.1
0.2
0
–0.1
–0.20
–0.4
–0.3
–0.6
–0.4
–0.8
–0.5
50
0
100
150
–1.0
0
250
200
200
400
600
コード
コード
特性4.
コード対DNL（8ビットDAC）
特性5.
0.6
1000
コード対DNL（10ビットDAC）
–0.45
最大 INL
3
0
–0.55
–0.60
1
0
–1
最小 INL
最小 DNL
–3
–0.65
–0.2
–4
2
3
特性7.
REV.0
4
5
6
7
リファレンス電圧
VDD = 3V
–2
–0.1
–0.3
VDD = 5V
2
誤差(mV)
DNL (LSB)
0.1
コード対DNL（12ビットDAC）
4
–0.50
TA = 25 ℃
VREF = 10V
VDD = 5V
AD5443
500 1000 1500 2000 2500 3000 3500 4000
コード
5
0.4
0.2
0
特性6.
TA = 25 ℃
VREF = 10V
VDD = 5V
AD5443
0.5
INL (LSB)
800
–0.40
0.3
0
–0.2
–0.2
–0.10
–0.15
コード対INL（12ビットDAC）
TA = 25 ℃
VREF = 10V
VDD = 5V
0.8
DNL (LSB)
DNL (LSB)
0.05
500 1000 1500 2000 2500 3000 3500 4000
コード
1.0
TA = 25 ℃
VREF = 10V
VDD = 5V
0.4
0.10
0
特性3.
0.5
TA = 25 ℃
VREF = 10V
VDD = 5V
0.15
DNL (LSB)
0
8
9
リファレンス電圧対INL
10
–0.70
2
3
特性8.
4
5
6
7
リファレンス電圧
8
9
リファレンス電圧対DNL
7
10
–5
VREF = 10V
–60 –40 –20 0
特性9.
20 40 60 80 100 120 140
温度（℃）
ゲイン誤差の温度特性
AD5426/AD5432/AD5443
2.0
TA = 25 ℃
VREF = 2.5V
VDD = 3V
AD5443
3
1.5
TA = 25 ℃
VREF = 0V
VDD = 3V
AD5443
最大INL
0.5
2
0.3
最大INL
0
LSB
最大DNL
最小DNL
–1
–0.5
–2
–3
最小DNL
–1.5
–4
–2.0
–5
特性10.
IOUT2に加えられたVBIAS電圧対
直線性
0
4
最大INL
3
2
2
ゲイン誤差
TA = 25 ℃
VREF = 0V
VDD = 5V
AD5443
0.1
0
–0.1
オフセット誤差
最大DNL
0
最大DNL
0
最大INL
最小DNL
–1
–2
–1
–0.2
TA = 25 ℃
VREF = 2.5V
VDD = 5V
AD5443
1
LSB
1
LSB
電圧(mV)
特性12. IOUT2に加えられたVBIAS電圧対
ゲイン誤差およびオフセット誤差
3
0.2
最小INL
–3
–0.3
TA = 25 ℃
VREF = 2.5V
VDD = 3V AND 5V
–0.4
–0.5
–0.5
0.5 0.6 0.7 0.8 0.9 1.0 1.1 1.2 1.3 1.4 1.5
VBIAS (V)
IOUT2に加えられたVBIAS電圧対
直線性
0.4
0.3
オフセット誤差
–0.4
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0
VBIAS (V)
特性11.
0.5
0
–0.1
–0.3
最小INL
0.5 0.6 0.7 0.8 0.9 1.0 1.1 1.2 1.3 1.4 1.5
VBIAS (V)
0.1
–0.2
最小INL
–1.0
ゲイン誤差
0.2
1
0
TA = 25 ℃
VREF = 0V
VDD = 3V AND 5V
0.4
最大DNL
電圧(mV)
1.0
LSB
0.5
4
0
–2
–4
最小DNL
–3
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0
VBIAS (V)
0.5
最小INL
1.5
1.0
2.0
–5
0.5
2.5
1.0
特性14.
0.7
1.6
0.6
1.4
0.5
1.2
IOUT2に加えられたVBIAS電圧対
直線性
特性15.
IOUT2に加えられたVBIAS電圧対
直線性
0.50
TA = 25 ℃
0.45
VDD = 5V
電流(mA)
0.4
0.3
TA = 25 ℃
0.2
0.6
0
1
2
3
入力電圧(V)
IOUT1 VDD 3V
4
5
特性16.
電源電流対ロジック入力電圧、
＿＿＿
SYNC （SCLK、データ＝0）
0
–40 –20
特性17.
全ビット「0」
0.30
全ビット「1」
0.25
0.20
0.15
0.10
0.2
VDD = 3V
0
0.8
0.4
0.1
0.35
IOUT1 VDD 5V
1.0
電流(μA)
IOUT リーク電流(nA)
0.40
VDD = 5V
2.0
VBIAS (V)
VBIAS (V)
特性13. IOUT2に加えられたVBIAS電圧対
ゲイン誤差およびオフセット誤差
1.5
VDD = 3V
全ビット「1」 全ビット「0」
0.05
0
20
40 60
温度(℃)
80
100 120
IOUT1リーク電流の温度特性
8
0
–60 –40 –20 0
特性18.
20 40 60 80 100 120 140
温度(℃)
電源電流の温度特性
REV.0
AD5426/AD5432/AD5443
3.0
ゲイン(dB)
IDD (A)
2.5
2.0
1.5
VCC = 5V
1.0
VCC = 3V
0.5
0
1
10
100
特性19.
3.00
1k
10k 100k 1M 10M 100M
周波数(Hz)
電源電流対更新レート
TA = 25 ℃
ZS→FSを
ロード
DB11
DB10
0
DB8
DB7
DB6
DB5
DB4
DB3
DB2
TA = 25 ℃
VDD = 5V
VREF = 3.5V
入力
CCOMP = 1.8pF
AD8038アンプ
すべてOFF
1
10
100
出力電圧(V)
0.020
VDD 3V, 0V REF
NRG = 1.877nVs
7FFH→800H
10M
100M
リファレンス乗算帯域幅対周波数
および補償コンデンサ
–0.020
THD + N (dB)
PSRR (dB)
50
100
150
200
時間(ns)
フル・スケール
250
300
–1.760
VDD 3V, 3.5V REF
NRG = 0.647nVs
800H→7FFH
1k
10k 100k
周波数(Hz)
VDD 5V, 3.5V REF, NRG = 0.364nVs,
800H→7FFH
0
50
100
特性24.
250
150
200
時間(ns)
300
ミッドスケール遷移、
VREF＝3.5V
0.7
全ビット「1」
全ビット「0」
0.6
0.5
–70
–75
VDD = 5V
0.4
0.3
–80
–90
REV.0
–1.730
ミッドスケール遷移、VREF＝0V
–85
特性25.
VDD 3V, 3.5V REF
NRG = 1.433nVs
7FFH→800H
0.2
–100
100
TA = 25℃
VREF = 3.5V
AD8038アンプ
CCOMP = 1.8pF
AD5443
–1.750
ゼロ・スケール
10
10k 100k 1M 10M 100M
周波数(Hz)
–1.720
TA = 25 ℃
VDD = 3V
–65 VREF = 3.5V p-p
–40
1
1k
VDD 5V, 3.5V REF
NRG = 1.184nVs
7FFH→800H
–1.710
–60
–20
–120
0
特性23.
TA = 25 ℃
VDD = 3V
0 アンプ＝AD8038
–80
100
–1.740
VDD 5V, 0V REF
NRG = 0.119nVs,
800H→7FFH
–0.010
20
–60
–1.700
電流(μA)
特性22.
1M
周波数(Hz)
10
0.000
VREF = ± 2V, AD8038 C C 1.47pF
VREF = ± 2V, AD8038 C C 1pF
VREF = ± 0.15V, AD8038 C C 1pF
VREF = ± 0.15V, AD8038 C C 1.47pF
VREF = ± 3.51V, AD8038 C C 1.8pF
100k
1
特性21. リファレンス乗算帯域幅
―全ビット「1」をロード
TA = 25℃
VREF = 0V
AD8038アンプ
CCOMP = 1.8pF
AD5443
VDD 3V, 0V REF
NRG = 0.088nVs
800H→7FFH
0.030
0.010
–9.00
10k
–0.8
各コードに対するリファレンス乗算
帯域幅の周波数特性
VDD 5V, 0V REF
NRG = 2.049nVs
7FFH→800H
TA = 25 ℃
VDD = 5V
VREF =± 3.5V
CCOMP = 1.8pF
AD8038アンプ
–0.6
1k 10k 100k 1M 10M 100M
周波数(Hz)
0.040
–6.00
–0.4
DB0
0.050
–3.00
–0.2
DB1
0.060
TA = 25 ℃
VDD = 5V
AD8038アンプ
0.2
すべてON
DB9
特性20.
0.00
ゲイン(dB)
6
0
–6
–12
–18
–24
–30
–36
–42
–48
–54
–60
–66
–72
–78
–84
–90
–96
–102
ゲイン(dB)
TA = 25 ℃
AD5443
010101010101をロード
出力電圧(V)
3.5
1M
10M
電源電圧変動除去比の周波数特性
VDD = 3V
0.1
1
10
特性26.
100
1k
10k
周波数(Hz)
100k
1M
THD＋ノイズの周波数特性
9
0
–40 –20
0
特性27.
20
40 60
温度(℃)
80
100 120
電源電流の温度特性
AD5426/AD5432/AD5443
100
1.8
80
TA = 25 ℃
MCLK = 500kHz
1.6
1.4
VIH
VIL
0.8
60
40
0.6
TA = 25 ℃
VREF = 3.5V
AD8038アンプ
AD5443
20
0.4
0.2
0
0
2.5
3.0
特性28.
3.5
4.0
電圧(V)
4.5
5.0
5.5
10
特性29.
TA = 25 ℃
VREF = 3.5V
AD8038アンプ
AD5443
–20
TA = 25 ℃
VREF = 3.5V
AD8038アンプ
AD5426
20
20
30
40
0
50
0
fOUT周波数対広帯域SFDR
(AD5443)
特性30.
–20
–40
SFDR (dB)
–40
SFDR (dB)
–30
–40
–50
–60
–60
–70
–70
–80
–80
–80
–90
–90
–100
–100
特性31.
広帯域SFDR、fOUT＝50kHz、
更新＝1MHz
広帯域SFDR、fOUT＝20kHz、
更新＝1MHz
–100
25 30
35 40
45 50 55 60
周波数(Hz)
65 70 75
特性33. 狭帯域（±50%）
、
SFDR fOUT＝50kHz、更新＝1MHz
0
TA = 25 ℃
VREF = 3.5V
AD8038アンプ
AD5443
–20
–20
–30
–30
–40
–40
–50
TA = 25 ℃
VREF = 3.5V
AD8038アンプ
AD5443
–10
dB
SFDR (dB)
50 100 150 200 250 300 350 400 450 500
周波数(Hz)
特性32.
0
–10
–50
–60
–60
–70
–70
–80
–80
–90
–90
–100
10 12
–90
0
50 100 150 200 250 300 350 400 450 500
周波数(Hz)
50
–50
–70
0
40
TA = 25 ℃
VREF = 3.5V
AD8038アンプ
AD5443
–20
–30
–60
30
fOUT周波数対広帯域SFDR
(AD5426)
–10
–30
–50
20
0
TA = 25 ℃
VREF = 3.5V
AD8038アンプ
AD5443
–10
10
f OUT (kHz)
0
0
SFDR (dB)
0
MCLK = 200kHz
40
f OUT (kHz)
電源電圧対閾値電圧
–10
MCLK = 1MHz
MCLK = 500kHz
SFDR (dB)
SFDR (dB)
1.0
60
MCLK = 1MHz
1.2
閾値電圧(V)
MCLK = 200kHz
80
–100
14 16
18 20 22 24
周波数(Hz)
26 28 30
特性34. 狭帯域（±50%）、
SFDR fOUT＝20kHz、更新＝1MHz
10
15
20
25
周波数(Hz)
30
35
特性35. 狭帯域（±50%） IMD、
fOUT＝20kHz、25kHz、更新＝1MHz
10
REV.0
AD5426/AD5432/AD5443
用語集
デジタル・フイードスルー
デバイスが選択されていないときに、デバイスのデジタル入力での高周
相対精度（積分非直線性、INL）
波ロジック動作がデバイスを通して容量的に結合され、IOUTピンと後
相対精度またはエンドポイント非直線性とは、DAC伝達関数の両端
段の回路にノイズとして現れます。このノイズがデジタル・フイードスル
を結ぶ直線からの最大偏差を表します。0およびフルスケールの調整後
ーです。
に測定し、一般にLSB単位またはフルスケール値のパーセント値で表し
乗算フィードスルー誤差
ます。
DACに全ビット
「0」
をロードしたときの、DACのリファレンス電圧入力か
微分非直線性（DNL）
らDACのIOUT1ピンへの容量性フイードスルーに起因する誤差を表し
微分非直線性とは、隣接する2つのコード間で測定した変化と理論的
ます。
な1LSB変化との差をいいます。全動作温度範囲で最大−1LSBの規定
全高調波歪み(THD)
された微分非直線性によって、単調増加性が保証されます。
このDACはACリファレンス駆動が可能です。THDは、DAC出力の各
ゲイン誤差
高調波のrms和と基本波の比を表します。次に示すように、一般に2∼
ゲイン誤差またはフルスケール誤差とは、DACの理論出力値とデバイ
5次のような低い高調波だけで表されます。
スの実際の出力との出力誤差を表します。これらのDACの理論最大出
力はVREF−1LSBです。DACのゲイン誤差は、外付け抵抗で0に調整で
(V
2
きます。
THD = 20 log
2
2
2
+ V3 + V4 + V5
2
)
V1
出力リーク電流
出力リーク電流とは、DACのラダー・スイッチをオフにしたときに、こ
デジタル相互変調歪み
れらのスイッチに流入する電流を表します。IOUT1ピンの場合は、全ビ
2次相互変調歪み(IMD)は、DACでデジタル生成されたfa成分とfb成
「1」
ット
「0」
をDACにロードしてIOUT1電流を測定します。DACに全ビット
分の相対振幅、および2fa−fbと2fb−faの2次積です。
をロードすると、IOUT2ラインに流入する電流が最小になります。
スプリアス・フリー・ダイナミック・レンジ(SFDR)
出力容量
基本波信号がスプリアス・ノイズの干渉または歪みを受ける前の、DAC
で使用できるダイナミック・レンジをいいます。SFDRは、基本波の振幅
IOUT1またはIOUT2とAGNDとの間の容量。
と、DCからナイキスト周波数（DACサンプリング・レートの1/2、すなわち
出力電流セトリング時間
までの高調波または非高調波スプリアスの最大振幅との差として
fS/2）
フルスケール入力変化に対して、出力が規定のレベルまでに安定する
表されます。狭帯域SFDRは、任意のウインドウ・サイズ
（この場合は基
のに要する時間を表します。これらのデバイスでは、グラウンド接続され
本波の50%）
で測定したSFDRをいいます。デジタルSFDRは、信号が
た100Ωの抵抗を使って規定します。
デジタル生成された正弦波の場合に、DACで使用できるダイナミッ
ク・レンジです。
＿＿＿
セトリング時間仕様には、SYNCの立上がりエッジからフルスケール出力
変化までのデジタル遅延が含まれます。
デジタルからアナログへのグリッチ・インパルス
入力で状態変化があったとき、デジタル入力からアナログ出力へ注入
される電荷の大きさを表します。通常は、グリッチを電流信号または電
圧信号のどちらで測定するかに応じて、pA-secまたはnV-secで表したグ
リッチの面積として規定されます。
REV.0
11
AD5426/AD5432/AD5443
DAC部
低消費電力シリアル・インターフェース
＿＿＿
AD5426、AD5432、AD5443は標準の反転R-2Rラダー構成の8/10/12ビ
デバイスに書込みを行うとき、すなわちSYNCの立下がりエッジでのみ、
ットの電流出力DACです。図4に、8ビットのAD54246の簡略回路図を
インターフェースを完全にパワーアップさせて、デバイスの消費電力を最
示します。帰還抵抗RFBの値はRです。Rは通常、10kΩ（最小8kΩ、
小化しています。SCLK入力バッファとDIN入力バッファは、SYNCの立上
最大12kΩ）
です。IOUT1とIOUT2が同電位に保持されると、デジタル入力
がりエッジでパワーダウンされます。
＿＿＿
コードに関係なく、一定の電流が各ラダーに流入します。したがって、
VREFの入力抵抗は常に一定で公称値はRになります。DAC出力（IOUT）
DAC制御ビット：C3∼C0
はコードに依存し、種々の抵抗と容量を生成します。外付けアンプの選
制御ビットC3∼C0を使うと、表Iに示すDACの種々の機能を制御できま
択時は、アンプ反転入力ノードでDACによって生じるインピーダンス変
す。パワーオン時のDACのデフォルト設定は、次の通りです。
動を考慮する必要があります。
VREF
R
R
データはクロックの立下がりエッジでシフト・レジスタに入力され、デイジ
R
2R
2R
2R
2R
S1
S2
S3
S8
ーチェーン・モードがイネーブルになります。デバイスのパワーオン時は、
2R
DACレジスタとIOUTピンにはゼロスケールがロードされています。
R
RFB A
IOUT1
DAC制御ビットを使うと、パワーオン時の機能を調整できます。たとえば、
IOUT 2
デイジーチェーン接続を使用しない場合にそれをディスエーブルにし
DACのデータ・ラッチと
ドライバ
図4.
たり、アクティブ・クロック・エッジを立上がりエッジに変更したり、DAC
ラダーの簡略図
出力をゼロまたはミッドスケールにクリアすることが可能です。また、確認
のためにDACレジスタの値をリードバックすることも可能です。
DACにはVREF、RFB、IOUT1、IOUT2の各ピンが用意してあるため、きわめ
て汎用性が高く、たとえば、ユニポーラ出力、バイポーラ・モードでの4象
表 I.
限乗算、単電源動作モードなど、複数の動作モードの設定が可能です。
内蔵のRFB帰還抵抗に直列にマッチング・スイッチが使用されています。
RFBを測定する際には、連続性を維持するため電源をVDDに接続してく
ださい。
シリアル・インターフェース
AD5426/AD5432/AD5443は、SPI/QSPI/MICROWIREおよびDSPイン
ターフェース規格と互換性を持ち、かつ使いやすい3線式インターフェ
ースを内蔵しています。データは、16ビットワードでデバイスに書き込まれ
ます。この16ビットワードは、4ビットの制御ビットと8ビット、10ビット、12ビ
ットのデータビットにより構成されます
（図5）
。AD5443はDACデータの全
12ビットを使用します。AD5432は10ビットを使用し、下位2ビットは無視
します。AD5426は8ビットを使用し、下位4ビットは無視します。
DACの制御ビット
C3 C2 C1
C0
内蔵機能
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
無動作（パワーオン・デフォルト）
ロードおよび更新
リードバックの起動
予備
予備
予備
予備
予備
予備
デイジーチェーンをディスエーブル
立上がりエッジでデータをシフト・レジスタに入力
DAC出力をゼロにクリア
DAC出力をミッドスケールにクリア
予備
予備
予備
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
DB15 (MSB)
C3
C2
DB0 (LSB)
C1
DB7 DB6 DB5 DB4
C0
DB3 DB2 DB1 DB0
X
X
図5a.
AD5426の8ビット入力シフト・レジスタ値
DB15 (MSB)
C2
DB0 (LSB)
C1
C0
DB9 DB8 DB7 DB6 DB5 DB4
制御ビット
DB3 DB2 DB1 DB0
X
AD5432の10ビット入力シフト・レジスタ値
DB15 (MSB)
C2
X
データビット
図5b.
C3
X
データビット
制御ビット
C3
X
DB0 (LSB)
C1
C0 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2
制御ビット
DB1 DB0
データビット
図5c.
AD5443の12ビット入力シフト・レジスタ値
12
REV.0
AD5426/AD5432/AD5443
＿＿＿＿
SYNC機能
ここで、DはDACにロードされるデジタル・コードの整数値で、nは分解能
＿＿＿
SYNCは、フレーム同期信号およびチップ・イネーブルとして機能するエッ
です。
ジ・トリガ入力です。データは、SYNCがローレベルのときにのみデバイス
D＝0∼255（8ビットAD5426）
に転送できます。シリアル・データ転送を開始するときは、SYNCをローレ
＝0∼1023（10ビットAD5432）
ベルにして、SYNCの立下がりからSCLKの立下がりエッジまでの最小セ
＝0∼4095（12ビットAD5443）
ットアップ時間（t4）を確保します。
出力電圧の極性は、DCリファレンス電圧のVREF極性と反対になります。
＿＿＿
＿＿＿
＿＿＿
デイジーチェーン・モード
これらのDACは、負または正のリファレンス電圧で動作するように設計さ
デイジーチェーン・モードはデフォルトでパワーオン時にイネーブルになり
れています。VDD電源ピンは、内部デジタル・ロジックがDACスイッチのオ
ます。デイジーチェーン機能をディスエーブルにするときは、制御ワード
ン状態とオフ状態を駆動するときにのみ使います。
に1001を書き込みます。デイジーチェーン・モードでは、SCLKの内部ゲ
＿＿＿
ーティングがディスエーブルになります。SCLKはSYNCがローレベルの
これらのDACは、−10∼＋10VのACリファレンス信号も入力できるように
とき、入力シフト・レジスタに連続的に入力されます。16個を超えるクロッ
設計されています。
VDD
ク・パルスが入力されると、データはシフト・レジスタからはみ出して、SDO
R2
ピンに出力されます。このデータはSCLKの立上がりエッジで出力され
（こ
C1
れはデフォルトですが、制御ワードでアクティブ・エッジを変更可能）
、次
VDD
のデバイスでは立下がりエッジで有効になります
（デフォルト）
。このピンを
VREF
R1
チェーン内の次のデバイスのDIN入力に接続すると、複数デバイス・イン
VREF
RFB
IOUT1
AD5426/
AD5432/AD5443 I 2
OUT
SYNC SCLK SDIN
ターフェースを構成できます。システム内の各デバイスには、16個のクロ
A1
VOUT =
0 ∼ –V REF
GND
ック・パルスが必要です。したがって、必要な合計クロック・サイクル数は
16N
（Nはチェーン内の合計デバイス数）
になります。図3のタイミング図を
AGND
マイクロコントローラ
参照してください。
注
1. R1とR2は、ゲイン調整が必要な場合にのみ使用。
2. A1が高速アンプの場合、位相補償のC1（1∼2pF）が必要になることもあります。
＿＿＿
すべてのデバイスに対するシリアル転送が完了したら、SYNCをハイレベ
図6.
ルにします。これにより、入力シフト・レジスタに余分なデータが入力され
ユニポーラ動作
るのを防止します。必要なクロック・サイクル数を含むバースト・クロックを
リファレンス電圧が10V固定の場合、図6の回路は0∼−10Vのユニポー
使うことができ、そのしばらく後でSYNCをハイレベルにします。SYNCの
ラ出力電圧振幅になります。VINがAC信号の場合、この回路は2象限乗
立上がりエッジの後で、データは各デバイスの入力シフト・レジスタからア
算を実行します。
＿＿＿
＿＿＿
ドレス指定されたDACに自動的に転送されます。
表IIに、ユニポーラ動作におけるデジタル・コードと予測される出力電
制御ビット＝0000のとき、デバイスは無動作モードになります。デイジーチ
圧との関係を示します
（AD5426、8ビット）
。
ェーン・アプリケーションで、チェーン内の特定のDACの設定を変更した
表 II.
くない場合に、この機能が便利です。DACの制御ビットに0000を書き込
ユニポーラ・コード表
デジタル入力
1111 1111
1000 0000
0000 0001
0000 0000
むだけで、後続のデータビットが無視されます。
スタンドアロン・モード
パワーオン後、制御ワードに1001を書き込むと、デイジーチェーン・モード
＿＿＿
アナログ出力
（V）
−VREF(255/256)
−VREF (128/256)＝−VREF/2
−VREF(1/256)
−VREF (0/256)＝0
がディスエーブルになります。SYNCの最初の立下がりエッジで、シリア
バイポーラ動作
ル・クロック数をカウントしてシリアル・シフト・レジスタに正しいビット数を入
＿＿＿
出力させるカウンタがリセットされます。書込み中にSYNCが立ち上がる
アプリケーションによっては、フル4象限乗算機能、あるいはバイポーラ出力
と、書込みサイクルが中止されます。
振幅が必要となることがあります。これは、別の外付けアンプといくつかの
外付け抵抗を使用することで容易に実現できます
（図7）
。この回路では、
16番目のSCLKパルスの立下がりエッジの後、データが入力シフト・レジ
2つ目のアンプA2がゲイン2を提供します。リファレンス電圧からのオフセッ
スタからDACへ自動的に転送されます。次のシリアル転送を行うときは、
トで外付けアンプをバイアスすると、4象限乗算動作が得られます。この回
SYNCの立下がりエッジでカウンタをリセットする必要があります。
→ミッドス
路の伝達関数は、入力データ
（D）
がコード・ゼロ
（VOUT＝−VREF）
回路動作
負と正の両方の出力電圧が発生することを示しています。
＿＿＿
→フルスケール
（VOUT＝＋VREF）
へインクリメントすると、
ケール
（VOUT＝0V）
ユニポーラ・モード
V
オペアンプを1個使うと、図6に示すように、2象限乗算動作またはユ
ニポーラ出力電圧振幅が得られるようにデバイスを容易に構成でき
ます。
D V × V
ここで、DはDACにロードされるデジタル・コードの整数値で、nはDACの
分解能です。
出力アンプをユニポーラ・モードで接続した場合、出力電圧は次式で与
D ＝0∼255（8ビットAD5426）
えられます。
＝0∼1023（10ビットAD5432）
V
REV.0
V ×
D
＝0∼4095（12ビットAD5443）
VINがAC信号の場合、この回路は4象限乗算を実行します。
13
AD5426/AD5432/AD5443
R3
10kΩ
VDD
R2
VDD
VREF
±10V
R1
VREF
RFB
IOUT1
AD5426/
AD5432/AD5443
SYNC SCLK SDIN
R5
20kΩ
C1
A1
R4
10kΩ
IOUT 2
A2
VOUT =
∼ +VREF
–V REF GND
AGND
マイクロコントローラ
注
1. R1とR2は、ゲイン調整が必要な場合にのみ使用。コード10000000をDACにロードして、
VOUT＝0VになるようにR1を調節します。
2. 抵抗ペアR3とR4の値は一致し、かつ特性も一致している必要があります。
3. A/A21が高速アンプの場合、位相補償のC1（1∼2pF）が必要になることもあります。
図7.
バイポーラ動作
VDD
表IIIに、バイポーラ動作におけるデジタル・コードと予測され
る出力電圧との関係を示します（AD5426、8ビット）。
表 III.
VDD
バイポーラ・コード表
デジタル入力
1111 1111
1000 0000
0000 0001
0000 0000
VIN
C1
IOUT1
VREF
アナログ出力(V)
＋VREF(127/128)
0
−VREF(127/128)
−VREF(128/128)
RFB
A1
IOUT2
VOUT
GND
A2
VBIAS
注
1. わかりやすくするために他のピンは省略。
2. A1が高速アンプの場合、位相補償のC1（1∼2pF）が必要になる
こともあります。
安定性
I/V変換構成では、DACのIOUTとオペアンプの反転ノードをできるだけ短
い配線で接続する必要があり、正しいPCボードのレイアウト技術を使う
図8.
必要があります。各コード変化はステップ関数に対応しているため、オペ
アンプのGB積が制限されていて反転ノードの寄生容量が大きい場合に、
単電源の電流モード動作
この構成では、出力電圧は次式で求められます。
ゲイン・ピーキングが発生することがあります。この寄生容量によってオー
{ (
) (
V OUT = D × R FB R DAC × V BIAS −VIN
プン・ループ応答内に極が導入されるので、クローズド・ループ・アプリケ
ーションでリンギングや不安定が発生することがあります。
)} + V
BIAS
Dが0∼255 (AD5426)、0∼1023 (AD5432)、0∼4095 (AD5443)に変化す
安定性を得るために、オプションで補償コンデンサC1をRFBと並列に接
るにつれて、出力電圧がVOUT＝VBIASからVOUT＝2VBIAS−VINまで変化
続することもできます（図6∼７）
。C1が小さ過ぎると出力でリンギングが
します。
発生し、大き過ぎるとセトリング時間に悪影響を与えます。C1は経験的
V OUT = V BIAS ∼ VOUT = 2 V BIAS −V IN
に得られますが、一般に1∼2pFで十分に補償できます。
VBIASは、IOUT2ピンでの電流変動を問題なくシンク／ソースできるようにロ
単電源アプリケーション
ー・インピーダンス・ソースを持つ必要があります。
電流モード動作
これらのDACは、単電源アプリケーションでの動作を保証するように仕様
DACラダー内のスイッチが同じソース−ドレイン駆動電圧を持たなくなる
が定められ、テストされています。図8に、3.0∼5Vの単電源で動作する
ので、VINが低い電圧に制限されることに注意してください。その結
代表的な回路を示します。図8の電流モード回路では、IOUT2およびIOUT1
果、オン抵抗が異なるので、DACの直線性が損なわれます。特性10∼
はVBIASに加えられた分だけ正側にバイアスされています。
15を参照してください。
14
REV.0
AD5426/AD5432/AD5443
電圧スイッチング動作モード
生じて、ゲイン温度係数誤差が大きくなります。したがって、図11に示す
図9に、電圧スイッチング・モードでのこれらのDACの動作を示します。
回路を使用して、回路のゲインを増やすことを推奨します。R1、R2、R3
リファレンス電圧VINはIOUT1ピンに、IOUT2はAGNDに接続され、出力電
はすべて同じ温度係数を持つ必要がありますが、DACの温度係数に一
圧はVREFピンから得られます。この構成では、正のリファレンス電圧で正
致させる必要はありません。この方法は、1より大きいゲインが必要な回
の出力電圧が発生するので、単電源動作が可能です。DACの出力は
路に推奨します。
VDD
一定インピーダンス
（DACラダー抵抗）
の電圧なので、出力電圧をバッ
ファするためにオペアンプが必要です。リファレンス入力では、一定の
入力インピーダンスではなく、コードとともに変化する入力イン
ピーダンスが生じます。したがって、電圧入力はロー・インピーダンス・
R2
VIN
ソースから駆動する必要があります。
C1
RFB
VDD
IOUT1
VREF
VOUT
A1
IOUT2
R3
GND
VDD
R1
RFB
VIN
R2
R2
GAIN = R2 + R3
R2
R1 = R2R3
注
R2 + R3
1. わかりやすくするために他のピンは省略。
2. A1が高速アンプの場合、位相補償のC1（1∼2pF）が必要になることもあります。
VDD
IOUT1
A1
VREF
IOUT2
VOUT
図11.
電流出力DACのゲインの増加
GND
DACをデバイダまたはプログラマブル・ゲイン素子として使
用する場合
注
1. わかりやすくするために他のピンは省略。
2. A1が高速アンプの場合、位相補償のC1（1∼2pF）が必要になることもあります。
図9.
電流切替え型DACは非常にフレキシブルであり、さまざまなアプリケー
ションに適しています。このタイプのDACをオペアンプの帰還素子として
単電源の電圧スイッチング動作モード
接続し、かつ図12に示すようにRFBを入力抵抗として使うと、出力電圧は
デジタル入力値Dに反比例します。
また、VINは0.3V以上負側に振れないようにする必要があります。0.3V
を超えると、内部ダイオードがオンになり、デバイスの最大定格を超
D＝1−2nの場合、出力電圧は次のとおりです。
えてしまいます。このタイプのアプリケーションでは、DACのフルレンジ
の乗算機能は得られません。
V OUT =−V IN D =−V IN
(1−2 )
−n
正の出力電圧
出力電圧の極性は、DCリファレンス電圧のVREF極性と反対になることに
Dが減少すると、出力電圧が増加します。デジタル値Dが小さい場合は、
注意してください。正電圧出力を得るには、反転アンプを使って出力の
アンプが飽和しないようにして、所要精度が満たされるようにすることが
反転を行うと抵抗許容誤差の影響を受けるので、DACの入力に負のリ
大切です。たとえば、図12に示す回路で8ビットDACをバイナリ・コード
ファレンス電圧を接続することが望まれます。負のリファレンス電圧を生
10h (00010000)、すなわち16（10進数）
で駆動すると、出力電圧は16×
成するときは、リファレンス回路のVOUTピンとGNDピンがそれぞれ仮想
VINになります。ただし、DACが±0.5LSBの直線性仕様を持つ場合、実
グラウンドと−2.5Vになるように、リファレンスをオペアンプを使ってレベ
際にはDのウェイトは15.5/256∼16.5/256の範囲になり、出力電圧は15.5
ル・シフトできます
（図10）
。
∼16.5VINの範囲になります。つまり、DAC自体の最大誤差は0.2%です
が、＋3%の誤差になります。
VDD = 5V
VDD
ADR03
VIN
VOUT VIN
GND
C1
+ 5V
VDD
-2.5V
A2
A1
IOUT2
1/2 AD8552
VREF
IOUT2
VOUT =
0∼+2.5V
GND
-5 V
VDD
IOUT1
IOUT1
VREF
RFB
RFB
GND
1/2 AD8552
注
1. わかりやすくするために他のピンは省略。
2. A1が高速アンプの場合、位相補償のC1（1∼2pF）が必要になることもあります。
図10.
VOUT
注
わかりやすくするために他のピンは省略。
部品数最少の正電圧出力
ゲインの増加
図12. デバイダまたはプログラマブル・ゲイン素子として
使用した電流切替え型DAC
VINより大きい出力電圧が必要なアプリケーションでは、外付けアンプを
追加してゲインを増やすか、あるいは1段だけでゲイン増加を行いま
す。DAC薄膜抵抗の温度係数の影響を考慮することが重要です。単
にRFB抵抗に直列に抵抗を接続するだけでは、温度係数の不一致が
REV.0
15
AD5426/AD5432/AD5443
DACのリーク電流も、デバイダ回路での誤差原因になります。リーク電
アンプの選択
流は、DACを介してオペアンプから供給される逆向きの電流で相殺す
電流切替えモードでの基本的な条件は、低入力バイアス電流と低入力
る必要があります。VREFピンに流入する電流の値DだけがIOUT1ピンに流
オフセット電圧を持つアンプを使うことです。オペアンプの入力オフセッ
れるため、出力電圧は次の変化が必要です。
ト電圧は、回路の可変ゲインで増幅されます
（コード依存のDAC出力抵
抗によりゲインが変化します）
。隣接する2つのデジタル値の間でのこの
DACのリーク電流に起因する出力誤差電圧＝(リーク電流×R)/D
ノイズ・ゲイン変化により、アンプの入力オフセット電圧によって出力電
圧にステップ変化が発生します。この出力電圧変化は2つのコード間の
ここで、RはVREFピンでのDAC抵抗です。10nAのDACリーク電流、R＝
必要な変化に重畳されるため、微分直線性誤差を発生させます。この
10kΩ、ゲイン＝16（すなわち1/D）
では、誤差電圧は1.6mVになります。
誤差が非常に大きい場合には、DACの単調増加性が失われます。一
般に、入力オフセット電圧はLSBの1/4以下に抑えて、各コード間での単
リファレンスの選択
調増加性を保証する必要があります。
AD5426シリーズの電流出力DACで使用するリファレンスの選択では、
リファレンスの出力温度係数の仕様に注意する必要があります。このパ
また、オペアンプの入力バイアス電流は、バイアス電流が帰還抵抗RFB
ラメータはフルスケール誤差だけでなく、直線性性能（INLとDNL）
にも
に流入する結果、電圧出力にオフセットを発生させます。多くのオペア
影響します。リファレンスの温度係数は、システム精度仕様に合致する
ンプは入力バイアス電流が十分に低いため、12ビット・アプリケーショ
必要があります。たとえば、0∼50℃の温度範囲で1LSB以内に全体仕
ンで大きな誤差が生じることはありません。
様を維持する必要のある8ビット・システムでは、システムの最大温度ド
リフトは78ppm/℃未満にする必要があります。同じ温度範囲で2LSB以
電圧スイッチング回路では、回路の電圧出力でコード依存誤差が発生
内の全体仕様を持つ12ビット・システムでは、最大ドリフトを10ppm/℃に
するため、オペアンプのコモン・モード除去特性は重要です。多くのオペ
する必要があります。小さい出力温度係数を持つ高精度なリファレンス
アンプは、8/10/12ビット分解能での使用に適した十分なコモン・モード
電圧を選択することにより、この誤差源を小さくできます。表IVに、この
除去性能を持っています。
範囲の電流出力DACに使用できるアナログ・デバイセズのリファレン
スを示します。
DACスイッチが真の広帯域ロー・インピーダンスの各ソース
（VINとAGND）
から駆動される場合は、セトリング時間は短くなります。したがって、電圧
スイッチングDAC回路のスルーレートとセトリング時間は、主として出力
オペアンプによって決まります。この構成で最小のセトリング時間を得
（このアプリケーションでは電圧出力ノード）
の
るには、DACのVREFノード
容量を最小化することが重要です。そのためには、入力容量の小さい
バッファ・アンプを使い、ボードの設計に注意する必要があります。
表IV.
AD5426/AD5432/AD5443のDACに推奨されるアナログ・デバイセズの高精度リファレンス
製品番号
ADR01
ADR02
ADR03
ADR425
表V.
初期許容誤差
0.1%
0.1%
0.2%
0.04%
温度ドリフト
3ppm/℃
3ppm/℃
3ppm/℃
3ppm/℃
0.1∼10Hzのノイズ
20μV p-p
10μV p-p
10μV p-p
3.4μV p-p
パッケージ
SC70、TSOT、SOIC
SC70、TSOT、SOIC
SC70、TSOT、SOIC
MSOP、SOIC
AD5426/AD5432/AD5443のDACに適したアナログ・デバイセズの高精度オペアンプの例
製品番号
OP97
OP1177
AD8551
表VI.
出力電圧
10V
5V
2.5V
5V
最大電源電圧(V)
±20
±18
＋6
VOS(max) (μV)
25
60
5
IB(max) (nA)
0.1
2
0.05
GB積(MHz)
0.9
1.3
1.5
スルーレート(V/μs)
0.2
0.7
0.4
AD5426/AD5432/AD5443のDACに適したアナログ・デバイセズの高速オペアンプの例
製品番号
AD8065
AD8021
AD8038
AD9631
最大電源電圧(V)
±12
±12
±5
±5
BW @ACL (MHz)
145
200
350
320
スルーレート(V/μs)
180
100
425
1300
16
VOS (max)(μV)
1500
1000
3000
10000
IB(max) (nA)
0.01
1000
0.75
7000
REV.0
AD5426/AD5432/AD5443
多くの単電源回路にはアナログ信号範囲の一部としてグラウンドが含ま
フレーム同期遅延、フレーム同期のセットアップおよびホールド時間、デ
れるので、レールtoレール信号を処理できるアンプが必要となります。ア
ータ遅延、データのセットアップおよびホールド時間、SCLK幅の仕様に
ナログ・デバイセズは広範囲な単電源アンプを提供しています。
互換性がある場合、2個のデバイス間で一定のクロック速度での通信
＿＿＿
が可能です。DACインターフェースは、最小13nsのt4（SYNCの立下が
マイクロプロセッサとのインターフェース
りエッジからSCLKの立下がりエッジまでのセットアップ時間）
を想定して
マイクロプロセッサとこのDACファミリーとのインターフェースは、マイクロ
います。SPORTレジスタのクロック周波数とフレーム同期周波数につい
コントローラおよびDSPプロセッサと互換の標準プロトコルを使用するシ
ては、ADSP-21xxの『ユーザ・マニュアル』を参照してください。
リアル・バスを介して行います。通信チャンネルは、クロック信号、デー
SPORT制御レジスタは次のように設定します。
タ信 号 、同 期 信 号 で 構 成される3 線 式インターフェースで す。
AD5426/AD5432/AD5443では16ビット・ワードを使い、デフォルトでは
TFSW＝1、オルタネート・フレーミング
SCLKの立下がりエッジでデータが有効になりますが、これはデータワー
INVTFS＝1、アクティブ・ロー・フレーム信号
ド内の制御ビットを使って変更可能です。
DTYPE＝00、データ右詰め
ADSP-21xxとAD5426/AD5432/AD5443とのインターフェース
ISCLK＝1、内部シリアル・クロック
ADSP-21xxファミリーのDSPは、外付けロジックの追加なしに、容易にこ
TFSR＝1、ワードごとのフレーム
のDACファミリーにインターフェースできます。図13に、DACとADSP-
ITFS＝1、内部フレーミング信号
2191MのSPIインターフェースの例を示します。DSPのSCKがシリアル・
SLEN＝1111、16ビット・データワード
＿＿＿
（この場
データ・ラインDINを駆動します。SYNCは、ポート・ラインの1つ
＿＿＿＿
80C51/80L51とAD5426/AD5432/AD5443とのインターフェース
から駆動されます。
合SPIxSEL）
図15に、DACと8051との間のシリアル・インターフェースを示します。8051
ADSP-2191*
SPIxSEL
SYNC
MOSI
SDIN
SCK
SCLK
のTxDがDACのシリアル・インターフェースのSCLKを駆動し、RxDがシ
AD5426/
AD5432/
AD5443*
リアル・データ・ラインDINを駆動します。P3.3は、シリアル・ポートのビッ
＿＿＿
ト・プログラマブル・ピンであり、SYNCの駆動に使用します。データが
スイッチに転送されると、P3.3はローレベルになります。80C51/80L51は
データを8ビット・バイトとしてのみ転送するため、送信サイクル内には立
下がりクロック・エッジが8個のみ生じます。データをDACに正しくロー
ドするには、最初の8ビットが転送された後もP3.3をローレベルのままに
*わかりやすくするために他のピンは省略。
図13.
ADSP-2191のSPIとAD5426/AD5432/AD5443との
インターフェース
して、2番目の書込みサイクルを実行すると、データの2番目のバイトの
転送が開始されます。RxD上のデータはTxDの立上がりエッジでマイク
ロコントローラから出力され、立下がりエッジで有効になります。その結
図14に、DACとDSP SPORTのシリアル・インターフェースを示します。
果、DACとマイクロコントローラ・インターフェースとの間に外付けロジッ
このインターフェース例では、SPORT0を使って、DACのシフト・レジスタ
クは不要となります。このサイクルの完了後にP3.3をハイレベルにしま
へデータを転送します。送信は、SPORTをイネーブルにした後に、Txレ
す。8051は、データ・ストリームの先頭ビットとしてSBUFレジスタのLSB
ジスタにワードを書き込むことで開始します。書込みシーケンスでは、
を出力します。DACの入力レジスタは、MSBファーストでデータを受
データは、DSPのシリアル・クロックの各立上がりエッジで出力され、
け取る必要があります。送信ルーチンは、これを考慮しておく必要があ
SCLKの立下がりエッジでDACのシフト・レジスタに入力されます。DAC
ります。
＿＿＿
出力の更新は、SYNC信号の立上がりエッジで行われます。
8051*
ADSP-2101/
ADSP-2103/
ADSP-2191*
TFS
SYNC
DT
SDIN
SCLK
SCLK
AD5426/
AD5432/
AD5443*
TxD
SCLK
RxD
SDIN
P3.3
SYNC
AD5426/
AD5432/
AD5443*
*わかりやすくするために他のピンは省略。
図15.
*わかりやすくするために他のピンは省略。
図14. ADSP-2101/ADSP-2103/ADSP-2191 SPORTと
AD5426/AD5432/AD5443とのインターフェース
REV.0
17
80C51/80L51とAD5426/AD5432/AD5443との
インターフェース
AD5426/AD5432/AD5443
て行う必要があります。図18に接続図を示します。
MC68HC11とAD5426/AD5432/AD5443とのインターフェース
図16に、DACとMC68HC11マイクロコントローラとのシリアル・インター
フェースの例を示します。MC68HC11のシリアル・ペリフェラル・インター
PIC16C6x/7x*
フェース(SPI)は、マスター・モード(MSTR)＝1、クロック極性ビット
SCK/RC3
SCLK
(CPOL)＝0、クロック位相ビット(CPHA)＝1に設定します。SPIは、SPI制
SDI/RC4
SDIN
御レジスタ(SPCR)に書込みを行って設定します。MC68HC11の『ユー
RA1
AD5426/
AD5432/
AD5443*
SYNC
ザ・マニュアル』を参照してください。68HC11のSCKがDACインター
フェースのSCLKを駆動し、MOSI出力がAD5426/AD5432/AD5443の
*わかりやすくするために他のピンは省略。
＿＿＿
シリアル・データ・ライン(DIN)を駆動します。SYNC信号は、ポート・ライ
図18.
ン(PC7)から引き出されます。データをAD5426/AD5432/AD5443に転
＿＿＿
送するときは、SYNCラインをローレベルにします(PC7)。MOSIに出力さ
PIC16C6x/7xとAD5426/AD5432/AD5443との
インターフェース
PCボードのレイアウトと電源デカップリング
れるデータは、SCKの立下がりエッジで有効になります。シリアル・デー
タは68HC11から8ビット・バイトで転送され、送信サイクル内には立下
精度が重要な回路では、定格の性能を得るために電源とグラウンド・リ
がりクロック・エッジが8個のみ生じます。データはMSBファーストで転
ターンのレイアウトに注意する必要があります。AD5426/AD5432/AD5443
送されます。データをDACにロードするときは、最初の8ビットが転送さ
を実装するプリント回路ボードは、アナログ部分とデジタル部分を分離
れた後もPC7をローレベルのままにして、DACに対して2番目のシリアル
し、ボード内でそれぞれまとめて配置するように設計してください。
書込み動作を実行します。この手順の終わりに、PC7をハイレベルにし
複数のデバイスがAGNDとDGNDの接続を必要とするシステムでDAC
を使用する場合は、この接続は1ヵ所のみで行います。できるだけデバ
ます。
イスの近くにスター結線してください。
入力シフト・レジスタに以前書き込まれたデータを確認する場合は、SDO
＿＿＿
ラインをMC68HC11のMISOに接続して、SYNCをローレベルにすると、
これらのDACでは、パッケージのできるだけ近い所（理想的にはデ
シフト・レジスタがSCLKの立上がりエッジでデータを出力します。
バイスの真上）に10μFと0.1μFのコンデンサを並列接続すること
により十分な電源バイパスを持たせてください。0.1μFコンデンサは、
MC68HC11*
PC7
SYNC
SCK
SCLK
MOSI
SDIN
高周波でグラウンドにロー・インピーダンス・パスを提供する一般的なセ
AD5426/
AD5432/
AD5443*
ラミック型のような等価直列抵抗(ESR)が小さく、かつ等価直列インダク
タンス(ESL)が小さいものを使って、内部ロジックのスイッチングに起因
する過渡電流を処理する必要があります。ESRが小さい1∼10μFのタ
ンタル・コンデンサまたは電解コンデンサも電源に接続して、過渡電圧
を抑え、かつ低周波リップルを除去する必要があります。
*わかりやすくするために他のピンは省略。
図16.
68HC11/68L11とAD5426/AD5432/AD5443との
インターフェース
クロックなどの高速スイッチング信号はデジタル・グラウンドでシールドし
て、ボード上の他の部分へノイズを放出しないようにし、リファレンス入
力の近くを通らないようにします。
MICROWIREとAD5426/AD5432/AD5443とのインターフェース
図17に、DACと任意のMICROWIRE互換デバイスとのインターフェー
スを示します。シリアル・データはシリアル・クロックSKの立下がりエッジ
デジタル信号とアナログ信号は交差しないようにしてください。ボー
で出力され、SKの立上がりエッジでDACの入力シフト・レジスタに入力
ドの反対側のパターンは、互いに直角になるように配置します。これに
されます。この立上がりエッジは、DACのSCLKの立下がりエッジに対
より、ボードを通過するフイードスルーの影響を削減できます。マイクロ
ストリップ技術は最善ですが、両面ボードでは必ずしも使用できるとは
応します。
限りません。この技術では、ボードの部品面をグラウンド・プレーン専用
MICROWIRE*
SK
SCLK
SO
SDIN
CS
SYNC
にし、信号パターンはハンダ面に配線します。
AD5426/
AD5432/
AD5443*
レイアウトは、リード長をできるだけ短くしたコンパクトな設計
を推奨します。入力までの配線はできるだけ短くして、IR電圧降下と
浮遊インダクタンスを小さくする必要があります。
*わかりやすくするために他のピンは省略。
VREFとRFBの間のPCボードのメタル・パターンも、ゲイン誤差を小さくす
図17.
MICROWIREとAD5426/AD5432/AD5443との
インターフェース
るためにマッチングさせる必要があります。最大の高周波性能を得るに
は、I/Vアンプをできるだけデバイスの近くに配置する必要があります。
PIC16C6x/7xとAD5426/AD5432/AD5443とのインターフェース
PIC16C6x/7xの同期シリアル・ポート(SSP)をSPIマスターに設定します
（クロック極性ビットCKP＝0）
。これは、同期シリアル・ポート制御レジス
タ(SSPCON)への書込みによって実行します。PIC16/17マイクロコント
ローラの『ユーザ・マニュアル』を参照してください。この例では、I/O
＿＿＿
ポートRA1を使ってSYNCパルスを発生させ、DACのシリアル・ポートを
イネーブルにします。このマイクロコントローラは、各シリアル転送動作
でデータを8ビットだけ転送します。したがって、書込み動作を2回続け
18
REV.0
AD5426/AD5432/AD5443
AD5426/AD5432/AD5443シリーズDACの評価用ボード
評価用ボードの操作
電源
評価用ボードは、12ビットのAD5443と電流／電圧アンプAD8065で構
成されています。評価用ボードには、10VリファレンスADR01が内蔵さ
このボードには±12Vと＋5Vの電源が必要です。＋12VのVDDとVSSは
れています。外付けのリファレンスもSMB入力を介して接続できます。
出力アンプの電源として、＋5VはDAC (VDD1)とトランシーバ(VCC)の電
源として使います。
評価用キットには、DACを制御する自己インストール型のPCソフトウェ
アのCD-ROMが含まれています。このソフトウェアを使うと、デバイスへ
両電源は、10μFのタンタル・コンデンサと0.1μFのセラミック・コンデン
のコードの書込みが容易に行えます。
サでそれぞれのグラウンド・プレーンにデカップリングされています。
Link1 (LK1)は、内蔵リファレンス(ADR01)またはJ2に接続される外付
けリファレンスの選択に使います。AD5426/AD5432/AD5443の場合は
SDOの位置にあるLink2を使ってください。
VDD1
J3
P1–3
P1–2
P1–4
SCLK
SCLK
4
J4
5
6
P1–13
P1–19
P1–20
P1–21
P1–22
P1–23
P1–24
P1–25
P1–26
P1–27
P1–28
P1–29
P1–30
IOUT1
SYNC
SDO/LDAC
GND
A
B
VREF
AD5426/
AD5432/
AD5443
SDO
+
C1
0.1μF
8
R1 = 0Ω
C2
10μF
C7
C6
4.7pF
10
RFB
IOUT2
LDAC
LK2
SDIN
SDO/LDAC
7
P1–5
VDD
SYNC
SYNC
J6
SCLK
SDIN
SDIN
J5
U1
AD8065AR
2
1
2
3
3
U3
VREF
VREF
VDD
J2
9
VDD
2
5
C4
0.1μF
+VIN
VOUT
6
U2
ADR01AR
TRIM
GND
VDD
C5
0.1μF
4
P2–3
C11
0.1μF
+ C12
10μF
P2–2
C13
0.1μF
+ C14
AGND
10μF
P2–1
VSS
VDD1
P2–4
C15
0.1μF
+ C16
10μF
図19.
REV.0
TP1
4
V–
V+
LK1
C3
10μF
C8
VSS
10μF
+
0.1μF
AD5426/AD5432/AD5443評価用ボードの回路図
19
6
VOUT
J1
7
C9 10μF
+
C10 0.1μF
AD5426/AD5432/AD5443
P1
SCLK
J3
C11
U3
SDIN
J4
SDIN
SYNC
SYNC
U1
R1 C6
C1
C2
TP1
J1
VOUT
C8
SCLK
C4
VREF LK1
U2
SDO
J5 SDO/LDAC
VREF
J2
SDO/LDAC
C9
C16
J6
LK2
C3
C14
C10
C13
LDAC
C15
図20.
VSS
AGND
VDD1
シルクスクリーン―部品面（上面）
7C
図21.
VDD
P2
EVAL–AD5426/
AD5432/AD5443EB
21C
シルクスクリーン―部品面（裏面）
20
REV.0
AD5426/AD5432/AD5443
AD54xxデバイスの概要
製品番号
分解能
DAC数
INL
tS（max） インターフェース パッケージ
機能
AD5403*
8
2
±0.25
60ns
パラレル
CP-40
＿
10MHz帯域幅、10ns CSパルス幅、4象限乗算抵抗
AD5410*
8
1
±0.25
100ns
シリアル
RU-16
10MHz帯域幅、50MHzシリアル、4象限乗算抵抗
10MHz帯域幅、50MHzシリアル、4象限乗算抵抗
＿
10MHz帯域幅、17ns CSパルス幅
AD5413*
8
2
±0.25
100ns
シリアル
RU-24
AD5424
8
1
±0.25
60ns
パラレル
RU-16、CP-20
AD5425
8
1
±0.25
100ns
シリアル
RM-10
バイト・ロード、10MHz帯域幅、50MHzシリアル
AD5426
8
1
±0.25
100ns
シリアル
RM-10
AD5428
8
2
±0.25
60ns
パラレル
RU-20
10MHz帯域幅、50MHzシリアル
＿
10MHz帯域幅、17ns CSパルス幅
AD5429
8
2
±0.25
100ns
シリアル
RU-10
10MHz帯域幅、50MHzシリアル
AD5450
8
1
±0.25
100ns
シリアル
RJ-8
AD5404*
10
2
±0.5
70ns
パラレル
CP-40
10MHz帯域幅、50MHzシリアル
＿
10MHz帯域幅、17ns CSパルス幅、4象限乗算抵抗
AD5411*
10
1
±0.5
110ns
シリアル
RU-16
10MHz帯域幅、50MHzシリアル、4象限乗算抵抗
AD5414*
10
2
±0.5
110ns
シリアル
RU-24
10MHz帯域幅、50MHzシリアル、4象限乗算抵抗
AD5432
10
1
±0.5
110ns
シリアル
RM-10
AD5433
10
1
±0.5
70ns
パラレル
RU-20、CP-20
10MHz帯域幅、50MHzシリアル
＿
10MHz帯域幅、17ns CSパルス幅
AD5439
10
2
±0.5
110ns
シリアル
RU-16
AD5440
10
2
±0.5
70ns
パラレル
RU-24
AD5451
10
1
±0.25
110ns
シリアル
RJ-8
AD5405
12
2
±1
120ns
パラレル
CP-40
10MHz帯域幅、50MHzシリアル
＿
10MHz帯域幅、17ns CSパルス幅、4象限乗算抵抗
AD5412*
12
1
±1
160ns
シリアル
RU-16
10MHz帯域幅、50MHzシリアル、4象限乗算抵抗
AD5415
12
2
±1
160ns
シリアル
RU-24
10MHz帯域幅、50MHzシリアル、4象限乗算抵抗
AD5443
12
1
±1
160ns
シリアル
RM-10
10MHz帯域幅、50MHzシリアル
AD5444
12
1
±0.5
160ns
シリアル
RM-10
AD5445
12
1
±1
120ns
パラレル
RU-20、CP-20
10MHz帯域幅、50MHzシリアル
＿
10MHz帯域幅、17ns CSパルス幅
AD5446
14
1
±2
180ns
シリアル
RM-10
AD5447
12
2
±1
120ns
パラレル
RU-24
AD5449
12
2
±1
160ns
シリアル
RU-16
10MHz帯域幅、50MHzシリアル
＿
10MHz帯域幅、17ns CSパルス幅
＿
10MHz帯域幅、17ns CSパルス幅
AD5452
12
1
±0.5
160ns
シリアル
RJ-8、RM-8
10MHz帯域幅、50MHzシリアル
AD5453
14
1
±2
180ns
シリアル
RJ-8、RM-8
10MHz帯域幅、50MHzシリアル
*計画中のデバイスです。供給状況についてはお問い合わせください。
REV.0
21
10MHz帯域幅、50MHzシリアル
＿
10MHz帯域幅、17ns CSパルス幅
AD5426/AD5432/AD5443
外形寸法
10ピン・ミニSOP[MSOP]
(RM-10)
寸法単位：mm
3.00 BSC
10
6
4.90 BSC
3.00 BSC
1
5
ピン1
0.50 BSC
0.95
0.85
0.75
0.15
0.00
1.10 MAX
0.27
0.17
実装面
0.23
0.08
8゜
0゜
0.80
0.60
0.40
平坦性
0.10
JEDEC規格MO-187BAに準拠
22
REV.0
AD5426/AD5432/AD5443
REV.0
23
TDS07/2004/PDF
AD5426/AD5432/AD5443*
D03162-0-1/04（0）-J
24
REV.0