シリアル・インターフェース、8/10/12ビット 高帯域幅乗算DAC AD5450/AD5451/AD5452 特長 機能ブロック図 動作電源電圧：＋2.5∼＋5.5V 50MHzのシリアル・インターフェース リファレンス入力：±10V パッケージ：8ピンTSOTまたはMSOP ピン・コンパチブルな8/10/12ビット電流出力DAC 拡張工業用温度範囲（3） ：−40∼＋125℃ 単調増加性を保証 4象限乗算機能 電圧低下検出機能付きのパワーオン・リセット 消費電流：4μA未満（typ） VDD AD5450/ AD5451/ AD5452 VREF R 8/10/12ビット R-2R DAC RFB IOUT1 DACレジスタ パワーオン・ リセット 入力ラッチ SYNC SCLK SDIN 携帯型バッテリ駆動のアプリケーション 波形発生器 アナログ信号処理 計測器 プログラマブルなアンプおよび減衰器 デジタル制御によるキャリブレーション プログラマブルなフィルタおよび発振器 コンポジット・ビデオ 超音波機器 ゲイン、オフセット、電圧のトリミング コントロール・ロジック および入力シフト・ レジスタ 04587-001 アプリケーション GND 図1. 機能ブロック図 概要 AD5450/AD5451/AD54521は、それぞれ8/10/12ビットのCMOS電流出 CMOSサブミクロン・プロセスで製造されているため、優れた4象限乗算 力D/Aコンバータ （DAC） です。＋2.5∼＋5.5Vの電源で動作するため、 バッテリ駆動のアプリケーションなどに適しています。 機能を提供します。フルスケール出力電流は、外部リファレンス入力電 により決定されます。＋2.5∼＋5.5Vの単電源で動作するにも 圧（VREF） これらのDACは、SPI®、QSPITM、MICROWIRETM、大部分のDSPインタ を外付けの電流／電圧（I/V）変換用高精度アンプと組 帰還抵抗（RFB） み合わせて使用すると、温度トラッキング機能とフルスケール電圧出力 かかわらず、リファレンスとして±10Vを入力することができます。内蔵の ーフェース規格と互換性を持つダブル・バッファ付き3線式シリアル・イン ターフェースを採用しています。パワーアップ時には、内部のシフト・レジ スタとラッチにゼロが設定され、DAC出力はゼロスケールになります。 が可能になります。 AD5450/AD5451/AD5452 DACは小型の8ピンTSOTパッケージまたは MSOPパッケージを採用しています。 1 米国特許番号5,689,257 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用 に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いませ ん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもあ りません。仕様は予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 日本語データシートは、REVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 ©2005 Analog Devices, Inc. All rights reserved. REV.0 アナログ・デバイセズ株式会社 本 社／東京都港区海岸1-16-1 電話03 （5402）8200 〒105-6891 ニューピア竹芝サウスタワービル （代）〒532-0003 大阪営業所／大阪府大阪市淀川区宮原3-5-36 電話06（6350）6868 新大阪MTビル2号 AD5450/AD5451/AD5452 目次 仕様 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥3 DACをデバイダまたはプログラマブル・ゲイン素子として タイミング特性 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥5 使用する場合‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥17 絶対最大定格 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥6 リファレンスの選択‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥18 ESDに関する注意 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥6 アンプの選択‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥18 ピン配置および機能の説明 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥7 シリアル・インターフェース‥‥‥‥‥‥‥‥‥‥‥‥‥‥20 用語の説明 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥8 マイクロプロセッサとのインターフェース‥‥‥‥‥‥‥‥20 代表的な性能特性 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥9 PCボードのレイアウトと電源デカップリング ‥‥‥‥‥‥22 機能の説明‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥15 DAC用評価用ボード ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥22 DAC部 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥15 評価用ボードの電源‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥22 回路動作‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥15 外形寸法‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥26 単電源アプリケーション‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥17 オーダー・ガイド‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥27 ゲインの増加‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥17 改訂履歴 1/05―Revision 0: Initial Version 2 REV.0 AD5450/AD5451/AD5452 仕様 特に指定のない限り、VDD＝2.5∼5.5V、VREF＝＋10V、Yバージョンの温度範囲：−40∼＋125℃、TMIN∼TMAX、DC性能はOP1177を、AC性能は AD8038を使用して測定。 表1 パラメータ Min Typ Max 単位 8 ビット 相対精度（INL） ±0.25 LSB 微分非直線性（DNL） ±0.5 LSB 総合未調整誤差（TUE） ±0.5 LSB ゲイン誤差 ±0.25 LSB 分解能 10 ビット 相対精度（INL） ±0.25 LSB 条件 静的性能 AD5450 分解能 単調性増加生を保証 AD5451 微分非直線性（DNL） ±0.5 LSB 総合未調整誤差（TUE） ±0.5 LSB ゲイン誤差 ±0.25 LSB 分解能 12 ビット 相対精度（INL） ±0.5 LSB 単調性増加生を保証 AD5452 微分非直線性（DNL） ±1 LSB 総合未調整誤差（TUE） ±1 LSB ゲイン誤差 ±0.5 LSB ゲイン誤差の温度係数（TC）1 ±5 単調性増加生を保証 ppm FSR/℃ 出力リーク電流 ±1 nA データ＝0000H、TA＝25℃、IOUT1 ±10 nA データ＝0000H、TA＝−40∼125℃、IOUT1 リファレンス入力1 リファレンス入力範囲 ±10 V VREF入力抵抗 7 9 11 kΩ 入力抵抗TC＝−50ppm/℃ RFB帰還抵抗 7 9 11 kΩ 入力抵抗TC＝−50ppm/℃ 入力容量 ゼロスケール・コード 18 22 pF フルスケール・コード 18 22 pF デジタル入出力1 入力ハイレベル電圧（VIH） 2.0 V VDD＝3.6∼5V 1.7 V VDD＝2.5∼3.6V 0.8 V VDD＝2.7∼5.5V 0.7 V VDD＝2.5∼2.7V 入力ローレベル電圧（VIL） 出力ハイレベル電圧（VOH） VDD−1 V VDD＝4.5V∼5V、ISOURCE＝200μA VDD−0.5 V VDD＝2.5V∼3.6V、ISOURCE＝200μA 0.4 V VDD＝4.5V∼5V、ISINK＝200μA 0.4 V VDD＝2.5V∼3.6V、ISINK＝200μA 出力ローレベル電圧（VOL） 入力リーク電流（IIL） 入力容量 REV.0 3 ±1 nA TA＝25℃ ±10 nA TA＝−40∼＋125℃ 10 pF AD5450/AD5451/AD5452 パラメータ Min Typ Max 単位 条件 動的性能1 リファレンス入力帯域幅 10 MHz VREF＝±3.5V、DACに全ビット 「1」 を ロード VREF＝10V、RLOAD＝100Ω、DACラッチ 出力電圧セトリング時間 に全ビット 「0」 と 「1」 を交互にロード フルスケールの±1mV以内 100 110 ns フルスケールの±4mV以内 24 40 ns フルスケールの±16mV以内 16 33 ns デジタル遅延 20 40 ns インターフェース遅延時間 10%から90%へのセトリング時間 10 30 ns 立上がりおよび立下がり時間、 VREF＝10V、 デジタルからアナログへのグリッチ・ 2 RLOAD＝100Ω nV-s メジャー・キャリー付近での1 LSB変化、 VREF＝0V インパルス 出力容量 IOUT1 IOUT2 デジタル・フィードスルー 13 pF DACラッチに全ビット 「0」 をロード 28 pF DACラッチに全ビット 「1」 をロード 18 pF DACラッチに全ビット 「0」 をロード 5 pF DACラッチに全ビット 「1」 をロード 0.5 nV-s CS がハイレベルで、全ビット 「0」 と全ビット 「1」 を交互にロードしたときのDAC出力へ のフィードスルー アナログTHD 83 dB 「1」 をロード、 VREF＝3.5Vp-p、全ビット f＝1kHz クロック＝1MHz、VREF＝3.5V デジタルTHD 71 50kHz fOUT dB 77 dB 25 nV/ Hz 50kHz fOUT 78 dB 20kHz fOUT 74 dB 20kHz fOUT 出力ノイズ・スペクトル密度 @ 1kHz クロック＝1MHz、VREF＝3.5V SFDR性能（ワイドバンド） クロック＝1MHz、VREF＝3.5V SFDR性能（ナローバンド） 50kHz fOUT 87 dB 20kHz fOUT 85 dB 79 dB 相互変調歪み f1＝20kHz、f2＝25kHz、クロック＝1MHz、 VREF＝3.5V 電源条件 電源電圧範囲 2.5 IDD 0.4 5.5 V 10 μA 0.6 μA TA＝25℃、ロジック入力＝0VまたはVDD 0.001 %/% ΔVDD＝±5% TA＝−40∼＋125℃、ロジック入力＝0V またはVDD 電源電圧変動感度1 1 設計および特性評価により保証。出荷テストは実施していません。 4 REV.0 AD5450/AD5451/AD5452 タイミング特性 すべての入力信号はtr＝tf＝1ns（VDDの10∼90%） で規定し、 （VIL＋VIH）/2の電圧レベルからの時間とします。VREF＝5V、Yバージョンの温度範囲： −40∼＋125℃ （図2参照） 。特に指定のない限り、すべての仕様はTMIN∼TMAXで規定。 表2 パラメータ1 VDD＝2.5∼5.5V 単位 条件／コメント fSCLK 50 MHz（max） 最大クロック周波数 t1 20 ns（min） SCLKサイクル時間 t2 8 ns（min） SCLKのハイレベル時間 t3 8 ns（min） SCLKのローレベル時間 t4 8 ns（min） SYNC の立下がりエッジからSCLKのアクティブ・エッジまでのセット t5 5 ns（min） データのセットアップ時間 t6 4.5 ns（min） データのホールド時間 t7 5 ns（min） SYNC 立上がりエッジからSCLKアクティブ・エッジまで t8 30 ns（min） SYNC の最小ハイレベル時間 アップ時間 1 設計および特性評価により保証。出荷テストは実施していません。 t1 SCLK t2 t8 t3 t7 t4 SYNC t5 DIN DB15 DB0 図2. タイミング図 REV.0 5 04587-002 t6 AD5450/AD5451/AD5452 絶対最大定格 100mAまでの過渡電流ではSCRラッチ・アップは生じません。特に指定 のない限り、TA＝25℃。 表3 パラメータ 定格 GNDに対するVDD −0.3∼＋7V GNDに対するVREF、RFB −12∼＋12V GNDに対するIOUT1 −0.3∼＋7V 電源ピン以外の全ピンの入力電流 ±10mA ロジック入力および出力1 −0.3∼VDD＋0.3V 左記の絶対最大定格を超えるストレスを加えると、デバイスに恒久的な 損傷を与えることがあります。この規定はストレス定格のみを指定するも のであり、この仕様の動作セクションに記載する規定値以上でのデバイ ス動作を定めたものではありません。デバイスを長時間絶対最大定格状 態に置くと、デバイスの信頼性に影響を与えます。 動作温度範囲 拡張工業用（Yバージョン） −40∼＋125℃ 保存温度範囲 −65∼＋150℃ ジャンクション温度 150℃ θJA熱抵抗 8ピンMSOP 8ピンTSOT 1 206℃/W 211℃/W リードピン温度（ハンダ処理、10秒） 300℃ 赤外線リフロー時のピーク温度（20秒以下） 235℃ SCLK、SYNC、SDINでの過電圧は、内部ダイオードでクランプされます。 注意 ESD（静電放電） の影響を受けやすいデバイスです。人体や試験機器には4,000Vもの高圧の静電気が容易に蓄積され、検 知されないまま放電されることがあります。本製品は当社独自のESD保護回路を内蔵してはいますが、デバイスが高エネルギ ーの静電放電を被った場合、回復不能の損傷を生じる可能性があります。したがって、性能劣下や機能低下を防止するため、 ESDに対する適切な予防措置を講じることをお勧めします。 6 REV.0 AD5450/AD5451/AD5452 VDD 3 AD5450/ AD5451/ AD5452 SYNC 4 8 IOUT1 IOUT1 1 7 GND GND 2 6 SCLK 5 SDIN 04587-003 RFB 1 VREF 2 図3. TSOTのピン配置 8 RFB 7 VREF SCLK 3 6 VDD SDIN 4 5 SYNC AD5452 04587-004 ピン配置および機能の説明 図4. MSOPのピン配置 表4. ピン機能の説明 TSOT MSOP 記号 機能 8 7 1 IOUT1 DACの電流出力 2 GND グラウンド・ピン 6 3 SCLK シリアル・クロック入力。デフォルトでは、データはシリアル・クロック入力の立下がりエッジでシフト・レジ スタに入力されます。代わりに、シリアル・コントロール・ビットを使って、SCLKの立上がりエッジでデー タがシフト・レジスタに入力されるように、デバイスを設定することもできます。 5 4 SDIN シリアル・データ入力。データはシリアル・クロック入力のアクティブ・エッジで16ビット入力レジスタに入 力されます。パワーアップ時、デフォルトでは、データはSCLKの立下がりエッジでシフト・レジスタに入 力されます。コントロール・ビットを使用し、アクティブ・エッジを立上がりエッジに変更できます。 4 5 SYNC コントロール入力（アクティブ・ロー） 。これは、入力データに対するフレーム同期信号です。データは次 3 6 VDD 正側電源入力。これらのデバイスは2.5∼5.5Vの電源で動作します。 2 7 VREF DACのリファレンス電圧入力 1 8 RFB DAC帰還抵抗。外付けアンプの出力に接続して、DACの電流出力を電圧に変換します。 のクロックのアクティブ・エッジでシフト・レジスタにロードされます。 REV.0 7 AD5450/AD5451/AD5452 用語の説明 相対精度（積分非直線性、INL） 相対精度またはエンドポイント非直線性とは、DAC伝達関数の両端を デジタル・フィードスルー デバイスが選択されていないにもかかわらず、デバイスのデジタル入力 結ぶ直線からの最大偏差を表します。ゼロスケールおよびフルスケール の調節後に測定し、一般にLSB単位またはフルスケールのパーセント値 上の高周波ロジック動作がデバイスを通して容量的に結合され、IOUTピ ンと後段の回路にノイズとして現れます。このノイズがデジタル・フィード で表します。 スルーです。 微分非直線性（DNL） 乗算フィードスルー誤差 微分非直線性とは、隣接する2つのコードの間における測定された変化 と理論的な1LSB変化との差を表します。微分非直線性の仕様が全動 DACに全ビット 「0」 をロードしたときの、DACのリファレンス入力からDAC のIOUT1ピンへの容量性フィードスルーに起因する誤差を表します。 作 温 度 範 囲 で± 1 L S B 以 内 の 場 合 、単 調 性 増 加 生 が 保 証され ます。 全高調波歪み（THD） このDACは、ACリファレンス駆動が可能です。THDは、DAC出力の各 ゲイン誤差 ゲイン誤差またはフルスケール誤差とは、DACの理論出力値とデバイ 高調波のrms和と基本波の比を表します。次に示すように、一般に2∼5 次の高調波のみで表されます。 スの実際の出力との間の出力誤差を表します。これらのDACでは、理 論最大出力はVREF±1LSBになります。DACのゲイン誤差は、外付け抵 抗を使って0に調整できます。 THD = 20 log V2 2 + V3 2 + V4 2 + V5 2 V1 出力リーク電流 出力リーク電流は、DACのラダー・スイッチがオフのときに、これらのスイ 「0」 をDAC ッチに流入する電流を表します。IOUT1ピンの場合は、全ビット デジタル相互変調歪み（IMD） 2次相互変調歪み （IMD） は、DACでデジタル的に発生したfaとfbの2ト にロードしてIOUT1電流を測定します。 ーンと、2fa−fbと2fb−faに発生する2次の歪みとの相対振幅になります。 出力容量 コンプライアンス電圧範囲 IOUT1とAGNDとの間の容量。 デバイスが仕様規定しているピン電圧（出力） の最大範囲を表します。 出力電流セトリング時間 スプリアス・フリー・ダイナミック・レンジ（SFDR） フルスケールの入力変化に対して、出力が規定のレベルに安定するま での時間を表します。これらのデバイスの場合、100Ωの抵抗をグラウ 基本波信号がスプリアス・ノイズの干渉または歪みを受けなくてすむ、 DACで使用できるダイナミック・レンジをいいます。SFDRは、DCからナ ンドに接続して規定しています。セトリング時間仕様には、SYNC の立 上がりエッジからフルスケールの出力変化までのデジタル遅延が含まれ までの高 イキスト周波数（DACサンプリング・レートの1/2、すなわちfS/2） 調波または非高調波の最大のスプリアスと基本波との間の振幅差とし ます。 て表されます。ナローバンドのSFDRは、任意のウインドウ・サイズ （この 場合、基本波の50%） で測定したSFDRをいいます。デジタルSFDRは、 デジタルからアナログへのグリッチ・インパルス 信号がデジタル的に生成された正弦波の場合に、DACが使用できるダ 入力によって状態が変化したとき、デジタル入力からアナログ出力に注 入される電荷の量。通常、グリッチの面積として規定され、グリッチが電 イナミック・レンジです。 流信号と電圧信号のどちらで測定されるかに応じて、それぞれpA-sec またはnV-secで表します。 8 REV.0 AD5450/AD5451/AD5452 代表的な性能特性 0.25 0.5 TA = 25°C VREF = 10V VDD = 5V 0.3 0.10 0.2 0.05 0.1 0 –0.05 0 –0.1 –0.10 –0.2 –0.15 –0.3 –0.20 –0.25 32 64 96 128 160 192 224 04587-024 DNL (LSB) 0.15 0 TA = 25°C VREF = 10V VDD = 5V 0.4 04587-020 INL (LSB) 0.20 –0.4 –0.5 256 0 32 64 96 コード 図5. コード 対 INL（8ビットDAC） 224 256 0.3 0.10 0.2 0.05 0.1 0 –0.05 0 –0.1 –0.10 –0.2 –0.15 –0.3 –0.20 –0.25 128 256 384 512 640 768 896 04587-025 DNL (LSB) 0.15 0 TA = 25°C VREF = 10V VDD = 5V 0.4 04587-021 –0.4 –0.5 1024 0 128 256 384 512 640 768 896 コード コード 図6. コード 対 INL（10ビットDAC） 図9. コード 対 DNL（10ビットDAC） 0.5 1024 1.0 TA = 25°C VREF = 10V VDD = 5V 0.4 0.6 0.2 0.4 0.1 0.2 DNL (LSB) 0.3 0 –0.1 0 –0.2 –0.4 –0.3 –0.6 04587-022 –0.2 –0.4 –0.5 0 512 TA = 25° C VREF = 10V VDD = 5V 0.8 1024 1536 2048 2560 3072 2584 04587-026 INL (LSB) 192 0.5 TA = 25°C VREF = 10V VDD = 5V 0.20 INL (LSB) 160 図8. コード 対 DNL（8ビットDAC） 0.25 REV.0 128 コード –0.8 –1.0 4096 0 512 1024 1536 2048 2560 3072 2584 コード コード 図7. コード 対 INL（12ビットDAC） 図10. コード 対 DNL（12ビットDAC） 9 4096 AD5450/AD5451/AD5452 1.00 0.25 TA = 25°C VDD = 5V AD5452 0.75 TA = 25°C VREF = 10V VDD = 5V AD5451 0.20 0.15 0.50 MAX INL 0.10 TUE (LSB) INL (LSB) 0.25 0 MIN INL –0.25 0.05 0 –0.05 –0.10 –0.50 04587-070 –1.00 2 3 4 5 6 7 8 9 04587-031 –0.15 –0.75 –0.20 –0.25 0 10 128 256 384 リファレンス電圧（V） 512 640 768 896 1024 コード 図11. リファレンス電圧 対 INL 図14. コード 対 TUE（10ビットDAC） 2.0 1.0 TA = 25°C VDD = 5V AD5452 1.5 TA = 25°C VREF = 10V VDD = 5V 0.8 0.6 1.0 0.4 DNL (LSB) TUE (LSB) MAX DNL 0.5 0 MIN DNL –0.5 0.2 0 –0.2 –0.4 –1.0 04587-071 –2.0 2 3 4 5 6 7 8 9 04587-032 –0.6 –1.5 –0.8 –1.0 0 10 512 1024 1536 2048 2560 3072 2584 リファレンス電圧（V） コード 図12. リファレンス電圧 対 DNL 図15. コード 対 TUE（12ビットDAC） 4096 2.0 0.5 TA = 25°C VREF = 10V VDD = 5V AD5450 0.4 0.3 TA = 25°C VDD = 5V AD5452 1.5 1.0 MAX TUE 0.5 TUE (LSB) 0.1 0 –0.1 0 MIN TUE –0.5 –0.2 –1.0 –0.3 –0.4 –0.5 0 32 64 96 128 160 192 224 04587-072 –1.5 04587-030 TUE (LSB) 0.2 –2.0 256 2 3 4 5 6 7 8 コード リファレンス電圧（V） 図13. コード 対 TUE（8ビットDAC） 図16. リファレンス電圧 対 TUE 10 9 10 REV.0 AD5450/AD5451/AD5452 0.3 2.5 VREF = 10V TA = 25°C 0.2 VDD = 3V VDD = 5V 0 1.5 1.0 VDD = 5V –0.1 0.5 –0.3 –60 04587-073 –0.2 –40 –20 0 20 60 40 温度（℃） 80 100 120 VDD = 3V 0 0 140 1 2 3 4 5 入力電圧（V） 図17. ゲイン誤差（LSB）の温度特性 図20. ロジック入力電圧 対 電源電流 2.0 0.7 全ビット「1」 全ビット「0」 TA = 25°C VREF = 10V VDD = 5V AD5452 1.5 0.6 1.0 0.5 VDD = 5V 電源電流（μA） ゲイン誤差（LSB） 04587-038 誤差（LSB） 0.1 電源電流（mA） 2.0 0.5 0 –0.5 0.4 0.3 0.2 –1.0 VDD = 3V –2.0 2 3 4 5 6 7 リファレンス電圧（V） 8 9 0 –40 10 04587-037 04587-074 –1.5 0.1 –20 20 40 60 80 100 120 温度（℃） 図18. リファレンス電圧 対 ゲイン誤差（LSB） 図21. 電源電流の温度特性 2.0 6 TA = 25°C AD5452 010101010101をロード IOUT1 VDD = 5V 5 1.6 IOUT1 VDD = 3V 4 1.2 IDD (mA) IOUT1 リーク電流 (nA) 0 0.8 3 VDD = 5V 2 0.4 –20 0 20 40 60 80 100 VDD = 3V 0 120 温度（℃） 10 100 1k 10k 100k 周波数（Hz） 図19. Iout1リーク電流の温度特性 REV.0 1 図22. 更新レート 対 電源電流 11 1M 04587-075 0 –40 04587-039 1 10M AD5450/AD5451/AD5452 1.8 3 TA = 25°C TA = 25°C VDD = 5V 1.6 VIH VIL 0 1.2 ゲイン （dB） 1.0 0.8 0.6 04587-076 0.2 0 2.5 3.0 3.5 4.0 4.5 電源電圧（V） 5.0 –9 10k 5.5 100k 1M 0.08 すべてオン DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 すべてオフ –30 –40 –50 –60 VDD = 5V VREF = ±3.5V CCOMP = 1.8pF AD8038 アンプ TA = 25°C ZS∼FSを ロード 1k 10k 0.02 0 VDD = 5V 0x800∼0x7FF NRG = 0.694nVs –0.02 –70 –90 100 VDD = 3V 0x7FF∼0x800 NRG = 1.794nVs 0.04 出力電圧（V） –20 100k 1M 10M –0.04 04587-077 –10 TA = 25°C VDD = 0V AD8038 アンプ CCOMP = 1.8pF VDD = 5V 0x7FF∼0x800 NRG = 2.154nVs 0.06 VDD = 5V 0x800∼0x7FF NRG = 0.694nVs 04587-080 0 –0.06 50 100M 75 100 125 150 175 200 225 250 時間（ns） 周波数（Hz） 図27. ミッドスケール遷移（VREF＝0V） 図24. 各コードに対するリファレンス乗算帯域幅の周波数特性 –1.66 0.2 TA = 25°C VDD = 5V VREF = ±3.5V CCOMP = 1.8pF AD8038 アンプ VDD = 3V 0x7FF∼0x800 NRG = 1.794nVs 出力電圧（V） –1.70 –0.2 –0.4 –1.72 –1.74 –1.76 VDD = 5V 0x800∼0x7FF NRG = 0.694nVs VDD = 5V 0x800∼0x7FF NRG = 0.694nVs –0.6 –0.8 100 1k 10k 100k 1M 10M –1.78 –1.80 50 100M TA = 25°C VDD = 3.5V AD8038 アンプ CCOMP = 1.8pF VDD = 5V 0x7FF∼0x800 NRG = 2.154nVs –1.68 04587-078 ゲイン （dB） 100M 図26. 各補償コンデンサに対するリファレンス乗算帯域幅の周波数特性 10 0 10M 周波数（Hz） 図23. 電源電圧 対 スレッショールド電圧 –80 VREF = ±2V, AD8038 CCOMP = 1pF VREF = ±2V, AD8038 CCOMP = 1.5pF VREF = ±15V, AD8038 CCOMP = 1pF VREF = ±15V, AD8038 CCOMP = 1.5pF VREF = ±15V, AD8038 CCOMP = 1.8pF 04587-079 –6 0.4 ゲイン （dB） –3 75 100 125 150 04587-081 スレッショールド電圧（V） 1.4 175 200 225 250 時間（ns） 周波数（Hz） 図28. ミッドスケール遷移（VREF＝3.5V） 図25. リファレンス乗算帯域幅（全ビット「1」をロード） 12 REV.0 AD5450/AD5451/AD5452 0 10 TA = 25°C VDD = 3V AD8038 アンプ 0 TA = 25°C VDD = 5V VREF = 3.5V AD8038 アンプ –20 –10 –20 –40 SFDR (dB) –40 フルスケール –50 –60 –80 ゼロスケール –70 –80 –100 1 10 100 1k 10k 100k 1M 04587-085 04587-082 –100 –90 –120 10M 0 100k 200k 300k 400k 500k 周波数（Hz） 周波数（Hz） 図29. 電源電圧変動除去比の周波数特性 図32. ワイドバンドSFDR（fOUT＝20kHz、 クロック＝1MHz） 0 –60 TA = 25°C VDD = 5V VREF = ±3.5V –65 TA = 25°C VDD = 5V VREF = 3.5V AD8038 アンプ –20 –70 SFDR (dB) –40 –75 –60 –80 –80 –85 –100 04587-083 THD + N (dB) –60 –90 100 1k 10k 04587-086 PSRR (dB) –30 –120 100k 0 100k 200k 300k 400k 500k 周波数（Hz） 周波数（Hz） クロック＝1MHz） 図33. ワイドバンドSFDR（fOUT＝50kHz、 図30. THD＋ノイズの周波数特性 0 100 TA = 25°C VDD = 5V VREF = 3.5V AD8038 アンプ MCLK = 200kHz MCLK = 500kHz –20 80 MCLK = 1MHz SFDR (dB) SFDR (dB) –40 60 40 –60 –80 20 04587-084 0 0 10 20 30 40 –120 10k 50 15k 20k 25k 30k 周波数（Hz） fOUT (kHz) 図31. fOUT周波数 対 ワイドバンド SFDR REV.0 04587-087 –100 TA = 25°C VREF = ±3.5V AD8038 アンプ クロック＝1MHz） 図34. ナローバンドSFDR（fOUT＝20kHz、 13 AD5450/AD5451/AD5452 0 0 TA = 25°C VDD = 5V VREF = 3.5V AD8038 アンプ –20 –20 –30 –40 –40 (dB) –60 –50 –60 –80 –70 –80 –120 30k 04587-088 –100 40k 50k 60k 04587-090 SFDR (dB) TA = 25°C VREF = 3.5V AD8038 アンプ –10 –90 –100 70k 0 100k 200k 周波数（Hz） 図35. ナローバンドSFDR（fOUT＝50kHz、 クロック＝1MHz） 300k 周波数（Hz） 400k 500k 図37. ワイドバンドIMD（fOUT＝20kHz、25kHz、 クロック＝1MHz） 80 0 TA = 25°C VREF = 3.5V AD8038 アンプ –10 TA = 25°C AD8038 アンプ 70 –20 60 出力ノイズ (nV/ Hz) –30 (dB) –40 –50 –60 –70 DACにフルスケールを ロード 50 40 DACにミッドスケールを ロード 30 20 –80 15k 20k 25k 周波数（Hz） 30k 0 100 35k 1k 10k 100k 04587-091 –100 10k DACにゼロスケールを ロード 10 04587-089 –90 1M 周波数（Hz） 図36. ナローバンドIMD（fOUT＝20kHz、25kHz、 クロック＝1MHz） 図38. 出力ノイズ・スペクトル密度 14 REV.0 AD5450/AD5451/AD5452 機能の説明 なお、出力電圧の極性は、DCリファレンス電圧のVREF極性と反対にな ります。 DAC部 AD5450/AD5451/AD5452はそれぞれ8/10/12ビットの電流出力DACで、 4ビット単位でセグメント化された反転R-2Rラダーで構成されています。 VDD R2 図39に、12ビットAD5452の簡略回路図を示します。 VDD R R R VREF VREF VREF R1 2R S1 2R 2R S2 S3 2R S12 C1 RFB AD5450/ AD5451/ AD5452 IOUT1 A1 GND VOUT = 0 ∼ –VREF 2R SYNC SCLK SDIN R AGND RFB IOUT1 AGND 図39. 簡略回路図 04587-009 DACのデータ・ラッチとドライバ 04587-060 マイクロコントローラ 注 1. R1とR2は、ゲイン調整が必要な場合のみ使用。 2. A1が高速アンプの場合、位相補償のC1（1∼2pF）が必要になることもあります。 図40. ユニポーラ動作 帰還抵抗RFBはRと同じ値です。Rの値は通常、9kΩ（最小7kΩ、最大 これらのDACは、負または正のリファレンス電圧で動作するように設計 11kΩ） です。IOUT1がGNDと同電位に保持されると、デジタル入力コー ドに関係なく、一定の電流が各ラダーに流入します。したがって、VREF されています。VDD電源ピンは、内部デジタル・ロジックがDACスイッチ のオン状態とオフ状態を駆動するときにのみ使います。 の入力抵抗は常に一定で公称値Rとなります。DAC出力（IOUT1） はコー ドに依存し、さまざまな抵抗値と容量値を生成します。外付けアンプを これらのDACは、−10∼＋10VのACリファレンス信号も入力できるように 選択する際には、アンプ反転入力ノードで生じるインピーダンスの変動 設計されています。 を考慮する必要があります。 リファレンス電圧が10Vに固定されている場合、図40の回路は0∼−10V DACにはVREF、RFB、IOUT1の各ピンが用意してあるためきわめて汎用性 が高く、たとえば、ユニポーラ出力、バイポーラ・モードでの4象限乗算な のユニポーラ出力電圧振幅になります。VINがAC信号の場合、この回 路は2象限乗算を実行します。 どの複数の動作モードの設定が可能です。内蔵のRFB帰還抵抗に対し 表5に、ユニポーラ動作におけるデジタル・コードと予測される出力電圧 との関係を示します （AD5450、8ビット） 。 て直列にマッチング・スイッチが使用されていることに注意してください。 RFBを測定する際には、VDDに電源を接続して連続性を維持する必要 があります。 表5. AD5450のユニポーラ・コード表 デジタル入力 アナログ出力（V） 回路動作 1111 1111 −VREF (255/256) ユニポーラ・モード オペアンプを1個使うと、図40に示す2象限乗算動作またはユニポーラ 1000 0000 −VREF (128/256) = −VREF/2 0000 0001 −VREF (1/256) 0000 0000 −VREF (0/256) = 0 出力電圧振幅をもつようにデバイスを容易に構成できます。出力アンプ をユニポーラ・モードで接続した場合、出力電圧は次式で得られます。 VOUT = − D × VREF 2n バイポーラ動作 アプリケーションによっては、フル4象限乗算機能またはバイポーラ出力 振幅が必要となることがあります。これは、外付けアンプをもう1個と外付 ここで、 DはDACにロードされるデジタル値（デシマル） で、nはDACの分解能 け抵抗をいくつか追加することにより容易に実現できます （図41） 。この 回路では、2つめのアンプA2がゲイン2を提供します。リファレンス電圧 です。 からのオフセットを使って外付けアンプをバイアスすると、4象限乗算動 D ＝ 0∼255（8ビットAD5450） ＝ 0∼1023（10ビットAD5451） 作が得られます。この回路の伝達関数は、入力データ （D） がコード・ゼ ＝ 0∼4095（12ビットAD5452） にインクリメントするのに対応して、負と正の両出力電 （VOUT＝＋VREF） 圧が発生することを示しています。 REV.0 ロ （V OUT＝−V REF ）→ミッドスケール（V OUT＝0V）→フルスケール 15 AD5450/AD5451/AD5452 VOUT = VREF × D – V REF 2n –1 ここで、 D はDACにロードされるデジタル値（デシマル） で、n はDACの分解能 です。 D ＝ 0∼255（8ビットAD5450） ＝ 0∼1023（10ビットAD5451） ＝ 0∼4095（12ビットAD5452） VINがAC信号の場合、この回路は4象限乗算を実行します。表6に、バ イポーラ動作におけるデジタル・コードと予測される出力電圧との関係を 示します （AD5450、8ビット） 。 AD5450のバイポーラ・コード表 デジタル入力 アナログ出力（V） 1111 1111 ＋VREF (127/128) 1000 0000 0 0000 0001 −VREF (127/128) 0000 0000 −VREF (128/128) R3 20kΩ VDD VDD VREF ± 10V VREF R1 R5 20kΩ R2 C1 RFB AD5450/ AD5451/ AD5452 IOUT1 A1 R4 10kΩ A2 GND VOUT = –VREF ∼ +VREF SYNC SCLK SDIN AGND マイクロコントローラ 注 1. R1とR2は、ゲイン調整が必要な場合のみ使用。コード10000000をDACにロードして、 VOUT＝0VになるようにR1を調節します。 2. 抵抗ペアR3とR4にはマッチングとトラッキングが不可欠です。 3. A1/A2が高速アンプの場合、位相補償のC1（1∼2pF）が必要になることもあります。 図41. バイポーラ動作（4象限乗算） 16 04587-010 表6. REV.0 AD5450/AD5451/AD5452 I/V変換の構成では、DACのIOUTとオペアンプの反転ノードをできるだけ ンプを使った出力の反転より、DACの入力に負のリファレンス電圧を接 続したほうがよいでしょう。負のリファレンス電圧を生成するには、リファ 短い配線で接続する必要があるため、適確なPCボードのレイアウトが必 要です。各コード変化はステップ関数に対応しているため、オペアンプ レンス回路のVOUTピンが仮想グラウンド、GNDピンが−2.5Vになるよう に、オペアンプを使ってリファレンスをレベル・シフトできます （図43） 。 安定性 のゲイン帯域幅積（GB積） が制限されていて反転ノードの寄生容量が 大きい場合に、ゲイン・ピーキングが発生することがあります。この寄生 VDD = +5V ADR03 容量によりオープン・ループ応答に極が生じるため、クローズド・ループ・ VOUT アプリケーション回路でリンギングが発生したり、回路が不安定になった りすることがあります。 VIN GND +5V VDD –2.5V 安定性を得るために、オプションで補償コンデンサC1をRFBと並列に接 続することもできます （図40と図41） 。C1が小さ過ぎると出力でリンギング IOUT1 VREF VOUT = 0V ∼ +2.5V GND –5V が発生し、大き過ぎるとセトリング時間に悪影響を与えます。C1は経験 的に得られますが、一般に1∼2pFで十分に補償できます。 C1 RFB 04587-012 注 1. わかりやすくするため他のピンは省略しています。 2. A1が高速アンプの場合、位相補償のC1（1∼2pF）が 必要になることもあります。 図43. 最少の部品による正の電圧出力 単電源アプリケーション 電圧スイッチング・モード 図42に、電圧スイッチング・モードで動作するDACを示します。リファレ ンス電圧VINはIOUT1ピンに印加され、出力電圧はVREFピンから得られ ゲインの増加 VINより大きい出力電圧が必要なアプリケーションでは、外付けアンプを 追加してゲインを増やすか、あるいは1段でゲインの増加を行います。 ます。この構成では、正のリファレンス電圧から正の出力電圧が得られ、 単電源動作が可能となります。DACの出力は一定のインピーダンス DACの薄膜抵抗の温度係数の影響を考慮することが重要です。単に RFB抵抗に直列に抵抗を接続するだけでは温度係数のミスマッチが生 （DACラダー抵抗） をもつ電圧であり、オペアンプによって出力電圧をバ ッファリングする必要があります。リファレンス入力のインピーダンスは一 じて、ゲイン温度係数誤差が大きくなります。代わりに、図44に示す回路 定ではなく、コードに依存して変化します。したがって、電圧入力は低イ を使用して、回路のゲインを増やすことを推奨します。R1、R2、R3はす べて同じ温度係数をもつ必要がありますが、DACの温度係数に一致さ ンピーダンス信号源から駆動する必要があります。 VDD RFB VDD IOUT1 せる必要はありません。この方法は、1より大きいゲインを必要とする回 路に推奨されます。 R2 VDD VOUT VREF GND VIN 04587-011 注 1. わかりやすくするため他のピンは省略しています。 2. A1が高速アンプの場合、位相補償のC1（1∼2pF）が 必要になることもあります。 VDD R1 C1 RFB IOUT1 VREF VOUT R3 GND R2 図42. 単電源の電圧スイッチング・モード 注 1. わかりやすくするため他のピンは省略しています。 2. A1が高速アンプの場合、位相補償のC1（1∼2pF）が 必要にとなることもあります。 DACラダー内のスイッチは同じソース-ドレイン電圧をもたなくなるので、 VINが低電圧に制限されることに注意してください。その結果、それらの ゲイン = R1 = R2 + R3 R2 R2R3 R2 + R3 04587-013 VIN R1 図44. 電流出力DACのゲインの増加 オン抵抗が異なり、DACの積分直線性が損なわれます。また、VINは −0.3V以下にならないようにする必要があります。そうしないと、内部ダ DACをデバイダまたはプログラマブル・ゲイン素子 として使用する場合 イオードがオンになり、デバイスの最大定格を超えてしまいます。このタ イプのアプリケーションでは、乗算機能が失われます。 電流切替え型のDACは非常に柔軟であるため、さまざまなアプリケーシ 正の出力電圧 出力電圧の極性は、DCリファレンス電圧のVREF極性の反対になります。 ョンに適しています。図45に示すように、このタイプのDACをオペアンプ の帰還素子として接続し、RFBを入力抵抗として使用する場合、出力電 正の電圧出力を得るには、抵抗値の誤差の影響を受けやすい反転ア 圧はデジタル入力値Dに反比例します。 REV.0 17 AD5450/AD5451/AD5452 システムでは、システムの最大温度ドリフトは78ppm/℃未満にする必要 があります。 D＝1−2−nの場合、出力電圧は、 VOUT = –V IN –V IN = (1 – 2– n ) D 同じ温度範囲で全体仕様を2LSB未満にしなければならない12ビット・ システムでは、最大ドリフトは10ppm/℃にする必要があります。この誤差 源を最小に抑えるには、低出力温度係数の高精度リファレンスを選択し てください。表7に、この範囲の電流出力DACに使用できるアナログ・デ Dが減少すると、出力電圧が増加します。デジタル値Dが小さい場合は、 アンプが飽和しないようにして必要な精度を満たすことが大切です。た とえば、図45の回路でバイナリ・コード0x10（00010000） 、すなわち10進 バイセズのリファレンス製品を示します。 数の16で駆動する8ビットDACでは、出力電圧が16×VINになります。 アンプの選択 VDD 電流切替えモードに対する基本的な条件は、入力バイアス電流と入力 オフセット電圧が小さいアンプを使うことです。オペアンプの入力オフセ VIN RFB VDD IOUT1 ット電圧は、回路の可変ゲイン （コードに依存するDAC出力抵抗により ゲインが変化） で乗算されます。隣接する2つのデジタル値の間でこの VREF GND ノイズ・ゲインが変化すると、アンプの入力オフセット電圧により出力電 圧にステップ変化が生じます。この出力電圧変化が2つのコード間の出 力の変化に重畳され、微分直線性誤差を発生させます。この誤差がか VOUT 注 わかりやすくするため他のピンは省略しています。 04587-014 なり大きいと、DACの単調増加性が失われます。 オペアンプの入力バイアス電流も、帰還抵抗RFBにバイアス電流が流入 する結果、電圧出力にオフセットを発生させます。しかし、ほとんどのオ ペアンプは入力バイアス電流が十分に低いので、12ビット・アプリケーシ 図45. デバイダまたはプログラマブル・ゲイン素子として 使用した電流切替え型DAC ョンで大きな誤差を発生させることはありません。ただし、14ビット・アプ リケーションに対しては、アンプの選択に注意が必要です。 しかし、DACに±0.5 LSBの直線性がある場合、実際にはDの重みは 15.5/256∼16.5/256の範囲になるため、可能な出力電圧は15.5VIN∼ 電圧スイッチング回路では、回路の電圧出力でコード依存誤差が生じ 16.5VINの範囲になります。つまり、たとえDACそのものの最大誤差が ることから、オペアンプの同相ノイズ除去性能が重要となります。ほとん 0.2%であっても、誤差は3%になります。 どのオペアンプは、8/10/12ビット分解能での使用に適した十分な同相 ノイズ除去性能があります。 DACのリーク電流も、デバイダ回路における誤差源になります。リーク電 流は、DACを介してオペアンプから供給される逆向きの電流により相殺 か DACスイッチがワイドバンドの低インピーダンス信号源（VINとAGND） する必要があります。VREFピンはDに依存する電流だけがIOUT1ピンに ら駆動される場合、セトリング時間は短くなります。したがって、電圧ス 流れるため、出力電圧は次のように変化します。 イッチングDAC回路のスルーレートとセトリング時間は、主として出力オ ペアンプによって決まります。この構成で最小のセトリング時間を実現す DACのリーク電流に起因する出力誤差電圧＝ （リーク電流×R）/ D （このアプリケーションでは電圧出力ノード） の るには、DACのVREFノード 容量を可能な限り小さくすることが重要です。そのためには、低入力容 ここで、R はVREFピンでのDAC抵抗。 量をもつバッファ・アンプを使用するとともに、ボードの設計に注意する必 要があります。 10nAのDACリーク電流、R＝10kΩ、ゲイン＝16（すなわち1/D） に対し て、誤差電圧は1.6mVになります。 ほとんどの単電源回路ではグラウンドがアナログ信号の範囲に含まれま すが、そのためにはレールtoレール信号を処理できるアンプが必要とな ります。アナログ・デバイセズでは、広範囲な単電源アンプを提供してい ます。 リファレンスの選択 このシリーズの電流出力DACで使用するリファレンスを選択する際には、 リファレンスの出力電圧温度係数の仕様に注意する必要があります。こ のパラメータはフルスケール誤差に影響するだけでなく、直線性性能 （INLとDNL） にも影響することがあります。リファレンス電圧の温度係数 は、システム精度仕様に一致させる必要があります。たとえば、0∼50℃ の温度範囲で全体仕様を1LSB以内に維持しなければならない8ビット・ 18 REV.0 AD5450/AD5451/AD5452 表7. 推奨するADIの高精度リファレンス リファレンス 出力電圧 初期精度 温度ドリフト 0.1∼10Hzのノイズ パッケージ ADR01 10V 0.1% 3 ppm/℃ 20μVp-p SC70、TSOT、SOIC ADR02 5V 0.1% 3 ppm/℃ 10μVp-p SC70、TSOT、SOIC ADR03 2.5V 0.2% 3 ppm/℃ 10μVp-p SC70、TSOT、SOIC ADR425 5V 0.04% 3 ppm/℃ 3.4μVp-p MSOP、SOIC 表8. 推奨するADIの高精度オペアンプ 製品番号 最大電源電圧（V） VOS（max） （μV） IB（max） （nA） GB積（MHz） スルーレート（V/μs） OP97 ±20 25 0.1 0.9 0.2 OP1177 ±18 60 2 1.3 0.7 AD8551 ＋6 5 0.05 1.5 0.4 表9. 推奨するADIの高速オペアンプ 製品番号 最大電源電圧（V） BW＠ACL（MHz） スルーレート（V/μs） VOS（max） （μV） IB（max） （nA） AD8065 ±12 145 180 1500 0.01 AD8021 ±12 200 100 1000 1000 AD8038 ±5 350 425 3000 0.75 AD9631 ±5 320 1300 10000 7000 REV.0 19 AD5450/AD5451/AD5452 シリアル・インターフェース マイクロプロセッサとのインターフェース AD5450/AD5451/AD5452は、SPI/QSPI/MICROWIREおよびDSPイン ターフェース規格と互換性を持ち、かつ使いやすい3線式インターフェ マイクロプロセッサとAD5450/AD5451/AD5452 DACとのインターフェ ースは、マイクロコントローラとDSPプロセッサに対して互換性を持つ標 ースを内蔵しています。データは、16ビットワードでデバイスに書き込まれ ます。この16ビットワードは、2ビットのコントロール・ビットと、デバイス・タ 準プロトコルを使うシリアル・バスを介して行います。この通信チャンネル は、クロック信号、データ信号、同期信号から構成される3線式インター イプに応じて8ビット、10ビット、または12ビットのデータビットにより構成さ フェースです。AD5450/AD5451/AD5452では16ビット・ワードを使い、デ れます （図46∼48） 。AD5452の場合は12ビットがデータビットで、下位2 ビットはドント･ケアです。AD5451は10ビットがデータビット、下位4ビット フォルトではSCLKの立下がりエッジでデータが有効になりますが、デー タワード内のコントロール・ビットを使ってこれを変更することもできます。 がドント･ケア、AD5450は8ビットがデータビット、下位6ビットがドント･ケ アとなっています。 ADSP-21xxとAD5450/AD5451/AD5452との インターフェース DACコントロール・ビット：C1、C0 コントロール・ビットC1とC0を使うと、新しいDACコードのロードと更新、 ADSP-21xxファミリーのDSPは、外付けロジックの追加なしに容易に AD5450/AD5451/AD5452 DACにインターフェースできます。図49に、 およびアクティブ・クロック・エッジの変更を行うことができます。デフォル トでは、データはSCLKの立下がりエッジでシフト・レジスタに入力されま DACとADSP-2191MのSPIインターフェースの例を示します。DSPのSCK がシリアル・データ・ラインSDINを駆動します。SYNC は、ポート・ライン すが、コントロール・ビットを使ってこれを変えることができます。変更した 場合、DACコアは次のデータ・フレームまで動作しません。電源の再投 の1つ （この場合SPIxSEL） から駆動されます。 入時に、コアはデフォルト状態にリセットされます。内蔵のパワーオン・リ 表10. SPIxSEL DACコントロール・ビット C1 C0 制御機能 0 0 ロードおよび更新（パワーオン・デフォルト） 0 1 予備 1 0 予備 1 1 立上がりエッジでデータをシフト・レジスタに入力 AD5450/AD5451/ AD5452* ADSP-2191* SYNC MOSI SDIN SCK SCLK 04587-100 セット回路により、DACレジスタとIOUTピンにゼロスケールがロードされた 状態でデバイスが立ち上がるようになっています。 *わかりやすくするため他のピンは省略しています。 図49. ADSP-2191のSPIとAD5450/AD5451/AD5452とのインターフェース 図50に、DACとDSP SPORTとの間のシリアル・インターフェースを示し ます。この例では、SPORT0を使って、DACのシフト・レジスタへデータ SYNC機能 を転送します。送信は、SPORTをイネーブルにした後に、Txレジスタに SYNC は、フレーム同期信号とチップ・イネーブルとして機能するエッ ジ・トリガ入力です。データは、SYNC がローレベルのときにのみデバ イスに転送できます。シリアル・データ転送を開始するときは、SYNC を ワードを書きこむことにより、起動されます。書込みシーケンスでは、デー タはDSPのシリアル・クロックの各立上がりエッジで出力され、SCLKの 立下がりエッジでDACのシフト・レジスタに入力されます。DAC出力の ローレベルにして、SYNC の立下がりからSCLKの立下がりエッジまで を確保します。デバイスの消費電力を最小 の最小セットアップ時間（t4） 更新は、SYNC 信号の立上がりエッジで行われます。 限に抑えるために、デバイスに書込みを行うときだけ、すなわち SYNC ADSP-2101/ ADSP-2103/ ADSP-2191* パワーダウンされます。 AD5450/AD5451/ AD5452* TFS SYNC DT SDIN SCLK SCLKパルスの16番目の立下がりエッジの後に、SYNC をハイレベルに すると、データが入力シフト・レジスタからDACへ転送されます。 SCLK 04587-101 の立下がりエッジでのみインターフェースをパワーアップさせます。 SCLK入力バッファとSDIN入力バッファは、SYNC の立上がりエッジで *わかりやすくするため他のピンは省略しています。 DB15 (MSB) C0 DB0 (LSB) DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 X X X X X 図50. ADSP-2101/ADSP-2103/ADSP-2191 SPORTと AD5450/AD5451/AD5452とのインターフェース X 04587-005 C1 データビット コントロール・ビット フレーム同期遅延、フレーム同期のセットアップ時間とホールド時間、デ 図46. AD5450の8ビット入力シフト・レジスタ DB15 (MSB) C0 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 X X X 互換性がある場合、2個のデバイス間で一定のクロック速度での通信が 可能です。DACインターフェースは、最小13nsのt4（ SYNC の立下がり X 04587-006 C1 ータ遅延、データのセットアップ時間とホールド時間、SCLK幅の仕様に DB0 (LSB) データビット コントロール・ビット エッジからSCLKの立下がりエッジまでのセットアップ時間） を想定してい ます。SPORTレジスタのクロック周波数とフレーム同期周波数について 図47. AD5451の10ビット入力シフト・レジスタ DB15 (MSB) C0 は、 『 ADSP-21xxユーザ・マニュアル』 を参照してください。表11に、 SPORTコントロール・レジスタの設定を示します。 DB0 (LSB) DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 データビット コントロール・ビット X X 04587-007 C1 図48. AD5452の12ビット入力シフト・レジスタ 20 REV.0 AD5450/AD5451/AD5452 表11. SPORTコントロール・レジスタの設定 駆動し、RxDがシリアル・データ・ラインSDINを駆動します。P1.1は、シ リアル・ポートのビット・プログラマブル・ピンであり、SYNC の駆動に使 名称 設定 説明 TFSW 1 オルタネート・フレーミング INVTFS 1 アクティブ・ローのフレーム信号 DTYPE 00 データ右詰め ISCLK 1 内部シリアル・クロック データをDACにロードするには、最初の8ビットが転送された後もP1.1を TFSR 1 ワードごとのフレーム 用します。データがスイッチに転送されると、P1.1はローレベルになりま す。80C51/80L51はデータを8ビットのバイトとしてのみ転送するため、送 信サイクル内には立下がりクロック・エッジが8個しかありません。 ITFS 1 内部フレーミング信号 ローレベルのままにして、2番目の書込みサイクルを実行すると、データ の2番目のバイトの転送が開始されます。RxD上のデータはTxDの立上 SLEN 1111 16ビット・データワード がりエッジでマイクロコントローラから出力され、立下がりエッジで有効に なります。そのため、DACとマイクロコントローラ・インターフェースとの間 に外付けロジックは不要となります。このサイクルの完了後にP1.1をハイ ADSP-BF5xxとAD5450/AD5451/AD5452との レベルにします。80C51/80L51は、データ・ストリームの先頭ビットとして SBUFレジスタのLSBを出力します。DACの入力レジスタは、MSBファ インターフェース ADSP-BF5xxファミリーのプロセッサは、SPI互換デバイスとの通信を可 能にするSPI互換ポートを内蔵しています。図51に、BlackFin®プロセッ ーストでデータを受け取る必要があります。送信ルーチンは、このことを 考慮に入れる必要があります。 ピン） を使ってデータが転送されます。SYNC は、再設定可能なフラグ・ AD5450/AD5451/ AD5452* ADSP-BF5xx* SPIxSEL SYNC SDIN SCK SCLK *わかりやすくするため他のピンは省略しています。 TxD SCLK RxD SDIN P1.1 SYNC *わかりやすくするため他のピンは省略しています。 図53. 80C51/80L51とAD5450/AD5451/AD5452とのインターフェース 04587-102 MOSI AD5450/AD5451/ AD5452* 8051* ピンであるSPIチップ・セレクト・ピンから駆動されます。 04587-104 サとAD5450/AD5451/AD5452 DACとの間のシリアル・インターフェー スを示します。この構成では、MOSIピン （マスター出力／スレーブ入力 MC68HC11とAD5450/AD5451/AD5452との インターフェース 図51. ADSP-BF5xxとAD5450/AD5451/AD5452とのインターフェース 図54に、DACとMC68HC11マイクロコントローラとのシリアル・インターフ ェースの例を示します。MC68HC11のシリアル・ペリフェラル・インターフ ADSP-BF5xxプロセッサは、チャンネル同期シリアル・ポート （SPORT） を 内蔵しています。図52に、DACとDSP SPORTとの間のシリアル・インタ ェース （SPI）は、マスター・モード（MSTR） ＝1、クロック極性ビット （CPOL） ＝0、クロック位相ビット （CPHA） ＝1に設定します。SPIは、SPI ーフェースを示します。SPORTをイネーブルにして、Txレジスタにワード コントロール・レジスタ （SPCR） に書込みを行って設定します。 『68HC11 を書き込むと、送信が起動されます。データは、DSPのシリアル・クロッ クの各立上がりエッジで出力され、SCLKの立下がりエッジでDACのシ ユーザ・マニュアル』 を参照してください。68HC11のSCKがDACインタ ーフェースのSCLKを駆動し、MOSI出力がAD5450/AD5451/AD5452 フト・レジスタに入力されます。送信フレーム同期（TFS） ラインを SYNC 信号として使うと、DAC出力が更新されます。 のシリアル・データ・ライン （SDIN） を駆動します。 （PC7）から引き出されます。データを SYNC 信号は、ポート・ライン AD5450/AD5451/AD5452に転送するときは、SYNC ラインをローレベ AD5450/AD5451/ AD5452* TFS SYNC DT SDIN SCLK ルにします （PC7） 。MOSIに出力されるデータは、SCKの立下がりエッ ジで有効になります。シリアル・データは68HC11から8ビットのバイトで 転送され、送信サイクル内には立下がりクロック・エッジが8個しかあり ません。データはMSBファーストで転送されます。データをDACにロー ドするときは、最初の8ビットが転送された後もPC7をローレベルのまま SCLK *わかりやすくするため他のピンは省略しています。 04587-103 ADSP-BF5xx* にして、DACに対して2番目のシリアル書込み動作を実行します。この 手順の終わりに、PC7をハイレベルにします。 図52. ADSP-BF5xxのSPORTとAD5450/AD5451/AD5452との インターフェース AD5450/AD5451/ AD5452* PC7 インターフェース 図53に、DACと80C51/80L51との間のシリアル・インターフェースを示し SYNC SCK SCLK MOSI SDIN ます。80C51/80L51のTxDがDACシリアル・インターフェースのSCLKを *わかりやすくするため他のピンは省略しています。 04587-105 MC68HC11* 80C51/80L51とAD5450/AD5451/AD5452との 図54. MC68HC11とAD5450/AD5451/AD5452とのインターフェース REV.0 21 AD5450/AD5451/AD5452 入力シフト・レジスタに以前書き込まれたデータを確認する場合は、SDO ラインをMC68HC11のMISOに接続して、SYNC をローレベルにすると、 SCLKの立上がりエッジでデータがシフト・レジスタから出力されます。 これらのDACでは、パッケージのできるだけ近いところ （理想的にはデバ イスの真上） に10μFと0.1μFのコンデンサを並列接続することにより十 MICROWIREとAD5450/AD5451/AD5452との ような等価直列抵抗 （ESR） が小さく、かつ等価直列インダクタンス （ESL） インターフェース 図55に、DACと任意のMICROWIRE互換デバイスとのインターフェース が小さいものを使って、内部ロジックのスイッチングに起因する過渡電流 を処理する必要があります。ESRが小さい1∼10μFのタンタル・コンデ を示します。シリアル・データはシリアル・クロックSKの立下がりエッジで 出力され、SKの立上がりエッジでDACの入力シフト・レジスタに入力さ ンサまたは電解コンデンサも電源に接続して、過渡電圧を抑え、かつ低 周波リップルを除去する必要があります。 分な電源バイパスを持たせてください。0.1μFコンデンサは、高周波で グラウンドに低インピーダンス・パスを提供する一般的なセラミック型の れます。このSKの立上がりエッジは、DACのSCLKの立下がりエッジに クロックなどの高速スイッチング信号はデジタル・グラウンドでシールドし て、ボード上の他の部品へノイズを放出しないようにし、リファレンス入 対応します。 力の近くを通らないようにします。 AD5450/AD5451/ AD5452* MICROWIRE* SCLK デジタル信号とアナログ信号は交差しないようにしてください。ボードの SDIN CS SYNC 反対側のパターンは、互いに直角になるように配置します。これにより、 ボードを通過するフィードスルーの影響を削減できます。マイクロストリッ *わかりやすくするため他のピンは省略しています。 04587-106 SK SO プ技術は最適なソリューションですが、両面ボードでは必ずしも使用で きるとは限りません。この技術では、ボードの部品面をグラウンド・プレー 図55. MICROWIREとAD5450/AD5451/AD5452とのインターフェース ン専用にし、信号パターンはハンダ面に配置します。 レイアウトは、リード長をできるだけ短くしたコンパクトな設計を推奨しま PIC16C6x/7xとAD5450/AD5451/AD5452との インターフェース す。入力までの配線はできるだけ短くして、IR電圧降下と浮遊インダク タンスを小さくする必要があります。 PIC16C6x/7xの同期シリアル・ポート （SSP） をSPIマスターに設定します （クロック極性ビット＝0） 。これは、同期シリアル・ポート・コントロール・レ VREFとRFBの間のPCボードのメタル・パターンも、ゲイン誤差を小さくす ジスタ （SSPCON）への書込みによって行います。 『PIC16/17マイクロコン トローラ・ユーザ・マニュアル』 を参照してください。 るためにマッチングさせる必要があります。最大の高周波性能を得るに は、I/Vアンプをできるだけデバイスの近くに配置する必要があります。 この例では、I/OポートRA1を使って SYNC パルスを発生させ、DACの シリアル・ポートをイネーブルにしています。このマイクロコントローラは、 DAC用評価用ボード 各シリアル転送動作でデータを8ビットだけ転送します。したがって、書 込み動作を2回続けて行う必要があります。図56に接続図を示します。 評価用ボードは、AD5450/AD5451/AD5452の該当するDACと電流／ 電圧変換アンプ「AD8065」で構成されています。評価用ボードには、10V リファレンス 「ADR01」が実装されていますが、外付けのリファレンスも SMB入力に接続できます。 AD5450/AD5451/ AD5452* PIC16C6x/7x** SCLK SDI/RC4 SDIN この評価用キットには、DACを制御するPCソフトウェアのCD-ROMが含 SYNC まれています。このソフトウェアを使うと、デバイスへのコードの書込みを RA1 *わかりやすくするため他のピンは省略しています。 04587-107 SCK/RC3 容易に行うことができます。 図56. PIC16C6x/7xとAD5450/AD5451/AD5452とのインターフェース 評価用ボードの電源 ボードには±12Vと＋5Vの電源が必要です。＋12VのVDDとVSSは出力 PCボードのレイアウトと電源デカップリング とトランシーバ（VCC） の電源と アンプの電源として、＋5VはDAC（VDD1） 精度が重要な回路では、定格の性能を得るために電源とグラウンド・リ ターンのレイアウトに注意する必要があります。AD5450/AD5451/AD5452 して使います。 を実装するプリント回路ボードは、アナログ部分とデジタル部分を分離 両電源は、10μFのタンタル・コンデンサと0.1μFのセラミック・コンデン サでそれぞれのグラウンド・プレーンにデカップリングされています。 し、ボード内でそれぞれまとめて配置するように設計してください。複数 のデバイスがAGNDとDGNDの接続を必要とするシステムでDACを使 用する場合は、この接続は1ヵ所のみで行います。できるだけデバイスの 近くにスター結線してください。 22 REV.0 AD5450/AD5451/AD5452 VDD1 VDD1 R1 10kΩ P1–3 U1 AD5450/ AD5451/ AD5452 J3 SCLK SCLK 6 SCLK C1 + 0.1µF VDD J4 RFB SDIN P1–2 SDIN 5 SDIN IOUT1 J5 GND SYNC P1–4 P1–19 P1–20 P1–21 P1–22 P1–23 P1–24 P1–25 P1–26 P1–27 P1–28 P1–29 P1–30 SYNC 4 + U3 AD8065AR C6 1.8pF 8 2 7 3 VREF J2 VREF 2 VDD 3 VDD C3 10µF P2–3 C11 + 0.1µF C4 0.1µF C12 10µF P2–2 C13 + 0.1µF + C14 10µF C7 10µF VSS 3 1 SYNC VREF C2 10µF VIN VOUT TRIM VDD + LK1 C10 0.1µF TP VOUT J1 4 U2 5 C7 0.1µF V– 6 V+ C9 7 10µF 4 1 C5 0.1µF GND 2 AGND P2–1 VSS C15 + 0.1µF VDD1 C16 10µF 04587-056 P2–4 図57. AD5450/AD5451/AD5452評価用ボードの回路図 REV.0 23 04587-057 AD5450/AD5451/AD5452 04587-058 図58. 部品面のアートワーク 図59. シルクスクリーン――部品面（上面） 24 REV.0 04587-059 AD5450/AD5451/AD5452/AD5453 Figure 64. Solder-Side Artwork Table 12. Overview of AD54xx and AD55xx Devices Part No. AD5424 AD5426 AD5428 AD5429 AD5450 AD5432 AD5433 AD5439 AD5440 AD5451 AD5443 AD5444 AD5415 AD5405 AD5445 AD5447 AD5449 AD5452 AD5446 AD5453 AD5553 AD5556 AD5555 AD5557 AD5543 AD5546 AD5545 AD5547 1 Resolution 8 8 8 8 8 10 10 10 10 10 12 12 12 12 12 12 12 12 14 14 14 14 14 14 16 16 16 16 No. DACs 1 1 2 2 1 1 1 2 2 1 1 1 2 2 2 2 2 1 1 1 1 1 2 2 1 1 2 2 INL (LSB) ±0.25 ±0.25 ±0.25 ±0.25 ±0.25 ±0.5 ±0.5 ±0.5 ±0.5 ±0.25 ±1 ±0.5 ±1 ±1 ±1 ±1 ±1 ±0.5 ±1 ±2 ±1 ±1 ±1 ±1 ±2 ±2 ±2 ±2 Interface Parallel Serial Parallel Serial Serial Serial Parallel Serial Parallel Serial Serial Serial Serial Parallel Parallel Parallel Serial Serial Serial Serial Serial Parallel Serial Parallel Serial Parallel Serial Parallel Package 1 RU-16, CP-20 RM-10 RU-20 RU-10 UJ-8 RM-10 RU-20, CP-20 RU-16 RU-24 UJ-8 RM-10 RM-10 RU-24 CP-40 RU-20, CP-20 RU-24 RU-16 UJ-8, RM-8 RM-10 UJ-8, RM-8 RM-8 RU-28 RM-8 RU-38 RM-8 RU-28 RU-16 RU-38 RU = TSSOP, CP = LFCSP, RM = MSOP, UJ = TSOT. Rev. B | Page 26 of 28 Features 10 MHz BW, 17 ns CS pulse width 10 MHz BW, 50 MHz serial 10 MHz BW, 17 ns CS pulse width 10 MHz BW, 50 MHz serial 12 MHZ BW, 50 MHz serial interface 10 MHz BW, 50 MHz serial 10 MHz BW, 17 ns CS pulse width 10 MHz BW, 50 MHz serial 10 MHz BW, 17 ns CS pulse width 12 MHz BW, 50 MHz serial interface 10 MHz BW, 50 MHz serial 12 MHz BW, 50 MHz serial 10 MHz BW, 50 MHz serial 10 MHz BW, 17 ns CS pulse width 10 MHz BW, 17 ns CS pulse width 10 MHz BW, 17 ns CS pulse width 10 MHz BW, 50 MHz serial 12 MHz BW, 50 MHz serial interface 12 MHz BW, 50 MHz serial 12 MHz BW, 50 MHz serial 4 MHz BW, 50 MHz serial clock 4 MHz BW, 20 ns WR pulse width 4 MHz BW, 50 MHz serial clock 4 MHz BW, 20 ns WR pulse width 4 MHz BW, 50 MHz serial clock 4 MHz BW, 20 n WR pulse width 4 MHz BW, 50 MHz serial clock 4 MHz BW, 20 ns WR pulse width AD5450/AD5451/AD5452 外形寸法 2.90 BSC 8 7 6 5 1 2 3 4 1.60 BSC 2.80 BSC ピン1 識別マーク 0.65 BSC 1.95 BSC 0.90 0.87 0.84 1.00 MAX 0.36 0.22 0.10 MAX 0.20 0.08 0.60 0.45 0.30 8° 4° 0° 実装面 JEDEC規格MO-193BAに準拠 図61. 8ピン・スモール・アウトライン・ トランジスタ・パッケージ[TSOT] （UJ-8） 寸法単位：mm 3.00 BSC 8 5 4.90 BSC 3.00 BSC 4 ピン1 0.65 BSC 1.10 MAX 0.15 0.00 0.38 0.22 平坦性 0.10 0.23 0.08 8° 0° 0.80 0.60 0.40 実装面 JEDEC規格MO-187AAに準拠 図62. 8ピン・ミニ・スモール・アウトライン・パッケージ[MSOP] （RM-8） 寸法単位：mm 26 REV.0 AD5450/AD5451/AD5452 製品モデル 分解能 INL 温度範囲 パッケージ マーキング パッケージ・ オプション AD5450YUJ-REEL 8 ±0.25 −40∼＋125℃ TSOT D1X UJ-8 AD5450YUJ-REEL7 8 ±0.25 −40∼＋125℃ TSOT D1X UJ-8 AD5451YUJ-REEL 10 ±0.25 −40∼＋125℃ TSOT D1Y UJ-8 AD5451YUJ-REEL7 10 ±0.25 −40∼＋125℃ TSOT D1Y UJ-8 AD5452YUJ-REEL 12 ±0.5 −40∼＋125℃ TSOT D1Z UJ-8 AD5452YUJ-REEL7 12 ±0.5 −40∼＋125℃ TSOT D1Z UJ-8 AD5452YRM 12 ±0.5 −40∼＋125℃ MSOP D1Z RM-8 AD5452YRM-REEL 12 ±0.5 −40∼＋125℃ MSOP D1Z RM-8 AD5452YRM-REEL7 12 ±0.5 −40∼＋125℃ MSOP D1Z RM-8 EVAL-AD5450EB 評価用キット EVAL-AD5451EB 評価用キット EVAL-AD5452EB 評価用キット REV.0 27 D05158-0-1/05(0)-J TDS07/2005/PDF オーダー・ガイド データシート 変更履歴 2009 年 1 月 23 日 アナログ・デバイセズ株式会社 型版：AD5450/5451/5452 日本語データシート P25 のパッケージに誤りがありましたので、該当ページを Rev. B の英語版と差し替えました。 変更前： AD5450/AD5451/AD5452 のパッケージ RJ-8 変更後： AD5450/AD5451/AD5452 のパッケージ UJ-8 *AD5452 のパッケージは UJ-8、 RM-8 (RM-8 は変更なし)