SC70 パッケージ採用の 2.7 V～5.5 V、<100 μA 8/10/12 ビット nanoDAC SPI インターフェース 付き AD5601/AD5611/AD5621 特長 機能ブロック図 アプリケーション 電圧レベル設定 携帯型バッテリ駆動の計装機器 ゲインとオフセットのデジタル調整 プログラマブルな電圧源と電流源 プログラマブルな減衰器 VDD GND AD5601/AD5611/AD5621 POWER-ON RESET REF(+) 14-BIT DAC DAC REGISTER INPUT CONTROL LOGIC OUTPUT BUFFER POWER-DOWN CONTROL LOGIC VOUT RESISTOR NETWORK 06853-001 6 ピンの SC70 パッケージを採用 マイクロパワー動作: 5 V で最大 100 µA パワーダウン電流: 3 V で 0.2 µA (typ) 電源電圧: 2.7 V～5.5 V 単調性をデザインにより保証 停電(電圧低下)検出機能付きのパワーオン・リセット(0V 出 力) 3 種類のパワーダウン機能 シュミット・トリガー入力付きの低消費電力シリアル・イン ターフェース レール to レール動作の出力バッファ・アンプを内蔵 SYNC 割り込み機能を内蔵 ゼロ・コード誤差を最小化 SC70 採用のバッファ付き 8 ビット DAC、AD5601 B バージョン: ±0.5 LSB INL SC70 採用のバッファ付き 10 ビット DAC、AD5611 B バージョン: ±0.5 LSB INL A バージョン: ±4 LSB INL SC70 採用のバッファ付き 12 ビット DAC、AD5621 B バージョン: ±1 LSB INL A バージョン: ±6 LSB INL SYNC SCLK SDIN 図 1. 表 1.関連デバイス Part Number AD5641 Description 2.7 V to 5.5 V, <100 µA, 14-bit nanoDAC in SC70 package パワーダウン・モードでは、出力負荷をソフトウェアか ら選択することができます。このデバイスはシリアル・ インターフェースを使ってパワーダウン・モードに設定 することができます。 これらのデバイスは、通常動作での消費電力が小さいた め、ポータブルなバッテリ駆動の装置に最適です。小型 パッケージと低消費電力とを組み合わせたこれらの nanoDAC デバイスは、スペースと消費電力の制約が厳し いアプリケーションでバイアス電圧または制御電圧を発 生するなどのレベル設定機能として最適です。 概要 nanoDAC®ファミリの AD5601/AD5611/AD5621 メンバー は、8/10/12 ビット・バッファ付きシングル電圧出力 DAC であり、2.7 V～5.5 V の単電源で動作し、消費電流 は 5 V で 75 µA (typ)で、小型の SC70 パッケージを採用し ています。内蔵高精度出力アンプにより、レール to レー ル出力振幅が可能になっています。 AD5601/AD5611/AD5621 は、最大 30 MHz のクロック・ レートで動作し、かつ SPI、QSPITM、MICROWIRETM、 DSP インターフェースの各規格と互換性を持つ多機能の 3 線式シリアル・インターフェースを内蔵しています。 AD5601/AD5611/AD5621 のリファレンス電圧は電源入力 から発生されるため、出力は広いダイナミック・レンジ を持っています。これらのデバイスは、パワーオン・リ セット回路を内蔵しており、この回路がパワーアップ時 に DAC 出力を０V にするので、デバイスに対する有効な 書き込みが行われるまでこの０V を維持することができ ます。 製品のハイライト 1. 2. 3. 4. 5. 6. 省スペースの 6 ピン SC70 パッケージを採用。 低消費電力、単電源動作。AD5601/ AD5611/AD5621 は 2.7～5.5 V の単電源で動作し、最大消費電流は 100µA であるため、バッテリ駆動のアプリケーショ ンに最適。 内蔵出力バッファ・アンプはレール to レール振幅の DAC 出力が可能で、スルーレートは 0.5 V/μs (typ)。 リファレンス電圧は電源から発生。 最大 30 MHz のクロック速度を持つ高速シリアル・ インターフェースを内蔵。非常に小さい消費電力向 けにデザイン。 インターフェースは書き込みサイクルでのみパワー アップ。 パワーダウン機能を内蔵。パワーダウン時の DAC 消 費電流は 3 V で 0.2μA(typ)。停電検出でパワーオンを 実行。 AD5601/AD5611/AD5621 は、消費電流を 3 V で 0.2 μA (typ)まで減少させるパワーダウン機能を持っています。 Rev. D アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2005-2008 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AD5601/AD5611/AD5621 目次 特長 .......................................................................................... 1 出力アンプ ........................................................................ 14 アプリケーション................................................................... 1 シリアル・インターフェース......................................... 14 概要 .......................................................................................... 1 入力シフトレジスタ ........................................................ 14 機能ブロック図....................................................................... 1 SYNC 割り込み ................................................................. 14 製品のハイライト................................................................... 1 パワーオン・リセット .................................................... 16 改訂履歴 .................................................................................. 2 パワーダウン・モード .................................................... 16 仕様 .......................................................................................... 3 マイクロプロセッサ・インターフェース ..................... 16 タイミング特性................................................................... 4 アプリケーション ................................................................ 18 絶対最大定格........................................................................... 5 ESD の注意 .......................................................................... 5 AD5601/AD5611/AD5621 の電源としてのリファレンス 電圧の選択 ........................................................................ 18 ピン配置およびピン機能説明 ............................................... 6 AD5601/AD5611/AD5621 を使用した両電源動作 ......... 18 代表的な性能特性................................................................... 7 AD5601/AD5611/AD5621 の電流絶縁インターフェース での使用 ............................................................................ 19 用語 ........................................................................................ 13 動作原理 ................................................................................ 14 DAC セクション ............................................................... 14 抵抗ストリング................................................................. 14 電源のバイパスとグラウンド接続 ................................. 19 外形寸法 ................................................................................ 20 オーダー・ガイド ............................................................ 20 改訂履歴 5/08—Rev. C to Rev. D Changes to General Description Section ................................... 1 Changes to Table 2 .................................................................... 3 Changes to Choosing a Reference as Power Supply for the AD5601/AD5611/AD5621 Section ........................................ 18 Changes to Ordering Guide..................................................... 20 12/07—Rev. B to Rev. C Changes to Features .................................................................. 1 Changes to Table 2 .................................................................... 3 Changes to AD5601/AD5611/AD5621 to ADSP-2101 Interface Section ..................................................................... 16 Updated Outline Dimensions .................................................. 20 Changes to Ordering Guide..................................................... 20 Rev. D － 2/20 － 7/05—Rev. A to Rev. B Changes to Figure 48 .............................................................. 17 Changes to Galvanically Isolated Interface Section ................ 19 Changes to Figure 52 .............................................................. 19 3/05—Rev. 0 to Rev. A Changes to Timing Characteristics ........................................... 4 Changes to Absolute Maximum Ratings ................................... 5 Changes to Full Scale Error Section ......................................... 7 Changes to Figure 20 .............................................................. 10 Changes to Theory of Operation ............................................. 14 Changes to Power Down Modes ............................................. 15 1/05—Revision 0: Initial Version AD5601/AD5611/AD5621 仕様 特に指定がない限り、VDD = 2.7 V～5.5 V; RL = 2 kΩ (GND へ接続); CL = 200 pF (GND へ接続);すべての仕様は TMIN～TMAX で 規定。A/B グレードの温度範囲は−40℃ ～ +125℃、typ は 25℃での値。 表 2. Parameter STATIC PERFORMANCE AD5601 Resolution Relative Accuracy1 (INL) Differential Nonlinearity (DNL) AD5611 Resolution Relative Accuracy1 (INL) Differential Nonlinearity (DNL) AD5621 Resolution Relative Accuracy1 (INL) Differential Nonlinearity (DNL) Zero-Code Error Full-Scale Error Offset Error Gain Error Zero-Code Error Drift Min Rev. D Test Conditions/Comments ±0.5 ±0.5 Bits LSB LSB Guaranteed monotonic by design ±4 ±0.5 ±0.5 ±0.5 Bits LSB LSB Guaranteed monotonic by design ±6 ±0.5 10 ±1 ±0.5 10 12 0.5 ±0.5 ±0.063 ±0.0004 5.0 0.5 ±0.5 ±0.063 ±0.0004 5.0 ±10 ±0.037 2.0 0 6 0.5 470 1000 120 2 ±10 ±0.037 2.0 VDD 10 0 6 0.5 470 1000 120 2 5 0.2 15 0.5 ±2 VDD 10 3 nV-s nV-s mA Ω ±2 0.8 0.6 3 － 3/20 － V µs V/µs pF pF nV/Hz µV 1.8 1.4 0.8 0.6 Bits LSB LSB mV mV mV %FSR µV/°C Guaranteed monotonic by design All 0s loaded to DAC register All 1s loaded to DAC register ppm FSR/°C 5 0.2 15 0.5 1.8 1.4 Input Low Voltage, VINL Pin Input Capacitance Unit 10 Output Noise Spectral Density Noise Digital-to-Analog Glitch Impulse Digital Feedthrough Short-Circuit Current DC Output Impedance LOGIC INPUTS Input Current3 Input High Voltage, VINH B Grade Typ Max Min 8 Gain Temperature Coefficient OUTPUT CHARACTERISTICS2 Output Voltage Range Output Voltage Settling Time Slew Rate Capacitive Load Stability A Grade Typ Max µA V V V V pF Code ¼ scale to ¾ scale RL = ∞ RL = 2 kΩ DAC code = midscale,1 kHz DAC code = midscale, 0.1 Hz to 10 kHz bandwidth 1 LSB change around major carry VDD = 3 V/5 V VDD = 4.7 V to 5.5 V VDD = 2.7 V to 3.6 V VDD = 4.7 V to 5.5 V VDD = 2.7 V to 3.6 V AD5601/AD5611/AD5621 Parameter POWER REQUIREMENTS VDD IDD for Normal Mode Min A Grade Typ Max 2.7 VDD = ±4.5 V to ±5.5 V VDD = ±2.7 V to ±3.6 V IDD for All Power-Down Modes VDD = ±4.5 V to ±5.5 V VDD = ±2.7 V to ±3.6 V POWER EFFICIENCY IOUT/IDD 5.5 Min B Grade Typ Max Test Conditions/Comments 5.5 V 100 90 µA µA 0.5 0.2 0.5 0.2 µA µA All digital inputs at 0 V or VDD DAC active and excluding load current VIH = VDD and VIL = GND VIH = VDD and VIL = GND VIH = VDD and VIL = GND VIH = VDD and VIL = GND VIH = VDD and VIL = GND 96 96 % ILOAD = 2 mA and VDD = ±5 V 75 60 2.7 Unit 100 90 75 60 1 直線性はコード範囲を縮小して計算(AD5621 ではコード 64 ～コード 4032、AD5611 ではコード 16～コード 1008、AD5601 ではコード 4 ～コード 252)。 <0} デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。 3 すべてのピンに流入する合計電流。 2 タイミング特性 特に指定のない限り、VDD = 2.7～5.5 V;すべての仕様は TMIN～TMAX で規定。 図 2 を参照してください。 表 3. Parameter t12 t2 t3 t4 Limit1 33 5 5 10 Unit ns min ns min ns min ns min Test Conditions/Comments SCLK cycle time SCLK high time SCLK low time SYNC to SCLK falling edge setup time t5 t6 t7 5 4.5 0 ns min ns min ns min Data setup time Data hold time SCLK falling edge to SYNC rising edge t8 20 ns min Minimum SYNC high time t9 13 ns min SYNC rising edge to next SCLK falling edge ignored 1 2 すべての入力信号は tr = tf = 1 ns/V (VDD の 10%から 90%)で規定し、(VIL + VIH)/2 の電圧レベルからの時間とします。 SCLK の最大周波数は 30 MHz。 t4 t2 t1 t9 SCLK t8 t3 t7 SYNC SDIN D15 D14 D2 D1 図 2.タイミング図 Rev. D － 4/20 － D0 D15 D14 06853-002 t6 t5 AD5601/AD5611/AD5621 絶対最大定格 特に指定のない限り、TA = 25℃。 表 4. Parameter VDD to GND Digital Input Voltage to GND VOUT to GND Operating Temperature Range Industrial (A/B Grades) Storage Temperature Range Maximum Junction Temperature SC70 Package θJA Thermal Impedance θJC Thermal Impedance Lead Temperature, Soldering Vapor Phase (60 sec) Infrared (15 sec) ESD (Human Body Model) Rev. D Rating −0.3 V to +7.0 V −0.3 V to VDD + 0.3 V −0.3 V to VDD + 0.3 V −40°C to +125°C −65°C to +160°C 150°C 上記の絶対最大定格を超えるストレスを加えるとデバイ スに恒久的な損傷を与えることがあります。この規定は ストレス定格の規定のみを目的とするものであり、この 仕様の動作のセクションに記載する規定値以上でのデバ イス動作を定めたものではありません。デバイスを長時 間絶対最大定格状態に置くとデバイスの信頼性に影響を 与えます。 ESD の注意 ESD（静電放電）の影響を受けやすいデバイ スです。電荷を帯びたデバイスや回路ボード は、検知されないまま放電することがありま す。本製品は当社独自の特許技術である ESD 保護回路を内蔵してはいますが、デバイスが 高エネルギーの静電放電を被った場合、損傷 を生じる可能性があります。したがって、性 能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めし ます。 433.34°C/W 149.47°C/W 215°C 220°C 2.0 kV － 5/20 － AD5601/AD5611/AD5621 SYNC 1 SCLK 2 SDIN 3 AD5601/ AD5611/ AD5621 TOP VIEW (Not to Scale) 6 VOUT 5 GND 4 VDD 06853-003 ピン配置およびピン機能説明 図 3.6 ピン SC70 のピン配置 表 5.ピン機能の説明 ピン番号 1 記号 説明 SYNC レベル検出のコントロール入力(アクティブ・ロー)。入力データのフレーム同期信号。SYNCがロー・レベ ルになると、入力シフト・レジスタがイネーブルされ、データが次のクロックの立ち下がりエッジで転送 されます。このエッジの前にSYNCがハイ・レベルにならない限り、16 番目のクロック・サイクルの後に DAC が更新されます。このエッジの前にSYNCがハイ・レベルになると、SYNCの立ち上がりエッジは割 り込みとして機能し、書き込みシーケンスは DAC により無視されます。 2 SCLK シリアル・クロック入力。シリアル・クロック入力の立ち下がりエッジでデータが入力シフト・レジスタ に入力されます。データは最大 30 MHz のレートで転送されます。 3 SDIN シリアル・データ入力。このデバイスは 16 ビット・シフト・レジスタを内蔵しています。データはシリ アル・クロック入力の立ち下がりエッジでレジスタに入力されます。 4 VDD 電源入力。AD5601/AD5611/AD5621 は 2.7 V～5.5 V で動作することができます。VDD は GND へデカップリン グする必要があります。 5 GND グラウンド。AD5601/AD5611/AD5621 のすべての回路のグラウンド基準ポイント。 6 VOUT DAC からのアナログ出力電圧。出力アンプはレール to レール動作を行います。 Rev. D － 6/20 － AD5601/AD5611/AD5621 代表的な性能特性 1.0 2.5 VDD = VREF = 5V TA = 25°C TOTAL UNADJUSTED ERROR (LSB) 0.5 INL ERROR (LSB) VDD = VREF = 5V TA = 25°C 2.0 0 –0.5 1.5 1.0 0.5 0 –0.5 –1.0 –1.5 1064 1564 2064 2564 3064 3564 DAC CODE 4064 –2.5 06853-004 564 64 564 図 4.AD5621 の INL (typ) 3064 3564 4064 0.6 VDD = VREF = 5V TA = 25°C TOTAL UNADJUSTED ERROR (LSB) VDD = VREF = 5V TA = 25°C 0.3 0.2 INL ERROR (LSB) 1564 2064 2564 DAC CODE 図 7.AD5621 の総合未調整誤差(TUE) 0.5 0.4 1064 06853-007 –2.0 –1.0 64 0.1 0 –0.1 –0.2 –0.3 0.4 0.2 0 –0.2 –0.4 216 316 416 516 616 DAC CODE 716 816 916 –0.6 16 図 5.AD5611 の INL (typ) 0.20 VDD = VREF = 5V TA = 25°C TOTAL UNADJUSTED ERROR (LSB) INL ERROR (LSB) 0.050 0.025 0 –0.025 –0.050 –0.075 4 54 104 154 DAC CODE 204 416 516 616 DAC CODE 716 816 916 VDD = VREF = 5V TA = 25°C 0.15 0.10 0.05 0 –0.05 –0.10 –0.15 4 図 6.AD5601 の INL (typ) Rev. D 316 –0.20 06853-006 –0.100 216 図 8.AD5611 の総合未調整誤差(TUE) 0.100 0.075 116 54 104 154 DAC CODE 204 図 9.AD5601 の総合未調整誤差(TUE) － 7/20 － 06853-009 116 06853-005 –0.5 16 06853-008 –0.4 AD5601/AD5611/AD5621 0.20 12 V DD = 5V T A = 25°C 0.15 10 VDD = 3V VIH = DVDD VIL = GND TA = 25°C VDD = 5V VIH = DVDD VIL = GND TA = 25°C NUMBER OF DEVICES DNL ERROR (LSB) 0.10 0.05 0 0 –0.05 8 6 4 –0.10 0 IDD (mA) 図 10.AD5621 の DNL (typ) 0.05 図 13.IDD のヒストグラム(3 V/5 V) TA = 25°C VDD = 5V VDD = 5V TA = 25°C 0.04 CH1 = SCLK DNL ERROR (LSB) 0.03 0.02 0.01 0 –0.01 –0.02 –0.03 CH2 = VOUT 116 216 316 416 516 616 DAC CODE 716 816 916 CH1 = 5V/DIV CH2 = 1V/DIV TIME BASE = 2µs/DIV 図 14.フル・スケール・セトリング・タイム 図 11.AD5611 の DNL (typ) 0.010 TA = 25°C VDD = 5V VDD = 5V TA = 25°C 0.008 06853-014 –0.05 16 06853-011 –0.04 CH1 = SCLK 0.006 DNL ERROR (LSB) 0.004 0.002 0 CH2 = VOUT –0.002 –0.004 06853-015 –0.006 –0.010 4 54 104 154 DAC CODE 204 06853-012 –0.008 CH1 = 5V/DIV CH2 = 1V/DIV TIME BASE = 2µs/DIV 図 12.AD5601 の DNL (typ) Rev. D 図 15.ハーフ・スケールのセトリング・タイム － 8/20 － 06853-013 3564 0.05885 0.06648 0.06710 0.06773 0.06835 0.06897 0.06960 0.07022 0.07084 0.07147 0.07209 0.07271 0.07334 3064 0.05814 1564 2064 2564 DAC CODE 0.05742 1064 0.05671 564 0.05599 64 06853-010 –0.20 0.05456 0.05527 2 –0.15 AD5601/AD5611/AD5621 VDD = 5V TA = 25°C MIDSCALE LOADED VDD VDD = 5V TA = 25°C CH1 CH1 CH2 CH1 1V, CH2 20mV, TIME BASE = 20µs/DIV 06853-019 06853-016 VOUT = 70mV CH1 5µV/DIV 図 16.0 V へのパワーオン・リセット 図 19.1/f ノイズ、0.1 Hz～10 Hz 帯域幅 CH1 VDD VDD = 5V TA = 25°C VDD = 5V TA = 25°C CH1 VOUT CH2 CH2 CH1 1V, CH2 5V, TIME BASE = 50µs/DIV CH1 5V, CH2 1V, TIME BASE = 2µs/DIV 図 17.VDD 対 VOUT 140 3/4 SCALE 2.456 2.452 MIDSCALE 100 1/4 SCALE 2.450 80 IDD (µA) 2.448 2.446 2.444 TA = 25°C VDD = 5V LOAD = 2kΩ AND 220pF CODE 0x2000 TO 0x1FFF 10ns/SAMPLE NUMBER 2.440 2.438 0 100 200 300 SAMPLE NUMBER 400 500 ZERO SCALE 20 0 0 5 10 15 FREQUENCY (MHz) 図 21.IDD 対 SCLK 対コード 図 18.デジタルからアナログへのグリッチ・エネルギ － 9/20 － 20 25 06853-021 2.442 60 40 06853-018 AMPLITUDE (V) FULL SCALE 120 2.454 Rev. D 図 20.パワーダウン・モードの終了 2.458 2.436 06853-020 06853-017 VOUT AD5601/AD5611/AD5621 0.3 VDD = 5V TA = 25°C UNLOADED OUTPUT 600 VDD = 5V AD5621 MAX INL ERROR 0.2 0.1 AD5601 MAX INL ERROR AD5611 MAX INL ERROR 500 300 MIDSCALE 200 0 INL ERROR (LSB) 400 –0.1 AD5611 MIN INL ERROR –0.2 AD5601 MIN INL ERROR –0.3 FULL SCALE –0.4 100 AD5621 MIN INL ERROR –0.5 1k 10k FREQUENCY (Hz) 100k –0.6 –40 –20 TA = 25°C 60 DNL ERROR (LSB) 50 40 30 20 0 6000 8000 10000 12000 14000 16000 DIGITAL INPUT CODE 06853-023 10 4000 0.00149 VDD = 5V TA = 25°C VDD = 5V AD5621 ZERO-CODE ERROR DAC LOADED WITH ZERO-SCALE CODE 0.00099 ERROR (LSB) ΔVOUT (V) 120 図 26.DNL の温度特性(5 V) 0.4 0.2 0.0 –0.2 AD5611 ZERO-CODE ERROR AD5601 ZERO-CODE ERROR AD5601 FULL-SCALE ERROR 0.00049 –0.00001 DAC LOADED WITH FULL-SCALE CODE –15 –10 –5 0 5 10 15 AD5611 FULL-SCALE ERROR AD5621 FULL-SCALE ERROR 06853-024 –0.4 –0.00051 –40 I (mA) 図 24.シンク能力とソース能力 Rev. D 100 TEMPERATURE (°C) 0.8 –0.6 80 0.08 0.07 VDD = 5V 0.06 AD5621 MAX DNL ERROR 0.05 0.04 0.03 AD5611 MAX DNL ERROR 0.02 0.01 0 –0.01 –0.02 AD5601 MAX DNL ERROR AD5611 MIN DNL ERROR AD5601 MIN DNL ERROR –0.03 –0.04 –0.05 –0.06 AD5621 MIN DNL ERROR –0.07 –0.08 –40 10 60 110 160 図 23.電源電流対デジタル入力コード 0.6 60 –20 0 –20 40 60 80 TEMPERATURE (°C) 100 120 140 図 27.ゼロ・コード誤差とフル・スケール誤差の温度特性 － 10/20 － 06853-027 IDD (µA) VDD = 3V 2000 40 図 25.INL の温度特性(5 V) 70 0 20 TEMPERATURE (°C) 図 22.ノイズ・スペクトル密度 VDD = 5V 0 06853-026 0 100 06853-025 ZERO SCALE 06853-022 OUTPUT NOISE SPECTRAL DENSITY (nV/ Hz) 700 AD5601/AD5611/AD5621 0.10 1.5 0.09 AD5621 MAX TUE 0.08 0.9 0.07 0.7 0.06 0.5 IDD (mA) 1.1 AD5601 MAX TUE AD5611 MAX TUE 0.3 VDD = 5V 0.05 VDD = 3V 0.04 0.03 0.1 –0.1 0.02 AD5601 MIN TUE AD5611 MIN TUE AD5621 MIN TUE –0.5 –40 –20 0 20 40 60 80 TEMPERATURE (°C) 0.01 100 120 140 0 –40 –20 0 20 40 60 80 100 120 140 TEMPERATURE (°C) 図 28.総合未調整誤差(TUE)の温度特性(5 V) 06853-031 –0.3 06853-028 TOTAL UNADJUSTED ERROR (LSB) 1.3 図 31.電源電流の温度特性(3 V/5 V 電源) 1.5 1.4 0.4 TA = 25°C 1.3 1.2 0.2 VDD = 5V 1.0 INL ERROR (LSB) OFFSET ERROR (mV) 1.1 0.9 0.8 0.7 VDD = 3V 0.6 0.5 AD5621 MAX INL ERROR AD5601 MAX INL ERROR AD5611 MAX INL ERROR 0 AD5601 MIN INL ERROR –0.2 AD5611 MIN INL ERROR 0.4 –0.4 0.3 AD5621 MIN INL ERROR 0.2 0 20 40 60 80 TEMPERATURE (°C) 100 120 140 –0.6 2.7 3.2 図 29.オフセット誤差の温度特性(3 V/5 V 電源) –0.002 VDD = 5V DNL ERROR (LSB) GAIN ERROR (%FSR) –0.004 –0.006 –0.008 –0.010 VDD = 3V –0.012 0 20 40 60 80 TEMPERATURE (°C) 100 120 140 06853-030 –0.014 –20 図 30.ゲイン誤差の温度特性(3 V/5 V 電源) Rev. D 4.2 4.7 5.2 図 32.INL 対電源電圧、25℃ 0 –0.016 –40 3.7 SUPPLY VOLTAGE (V) 0.10 0.09 0.08 0.07 0.06 0.05 0.04 0.03 0.02 0.01 0 –0.01 –0.02 –0.03 –0.04 –0.05 –0.06 –0.07 –0.08 –0.09 –0.10 2.7 TA = 25°C AD5621 MAX DNL ERROR AD5611 MAX DNL ERROR AD5611 MIN DNL ERROR AD5601 MAX DNL ERROR AD5601 MIN DNL ERROR AD5621 MIN DNL ERROR 3.2 3.7 4.2 4.7 5.2 SUPPLY VOLTAGE (V) 5.7 図 33.DNL 対電源電圧、25℃ － 11/20 － 6.2 6.7 06853-033 –20 06853-029 0 –40 06853-032 0.1 AD5601/AD5611/AD5621 1.5 0.10 TA = 25°C TA = 25°C 0.09 AD5621 MAX TUE 0.08 1.1 0.07 IDD (mA) 0.9 0.7 0.5 0.06 0.05 AD5611 MAX TUE 0.04 AD5621 MIN TUE 0.03 0.3 0.1 0.02 AD5601 MAX TUE AD5611 MIN TUE AD5601 MIN TUE –0.3 2.7 3.2 0.01 3.7 4.2 4.7 SUPPLY VOLTAGE (V) 5.2 06853-034 –0.1 0 2.7 3.2 3.7 4.2 4.7 5.2 SUPPLY VOLTAGE (V) 図 36.電源電流対電源電圧、25℃ 図 34.総合未調整誤差(TUE)対電源電圧、25℃ 450 0.0010 TA = 25°C TA = 25°C AD5621 ZERO-CODE ERROR 400 0.0008 SCLK/SDIN INCREASING VDD = 5V SCLK/SDIN DECREASING VDD = 5V 350 0.0006 300 0.0004 AD5601 FULL-SCALE ERROR IDD (µA) ERROR (LSB) 06853-036 TOTAL UNADJUSTED ERROR (LSB) 1.3 AD5611 ZERO-CODE ERROR 0.0002 SCLK/SDIN INCREASING VDD = 3V 250 200 AD5601 ZERO-CODE ERROR 150 AD5611 FULL-SCALE ERROR 100 AD5621 FULL-SCALE ERROR 50 –0.0004 2.7 3.2 3.7 4.2 4.7 5.2 SUPPLY VOLTAGE (V) 5.7 6.2 6.7 0 1 2 3 4 VLOGIC (V) 図 37.SCLK/SDIN 対ロジック電圧 図 35.ゼロ・コード誤差およびフル・スケール誤差対 電源電圧、25℃ Rev. D SCLK/SDIN DECREASING VDD = 3V 0 － 12/20 － 5 6 06853-037 –0.0002 06853-035 0 AD5601/AD5611/AD5621 用語 相対精度 DAC の場合、相対精度すなわち積分非直線性(INL)は、 DAC 伝達関数の上下両端を結ぶ直線からの最大乖離(LSB 数で表示)を表します。INL 対コードのグラフについては、 図 4～図 6 を参照してください。 微分非直線性 微分非直線性(DNL)は、隣接する 2 つのコードの間に おける測定された変化と理論的な 1 LSB 変化との差を いいます。最大±1 LSB の微分非直線性の仕様は、単 調性を保証するものです。この DAC はデザインにより 単調性を保証しています。DNL 対コードのグラフにつ いては、図 10～図 12 を参照してください。 ゼロ・コード誤差 ゼロ・コード誤差は、ゼロ・コード(0x0000)を DAC レジ スタにロードしたときの出力として測定されます。理論 的には出力は 0V である必要があります。 AD5601/AD5611/AD5621 では DAC 出力が 0 V を下回るこ とができないため、ゼロ・コード誤差は常に正です。 DAC と出力アンプのオフセット誤差の組み合わせにより ゼロ・コード誤差が発生します。ゼロ・コード誤差は mV で表します。ゼロ・コード誤差の温度特性について は図 27 を参照してください。 フル・スケール誤差 フル・スケール誤差は、フル・スケール・コード (0xFFFF)を DAC レジスタにロードしたときの出力として 測定されます。理論的には出力は VDD － 1 LSB である必 要があります。フル・スケール誤差は mV で表します。 フル・スケール誤差の温度特性については図 27 を参照し てください。 総合未調整誤差 総合未調整誤差(TUE)は、種々の誤差を考慮した出力誤 差を表します。TUE 対コードのグラフについては、図 7 ～図 9 を参照してください。 ゼロ・コード誤差ドリフト ゼロ・コード誤差ドリフトは、温度変化によるゼロ・コ ード誤差の変化を表し、µV/℃で表されます。 ゲイン温度係数 ゲイン温度係数は、温度変化に対するゲイン誤差の変化 を表し、(フル・スケール範囲の ppm)/℃で表示します。 デジタルからアナログへのグリッチ・インパルス デジタルからアナログへのグリッチ・インパルスは、 DAC レジスタ内の入力コードが変化したときに、アナロ グ出力に混入するインパルスを表します。通常、nV-sec で表すグリッチの面積として規定され、主要なキャリ変 化(0x2000 から 0x1FFF)時に、デジタル・コードが 1 LSB だけ変化したときに測定されます。 図 18 を参照してく ださい。 デジタル・フィードスルー デジタル・フイードスルーは、DAC 出力の更新が行われ ていないときに、DAC のデジタル入力から DAC のアナ ログ出力に注入されるインパルスを表します。 nV-sec で規定され、データ・バス上でのフル・スケール 変化時、すなわち全ビット 0 から全ビット 1 への変化、 またはその逆の変化のときに測定されます。 ゲイン誤差 ゲイン誤差は DAC のスパン誤差を表します。理論値から の実際の DAC 伝達特性の傾きの差をフル・スケール範囲 のパーセント値で表したものです。 Rev. D － 13/20 － AD5601/AD5611/AD5621 動作原理 DAC セクション この AD5601/AD5611/AD5621 DAC は、CMOS プロセス を使って製造されています。このアーキテクチャは、ス トリング DAC とそれに続く出力バッファ・アンプから構 成されています。図 38 に、DAC アーキテクチャのブロ ック図を示します。 VDD REF (+) RESISTOR NETWORK DAC REGISTER REF (–) VOUT 06853-038 OUTPUT AMPLIFIER GND 図 38.DAC アーキテクチャ DAC への入力コーディングはストレート・バイナリを使 っているため、理論出力電圧は次式で与えられます。 D VOUT V DD n 2 ここで、 D は DAC レジスタにロードされたバイナリ・コードの 10 進表示 n は DAC のビット分解能。 抵抗ストリング 抵抗ストリング構造を図 39 に示します。DAC は各値が R の抵抗ストリングから構成されています。DAC レジス タにロードされるコードにより、ストリングのどのノー ドから電圧を分割して出力アンプへ供給するかが指定さ れます。スイッチの内の 1 つが閉じてストリングがアン プに接続されて、電圧が取り出されます。抵抗のストリ ングであるため、単調整が保証されます。 R R TO OUTPUT AMPLIFIER R GND に接続された 2 kΩ と、これに並列接続された 1000 pF の負荷を駆動することができます。図 24 に、出力ア ンプのソース能力とシンク能力を示します。スルーレー トは 0.5 V/μs であり、ハーフ・スケールでのセトリン グ・タイムは 8μs です。 シリアル・インターフェース AD5601/AD5611/AD5621 は、SPI、QSPI、MICROWIRE の各インターフェース規格や大部分の DSP と互換性のあ る 3 線式シリアル・インターフェース(SYNC、SCLK、 SDIN)を内蔵しています。図 2 に、代表的な書き込みシ ーケンスのタイミング図を示します。 SYNCラインをロー・レベルにすると、書き込みシーケ ンスが開始されます。SDIN ラインからのデータは、 SCLK の立ち下がりエッジで 16 ビット・シフトレジスタ に入力されます。シリアル・クロック周波数は 30 MHz まで上げることができるので、AD5601/AD5611/AD5621 は高速 DSP と互換性を持つことができます。16 番目の立 ち下がりクロック・エッジで最後のデータ・ビットが入 力されて、プログラムされた機能が実行されます(DAC レジスタ値の変更および/または動作モードの変更)。こ の時点で、SYNCラインをロー・レベルに維持するか、 ハイ・レベルにすることができます。いずれの場合でも、 SYNCの立ち下がりエッジで次の書き込みシーケンスを 確実に開始できるようにするため、次の書き込みシーケ ンスの前に最小 33 ns 間ハイ・レベルにする必要があり ます。 VIN = 0.8 V の場合よりは VIN = 1.8 V の場合の方がSYNC バッファを流れる電流が大きくなるため、各書き込みシ ーケンスの間もSYNCをアイドル・ロー・レベルに維持 して、前述のようにさらにデバイス消費電力を削減する ようにします。ただし、次の書き込みシーケンスの開始 前に 1 度ハイ・レベルに戻す必要があります。 入力シフトレジスタ 入力シフトレジスタは 16 ビット幅です(図 40 参照)。最初 の 2 ビットはコントロール・ビットであり、デバイスの 動作モードを決定します(ノーマル・モードまたは 3 種類 のパワーダウン・モード)。各モードの詳細については、 パワーダウン・モードのセクションを参照してください。 AD5621 の場合、次の 12 ビットはデータ・ビットであり、 SCLK の 16 番目の立ち下がりエッジで DAC レジスタに 転送されます。最後の 2 ビットの情報は AD5621 から無 視されます。AD5611 と AD5601 の入力シフト・レジス タ・マップにつていは、図 41 と図 42 を参照してくださ い。 SYNC 割り込み R 06853-039 R 図 39.抵抗ストリング構造 出力アンプ 通常の書き込みシーケンスでは、SYNCラインは SCLK の少なくとも 16 個の立ち下がりエッジ間ロー・レベルに 維持され、DAC は 16 番目の立ち下がりエッジで更新さ れます。ただし、16 番目の立ち下がりエッジの前に SYNCをハイ・レベルにすると、これは書き込みシーケ ンスへの割込みとして機能します。シフトレジスタがリ セットされて、書き込みシーケンスは無効と見なされま す。DAC レジスタ値の更新も、動作モードの変更も行わ れません(図 43 参照)。 出力バッファアンプは、出力でレール to レール電圧を発 生することができ、0 V～VDD 出力範囲を発生します。 Rev. D － 14/20 － AD5601/AD5611/AD5621 DB15 (MSB) PD1 DB0 (LSB) PD0 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 X X DATA BITS 0 0 NORMAL OPERATION 0 1 1kΩ TO GND 1 0 100kΩ TO GND 1 1 THREE-STATE 06853-040 POWER-DOWN MODES 図 40.AD5621 の入力レジスタ値 DB15 (MSB) PD1 DB0 (LSB) PD0 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 X X X X X X X X X DATA BITS 0 0 NORMAL OPERATION 0 1 1kΩ TO GND 1 0 100kΩ TO GND 1 1 THREE-STATE 06853-041 POWER-DOWN MODES 図 41.AD5611 の入力レジスタ値 DB15 (MSB) PD1 DB0 (LSB) PD0 D8 D7 D6 D5 D4 D3 D2 D1 X DATA BITS 0 0 NORMAL OPERATION 0 1 1kΩ TO GND 1 0 100kΩ TO GND 1 1 THREE-STATE 06853-042 POWER-DOWN MODES 図 42.AD5601 の入力レジスタ値 SCLK SDIN DB15 DB0 DB15 INVALID WRITE SEQUENCE: SYNC HIGH BEFORE 16TH FALLING EDGE VALID WRITE SEQUENCE, OUTPUT UPDATES ON THE 16TH FALLING EDGE 図 43.SYNC 割り込み機能 Rev. D DB0 － 15/20 － 06853-043 SYNC AD5601/AD5611/AD5621 パワーオン・リセット マイクロプロセッサ・インターフェース AD5601/AD5611/AD5621 は、パワーアップ時に出力電圧 を制御するパワーオン・リセット回路を内蔵しています。 DAC レジスタに 0 が設定されて、出力電圧は 0 V になり ます。このレベルは、DAC に有効な書き込みシーケンス が実行されるまで維持されます。この機能は、デバイス のパワーアップ時の DAC 出力状態が既知である必要のあ るアプリケーションで特に便利です。 AD5601/AD5611/AD5621 と ADSP-2101 とのインタ ーフェース AD5601/AD5611/AD5621 には、4 種類の動作モードがあ ります。これらのモードは、コントロール・レジスタの ビット DB15 とビット DB14 の 2 ビットを設定してソフト ウェアから設定されます。表 6 に、ビット状態とデバイ スの動作モードの対応を示します。 ADSP-2101* 表 6.AD5601/AD5611/AD5621 の動作モード DB14 0 1 0 1 Operating Mode Normal operation Power-down modes: 1 kΩ to GND 100 kΩ to GND Three-state 06853-044 図 44.パワーダウン時の出力ステージ パワーダウン・モードのときは、バイアス・ジェネレー タ、出力アンプ、抵抗ストリング、およびその他の関係 するすべてのリニア回路はすべてシャットダウンされま す。ただし、DAC レジスタの値はパワーダウン・モード で影響を受けることはありません。パワーダウン・モー ドから抜け出す時間は、VDD =5 V のときは 13 µs (typ)で、 VDD =3 V のときは 16µs (typ)です。図 20 に、グラフを示 します。 Rev. D AD5601/AD5611/AD5621 と 68HC11/68L11 とのイン ターフェース VOUT RESISTOR NETWORK SCLK 図 45.AD5601/AD5611/AD5621 と ADSP-2101 との インターフェース 出力が内部で 1 kΩ の抵抗または 100 kΩ の抵抗を経由し て GND に接続されるか、または出力がオープン(スリ ー・ステート)になるかの 3 種類のオプションがあります。 図 44 に出力ステージを示します。 POWER-DOWN CIRCUITRY SDIN *ADDITIONAL PINS OMITTED FOR CLARITY 電源電流が減少するだけでなく、出力ステージも内部的 にアンプ出力から切り離されて既知の値を持つ抵抗回路 に接続されます。これは、デバイスの出力インピーダン スが既知であると同時にデバイスがパワーダウン・モー ドになるという利点を持っています。 AMPLIFIER SYNC DT SCLK 両ビットを 0 に設定すると、デバイスは 5 V で最大 100µA の消費電流でノーマル動作します。ただし、3 種 類のパワーダウン・モードでは、電源電流が 3 V で 0.2µA(typ)に減少します。 RESISTOR STRING DAC TFS 図 46 に、AD5601/AD5611/AD5621 と 68HC11/68L11 マイ クロコントローラとの間のシリアル・インターフェース を示します。68HC11/68L11 の SCK が AD5601/AD5611/AD5621 の SCLK を駆動し、MOSI 出力 が DAC のシリアル・データ・ラインを駆動します。 SYNC信号は、ポート・ライン(PC7)から発生されます。 このインターフェースの正常動作のためには、 68HC11/68L11 で CPOL ビット= 0 かつ CPHA ビット= 1 の 設定を行う必要があります。データが DAC へ送信される と、SYNCラインがロー・レベルになります(PC7)。 68HC11/68L11 が上記のように設定された場合には、 MOSI に出力されるデータは SCK の立ち下がりエッジで 有効になります。シリアル・データは 68HC11/68L11 か ら 8 ビットのバイトで転送され、送信サイクル内の８個 の立ち下がりクロック・エッジが使用されます。データ は MSB ファーストで転送されます。データを AD5601/AD5611/AD5621 にロードするときは、最初の 8 ビットが転送された後にも PC7 をロー・レベルのままに して、DAC に対して 2 番目のシリアル書き込み動作を実 行します。このプロシージャの終わりに、PC7 をハイ・ レベルにします。 68HC11/ 68L11* AD5601/AD5611/ AD5621* PC7 SYNC SCK SCLK MOSI SDIN *ADDITIONAL PINS OMITTED FOR CLARITY － 16/20 － 図 46.AD5601/AD5611/AD5621 と 68HC11/68L11 との インターフェース 06853-046 DB15 0 0 1 1 AD5601/AD5611/ AD5621* 06853-045 パワーダウン・モード 図 45 に、AD5601/AD5611/AD5621 と ADSP-2101 との間 のシリアル・インターフェースを示します。ADSP-2101 は、SPORT 送信交番フレーミング・モードで動作するよ うに設定する必要があります。ADSP-2101 の SPORT は、 SPORT コントロール・レジスタを使って設定し、内部ク ロック動作、アクティブ・ロー・レベル・フレーミング、 16 ビット・ワード長に設定する必要があります。送信は、 SPORT をイネーブルした後に、Tx レジスタにワードを書 きこむことにより、起動されます。 AD5601/AD5611/AD5621 図 47 に、AD5601/AD5611/AD5621 と Blackfin ADSPBF53x マイクロプロセッサとの間のシリアル・インターフ ェースを示します。ADSP-BF53x ファミリは、シリアル 通信とマルチプロセッサ通信用に 2 個のデュアル・チャ ンネル同期シリアル・ポート(SPORT0 と SPORT1)を内蔵 しています。SPORT0 を使って AD5601/AD5611/AD5621 に接続し、DT0PRI が AD5601/AD5611/AD5621 の SDIN ピンを駆動し、TSCLK0 がデバイスの SCLK を駆動する ようにインターフェースを設定します。SYNCは TFS0 か ら駆動されます。 SDIN SCLK TFS0 SYNC P3.3 SYNC TxD SCLK RxD SDIN 図 48.AD5601/AD5611/AD5621 と 80C51/80L51 とのインターフェース *ADDITIONAL PINS OMITTED FOR CLARITY 図 47.AD5601/AD5611/AD5621 と Blackfin ADSP-BF53x とのインターフェース AD5601/AD5611/AD5621 と 80C51/80L51 との インターフェース 図 48 に、AD5601/ AD5611/AD5621 と 80C51/80L51 マイ クロコントローラとの間のシリアル・インターフェース を示します。このインターフェースでは、80C51/80L51 の TxD が AD5601/AD5611/AD5621 の SCLK を駆動し、 RxD がこのデバイスのシリアル・データ・ラインを駆動 します。SYNC信号は、この場合もポートのビット・プ ログラマブルなピンから発生されます。このケースでは ポート・ライン P3.3 を使用しています。データを AD5601/AD5611/AD5621 に転送するときは、P3.3 をロ ー・レベルにします。80C51/80L51 はデータを 8 ビット のバイトとして転送するため、送信サイクル内の 8 個の 立ち下がりクロック・エッジを使います。データを DAC にロードするときは、最初の 8 ビットが転送された後 P3.3 をロー・レベルのままにして、2 番目の書き込みサ イクルを実行すると、データの 2 番目のバイトの転送が 開始されます。 Rev. D AD5601/AD5611/ AD5621* AD5601/AD5611/AD5621 と MICROWIRE との インターフェース 図 49 に、AD5601/AD5611/ AD5621 とすべての MICROWIRE 互換デバイスとの間のインターフェースを 示します。シリアル・データはシリアル・クロックの立 ち下がりエッジで出力され、SK の立ち上がりエッジで AD5601/AD5611/AD5621 に入力されます。 MICROWIRE* AD5601/AD5611/ AD5621* CS SYNC SK SCLK SO SDIN *ADDITIONAL PINS OMITTED FOR CLARITY 図 49.AD5601/AD5611/AD5621 と MICROWIRE とのインターフェース － 17/20 － 06853-049 DT0PRI TSCLK0 80C51/80L51* *ADDITIONAL PINS OMITTED FOR CLARITY AD5601/AD5611/ AD5621* 06853-047 ADSP-BF53x* このサイクルの完了後に P3.3 をハイ・レベルにします。 80C51/80L51 は、シリアル・データを LSB ファーストで 出力します。AD5601/AD5611/AD5621 は、MSB ファース トでデータを受け取る必要があります。80C51/80L51 の 送信ルーチンでは、このことを考慮しておく必要があり ます。 06853-048 AD5601/AD5611/AD5621 と Blackfin® ADSP-BF53x とのインターフェース AD5601/AD5611/AD5621 アプリケーション AD5601/AD5611/AD5621 は小型の SC70 パッケージを採 用し、100μA 未満の電源電流で動作します。このため、 リファレンス電圧の選択はアプリケーションに依存しま す。省スペースが要求されるアプリケーションには、 ADR02 が推奨されます。SC70 パッケージが使用可能で あり、9 ppm/℃の優れたドリフト性能を持っています(R8 パッケージでは 3 ppm/℃)。さらに 0.1 Hz～10 Hz の範囲 で 3.4 µV p-p の非常に優れたノイズ性能を持っています。 AD5601/AD5611/AD5621 を使用した両電源動作 AD5601/AD5611/AD5621 は単電源動作用にデザインされ ていますが、図 51 の回路を使うと、バイポーラ出力範囲 も可能になります。図 51 の回路の出力電圧範囲は±5 V で す。アンプ出力でのレール to レール動作は、AD820 また は OP295 を出力アンプとして使うと、実現することがで きます。 R2 = 10kΩ +5V +5V AD5601/AD5611/ AD5621 の要求する電源電流は極めて小 さいため、このデバイスは低消費電力アプリケーション に最適です。この場合、電圧リファレンス ADR395 の使 用が推奨されます。100μA 未満の静止電流で済むため、 必要に応じて 1 つのシステム内で複数の DAC を駆動する ことができます。また、0.1～10 Hz の範囲で 8 μV p-p の 非常に優れたノイズ性能も持っています。 AD820/ OP295 AD5601/AD5611/ AD5621 –5V 3-WIRE SERIAL INTERFACE 任意の入力コードに対する出力電圧は次のように計算す ることができます。 ADR395 SCLK SDIN AD5601/AD5611/ AD5621 D R1 R2 R2 VOUT V DD N V DD 2 R1 R1 VOUT = 0V TO 5V 06853-050 SYNC 図 50. AD5601/AD5611/AD5621 の電源として ADR395 を使用 ここで、D は入力コードに等価な 10 進値(0～2N)を表しま す。 VDD = 5 V、R1 = R2 = 10 kΩ のとき、 AD5601/AD5611/AD5621 の電源としての使用が推奨され る高精度リファレンスを表 7 に示します。 表 7.AD5601/AD5611/AD5621 の高精度リファレンス電圧 Rev. D 0.1µF 図 51.AD5601/AD5611/AD5621 を使用した両電源動作 5V Part No. ADR435 ADR425 ADR02 ADR02 ADR395 OUT DD 10µF +5V V V 7V 3-WIRE SERIAL INTERFACE R1 = 10kΩ 06853-051 AD5601/AD5611/AD5621 の電源としてのリファ レンス電圧の選択 Initial Accuracy (mV max) ±2 ±2 ±3 ±3 ±5 Temp Drift (ppm/°C max) 3 (R-8) 3 (R-8) 3 (R-8) 3 (SC70) 9 (TSOT-23) 0.1 Hz to 10 Hz Noise (µV p-p typ) 8 3.4 10 10 8 10 D V OUT N 5 V 2 これは±5 V の出力電圧範囲になり、0x0000 は−5V の出力 に、0x3FFF は+5 V の出力に、それぞれ対応します。 － 18/20 － AD5601/AD5611/AD5621 AD5601/AD5611/AD5621 の電流絶縁インターフ ェースでの使用 工業用環境のプロセス制御アプリケーションでは、電流 絶縁インターフェースを使って、DAC が動作している領 域で発生する有害な同相電圧から制御回路を保護してア イソレーションすることが必要となることがあります。 iCoupler®は 2.5 kV を超える絶縁を提供します。 AD5601/AD5611/AD5621 は 3 線式シリアル・ロジック・ インターフェースを使っているため、ADuM1300 の 3 チ ャンネル・デジタル・アイソレータにより必要な絶縁を 提供することができます(図 52 参照)。デバイスの電源も トランスを使って絶縁する必要があります。トランスの DAC 側では、5 V のレギュレータが 5 V 電源を AD5601/AD5611/AD5621 に供給しています。 5V REGULATOR POWER 10µF 0.1µF VDD VIA VOA SCLK ADuM1300 SDI VIB VOB SYNC DATA VIC VOC SDIN AD5601/ AD5611/ AD5621 GND VOUT 06853-052 SCLK 図 52.AD5601/AD5611/AD5621 の電流絶縁インターフェース での使用 Rev. D 電源のバイパスとグラウンド接続 高精度が重要な回路では、ボード上の電源とグラウン ド・リターンのレイアウトを注意深く行うことが役立ち ます。AD5601/AD5611/AD5621 を実装する PCB プリント 回路ボードは、アナログ部とデジタル部を分離して、そ れぞれ専用のボード領域を持つようにする必要がありま す。複数のデバイスが AGND と DGND の接続を必要と するシステム内で AD5601/AD5611/AD5621 を使用する場 合は、この接続は 1 ヵ所で行う必要があります。グラウ ンド・ポイントは AD5601/AD5611/AD5621 のできるだけ 近くに配置する必要があります。 AD5601/AD5611/AD5621 の電源は、10 μF と 0.1 μF のコ ンデンサでバイパスする必要があります。コンデンサは デバイスのできるだけ近くに配置し、0.1μF のコンデンサ は理想的にはデバイスの近くに配置することが望まれま す。10μF コンデンサはタンタルのビーズ型を使います。 0.1μF コンデンサは、セラミック型コンデンサのような実 効直列抵抗(ESR)が小さく、かつ実効直列インダクタンス (ESI)が小さいものを使う必要があります。この 0.1 μF の コンデンサは、内部ロジックのスイッチングにより発生 する過渡電流に起因する高周波に対してグラウンドへの 低インピーダンス・パスを提供します。 電源ラインはできるだけ太いパターンにしてインピーダ ンスを小さくし、電源ライン上のグリッチによる影響を 軽減させるようにします。クロックとその他の高速スイ ッチング・デジタル信号は、デジタル・グラウンドを使 ってボード上の他の部分からシールドする必要がありま す。デジタル信号とアナログ信号の交差は、できるだけ 回避する必要があります。ボードの反対側のパターンは、 互いに右角度となるように配置してボードを通過するフ ィードスルー効果を減少させます。最適なボード・レイ アウト技術は、ボードの部品側をグラウンド・プレーン 専用として使い、信号パターンはハンダ面に配置するマ イクロストリップ技術ですが、2 層ボードでは常に可能 とは限りません。 － 19/20 － AD5601/AD5611/AD5621 外形寸法 2.20 2.00 1.80 1.35 1.25 1.15 6 5 4 1 2 3 2.40 2.10 1.80 PIN 1 0.65 BSC 1.00 0.90 0.70 1.10 0.80 0.30 0.15 0.10 MAX SEATING PLANE D06853-0-5/08(D)-J 1.30 BSC 0.40 0.10 0.22 0.08 0.46 0.36 0.26 0.10 COPLANARITY COMPLIANT TO JEDEC STANDARDS MO-203-AB 図 53.6 ピン薄型シュリンク・スモール・アウトライン・トランジスタ・パッケージ[SC70] (KS-6) 寸法: mm オーダー・ガイド Model AD5601BKSZ-500RL71 AD5601BKSZ-REEL71 AD5611AKSZ-500RL71 AD5611AKSZ-REEL71 AD5611BKSZ-500RL71 AD5611BKSZ-REEL71 AD5621AKSZ-500RL71 AD5621AKSZ-REEL71 AD5621BKSZ-500RL71 AD5621BKSZ-REEL71 1 Temperature Range –40°C to +125°C –40°C to +125°C –40°C to +125°C –40°C to +125°C –40°C to +125°C –40°C to +125°C –40°C to +125°C –40°C to +125°C –40°C to +125°C –40°C to +125°C INL ±0.5 LSB ±0.5 LSB ±4.0 LSB ±4.0 LSB ±0.5 LSB ±0.5 LSB ±6.0 LSB ±6.0 LSB ±1.0 LSB ±1.0 LSB Package Description 6-Lead Thin Shrink Small Outline Transistor Package [SC70] 6-Lead Thin Shrink Small Outline Transistor Package [SC70] 6-Lead Thin Shrink Small Outline Transistor Package [SC70] 6-Lead Thin Shrink Small Outline Transistor Package [SC70] 6-Lead Thin Shrink Small Outline Transistor Package [SC70] 6-Lead Thin Shrink Small Outline Transistor Package [SC70] 6-Lead Thin Shrink Small Outline Transistor Package [SC70] 6-Lead Thin Shrink Small Outline Transistor Package [SC70] 6-Lead Thin Shrink Small Outline Transistor Package [SC70] 6-Lead Thin Shrink Small Outline Transistor Package [SC70] Z = RoHS 準拠製品。 Rev. D － 20/20 － Package Option KS-6 KS-6 KS-6 KS-6 KS-6 KS-6 KS-6 KS-6 KS-6 KS-6 Branding D3V D3V D3U D3U D3T D3T D3S D3S D3R D3R