12/14/16ビットnanoDAC®、デュアル、 5ppm/℃のオンチップ電圧リファレンス付き AD5623R/AD5643R/AD5663R 機能ブロック図 特長 アプリケーション V DD V REFIN /V REFOUT 1.25V/2.5V リファレンス LDAC SCLK インター フェース・ ロジック SYNC DIN 入力 レジスタ DAC レジスタ ストリング DAC A バッファ V OUTA 入力 レジスタ DAC レジスタ ストリング DAC B バッファ V OUTB AD5623R/AD5643R/AD5663R パワーオン・ リセット LDAC パワーダウン・ ロジック GND CLR 05858-001 低消費電力、最小サイズのピン互換、デュアルnanoDAC AD5663R：16ビット AD5643R：14ビット AD5623R：12ビット 外部または内部リファレンスの選択可能 デフォルト状態：外部リファレンス 1.25/2.5V出力、5ppm/℃のオンチップ電圧リファレンス 10ピンMSOPおよび3mm×3mm LFCSP 電源電圧：2.7∼5.5V 設計により単調増加性を保証 ゼロスケールへのパワーオン・リセット チャンネルごとのパワーダウン シリアル・インターフェース：最高 50MHz ______ ____ ハードウェアLDAC機能とCLR機能 図1 表1. 関連デバイス 製品番号 説明 AD5663 2.7∼5.5V、デュアル16ビット nanoDAC、外部リファレンス プロセス制御 データ・アクイジション・システム バッテリ駆動の携帯型計測器 ゲインとオフセットのデジタル調整 プログラマブルな電圧源と電流源 プログラマブル減衰器 概要 nanoDACファミリーのAD5623R/AD5643R/AD5663Rは、低 消費電力のデュアル12/14/16ビット・バッファ付きの電圧出力 D/Aコンバータ（DAC）です。2.7∼5.5V単電源で動作し、設 計により単調増加性が保証されています。 AD5623R/AD5643R/AD5663Rはオンチップ電圧リファレンス を備えています。AD5623R-3/AD5643R-3/AD5663R-3には、 1.25V、5ppm/℃のリファレンスがあり、2.5Vのフルスケール 出力を提供します。AD5623R-5/AD5643R-5/AD5663R-5には、 2.5V、5ppm/℃のリファレンスがあり、5Vのフルスケール出力 を提供します。このオンチップ電圧リファレンスはパワーアッ プ時にオフに設定されるため、外部電圧リファレンスの使用が 可能になります。すべてのデバイスは2.7∼5.5Vの単電源で動 作できます。内部リファレンスをオンにするには、DACに書込 みを行います。 これらのデバイスはパワーオン・リセット回路を内蔵してお り、DAC出力をパワーアップ時に0Vに設定して、デバイスへ の有効な書込みが行われるまでその状態を維持します。5Vの電 源時にデバイスの消費電流を480nAまで低減するパワーダウン 機能を搭載しており、パワーダウン・モードではソフトウェア で選択可能な出力負荷を提供できます。 REV. A アナログ・デバイセズ株式会社 通常動作時の消費電力が低いため、携帯型のバッテリ駆動機器 に最適です。 AD5623R/AD5643R/AD5663Rは、最高50MHzのクロック速 度で動作する汎用3線式シリアル・インターフェースを使用し、 標準のSPI®、QSPITM、MICROWIRETM、DSPインターフェー ス規格と互換性があります。オンチップ高精度出力アンプによ り、レールtoレールの出力振幅が可能です。 製品のハイライト 1. デュアル、12/14/16ビットDAC 2. 1.25/2.5V、5ppm/℃のオンチップ電圧リファレンス 3. 10 ピン MSOP および 3mm × 3mm の 10 ピン、 LFCSP パッ ケージ 4. 低消費電力： 3V 電源時に 0.6mW 、 5V 電源時に 1.25mW （typ） 5. AD5623Rで4.5µsの最大セトリング時間 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の 利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有 に属します。 ※日本語データシートはREVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 © 2006 Analog Devices, Inc. All rights reserved. 本 社／ 〒105-6891 東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル 電話03（5402）8200 大阪営業所／ 〒532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号 電話06（6350）6868 AD5623R/AD5643R/AD5663R 目次 出力アンプ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 内部リファレンス. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 外部リファレンス. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 シリアル・インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . 20 入力シフト・レジスタ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 ______ SYNC割込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 パワーオン・リセット. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 ソフトウェア・リセット. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 パワーダウン・モード. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 ______ LDAC機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 内部リファレンスの設定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 マイクロプロセッサとのインターフェース. . . . . . . . . . . . . 25 アプリケーション情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 リファレンスを電源として使用する方法. . . . . . . . . . . . . . . 26 AD5663Rを使用するバイポーラ動作 . . . . . . . . . . . . . . . . . . 26 絶縁インターフェースでAD5663Rを使用する方法 . . . . . . 26 電源のバイパスとグラウンディング. . . . . . . . . . . . . . . . . . . 27 外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 製品のハイライト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 AD5623R-5/AD5643R-5/AD5663R-5 . . . . . . . . . . . . . . . . . . . . . 3 AD5623R-3/AD5643R-3/AD5663R-3 . . . . . . . . . . . . . . . . . . . . . 5 AC特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 タイミング特性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 タイミング図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 用語の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 デジタル／アナログ部. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 抵抗ストリング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 改訂履歴 12/06―R Rev. 0 to Rev A Changes to Table 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 Changes to Table 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 Changes to Figure 3.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 Changes to Ordering Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 4/06―R Revision 0: Initial Version ―2― REV. A AD5623R/AD5643R/AD5663R 仕様 AD5623R-5/AD5643R-5/AD5663R-5 特に指定のない限り、VDD＝4.5∼5.5V、RL＝2kΩ（GNDに接続）、CL＝200pF（GNDに接続）、VREFIN＝VDD、すべての仕様はTMIN∼ TMAXで規定。 表2 パラメータ Min Bグレード1 Typ Max 単位 ±8 ±16 LSB ±1 LSB ±4 LSB ±0.5 LSB 条件／備考 静的性能 2 AD5663R 分解能 16 相対精度 ビット 微分非直線性 設計により単調増加性を保証 AD5643R 分解能 14 ビット ±2 相対精度 微分非直線性 設計により単調増加性を保証 AD5623R 分解能 12 ビット ±0.5 相対精度 微分非直線性 ±1 LSB ±0.25 LSB 設計により単調増加性を保証 DACレジスタに全「0」をロード ゼロスケール誤差 ＋2 ＋10 mV オフセット誤差 ±1 ±10 mV フルスケール誤差 −0.1 ゲイン誤差 ±1 FSRの％ ±1.5 FSRの％ DACレジスタに全「1」をロード ゼロスケール誤差ドリフト ±2 µV/℃ ゲイン温度係数 ±2.5 ppm FSRのppm/℃ DC電源電圧変動除去比 −100 dB DACコード＝ミッドスケール、VDD＝5V ±10％ DCクロストーク 10 µV フルスケール出力の変化による RL＝2kΩ（GNDまたはVDDに接続） 10 µV/mA 負荷電流の変化による 5 µV パワーダウンによる（各チャンネル） 25 µV フルスケール出力の変化による RL＝2kΩ（GNDまたはVDDに接続） 20 µV/mA 負荷電流の変化による 10 µV パワーダウンによる（各チャンネル） （外部リファレンス使用時） DCクロストーク （内部リファレンス使用時） 3 出力特性 出力電圧範囲 容量性負荷安定性 0 VDD V 2 nF RL＝∞ 10 nF RL＝2kΩ DC出力インピーダンス 0.5 Ω 短絡電流 30 mA VDD＝5V パワーアップ時間 4 µs パワーダウン・モードからの復帰 VDD＝5V REV. A ―3― AD5623R/AD5643R/AD5663R Min パラメータ Bグレード1 Typ Max 単位 条件／備考 170 µA VREF＝VDD＝5.5V リファレンス入力 リファレンス電流 0.75 リファレンス入力範囲 200 VDD 26 リファレンス入力インピーダンス V kΩ リファレンス出力 2.495 出力電圧 2.505 V 室温 ±10 ppm/℃ MSOPパッケージ・モデル ±10 ppm/℃ LFCSPパッケージ・モデル 7.5 kΩ リファレンス温度係数3 ±5 出力インピーダンス ロジック入力3 入力電流 ±2 µA すべてのデジタル入力 VINL（ローレベル入力電圧） 0.8 V VDD＝5V V VDD＝5V ______ DIN、SCLK、SYNC ______ ____ LDAC、CLR VINH（ハイレベル入力電圧） 2 ピン容量 3 pF 19 pF 電源条件 VDD 4.5 5.5 V 4 IDD（ノーマル・モード） VIH＝VDDおよびVIL＝GND VDD＝4.5∼5.5V 0.25 0.45 mA 内部リファレンスをオフ VDD＝4.5∼5.5V 0.8 1 mA 内部リファレンスをオン 0.48 1 µA VIH＝VDD、VIL＝GND IDD（すべてのパワーダウン・ モード）5 VDD＝4.5∼5.5V 1 2 3 4 5 温度範囲：Bグレードは−40∼＋105℃。 直線性は狭いコード範囲（AD5663R：コード512∼65,024、AD5643R：コード128∼16,256：AD5623R：コード32∼4,064）で計算しています。出力は無負荷。 これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証しています。 インターフェースが非アクティブ、全DACがアクティブ、DAC出力が無負荷時の条件を適用しています。 DACが2つともパワーダウン。 ―4― REV. A AD5623R/AD5643R/AD5663R AD5623R-3/AD5643R-3/AD5663R-3 特に指定のない限り、VDD＝2.7∼3.6V、RL＝2kΩ（GNDに接続）、CL＝200pF（GNDに接続）、VREFIN＝VDD、すべての仕様はTMIN∼ TMAXで規定。 表3 パラメータ 静的性能 Min Bグレード1 Typ Max 単位 ±8 ±16 LSB ±1 LSB 条件／備考 2 AD5663R 分解能 16 相対精度 ビット 微分非直線性 設計により単調増加性を保証 AD5643R 分解能 14 ビット ±2 相対精度 微分非直線性 ±4 LSB ±0.5 LSB 設計により単調増加性を保証 AD5623R 分解能 12 ビット ±0.5 相対精度 微分非直線性 ±1 LSB ±0.25 LSB 設計により単調増加性を保証 DACレジスタに全「0」をロード ゼロスケール誤差 ＋2 ＋10 mV オフセット誤差 ±1 ±10 mV フルスケール誤差 −0.1 ゲイン誤差 ゼロスケール誤差ドリフト ±1 FSRの％ ±1.5 FSRの％ ±2 µV/℃ DACレジスタに全「1」をロード ゲイン温度係数 ±2.5 ppm FSRのppm/℃ DC電源電圧変動除去比 −100 dB DACコード＝ミッドスケール、VDD＝3V ±10％ DCクロストーク 10 µV フルスケール出力の変化による RL＝2kΩ（GNDまたはVDDに接続） 10 µV/mA 負荷電流の変化による 5 µV パワーダウンによる（各チャンネル） 25 µV フルスケール出力の変化による RL＝2kΩ（GNDまたはVDDに接続） 20 µV/mA 負荷電流の変化による 10 µV パワーダウンによる（各チャンネル） （外部リファレンス使用時） DCクロストーク （内部リファレンス使用時） 出力特性3 出力電圧範囲 0 容量性負荷安定性 VDD V 2 nF RL＝∞ RL＝2kΩ 10 nF DC出力インピーダンス 0.5 Ω 短絡電流 30 mA VDD＝3V パワーアップ時間 4 µs パワーダウン・モードからの復帰 VDD＝3V 200 µA VREF＝VDD＝3.6V VDD V リファレンス入力 170 リファレンス電流 リファレンス入力範囲 リファレンス入力インピーダンス REV. A 0.75 26 kΩ ―5― AD5623R/AD5643R/AD5663R Bグレード1 Typ Max Min パラメータ 単位 条件／備考 1.253 V 室温 ±15 リファレンス出力 1.247 出力電圧 リファレンス温度係数 3 ±5 出力インピーダンス ppm/℃ MSOPパッケージ・モデル ±10 ppm/℃ LFCSPパッケージ・モデル 7.5 kΩ 3 ロジック入力 入力電流 VINL（ローレベル入力電圧） VINH（ハイレベル入力電圧） ±2 µA すべてのデジタル入力 0.8 V VDD＝3V V VDD＝3V 2 ピン容量 3 pF 19 pF ______ DIN、SCLK、SYNC ______ ____ LDAC、CLR 電源条件 VDD 2.7 3.6 V IDD（ノーマル・モード）4 VIH＝VDDおよびVIL＝GND VDD＝2.7∼3.6V 200 425...................μA.. 内部リファレンスをオフ VDD＝2.7∼3.6V 800 900...................μA... 内部リファレンスをオン 0.2 1 VIH＝VDDおよびVIL＝GND IDD（すべてのパワーダウン・ モード）5 VDD＝2.7∼3.6V 1 2 3 4 5 µA 温度範囲：Bグレードは−40∼＋105℃。 直線性は狭いコード範囲（AD5663R：コード512∼65,024、AD5643R：コード128∼16,256：AD5623R：コード32∼4,064）で計算しています。出力は無負荷。 これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証しています。 インターフェースが非アクティブ、全DACがアクティブ、DAC出力が無負荷時の条件を適用しています。 DACが2つともパワーダウン。 AC特性 特に指定のない限り、VDD＝2.7∼5.5V、RL＝2kΩ（GNDに接続）、CL＝200pF（GNDに接続）、VREFIN＝VDD、すべての仕様はTMIN∼ TMAXで規定。 表4 パラメータ1、2 Min Typ Max 単位 条件／備考3 3 3.5 4 1.8 10 4.5 5 7 µs µs µs V/µs nV-s コード1/4スケール∼3/4スケール（±0.5LSB以内） 出力電圧セトリング時間 AD5623R AD5643R AD5663R スルーレート デジタル／アナログ・グリッチ・ インパルス デジタル・フィードスルー 0.1 リファレンス・フィードスルー −90 デジタル・クロストーク 0.1 1 4 1 4 340 −80 120 100 15 アナログ・クロストーク DAC間クロストーク 乗算帯域幅 全高調波歪み 出力ノイズ・スペクトル密度 出力ノイズ 1 2 3 nV-s dB nV-s nV-s nV-s nV-s nV-s kHz dB nV/ Hz nV/ Hz µVp-p コード1/4スケール∼3/4スケール（±0.5LSB以内） コード1/4スケール∼3/4スケール（±2LSB以内） メジャー・キャリー周辺の1LSBの変化 VREF＝2V±0.1Vp-p、周波数＝10Hz∼20MHz 外部リファレンス 内部リファレンス 外部リファレンス 内部リファレンス VREF＝2V±0.1Vp-p VREF＝2V±0.1Vp-p、周波数＝10kHz DACコード＝ミッドスケール、1kHz DACコード＝ミッドスケール、10kHz 0.1∼10Hz これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証しています。 「用語の説明」を参照。 温度範囲：Bグレードは−40∼＋105℃、＋25℃で測定。 ―6― REV. A AD5623R/AD5643R/AD5663R タイミング特性 すべての入力信号は、tR＝tF＝1ns/V（VDDの10∼90％）で規定し、（VIL＋VIH）/2の電圧レベルからの時間とします。特に指定のない限 り、VDD＝2.7∼5.5V、すべての仕様はTMIN∼TMAXで規定。1 表5 TMIN、TMAXでの限界値 1 2 パラメータ VDD＝2.7∼5.5V 単位 条件／備考 t12 20 ns（min） SCLKサイクル時間 t2 9 ns（min） SCLKハイレベル時間 t3 9 ns（min） t4 13 ns（min） SCLKローレベル時間 ______ SYNCからSCLK立下がりエッジまでのセットアップ時間 t5 5 ns（min） データのセットアップ時間 t6 5 ns（min） t7 0 ns（min） t8 15 ns（min） t9 13 ns（min） t10 0 ns（min） t11 10 ns（min） t12 15 ns（min） t13 5 ns（min） t14 0 ns（min） t15 300 ns（max） データのホールド時間 ______ SCLK立下がりエッジからSYNC立上がりエッジまで ______ SYNCの最小ハイレベル時間 ______ SYNC立上がりエッジからSCLK立下がりエッジまで ______ SCLK立下がりエッジからSYNC立下がりエッジまで ______ LDACローレベル・パルス幅 ______ SCLK立下がりエッジからLDAC立上がりエッジまで ____ CLRローレベル・パルス幅 ______ SCLK立下がりエッジからLDAC立下がりエッジまで ____ CLRパルス起動時間 これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証しています。 SCLKの最大周波数は、VDD＝2.7∼5.5Vで50MHzです。 タイミング図 t10 t1 t9 SCLK t8 t2 t3 t4 t7 SYNC t6 t5 DIN DB23 DB0 t14 t11 LDAC 1 t12 LDAC 2 V OUT t13 t15 05858-002 CLR 1非同期LDAC更新モード 2同期LDAC更新モード 図2. REV. A シリアル書込み動作 ―7― AD5623R/AD5643R/AD5663R 絶対最大定格 特に指定のない限り、TA＝25℃。 左記の絶対最大定格を超えるストレスを加えると、デバイスに 恒久的な損傷を与えることがあります。この規定はストレス定 格のみを指定するものであり、この仕様の動作セクションに記 載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの 信頼性に影響を与えることがあります。 表6 パラメータ 定格値 GNDに対するVDD −0.3∼＋7V GNDに対するVOUT −0.3V∼VDD＋0.3V GNDに対するVREFIN/VREFOUT −0.3V∼VDD＋0.3V GNDに対するデジタル入力電圧 −0.3V∼VDD＋0.3V ESDに関する注意 ESD（静電放電）の影響を受けやすいデバイス です。電荷を帯びたデバイスや回路ボードは、 検知されないまま放電することがあります。本 製品は当社独自の特許技術であるESD保護回路 を内蔵してはいますが、デバイスが高エネル ギーの静電放電を被った場合、損傷を生じる可 能性があります。したがって、性能劣化や機能 低下を防止するため、ESDに対する適切な予防 措置を講じることをお勧めします。 動作温度範囲 工業用 −40∼＋105℃ 保存温度範囲 −65∼＋150℃ ジャンクション温度（TJ max） 150℃ 消費電力 （TJ max−TA） /θJA LFCSP_WDパッケージ（4層ボード） θJA熱抵抗 61℃/W MSOPパッケージ（4層ボード） θJA熱抵抗 142℃/W θJC熱抵抗 43.7℃/W リフロー・ハンダ処理のピーク温度 鉛フリー 260（＋0/−5）℃ ―8― REV. A AD5623R/AD5643R/AD5663R ピン配置と機能の説明 10 V REFIN /VREFOUT 9 V DD 8 DIN 7 SCLK 5 （実寸ではありません） 6 SYNC 1 V OUTB 2 GND 3 LDAC CLR 4 AD5623R/ AD5643R/ AD5663R 上面図 注： 露出パッドはLFCSPパッケージの GNDに接続 図3. 表7. 05858-003 V OUTA ピン配置 ピン機能の説明 ピン番号 記号 説明 1 VOUTA DAC Aからのアナログ出力電圧。出力アンプはレールtoレールで動作。 2 VOUTB DAC Bからのアナログ出力電圧。出力アンプはレールtoレールで動作。 3 グラウンド。AD5623R/AD5643R/AD5663Rの全回路の基準ポイント。 4 GND ______ LDAC 5 ____ CLR 6 ______ SYNC 7 SCLK シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジで入力シフト・レジ スタにクロック入力されます。最高50MHzのレートでデータを転送できます。 8 DIN シリアル・データ入力。このデバイスには24ビットのシフト・レジスタがあります。データは、シリ アル・クロック入力の立下がりエッジでレジスタにクロック入力されます。 9 VDD 電源入力。AD5623R/AD5643R/AD5663Rは2.7∼5.5Vで動作できます。10µFのコンデンサと0.1µFの コンデンサをこのピンとGNDとの間に並列接続して、電源をデカップリングする必要があります。 10 VREFIN/VREFOUT 共通のリファレンス入力／リファレンス出力。内部リファレンスを選択するとリファレンス出力ピン このピンをローレベルに設定すると、入力レジスタに新しいデータがある場合にDACレジスタのいず れかまたはすべてを更新できます。これにより、すべてのDAC出力の同時更新が可能です。このピン を常にローレベルに固定しておくこともできます。 ____ ____ 非同期クリア入力。 CLR入力は立下がりエッジ・センシティブです。 CLRがローレベルの間、すべて ____ ______ のLDACパルスが無視されます。CLRがアクティブになると、すべての入力レジスタとDACレジスタ にゼロスケールがロードされ、出力は0Vにクリアされます。AD5623R/AD5643R/AD5663Rは、次の 書込みの24番目の立下がりエッジでクリア・コード・モードを終了します。書込みシーケンス中に ____ CLRがアクティブになると、その書込みはアボートされます。 ______ レベル・トリガの制御入力（アクティブ・ロー）。入力データ用のフレーム同期信号です。SYNCが ローレベルになると、入力シフト・レジスタがイネーブルになり、データは後続のクロックの立下が りエッジで入力されます。 DACは24番目のクロック・サイクルの後に更新されます。ただし、この ______ ______ エッジより前にSYNCをハイレベルにすると、SYNCの立上がりエッジは割込みとして機能し、DAC はこの書込みシーケンスを無視します。 となり、外部リファレンスを選択するとリファレンス入力ピンになります。このピンのデフォルトは、 リファレンス入力です。 REV. A ―9― AD5623R/AD5643R/AD5663R 代表的な性能特性 10 1.0 6 0.6 4 0.4 2 0 –2 0.2 0 –0.2 –4 –0.4 –6 –0.6 –8 –0.8 –1.0 05858-005 –10 0 V DD = VREF = 5V TA = 25°C 0.8 DNL 誤差（LSB） INL 誤差（LSB） 8 5k 10k 15k 20k 25k 30k 35k 40k 45k 50k 55k 60k 65k コード 05858-008 V DD = VREF = 5V TA = 25°C 0 図4. INL（AD5663R、外部リファレンス） 10k 20k 30k コード 40k 50k 60k 図7. DNL（AD5663R、外部リファレンス） 0.5 4 V DD = VREF = 5V TA = 25°C 3 V DD = VREF = 5V TA = 25°C 0.4 0.3 DNL 誤差（LSB） INL 誤差（LSB） 2 1 0 –1 0.2 0.1 0 –0.1 –0.2 –2 –0.3 –3 2.5k 5.0k 7.5k 10.0k コード 12.5k 15.0k –0.5 05858-006 0 05858-009 –0.4 –4 0 図5. INL（AD5643R、外部リファレンス） 2.5k 5.0k 7.5k 10.0k コード 12.5k 15.0k 図8. DNL（AD5643R、外部リファレンス） 1.0 0.20 V DD = VREF = 5V 0.8 TA = 25°C V DD = VREF = 5V TA = 25°C 0.15 0.6 0.10 DNL 誤差（LSB） 0.2 0 –0.2 0.05 0 –0.05 –0.4 –0.10 –0.6 –1.0 0 0.5k 1.0k 1.5k 2.0k 2.5k コード 3.0k 3.5k 4.0k –0.20 0 図6. INL（AD5623R、外部リファレンス） 0.5k 1.0k 1.5k 2.0k 2.5k コード 3.0k 3.5k 4.0k 05858-010 –0.15 –0.8 05858-007 INL 誤差（LSB） 0.4 図9. DNL（AD5623R、外部リファレンス） ― 10 ― REV. A AD5623R/AD5643R/AD5663R 1.0 V DD = 5V V REFOUT = 2.5V TA = 25°C 0.6 4 0.4 DNL 誤差（LSB） 6 2 0 –2 0.2 0 –0.2 –4 –0.4 –6 –0.6 –8 –0.8 –10 0 V DD = 5V V REFOUT = 2.5V TA = 25°C 0.8 5k 10k 15k 20k 25k 30k 35k 40k 45k 50k 55k 60k 65k コード –1.0 05858-011 INL 誤差（LSB） 8 0 5k 10k 15k 20k 25k 30k 35k 40k 45k 50k 55k 60k 65k コード 図10. INL（AD5663R-5） 05858-014 10 図13. DNL（AD5663R-5） 0.5 4 V DD = 5V V REFOUT = 2.5V TA = 25°C 3 V DD = 5V V REFOUT = 2.5V TA = 25°C 0.4 0.3 DNL 誤差（LSB） INL 誤差（LSB） 2 1 0 –1 0.2 0.1 0 –0.1 –0.2 –2 –0.3 –3 –0.4 –4 16250 コード 図11. INL（AD5643R-5） 05858-015 15000 13750 12500 10000 11250 8750 7500 6250 5000 3750 2500 0 1250 16250 コード 05858-012 13750 15000 12500 11250 8750 10000 7500 6250 5000 3750 2500 1250 0 –0.5 図14. DNL（AD5643R-5） 1.0 0.20 V DD = 5V V REFOUT = 2.5V TA = 25°C 0.8 V DD = 5V V REFOUT = 2.5V TA = 25°C 0.15 0.6 0.10 DNL 誤差（LSB） INL 誤差（LSB） 0.4 0.2 0 –0.2 0.05 0 –0.05 –0.4 –0.10 –0.6 0 0.5k 1.0k 1.5k 2.0k 2.5k コード 3.0k 3.5k 4.0k –0.20 05858-013 –1.0 0 図12. INL（AD5623R-5） REV. A 0.5k 1.0k 1.5k 2.0k 2.5k コード 3.0k 図15. DNL（AD5623R-5） ― 11 ― 3.5k 4.0k 05858-016 –0.15 –0.8 AD5623R/AD5643R/AD5663R 10 1.0 V DD = 3V V REFOUT = 1.25V TA = 25°C V DD = 3V V REFOUT = 1.25V TA = 25°C 0.8 6 0.6 4 0.4 DNL 誤差（LSB） 2 0 –2 0.2 0 –0.2 –4 –0.4 –6 –0.6 –8 –0.8 –10 5k 10k 15k 20k 25k 30k 35k 40k 45k 50k 55k 60k 65k コード 05858-017 –1.0 0 0 5k 10k 15k 20k 25k 30k 35k 40k 45k 50k 55k 60k 65k コード 図16. INL（AD5663R-3） 05858-020 INL 誤差（LSB） 8 図19. DNL（AD5663R-3） 4 0.5 V DD = 3V V = 1.25V 3 T REFOUT A = 25°C 0.4 V DD = 3V V REFOUT = 1.25V TA = 25°C 0.3 2 DNL 誤差（LSB） INL 誤差（LSB） 0.2 1 0 –1 0.1 0 –0.1 –0.2 –2 –0.3 –3 –0.4 16250 コード 図17. INL（AD5643R-3） 05858-021 15000 13750 12500 10000 11250 7500 8750 6250 5000 2500 3750 1250 0 16250 コード 05858-018 13750 15000 12500 11250 8750 10000 7500 6250 5000 3750 2500 0 –0.5 1250 –4 図20. DNL（AD5643R-3） 0.20 1.0 V DD = 3V V REFOUT = 1.25V TA = 25°C 0.8 V DD = 3V V REFOUT = 1.25V TA = 25°C 0.15 0.6 DNL 誤差（LSB） 0.2 0 –0.2 0.05 0 –0.05 –0.4 –0.10 –0.6 –1.0 0 0.5k 1.0k 1.5k 2.0k 2.5k コード 3.0k 3.5k 4.0k –0.20 0 図18. INL（AD5623R-3） 0.5k 1.0k 1.5k 2.0k 2.5k コード 3.0k 3.5k 4.0k 05858-022 –0.15 –0.8 05858-019 INL 誤差（LSB） 0.10 0.4 図21. DNL（AD5623R-3） ― 12 ― REV. A AD5623R/AD5643R/AD5663R 8 0 V DD = 5V –0.02 6 最大INL V DD = VREF = 5V –0.04 ゲイン誤差 誤差（FSR の％） 2 最大DNL 0 最小DNL –2 –0.06 –0.08 –0.10 –0.12 –0.14 フルスケール誤差 –4 –0.16 最小INL –8 –40 05858-080 –6 –20 0 20 40 60 温度（℃） 80 100 –0.18 –0.20 –40 120 図22. INL誤差とDNL誤差の温度特性 –20 0 20 0 40 温度（℃） 60 80 100 05858-023 誤差（LSB） 4 図25. ゲイン誤差とフルスケール誤差の温度特性 10 1.5 最大INL 8 1.0 ゼロスケール誤差 6 0.5 V DD = 5V TA = 25°C 誤差（FSR の％） 誤差（LSB） 4 2 最大DNL 0 最小DNL –2 0 –0.5 –1.0 –4 –1.5 オフセット誤差 –6 1.25 1.75 2.25 2.75 3.25 3.75 4.25 –2.5 –40 4.75 –20 0 20 40 温度（℃） 温度（℃） 図23. VREF 対 INL誤差およびDNL誤差 図26. 8 80 100 ゼロスケール誤差とオフセット誤差の温 度特性 1.0 6 最大INL 0.5 TA = 25°C 4 ゲイン誤差 誤差（FSR の％） 誤差（LSB） 60 05858-024 –8 –10 0.75 –2.0 05858-081 最小INL 2 最大DNL 0 最小DNL –2 0 フルスケール誤差 –0.5 –1.0 –4 最小INL 3.2 3.7 4.2 4.7 –2.0 2.7 5.2 3.2 温度（℃） 図24. REV. A 3.7 4.2 4.7 5.2 VDD（V） 電源 対 INL誤差およびDNL誤差 図27. ― 13 ― 電源 対 ゲイン誤差およびフルスケール 誤差 05858-025 –8 2.7 –1.5 05858-082 –6 AD5623R/AD5643R/AD5663R 0.5 1.0 TA = 25°C 0.4 0.5 DACにフルスケールの ソース電流をロード DACにゼロスケールの シンク電流をロード ゼロスケール誤差 0.3 0.2 誤差電圧（V） –0.5 –1.0 0.1 V DD = 3V V REFOUT = 1.25V 0 –0.1 –0.2 –1.5 V DD = 5V V REFOUT = 2.5V –0.3 –2.0 オフセット誤差 3.2 3.7 4.2 4.7 5.2 VDD（V） 図28. –0.5 –10 05858-026 –2.5 2.7 –0.4 –8 –6 図31. 電源 対 ゼロスケール誤差およびオフ セット誤差 –4 –2 0 2 電流（ｍA） 4 6 8 10 05858-029 誤差（mV） 0 ソースおよびシンク電流 対 電源レール のヘッドルーム 6 V DD = 5.5V TA = 25°C 8 5 V DD = 5V V REFOUT = 2.5V TA = 25°C フルスケール 3/4スケール 4 VOUT（V） ユニット数 6 4 3 ミッドスケール 2 1/4スケール 1 2 0.230 0.235 0.240 0.245 0.250 0.255 IDD（mA） 図29. –1 –30 –20 –10 0 10 20 30 電流（ｍA） IDDヒストグラム（外部リファレンス使用 時） 図32. AD56x3R-5のソース能力とシンク能力 4 V DD = 5.5V TA = 25°C 3 3 2 VOUT（V） 4 2 1 V DD = 3V V REFOUT = 1.25V TA = 25°C フルスケール 3/4スケール ミッドスケール 1 1/4スケール 0 0.78 0.80 0.82 0.84 IDD（mA） 図30. 05858-091 0 –1 –30 ゼロスケール –20 –10 0 10 20 電流（ｍA） IDDヒストグラム（内部リファレンス使用 時） 30 05858-031 5 ユニット数 ゼロスケール 05858-030 0 05858-090 0 図33. AD56x3R-3のソース能力とシンク能力 ― 14 ― REV. A AD5623R/AD5643R/AD5663R 0.30 SYNC TA = 25°C V DD = VREFIN = 5V 0.25 1 SLCK 3 IDD（mA） 0.20 V DD = VREFIN = 3V 0.15 0.10 V OUT 0.05 V DD = 5V 0 20 40 60 80 100 温度（℃） 図34. CH1 5.0V CH3 5.0V M400ns A CH1 1.4V 図37. パワーダウン終了からミッドスケールまで 電源電流の温度特性 VOUT（V） V DD = V REF = 5V TA = 25°C 0x0000から0xFFFFへの フルスケール・コード変化 出力負荷に2kΩ、200pFを GND間に接続 V OUT = 909mV/DIV 05858-060 1 時間軸＝4µs/DIV 図35. CH2 500mV 05858-062 –20 2.538 2.537 2.536 2.535 2.534 2.533 2.532 2.531 2.530 2.529 2.528 2.527 2.526 2.525 2.524 2.523 2.522 2.521 V DD = V REF = 5V TA = 25°C 5ns／サンプル数 グリッチ・インパルス＝9.494nV ミッドスケール周辺の 1LSB 変化 （0x8000 から 0x7FFF） 05858-058 0 –40 05858-044 2 0 フルスケールのセトリング時間（5V） 50 図38. 100 150 350 400 450 512 デジタル／アナログ・グリッチ・インパ ルス（負極性） 2.498 V DD = VREF = 5V TA = 25°C 200 250 300 サンプル数 V DD = VREF = 5V TA = 25°C 5ns/サンプル数 アナログ・クロストーク＝0.424nV 2.497 VOUT（V） 2.496 V DD 2.495 2.494 1 2.493 MAX(C2)* 420.0mV 05858-059 2.492 2 CH1 2.0V CH2 500mV M100µs 125MS/s A CH1 1.28V 8.0ns/pt 05858-061 V OUT 2.491 図36. 0Vへのパワーオン・リセット REV. A 0 50 図39. ― 15 ― 100 150 200 250 300 サンプル数 350 400 450 512 アナログ・クロストーク（外部リファレ ンス） 5µV /DIV V DD = 3V V REFOUT = 1.25V TA = 25°C DACにミッドスケールをロード 50 図40. 100 150 200 250 300 サンプル数 350 400 450 512 4s/DIV 図43. アナログ・クロストーク（内部リファレ ンス） 0.1∼10Hz出力ノイズのプロット（内部 リファレンス） 800 V DD = VREF = 5V TA = 25°C DACにミッドスケールをロード TA = 25°C ミッドスケールをロード 出力ノイズ（nV/ Hz） 700 1 600 500 400 300 V DD = 5V V REFOUT = 2.5V 05858-063 200 Y軸＝2µV/DIV X軸＝4s/DIV 図41. 05858-065 0 V DD = 3V V REFOUT = 1.25V 100 0 100 0.1∼10Hz出力ノイズのプロット（外部 リファレンス） 1k 図44. 10k 周波数（Hz） 1M 05858-066 V DD = 5V V REFOUT = 2.5V TA = 25°C 5ns/サンプル数 アナログ・クロストーク = 4.462nV 1 05858-057 2.496 2.494 2.492 2.490 2.488 2.486 2.484 2.482 2.480 2.478 2.476 2.474 2.472 2.470 2.468 2.466 2.464 2.462 2.460 2.458 2.456 10M ノイズ・スペクトル密度（内部リファレ ンス） –20 V DD = 5V V REFOUT = 2.5V TA = 25°C DACにミッドスケールをロード –30 V DD = 5V TA = 25°C DACにフルスケールをロード V REF = 2V ± 0.3V p-p –40 （dB） –50 1 –60 –70 –80 5s/DIV 図42. –100 2k 0.1∼10Hz出力ノイズのプロット（内部 リファレンス） 4k 6k 周波数（Hz） 図45. ― 16 ― 8k 10k 05858-067 –90 05858-064 10µV /DIV VOUT（V） AD5623R/AD5643R/AD5663R 全高調波歪み REV. A AD5623R/AD5643R/AD5663R 16 V REF = VDD TA = 25°C 14 CLR 3 V DD = 3V 時間（µs） 12 V OUT A 10 V DD = 5V 8 V OUT B 6 05858-050 4 0 1 2 3 4 5 6 容量（nF） 7 8 9 10 05858-068 2 4 CH3 5.0V CH2 1.0V CH4 1.0V M200ns A CH3 ____ 図46. 図48. CLRパルス起動時間 容量性負荷 対 セトリング時間 5 V DD = 5V TA = 25°C 0 –5 （dB） –10 –15 –20 –25 –30 –40 10k 100k 1M 周波数（Hz） 図47. REV. A 10M 05858-069 –35 乗算帯域幅 ― 17 ― 1.10V AD5623R/AD5643R/AD5663R 用語の説明 相対精度または積分非直線性（INL） DAC の場合、相対精度または積分非直線性（ INL ）とは、 DAC伝達関数の2つのエンドポイントを結ぶ直線からの最大偏 差（単位はLSB）を表します。代表的なコードとINLの関係を 図5に示します。 微分非直線性（DNL） 隣接する2つのコード間における1LSB変化の測定値と理論値の 差です。微分非直線性の仕様が±1LSB 以内の場合は、単調増 加性が保証されています。このDACは設計により単調増加性を 保証しています。代表的なコードとDNLの関係を図9に示しま す。 ゼロスケール誤差 ゼロコード（0x0000）をDACレジスタにロードしたときの出 力誤差を表します。出力は理論上0Vになるはずです。 AD56x3RではDAC出力が0Vよりも低くなることはないため、 ゼロコード誤差は常に正の値となります。この誤差は、DACの オフセット誤差と出力アンプのオフセット誤差が原因で発生し ます。ゼロコード誤差はmVの単位で表します。ゼロコード誤 差の温度特性を図26に示します。 フルスケール誤差 フルスケール・コード（0xFFFF）をDACレジスタにロードし たときの出力誤差を表します。出力は理論上VDD−1LSBになる はずです。フルスケール誤差は、フルスケール・レンジの％値 で表します。フルスケール誤差の温度特性を図25に示します。 ゲイン誤差 DACのスパン誤差を表します。これはDAC伝達特性の理論値 からの実際の傾き偏差を示すもので、フルスケール・レンジ の％値で表します。 ゼロスケール誤差ドリフト 温度変化にともなうゼロスケール誤差の変化を表し、µV/℃の 単位で表します。 ゲイン温度係数 温度変化にともなうゲイン誤差の変化を表し、（フルスケー ル・レンジのppm）/℃の単位で表します。 オフセット誤差 伝達関数の直線領域における V OUT （実際の出力電圧）と V OUT （理想的な出力電圧）との差をmVの単位で表します。 AD56x3Rのオフセット誤差は、コード512をDACレジスタに ロードして測定します。これは正または負の値となります。 出力電圧セトリング時間 入力がフルスケールの1/4から3/4に変化するときに、DACの出 力が規定のレベルにセトリングするまでの所要時間を表し、 SCLKの24番目の立下がりエッジから測定します。 デジタル／アナログ・グリッチ・インパルス DACレジスタの入力コードの状態が変化したときに、アナログ 出力に現れるインパルスを表します。通常、グリッチの面積と して規定され、 nV-s で表します。メジャー・キャリーの遷移 （0x7FFFから0x8000）時に、デジタル入力コードが1LSB変化 したときの測定値です。図38を参照。 デジタル・フィードスルー DACのデジタル入力によってDACのアナログ出力に現れるイ ンパルスの大きさですが、これはDAC出力の更新が行われてい ないときに測定されます。nV-sの単位で規定され、データ・バ ス上でのフルスケールのコード変化時、すなわち全ビット「0」 から全ビット「1」に変化したとき、または全ビット「1」から 全ビット「0」にコードが遷移するときに測定します。 リファレンス・フィードスルー リファレンス・フィードスルーは、 DAC出力の更新が行われて ______ いないとき（つまり、LDACがハイレベル）のDAC出力の信号 振幅とリファレンス入力との比を示します。これはdBの単位で 表します。 ノイズ・スペクトル密度 内部で発生するランダム・ノイズの測定値です。ランダ ム・ノイズは、スペクトル密度（nV Hz ）として特性付 けられます。この測定は、DACにミッドスケールをロー ドし、そのときに出力で発生するノイズを計測する方法 によって行います。ノイズ・スペクトル密度のプロット を図44に示します。 DCクロストーク DCクロストークは、1つのDACの出力変動に呼応して、もう1 つの DAC で起こる出力レベルの DC 変化です。測定では、 1 つ のDACでフルスケール出力を変化させて（あるいはソフト・パ ワーダウンとパワーアップを行って）、ミッドスケールに保持 されているもう1つのDACをモニタリングします。µV単位で表 します。 負荷電流の変化によって生じるDCクロストークは、DACの負 荷電流の変化がミッドスケールに保持されているもう 1 つの DACに及ぼす影響を表します。これは、µV/mAの単位で表し ます。 DC電源電圧変動除去比（PSRR） 電源電圧の変動がDACの出力に与える影響を示します。PSRR は、DACのフルスケール出力に関するVOUTの変動とVDDの変動 の比を表します。これはdBの単位で測定します。VREFを2Vに 保持し、VDDを±10％のレンジで変動させます。 ― 18 ― REV. A AD5623R/AD5643R/AD5663R デジタル・クロストーク 1つのDACの入力レジスタで発生するフルスケール・コード変 化（全「0」から全「1」、または全「1」から全「0」へのコー ド遷移）に呼応して、ミッドスケールでもう1つのDACの出力 に注入されるグリッチ・インパルスです。スタンドアロン・ モードで測定し、nV-s単位で表します。 アナログ・クロストーク 1つDACの出力変化に起因してもう 1つのDACの出力に注入さ ______ れるグリッチ・インパルスです。LDACをハイレベルに保持し ている間に、フルスケールのコード変化（全「0」から全「1」、 または全「1」から全「0」へのコード遷移）を入力レジスタの ______ 1つにロードして測定します。次いで、LDACをローレベルに 引き込み、デジタル・コードが変化しなかったDACの出力をモ ニタリングします。グリッチの面積をnV-s単位で表します。 乗算帯域幅 DACに内蔵されているアンプの帯域幅は有限です。乗算帯域幅 はこの測定値です。リファレンス上のサイン波（フルスケー ル・コードをDACにロードした状態）が、出力上に現れます。 乗算帯域幅は、出力振幅が入力よりも3dB低くなるときの周波 数です。 全高調波歪み（THD） DACを使用して減衰したサイン波と理論的なサイン波との偏差 を表します。DACのリファレンスにサイン波を使用し、DAC の出力上に存在する高調波成分を測定した値が THD になりま す。dBの単位で測定します。 DAC間クロストーク 1つのDACのデジタル・コード変化とこれに続く出力変化に起 因して、もう1つのDACの出力に注入されるグリッチ・インパ ルスです。デジタルとアナログのクロストークがあります。 ______ LDACをローレベルに保持している間に、DACの1つにフルス ケールのコード変化（全「0」から全「1」、または全「1」から 全「 0 」へのコード遷移）をロードし、もう 1 つの DAC の出力 をモニタリングして測定します。グリッチのエネルギーをnV-s 単位で表します。 REV. A ― 19 ― AD5623R/AD5643R/AD5663R 動作原理 デジタル／アナログ部 R AD5623R/AD5643R/AD5663R DACは、CMOSプロセスを用 いて製造されています。このアーキテクチャは、ストリング DAC とその後段の出力バッファ・アンプから構成されていま す。図49に、DACアーキテクチャのブロック図を示します。 R V DD 抵抗 ストリング REF (–) 出力アンプへ GND V OUT 05858-032 REF (+) DAC レジスタ R 出力アンプ （ゲイン＝＋2） R 図49. DACアーキテクチャ R 05858-033 DACの入力コーディングはストレート・バイナリであるため、 外部リファレンス使用時の理論的な出力電圧は次の式から求め られます。 図50. D VOUT＝VREFIN× N 2 内部リファレンス 内部リファレンス使用時の理論的な出力電圧は次の式から求め られます。 VOUT＝2×VREFOUT× 抵抗ストリング D 2N ここで、 Dは、DACレジスタにロードされるバイナリ・コードの10進値 で、次の値になります。 AD5623R（12ビット）では0∼4,095 AD5643R（14ビット）では0∼16,383 AD5663R（16ビット）では0∼65,535 AD5623R/AD5643R/AD5663Rのオンチップ電圧リファレンス は、パワーアップ時にオフであり、コントロール・レジスタへ の書込みによってイネーブルになります。詳細については「内 部リファレンスの設定」を参照してください。 AD56x3R-3には1.25V、5ppm/℃のリファレンスがあり、2.5V のフルスケール出力を提供します。 AD56x3R-5 には 2.5V 、 5ppm/℃のリファレンスがあり、5Vのフルスケール出力を提供 します。各デバイスの内部リファレンスは、 V REFOUT ピンから NはDAC分解能です。 使用できます。リファレンス出力を使用して外部負荷を駆動す る場合は、バッファが必要です。内部リファレンスを使用する 場合は、リファレンスを安定させるため、リファレンス出力と GND との間に 100nF のコンデンサを配置することを推奨しま す。 抵抗ストリング 外部リファレンス 図50に抵抗ストリング部を示します。これは、値がそれぞれR の抵抗によるストリングです。 DAC レジスタにロードされる コードに基づいて、ストリングのどのノードから電圧が出力ア ンプに送り込まれるかが決まります。ストリングとアンプを接 続するスイッチの1 つが閉じると、電圧が供給されます。抵抗 のストリングであるため、単調増加性が保証されています。 アプリケーションが必要とする場合は、AD56x3R-3と AD56x3R-5 の V REFIN ピンから外部リファレンスを使用できま す。オンチップ電圧リファレンスはパワーアップ時にオフであ り、これがデフォルト状態です。AD56x3R-3とAD56x3R-5は、 2.7∼5.5Vの単電源から動作します。 シリアル・インターフェース 出力アンプ 出力バッファ・アンプは、出力上でレールtoレール電圧を生成 できます。これによって、出力電圧範囲が0VからVDDになりま す。このアンプは、GNDとの間に並列に接続した1000pFコン デンサと2kΩの抵抗の負荷を駆動できます。出力アンプの電流 ソースおよびシンク能力を図 31 に示します。スルーレートは 1.8V/µsで、フルスケールの1/4から3/4に変化するときのセトリ ング時間は10µsです。 AD5623R/AD5643R/AD5663R には、 3 線式シリアル・イン ______ ターフェース（SYNC、SCLK、DIN）があります。このイン ターフェースは、業界標準のSPI 、QSPI 、MICROWIRE イン ターフェース、および大半のDSPに適合します。代表的な書込 みシーケンスのタイミング図については、図2 を参照してくだ さい。 ______ SYNCラインをローレベルにすることによって、書込みシーケ ンスが開始します。DINラインからのデータは、SCLKの立下 がりエッジで24ビットのシフト・レジスタにクロック入力され ます。最高 50MHz のシリアル・クロック周波数を使用できる ため、AD5623R/AD5643R/AD5663Rは高速DSPにも対応でき ます。クロックの 24 番目の立下がりエッジで、最後のデータ ビットがクロック入力され、プログラムされた機能（DACレジ スタの内容や動作モードの変更など）が実行されます。 ― 20 ― REV. A AD5623R/AD5643R/AD5663R ______ 表8. この時点で、SYNCラインをローレベルに維持するか、または ハイレベルに遷移させることができます。いずれの場合も、次 の書込みシーケンスが開始される前に少なくとも ______ ______15ns の間 SYNCラインをハイレベルに保持しなければ、SYNCの立下が りエッジで次の書込みシーケンスを開始できません。 C2 ______ SYNCバッファはVIN＝0.8VのときよりもVIN＝2Vのときの方 が電流を多く消費するため、消費電力をさらに低減するには、 書込みシーケンスが終了して次の書込みシーケンスが開始され ______ るまでの間、SYNCをローレベルのアイドル状態にしておきま す。ただし、上述のように、次の書込みシーケンスが開始され ______ る直前にはSYNCを再びハイレベルに戻す必要があります。 入力シフト・レジスタ 入力シフト・レジスタは24ビット幅です（図52を参照）。最初 の 2 ビットはドント・ケア・ビットで、次の 3 ビットはコマン ド・ビットC2 ∼C0 （表8 を参照）、その後に3 ビットのDAC ア ドレスA2∼A0（表9を参照）、最後に16/14/12ビットのデータ ワードが続きます。 コマンドの定義 C1 C0 コマンド 0 0 0 入力レジスタnへの書込み 0 0 1 DACレジスタnの更新 0 1 0 入力レジスタnへの書込み、すべて更 ______ 新（ソフトウェアLDAC） 0 1 1 DACチャンネルnへの書込みと更新 1 0 0 DACのパワーダウン（パワーアップ） 1 0 1 1 1 0 ______ LDACレジスタ・セットアップ 1 1 1 内部リファレンスの設定（オン／オフ） 表9. リセット アドレス・コマンド A2 A1 A0 アドレス（n） 0 0 0 DAC A AD5663R/AD5643R/AD5623Rのデータワードは、それぞれ16、 14 、 12 ビットの入力コードと、それに続く 0 、 2 、 4 個のドン ト・ケア・ビットから構成されます（図51、図52、図53を参照）。 データビットは、SCLKの24番目の立下がりエッジでDACレジ 0 0 1 DAC B 0 1 0 予備 0 1 1 予備 スタに転送されます。 1 1 1 全DAC ______ SYNC割込み 通常の書込みシーケンスでは、 SCLKの少なくとも24個の立下 ______ がりエッジの間、SYNCラインがローレベルになり、SCLKの 24番目の立下がりエッジでDAC______ が更新されます。ただし、24 番目のエッジが立ち下がる前に SYNC がハイレベルになると、 書込みシーケンスの割込み信号になります。このとき、シフ ト・レジスタがリセットされ、書込みシーケンスは無効と見な されます。DACレジスタのデータ内容は更新されず、動作モー ドも変更されません（図54を参照）。 DB23 (MSB) X C2 C1 C0 A2 A1 A0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 05858-034 X DB0 (LSB) データビット コマンド・ビット アドレス・ビット 図51. AD5663R入力シフト・レジスタの内容 DB23 (MSB) X DB0 (LSB) C2 C1 C0 A2 A1 A0 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 X X X X 05858-071 X データビット コマンド・ビット アドレス・ビット 図52. AD5643R入力シフト・レジスタの内容 DB23 (MSB) X DB0 (LSB) C2 C1 C0 A2 A1 A0 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 データビット コマンド・ビット X X 05858-072 X アドレス・ビット 図53. AD5623R入力シフト・レジスタの内容 SCLK SYNC DB23 DB0 DB23 無効な書込みシーケンス： 24番目の立下がりエッジの前にSYNCがハイレベル ______ 図54. SYNCの割込み機能 REV. A DB0 有効な書込みシーケンス、24番目の 立下がりエッジで出力が更新 ― 21 ― 05858-035 DIN AD5623R/AD5643R/AD5663R パワーオン・リセット AD5623R/AD5643R/AD5663Rファミリーには、パワーアップ 時に出力電圧を制御するパワーオン・リセット回路がありま す。 AD5623R/AD5643R/AD5663R では、パワーアップ時に DAC出力が0Vに設定され、DACへの有効な書込みシーケンス が実行されるまで出力はその状態を維持します。パワーアップ 実行中のDACの出力状態を把握しておかなければならないアプ リケーションでは、この機能が役立ちます。パワーオン・リ ______ ____ セット中のLDACやCLRのイベントは、すべて無視されます。 パワーアップする DAC チャンネルの組み合わせを選択するに は、対応する2つのビット（ビットDB1とビットDB0）を1に設 定してください。パワーダウン／パワーアップ動作時の入力シ フト・レジスタの内容については、表13を参照してください。 ______ LDACがローレベルの間は、 DAC出力は入力レジスタ内の値ま ______ でパワーアップします。LDACがハイレベルの場合は、パワー ダウン前のDACレジスタに保持されていた値までパワーアップ します。 表11. ソフトウェア・リセット 動作モード AD5623R/AD5643R/AD5663Rには、ソフトウェア・リセット 機能があります。コマンド101がソフトウェア・リセット機能 用に予約されています（表 8 を参照）。ソフトウェア・リセッ ト・コマンドには、コントロール・レジスタのDB0ビットの設 DB5 DB4 動作モード 0 0 通常動作 定によってソフトウェアからプログラムできるリセット・モー ドが2種類あります。表10は、ビットの状態とデバイスの動作 モードの対応を示します。表12は、ソフトウェア・リセット動 作モード中の入力シフト・レジスタの内容を示します。 0 1 1 0 100kΩを介してGNDに接続 1 1 スリーステート 表10. 0にリセットされるレジスタ 0 1kΩを介してGNDに接続 ビットDB1、DB2を2つとも0に設定すると、デバイスは5V電 源で250µAという通常の消費電流で通常の動作を行います。た だし、3つのパワーダウン・モードでは、5V電源で480nA（3V 電源時で200nA）まで低下します。電源電流が低くなるだけで なく、出力段が内部的に出力アンプから切り離されて既知の値 をもつ抵抗ネットワークに接続されます。これには、パワーダ ウン・モード中のデバイスの出力インピーダンスが既知になる という利点があります。内部で1kΩまたは100kΩの抵抗を介し て出力を内部で GND に接続するか、オープン回路（スリース テート）にしておくことができます（図55を参照）。 ソフトウェア・リセット・モード DB0 パワーダウン・モード DACレジスタ 入力レジスタ 1（パワーオン・リセット） DACレジスタ 入力レジスタ ______ LDACレジスタ パワーダウン・レジスタ 内部リファレンスの設定レジス タ 抵抗 ストリング DAC アンプ V OUT AD5623R/AD5643R/AD5663Rには4種類の動作モードがあり ます。コマンド100がパワーダウン機能用に予約されています （表8 を参照）。これらの動作モードは、コントロール・レジス タの2つのビット（DB5とDB4）を設定することでソフトウェ アからプログラムできます。表11は、この2つのビットの設定 と対応するデバイスの動作モードを示します。対応する2 つの ビット（ビットDB1とビットDB0）を1に設定することによっ て、DACのいずれかまたはすべて（DAC BとDAC A）を選択 したモードにパワーダウンできます。 同じコマンド100を実行し、ビットDB5とビットDB4を設定す れば、任意の組み合わせのDACを通常動作モードにパワーアッ プできます。 表12. パワーダウン 回路 図55. 抵抗 ネットワーク 05858-036 パワーダウン・モード パワーダウン時の出力段 パワーダウン・モードを起動すると、バイアス・ジェネレータ、 出力アンプ、抵抗ストリング、その他の関連するリニア回路が シャットダウンします。ただし、パワーダウン中にDACレジス タの内容が変わることはありません。パワーダウン・モードか らの復帰時間は、一般に V DD ＝ 5V でも V DD ＝ 3V でも 4µs です （図37を参照）。 ソフトウェア・リセット・コマンドに対する24ビット入力シフト・レジスタの内容 DB23∼DB22（MSB） DB21 DB20 DB19 DB18 DB17 DB16 DB15∼DB1 DB0（LSB） x 0 1 x x x x 1/0 ドント・ ケア ソフトウェア・リセッ ト・モードを指定 ドント・ケア 1 コマンド・ビット（C2∼C0） アドレス・ビット（A2∼A0） ― 22 ― REV. A AD5623R/AD5643R/AD5663R 表13. パワーアップ／ダウン機能の24ビット入力シフト・レジスタの内容 DB23∼ DB22 DB15∼ （MSB） DB21 DB20 DB19 DB18 DB17 DB16 DB6 DB5 x 1 0 0 x x x x PD1 DB0 DB4 DB3 DB2 DB1 PD0 x x DAC B アドレス・ビット（A2∼ ドント・ パワーダウン・ドント・ケア A0）、ドント・ケア ケア モード ドント・ コマンド・ビット ケア （C2∼C0） （LSB） DAC A パワーダウン／パワー アップするチャンネル の選択。ビットを1に 設定してチャンネルを 選択 ______ 表14. LDACレジスタのセットアップ・コマンドに対する24ビット入力シフト・レジスタの内容 DB23∼ DB22 （MSB） DB21 x 1 DB0 DB20 DB19 DB110 DB17 DB16 DB15∼DB2 DB1 1 0 x x x x DAC B ドント・ コマンド・ビット（C2∼C0） ケア アドレス・ビット（A3∼A0）、 ドント・ ドント・ケア ケア ______ LDAC機能 DAC A ビットを0または1に設定して、 必要な動作モードを指定 ______ AD5623R/AD5643R/AD5663R DAC には、入力レジスタと DAC レジスタの 2 バンクのレジスタで構成されるダブルバッ ファ・インターフェースがあります。入力レジスタは入力シフ ト・レジスタに直接接続し、有効な書込みシーケンスが終了す るとデジタル・コードが該当する入力レジスタに転送されま す。 DAC レジスタに、抵抗ストリングで使用するデジタル・ コードが格納されます。 ______ DAC レジスタへのアクセスは、LDACピンによって制御します。 ______ LDACピンがハイレベルのとき、DACレジスタはラッチされ、 DACレジスタの内容を変えずに入力レジスタの状態を変えるこ ______ とができます。LDACがローレベルになると、DACレジスタが 透過的になり、入力レジスタの内容がDACレジスタに転送され ます。ダブルバッファ・インターフェースは、すべてのDAC出 力を同時に更新する必要がある場合に便利です。入力レジスタ の1つに別々に書込みを行い、次いで他の DAC入力レジスタに ______ 書込みを行うときにLDAC をローレベルにすることによって、 すべての出力を同時に更新できます。 ______ この他に、最後にLDACをローレベルにしてから入力レジスタ が更新されていなければ、DAC______ レジスタも更新されない機能も 追加されています。通常は、 LDAC がローレベルになると、 DACレジスタに入力レジスタの内容がロードされます。 AD5623R/AD5643R/AD5663Rの場合は、DACレジスタが最 後に更新されてから入力レジスタの内容に変更があった場合に 限り、DACレジスタが更新されます。これにより、不要なデジ タル・クロストークがなくなります。 すべての ______ DAC の出力を同時に更新するには、ハードウェア LDACピンを使用します。 非同期LDAC 入力レジスタの書込み動作と出力の更新は、同時に行われませ ______ ん。LDACがローレベルになると、DACレジスタが入力レジス タの内容に更新されます。 ______ ______ LDACレジスタを使用すれば、ハードウェアLDACピンをきわ めて柔軟に制御できます。このレジスタで、ハードウェア ______ LDACピンの実行時に同時に更新するチャンネルの組み合わせ ______ を選択できます。______ DACチャンネルのLDACビット・レジスタに 0を設定すると、LDACピンでこのチャンネルの更新を制御で きます。このビットを1 に設定すると、チャンネルが同期して ______ 更新されます。すなわち、LDACピンの状態とは無関係に、新 しいデータが読み込まれた後で DACレジスタが更新されます。 ______ ______ 事実上、LDACピンはローレベルと見なされます。LDACレジ スタの動作モードについては、表15を参照してください。この 柔軟性は、選択したチャンネルを同時に更新し、残りのチャン ネルを同期して更新したいアプリケーションで役に立ちます。 ______ コマンド110を使用してDACに書き込むと、2ビットのLDAC レジスタ[DB1:DB0] ______ にロードされます。各チャンネルのデフォ ルトは0で、 LDACピンは普通に動作します。ビットを1に設定 ______ すると、LDAC ______ピンの状態とは無関係にDACレジスタが更新さ れます。LDACレジスタのセットアップ・コマンド実行中の入 力シフト・レジスタの内容については、表14を参照してくださ い。 ______ 表15. LDACレジスタの動作モード ______ LDACビット ______ （DB1∼DB0） LDACピン ______ 同期LDAC 24番目のSCLKパルスの立下がりエッジで新しいデータが読み 込まれた後、 DACレジスタが更新されます。図2に示すように、 ______ LDACを常にローレベルに固定するかパルスを与えることがで きます。 REV. A （LSB） ― 23 ― ______ LDACの動作 ______ LDACピンにより指定 0 1/0 1 x＝ドント・ケア 24番目のSCLKパルスの立 下がりエッジで新しいデー タが読み込まれた後、 DACレジスタが更新され ます。 AD5623R/AD5643R/AD5663R 表16. 内部リファレンスの設定 オンチップ電圧リファレンスは、デフォルトではパワーアップ 時にオフになります。このリファレンスのオン／オフを切り替 えるには、コントロール・レジスタのソフトウェア・プログラ マブル・ビットDB0を設定します。表16には、ビットの状態と 動作モードの対応関係を示します。コマンド 111 は、内部リ ファレンスの設定用に予約されています（表8を参照）。表17に は、内部リファレンスの設定コマンド実行時の、入力シフト・ レジスタの内容を示します。 表17. リファレンス設定レジスタ 内部リファレンス 設定レジスタ（DB0） 動作 0 リファレンスをオフ（デフォ ルト） 1 リファレンスをオン リファレンス設定機能用の32ビット入力シフト・レジスタの内容 DB23∼DB22（MSB） DB21 DB20 DB19 DB18 DB17 DB16 DB15∼DB1 DB0（LSB） x 1 1 x x x x 1/0 ドント・ ケア リファレンス設定 レジスタ ドント・ケア 1 コマンド・ビット（C2∼C0） アドレス・ビット（A2∼A0） ― 24 ― REV. A AD5623R/AD5643R/AD5663R AD5623R/AD5643R/AD5663Rと80C51/80L51の インターフェース 図58は、AD5623R/AD5643R/AD5663Rと80C51/80L51マイ マイクロプロセッサとのインターフェース AD5623R/AD5643R/AD5663RとBlackfin® ADSP BF53xのインターフェース 図 56 は、 AD5623R/AD5643R/AD5663R と Blackfin ADSPBF53xマイクロプロセッサのシリアル・インターフェースを示 します。ADSP-BF53xプロセッサ・ファミリーには、シリアル 通信とマルチプロセッサ通信用に2 つのデュアル・チャンネル 同期シリアル・ポート（SPORT1とSPORT0）が内蔵されてい ます。SPORT0を用いたAD5623R/AD5643R/AD5663Rとの接 続では、次のようにインターフェースをセットアップします。 DT0PRIがAD5623R/AD5643R/AD5663RのDINピンを駆動し ます。 TSCLK0がAD5623R/AD5643R/AD5663RのSCLKを駆動しま す。 ______ SYNCピンがTFS0から駆動されます。 SYNC DIN TSCLK0 SCLK 1わかりやすくするため他のピンは省略しています。 80C51/80L51は、LSBファーストのフォーマットでシリアル・ データを出力します。 AD5623R/AD5643R/AD5663R は、 MSBファーストでデータを受信する必要があります。 80C51/80L51の送信ルーチンでは、この点を考慮に入れてくだ さい。 図56. AD5623R/AD5643R/AD5663RとBlackfin ADSPBF53xのインターフェース 80C51/80L511 AD5623R/AD5643R/AD5663Rと68HC11/68L11の インターフェース 図57は、AD5623R/AD5643R/AD5663Rと68HC11/68L11マイ クロコントローラのシリアル・インターフェースを示します。 68HC11/68L11 の SCK が AD5623R/AD5643R/AD5663R の SCLKを駆動し、MOSI出力はDACのシリアル・データ・ライ ンを駆動します。 AD5643R/ AD5663R 1 PC7 SYNC SCK SCLK MOSI 図57. AD5623R/AD5643R/AD5663Rと68HC11/68L11 のインターフェース SCLK RxD DIN 1わかりやすくするため他のピンは省略しています。 図58. AD5623R/AD5643R/AD5663Rと80C51/80L51の インターフェース MICROWIRE 1 ______ SYNC 信号はポート・ライン（PC7）から取ります。このイン ターフェースを正しく動作させるには、次のセットアップ条件 に従います。 68HC11/68L11のCPOLビットを0に設定します。 68HC11/68L11のCPHAビットを1に設定します。 ______ データがDACに送信されているとき、SYNCラインをローレベ ルにします（PC7）。68HC11/68L11が前述のように設定されて いれば、MOSI出力に現われるデータは、SCKの立下がりエッ ジで有効になります。68HC11/68L11からのシリアル・データ は8 ビットのバイトで転送され、送信サイクル内の立下がりク ロック・エッジは8個しかありません。 データはMSBファーストで送信されます。AD5623R/AD5643R/ AD5663Rにデータをロードするには、最初の8ビットの転送後 もPC7をローレベルのままにして、DACに2番目のシリアル書 込み動作を行います。この手順の終わりに、PC7をハイレベル にします。 REV. A SYNC TxD デバイスのインターフェースを示します。シリアル・データは、 シリアル・クロックの立下がりエッジでシフト・アウトされ、 SK の立上がりエッジで AD5623R/AD5643R/AD5663R にク ロック入力されます。 DIN 1わかりやすくするため他のピンは省略しています。 P3.3 AD5623R/AD5643R/AD5663RとMICROWIREの インターフェース 図59は、AD5623R/AD5643R/AD5663RとMICROWIRE互換 05858-038 68HC11/68L111 AD5643R/ AD5663R 1 05858-039 DTOPRI ― 25 ― AD5643R/ AD5663R 1 CS SYNC SK SCLK SO DIN 1わかりやすくするため他のピンは省略しています。 05858-040 TFS0 AD5643R/ AD5663R 1 05858-037 ADSP-BF53x 1 クロコントローラのシリアル・インターフェースを示します。 インターフェースのセットアップは、次のとおりです。 80C51/80L51のTxDがAD5623R/AD5643R/AD5663RのSCLK を駆動します。 RxDがAD5623R/AD5643R/AD5663Rのシリアル・データ・ラ インを駆動します。 ______ SYNC 信号は、ポート上のビット・プログラマブル・ピンから 取ります。この場合、ポート・ラインP3.3を使用します。デー タが AD5623R/AD5643R/AD5663R に送信されるときには、 P3.3をローレベルにします。80C51/80L51は8ビットのバイト のみでデータを送信するため、送信サイクルでは8 個の立下が りクロック・エッジだけが発生します。データをDACにデータ をロードするには、最初の8 ビットの転送後もP3.3をローレベ ルのままにして、2 番目の書込みサイクルを実行すると、デー タの2 番目のバイトが転送されます。このサイクルの完了後に P3.3をハイレベルにします。 図59. AD5623R/AD5643R/AD5663RとMICROWIREの インターフェース AD5623R/AD5643R/AD5663R アプリケーション情報 R2 = 10kΩ リファレンスを電源として使用する方法 AD5623R/AD5643R/AD5663Rに必要な電源電流は非常に低い ため、電圧リファレンスを使用して AD5623R/AD5643R/ AD5663Rに必要な電圧を供給することができます（図60を参 500µA＋（5V/5kΩ）＝1.25mA 通常、REF195の負荷レギュレーションは2ppm/mAであるため、 REF195から1.25mAの電流を供給すると3ppm（15µV）の誤差 が生じます。これは、0.196LSBの誤差に相当します。 15V REF195 3 線式シリアル・ インターフェース SYNC SCLK V DD AD5623R/ AD5643R/ AD5663R V OUT = 0∼5V AD820/ OP295 V DD 10µF 0.1µF ±5V V OUT AD5663R –5V 3線式シリアル・ インターフェース 図61. AD5663Rを使用したバイポーラ動作 絶縁インターフェースでAD5663Rを使用する 方法 工業環境のプロセス制御アプリケーションでは、DACが動作し ている環境で発生する危険な同相電圧から制御回路を保護した り絶縁するために、絶縁インターフェースが必要になることが あります。2.5kVを超える絶縁には、iCoupler®を使用できます。 AD5663Rは3線式シリアル・ロジック・インターフェースを使 用しているため、3チャンネルのデジタル・アイソレータ ADuM1300によって必要な絶縁が得られます（図62を参照）。 AD5663Rの電源も絶縁する必要がありますが、これにはトラ ンスを使用します。トランスのDAC側では、5Vレギュレータ がAD5663Rに必要な5V電源を供給します。 5V レギュレータ 05858-041 DIN 5V R1 = 10kΩ 05858-042 照）。電源ノイズが非常に大きい場合、あるいはシステムの電 源電圧が5Vまたは3V以外の電圧値（たとえば15V）である場 合は、この方法が特に便利です。電圧リファレンスは、 AD5623R/AD5643R/AD5663Rに対して定常の電源電圧を出力 します。低ドロップアウト電圧の REF195 を使用する場合は、 DACの出力に負荷を接続していない状態でAD5623R/ AD5643R/AD5663Rに500µAの電流を供給する必要がありま す。DAC出力に負荷がある場合も、REF195が負荷に電流を供 給する必要があります。必要な電流の合計値（DAC出力に5kΩ の負荷を接続している場合）は、以下のようになります。 +5V +5V 10µF 電源 0.1µF 図60. AD5623R/AD5643R/AD5663Rの電源としてREF195 を使用する回路 SCLK AD5663Rを使用するバイポーラ動作 V IA V DD SCLK AD5663R ADuM1300 AD5663Rは単電源の動作に設計されていますが、図61の回路 を使用して、バイポーラ出力電圧範囲にすることも可能です。 この回路では、出力電圧範囲が±5Vとなります。出力アンプに AD820またはOP295を使用すると、アンプ出力のレールtoレー ル動作が可能になります。 V OA SDI V IB V OB SYNC DATA V IC V OC DIN V OUT 05858-043 GND 任意の入力コードに対応する出力電圧は、以下の式で計算でき ます。 図62. D R1＋R2 R2 −VDD× VO＝ VDD× 65,536 × R1 R1 絶縁インターフェースを備えたAD5663R ここで、Dは10進数値（0∼65,535）で表した入力コードです。 VDD＝5V、R1＝R2＝10kΩのときは、以下のようになります。 VO＝ 10×D − 65,536 5V 出力電圧範囲は± 5V となり、 0x0000 が− 5V 出力、 0xFFFF が＋5V出力に相当します。 ― 26 ― REV. A AD5623R/AD5643R/AD5663R 電源のバイパスとグラウンディング 精度が重視される回路では、ボード上の電源とグラウンド・リ ターンのレイアウトに注意してください。AD5663R を実装す るプリント回路ボードは、アナログ部とデジタル部を分離し、 ボード内でそれぞれをまとめて配置するように設計してくださ い。 複数のデバイスが AGND と DGND 間の接続を必要とするシス テムでAD5663Rを使用する場合は、必ず1ヵ所のみでこの接続 を行ってください。グラウンド・ポイントはAD5663R のでき るかぎり近くに配置してください。 AD5663Rの電源は、10µFと0.1µFのコンデンサを使用してバイ パスします。コンデンサはデバイスのできるだけ近くに配置し、 0.1µFのコンデンサは理想的にはデバイスの真上に配置してく ださい。10µFのコンデンサはタンタルのビード型を使います。 0.1µFのコンデンサは、一般的なセラミック型のように等価直 列抵抗（ESR）が小さく、かつ等価直列インダクタンス（ESI） が小さいものを使うことが重要です。 REV. A この0.1µFのコンデンサは、内部ロジックのスイッチングによ る過渡電流によって発生する高周波に対して、グラウンドへの 低インピーダンス・パスを提供します。 電源ラインはできるだけ太いパターンにしてインピーダンスを 小さくし、電源ライン上のグリッチによる影響を低減させます。 クロックとその他の高速スイッチング・デジタル信号は、デジ タル・グラウンドを用いてボード上の他の部分からシールドし ます。デジタル信号とアナログ信号は、できるだけ交差しない ようにしてください。ボードの反対側のパターンは、互いに直 角になるように配置し、ボードを通過するフィードスルーの影 響を削減します。最適なボード・レイアウト技術は、ボードの 部品側をグラウンド・プレーン専用として使い、信号パターン をハンダ面に配置するマイクロストリップ技術ですが、 2 層 ボードでは必ずしも使用できるとは限りません。 ― 27 ― AD5623R/AD5643R/AD5663R 外形寸法 3.10 3.00 2.90 1番ピン 識別マーク 3.00 BSC SQ 10 1.50 BCS SQ 0.50 BSC 1 2.48 2.38 2.23 露出パッド 上面図 （底面図） 6 3.10 3.00 2.90 10 1 6 5.15 4.90 4.65 5 1番ピン 5 0.50 BSC 0.80 0.75 0.70 実装面 0.50 0.40 0.30 0.80 MAX 0.55 TYP 1.74 1.64 1.49 0.95 0.85 0.75 0.05 MAX 0.02 NOM 側面図 0.30 0.23 0.18 0.15 0.05 1.10 MAX 0.33 0.17 実装面 0.23 0.08 0.80 0.60 0.40 8° 0° 平坦性 0.10 0.20 REF JEDEC規格MO-187-BAに準拠 図63. 10ピン・リード・フレーム・チップ・スケール・ パッケージ［LFCSP_WD］ 3mm×3mmボディ、極薄型、デュアル・リード （CP-10-9） 寸法単位：mm 図64. 10ピン・ミニ・スモール・アウトライン・パッケージ ［MSOP］ （RM-10） 寸法単位：mm オーダー・ガイド モデル 1 AD5623RBCPZ-3R2 AD5623RBCPZ-3REEL7 1 AD5623RBRMZ-31 AD5623RBRMZ-3REEL7 1 温度範囲 精度 内部 リファレンス パッケージ パッケージ・ オプション マーキング −40∼＋105℃ ±1LSB INL 1.25V 10ピンLFCSP_WD CP-10-9 D85 −40∼＋105℃ ±1LSB INL 1.25V 10ピンLFCSP_WD CP-10-9 D85 −40∼＋105℃ ±1LSB INL 1.25V 10ピンMSOP RM-10 D85 −40∼＋105℃ ±1LSB INL 1.25V 10ピンMSOP RM-10 D85 AD5623RBRMZ-51 −40∼＋105℃ ±1LSB INL 2.5V 10ピンMSOP RM-10 D86 AD5623RBRMZ-5REEL71 −40∼＋105℃ ±1LSB INL 2.5V 10ピンMSOP RM-10 D86 AD5643RBRMZ-31 −40∼＋105℃ ±4LSB INL 1.25V 10ピンMSOP RM-10 D81 AD5643RBRMZ-3REEL71 −40∼＋105℃ ±4LSB INL 1.25V 10ピンMSOP RM-10 D81 −40∼＋105℃ ±4LSB INL 2.5V 10ピンMSOP RM-10 D7Q −40∼＋105℃ ±4LSB INL 2.5V 10ピンMSOP RM-10 D7Q −40∼＋105℃ ±16LSB INL 1.25V 10ピンLFCSP_WD CP-10-9 D7S −40∼＋105℃ ±16LSB INL 1.25V 10ピンLFCSP_WD CP-10-9 D7S −40∼＋105℃ ±16LSB INL 1.25V 10ピンMSOP RM-10 D7S AD5643RBRMZ-5 1 AD5643RBRMZ-5REEL71 1 AD5663RBCPZ-3R2 AD5663RBCPZ-3REEL7 1 AD5663RBRMZ-31 AD5663RBRMZ-3REEL7 1 −40∼＋105℃ ±16LSB INL 1.25V 10ピンMSOP RM-10 D7S AD5663RBRMZ-51 −40∼＋105℃ ±16LSB INL 2.5V 10ピンMSOP RM-10 D7H AD5663RBRMZ-5REEL71 −40∼＋105℃ ±16LSB INL 2.5V 10ピンMSOP RM-10 D7H EVAL-AD5663REB 1 評価用ボード Z＝鉛フリー製品 ― 28 ― REV. A D05858-0-12/06(A)-J インデックス 領域