5ppm/℃の内部リファレンス付き、クワッド 12/14/16ビットnanoDAC®コンバータ AD5624R/AD5644R/AD5664R 機能ブロック図 特長 V DD プロセス制御 データ・アクイジション・システム バッテリ駆動の携帯型計測器 ゲインとオフセットのデジタル調整 プログラマブルな電圧源と電流源 プログラマブル減衰器 V REFIN /V REFOUT 1.25/2.5Vリファレンス 入力 レジスタ DAC レジスタ ストリング DAC A バッファ V OUTA 入力 レジスタ DAC レジスタ ストリング DAC B バッファ V OUTB 入力 レジスタ DAC レジスタ ストリング DAC C バッファ V OUTC 入力 レジスタ DAC レジスタ ストリング DAC D バッファ V OUTD SCLK インター フェース・ ロジック SYNC DIN パワーオン・ リセット パワーダウン・ ロジック 図1 表1. アプリケーション GND AD5624R/AD5644R/AD5664R 05856-001 低消費電力、最小サイズのピン互換、クワッドnanoDAC AD5664R：16ビット AD5644R：14ビット AD5624R：12ビット 外部リファレンスまたは内部リファレンスの選択が可能 デフォルトは外部リファレンス 1.25V/2.5V、5ppm/℃のリファレンスを内蔵 パッケージ：10ピンMSOPおよび3mm×3mmのLFCSP_WD 電源：2.7∼5.5V 設計により単調増加性を保証 DAC出力をゼロスケールにパワーオン・リセット チャンネルごとのパワーダウン 最高50MHzのシリアル・インターフェース 関連デバイス 製品番号 説明 AD5624/AD5644 2.7∼5.5V、クワッド、12/16ビット DAC、外部リファレンス AD5666 2.7∼5.5V、クワッド、 16ビット DAC、 ____ ______ 内部リファレンス、LDAC、CLRピン 概要 nanoDACファミリーのAD5624R（12ビット）／AD5644R（14 ビット）／AD5664R（16ビット）は低消費電力、バッファ付き の電圧出力クワッドD/Aコンバータ（DAC）です。各デバイス は2.7∼5.5Vの単電源で動作し、設計によって単調増加性が保 証されています。 AD5624R/AD5644R/AD5664Rは、オンチップ・リファレンス を備えています。AD56x4R-3は1.25V、5ppm/℃のリファレン スを内蔵し、2.5Vのフルスケール出力電圧範囲を得ることがで きます。AD56x4R-5は2.5V、5ppm/℃のリファレンスを内蔵 し、 5V のフルスケール出力電圧範囲が得られます。オンチッ プ・リファレンスはパワーアップ時にオフになるため、外部リ ファレンスを使用できます。デバイスはすべて2.7∼5.5Vの単 電源で動作します。内部リファレンスは、ソフトウェアからの 書込みでイネーブルになります。 パワーオン・リセット回路を内蔵しているため、パワーアップ 時にDACの出力が0Vにリセットされ、デバイスに有効な書込 みが行われるまでこの状態を維持します。また、チャンネルご とのパワーダウン機能によって5V電源で480nAまで消費電流を 低減でき、パワーダウン・モード時の出力負荷をソフトウェア で選択できます。通常動作でも消費電力が低いため、携帯型の バッテリ駆動機器に最適です。 REV. A アナログ・デバイセズ株式会社 AD5624R/AD5644R/AD5664Rは、多機能の3線式シリアル・ インターフェースを使用しています。インターフェースは最高 50MHzのクロック・レートで動作し、業界標準のSPI®、 QSPITM、MICROWIRETM、DSPインターフェース規格と互換 性があります。オンチップの高精度出力アンプにより、レール toレールの出力振幅が可能です。 製品のハイライト 1. クワッド、12/14/16ビットDAC 2. オンチップの1.25/2.5V、5ppm/℃のリファレンス 3. 10ピンMSOPおよび3mm×3mmの10ピンLFCSP_WDパッ ケージで提供 4. 低消費電力：一般に 3V 電源時に 1.32mW 、 5V 電源時に 2.25mW アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の 利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有 に属します。 ※日本語データシートはREVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 © 2006 Analog Devices, Inc. All rights reserved. 本 社／ 〒105-6891 東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル 電話03（5402）8200 大阪営業所／ 〒532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号 電話06（6350）6868 AD5624R/AD5644R/AD5664R 目次 内部リファレンス. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 外部リファレンス. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 シリアル・インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . 20 入力シフト・レジスタ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 ______ SYNC割込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 パワーオン・リセット. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 ソフトウェア・リセット. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 パワーダウン・モード. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 LDAC機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 内部リファレンスのセットアップ. . . . . . . . . . . . . . . . . . . . . 23 マイクロプロセッサとのインターフェース. . . . . . . . . . . . . 24 アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 AD5624R/AD5644R/AD5664Rの電源として リファレンスを使用する方法. . . . . . . . . . . . . . . . . . . . . . . . . 25 AD5624R/AD5644R/AD5664Rを使用した バイポーラ動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 デジタル・アイソレータ（iCoupler）を用いた 絶縁インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 電源のバイパスとグラウンディング. . . . . . . . . . . . . . . . . . . 26 外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27 オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 製品のハイライト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 AD5624R-5/AD5644R-5/AD5664R-5 . . . . . . . . . . . . . . . . . . . . . 3 AD5624R-3/AD5644R-3/AD5664R-3 . . . . . . . . . . . . . . . . . . . . . 5 AC特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 タイミング特性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 タイミング図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 用語の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 D/A部 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 抵抗ストリング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 出力アンプ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 改訂履歴 11/06―R Rev. 0 to Rev A Changes to Reference Output Parameter in Table 2 . . . . . . . . . . . . . . 3 Changes to Reference Output Parameter in Table 3 . . . . . . . . . . . . . . 5 Added Note to Figure 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 4/06―R Revision 0: Initial Version ―2― REV. A AD5624R/AD5644R/AD5664R 仕様 AD5624R-5/AD5644R-5/AD5664R-5 VDD＝4.5∼5.5V、RL＝2kΩ（GNDに接続）、CL＝200pF（GNDに接続）、VREFIN＝VDD、特に指定のない限り、すべての仕様はTMIN∼ TMAXで規定。 表2 パラメータ Min Bグレード1 Typ Max 単位 ±8 ±16 LSB ±1 LSB 条件／備考 静的性能 2 AD5664R 分解能 16 相対精度 ビット 微分非直線性 設計により単調増加性を保証 AD5644R 分解能 14 ビット ±2 相対精度 微分非直線性 ±4 LSB ±0.5 LSB 設計により単調増加性を保証 AD5624R 分解能 12 ビット ±0.5 相対精度 微分非直線性 ±1 LSB ±0.25 LSB 設計により単調増加性を保証 DACレジスタに全ビット「0」をロード ゼロコード誤差 2 10 mV オフセット誤差 ±1 ±10 mV フルスケール誤差 −0.1 ±1 FSRの％ ±1.5 FSRの％ ゲイン誤差 DACレジスタに全ビット「1」をロード ゼロコード誤差ドリフト ±2 µV/℃ ゲイン温度係数 ±2.5 ppm FSRのppm/℃ DC電源電圧変動除去比 −100 dB DACコード＝ミッドスケール、VDD＝5V ±10％ 10 µV フルスケール出力の変化による RL＝2kΩ（GNDまたはVDDに接続） 10 µV/mA 負荷電流の変化による 5 µV パワーダウンによる（各チャンネル） 25 µV フルスケール出力の変化による RL＝2kΩ（GNDまたはVDDに接続） 20 µV/mA 負荷電流の変化による 10 µV パワーダウンによる（各チャンネル） DCクロストーク （外部リファレンス） DCクロストーク （内部リファレンス） 3 出力特性 出力電圧範囲 容量性負荷安定性 0 VDD V 2 nF RL＝∞ RL＝2kΩ 10 nF DC出力インピーダンス 0.5 Ω 短絡電流 30 mA VDD＝5V パワーアップ時間 4 µs パワーダウン・モードからの復帰 VDD＝＋5V REV. A ―3― AD5624R/AD5644R/AD5664R パラメータ Min Bグレード1 Typ Max 単位 条件／備考 170 200 µA VREF＝VDD＝5.5V VDD V リファレンス入力 リファレンス電流 リファレンス入力範囲 0.75 26 リファレンス入力インピーダンス kΩ リファレンス出力 出力電圧 2.495 リファレンスTC3 2.505 V 周囲条件時 ±10 ppm/℃ MSOPパッケージ・モデル ±10 ppm/℃ LFCSPパッケージ・モデル 7.5 kΩ ±5 出力インピーダンス ロジック入力3 入力電流 ±2 µA すべてのデジタル入力 VINL（ローレベル入力電圧） 0.8 V VDD＝5V V VDD＝5V VINH（ハイレベル入力電圧） 2 3 ピン容量 pF 電源条件 VDD 4.5 5.5 V IDD（ノーマル・モード）4 VIH＝VDD、VIL＝GND VDD＝4.5∼5.5V 0.45 0.9 mA 内部リファレンスをオフ VDD＝4.5∼5.5V 0.95 1.2 mA 内部リファレンスをオン IDD（すべてのパワーダウン・ VIH＝VDD、VIL＝GND モード）5 VDD＝4.5∼5.5V 1 2 3 4 5 0.48 1 µA 温度範囲：Bグレード：−40∼＋105℃ 直線性はコード範囲を縮小して計算（AD5664R：コード512∼65,024、AD5644R：コード128∼16,256、AD5624R：コード32∼4064）。出力は無負荷時の条件を適用。 これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証。 インターフェースが非アクティブ、全DACがアクティブ、DAC出力が無負荷時の条件を適用。 全DACがパワーダウン。 ―4― REV. A AD5624R/AD5644R/AD5664R AD5624R-3/AD5644R-3/AD5664R-3 VDD＝2.7∼3.6V、RL＝2kΩ（GNDに接続）、CL＝200pF（GNDに接続）、VREFIN＝VDD、特に指定のない限り、すべての仕様はTMIN∼ TMAXで規定。 表3 パラメータ Min Bグレード1 Typ Max 単位 ±8 ±16 LSB ±1 LSB 条件／備考 静的性能 2 AD5664R 分解能 16 相対精度 ビット 微分非直線性 設計により単調増加性を保証 AD5644R 分解能 14 ビット ±2 相対精度 微分非直線性 ±4 LSB ±0.5 LSB 設計により単調増加性を保証 AD5624R 分解能 12 ビット ±0.5 相対精度 微分非直線性 ±1 LSB ±0.25 LSB 設計により単調増加性を保証 DACレジスタに全ビット「0」をロード ゼロコード誤差 2 10 mV オフセット誤差 ±1 ±10 mV フルスケール誤差 −0.1 ±1 FSRの％ ±1.5 FSRの％ ゲイン誤差 DACレジスタに全ビット「1」をロード ±2 µV/℃ ゲイン温度係数 ±2.5 ppm FSRのppm/℃ DC電源電圧変動除去比 −100 dB DACコード＝ミッドスケール、VDD＝3V ±10％ 10 µV フルスケール出力の変化による RL＝2kΩ（GNDまたはVDDに接続） 10 µV/mA 負荷電流の変化による 5 µV パワーダウンによる（各チャンネル） 25 µV フルスケール出力の変化による RL＝2kΩ（GNDまたはVDDに接続） 20 µV/mA 負荷電流の変化による 10 µV パワーダウンによる（各チャンネル） ゼロコード誤差ドリフト DCクロストーク （外部リファレンス） DCクロストーク （内部リファレンス） 3 出力特性 出力電圧範囲 0 容量性負荷安定性 VDD V 2 nF RL＝∞ 10 nF RL＝2kΩ DC出力インピーダンス 0.5 Ω 短絡電流 30 mA VDD＝3V パワーアップ時間 4 µs パワーダウン・モードからの復帰 VDD＝3V 200 µA VREF＝VDD＝3.6V VDD V リファレンス入力 170 リファレンス電流 リファレンス入力範囲 リファレンス入力インピーダンス REV. A 0 26 kΩ ―5― AD5624R/AD5644R/AD5664R Bグレード1 Typ Max Min パラメータ 単位 条件／備考 1.253 V 周囲条件時 ±15 リファレンス出力 1.247 出力電圧 リファレンスTC 3 ±5 出力インピーダンス ppm/℃ MSOPパッケージ・モデル ±10 ppm/℃ LFCSPパッケージ・モデル 7.5 kΩ 3 ロジック入力 ±2 入力電流 VINL（ローレベル入力電圧） VINH（ハイレベル入力電圧） 0.8 2 3 ピン容量 µA すべてのデジタル入力 V VDD＝3V V VDD＝3V pF 電源条件 VDD 2.7 3.6 V 4 IDD（ノーマル・モード） VIH＝VDD、VIL＝GND VDD＝2.7∼3.6V 0.44 0.85 mA 内部リファレンスをオフ VDD＝2.7∼3.6V 0.95 1.15 mA 内部リファレンスをオン IDD（すべてのパワーダウン・ VIH＝VDD、VIL＝GND モード）5 VDD＝2.7∼3.6V 1 2 3 4 5 0.2 1 µA 温度範囲：Bグレード：−40∼＋105℃ 直線性はコード範囲を縮小して計算（AD5664R：コード512∼65,024、AD5644R：コード128∼16,256、AD5624R：コード32∼4064）。出力は無負荷時の条件を適用。 これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証。 インターフェースが非アクティブ、全DACがアクティブ、DAC出力が無負荷時の条件を適用。 全DACがパワーダウン。 AC特性 VDD＝2.7∼5.5V、RL＝2kΩ（GNDに接続）、CL＝200pF（GNDに接続）、VREFIN＝VDD、特に指定のない限り、すべての仕様はTMIN∼ TMAXで規定。1 表4 パラメータ2 Typ Max 単位 条件／備考3 AD5624R 3 4.5 µs コード1/4∼3/4スケール（±0.5LSB以内） AD5644R 3.5 5 µs コード1/4∼3/4スケール（±0.5LSB以内） AD5664R 4 7 µs コード1/4∼3/4スケール（±2LSB以内） Min 出力電圧セトリング時間 スルーレート 1.8 V/µs デジタルからアナログへのグリッチ・ インパルス 10 nV-s nV-s デジタル・フィードスルー 0.1 リファレンス・フィードスルー −90 dB デジタル・クロストーク 0.1 nV-s アナログ・クロストーク 1 nV-s 外部リファレンス 4 nV-s 内部リファレンス 1 nV-s 外部リファレンス DAC間クロスストローク 2 3 VREF＝2V±0.1Vp-p、周波数＝10Hz∼20MHz 4 nV-s 内部リファレンス 乗算帯域幅 340 kHz VRE＝2V±0.1Vp-p 全高調波歪み −80 dB VREF＝2V±0.1Vp-p、周波数＝10kHz 出力ノイズ・スペクトル密度 120 nV/ Hz DACコード＝ミッドスケール、1kHz 100 nV/ Hz DACコード＝ミッドスケール、10kHz 15 µVp-p 0.1∼10Hz 出力ノイズ 1 メジャー・キャリー周辺の1LSBの変化 これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証。 「用語の説明」を参照。 温度範囲は−40∼＋105℃、＋25℃で測定。 ―6― REV. A AD5624R/AD5644R/AD5664R タイミング特性 すべての入力信号はtR＝tF＝1ns/V（VDDの10∼90％）で規定し、（VIL＋VIH）/2の電圧レベルからの時間とします（図2を参照）。VDD＝ 2.7∼5.5V。特に指定のない限り、すべての仕様はTMIN∼TMAXで規定。1 表5 TMIN、TMAXでの限界値 1 2 パラメータ VDD＝2.7∼5.5V 単位 条件／備考 t12 20 ns（min） SCLKサイクル時間 t2 9 ns（min） SCLKハイレベル時間 t3 9 ns（min） t4 13 ns（min） SCLKローレベル時間 ______ SYNCからSCLK立下がりエッジまでのセットアップ時間 t5 5 ns（min） データのセットアップ時間 t6 5 ns（min） t7 0 ns（min） t8 15 ns（min） t9 13 ns（min） t10 0 ns（min） データのホールド時間 ______ SCLK立下がりエッジからSYNC立上がりエッジまで ______ SYNCの最小ハイレベル時間 ______ SYNC立上がりエッジからSCLK立下がりエッジまで ______ SCLK立下がりエッジからSYNC立下がりエッジまで これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証。 SCLKの最高周波数はVDD＝2.7∼5.5Vで50MHz。 タイミング図 t10 t1 t9 SCLK t8 t2 t3 t7 t4 SYNC t6 DIN DB23 DB0 図2. REV. A シリアル書込み動作 ―7― 05856-002 t5 AD5624R/AD5644R/AD5664R 絶対最大定格 特に指定のない限り、TA＝25℃。 左記の絶対最大定格を超えるストレスを加えると、デバイスに 恒久的な損傷を与えることがあります。この規定はストレス定 格のみを指定するものであり、この仕様の動作セクションに記 載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの 信頼性に影響を与えることがあります。 表6 パラメータ 定格値 GNDに対するVDD −0.3∼＋7V GNDに対するVOUT −0.3V∼VDD＋0.3V GNDに対するVREFIN/VREFOUT −0.3V∼VDD＋0.3V GNDに対するデジタル入力電圧 −0.3V∼VDD＋0.3V ESDに関する注意 ESD（静電放電）の影響を受けやすいデバイス 動作温度範囲 工業用 保存温度範囲 −65∼＋150℃ ジャンクション温度（TJ max） 150℃ 消費電力 です。電荷を帯びたデバイスや回路ボードは、 検知されないまま放電することがあります。本 製品は当社独自の特許技術であるESD保護回路 を内蔵してはいますが、デバイスが高エネル ギーの静電放電を被った場合、損傷を生じる可 能性があります。したがって、性能劣化や機能 低下を防止するため、ESDに対する適切な予防 措置を講じることをお勧めします。 −40∼＋105℃ （TJ max−TA） /θJA LFCSP_WDパッケージ（4層ボード） θJA熱抵抗 61℃/W MSOPパッケージ（4層ボード） θJA熱抵抗 142℃/W θJC熱抵抗 43.7℃/W リフロー・ハンダ処理のピーク温度 鉛フリー 260±5℃ ―8― REV. A AD5624R/AD5644R/AD5664R V OUT A 1 V OUT B 2 GND 3 AD5624R/ AD5644R/ AD5664R V OUT C 4 上面図 V OUT D 5 （実寸ではありません） 10 V REFIN /VREFOUT 9 V DD 8 DIN 7 SCLK 6 SYNC 05856-003 ピン配置と機能の説明 LFCSP パッケージでは、 露出パッドを GND に接続 図3. 表7. ピン配置 ピン機能の説明 ピン番号 記号 説明 1 VOUTA DAC Aからのアナログ出力電圧。出力アンプはレールtoレール動作 2 VOUTB DAC Bからのアナログ出力電圧。出力アンプはレールtoレール動作 3 GND デバイス上の全回路のグラウンド・リファレンス・ポイント 4 VOUTC DAC Cからのアナログ出力電圧。出力アンプはレールtoレール動作 5 6 VOUTD ______ SYNC 7 SCLK シリアル・クロック入力。シリアル・クロック入力の立下がりエッジで、データが入力シフト・レジ スタにクロック入力されます。最高50MHzのレートでデータを転送できます。 8 DIN シリアル・データ入力。デバイスには、24ビットのシフト・レジスタがあります。データは、シリア ル・クロック入力の立下がりエッジでレジスタにクロック入力されます。 9 VDD 電源入力。デバイスは2.7∼5.5Vで動作します。10µFのコンデンサと0.1µFのコンデンサをこのピンと GNDとの間に並列接続して、電源をデカップリングする必要があります。 10 VREF/VREFOUT AD5624R/AD5644R/AD5664Rには、リファレンス入力と出力に共通の1本のピンがあります。内部 DAC Dからのアナログ出力電圧。出力アンプはレールtoレール動作 ______ アクティブ・ローレベルのコントロール入力。入力データのフレーム同期信号です。SYNCがローレ ベルになると、SCLKとDINバッファがパワーオンし、入力シフト・レジスタがイネーブルになりま す。続く24個のクロックの立下がりエッジでデータが転送されます。 24番目の立下がりエッジの前に ______ ______ SYNCがハイレベルになると、SYNCの立上がりエッジが割込みになり、書込みシーケンスが無視さ れます。 リファレンスを使用する場合、これはリファレンス出力ピンになります。外部リファレンスの場合は、 リファレンス入力ピンになります。このピンのデフォルト設定はリファレンス入力です。 REV. A ―9― AD5624R/AD5644R/AD5664R 代表的な性能特性 1.0 10 V DD = VREF = 5V TA = 25°C 0.6 4 0.4 2 0 –2 0.2 0 –0.2 –4 –0.4 –6 –0.6 –8 –10 –0.8 –1.0 0 5k 10k 15k 20k 25k 30k 35k 40k 45k 50k 55k 60k 65k コード 図4. 05856-007 DNL 誤差（LSB） 6 0 V DD = VREF = 5V TA = 25°C 0.8 05856-004 INL 誤差（LSB） 8 AD5664RのINL（外部リファレンス） 10k 図7. 20k 30k 40k コード 50k 60k AD5664RのDNL（外部リファレンス） 0.5 4 V DD = VREF = 5V TA = 25°C 3 V DD = VREF = 5V TA = 25°C 0.4 0.3 2 DNL 誤差（LSB） INL 誤差（LSB） 0.2 1 0 –1 0.1 0 –0.1 –0.2 –2 05856-005 –4 0 2500 図5. 5000 7500 10000 コード 12500 05856-008 –0.3 –3 –0.4 –0.5 15000 0 AD5644RのINL（外部リファレンス） 2500 図8. 5000 7500 10000 コード 12500 15000 AD5644RのDNL（外部リファレンス） 0.20 1.0 V DD = VREF = 5V 0.8 TA = 25°C V DD = VREF = 5V TA = 25°C 0.15 0.6 0.10 DNL 誤差（LSB） 0.2 0 –0.2 0.05 0 –0.05 –0.4 –0.10 –0.6 –0.8 –1.0 0 500 図6. 1000 1500 2000 2500 コード 3000 3500 05856-009 –0.15 05856-006 INL 誤差（LSB） 0.4 –0.20 4000 0 AD5624RのINL（外部リファレンス） 500 図9. ― 10 ― 1000 1500 2000 2500 コード 3000 3500 4000 AD5624RのDNL（外部リファレンス） REV. A AD5624R/AD5644R/AD5664R 10 1.0 4 0.4 –0.2 コード 65000 55000 60000 50000 40000 45000 30000 0 05856-010 60000 65000 55000 50000 45000 40000 30000 35000 10000 25000 –1.0 15000 –0.8 –10 20000 –0.6 –8 5000 –6 05856-013 –0.4 35000 –4 25000 –2 0 20000 0 0.2 15000 2 10000 DNL 誤差（LSB） 0.6 図10. V DD = 5V V REFOUT = 2.5V TA = 25°C 0.8 6 0 INL 誤差（LSB） 8 5000 V DD = 5V V REFOUT = 2.5V TA = 25°C コード AD5664R-5のINL（内部リファレンス） 図13. 4 AD5664R-5のDNL（内部リファレンス） 0.5 V DD = 5V V REFOUT = 2.5V TA = 25°C 3 V DD = 5V V REFOUT = 2.5V TA = 25°C 0.4 0.3 2 DNL 誤差（LSB） INL 誤差（LSB） 0.2 1 0 –1 0.1 0 –0.1 –0.2 –2 05856-014 –0.3 –3 –0.4 図11. 16250 15000 12500 13750 11250 10000 8750 7500 6250 3750 5000 1250 0 05856-011 16250 15000 13750 12500 11250 8750 10000 7500 6250 3750 5000 2500 1250 0 コード 2500 –0.5 –4 コード AD5644R-5のINL（内部リファレンス） 図14. 1.0 AD5644R-5のDNL（内部リファレンス） 0.20 V DD = 5V V REFOUT = 2.5V TA = 25°C 0.8 V DD = 5V V REFOUT = 2.5V TA = 25°C 0.15 0.6 0.10 DNL 誤差（LSB） INL 誤差（LSB） 0.4 0.2 0 –0.2 0.05 0 –0.05 –0.4 –0.10 –0.6 0 500 図12. 1000 1500 2000 2500 コード 3000 3500 05856-015 –1.0 REV. A –0.15 05856-012 –0.8 –0.20 0 4000 AD5624R-5のINL（内部リファレンス） 500 図15. ― 11 ― 1000 1500 2000 2500 コード 3000 3500 4000 AD5624R-5のDNL（内部リファレンス） AD5624R/AD5644R/AD5664R 1.0 10 V DD = 3V V REFOUT = 1.25V TA = 25°C V DD = 3V V REFOUT = 1.25V TA = 25°C 0.8 6 0.6 4 0.4 DNL 誤差（LSB） 2 0 –2 –4 0.2 0 –0.2 –0.4 –0.6 05856-016 –6 –0.8 図16. 65000 60000 50000 55000 40000 45000 35000 コード AD5664R-3のINL（内部リファレンス） 図19. 05856-019 コード 30000 25000 20000 15000 5000 –1.0 65000 60000 55000 50000 40000 45000 35000 30000 25000 15000 20000 10000 0 5000 –10 0 –8 10000 INL 誤差（LSB） 8 AD5664R-3のDNL（内部リファレンス） 0.5 4 V DD = 3V V REFOUT = 1.25V TA = 25°C 3 V DD = 3V V REFOUT = 1.25V TA = 25°C 0.4 0.3 2 DNL 誤差（LSB） INL 誤差（LSB） 0.2 1 0 –1 0.1 0 –0.1 –0.2 –2 –0.3 05856-017 –0.4 AD5644R-3のINL（内部リファレンス） 図20. 1.0 05856-020 16250 15000 12500 13750 11250 10000 8750 コード コード 図17. 7500 5000 6250 3750 2500 0 –0.5 16250 15000 13750 11250 12500 10000 8750 7500 6250 3750 5000 2500 0 1250 –4 1250 –3 AD5644R-3のDNL（内部リファレンス） 0.20 V DD = 3V V REFOUT = 1.25V TA = 25°C 0.8 0.6 V DD = 3V V REFOUT = 1.25V TA = 25°C 0.15 0.10 DNL 誤差（LSB） 0.2 0 –0.2 0.05 0 –0.05 –0.4 –0.10 –0.6 –1.0 0 500 図18. 1000 1500 2000 2500 コード 3000 3500 4000 –0.20 0 AD5624R-3のINL（内部リファレンス） 500 図21. ― 12 ― 1000 1500 2000 2500 コード 3000 3500 4000 05856-021 –0.15 –0.8 05856-018 INL 誤差（LSB） 0.4 AD5624R-3のDNL（内部リファレンス） REV. A AD5624R/AD5644R/AD5664R 0 8 V DD = 5V –0.02 6 最大INL V DD = VREF = 5V –0.04 ゲイン誤差 4 誤差（FSR の％） 2 最大DNL 0 最小DNL –2 –0.08 –0.10 –0.12 –0.14 フルスケール誤差 –4 –0.16 最小INL –8 –40 05856-022 –6 –20 0 20 0 40 温度（℃） 60 80 図22. INL誤差とDNL誤差の温度特性 –0.18 –0.20 –40 100 –20 0 20 40 温度（℃） 60 80 100 05856-025 誤差（LSB） –0.06 図25. ゲイン誤差とフルスケール誤差の温度特性 1.5 10 最大INL 8 1.0 ゼロスケール誤差 6 V DD = 5V TA = 25°C 2 誤差（mV） 誤差（LSB） 4 0.5 最大DNL 0 最小DNL –2 0 –0.5 –1.0 –4 –1.5 オフセット誤差 –6 最小INL –8 1.25 1.75 図23. 2.25 2.75 3.25 VREF（V） 3.75 4.25 4.75 –2.5 –40 05856-023 –10 0.75 VREF 対 INLおよびDNL誤差 図26. 0 20 40 温度（℃） 60 80 100 ゼロスケール誤差とオフセット誤差の温度 特性 1.0 8 6 最大INL 0.5 TA = 25°C 4 ゲイン誤差 誤差（FSR の％） 誤差（LSB） –20 05856-026 –2.0 2 最大DNL 0 最小DNL –2 0 フルスケール誤差 –0.5 –1.0 –4 最小INL 3.2 3.7 4.2 4.7 VDD（V） 図24. REV. A 5.2 –2.0 2.7 05856-024 –8 2.7 電源 対 INLおよびDNL誤差 3.2 図27. ― 13 ― 3.7 4.2 VDD（V） 4.7 5.2 電源 対 ゲイン誤差およびフルスケール 誤差 05856-027 –1.5 –6 AD5624R/AD5644R/AD5664R 1.0 8 TA = 25°C 0.5 7 ゼロスケール誤差 6 0 5 –0.5 頻度 4 –1.0 3 –1.5 2 –2.0 3.2 図28. 3.7 4.2 VDD（V） 4.7 5.2 0 05856-028 –2.5 2.7 6 1 オフセット誤差 05856-060 誤差（mV） V DD = 3.6V TA = 25°C 0.39 0.40 0.41 0.42 0.43 IDD（mA） 図31. 電源 対 ゼロスケール誤差およびオフ セット誤差 8 V DD = 5.5V TA = 25°C 外部リファレンス使用時のIDDヒストグラム （3.6V） V DD = 3.6V TA = 25°C 7 5 6 5 頻度 頻度 4 3 4 3 2 2 0 0.41 0.42 0.43 0.44 05856-061 1 05856-029 1 0 0.45 0.92 0.90 IDD（mA） 図29. 6 0.94 0.96 IDD（mA） 外部リファレンス使用時のIDDヒストグラム （5.5V） 図32. 内部リファレンス使用時のIDDヒストグラム （VREFOUT＝1.25V） 0.5 V DD = 5.5V TA = 25°C DACにフルスケールの ソース電流をロード 0.4 5 DACにゼロスケールの シンク電流をロード 0.3 0.2 誤差電圧（V） 3 V DD = 3V V REFOUT = 1.25V 0.1 0 –0.1 2 –0.2 0.92 0.94 0.96 –0.4 –0.5 –10 0.98 –8 IDD（mA） 図30. 内部リファレンス使用時のIDDヒストグラム （VREFOUT＝2.5V） 図33. ― 14 ― –6 –4 –2 0 2 電流（mA） 4 6 8 10 05856-031 0 V DD = 5V V REFOUT = 2.5V –0.3 1 05856-030 頻度 4 ソースおよびシンク電流 対 電源レールの ヘッドルーム REV. A AD5624R/AD5644R/AD5664R 6 5 V DD = 5V V REFOUT = 2.5V TA = 25°C フルスケール 3/4スケール VOUT（V） 4 3 V DD = VREF = 5V TA = 25°C 0x0000から0xFFFFへの フルスケール・コード変化 出力負荷としてGNDとの間に 2kΩ、200pFを接続 ミッドスケール 2 1/4スケール 1 V OUT = 909mV/DIV 1 0 図34. –10 0 10 電流（mA） 20 30 05856-048 –20 05856-046 –1 –30 ゼロスケール 時間軸＝4µs/DIV AD56x4R-5のソース能力およびシンク 図37. フルスケールのセトリング時間（5V） 能力 4 VOUT（V） 3 V DD = VREF = 5V TA = 25°C V DD = 3V V REFOUT = 1.25V TA = 25°C フルスケール 3/4スケール 2 ミッドスケール 1 V DD 1 1/4スケール 0 MAX(C2) 420.0mV ゼロスケール 2 図35. –10 0 10 電流（mA） 20 30 CH1 2.0V AD56x4R-3のソース能力およびシンク 図38. CH2 500mV M100µs 125MS/s A CH1 1.28V 8.0ns/pt 05856-049 –20 05856-047 V OUT –1 –30 パワーオン・リセット時の0V出力 能力 0.50 SYNC V DD = VREFIN = 5V 0.45 1 0.40 SLCK V DD = VREFIN = 3V 3 IDD（mA） 0.35 0.30 0.25 0.20 0.15 V OUT 0.10 0 20 40 60 温度（℃） 図36. REV. A 80 100 05856-063 05856-050 0.05 TA = 25°C 0 –40 –20 V DD = 5V 2 CH1 5.0V CH3 5.0V 図39. 電源電流の温度特性 ― 15 ― CH2 500mV M400ns A CH1 1.4V パワーダウン終了後のパワーオン・リ セット時のミッドスケール出力 V DD = VREF = 5V TA = 25°C DACにミッドスケールをロード V DD = V REF = 5V TA = 25°C 5ns／サンプル数 グリッチ・インパルス = 9.494nV ミッドスケール周辺の1LSB変化 （0x8000 から 0x7FFF） 1 0 50 図40. 100 150 200 250 300 サンプル数 350 400 450 Y 軸 = 2µV/DIV X 軸 = 4s/DIV 512 図43. デジタルからアナログへのグリッチ・イ ンパルス（負極性） 2.498 0.1∼10Hz出力ノイズのプロット （外部リファレンス） V DD = 5V V REFOUT = 2.5V TA = 25°C DACにミッドスケールをロード V DD = V REF = 5V TA = 25°C 5ns／サンプル数 アナログ・クロストーク = 0.424nV 2.497 05856-051 2.538 2.537 2.536 2.535 2.534 2.533 2.532 2.531 2.530 2.529 2.528 2.527 2.526 2.525 2.524 2.523 2.522 2.521 05856-058 VOUT（V） AD5624R/AD5644R/AD5664R 10µV /DIV VOUT（V） 2.496 2.495 2.494 1 0 50 100 150 400 450 512 5s/DIV 図44. アナログ・クロストーク （外部リファレンス） 0.1∼10Hz出力ノイズのプロット （2.5Vの内部リファレンス） V DD = 3V V REFOUT = 1.25V TA = 25°C DACにミッドスケールをロード V DD = 5V V REFOUT = 2.5V TA = 25°C 5ns／サンプル数 アナログ・クロストーク= 4.462nV 0 50 100 150 図42. 200 250 300 サンプル数 350 400 450 1 512 4s/DIV 図45. アナログ・クロストーク （内部リファレンス） ― 16 ― 05856-053 2.496 2.494 2.492 2.490 2.488 2.486 2.484 2.482 2.480 2.478 2.476 2.474 2.472 2.470 2.468 2.466 2.464 2.462 2.460 2.458 2.456 350 5µV /DIV VOUT（V） 図41. 200 250 300 サンプル数 05856-062 2.491 05856-059 2.492 05856-052 2.493 0.1∼10Hz出力ノイズのプロット （1.25Vの内部リファレンス） REV. A AD5624R/AD5644R/AD5664R 800 700 16 TA = 25°C DACにミッドスケールをロード V REF = VDD TA = 25°C 14 V DD = 3V 12 500 時間（µs） 出力ノイズ（nV/ Hz） 600 400 10 300 200 V DD = 5V 8 V DD = 5V V REFOUT = 2.5V 6 0 100 1k 図46. 10k 周波数（Hz） 100k 1M 4 0 –40 2 図48. ノイズ・スペクトル密度 （内部リファレンス） –20 –30 1 3 4 5 6 容量（nF） 7 8 9 10 05856-056 V DD = 3V V REFOUT = 1.25V 05856-054 100 容量性負荷 対 セトリング時間 5 V DD = 5V TA = 25°C DACにフルスケールをロード V REF = 2V ± 0.3V p-p V DD = 5V TA = 25°C 0 –5 –10 （dB） （dB） –50 –60 –15 –20 –70 –25 –80 –30 –90 2k 図47. REV. A 4k 6k 周波数（Hz） 8k 10k –40 10k 05856-055 –100 100k 1M 周波数（Hz） 全高調波歪み（THD） 図49. ― 17 ― 乗算帯域幅 10M 05856-057 –35 AD5624R/AD5644R/AD5664R 用語の説明 相対精度または積分非直線性（INL） DAC の場合、相対精度または積分非直線性（ INL ）とは、 DAC伝達関数の2つのエンドポイントを結ぶ直線からの最大偏 差（単位はLSB）を表します。代表的なコードとINLの関係を 図4に示します。 微分非直線性（DNL） 隣接する2つのコード間における1LSB変化の測定値と理論値の 差です。微分非直線性の仕様が±1LSB 以内の場合は、単調増 加性が保証されています。このDACは設計により単調増加性を 保証しています。代表的なコードとDNLの関係を図7に示しま す。 ゼロスケール誤差 ゼロコード（0x0000）をDACレジスタにロードしたときの出 力誤差を表します。出力は理論上0Vになるはずです。 AD5664RではDAC出力が0Vよりも低くなることはないため、 ゼロコード誤差は常に正の値となります。この誤差は、DACの オフセット誤差と出力アンプのオフセット誤差が原因で発生し ます。ゼロコード誤差はmVの単位で表します。ゼロコード誤 差の温度特性を図26に示します。 フルスケール誤差 フルスケール・コード（0xFFFF）をDACレジスタにロードし たときの出力誤差を表します。出力は理論上VDD−1LSBになる はずです。フルスケール誤差は、フルスケール・レンジの％値 で表します。フルスケール誤差の温度特性を図25に示します。 ゲイン誤差 DACのスパン誤差を表します。これはDAC伝達特性の理論値 からの実際の傾き偏差を示すもので、FSRの％値で表します。 ゼロコード誤差ドリフト 温度変化にともなうゼロコード誤差の変化を表し、µV/℃の単 位で表します。 ゲイン温度係数 温度変化にともなうゲイン誤差の変化を表し、（ FSR の ppm ）/ ℃の単位で表します。 オフセット誤差 伝達関数の直線領域における V OUT （実際の出力電圧）と V OUT （理想的な出力電圧）との差をmVの単位で表します。 AD5664Rのオフセット誤差は、コード512をDACレジスタに ロードして測定します。これは正または負の値となります。 DC電源電圧変動除去比（PSRR） 電源電圧の変動がDACの出力に与える影響を示します。PSRR は、DACのフルスケール出力に関するVOUTの変動とVDDの変動 の比を表します。これはdBの単位で測定します。VREFを2Vに 保持し、VDDを±10％のレンジで変動させます。 出力電圧セトリング時間 入力がフルスケールの1/4から3/4に変化するときに、DACの出 力が規定のレベルにセトリングするまでの所要時間を表し、 SCLKの24番目の立下がりエッジから測定します。 デジタルからアナログへのグリッチ・インパルス DACレジスタの入力コードが変化したときに、入力からアナロ グ出力に注入されるインパルスを表します。通常、グリッチの 面積として規定され、nV-sで表します。メジャー・キャリーの 遷移（ 0x7FFF から 0x8000 ）時に、デジタル入力コードが 1LSB変化したときの測定値です。図40を参照。 デジタル・フィードスルー DAC出力の更新が行われていないときに、DACのデジタル入 力から DAC のアナログ出力に注入されるインパルスを表しま す。nV-sの単位で規定され、データ・バス上でのフルスケール のコード変化時、すなわち全ビット「0」から全ビット「1」に 変化したとき、または全ビット「1」から全ビット「0」にコー ドが遷移するときに測定します。 リファレンス・フィードスルー リファレンス・フィードスルーは、DAC出力の更新が行われて いないときのDAC出力の信号振幅とリファレンス入力の比を表 します。dBの単位で表します。 ノイズ・スペクトル密度 内部で発生するランダム・ノイズの測定値です。ランダム・ノ イズは、スペクトル密度（ Hz を基準とする電圧）として特性 付けられます。この測定は、DACにミッドスケールをロードし、 そのときに出力で発生するノイズを計測する方法によって行い ます。これはnV/ Hz の単位で測定します。ノイズ・スペクト ル密度のプロットを図46に示します。 DCクロストーク DCクロストークは、1つのDACの出力変動に呼応してもう1つ の DAC に生じる出力レベルの DC 変化です。測定では、 1 つの DAC でフルスケール出力を変化させて（あるいはソフト・パ ワーダウンとパワーアップを行って）、ミッドスケールに保持 されているもう1つのDACをモニタリングします。µVの単位で 表します。 負荷電流の変化によって生じるDCクロストークは、DACの負 荷電流の変化がミッドスケールに保持されているもう 1 つの DACに及ぼす影響を表します。これは、µV/mAの単位で表し ます。 デジタル・クロストーク 1つのDACの入力レジスタで発生するフルスケール・コード変 化（全ビット「0」から全ビット「1」、または全ビット「1」か ら全ビット「0 」へのコード遷移）に呼応して、ミッドスケー ルでもう1つのDACの出力に注入されるグリッチ・インパルス です。スタンドアロン・モードで測定し、 nV-s 単位で表しま す。 ― 18 ― REV. A AD5624R/AD5644R/AD5664R アナログ・クロストーク 1つDACの出力変化に起因してもう1つのDACの出力に注入さ 乗算帯域幅 DACに内蔵されているアンプの帯域幅は有限です。乗算帯域幅 れるグリッチ・インパルスです。フルスケールのコード変化 （全ビット「0」から全ビット「1」、または全ビット「1」から 全ビット「0」へのコード遷移）を入力レジスタの1つにロード して測定します。次いでソフトウェアLDACを実行し、デジタ ル・コードが変化しなかった DAC の出力をモニタリングしま す。グリッチの面積をnV-s単位で表します。 はこの測定値です。リファレンス上のサイン波（フルスケー ル・コードをDACにロードした状態）が出力上に現れます。乗 算帯域幅は、出力振幅が入力よりも3dB低くなるときの周波数 です。 DAC間クロストーク 1つのDACのデジタル・コード変化とこれに続くアナログ出力 変化に起因して、もう 1 つの DAC の出力に注入されるグリッ チ・インパルスです。書込みコマンドと更新を使用してフルス ケールのコード変化（全ビット「0」から全ビット「1」、また は全ビット「1」から全ビット「0」へのコード遷移）を影響を 与えるチャンネルにロードすると同時に、影響を受けるチャン ネル（ミッドスケール）の出力をモニタリングします。グリッ チのエネルギーをnV-s単位で表します。 REV. A 全高調波歪み（THD） DACを使用して減衰したサイン波と理論的なサイン波との偏差 を表します。DACのリファレンスにサイン波を使用し、DAC の出力上に存在する高調波成分を測定した値が THD になりま す。dBの単位で測定します。 ― 19 ― AD5624R/AD5644R/AD5664R 動作原理 D/A部 R AD5624R/AD5644R/AD5664R DACは、CMOSプロセスを用 いて製造されています。アーキテクチャは、ストリングDACと その後段の出力バッファ・アンプで構成されています。図50に DACアーキテクチャのブロック図を示します。 R V DD REF (+) 抵抗 ストリング DAC レジスタ R 出力アンプへ 出力アンプ (ゲイン= +2) V OUT GND 図50. 05856-032 REF (–) R DACアーキテクチャ R 05856-033 DACの入力コーディングはストレート・バイナリであるため、 外部リファレンスを使用するときの理論的な出力電圧は、以下 の式から求められます。 図51. D VOUT＝VREFIN× N 2 内部リファレンス 内部リファレンスを使用するときの理論的な出力電圧は、以下 の式から求められます。 VOUT＝2×VREFOUT× 抵抗ストリング D 2N ここで、 DはDACレジスタにロードされるバイナリ・コードの10進値で す。 AD5624R（12ビット）は0∼4095 AD5644R（14ビット）は0∼16,383 AD5664R（16ビット）は0∼65,535 AD5624R/AD5644R/AD5664R のオンチップ・リファレンス は、パワーアップ時にはオフに設定されていますが、コント ロール・レジスタへの書込みによってイネーブルになります。 詳細については、「内部リファレンスのセットアップ」を参照 してください。 AD56x4R-3は1.25V、5ppm/℃のリファレンスを内蔵し、2.5V のフルスケール出力電圧を提供します。 AD56x4R-5 は 2.5V 、 5ppm/℃のリファレンスが内蔵し、5Vのフルスケール出力電圧 を提供します。各デバイスの内部リファレンスは V REFOUT ピン から外部で使用することも可能です。リファレンス出力を使用 して外部負荷を駆動する場合はバッファが必要です。内部リ ファレンスを使用するときは、リファレンスの安定性のために、 リファレンス出力とGNDとの間に100nFコンデンサを接続する ことを推奨します。 N＝DACの分解能 抵抗ストリング 図51に抵抗ストリングの構造を示します。各値がRのシンプル な抵抗のストリングになっています。DACレジスタにロードさ れるコードに基づいて、ストリングのどのノードから電圧が出 力アンプに送り込まれるかが決まります。ストリングとアンプ を接続するスイッチの 1 つが閉じると、電圧が供給されます。 抵抗のストリングであるため、単調増加性が保証されます。 出力アンプ 出力バッファ・アンプは、出力でレールtoレール電圧を生成し、 0VからVDDの範囲の電圧を出力できます。このアンプは、 GNDとの間に並列に接続された1000pFコンデンサと2kΩの抵 抗の負荷を駆動できます。出力アンプの電流ソース能力および シンク能力を図34と図35に示します。スルーレートは1.8V/µs で、フルスケールの1/4から3/4に変化するときのセトリング時 間は7µsです。 外部リファレンス AD56x4R-3とAD56x4R-5にはVREFINピンが用意されているた め、アプリケーションで必要であれば外部リファレンスも使用 できます。オンチップのリファレンスは、デフォルト設定でパ ワーアップ時にオフになっています。いずれのデバイス （AD56x4R-3とAD56x4R-5）も2.7∼5.5Vの単電源で動作しま す。 シリアル・インターフェース AD5624R/AD5644R/AD5664R は、3線式シリアル・インター ______ フェース（SYNC、SCLK、DIN）を備えており、業界標準の SPI、QSPI、MICROWIREインターフェース、そして大半の DSPと互換性があります。代表的な書込みシーケンスのタイミ ング図については、図2を参照してください。 ______ SYNCラインをローレベルにすることによって、書込みシーケ ンスが開始します。DINラインからのデータは、SCLKの立下 がりエッジで24ビットのシフト・レジスタにクロック入力され ます。最大 50MHz のシリアル・クロック周波数を使用できる ため、AD5624R/AD5644R/AD5664Rは高速DSPにも対応でき ます。クロックの24番目のエッジが立ち下がると、最後のデー タビットがクロック入力され、プログラムした機能が実行され ます（DACレジスタのデータ内容や動作モードが変更）。 ― 20 ― REV. A AD5624R/AD5644R/AD5664R ______ 表8. この時点で、SYNCラインをローレベルに保持するか、または ハイレベルに遷移させることができます。いずれの場合も、 ______ SYNCの立下がりエッジで次の書込みシーケンスを開始できる ように、書込みシーケンスが開始される前に少なくとも 15nsの ______ 間SYNCラインをハイレベルに保持する必要があります。 ______ SYNCバッファはVIN＝0.8VのときよりもVIN＝2Vのときの方 が電流を多く消費するため、消費電力をさらに低減するには、 書込みシーケンスが終了して次の書込みシーケンスが開始され ______ るまでの間、SYNCをローレベルのアイドル状態にしておきま す。ただし、上述のように、次の書込みシーケンスが開始され ______ る直前にはSYNCを再びハイレベルに戻す必要があります。 入力シフト・レジスタ 入力シフト・レジスタは、24ビット幅です（図52を参照） 。最初 の2ビットはドント・ケアで、次の3ビットはコマンド・ビット C2∼C0（表8を参照）、その後に3ビットのDACアドレスA2∼ A0（表9を参照）、最後に16/14/12ビットのデータワードが続き ます。 AD5664R 、 AD5644R 、 AD5624R のデータワードは、 それぞれ16、14、12ビットの入力コード、およびその後に続く それぞれ 0 、 2 、 4 個のドント・ケア・ビットで構成されます （それぞれ図52、図53、図54を参照）。これらのデータビットは、 SCLKの24番目の立下がりエッジでDACレジスタに転送されま す。 コマンドの定義 C2 C1 C0 コマンド 0 0 0 入力レジスタnへの書込み 0 0 1 DACレジスタnの更新 0 1 0 入力レジスタnへの書込み、すべて更 新（ソフトウェアLDAC） 0 1 1 DACチャンネルnへの書込みと更新 1 0 0 DACのパワーダウン（パワーアップ） 1 0 1 リセット 1 1 0 LDACレジスタのセットアップ 1 1 1 内部リファレンスのセットアップ（オ ン／オフ） 表9. アドレス・コマンド A2 A1 A0 アドレス（n） 0 0 0 DAC A 0 0 1 DAC B 0 1 0 DAC C 0 1 1 DAC D 1 1 1 全DAC ______ SYNC割込み 通常の書込みシーケンスでは、 SCLKの少なくとも24個の立下が ______ りエッジの間、SYNCラインがローレベルに保持され、SCLKの 24番目の立下がりエッジでDAC______ が更新されます。ただし、24番 目のエッジが立ち下がる前に SYNC をハイレベルにすると、 ______ SYNCは書込みシーケンスへの割込み信号として機能します。こ のとき、シフト・レジスタがリセットされ、書込みシーケンスは 無効とみなされます。DACレジスタのデータ内容は更新されず、 動作モードも変更されません（図55を参照） 。 DB23 (MSB) X DB0 (LSB) C2 C1 C0 A2 A1 A0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D3 D2 D1 D0 D1 D0 X X D1 D0 05856-034 X データビット コマンド・ビット アドレス・ビット 図52. AD5664R：入力シフト・レジスタの内容 DB23 (MSB) X DB0 (LSB) C2 C1 C0 A2 A1 A0 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 X X 05856-035 X データビット コマンド・ビット アドレス・ビット 図53. AD5644R：入力シフト・レジスタの内容 DB23 (MSB) X DB0 (LSB) C2 C1 C0 A2 A1 A0 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 データビット コマンド・ビット アドレス・ビット 図54. X X 05856-036 X AD5624R：入力シフト・レジスタの内容 SCLK SYNC DB23 DB0 DB23 無効な書込みシーケンス： 24番目の立下がりエッジの前にSYNCをハイレベルに設定 有効な書込みシーケンス： 24番目の立下がりエッジで出力が更新 図55. REV. A DB0 ______ SYNCの割込み機能 ― 21 ― 05856-037 DIN AD5624R/AD5644R/AD5664R パワーオン・リセット AD5624R/AD5644R/AD5664Rファミリーは、パワーアップ時 に出力電圧を制御するパワーオン・リセット回路を内蔵してい ます。 AD5624R/AD5644R/AD5664R の DAC 出力はパワー アップ時に0Vにリセットされ、DACに有効な書込みシーケン スが行われるまで出力はこのままの状態を維持します。この機 能は、パワーアップ時にDACの出力状態を把握しておかなけれ ばならないアプリケーションで特に便利です。 同じコマンド100を実行し、ビット（DB5とDB4）を設定すれ ば、任意の組合わせのDACを通常動作モードにパワーアップで きます。パワーアップするDACチャンネルの組合わせを選択す るには、対応する4つのビット（DB3、DB2、DB1、DB0）を 1に設定してください。パワーダウン／パワーアップ動作時の 入力シフト・レジスタの内容については、表13を参照してくだ さい。 表11. ソフトウェア・リセット AD5624R/AD5644R/AD5664Rには、ソフトウェア・リセット 機能があります。コマンド101がソフトウェア・リセット機能 用に予約されています（表 8 を参照）。ソフトウェア・リセッ ト・コマンドには、コントロール・レジスタのDB0ビットの設 表10. AD5624R/AD5644R/AD5664Rのソフトウェア・リ セット・モード DB0 ゼロにリセットされるレジスタ 0 DACレジスタ DB5 DB4 動作モード 0 0 通常動作 0 1 1kΩを介してGNDに接続 1 0 100kΩを介してGNDに接続 1 1 スリーステート パワーダウン・モード 定によってソフトウェアからプログラムできるリセット・モー ドが2種類あります。 表10に、ビットの状態とそれに対応するソフトウェア・リセッ ト動作モードを示します。表12には、ソフトウェア・リセット 動作モード中の入力シフト・レジスタの内容を示します。 AD5624R/AD5644R/AD5664Rの動作モード DB5とDB4の両ビットを0に設定すると、デバイスは5V電源で 450µAという通常の消費電流で通常の動作を行います。ただし、 3つのパワーダウン・モードでは、電源電流が5V電源で480nA （3V電源時で200nA）まで低下します。電源電流が低下するだ けでなく、出力段も内部的にアンプの出力から切り離されて既 知の値をもつ抵抗ネットワークに接続されます。これには、パ ワーダウン・モード中のデバイスの出力インピーダンスが既知 になるという利点があります。図54に示すように、1kΩの抵抗 を介して出力を内部で GND に接続するか、オープン回路（ス リーステート）にしておくことができます。 入力シフト・レジスタ 1（パワーオン・リセット） DACレジスタ 入力シフト・レジスタ パワーダウン・レジスタ アンプ 内部リファレンス・セットアッ プ・レジスタ パワーダウン 回路 V OUT 抵抗 ネットワーク 05856-038 抵抗 ストリング DAC LDACレジスタ パワーダウン・モード AD5624R/AD5644R/AD5664Rには、4種類の動作モードがあ ります。コマンド100がパワーダウン機能用に予約されていま す（表8を参照）。これらの動作モードは、コントロール・レジ スタの 2 つのビット（ DB5 と DB4 ）を設定することでソフト ウェアからプログラムできます。表11に、この2つのビットの 設定とそれに対応するデバイスの動作モードを示します。対応 する4 つのビット（DB3 、DB2 、DB1 、DB0 ）を1 に設定する ことによって、すべてのDAC（DAC D∼DAC A）を選択した モードにパワーダウンできます。 表12. 図56. パワーダウン時の出力段 パワーダウン・モードを起動すると、バイアス発生器、出力ア ンプ、抵抗ストリングなどの関連するリニア回路がすべて シャットダウンします。ただし、パワーダウン中にDACレジス タの内容が変わることはありません。パワーダウン・モードか らの復帰時間は、 V DD ＝ 5V でも V DD ＝ 3V でも一般に 4µs です （図39を参照）。 ソフトウェア・リセット・コマンドに対する24ビット入力シフト・レジスタの内容 DB23∼DB22（MSB） DB21 DB20 DB19 DB18 DB17 DB16 DB15∼DB1 DB0（LSB） x 0 1 x x x x 1/0 ドント・ ケア ソフトウェア・リセッ ト・モードを指定 1 コマンド・ビット（C2∼C0） ドント・ケア 表13. アドレス・ビット（A2∼A0） AD5624R/AD5644R/AD5664Rのパワーダウン／パワーアップ動作に対する24ビット入力シフト・レジスタの内容 DB23∼ DB22 DB15∼ （MSB） DB21 DB20 DB19 DB18 DB17 DB16 DB6 DB5 x 1 0 0 ドント・ コマンド・ビット ケア （C2∼C0） x x x x PD1 DB0 DB4 DB3 DB2 DB1 PD0 DAC D DAC C DAC B （LSB） DAC A アドレス・ビット（A2∼ ドント・ パワーダウン・パワーダウン／パワーアップするチャンネルの A0）、ドント・ケア ケア モード 選択。ビットを1に設定してチャンネルを選択 ― 22 ― REV. A AD5624R/AD5644R/AD5664R LDAC機能 この柔軟性は、選択したチャンネルを同時に更新し、残りの チャンネルを同期して更新したいアプリケーションで役に立ち ます。 AD5624R/AD5644R/AD5664Rの各DACは、入力レジスタと DACレジスタの2列のレジスタで構成されるダブルバッファ・ インターフェースを備えています。入力レジスタは入力シフ ト・レジスタに直接接続され、有効な書込みシーケンスが終了 するとデジタル・コードが該当する入力レジスタに転送されま す。DACレジスタには、抵抗ストリングで使用するデジタル・ コードが格納されます。 表14. ロードDACレジスタ LDACビット （DB3∼DB0） LDAC動作モード ダブルバッファ・インターフェースは、すべてのDAC出力を同 時に更新する必要がある場合に便利です。入力レジスタの3 つ にデータを別々に書き込み、次に残りの入力レジスタにデータ を書き込むことで、すべてのDACレジスタを同時に更新できま す。ソフトウェアLDAC機能用にコマンド010が予約されてい ます。 DACレジスタへのアクセスは、LDAC機能によって制御されま す。 LDAC レジスタには、各 DAC チャンネル用に 2 つの動作 モードがあります。DACチャンネルは、4ビットのLDACレジ スタ（DB3、DB2、DB1、DB0）のビットを設定して選択しま す。LDACレジスタのセットアップ用にコマンド110が予約さ れています。 LDAC ビット・レジスタがローレベルになると、 対応するDACレジスタがラッチされ、DACレジスタの内容を 変えずに入力レジスタの状態を変えることができます。LDAC ビット・レジスタがハイレベルになると、DACレジスタが透過 的になり、24番目のSCLKパルスの立下がりエッジで入力レジ スタの内容がDACレジスタに転送されます。これは、選択した ______ DACチャンネルに対してLDACハードウェア・ピンをローレベ 1 24番目のSCLKパルスの立下がりエッジで新 しいデータが読み込まれた後、DACレジスタ が更新されます。 オンチップのリファレンスは、デフォルト設定でパワーアップ 時にオフになります。コントロール・レジスタのソフトウェ ア・プログラマブル・ビット DB0 を設定することで、内部リ ファレンスをターンオンまたはターンオフできます。表15に、 ビットの状態とそれに対応する動作モードを示します。内部リ ファレンスのセットアップ用にコマンド111が予約されていま す（表8を参照）。表16には、入力シフト・レジスタのビットの 状態と、内部リファレンス・セットアップ時のデバイスの対応 する動作モードを示します。 表15. 内部リファレンスのセットアップ用レジスタ 内部リファレンスのセット アップ用レジスタ（DB0） アクション 0 リファレンス・オフ（デフォ ルト） 1 リファレンス・オン 1 DB20 DB19 DB18 DB17 DB16 DB15∼ DB4 DB3 DB2 DB1 1 0 x x x x DAC D DAC C DAC B ドント・ コマンド・ビット（C2∼C0） ケア 表17. 通常動作（デフォルト）。DACレジスタの更 新は書込みコマンドによって制御します。 AD5624R/AD5644R/AD5664RのLDACセットアップ・コマンドに対する24ビット入力シフト・レジスタの内容 DB23∼ DB22 （MSB） DB21 x 0 内部リファレンスのセットアップ ルに固定して同期更新モードに設定する方法と同じです。 LDACレジスタの動作モードについては、表14を参照してくだ さい。LDACレジスタのセットアップ・コマンドを設定すると きの入力シフト・レジスタの内容については、表16を参照して ください。 表16. LDACレジスタの動作モード DB0 （LSB） DAC A アドレス・ビット（A2∼A0）、 ドント・ ビットを0または1に設定して、各チャンネル ドント・ケア ケア に必要な動作モードを指定 内部リファレンス・セットアップ・コマンドに対する24ビット入力シフト・レジスタの内容 DB23∼DB22（MSB） DB21 DB20 DB19 DB18 DB17 DB16 DB15∼DB1 DB0（LSB） x 1 1 x x x x 1/0 ドント・ ケア リファレンス・セット アップ・レジスタ ドント・ケア REV. A 1 コマンド・ビット（C2∼C0） アドレス・ビット（A2∼A0） ― 23 ― AD5624R/AD5644R/AD5664R AD5624R/AD5644R/AD5664Rと80C51/80L51との マイクロプロセッサとのインターフェース インターフェース TFS0 DT0PRI TSCLK0 AD5624R/ AD5644R/ AD5664R 1 SYNC DIN SCLK 1わかりやすくするため他のピンは省略しています。 図57. 05856-039 ADSP-BF53x 1 80C51/80L511 AD5624R/AD5644R/AD5664RとBlackfin ADSPBF53xとのインターフェース AD5624R/AD5644R/AD5664Rと68HC11/68L11と のインターフェース 図58に、AD5624R/AD5644R/AD5664Rと68HC11/68L11マイ クロコントローラとのシリアル・インターフェースを示しま す。68HC11/68L11のSCKがAD5624R/AD5644R/AD5664Rの SCLKを駆動し、MOSI出力がDACのシリアル・データ・ライ ンを駆動します。 ______ SYNC 信号はポート・ライン（PC7）から取ります。このイン ターフェースを正しく動作させるには、 68HC11/68L11 の CPOLビットを0、CPHAビットを1に設定する必要があります。 ______ データがDACに送信されているとき、SYNCラインをローレベ ルにします（PC7）。68HC11/68L11が上述のように設定されて いれば、MOSIに出力されるデータがSCKの立下がりエッジで 有効になります。68HC11/68L11からのシリアル・データは8 図59. SYNC SCK SCLK SYNC TxD SCLK RxD DIN AD5624R/AD5644R/AD5664Rと80C51/80L51と のインターフェース AD5624R/AD5644R/AD5664RとMICROWIREとの インターフェース 図60に、AD5624R/AD5644R/AD5664RとMICROWIRE互換 デバイスとのインターフェースを示します。シリアル・データ はシリアル・クロックの立下がりエッジで出力され、 SK の立 上がりエッジで AD5624R/AD5644R/AD5664R に入力されま す。 MICROWIRE 1 AD5624R/ AD5644R/ AD5664R 1 PC7 P3.3 1わかりやすくするため他のピンは省略しています。 ビット・バイトで転送されるため、送信サイクルには立下がり クロック・エッジが8個しかありません。データはMSBファー ストで送信されます。AD5624R/AD5644R/AD5664Rにデータ をロードするには、最初の 8 ビットの転送後も PC7 をローレベ ルのままにして、DACに2番目のシリアル書込み動作を行いま す。この手順の終わりに、PC7をハイレベルにします。 68HC11/68L111 AD5624R/ AD5644R/ AD5664R 1 05856-041 図 57 に、 AD5624R/AD5644R/AD5664R と Blackfin ADSPBF53xマイクロプロセッサとのシリアル・インターフェースを 示します。ADSP-BF53xプロセッサ・ファミリーには、シリア ル通信とマルチプロセッサ通信用に2 つのデュアル・チャンネ ル同期シリアル・ポート（SPORT1とSPORT0）が内蔵されて います。SPORT0を用いたAD5624R/AD5644R/AD5664Rとの 接続では、インターフェースのセットアップは、 DT0PRI が AD5624R/AD5644R/AD5664RのDINピンを駆動し、 TSCLK0 ______ がデバイスのSCLKピンを駆動して行われます。SYNCはTFS0 から駆動されます。 図59に、AD5624R/AD5644R/AD5664Rと80C51/80L51マイ クロコントローラとのシリアル・インターフェースを示しま す。このインターフェースのセットアップは、80C51/80L51の TxDがAD5624R/AD5644R/AD5664RのSCLKを駆動し、RxD がデバイスのシリアル・データ・ラインを駆動して行われま ______ す。SYNC 信号は、ポート上のビット・プログラマブル・ピン から取ります。この場合、ポート・ラインP3.3 を使用します。 データが AD5624R/AD5644R/AD5664R に転送されるとき、 P3.3をローレベルにします。80C51/80L51は8ビットのバイト のみでデータを転送するため、送信サイクルでは8 個の立下が りクロック・エッジだけが発生します。DACにデータをロード するには、最初の8 ビットの転送後もP3.3をローレベルのまま にして、2番目の書込みサイクルを実行すると、データの2番目 のバイトが転送されます。このサイクルの完了後にP3.3をハイ レベルにします。 80C51/80L51 は、 LSB ファーストのフォー マットでシリアル・データを出力します。AD5624R/AD5644R/ AD5664RはMSBファーストでデータを受信する必要がありま す。80C51/80L51の送信ルーチンでは、この点を考慮に入れて ください。 AD5624R/ AD5644R/ AD5664R 1 CS SYNC SK SCLK SO DIN 1わかりやすくするため他のピンは省略しています。 図60. 05856-042 AD5624R/AD5644R/AD5664RとBlackfin® ADSPBF53xとのインターフェース AD5624R/AD5644R/AD5664RとMICROWIREと MOSI DIN 1わかりやすくするため他のピンは省略しています。 図58. 05856-040 のインターフェース AD5624R/AD5644R/AD5664Rと68HC11/68L11 とのインターフェース ― 24 ― REV. A AD5624R/AD5644R/AD5664R アプリケーション AD5624R/AD5644R/AD5664Rの電源とし 出力電圧範囲は± 5V となり、 0x0000 が− 5V 出力、 0xFFFF が＋5V出力に相当します。 てリファレンスを使用する方法 AD5624R/AD5644R/AD5664Rに必要な電源電流は非常に低い R2 = 10kΩ +5V +5V R1 = 10kΩ AD820/ OP295 V DD 10µF 図62. AD5624R/AD5644R/AD5664Rを使用したバイポーラ SCLK V DD V OUT = 0∼5V 05856-043 DIN 5V AD5624R/ AD5644R/ AD5664R 図61. デジタル・アイソレータ（iCoupler）を用い た絶縁インターフェース 工業環境のプロセス制御アプリケーションでは、DACが動作し ている環境で発生する危険な同相電圧から制御回路を保護した り絶縁するために、絶縁インターフェースが必要になることが あります。iCoupler®は3kVを超える絶縁が可能です。AD5624R/ AD5644R/AD5664R は 3 線式シリアル・ロジック・インター フェースを使用しているため、3 チャンネルのデジタル・アイ ソレータ「ADuM130x」によって必要な絶縁が得られます（図 63を参照）。デバイスの電源も絶縁する必要もありますが、こ れにはトランスを使用します。トランスのDAC側では、5Vの レギュレータがAD5624R/AD5644R/AD5664Rに必要な5V電 源を供給します。 15V SYNC –5V 動作 通常、REF195の負荷レギュレーションは2ppm/mAであるため、 REF195から1.45mAの電流を供給すると2.9ppm（14.5µV）の 誤差が生じます。これは、0.191LSBの誤差に相当します。 3線式 シリアル・ インターフェース AD5624R/ AD5644R/ AD5664R 3線式 シリアル・ インターフェース 450µA＋（5V/5kΩ）＝1.45mA REF195 0.1µF ±5V V OUT 05856-044 ため、電圧リファレンスを使用してデバイスに必要な電圧を供 給することができます（図61を参照）。電源ノイズが非常に大 きい場合、あるいはシステムの電源電圧が5Vまたは3V以外の 場合（15Vなど）は、この方法が特に便利です。電圧リファレ ンスは、AD5624R/AD5644R/AD5664Rに定常の電源電圧を出 力します（図59を参照）。低ドロップアウト電圧のREF195を使 用する場合は、 DAC の出力に負荷を接続していない状態で AD5624R/AD5644R/AD5664Rに450µAの電流を供給する必要 があります。DAC出力に負荷がある場合も、REF195は負荷に 電流を供給する必要があります。必要な電流の合計値（DAC出 力に5kΩの負荷を接続している場合）は、以下のようになりま す。 AD5624R/AD5644R/AD5664Rの電源としてREF195 を使用する回路 5V レギュレータ 10µF 電源 AD5624R/AD5644R/AD5664Rを使用した 0.1µF バイポーラ動作 SCLK V 1A SDI V 1B DATA V 1C V OB V OC V OUT SYNC DIN AD5624R/ AD5644R/ AD5664R GND D R1＋R2 R2 VO＝ VDD× 65,535 × R1 −VDD× R1 ここで、Dは10進数値（0∼65,535）で表した入力コードです。 VDD＝5V、R1＝R2＝10kΩのときは、出力電圧は以下のように なります。 REV. A SCLK ADuM1300 任意の入力コードに対応する出力電圧は、以下の式で計算でき ます。 VO＝ V DD V OA 10×D − 65,535 5V ― 25 ― 図63. iCouplerを用いた絶縁インターフェース 05856-045 AD5624R/AD5644R/AD5664Rは単電源動作用に設計されてい ますが、図62の回路を使用してバイポーラ出力電圧範囲を設定 することも可能です。この回路では、出力電圧範囲が±5Vとな ります。出力アンプにAD820またはOP295を使用すると、アン プ出力のレールtoレール動作が可能になります。 AD5624R/AD5644R/AD5664R 電源のバイパスとグラウンディング 精度が重視される回路では、ボード上の電源とグラウンド・リ ターンのレイアウトに注意してください。AD5624R/AD5644R/ AD5664Rを実装するプリント回路ボードは、アナログ部とデ ジタル部を分離し、ボード内でそれぞれまとめて配置するよう に設計してください。複数のデバイスが AGND と DGND 間の 接続を必要とするシステムでAD5624R/AD5644R/AD5664Rを 使用する場合は、必ず1ヵ所のみでこの接続を行ってください。 グラウンド・ポイントはAD5624R/AD5644R/AD5664Rのでき るかぎり近くに配置してください。 電源ラインはできるだけ太いパターンにしてインピーダンスを 小さくし、電源ライン上のグリッチによる影響を低減させます。 クロックとその他の高速スイッチング・デジタル信号は、デジ タル・グラウンドを用いてボード上の他の部分からシールドし ます。デジタル信号とアナログ信号は、できるだけ交差しない ようにしてください。ボードの反対側のパターンは、互いに直 角になるように配置し、ボードを通過するフィードスルーの影 響を削減します。最適なボード・レイアウト技術は、ボードの 部品側をグラウンド・プレーン専用として使い、信号パターン をハンダ面に配置するマイクロストリップ技術ですが、 2 層 ボードでは必ずしも使用できるとは限りません。 AD5624R/AD5644R/AD5664Rの電源は、10µFと0.1µFのコン デンサを使用してバイパスします。コンデンサはデバイスので きるだけ近くに配置し、0.1µFのコンデンサは理想的にはデバ イスの真上に配置してください。10µFのコンデンサはタンタル のビード型を使います。0.1µFのコンデンサは、セラミック型 の等価直列抵抗（ESR）が小さく、かつ等価直列インダクタン ス（ESL ）が小さいものを使うことが重要です。この0.1µF の コンデンサは、内部ロジックのスイッチングによる過渡電流に よって発生する高周波に対して、グラウンドへの低インピーダ ンス・パスを提供します。 ― 26 ― REV. A AD5624R/AD5644R/AD5664R 外形寸法 インデックス 領域 1番ピン 識別マーク 3.00 BSC SQ 10 1.50 BCS SQ 0.50 BSC 1 （底面図） 6 図64. 1.74 1.64 1.49 0.05 MAX 0.02 NOM 側面図 0.30 0.23 0.18 実装面 5 0.50 0.40 0.30 0.80 MAX 0.55 TYP 0.80 0.75 0.70 2.48 2.38 2.23 露出パッド 上面図 0.20 REF 10ピン・リードフレーム・チップスケール・パッケージ［LFCSP_WD］ 3mm×3mmボディ、超薄型、デュアル・リード （CP-10-9） 単位寸法：mm 3.10 3.00 2.90 3.10 3.00 2.90 10 1 6 5.15 4.90 4.65 5 1番ピン 0.50 BSC 0.95 0.85 0.75 0.15 0.05 1.10 MAX 0.33 0.17 実装面 0.23 0.08 8° 0° 0.80 0.60 0.40 平坦性 0.10 JEDEC規格MO-187-BAに準拠 図65. REV. A 10ピン・ミニ・スモール・アウトライン・パッケージ［MSOP］ （RM-10） 単位寸法：mm ― 27 ― AD5624R/AD5644R/AD5664R 温度範囲 精度 内部 リファレンス パッケージ パッケージ・ オプション マーキング AD5624RBCPZ-3R2 −40∼＋105℃ ±1LSB INL 1.25 V 10ピンLFCSP_WD CP-10-9 D7L AD5624RBCPZ-3REEL71 −40∼＋105℃ ±1LSB INL 1.25 V 10ピンLFCSP_WD CP-10-9 D7L −40∼＋105℃ ±1LSB INL 1.25 V 10ピンMSOP RM-10 D7L −40∼＋105℃ ±1LSB INL 1.25 V 10ピンMSOP RM-10 D7L −40∼＋105℃ ±1LSB INL 2.5 V 10ピンMSOP RM-10 D7V −40∼＋105℃ ±1LSB INL 2.5 V 10ピンMSOP RM-10 D7V −40∼＋105℃ ±4LSB INL 1.25 V 10ピンMSOP RM-10 D7E −40∼＋105℃ ±4LSB INL 1.25 V 10ピンMSOP RM-10 D7E −40∼＋105℃ ±4LSB INL 2.5 V 10ピンMSOP RM-10 D7D −40∼＋105℃ ±4LSB INL 2.5 V 10ピンMSOP RM-10 D7D AD5664RBCPZ-3R2 −40∼＋105℃ ±16LSB INL 1.25 V 10ピンLFCSP_WD CP-10-9 D73 AD5664RBCPZ-3REEL71 −40∼＋105℃ ±16LSB INL 1.25 V 10ピンLFCSP_WD CP-10-9 D73 −40∼＋105℃ ±16LSB INL 1.25 V 10ピンMSOP RM-10 D73 −40∼＋105℃ ±16LSB INL 1.25 V 10ピンMSOP RM-10 D73 −40∼＋105℃ ±16LSB INL 2.5 V 10ピンMSOP RM-10 D75 −40∼＋105℃ ±16LSB INL 2.5 V 10ピンMSOP RM-10 D75 モデル 1 AD5624RBRMZ-3 1 AD5624RBRMZ-3REEL71 AD5624RBRMZ-5 1 AD5624RBRMZ-5REEL71 AD5644RBRMZ-3 1 AD5644RBRMZ-3REEL7 1 AD5644RBRMZ-51 AD5644RBRMZ-5REEL7 1 1 AD5664RBRMZ-3 1 AD5664RBRMZ-3REEL71 AD5664RBRMZ-5 1 AD5664RBRMZ-5REEL71 EVAL-AD5664REB 1 評価用ボード Z＝鉛フリー製品 ― 28 ― REV. A D05856-0-11/06(A)-J オーダー・ガイド