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SPIインターフェース内蔵の
16/12ビットデュアルnanoDAC+
AD5689/AD5687
データシート
機能ブロック図
特長
高い相対精度(INL): 16 ビットで最大±2 LSB
小型パッケージ: 3 mm × 3 mm の 16 ピン LFCSP
TUE: FSR の最大±0.1%
VDD
VREF
GND
AD5689/AD5687
VLOGIC
INTERFACE LOGIC
SCLK
SYNC
SDIN
INPUT
REGISTER
DAC
REGISTER
STRING
DAC A
VOUTA
BUFFER
INPUT
REGISTER
DAC
REGISTER
STRING
DAC B
VOUTB
BUFFER
SDO
LDAC RESET
POWER-ON
RESET
GAIN =
×1/×2
RSTSEL
GAIN
POWERDOWN
LOGIC
11255-001
オフセット誤差:最大±1.5 mV
ゲイン誤差: FSR の最大±0.1%
高い駆動能力: 20 mA、電源レールから 0.5 V
ユーザー設定可能なゲイン: 1 または 2 (GAIN ピン)
ゼロスケールまたはミッドスケールへのリセット(RSTSEL ピ
ン)
1.8 VLOGIC に互換
リードバックまたはデイジーチェーン付きの 50 MHz SPI
低グリッチ: 0.5 nV-sec
強固な 4 kV HBM 定格と 1.5 kV FICDM ESD 定格
低消費電力: 3 V で 3.3 mW
2.7～5.5 V 電源で動作
温度範囲: −40°C～+105°C
図 1.
アプリケーション
光トランシーバ
基地局用パワー・アンプ
プロセス制御(PLC I/O カード)
工業用オートメーション
データ･アクイジション･システム
概要
表 1.関連デバイス
nanoDAC+™ファミリーに属する AD5689/AD5687は、低消費電
力 16/12 ビットのバッファ付き電圧出力デュアル DACです。こ
れらのデバイスは、2.5 V (ゲイン= 1)または 5 V (ゲイン= 2)のフ
ルスケール出力を選択するゲイン選択ピンを内蔵しています。
AD5689/AD5687 は 2.7 V～5.5 V の単電源で動作し、デザイン
により単調性が保証され、ゲイン誤差は 0.1% FSR 以下でオフ
セット誤差性能は 1.5 mV です。両デバイスは、3 mm × 3 mm
LFCSPパッケージまたは TSSOPパッケージを採用しています。
Interface
SPI
Reference
Internal
External
16-Bit
AD5689R
AD5689
12-Bit
AD5687R
AD5687
I2C
Internal
External
N/A
N/A
AD5697R
N/A
また、AD5689/AD5687はパワーオン・リセット回路と RSTSEL
ピンも内蔵しています。このRSTSEL ピンを使うと、DAC 出力
がゼロスケールまたはミッドスケールでパワーアップし、有効
な書込みが行われるまでその状態を維持させることができます。
各デバイスは、チャンネルごとのパワーダウン機能を内蔵して
います。この機能はパワーダウン・モードのデバイス消費電流
を 3 V で 4 µA へ削減します。
AD5689/AD5687 は、最大50 MHz のクロック・レートで動作す
る多機能シリアル・ペリフェラル・インターフェースを採用し
ています。両デバイスは、1.8 V/3 V/5 V ロジック用に使用する
VLOGIC ピンを持っています。
製品のハイライト
1.
2.
3.
高い相対精度(INL)。
AD5689 (16 ビット):最大 ±2 LSB
AD5687 (12 ビット): 最大±1 LSB
優れた DC 性能。
総合未調整誤差: FSR の最大±0.1%
オフセット誤差:最大±1.5 mV
ゲイン誤差: FSR の最大±0.1%
2 種類のパッケージ・オプション。
3 mm × 3 mm の 16 ピン LFCSP
16 ピン TSSOP
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
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Rev. 0
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電話 06（6350）6868
AD5689/AD5687
データシート
目次
特長 ...................................................................................................... 1
シリアル・インターフェース .................................................... 18
アプリケーション .............................................................................. 1
スタンドアロン動作 .................................................................... 19
機能ブロック図 .................................................................................. 1
書込コマンドと更新コマンド .................................................... 19
概要 ...................................................................................................... 1
デイジーチェーン動作 ................................................................ 19
製品のハイライト .............................................................................. 1
リードバック動作 ........................................................................ 20
改訂履歴 .............................................................................................. 2
パワーダウン動作 ........................................................................ 20
仕様 ...................................................................................................... 3
DAC のロード(ハードウェア LDACピン)................................. 21
AC 特性 ........................................................................................... 4
LDAC マスク・レジスタ ............................................................ 21
タイミング特性 .............................................................................. 5
ハードウェア・リセット(RESET) ............................................. 22
デイジーチェーンおよびリードバックのタイミング特性 ....... 6
リセット選択ピン(RSTSEL) ....................................................... 22
絶対最大定格 ...................................................................................... 8
アプリケーション情報 .................................................................... 23
ESD の注意 ..................................................................................... 8
マイクロプロセッサ・インターフェース ................................ 23
ピン配置およびピン機能説明 .......................................................... 9
AD5689/AD5687 と ADSP-BF531 とのインターフェース ........ 23
代表的な性能特性 ............................................................................ 10
AD5689/AD5687 と SPORT とのインターフェース .................. 23
用語 .................................................................................................... 15
レイアウトのガイドライン ........................................................ 23
動作原理 ............................................................................................ 17
電流絶縁型インターフェース .................................................... 23
D/A コンバータ (DAC) ................................................................ 17
外形寸法............................................................................................ 24
伝達関数........................................................................................ 17
オーダー・ガイド ........................................................................ 24
DAC アーキテクチャ ................................................................... 17
改訂履歴
2/13—Revision 0: Initial Version
Rev. 0
－ 2/25 －
AD5689/AD5687
データシート
仕様
特に指定がない限り、VDD = 2.7 V～5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V;すべての仕様は TMIN～TMAX で規定。RL = 2 kΩ; CL = 200 pF。
表 2.
Parameter
STATIC PERFORMANCE 1
AD5689
Resolution
Relative Accuracy
Differential
Nonlinearity AD5687
Resolution
Relative Accuracy
Differential Nonlinearity
Zero-Code Error
Offset Error
Full-Scale Error
Gain Error
Total Unadjusted Error
Min
Floating State Output Capacitance
Rev. 0
LSB
Gain = 2
Gain = 1
Guaranteed monotonic by design
Of FSR/°C
DAC code = midscale, VDD = 5 V ± 10%
±2
±3
±2
µV
µV/mA
µV
Due to single-channel, full-scale output change
Due to load current change
Due to powering down (per channel)
Gain = 1
Gain = 2; see Figure 23
RL = ∞
RL = 1 kΩ
80
V
V
nF
nF
kΩ
µV/mA
80
µV/mA
40
25
2.5
mA
Ω
µs
See Figure 23
Coming out of power-down mode; VDD = 5 V
90
180
µA
µA
V
V
kΩ
kΩ
VREF = VDD = VLOGIC=5.5 V, gain = 1
VREF = VDD = VLOGIC=5.5 V, gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
±2
0.3 × VLOGIC
µA
V
V
pF
Per pin
0.4
V
ISINK = 200 μA
V
ISOURCE = 200 μA
±1
±1
1.5
±1.5
±0.1
±0.1
±0.1
±0.2
VREF
2 × VREF
2
10
1
1
1
VDD
VDD/2
16
32
0.7 × VLOGIC
2
LOGIC OUTPUTS (SDO)2
Output Low Voltage (VOL)
Output High Voltage (VOH)
Bits
LSB
Test Conditions/Comments
±1
±1
0.15
0
0
Reference Input Impedance
Unit
Bits
LSB
LSB
mV
mV
% of FSR
% of FSR
% of FSR
% of FSR
µV/°C
ppm
mV/V
0.4
+0.1
+0.01
±0.02
±0.01
REFERENCE INPUT
Reference Current 6
LOGIC INPUTS2
Input Current
Input Low Voltage (VINL)
Input High Voltage (VINH)
Pin Capacitance
±2
±3
±1
±0.12
Short-Circuit Current 4
Load Impedance at Rails 5
Power-Up Time
Reference Input Range
±1
±1
12
Capacitive Load Stability
Resistive Load 3
Load Regulation
Max
16
Offset Error Drift2
Gain Temperature Coefficient2
DC Power Supply Rejection Ratio2
DC Crosstalk2
OUTPUT CHARACTERISTICS 2
Output Voltage Range
Typ
VLOGIC − 0.4
4
pF
－ 3/25 －
Guaranteed monotonic by design
All 0s loaded to DAC register
All 1s loaded to DAC register
Gain = 2; TSSOP
Gain = 1; TSSOP
5 V ± 10%, DAC code = midscale;
−30 mA ≤ IOUT ≤ 30 mA
3 V ± 10%, DAC code = midscale;
−20 mA ≤ IOUT ≤ 20 mA
AD5689/AD5687
データシート
Parameter
POWER REQUIREMENTS
VLOGIC
ILOGIC
VDD
VDD
IDD
Normal Mode 7
All Power-Down Modes 8
1
Min
Typ
Max
Unit
1.8
5.5
3
2.7
VREF + 1.5
5.5
5.5
V
µA
V
V
0.7
4
6
mA
µA
µA
0.59
1
Test Conditions/Comments
Gain = 1
Gain = 2
VIH = VDD, VIL = GND, VDD = 2.7 V to 5.5 V
−40°C to +85°C
−40°C to +105°C
特に指定がない限り、DC 仕様は出力無負荷でテスト。 上側デッドバンド = 10 mV で、これは VREF = VDD かつゲイン = 1 の場合、または VREF/2 = VDD かつゲイン = 2
の場合にのみ存在します。直線性は、縮小コード範囲 256～65,280 (AD5689)、12～4080 (AD5687)を使って計算。
2
デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
3
チャンネル A の出力電流は最大 30 mA です。 同様に、チャンネル B は、ジャンクション温度 110°C までで最大 30 mA の出力電流を持つことができます。
4
VDD = 5 V。このデバイスは、一時的な過負荷状態でデバイスを保護することを目的とした電流制限機能を内蔵しています。 電流制限時にジャンクション温度が上が
ることができますが、規定の最大動作ジャンクション温度より上での動作はデバイスの信頼性を損なう可能性があります。
5
いずれかの電源レールから負荷電流を取り出すとき、その電源レールに対する出力電圧のヘッドルームは、出力デバイスのチャンネル抵抗 25 Ω (typ)により制限され
ます。 例えば、1 mA のシンク電流の場合、最小出力電圧 = 25 Ω × 1 mA = 25 mV となります (図 23 参照)。
6
前処理ハンダ・リフローでの初期精度は ±750 µV です。出力電圧は前処理でのドリフトの影響を含みます。
7
インターフェースは非アクティブ状態。 両 DAC はアクティブ状態。 DAC 出力は無負荷。
8
両 DAC はパワーダウン。
AC 特性
特に指定がない限り、VDD = 2.7 V～5.5 V; RL = 2 kΩ (GND へ接続); CL = 200 pF (GND へ接続); 1.8 V ≤ VLOGIC ≤ 5.5 V; すべての仕様は TMIN～
TMAX で規定温度範囲 = −40°C～+105°C、typ 値は 25°C。デザインとキャラクタライゼーションにより保証し、出荷テストは行いません。
表 3.
Parameter 1
Output Voltage Settling Time
AD5689
AD5687
Slew Rate
Digital-to-Analog Glitch Impulse
Digital Feedthrough
Digital Crosstalk
Analog Crosstalk
DAC-to-DAC Crosstalk
Total Harmonic Distortion (THD) 2
Output Noise Spectral Density (NSD)
Output Noise
Signal-to-Noise Ratio (SNR)
Spurious Free Dynamic Range (SFDR)
Signal-to-Noise-and-Distortion Ratio
(SINAD)
1
用語のセクションを参照してください。
2
デジタル的に発生した 1 kHz の正弦波。
Rev. 0
Min
Typ
Max
Unit
Test Conditions/Comments
5
5
0.8
0.5
0.13
0.1
0.2
0.3
−80
300
6
90
83
80
8
7
µs
µs
V/µs
nV-sec
nV-sec
nV-sec
nV-sec
nV-sec
dB
nV/√Hz
µV p-p
dB
dB
dB
¼ to ¾ scale settling to ±2 LSB
¼ to ¾ scale settling to ±2 LSB
－ 4/25 －
1 LSB change around major carry
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
DAC code = midscale, 10 kHz, gain = 2
0.1 Hz to 10 Hz
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
AD5689/AD5687
データシート
タイミング特性
すべての入力信号は tR = tF = 1 ns/V (VDD の 10%から 90%)で規定し、電圧レベル(VIL + VIH)/2 からの時間とします。図 2 参照。
特に指定がない限り、VDD = 2.7 V～5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V; VREF = 2.5 V。すべての仕様は TMIN～TMAX で規定。
表 4.
1.8 V ≤ VLOGIC < 2.7 V
Parameter
t1
t2
t3
t4
1
t5
t6
t7
Min
33
16
16
15
Max
5
5
15
2.7 V ≤ VLOGIC ≤ 5.5 V
Min
20
10
10
10
Max
5
5
10
Unit
ns
ns
ns
ns
Description
SCLK cycle time
SCLK high time
SCLK low time
SYNC to SCLK falling edge setup time
ns
ns
ns
Data setup time
Data hold time
SCLK falling edge to SYNC rising edge
t8
20
20
ns
Minimum SYNC high time (update single channel or both channels)
t9
16
10
ns
SYNC falling edge to SCLK fall ignore
t10
25
15
ns
LDAC pulse width low
t11
30
20
ns
SCLK falling edge to LDAC rising edge
t12
20
20
ns
SCLK falling edge to LDAC falling edge
t13
30
30
ns
RESET minimum pulse width low
t14
30
30
ns
RESET pulse activation time
Power-Up Time
4.5
4.5
µs
Time that is required to exit power-down mode and enter normal mode of
operation; 24th clock edge to 90% of DAC midscale value with output
unloaded
1
VDD =2.7 V～5.5 V、2.7 V ≤ VLOGIC ≤ VDD での最大 SCLK 周波数は 50 MHz。 デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
t9
t1
SCLK
t8
t3
t4
t2
t7
SYNC
t6
t5
SDIN
DB23
DB0
t12
t10
LDAC1
t11
LDAC2
VOUTX
t13
t14
11255-002
RESET
1ASYNCHRONOUS LDAC UPDATE MODE.
2SYNCHRONOUS LDAC UPDATE MODE.
図 2.シリアル書込み動作
Rev. 0
－ 5/25 －
AD5689/AD5687
データシート
デイジーチェーンおよびリードバックのタイミング特性
すべての入力信号は tR = tF = 1 ns/V (VDD の 10%から 90%)で規定し、電圧レベル(VIL + VIH)/2 からの時間とします。図 4 と図 5 参照。特に
指 定 が な い 限 り 、 VDD = 2.7 V ～ 5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V; VREF = 2.5 V 。 す べ て の 仕 様 は TMIN ～ TMAX で 規 定 。 VDD =
2.7 V～5.5 V。
表 5.
1.8 V ≤ VLOGIC < 2.7 V
2.7 V ≤ VLOGIC ≤ 5.5 V
Parameter 1
Min
Unit
Description
t1
t2
t3
t4
66
33
33
33
40
20
20
20
ns
ns
ns
ns
SCLK cycle time
SCLK high time
SCLK low time
SYNC to SCLK falling edge
t5
t6
t7
5
5
15
5
5
10
ns
ns
ns
Data setup time
Data hold time
SCLK falling edge to SYNC rising edge
t8
60
30
ns
Minimum SYNC high time
t9
60
30
ns
Minimum SYNC high time
t10
t11
15
10
ns
ns
SDO data valid from SCLK rising edge
SCLK falling edge to SYNC rising edge
t12
15
10
ns
SYNC rising edge to SCLK rising edge
1
Max
Min
Max
36
25
VDD =2.7 V～5.5 V、1.8 V ≤ VLOGIC ≤ VDD で、最大 SCLK 周波数は 25 MHz または 15 MHz。 デザインとキャラクタライゼーションにより保証しますが、出荷テストは
行いません。
回路およびタイミング図
200µA
VOH (MIN)
CL
20pF
200µA
11255-003
TO OUTPUT
PIN
IOL
IOH
図 3.デジタル出力(SDO)タイミング仕様の負荷回路
SCLK
24
48
t11
t8
t12
t4
SYNC
SDIN
t6
DB23
DB0
INPUT WORD FOR DAC N
DB23
DB0
t10
INPUT WORD FOR DAC N + 1
DB23
SDO
UNDEFINED
DB0
INPUT WORD FOR DAC N
図 4.デイジーチェーンのタイミング図
Rev. 0
－ 6/25 －
11255-004
t5
AD5689/AD5687
データシート
t1
SCLK
24
1
t8
t4
t3
24
1
t7
t2
t9
SYNC
t6
t5
DB23
DB0
DB23
INPUT WORD SPECIFIES
REGISTER TO BE READ
SDO
DB23
NOP CONDITION
t10
DB0
DB23
UNDEFINED
DB0
SELECTED REGISTER DATA
CLOCKED OUT
図 5.リードバック・タイミング図
Rev. 0
DB0
－ 7/25 －
11255-005
SDIN
AD5689/AD5687
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。
表 6.
Parameter
VDD to GND
VLOGIC to GND
VOUT to GND
VREF to GND
Digital Input Voltage to GND
Operating Temperature Range
Storage Temperature Range
Junction Temperature
16-Lead TSSOP, θJA Thermal Impedance, 0
Airflow (4-Layer Board)
16-Lead LFCSP, θJA Thermal Impedance, 0
Airflow (4-Layer Board)
Reflow Soldering Peak Temperature, Pb Free
(J-STD-020)
ESD 1
FICDM
1
Rating
−0.3 V to +7 V
−0.3 V to +7 V
−0.3 V to VDD + 0.3 V
−0.3 V to VDD + 0.3 V
−0.3 V to VLOGIC + 0.3 V
−40°C to +105°C
−65°C to +150°C
125°C
112.6°C/W
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作のセクシ
ョンに記載する規定値以上でのデバイス動作を定めたものでは
ありません。デバイスを長時間絶対最大定格状態に置くとデバ
イスの信頼性に影響を与えます。
ESD の注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
70°C/W
260°C
4 kV
1.5 kV
人体モデル (HBM)。
Rev. 0
－ 8/25 －
AD5689/AD5687
データシート
13 RESET
VOUTA 1
GND 2
VDD 3
AD5689/
AD5687
12 SDIN
VREF 1
11 SYNC
NC
15
RESET
10 SCLK
VOUTA 3
14
SDIN
9 VLOGIC
GAIN 8
LDAC 7
SDO 6
VOUTB 5
NC 4
16 RSTSEL
2
TOP VIEW
(Not to Scale)
AD5689/
AD5687
13
SYNC
VDD 5
TOP VIEW
(Not to Scale)
12
SCLK
NC 6
11
VLOGIC
VOUTB 7
10
GAIN
SDO 8
9
LDAC
NOTES
1. NC = NO CONNECT. DO NOT CONNECT
TO THIS PIN.
11255-006
NOTES
1. NC = NO CONNECT. DO NOT CONNECT TO
THIS PIN.
2. THE EXPOSED PAD MUST BE TIED TO GND.
GND 4
11255-007
14 RSTSEL
16 NC
15 VREF
ピン配置およびピン機能説明
図 7.16 ピン TSSOP のピン配置
図 6.16 ピン LFCSP のピン配置
表 7.ピン機能の説明
ピン番号
LFCSP
TSSOP
記号
説明
1
3
VOUTA
DAC A からのアナログ電圧出力。出力アンプはレール to レールの動作を行います。
2
4
GND
3
5
VDD
4
2
NC
AD5689/AD5687 の全回路に対するグラウンド基準。
電源入力。AD5689/AD5687 は 2.7 V～5.5 V で動作できます。電源は 10 µFのコンデンサと 0.1 µFのコン
デンサの並列接続により GND へデカップリングしてください。
未接続。このピンは接続しないでください。
5
7
VOUTB
DAC B のアナログ電圧出力。出力アンプはレール to レールの動作を行います。
6
8
SDO
シリアル・データ出力。SDO は複数の AD5689/AD5687 デバイスのデイジーチェーン接続に、またはリ
ードバックに使用することができます。シリアル・データは SCLK の立上がりエッジで転送され、クロ
ックの立下がりエッジで有効になります。
7
9
LDAC
LDAC は、非同期と同期の 2 つのモードで動作することができます。入力レジスタに新しいデータがある
場合、このピンにロー・レベルのパルスを入力すると、一方または両方の DAC レジスタを更新すること
ができます。両 DAC 出力を同時に更新することができます。あるいは、このピンをロー・レベルに固定
することができます。
8
10
GAIN
ゲイン選択ピン。このピンを GND に接続すると、両 DAC 出力の振幅は 0 V～VREF になります。このピ
ンを VLOGIC に接続すると、両 DAC 出力の振幅は 0 V～ 2 × VREF になります。
9
11
VLOGIC
デジタル電源。電圧範囲は 1.8 V～5.5 V。
10
12
SCLK
シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジでシフトレジスタに入
力されます。データは最大 50 MHz のレートで転送できます。
11
13
SYNC
アクティブ・ローのコントロール入力。これは、入力データに対するフレーム同期信号です。 SYNCが
ロー・レベルになると、データは次の 24 個のクロックの立下がりエッジで転送されます。
12
14
SDIN
シリアル・データ入力。このデバイスは、24 ビットの入力シフトレジスタを内蔵しています。データ
は、シリアル・クロック入力の立下がりエッジでレジスタに入力されます。
13
15
RESET
非同期リセット入力。RESET入力は、立下がりエッジ検出です。RESETがロー・レベルのときは、すべ
ての LDACパルスが無視されます。RESETがロー・レベルになると、入力レジスタと DAC レジスタが
RSTSEL ピンの状態に応じてゼロスケールまたはミッドスケールで更新されます。
14
16
RSTSEL
パワーオン・リセット選択ピン。このピンを GND に接続すると、両 DAC はゼロスケールでパワーアッ
プします。このピンを VLOGIC に接続すると、両 DAC はミッドスケールでパワーアップします。
15
1
VREF
リファレンス電圧入力。
16
6
NC
未接続。このピンは接続しないでください。
17
N/A
EPAD
エクスポーズド・パッド。エクスポーズド・パッドは GND に接続する必要があります。
Rev. 0
－ 9/25 －
AD5689/AD5687
データシート
10
10
8
8
6
6
4
4
2
2
INL (LSB)
0
–2
0
–2
–4
–4
–6
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
0
10000
20000
30000
40000
50000
60000
CODE
–10
0
625
0.8
0.6
0.6
0.4
0.4
0.2
0.2
DNL (LSB)
0.8
0
–0.2
–0.4
–0.6
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–0.8
60000
CODE
–1.0
0
625
8
8
6
6
4
4
ERROR (LSB)
ERROR (LSB)
10
INL
0
DNL
–2
2500
3125
3750 4096
2
INL
0
DNL
–2
–4
–4
–6
–6
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
10
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–8
60
TEMPERATURE (°C)
110
–10
11255-012
–10
–40
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
VREF (V)
図 10.INL 誤差と DNL 誤差の温度特性
Rev. 0
1875
図 12.AD5687 のコード対 DNL
10
–8
1250
CODE
図 9.AD5689 のコード対微分非直線性 (DNL)
2
3750 4096
0
–0.6
50000
3125
–0.2
–0.4
11255-010
DNL (LSB)
1.0
40000
2500
図 11.AD5687 のコード対 INL
1.0
30000
1875
CODE
図 8.AD5689 のコード対積分非直線性(INL)
V = 5V
–0.8 DD
TA = 25°C
REFERENCE = 2.5V
–1.0
0
10000
20000
1250
11255-011
–10
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–8
11255-008
–8
11255-009
–6
図 13.VREF 対 INL 誤差および DNL 誤差
－ 10/25 －
5.0
11255-013
INL (LSB)
代表的な性能特性
AD5689/AD5687
10
0.10
8
0.08
6
0.06
4
0.04
ERROR (% of FSR)
2
INL
0
DNL
–2
–4
–6
0.02
GAIN ERROR
0
FULL-SCALE ERROR
–0.02
–0.04
–0.06
4.2
4.7
VDD = 5V
–0.08 T = 25°C
A
REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
11255-014
VDD = 5V
–8
TA = 25°C
REFERENCE = 2.5V
–10
2.7
3.2
3.7
5.2
SUPPLY VOLTAGE (V)
4.2
4.7
11255-017
ERROR (LSB)
データシート
5.2
SUPPLY VOLTAGE (V)
図 14.電源電圧対 INL 誤差および DNL 誤差
図 17.電源電圧対ゲイン誤差およびフルスケール誤差
0.10
1.5
0.08
1.0
0.04
0.5
FULL-SCALE ERROR
0.02
0
ERROR (mV)
ERROR (% of FSR)
0.06
GAIN ERROR
–0.02
ZERO-CODE ERROR
0
OFFSET ERROR
–0.5
–0.04
–0.06
40
60
80
100
120
TEMPERATURE (°C)
–1.5
2.7
0.8
0.6
ZERO-CODE ERROR
0.2
20
40
60
80
100
120
TEMPERATURE (°C)
11255-016
OFFSET ERROR
5.2
VDD = 5V
0.09 TA = 25°C
INTERNAL REFERENCE = 2.5V
0.08
0.07
0.06
0.05
0.04
0.03
0.02
0.01
0
–40
–20
0
20
40
60
80
100
TEMPERATURE (°C)
図 16.ゼロ・コード誤差とオフセット誤差の温度特性
Rev. 0
4.7
図 19.総合未調整誤差(TUE)の温度特性
－ 11/25 －
120
11255-019
TOTAL UNADJUSTED ERROR (% of FSR)
ERROR (mV)
1.0
0
4.2
0.10
1.2
–20
3.7
図 18.電源電圧対ゼロ・コード誤差およびオフセット誤差
VDD = 5V
1.4 T = 25°C
A
REFERENCE = 2.5V
0
–40
3.2
SUPPLY VOLTAGE (V)
図 15.ゲイン誤差とフルスケール誤差の温度特性
0.4
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
11255-018
–1.0
11255-015
VDD = 5V
–0.08 T = 25°C
A
REFERENCE = 2.5V
–0.10
–40
–20
0
20
AD5689/AD5687
0.10
1.0
0.08
0.8
0.06
0.6
0.04
0.4
0.02
0.2
ΔVOUT (V)
SINKING 2.7V
0
–0.02
–0.2
–0.4
–0.06
–0.6
SOURCING 5V
SOURCING 2.7V
V = 5V
–0.08 T DD= 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
4.2
4.7
5.2
–1.0
0
5
10
15
20
25
30
LOAD CURRENT (mA)
図 20.電源電圧対 TUE、ゲイン = 1
11255-023
–0.8
SUPPLY VOLTAGE (V)
図 23.負荷電流対ヘッドルーム／フットルーム
0
7
VDD = 5V
6 TA = 25°C
GAIN = 2
INTERNAL
5 REFERENCE = 2.5V
–0.01
–0.02
–0.03
4
FULL SCALE
THREE-QUARTER SCALE
VOUT (V)
–0.04
–0.05
–0.06
3
MIDSCALE
2
ONE-QUARTER SCALE
1
–0.07
ZERO SCALE
0
–0.08
–1
40000
50000
60000 65535
–2
–0.06
CODE
–0.02
0
0.04
0.06
図 24.5 V でのソース能力とシンク能力
5
VDD = 5V
TA = 25°C
EXTERNAL
REFERENCE = 2.5V
VDD = 3V
TA = 25°C
EXTERNAL
REFERENCE = 2.5V
4
GAIN = 1
20
FULL SCALE
3
15
VOUT (V)
HITS
0.02
LOAD CURRENT (A)
図 21.コード対 TUE
25
–0.04
11255-024
VDD = 5V
–0.09 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
0
10000
20000
30000
11255-021
TOTAL UNADJUSTED ERROR (% of FSR)
SINKING 5V
0
–0.04
11255-020
TOTAL UNADJUSTED ERROR (% of FSR)
データシート
10
2
THREE-QUARTER SCALE
MIDSCALE
1
ONE-QUARTER SCALE
0
ZERO SCALE
5
540
560
580
600
IDD FULL SCALE (V)
620
640
–2
–0.06
11255-022
0
–0.02
0
0.02
0.04
LOAD CURRENT (A)
図 22.IDD のヒストグラム
Rev. 0
–0.04
図 25.3 V でのソース能力とシンク能力
－ 12/25 －
0.06
11255-025
–1
AD5689/AD5687
データシート
3
CHANNEL A
CHANNEL B
SYNC
1.4
GAIN = 2
1.0
2
VOUT (V)
0.8
0.6
FULL SCALE
GAIN = 1
1
0.4
0.2
10
60
11255-026
0
–40
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
110
TEMPERATURE (°C)
0
–5
5
10
TIME (µs)
図 26.電源電流の温度特性
図 29.パワーダウン終了時のミドスケール出力
4.0
3.5
0
11255-029
SUPPLY CURRENT (mA)
1.2
2.5008
DAC A
DAC B
3.0
2.5003
VOUT (V)
2.0
1.5
2.4998
1.0
80
160
320
2.4988
11255-027
40
TIME (µs)
0
0.05
4
6
8
10
12
図 30.デジタルからアナログへのグリッチ・インパルス
6
CHANNEL A
CHANNEL B
VDD
2
TIME (µs)
図 27.セトリング・タイム、5 V
0.06
CHANNEL B
TA = 25°C
VDD = 5.25V
REFERENCE = 2.5V
POSITIVE MAJOR CODE TRANSITION
ENERGY = 0.227206nV-sec
2.4993
VDD = 5V
0.5 TA = 25°C
REFERENCE = 2.5V
¼ TO ¾ SCALE
0
10
20
11255-030
VOUT (V)
2.5
0.003
CHANNEL B
5
0.03
3
0.02
2
0.01
1
0
0
VOUT AC-COUPLED (V)
4
VDD (V)
VOUT (V)
0.002
0.04
0.001
0
0
5
10
TIME (µs)
–1
15
–0.002
11255-028
TA = 25°C
REFERENCE = 2.5V
–0.01
–10
–5
0
10
15
20
TIME (µs)
図 28.0 V へのパワーオン・リセット
Rev. 0
5
図 31.アナログ・クロストーク、チャンネル A
－ 13/25 －
25
11255-031
–0.001
AD5689/AD5687
データシート
4.0
T
0nF
0.1nF
10nF
0.22nF
4.7nF
3.9
3.8
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
VOUT (V)
3.7
1
3.6
3.5
3.4
3.3
3.2
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
802mV
BANDWIDTH (dB)
THD (dBV)
–40
–60
–80
–100
–120
–140
1.625
1.630
–30
–40
VDD = 5V
TA = 25°C
REFERENCE = 2.5V, ±0.1V p-p
11255-033
–60
10k
100k
FREQUENCY (Hz)
図 33.全高調波歪み、1 kHz
Rev. 0
1.620
–20
–50
–160
FREQUENCY (Hz)
1.615
–10
–20
2000 4000 6000 8000 10000 12000 14000 16000 18000 20000
1.610
0
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
0
1.605
図 34.容量負荷対セトリング・タイム
20
–180
1.600
TIME (ms)
図 32.0.1 Hz～10 Hz での出力ノイズ・プロット
0
1.595
11255-034
A CH1
1M
10M
11255-035
M1.0s
3.0
1.590
11255-032
CH1 10µV
3.1
図 35.乗算帯域幅、リファレンス電圧 = 2.5 V、±0.1 V p-p、
10 kHz～10 MHz
－ 14/25 －
AD5689/AD5687
データシート
用語
相対精度または積分非直線性(INL)
DAC の場合、相対精度すなわち積分非直線性は、DAC 伝達関
数の上下両端を結ぶ直線からの最大乖離(LSB 数で表示)を表し
ます。図 8 と図 11 にコード対 INL (typ) を示します。
出力電圧セトリング・タイム
これは、1/4 フルスケール入力から 3/4 フルスケール入力への変
化に対して、DAC 出力が所定のレベルまでに安定するために要
する時間であり、SYNCの立上がりエッジから測定されます。
微分非直線性(DNL)
微分非直線性(DNL)は、隣接する 2 つのコードの間における測
定された変化と理論的な 1 LSB 変化との差をいいます。最大±1
LSB の微分非直線性の規定により、単調性が保証されます。こ
の DAC はデザインにより単調性を保証しています。図 9 と図
12 にコード対 DNL (typ) を示します。
デジタルからアナログへのグリッチ・インパルス
デジタルからアナログへのグリッチ・インパルスは、DAC レジ
スタ内の入力コードが変化したときに、アナログ出力に混入す
るインパルスを表します。通常、nV-sec で表すグリッチの面積
として規定され、主要キャリ変化時に(0x7FFF から 0x8000)、デ
ジタル入力コードが 1 LSB だけ変化したときに測定されます(図
30 参照)。
ゼロ・コード誤差
ゼロ・コード誤差は、ゼロ・コード(0x0000)を DAC レジスタに
ロードしたときの出力誤差として測定されます。理論的には、
出力が 0 V である必要があります。ゼロ・コード誤差はこのデ
バイスでは常に正です。これは、DAC と出力アンプのオフセッ
ト誤差の組み合わせによって DAC 出力が 0 V より低くなること
ができないためです。ゼロ・コード誤差は mV で表します。ゼ
ロ・コード誤差の温度特性を図 16 に示します。
フルスケール誤差
フルスケール誤差は、フルスケール・コード(0xFFFF)を DAC レ
ジスタにロードしたときの出力誤差として測定されます。理論
的には出力は VDD － 1 LSB である必要があります。フルスケー
ル誤差はフルスケール範囲のパーセント値( FSR の%)で表しま
す。フルスケール誤差の温度特性を図 15 に示します。
ゲイン誤差
ゲイン誤差は DAC のスパン誤差を表します。理論 DAC 伝達特
性の傾斜からの変位を表し、FSR の%で表示されます。
オフセット誤差ドリフト
オフセット誤差ドリフトは、温度変化によるオフセット誤差の
変化を表し、µV/°C で表されます。
ゲイン温度係数
ゲイン温度係数は、温度変化に対するゲイン誤差の変化を表し、
FSR/°C の ppm で表されます。
オフセット誤差
オフセット誤差は、伝達関数の直線領域での VOUT (実測値)と
VOUT (理論)の差を表し、mV で表示されます。オフセット誤差
は、デバイスの DAC レジスタにコード 512 をロードして測定さ
れています。この誤差は正または負になります。
DC 電源除去比(PSRR)
PSRR は、電源電圧変化の DAC 出力に対する影響を表します。
PSRR は、DAC フルスケール出力での、VOUT 変化の VDD 変化に
対する比です。これは mV/V で測定されます。VREF を 2 V に維
持して、VDD を±10%変化させます。
Rev. 0
デジタル・フィードスルー
デジタル・フィードスルーは、DAC 出力の更新が行われていな
いときに、DAC のデジタル入力から DAC のアナログ出力に注
入されるインパルスを表します。nV-sec で規定され、データ・
バス上でのフルスケール・コード変化時、すなわち全ビット 0
から全ビット 1 への変化、またはその逆の変化のときに測定さ
れます。
リファレンス・フィードスルー
DAC 出力に変化がない時の DAC 出力における信号振幅のリフ
ァレンス入力に対する比であり、dB で表されます。
ノイズ・スペクトル密度(NSD)
NSD は、内部で発生されたランダム・ノイズの大きさを表します。
ランダム・ノイズは、スペクトル密度としてキャラクタライズさ
れます。DAC にミッドスケールを入力し、出力のノイズを測定
して、nV/√Hz で表します。
DC クロストーク
別の DAC 出力での変化に起因する 1 つの DAC の出力レベルで
の DC 変化。1 つのミッドスケールに維持した DAC をモニタし
ながら、別の DAC 上でのフルスケール出力変化(またはソフ
ト・パワーダウンとパワーアップ)を使って測定し、μV で表さ
れます。
負荷電流変化に起因する DC クロストークは、1 つの DAC の負
荷電流変化がミッドスケールに設定された別の DAC へ与える影
響を表し、μV/mA で表わされます。
デジタル・クロストーク
1 つの DAC の入力レジスタにおけるフルスケール・コード変化
(全ビット 0 から全ビット 1 への変化、およびその逆変化)から、
ミッドスケール・レベルにある別の DAC の出力に混入したグリ
ッチ・インパルスを表し、スタンドアロン・モードで測定し、
nV-sec で表されます。
アナログ・クロストーク
DAC の出力変化に起因して、別の DAC 出力に混入するグリッ
チ・インパルスを表し、入力レジスタの 1 つにフルスケール・
コード変化(全ビット 0 から全ビット 1 への変化、およびその逆
の変化)をロードして測定します。次に、ソフトウェア LDAC を
実行して、デジタル・コードが変化しない DAC の出力をモニタ
します。グリッチの面積は nV-sec で表示します。
－ 15/25 －
AD5689/AD5687
データシート
DAC 間クロストーク
デジタル・コードの変化とそれに続く DAC のアナログ出力変化
に起因して、別の DAC 出力に混入するグリッチ・インパルス。
書込コマンドと更新コマンドを使って、DAC の 1 つにフルスケ
ール・コード変化(全ビット 0 から全ビット 1 への変化、および
その逆変化)をロードして、この間にミッドスケールにある別の
DAC 出力をモニタすることにより測定します。グリッチのエネ
ルギーは nV-sec で表示します。
全高調波歪み(THD)
THD は、理論正弦波と DAC を使ったために減衰したその正弦
波との差を表します。DAC に対してリファレンスとして正弦波
を使ったときに、DAC 出力に現われる高調波が THD になりま
す。dB 値で表示します。
乗算帯域幅
DAC 内のアンプは有限な帯域幅を持っています。乗算帯域幅は
これを表します。入力された基準正弦波(DAC にフルスケー
ル・コードをロード)は、出力に現われます。乗算帯域幅は、出
力振幅が入力より 3 dB 小さくなる周波数で表します。
Rev. 0
－ 16/25 －
AD5689/AD5687
データシート
動作原理
D/A コンバータ (DAC)
AD5689/AD5687 は、16/12 ビット、シリアル入力、デュアル電
圧出力 DAC です。これらのデバイスは 2.7 V～5.5 V の電源電圧
で動作します。データは、3 線式シリアル・インターフェース
を使用して24ビット・ワード・フォーマットでAD5689/AD5687
へ書込まれます。 デバイスは、パワーオン・リセット回路を内
蔵しており、この回路により、パワーアップ時に DAC 出力を既
知出力状態に維持することができます。AD5689/AD5687 は、消
費電流を 4 µA まで減少させるソフトウェア・パワーダウン・モ
ードも持っています。
抵抗ストリング構造を図 37 に示します。各値が R の抵抗ストリ
ングから構成されています。DAC レジスタにロードされるコー
ドにより、ストリングのどのノードから電圧を分割して出力ア
ンプへ供給するかが指定されます。スイッチの内の 1 つが閉じ
てストリングがアンプに接続されて、電圧が取り出されます。
抵抗のストリングであるため、単調整が保証されます。
VREF
R
R
伝達関数
R
DAC への入力コーディングはストレート・バイナリを使ってい
るため、外付けリファレンスを使う場合、理論出力電圧は次式
で与えられます。
D
VOUT = VREF × Gain  N 
 2 
TO OUTPUT
AMPLIFIER
R
ここで、
DAC アーキテクチャ
DAC アーキテクチャは、ストリング DAC とそれに続く出力ア
ンプから構成されています。図 36 に、DAC アーキテクチャの
ブロック図を示します。
R
11255-037
Gain は、出力アンプのゲインで、デフォルトで 1 に設定されま
す。この値は、ゲイン選択ピンを使って×1 または×2 に設定する
ことができます。GAIN ピンを GND に接続すると、両 DAC 出
力の振幅は 0 V～VREF になります。GAIN ピンを VLOGIC に接続す
ると、両 DAC 出力の振幅は 0 V～ 2 × VREF になります。
D は DAC レジスタにロードされるバイナリ・コードの 10 進数
表示です。12 ビット・デバイスの場合 0～4,095、16 ビット・デ
バイスの場合 0～65,535 になります。
N は、DAC の分解能です。
図 37.抵抗ストリング構造
出力アンプ
出力バッファアンプは、出力でレール to レール電圧を発生する
ことができ、0 V～VDD の出力範囲になります。実際の範囲は、
VREF の値、GAIN ピン、オフセット誤差、ゲイン誤差に依存し
ます。次のように、 GAIN ピンで出力のゲインを選択します。
•
•
VREF
これらのアンプは、GND へ接続した 1 kΩ と 2 nF の並列接続負
荷を駆動することができます。スルーレートは 0.8 V/µs であり、
1/4 スケールから 3/4 スケールまでのセトリング・タイムは 5 µs
です。
REF (+)
DAC
REGISTER
RESISTOR
STRING
REF (–)
GND
VOUTX
GAIN
(GAIN = 1 OR 2)
11255-036
INPUT
REGISTER
図 36. DAC 1 チャンネルあたりのアーキテクチャのブロック図
Rev. 0
GAIN ピンを GND に接続すると、両 DAC の出力ゲインは
1 で、出力範囲は 0 V～VREF になります。
GAIN ピンを VLOGIC に接続すると、両 DAC の出力ゲインは
2 で、出力範囲は 0 V～2 × VREF になります。
－ 17/25 －
AD5689/AD5687
データシート
このデータワードは、16 ビットまたは 12 ビットの入力コード、
その後ろに、AD5689 では 0 個の don’t care ビットが、AD5687 で
は 4 個の don’t care ビットが、それぞれ続きます(それぞれ図 38 と
図 39 を参照)。これらのデータビットは、SCLK の 24 個の立下
がりエッジで入力シフトレジスタへ転送され、SYNCの立上がり
エッジで更新されます。
シリアル・インターフェース
AD5689/AD5687 は、SPI、QSPI™、MICROWIRE®の各インター
フェース規格や大部分の DSP と互換性のある 3 線式シリアル・
インターフェース(SYNC、SCLK、SDIN)を内蔵しています。図2
に、代表的な書込みシーケンスのタイミング図を示します。
AD5689/AD5687 には SDO ピンがあります。このピンを使うと、
複数のデバイスをデイジーチェーン接続することができます(デ
イジーチェーン動作のセクション参照)。あるいはリードバック
に使うことができます。
コマンドは、選択したアドレス・ビットに応じて、個別 DAC チ
ャンネル、または両 DAC チャンネルに対して実行することがで
きます。
表 8.アドレス・コマンド
入力シフトレジスタ
AD5689/AD5687 の入力シフトレジスタは 24 ビット幅で、データ
は MSB ファースト (DB23)でロードされます。先頭の 4 ビット
はコマンド・ビット C3～C0 です(表 9 参照)。その後ろに、DAC
B と DAC A から構成される 4 ビットの DAC アドレス・ビット
と、0 に設定された 2 ビットの don’t care ビットが続きます(表 8
参照)。入力シフトレジスタの最後は、データワードです。
DAC B
0
0
1
1
0
0
0
Address (n)
0
DAC A
0
0
0
1
0
1
Selected DAC Channel
DAC A
DAC B
DAC A and DAC B
表 9.コマンドの定義
Command
C3
0
0
C2
0
0
C1
0
0
C0
0
1
Description
No operation
Write to Input Register n (dependent on LDAC)
0
0
0
0
0
0
1
1
1
1
0
0
0
1
0
1
Update DAC Register n with contents of Input Register n
Write to and update DAC Channel n
Power down/power up DAC
Hardware LDAC mask register
0
0
1
1
1
…
1
1
1
0
0
0
…
1
1
1
0
0
1
…
1
0
1
0
1
0
…
1
Software reset (power-on reset)
Reserved
Set up DCEN register (daisy-chain enable)
Set up readback register (readback enable)
Reserved
Reserved
Reserved
DB23 (MSB)
C3
C2
DB0 (LSB)
C1
C0 DAC
B
0
0
DAC
A D15 D14 D13 D12 D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
COMMAND BITS
11255-038
DATA BITS
ADDRESS BITS
図 38.AD5689 の入力シフトレジスタ値
DB23 (MSB)
C3
C2
DB0 (LSB)
C1
C0
DAC
B
0
0
DAC D11 D10
A
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
X
X
X
X
COMMAND BITS
11255-039
DATA BITS
ADDRESS BITS
図 39.AD5687 の入力シフトレジスタ値
Rev. 0
－ 18/25 －
AD5689/AD5687
データシート
スタンドアロン動作
AD5689/
AD5687
68HC11*
SYNC ラインをロー・レベルにすると、書込みシーケンスが開
始されます。SDIN ラインからのデータは、SCLK の立下がりエ
ッジで 24 ビット入力シフトレジスタに入力されます。24 個の
データビットの最後を入力した後に、 SYNC をハイ・レベルに
します。その後で設定された機能、すなわち DAC レジスタ値
の LDAC に依存した変更および／または動作モード変更が実行
されます。24 番目のクロックの前で SYNCがハイ・レベルにな
ると、有効なフレームで無効なデータが DAC にロードされたと
見なされます。 SYNC の立下がりエッジで次の書込みシーケン
スを確実に開始できるようにするため、次の書込みシーケンス
の前に SYNCを最小 20 ns 間 (シングル・チャンネル、図 2 の t8
参照)ハイ・レベルにする必要があります。デバイスをさらに低
消費電力動作させるため、書込みシーケンスの間に SYNC を電
源レールにアイドルさせる必要があります。 SYNC ラインは
SCLK の 24 個の立下がりエッジ間ロー・レベルに維持され、
DAC は SYNCの立上がりエッジで更新されます。
MOSI
SDIN
SCK
SCLK
PC7
SYNC
PC6
LDAC
SDO
MISO
SDIN
AD5689/
AD5687
SCLK
SYNC
LDAC
SDO
データがアドレス指定された DAC の入力レジスタへ転送された
ときに、 SYNC ラインがハイ・レベルの間に LDAC をロー・レ
ベルにすると、両 DAC レジスタと両出力を更新することができ
ます。
SDIN
AD5689/
AD5687
SCLK
SYNC
書込コマンドと更新コマンド
LDAC
SDO
コマンド 0001 を使うと、各 DAC の専用入力レジスタへ個別に
書込みを行うことができます。 LDAC がロー・レベルのとき、
入力レジスタはトランスペアレントになります(LDAC マスク・
レジスタから制御されていない場合)。
入力レジスタ n の値による DAC レジスタ n の更新
コマンド 0010 は、選択した入力レジスタ値を DAC レジスタ／
出力へロードして DAC 出力を直接更新します。
DAC チャンネル n への書込と更新(LDAC非依存)
コマンド 0011 を使うと、DAC レジスタへ書込みを行なって、
DAC 出力を直接更新することができます。
デイジーチェーン動作
複数の DAC を使うシステムでは、SDO ピンを使って複数のデ
バイスをデイジーチェーン接続することができます。SDO は、
ソフトウェアからディジーチェイン・イネーブル(DCEN)コマン
ドを実行してイネーブルします。コマンド 1000 は、この DCEN
機能として予約されています(表 9 参照)。デイジーチェーン・
モードは、DCEN レジスタのビット(DB0)をセットしてイネーブ
ルします。デフォルト設定はスタンドアロン・モードで、DB0
(LSB) = 0 になっています。表 10 に、ビットの状態とデバイス
の動作モードとの対応を示します。
表 10.デイジーチェーン・イネーブル(DCEN)レジスタ
DB0 (LSB)
Description
0
1
Standalone mode (default)
DCEN mode
Rev. 0
*ADDITIONAL PINS OMITTED FOR CLARITY.
11255-040
入力レジスタ n への書込(LDACに依存)
図 40.複数の AD5689/AD5687 デバイスのディジーチェイン接続
SYNCがロー・レベルのとき、SCLK ピンは連続的に入力シフト
レジスタに接続されます。24 個を超えるクロック・パルスが入
力されると、データは入力シフトレジスタからはみ出して、
SDO ピンに出力されます。データは SCLK の立上がりエッジで
出力され、SCLK の立下がりエッジで有効になります。このラ
インをチェーン内の次の DAC の SDIN 入力に接続すると、デイ
ジーチェーン・インターフェースが構成されます。システム内
の各 DAC は、24 個のクロック・パルスを必要とします。した
がって、必要な合計クロック・サイクル数は 24×N になります。
ここで、N は更新される合計デバイス数です。24 の整数倍でな
いクロックで SYNC がハイ・レベルになると、有効なフレーム
と無効なデータが DAC にロードされたものと見なされます。す
べてのデバイスに対するシリアル転送が完了したら、 SYNC を
ハイ・レベルにします。この動作により、デイジーチェーン内
にある各デバイス内の入力データがラッチされて、入力シフト
レジスタにさらにデータが入力されるのを防止します。シリア
ル・クロックとしては、連続クロックまたはゲーティド・クロ
ックが可能です。正しいクロック・サイクル数間、 SYNC をロ
ー・レベルに維持することが可能な場合にのみ、連続 SCLK ソ
ースを使用することができます。ゲーティド・クロック・モー
ドでは、所定数のクロック・サイクルを含むバースト・クロッ
クを使い、最終クロックの後に SYNC をハイ・レベルにしてデ
ータをラッチする必要があります。
－ 19/25 －
AD5689/AD5687
データシート
表 11.動作モード
リードバック・モードは、ソフトウェアからリードバック・コ
マンドを実行して開始します。コントロール・レジスタのデイ
ジーチェーン・モード・ディスエーブル・ビットを使って SDO
出力をディスエーブルすると、再度ディスエーブルされた後に、
読出し動作の間自動的にイネーブルされます。コマンド 1001 は
リードバック機能に予約されています。このコマンドは、アド
レス・ビット DAC B または DAC A の選択に対応して、読出し
対象レジスタを選択します。リードバックでは 1 個の DAC レジ
スタだけが選択可能であることに注意してください。残りの 3
ビットのアドレス・ビット (2 ビットの don’t care ビットを含む)
は、ロジック 0 に設定される必要があります。書込みシーケン
ス内の残りのデータビットは無視されます。複数のアドレス・
ビットを選択した場合、またはアドレス・ビットを選択しない
場合、デフォルトで DAC チャンネル A がリードバックされま
す。次の SPI への書込み時に SDO に出力されるデータに、前に
アドレス指定したレジスタのデータが含まれています。
例えば、チャンネル A の DAC レジスタをリードバックすると
きは、次のシーケンスを使うことができます。
1.
2.
0x900000 を AD5689/AD5687 入力レジスタへ書込みます。
この動作により、デバイスが読出しモードに設定され、チ
ャンネル A の DAC レジスタが選択されます。データビッ
ト DB15～DB0 は無視されることに注意してください。
この書込み動作の後に 、NOP 条件 0x000000 を書込む 2 つ
目の書込みを行います。この書込みで、レジスタからのデ
ータが SDO ラインへ出力されます。DB23～DB20 には未定
義データが格納され、最後の 16 ビットに DAC レジスタ値
の DB19～DB4 が格納されます。
Operating Mode
PDx1
PDx0
Normal Operation Mode
Power-Down Modes
1 kΩ to GND
100 kΩ to GND
Three-State
0
0
0
1
1
1
0
1
入力シフトレジスタの PDx1 と PDx0 の両ビット(x は選択したチ
ャンネル)を 0 に設定すると、デバイスは 5 V で 4 mA の消費電
流でノーマル動作します。ただし、AD5689/ AD5687 の 3 種類の
パワーダウン・モードでは、電源電流が 5 V で 4 μA に減少しま
す。電源電流が減少するだけでなく、出力ステージも内部的に
アンプ出力から切り離されて既知の値を持つ抵抗回路に接続さ
れます。この切り替えは、デバイスの出力インピーダンスが既
知であると同時にデバイスがパワーダウン・モードになるとい
う利点を持っています。3 種類のパワーダウン・オプションは次
の通リです。
•
•
•
出力が内部で 1 kΩ の抵抗を介して GND に接続されます。
出力が内部で 100 kΩ の抵抗を介して GND に接続されます。
出力がオープンになります (スリー・ステート)。
出力ステージを図 41 に示します。
AMPLIFIER
DAC
VOUTX
POWER-DOWN
CIRCUITRY
RESISTOR
NETWORK
11255-041
リードバック動作
パワーダウン動作
AD5689/AD5687 には 3 種類のパワーダウン・モードがあります。
コマンド 0100 はパワーダウン機能を制御します (表 9 参照)。こ
れらのパワーダウン・モードは、入力シフトレジスタの 8 ビッ
ト(ビット DB7～ビット DB0)を設定することにより、ソフトウ
ェアから設定することができます。各 DAC チャンネルに対応し
た 2 ビットがあります。表 11 に、2 ビットの状態とデバイスの動
作モードとの対応を示します。
対応するビットをセットすることにより、DAC (DAC B または
DAC A の一方または両方)を選択したモードにパワーダウンさせ
ることができます。パワーダウン／パワーアップ動作時の入力
シフトレジスタ値については表 12 を参照してください。
図 41.パワーダウン時の出力ステージ
パワーダウン・モードのときは、バイアス・ジェネレータ、出
力アンプ、抵抗ストリング、およびその他の関係するリニア回
路はシャットダウンされます。ただし、DAC レジスタ値はパワ
ーダウン・モードで影響を受けないため、デバイスのパワーダ
ウン・モード中でも DAC レジスタを更新することができます。
パワーダウンから抜け出すために要する時間は、VDD = 5 V で 4.5
µs (typ)です。
表 12.パワーダウン／パワーアップ動作の 24 ビット入力シフトレジスタ値 1
DB23
(MSB)
DB22
DB21
DB20
DB19 to DB16
DB15 to DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
(LSB)
0
1
0
0
X
X
PDB1
PDB0
1
1
1
1
PDA1
PDA0
Command bits (C3 to C0)
1
Address bits; don’t care
Power-down,
select DAC B
X = don’t care。
Rev. 0
－ 20/25 －
Set to 1
Set to 1
Power-down,
select DAC A
AD5689/AD5687
データシート
DAC の遅延更新(LDACへ立下がりパルスを入力)
DAC のロード(ハードウェアLDACピン)
AD5689/AD5687の DAC は、入力レジスタと DAC レジスタの 2
つのレジスタ・バンクで構成されているダブルバッファ化され
たインターフェースを内蔵しています。入力レジスタの任意の
組み合わせへ書込みを行うことができます。DAC レジスタの更
新は、LDACピンから制御されます。
LDAC マスク・レジスタ
OUTPUT
AMPLIFIER
VREF
16-/12-BIT
DAC
LDAC
DAC
REGISTER
コマンド 0101 は、アドレス・ビットを無視させるソフトウェ
ア LDAC マスク機能用に予約されています。コマンド 0101 を使
って DAC へ書込を行うと、4 ビットの LDACマスク・レジスタ
(DB3～DB0)がロードされます。各チャンネルのデフォルト値は
0、すなわち LDACピンはノーマル動作になります。選択したビ
ットを 1 に設定すると、ハードウェア LDAC ピンの状態に無関
係に、この DAC チャンネルは LDACピンでの変化を無視します。
この柔軟性は、 LDAC ピンに対応させてチャンネルを選択する
アプリケーションで役立ちます。
VOUTX
INPUT
REGISTER
INTERFACE
LOGIC
この LDACマスク・レジスタを使うと、ハードウェア LDAC ピ
ンを柔軟に制御することができます(表 13 参照)。ある DAC チ
ャンネルに対して LDACビット(DB3、DB0)を 0 に設定すること
は、このチャンネルの更新がハードウェア LDAC ピンから制御
されることを意味します。
11255-042
SCLK
SYNC
SDIN
コマンド 0001 を使ってデータを 入力レジスタへ入力すると
き LDAC をハイ・レベルに維持します。 SYNC をハイ・レベル
にした後に LDACをロー・レベルにすることにより、両 DAC 出
力が非同期で更新されます。更新は、LDACの立下がりエッジで
行われるようになります。
SDO
図 42.1 個の DAC についての入力ロード回路の簡略化した図
DAC の瞬時更新(LDACをロー・レベルに維持)
コ マ ン ド 0001 を 使 っ て デ ー タ を 入 力 レ ジ ス タ へ 入 力 す る
間 LDAC をロー・レベルに維持します。アドレス指定された入
力レジスタと DAC レジスタが SYNCの立上がりエッジで更新さ
れて、出力が変化を開始します(表 14 と表 15 参照)。
表 13.LDAC 上書きの定義
Load LDAC Register
LDAC Bits
(DB3, DB0)
LDAC Pin
LDAC Operation
0
1 or 0
Determined by the LDAC pin.
1
X1
DAC channels update and override
the LDAC pin. DAC channels see
the LDAC pin as set to 1.
1
X = don’t care
表 14.LDAC 動作に対する 24 ビット入力シフトレジスタ値 1
DB23
(MSB)
DB22
DB21
DB20
DB19
0
0
0
1
X
Command bits (C3 to C0)
1
DB18
DB17
DB16
X
X
X
Address bits, don’t care
DB15 to DB4
DB3
DB2
DB1
DB0
(LSB)
X
DAC B
0
0
DAC A
Don’t care
Setting the LDAC bit to 1 overrides the LDAC pin
X = don’t care。
表 15.書込コマンドと LDACピンの真理値表 1
Command
0001
Description
Write to Input Register n (dependent
on LDAC)
0010
Update DAC Register n with contents of
Input Register n
0011
Write to and update DAC Channel n
Hardware LDAC
Pin State
VLOGIC
Input Register Contents
Data update
DAC Register Contents
No change (no update)
GND 2
Data update
Data update
VLOGIC
No change
Updated with input register contents
GND
No change
Updated with input register contents
VLOGIC
Data update
Data update
GND
Data update
Data update
1
ハードウェアLDACピンのハイ・レベルからロー・レベルへの変化により、常に DAC レジスタ値が、LDACマスク・レジスタでマスクされていないチャンネルの入力
レジスタ値で更新されます。
2
LDACをロー・レベルに固定すると、LDACマスク・ビットは無視されます。
Rev. 0
－ 21/25 －
AD5689/AD5687
データシート
ハードウェア・リセット(RESET)
リセット選択ピン(RSTSEL)
RESET はアクティブ・ローのリセットで、出力をゼロスケール
またはミッドスケールへクリアできるようにします。クリア・
コード値は、パワーオン・リセット・セレクト・ピン(RSTSEL)
を使って選 択 す る こと が で きま す 。 動作を完了するために
は、RESET を最小時間ロー・レベルに維持する必要があります
(図 2 参照)。RESET信号がハイ・レベルに戻っても、新しい値が
設定されるまで出力はクリア値を維持します。RESET ピンがロ
ー・レベルの間、出力は新しい値で更新できません。これらの
デバイスには、DAC をパワーオン・リセット・コードにリセッ
トする、ソフトウェアからのリセット機能もあります。コマン
ド 0110 は、このソフトウェア・リセット機能に割り当てられて
います(表 9 参照)。パワーオン・リセット時の LDAC また
は RESETの動作はすべて無視されます。
AD5689/AD5687 は、パワーアップ時に出力電圧を制御するパワ
ーオン・リセット回路を内蔵しています。RSTSEL ピンをロ
ー・レベル(GND)に接続すると、出力はゼロスケールでパワーア
ップします。これは DAC のリニア領域外であることに注意して
ください。RSTSEL ピンをハイ・レベル(VLOGIC)に接続すると、
VOUTX はミッドスケールでパワーアップします。出力はこのレ
ベルでパワーアップを維持し、有効な書込みシーケンスが実行
されるまでこの状態が維持されます。
Rev. 0
－ 22/25 －
AD5689/AD5687
データシート
アプリケーション情報
マイクロプロセッサ・インターフェース
マイクロプロセッサと AD5689/AD5687 とのインターフェースは、
マイクロコントローラと DSP プロセッサに対して互換性を持つ
標準プロトコルを使うシリアル・バスを使って行います。この
通信チャンネルには、クロック信号、データ信号、同期信号か
ら構成される 3 線式または 4 線式のインターフェースが必要で
す 。 各 デ バ イ ス で は 、 24 ビ ッ ト の デ ー タ ・ ワ ー ド を 使 用
し、 SYNC の立上がりエッジでデータが有効である必要があり
ます。
AD5689/AD5687 と ADSP-BF531 とのインター
フェース
AD5689/AD5687 の SPI インターフェースは、業界標準の DSP と
マイクロコントローラに容易に接続できるようにデザインされ
ています。図 43 に、AD5689/AD5687とアナログ・デバイセズの
Blackfin® DSP と の 接 続 を 示 し ま す 。 Blackfin は 、
AD5689/AD5687 の SPI ピンへ直接接続できる SPI ポートを内蔵
しています。
にはデバイスに直接に、接続する必要があります。10μF コンデ
ンサはタンタルのビーズ型を使います。0.1 μF のコンデンサは、
高周波でグラウンドに対する低インピーダンス・パスを提供す
るセラミック型のような実効直列抵抗(ESR)が小さく、かつ実効
直列インダクタンス(ESI)が小さいものを使って、内部ロジック
のスイッチングに起因する過渡電流を処理する必要があります。
1 枚のボード上に多くのデバイスを実装するシステムでは、ヒ
ート・シンク能力を設けて電力の消費を容易にすることが有効
であることがあります。
AD5689 または AD5687 には、デバイスの底にエクスポーズド・
パッドが設けてあります。このパッドをデバイスの GND へ接
続してください。最適性能を得るためには、マザーボードのデ
ザインに特別な注意を払って、パッケージを実装してください。
熱的性能、電気的性能、ボード・レベルの性能を強化するため、
パッケージ底面のエクスポーズド・パッドは対応する PCB のサ
ーマル・ランド・パッドにハンダ付けしてください。PCB ラン
ド・パッド領域にサーマル・ビアを配置するようにデザインし
てさらに熱放散を強化してください。
自然なヒート・シンク効果を提供するため、デバイス上の GND
プレーンを大きくすることができます(図 45 参照)。
AD5689/
AD5687
AD5689/
AD5687
ADSP-BF531
GND
PLANE
図 43.ADSP-BF531 と AD5689/AD5687 とのインターフェース
BOARD
AD5689/AD5687 とSPORT とのインターフェー
ス
図 45.パッドとボードの接続
アナログ・デバイセズの ADSP-BF527 は、1 個の SPORT シリア
ル・ポートを内蔵しています。図 44 に、1 個の SPORT インタ
ーフェースを使って、AD5689/AD5687 を制御する方法を示しま
す。
AD5689/
AD5687
ADSP-BF527
GPIO0
GPIO1
SYNC
SCLK
SDIN
LDAC
RESET
11255-044
SPORT_TFS
SPORT_TSCK
SPORT_DTO
11255-045
LDAC
RESET
電流絶縁型インターフェース
多くのプロセス制御アプリケーションでは、コントローラと被
制御対象のユニットとの間にアイソレーション障壁を設けて、
危険な同相モード電圧から制御回路を保護してアイソレーショ
ンすることが必要です。アナログ・デバイセズの iCoupler®製品
ファミリーは、2.5 kVを超える電圧アイソレーションを提供し
ます。AD5689/AD5687はシリアル・ローディング方式を採用し
ているため、インターフェース・ライン数が最小になっている
の で 、 絶 縁 イ ン タ ー フ ェ ー ス 向 け に 最 適 で す 。 図 46 に、
ADuM1400 を使用して構成した、AD5689/ AD5687 への 4 チャン
ネル絶縁型インターフェースを示します。詳細については、
www.analog.com/icouplers をご覧ください。
CONTROLLER
図 44.SPORT と AD5689/AD5687 とのインターフェース
SERIAL
CLOCK IN
レイアウトのガイドライン
SERIAL
DATA OUT
高精度が重要となる回路では、電源とグラウンド・リターンの
レイアウトを注意深く行うことが、定格性能の保証に役立ちま
す。AD5689/ AD5687を実装する PCB は、AD5689/AD5687 をアナ
ログ・プレーン上に配置するようにデザインする必要がありま
す。
AD5689/AD5687 に対しては、10 µF と 0.1 µF の並列接続により
十分な電源バイパスをパッケージのできるだけ近くに、理想的
ADuM14001
VOA
VIA
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
VIB
VOB
－ 23/25 －
TO
SDIN
VIC
SYNC OUT
LOAD DAC
OUT
1
VID
SYNC
VOD
ADDITIONAL PINS OMITTED FOR CLARITY.
図 46.絶縁型インターフェース
Rev. 0
TO
SCLK
TO
LDAC
11255-046
PF9
PF8
SYNC
SCLK
SDIN
11255-043
SPISELx
SCK
MOSI
AD5689/AD5687
データシート
外形寸法
3.10
3.00 SQ
2.90
0.50
BSC
13
PIN 1
INDICATOR
16
1
12
EXPOSED
PAD
1.75
1.60 SQ
1.45
9
TOP VIEW
0.80
0.75
0.70
4
5
8
0.50
0.40
0.30
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
0.25 MIN
BOTTOM VIEW
08-16-2010-E
PIN 1
INDICATOR
0.30
0.23
0.18
COMPLIANT TO JEDEC STANDARDS MO-220-WEED-6.
図 47.16 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
3 mm x 3 mm ボディ、極薄クワッド
(CP-16-22)
寸法: mm
5.10
5.00
4.90
16
9
4.50
4.40
4.30
6.40
BSC
1
8
PIN 1
1.20
MAX
0.15
0.05
0.20
0.09
0.30
0.19
0.65
BSC
COPLANARITY
0.10
SEATING
PLANE
8°
0°
0.75
0.60
0.45
COMPLIANT TO JEDEC STANDARDS MO-153-AB
図 48.16 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
(RU-16)
寸法: mm
オーダー・ガイド
Model 1
Resolution
Temperature Range
Accuracy
Package Description
PackageOption
Branding
AD5689BCPZ-RL7
AD5689BRUZ
AD5689BRUZ-RL7
16 Bits
16 Bits
16 Bits
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
±2 LSB INL
±2 LSB INL
±2 LSB INL
16-Lead LFCSP_WQ
16-Lead TSSOP
16-Lead TSSOP
CP-16-22
RU-16
RU-16
DKW
AD5687BCPZ-RL7
AD5687BRUZ
AD5687BRUZ-RL7
12 Bits
12 Bits
12 Bits
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
±1 LSB INL
±1 LSB INL
±1 LSB INL
16-Lead LFCSP_WQ
16-Lead TSSOP
16-Lead TSSOP
CP-16-22
RU-16
RU-16
DL0
1
Z = RoHS 準拠製品。
Rev. 0
－ 24/25 －
AD5689/AD5687
データシート
Rev. 0
－ 25/25 －