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2 ppm/°C リファレンス、I2Cインターフェース
内蔵の12ビット・デュアル nanoDAC+
AD5697R
データシート
特長
機能ブロック図
2 ppm/°C (typ)の低ドリフト 2.5 V リファレンスを内蔵
小型パッケージ: 3 mm × 3 mm の 16 ピン LFCSP
総合未調整誤差(TUE): フルスケール・レンジ(FSR)の最大
±0.1%
VDD
VREF
GND
AD5697R
2.5V
REFERENCE
VLOGIC
オフセット誤差:最大±1.5 mV
ゲイン誤差: FSR の最大±0.1%
高い駆動能力: 20 mA、電源レールから 0.5 V
ユーザー設定可能なゲイン: 1 または 2 (GAIN ピン)
ゼロスケールまたはミッドスケールへのリセット(RSTSEL ピ
ン)
1.8 V ロジックに互換
低グリッチ: 0.5 nV-sec
400 kHz の I2C 互換シリアル・インターフェース
強固な 3.5 kV HBM および 1.5 kV FICDM ESD 定格
低消費電力: 3 V で 3.3 mW
2.7～5.5 V 電源で動作
温度範囲: −40°C～+105°C
INTERFACE LOGIC
SCL
SDA
A1
INPUT
REGISTER
DAC
REGISTER
STRING
DAC A
VOUTA
BUFFER
INPUT
REGISTER
DAC
REGISTER
STRING
DAC B
VOUTB
BUFFER
POWER-ON
RESET
GAIN =
×1/×2
RSTSEL
GAIN
LDAC RESET
POWERDOWN
LOGIC
11253-001
A0
図 1.
アプリケーション
基地局用パワー・アンプ
プロセス制御 (プログラマブル・ロジック・コントローラ [PLC]
I/O カード)
工業用オートメーション
データ･アクイジション･システム
概要
nanoDAC+™ファミリーに属する AD5697R は、低消費電力のバッ
ファ付き 12 ビット電圧出力デュアル D/A コンバータ(DAC)です。
このデバイスは、2.5 V の 2 ppm/°C リファレンス電圧 (デフォル
トでイネーブル)と、2.5 V (ゲイン= 1)または 5 V (ゲイン= 2)の
フルスケール出力を選択するゲイン選択ピンを内蔵しています。
AD5697R は2.7 V～5.5 V の単電源で動作し、デザインにより単
調性が保証され、FSR ゲイン誤差性能は 0.1% 以下でオフセット
誤差性能は 1.5 mV です。これらのデバイスは、3 mm × 3 mm
LFCSP パッケージまたは TSSOPパッケージを採用しています。
表 1.デュアル nanoDAC+ デバイス
また、AD5697Rはパワーオン・リセット回路と RSTSEL ピンも
内蔵しています。この RSTSELピンを使うと、DAC 出力がゼロ
スケールまたはミッドスケールでパワーアップし、有効な書込
みが行われるまでその状態を維持させることができます。この
デバイスは、チャンネルごとのパワーダウン機能を内蔵してい
ます。この機能はパワーダウン・モードのデバイス消費電流を
3 V で 4 µA へ削減します。
1.
AD5697R は、最大 400 kHz のクロック・レートで動作する多
機能な 2 線式シリアル・インターフェースを採用し、1.8 V/3
V/5 VLOGIC用の VLOGICピンを内蔵しています。
3.
Interface
SPI
Reference
Internal
External
I2C
Internal
External
16-Bit
AD5689R
AD5689
12-Bit
AD5687R
AD5687
AD5697R
製品のハイライト
2.
優れた DC 性能。
TUE: ±0.1% of FSR 最大
オフセット誤差:最大±1.5 mV
ゲイン誤差: FSR の最大±0.1%
低ドリフトの 2.5 V リファレンス電圧を内蔵。
温度係数: 2 ppm/°C (typ)
最大温度係数: 5 ppm/°C
2 種類のパッケージ・オプション。
3 mm × 3 mm の 16 ピン LFCSP
16 ピン TSSOP
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Rev. 0
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電話 06（6350）6868
AD5697R
データシート
目次
特長 ...................................................................................................... 1
シリアル動作................................................................................ 19
アプリケーション .............................................................................. 1
書込み動作.................................................................................... 19
機能ブロック図 .................................................................................. 1
読出し動作.................................................................................... 20
概要 ...................................................................................................... 1
複数 DAC のリードバック・シーケンス .................................. 20
製品のハイライト .............................................................................. 1
パワーダウン動作 ........................................................................ 21
改訂履歴 .............................................................................................. 2
DAC のロード(ハードウェア LDACピン)................................. 22
仕様 ...................................................................................................... 3
LDAC マスク・レジスタ ............................................................ 22
AC 特性 ........................................................................................... 5
ハードウェア・リセット(RESET) ............................................. 23
タイミング特性 .............................................................................. 6
リセット選択ピン(RSTSEL) ....................................................... 23
絶対最大定格 ...................................................................................... 7
内蔵リファレンスのセットアップ ............................................ 23
ESD の注意 ..................................................................................... 7
ハンダ加熱リフロー .................................................................... 23
ピン配置およびピン機能説明 .......................................................... 8
長時間温度ドリフト .................................................................... 23
代表的な性能特性 .............................................................................. 9
熱ヒステリシス............................................................................ 24
用語 .................................................................................................... 15
アプリケーション情報 .................................................................... 25
動作原理 ............................................................................................ 17
マイクロプロセッサ・インターフェース ................................ 25
D/A コンバータ ............................................................................ 17
AD5697R と ADSP-BF531 とのインターフェース ................... 25
伝達関数........................................................................................ 17
レイアウトのガイドライン ........................................................ 25
DAC アーキテクチャ ................................................................... 17
電流絶縁型インターフェース .................................................... 25
シリアル・インターフェース .................................................... 18
外形寸法............................................................................................ 26
書込コマンドと更新コマンド .................................................... 18
オーダー・ガイド ........................................................................ 26
改訂履歴
2/13—Revision 0: Initial Version
Rev. 0
－ 2/26 －
AD5697R
データシート
仕様
特に指定がない限り、VDD = 2.7 V～5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V; すべての仕様は TMIN～TMAX で規定。RL = 2 kΩ; CL = 200 pF。
表 2.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
±0.12
±1
LSB
±1
LSB
Guaranteed monotonic by design
All 0s loaded to DAC register
STATIC PERFORMANCE 1
Resolution
12
Relative Accuracy
Bits
Differential Nonlinearity
Zero-Code Error
0.4
1.5
mV
Offset Error
+0.1
±1.5
mV
Full-Scale Error
+0.01
±0.1
% of FSR
Gain Error
±0.02
±0.1
% of FSR
Total Unadjusted Error
±0.01
±0.1
% of FSR
External reference; gain = 2; TSSOP
±0.2
% of FSR
Internal reference; gain = 1; TSSOP
Offset Error Drift2
±1
µV/°C
±1
ppm
Of FSR/°C
0.15
mV/V
DAC code = midscale; VDD = 5 V ± 10%
±2
µV
Due to single channel, full-scale output change
±3
µV/mA
Due to load current change
±2
µV
Due to powering down (per channel)
Gain Temperature Coefficient2
2
DC Power Supply Rejection Ratio
All 1s loaded to DAC register
DC Crosstalk2
OUTPUT CHARACTERISTICS
2
Output Voltage Range
0
VREF
V
Gain = 1
0
2 × VREF
V
Gain = 2, see Figure 26
2
nF
RL = ∞
10
nF
RL = 1 kΩ
80
µV/mA
5 V ± 10%, DAC code = midscale;
−30 mA ≤ IOUT ≤ +30 mA
80
µV/mA
3 V ± 10%, DAC code = midscale;
−20 mA ≤ IOUT ≤ +20 mA
Short-Circuit Current 4
40
mA
Load Impedance at Rails 5
25
Ω
See Figure 26
Power-Up Time
2.5
µs
Coming out of power-down mode; VDD = 5 V
2.5025
V
At ambient
5
ppm/°C
See the Terminology section
Capacitive Load Stability
Resistive Load 3
1
Load Regulation
kΩ
REFERENCE OUTPUT
Output Voltage 6
2.4975
Reference Temperature Coefficient 7, 8
2
Output Impedance2
0.04
Ω
Output Voltage Noise2
12
µV p-p
Output Voltage Noise Density2
240
nV/√Hz
At ambient; f = 10 kHz, CL = 10 nF
Load Regulation Sourcing2
20
µV/mA
At ambient
Load Regulation Sinking2
40
µV/mA
At ambient
Output Current Load Capability2
±5
mA
VDD ≥ 3 V
Line Regulation2
100
µV/V
At ambient
Long-Term Stability/Drift2
12
ppm
After 1000 hours at 125°C
Thermal Hysteresis2
125
ppm
First cycle
25
ppm
Additional cycles
Per pin
0.1 Hz to 10 Hz
LOGIC INPUTS2
Input Current
±2
µA
Input Low Voltage, VINL
0.3 × VLOGIC
V
Input High Voltage, VINH
Pin Capacitance
Rev. 0
0.7 × VLOGIC
V
2
pF
－ 3/26 －
AD5697R
データシート
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
0.4
V
ISINK = 3 mA
LOGIC OUTPUTS (SDA)2
Output Low Voltage, VOL
Floating State Output Capacitance
POWER REQUIREMENTS
VLOGIC
ILOGIC
VDD
IDD
Normal Mode 9
All Power-Down Modes 10
4
1.8
2.7
VREF + 1.5
0.59
1.1
1
pF
5.5
3
5.5
5.5
V
µA
V
V
0.7
1.3
4
6
mA
mA
µA
µA
Gain = 1
Gain = 2
VIH = VDD, VIL = GND, VDD = 2.7 V to 5.5 V
Internal reference off
Internal reference on, at full scale
−40°C to +85°C
−40°C to +105°C
1
特に指定がない限り、DC 仕様は出力無負荷でテスト。 上側デッドバンド = 10 mV で、これは VREF = VDD かつゲイン = 1 の場合、または VREF/2 = VDD かつゲイン = 2
の場合にのみ存在します。直線性は、縮小コード範囲 12～4080 を使って計算。
2
デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
3
チャンネル A の出力電流は最大 30 mA です。 同様に、チャンネル B は、ジャンクション温度 100℃までで最大 30 mA の出力電流を持つことができます。
4
VDD = 5 V。このデバイスは、一時的過負荷状態でデバイスを保護することを目的とした電流制限機能を内蔵しています。 電流制限時にはジャンクション温度を超え
ることができます。 規定の最大動作ジャンクション温度より上での動作はデバイスの信頼性を損なう可能性があります。
5
いずれかの電源レールから負荷電流を取り出すとき、その電源レールに対する出力電圧のヘッドルームは、出力デバイスのチャンネル抵抗 25 Ω (typ)により制限され
ます。 例えば、1 mA のシンク電流の場合、最小出力電圧 = 25 Ω × 1 mA = 25 mV となります (図 26 参照)。
6
前処理ハンダ・リフローでの初期精度は ±750 µV です。出力電圧は前処理でのドリフトの影響を含みます。 内蔵リファレンスのセットアップのセクションを参照し
てください。
7
リファレンス電圧は 2 点の温度で調整/テストし、キャラクタライゼーションは−40°C～+105°C で行います。
8
リファレンス電圧の温度係数はボックス法に準拠して計算します。 詳細については、用語のセクションを参照してください。
9
インターフェースは非アクティブ状態。 両 DAC はアクティブ状態。 DAC 出力は無負荷。
10
両 DAC はパワーダウン。
Rev. 0
－ 4/26 －
AD5697R
データシート
AC 特性
特に指定がない限り、VDD = 2.7 V～5.5 V; RL = 2 kΩ (GND へ接続); CL = 200 pF (GND へ接続); 1.8 V ≤ VLOGIC ≤ 5.5 V; すべての仕様は TMIN～
TMAX で規定。デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
表 3.
Parameter 1
Output Voltage Settling Time
Slew Rate
Digital-to-Analog Glitch Impulse
Digital Feedthrough
Digital Crosstalk
Analog Crosstalk
DAC-to-DAC Crosstalk
Total Harmonic Distortion (THD) 3
Output Noise Spectral Density
Output Noise
Signal-to-Noise Ratio (SNR)
Spurious-Free Dynamic Range (SFDR)
Signal-to-Noise-and-Distortion Ratio (SINAD)
1
用語のセクションを参照してください。
2
温度範囲 (typ)は、25°C で-40°C～+105°C です。
3
デジタル的に発生した 1 kHz の正弦波。
Rev. 0
Min
Typ
Max
Unit
Test Conditions/Comments 2
5
0.8
0.5
0.13
0.1
0.2
0.3
−80
300
6
90
83
80
7
µs
V/µs
nV-sec
nV-sec
nV-sec
nV-sec
nV-sec
dB
nV/√Hz
µV p-p
dB
dB
dB
¼ to ¾ scale settling to ±2 LSB
－ 5/26 －
1 LSB change around major carry
At ambient, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
DAC code = midscale, 10 kHz; gain = 2
0.1 Hz to 10 Hz
At ambient, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At ambient, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At ambient, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
AD5697R
データシート
タイミング特性
特に指定がない限り、VDD = 2.5 V～5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V;すべての仕様は TMIN～TMAX で規定。図 2 を参照してください。
表 4.
Parameter 1
Min
t1
t2
t3
t4
t5
t6 2
t7
t8
t9
t10
t11
t12
2.5
0.6
1.3
0.6
100
0
0.6
0.6
1.3
0
20 + 0.1CB 3
20
t13
400
Max
0.9
300
300
CB3
400
Unit
Test Conditions/Comments
µs
µs
µs
µs
ns
µs
µs
µs
µs
ns
ns
ns
SCL cycle time
SCL high time, tHIGH
SCL low time, tLOW
Start/repeated start condition hold time, tHD,STA
Data setup time, tSU,DAT
Data hold time, tHD,DAT
Setup time for repeated start, tSU,STA
Stop condition setup time, tSU,STO
Bus free time between a stop and a start condition, tBUF
Rise time of SCL and SDA when receiving, tR
Fall time of SDA and SCL when transmitting/receiving, tF
LDAC pulse width
ns
SCL rising edge to LDAC rising edge
pF
Capacitive load for each bus line
1
デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
2
SCL の立下がりエッジの不定領域を避けるため、マスター・デバイスは、SDA 信号に対して最小 300 ns のホールド・タイムを保証する必要があります(SCL 信号の
VIH min を基準として)。
3
CB は 1 本のバス・ラインの合計容量(pF)です。tR と tF は、0.3VDD と 0.7VDD との間で測定。
START
CONDITION
REPEATED START
CONDITION
STOP
CONDITION
SDA
t9
t4
t11
t10
t3
SCL
t4
t2
t6
t1
t5
t7
t8
t12
t13
LDAC1
t12
LDAC2
11253-002
NOTES
1ASYNCHRONOUS LDAC UPDATE MODE.
2SYNCHRONOUS LDAC UPDATE MODE.
図 2.2 線式シリアル・インターフェースのタイミング図
Rev. 0
－ 6/26 －
AD5697R
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。
表 5.
Parameter
VDD to GND
VLOGIC to GND
VOUT to GND
VREF to GND
Digital Input Voltage to GND 1
SDA and SCL to GND
Operating Temperature Range
Storage Temperature Range
Junction Temperature
16-Lead TSSOP, θJA Thermal Impedance, 0
Airflow (4-Layer Board)
16-Lead LFCSP, θJA Thermal Impedance, 0
Airflow (4-Layer Board)
Reflow Soldering Peak Temperature,
Pb Free (J-STD-020)
ESD 2
FICDM
1
2
Rating
−0.3 V to +7 V
−0.3 V to +7 V
−0.3 V to VDD + 0.3 V
−0.3 V to VDD + 0.3 V
−0.3 V to VLOGIC + 0.3 V
−0.3 V to +7 V
−40°C to +105°C
−65°C to +150°C
125°C
112.6°C/W
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作のセクシ
ョンに記載する規定値以上でのデバイス動作を定めたものでは
ありません。デバイスを長時間絶対最大定格状態に置くとデバ
イスの信頼性に影響を与えます。
ESD の注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
70°C/W
260°C
3.5 kV
1.5 kV
SDA と SCL は除きます。
人体モデル (HBM)分類。
Rev. 0
－ 7/26 －
AD5697R
データシート
13 RESET
16 RSTSEL
VREF 1
VOUTA 1
GND 2
VDD 3
12 A1
AD5697R
11 SCL
10 A0
9 VLOGIC
TOP VIEW
(Not to Scale)
RESET
VOUTA
14
A1
GND
4
AD5697R
13
SCL
TOP VIEW
(Not to Scale)
12
A0
NC 6
11
VLOGIC
VOUTB 7
10
GAIN
SDA 8
9
LDAC
NOTES
1. NC = NO CONNECT. DO NOT CONNECT TO
THIS PIN.
11253-003
NOTES
1. THE EXPOSED PAD MUST BE TIED TO GND.
2. NC = NO CONNECT. DO NOT CONNECT TO
THIS PIN.
15
3
VDD 5
GAIN 8
LDAC 7
SDA 6
VOUTB 5
NC 4
NC
2
11253-004
14 RSTSEL
16 NC
15 VREF
ピン配置およびピン機能説明
図 4.16 ピン TSSOP のピン配置
図 3.16 ピン LFCSP のピン配置
表 6.ピン機能の説明
ピン番号
LFCSP
1
TSSOP
3
記号
説明
VOUTA
DAC A からのアナログ電圧出力。出力アンプはレール to レールの動作を行います。
16
2
NC
未接続。このピンは接続しないでください。
2
4
GND
デバイス上の全回路に対するグラウンド基準電圧ポイント。
3
5
VDD
電源入力。このデバイスは 2.7 V～5.5 V で動作します。電源は 10 µF のコンデンサと 0.1 µF のコンデ
ンサの並列接続により GND へデカップリングしてください。
4
6
NC
未接続。このピンは接続しないでください。
5
7
VOUTB
DAC B のアナログ電圧出力。出力アンプはレール to レールの動作を行います。
6
8
SDA
シリアル・データ入力。このピンは、24 ビット入力シフトレジスタにデータを入出力する SCL ライン
と組み合わせて使います。SDA は双方向のオープン・ドレイン・データラインであるため、外付け抵
抗で電源にプルアップする必要があります。
7
9
LDAC
LDAC は、非同期と同期の 2 つのモードで動作することができます。入力レジスタに新しいデータがあ
る場合、このピンにロー・レベルのパルスを入力すると、一方または両方の DAC レジスタが更新され
ます。この信号を使うと、両 DAC 出力を同時に更新することができます。あるいは、このピンをロ
ー・レベルに固定することができます。
8
10
GAIN
ゲイン選択ピン。このピンを GND に接続すると、両 DAC 出力の振幅は 0 V～VREF になります。この
ピンを VLOGIC に接続すると、両 DAC 出力の振幅は 0 V～ 2 × VREF になります。
9
11
VLOGIC
デジタル電源。電圧範囲は 1.8 V～5.5 V。
10
12
A0
アドレス入力。7 ビット・スレーブ・アドレスの先頭の LSB を設定します。
11
13
SCL
シリアル・クロック・ライン。このピンは、24 ビット入力レジスタにデータを入出力する SDA ライン
と組み合わせて使います。
12
14
A1
アドレス入力。7 ビット・スレーブ・アドレスの 2 番目の LSB を設定します。
13
15
RESET
非同期リセット入力。RESET入力は、立下がりエッジ検出です。RESETがロー・レベルのときは、す
べての LDACパルスが無視されます。RESETがロー・レベルになると、入力レジスタと DAC レジスタ
が RSTSEL ピンの状態に応じてゼロスケールまたはミッドスケールで更新されます。
14
16
RSTSEL
パワーオン・リセット選択ピン。このピンを GND に接続すると、両 DAC はゼロスケールでパワーア
ップします。このピンを VLOGIC に接続すると、両 DAC はミッドスケールでパワーアップします。
15
1
VREF
リファレンス電圧。AD5697R には共通のリファレンス ピンがあります。内蔵リファレンス電圧を使
用する場合、このピンがリファレンス出力ピンになります。外付けリファレンスを使用する場合は、
このピンはリファレンス入力ピンになります。このピンは、デフォルトでリファレンス出力になりま
す。
17
―
EPAD
エクスポーズド・パッド。エクスポーズド・パッドは GND に接続する必要があります。
Rev. 0
－ 8/26 －
AD5697R
データシート
代表的な性能特性
2.5015
2.5010
1600
DEVICE 1
DEVICE 2
DEVICE 3
DEVICE 4
DEVICE 5
VDD = 5V
1400
1200
1000
NSD (nV/ Hz)
VREF (V)
2.5005
2.5000
2.4995
800
600
2.4990
400
2.4985
200
–20
0
20
40
60
80
100
120
TEMPERATURE (°C)
0
10
11253-005
2.4980
–40
VDD = 5V
TA = 25°C
1k
10k
100k
1M
FREQUENCY (MHz)
図 5.内蔵リファレンス電圧の温度特性
90
100
11253-009
2.5020
図 8.内蔵リファレンス・ノイズ・スペクトル密度の周波数特性
VDD = 5V
VDD = 5V
TA = 25°C
80
T
NUMBER OF UNITS
70
60
50
1
40
30
20
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
11253-007
0
5.0
TEMPERATURE DRIFT (ppm/°C)
CH1 10µV
160mV
2.5000
VDD = 5.5V
0 HOUR
168 HOURS
500 HOURS
1000 HOURS
A CH1
図 9.内蔵リファレンスのノイズ、0.1 Hz～10 Hz
図 6.リファレンス出力温度ドリフトのヒストグラム
60
M1.0s
11253-010
10
VDD = 5V
TA = 25°C
2.4999
50
2.4998
2.4996
20
2.4995
10
2.4994
0
2.498
2.499
2.500
2.501
2.502
VREF (V)
2.4993
–0.005
–0.003
–0.001
0.001
0.003
ILOAD (A)
図 7.リファレンスの長時間安定性／ドリフト
Rev. 0
2.4997
図 10.負荷電流対内蔵リファレンス電圧
－ 9/26 －
0.005
11253-011
VREF (V)
30
11253-008
HITS
40
AD5697R
データシート
2.5002
10
TA = 25°C
D1
8
2.5000
6
4
ERROR (LSB)
D3
2.4996
2.4994
INL
0
DNL
–2
–4
–6
D2
4.0
4.5
5.0
5.5
VDD (V)
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–10
–40
8
6
6
4
4
ERROR (LSB)
8
2
0
–2
2
INL
0
DNL
–2
–4
–4
–6
–6
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–8
3750 4096
CODE
–10
11253-013
INL (LSB)
10
3125
0
0.5
8
0.6
6
0.4
4
ERROR (LSB)
0.8
0.2
0
–0.2
2.5
3.0
3.5
4.0
4.5
5.0
DNL
–2
–0.6
–6
VDD = 5V
–0.8
TA = 25°C
INTERNAL REFERENCE = 2.5V
–1.0
0
625
1250
1875
–8
3750 4096
INL
0
–4
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–10
2.7
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
図 16.電源電圧対 INL 誤差および DNL 誤差
図 13.コード対微分非直線性 (DNL)
Rev. 0
2.0
2
–0.4
11253-014
DNL (LSB)
10
CODE
1.5
図 15.VREF 対 INL 誤差および DNL 誤差
1.0
3125
1.0
VREF (V)
図 12.コード対積分非直線性 (INL)
2500
110
図 14.INL 誤差と DNL 誤差の温度特性
10
2500
60
TEMPERATURE (°C)
図 11.電源電圧対内蔵リファレンス電圧
V
= 5V
–8 DD
TA = 25°C
INTERNAL REFERENCE = 2.5V
–10
0
625
1250
1875
10
11253-016
3.5
11253-012
3.0
–8
11253-015
2.4992
2.4990
2.5
2
－ 10/26 －
11253-017
VREF (V)
2.4998
AD5697R
データシート
1.5
0.10
0.08
1.0
0.04
0.5
FULL-SCALE ERROR
0.02
0
ERROR (mV)
GAIN ERROR
–0.02
–1.0
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
0
20
40
60
80
100
120
TEMPERATURE (°C)
–1.5
2.7
TOTAL UNADJUSTED ERROR (% of FSR)
1.0
0.8
0.6
ZERO-CODE ERROR
0.2
20
40
60
80
100
120
TEMPERATURE (°C)
11253-019
OFFSET ERROR
0
4.7
5.2
VDD = 5V
0.09 TA = 25°C
INTERNAL REFERENCE = 2.5V
0.08
0.07
0.06
0.05
0.04
0.03
0.02
0.01
0
–40
–20
0
20
40
60
80
100
TEMPERATURE (°C)
図 18.ゼロ・コード誤差とオフセット誤差の温度特性
0.10
TOTAL UNADJUSTED ERROR (% of FSR)
0.08
0.06
0.04
0.02
GAIN ERROR
0
FULL-SCALE ERROR
–0.02
–0.04
VDD = 5V
–0.08 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
11253-020
–0.06
0.08
0.06
0.04
0.02
0
–0.02
–0.04
–0.06
VDD = 5V
–0.08 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
図 19.電源電圧対ゲイン誤差およびフルスケール誤差
Rev. 0
120
図 21.総合未調整誤差の温度特性
0.10
ERROR (% of FSR)
4.2
0.10
1.2
–20
3.7
図 20.電源電圧対ゼロ・コード誤差およびオフセット誤差
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
0
–40
3.2
SUPPLY VOLTAGE (V)
図 17.ゲイン誤差とフルスケール誤差の温度特性
0.4
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
11253-022
–20
11253-018
–0.10
–40
ERROR (mV)
OFFSET ERROR
11253-021
–0.06
1.4
0
–0.5
–0.04
–0.08
ZERO-CODE ERROR
図 22.電源電圧対総合未調整誤差、ゲイン = 1
－ 11/26 －
11253-023
ERROR (% of FSR)
0.06
AD5697R
0
1.0
–0.01
0.8
–0.02
0.6
–0.03
0.4
–0.04
0.2
ΔVOUT (V)
SINKING 2.7V
–0.05
–0.06
–0.2
–0.4
–0.08
–0.6
SOURCING 2.7V
–0.8
40000
50000
60000 65535
CODE
–1.0
0
5
10
20
25
30
図 26.負荷電流対ヘッドルーム／フットルーム
7
VDD = 5V
TA = 25°C
EXTERNAL
REFERENCE = 2.5V
VDD = 5V
6 TA = 25°C
GAIN = 2
INTERNAL
5 REFERENCE = 2.5V
20
4
15
VOUT (V)
HITS
15
LOAD CURRENT (mA)
図 23.コード対総合未調整誤差
25
SOURCING 5V
11253-027
VDD = 5V
–0.09 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
0
10000
20000
30000
SINKING 5V
0
–0.07
11253-024
TOTAL UNADJUSTED ERROR (% of FSR)
データシート
FULL SCALE
THREE-QUARTER SCALE
3
MIDSCALE
2
10
ONE-QUARTER SCALE
1
ZERO SCALE
0
5
560
580
600
620
640
–2
–0.06
11253-025
540
IDD FULL SCALE (V)
–0.04
–0.02
0
0.02
0.04
0.06
LOAD CURRENT (A)
11253-028
–1
0
図 27.VDD = 5 V でのソース能力とシンク能力
図 24.IDD ヒストグラム―外付けリファレンス電圧
5
VDD = 5V
30 T = 25°C
A
INTERNAL
REFERENCE = 2.5V
25
VDD = 3V
TA = 25°C
4 EXTERNAL REFERENCE = 2.5V
GAIN = 1
FULL SCALE
3
VOUT (V)
HITS
20
15
2
THREE-QUARTER SCALE
MIDSCALE
1
ONE-QUARTER SCALE
10
0
ZERO SCALE
5
1000
1020
1040
1060
1080
1100
1120
1140
IDD FULL SCALE (V)
–2
–0.06
11253-026
0
–0.02
0
0.02
0.04
LOAD CURRENT (A)
図 28.VDD = 3 V でのソース能力とシンク能力
図 25.内蔵リファレンス電圧での IDD ヒストグラム
VREFOUT = 2.5 V、ゲイン= 2
Rev. 0
–0.04
－ 12/26 －
0.06
11253-029
–1
AD5697R
データシート
3
CHANNEL A
CHANNEL B
SYNC
1.4
GAIN = 2
FULL SCALE
1.0
ZERO CODE
2
VOUT (V)
CURRENT (mA)
1.2
0.8
EXTERNAL REFERENCE, FULL SCALE
0.6
GAIN = 1
1
0.4
10
60
110
TEMPERATURE (°C)
0
–5
0
5
10
TIME (µs)
図 29.電源電流の温度特性
図 32.パワーダウン終了時のミドスケール出力
4.0
2.5008
DAC A
DAC B
3.5
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
11253-033
0
–40
11253-030
0.2
3.0
2.5003
2.0
1.5
1.0
2.4998
2.4993
80
160
320
TIME (µs)
0
2
4
6
8
10
12
TIME (µs)
図 30.セトリング・タイム
図 33.デジタルからアナログへのグリッチ・インパルス
0.06
6
CHANNEL A
CHANNEL B
VDD
0.05
CHANNEL B
TA = 25°C
VDD = 5.25V
INTERNAL REFERENCE = 2.5V
POSITIVE MAJOR CODE TRANSITION
ENERGY = 0.227206nV-sec
2.4988
11253-031
VDD = 5V
0.5 TA = 25°C
INTERNAL REFERENCE = 2.5V
¼ TO ¾ SCALE
0
10
20
40
11253-034
VOUT (V)
VOUT (V)
2.5
0.003
CHANNEL B
5
0.02
2
0.01
1
0
–0.01
–10
–5
0
5
10
TIME (µs)
–1
15
–0.002
0
5
10
15
20
TIME (µs)
図 31.0 V へのパワーオン・リセット
Rev. 0
0
–0.001
0
TA = 25°C
INTERNAL REFERENCE = 2.5V
0.001
図 34.アナログ・クロストーク、チャンネル A
－ 13/26 －
25
11253-035
3
VOUT AC-COUPLED (V)
0.03
VDD (V)
4
11253-032
VOUT (V)
0.002
0.04
AD5697R
データシート
20
T
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
0
–20
THD (dBV)
–40
1
–60
–80
–100
–120
–140
VDD = 5V
TA = 25°C
EXTERNAL REFERENCE = 2.5V
A CH1
802mV
0
2000 4000 6000 8000 10000 12000 14000 16000 18000 20000
FREQUENCY (Hz)
図 35.0.1 Hz～10 Hz での出力ノイズ・プロット
外付けリファレンス電圧
11253-039
M1.0s
–180
11253-036
CH1 10µV
–160
図 38.全高調波歪み、1 kHz
4.0
0nF
0.1nF
10nF
0.22nF
4.7nF
3.9
T
3.8
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
VOUT (V)
3.7
1
3.6
3.5
3.4
3.3
3.2
M1.0s
A CH1
11253-038
CH1 10µV
3.0
1.590
802mV
1.595
1.600
1.605
1.610
1.615
1.620
1.625
1.630
TIME (ms)
11253-040
3.1
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
図 39.容量負荷対セトリング・タイム
図 36.0.1 Hz～10 Hz 出力ノイズ・プロット
2.5 V 内蔵リファレンス電圧
0
1600
VDD = 5V
TA = 25°C
1400 INTERNAL REFERENCE = 2.5V
FULL SCALE
MIDSCALE
ZERO SCALE
BANDWIDTH (dB)
–10
1000
800
–20
–30
–40
600
–50
400
200
–60
10k
100
1k
10k
100k
FREQUENCY (Hz)
図 37.ノイズ・スペクトル密度
Rev. 0
1M
11253-037
0
10
VDD = 5V
TA = 25°C
EXTERNAL REFERENCE = 2.5V, ±0.1V p-p
100k
FREQUENCY (Hz)
1M
10M
11253-041
NSD (nV/ Hz)
1200
図 40.乗算帯域幅
外付けリファレンス電圧= 2.5 V、±0.1 V p-p、10 kHz～10 MHz
－ 14/26 －
AD5697R
データシート
用語
相対精度または積分非直線性(INL)
DAC の場合、相対精度すなわち積分非直線性は、DAC 伝達関
数の上下両端を結ぶ直線からの最大乖離(LSB 数で表示)を表し
ます。INL(typ)対コードのプロットを図 12 に示します。
出力電圧セトリング・タイム
1/4 フルスケールから 3/4 フルスケールへの入力変化に対して、
DAC 出力が規定のレベルまでに安定するために要する時間を表
します。
微分非直線性(DNL)
微分非直線性(DNL)は、隣接する 2 つのコードの間における測
定された変化と理論的な 1 LSB 変化との差をいいます。最大±1
LSB の微分非直線性の規定により、単調性が保証されます。こ
の DAC はデザインにより単調性を保証しています。代表的な
DNL 対コードについては図 13 を参照してください。
デジタルからアナログへのグリッチ・インパルス
デジタルからアナログへのグリッチ・インパルスは、DAC レジ
スタ内の入力コードが変化したときに、アナログ出力に混入す
るインパルスを表します。通常、nV-sec で表すグリッチの面積
として規定され、主要なキャリ変化時に(0x7FFF から 0x8000)、
デジタル入力コードが 1 LSB だけ変化したときに測定されます
(図 33 参照)。
ゼロ・コード誤差
ゼロ・コード誤差は、ゼロ・コード(0x0000)を DAC レジスタに
ロードしたときの出力誤差として測定されます。理論的には、
出力が 0 V である必要があります。ゼロ・コード誤差はAD5697R
では常に正です。これは、DACと出力アンプのオフセット誤差の
組み合わせによって DAC 出力が 0 V より低くなることができない
ためです。ゼロ・コード誤差は mV で表します。ゼロ・コード誤
差の温度特性を図18 に示します。
フルスケール誤差
フルスケール誤差は、フルスケール・コードを DAC レジスタに
ロードしたときの出力誤差として測定されます。理論的には出
力は VDD － 1 LSB である必要があります。フルスケール誤差は
フルスケール範囲のパーセント値( FSR の%)で表します。フルス
ケール誤差の温度特性を図 17 に示します。
ゲイン誤差
DAC のスパン誤差を表します。理論 DAC 伝達特性傾斜からの
変位を表し、FSR の%で表示されます。
オフセット誤差ドリフト
オフセット誤差の温度変化を表し、µV/°C で表されます。
デジタル・フィードスルー
デジタル・フィードスルーは、DAC 出力の更新が行われていな
いときに、DAC のデジタル入力から DAC のアナログ出力に注
入されるインパルスを表します。nV-sec で規定され、データ・
バス上でのフルスケール・コード変化時、すなわち全ビット 0
から全ビット 1 への変化、またはその逆の変化のときに測定さ
れます。
リファレンス・フィードスルー
DAC 出力に変化がない時の DAC 出力における信号振幅のリフ
ァレンス入力に対する比であり、dB で表されます。
ノイズ・スペクトル密度
これは、内部で発生されたランダム・ノイズの大きさを表しま
す。ランダム・ノイズは、スペクトル密度(nV/√Hz)としてキャ
ラクタライズされます。DAC にミッドスケールを入力し、出力
のノイズを測定して nV/√Hz で表します。ノイズ・スペクトル
密度のプロットを図 37 に示します。
DC クロストーク
別の DAC 出力での変化に起因する 1 つの DAC の出力レベルで
の DC 変化。1 つのミッドスケールに維持した DAC をモニタし
ながら、別の DAC 上でのフルスケール出力変化(またはソフ
ト・パワーダウンとパワーアップ)を使って測定し、μV で表さ
れます。
ゲイン温度係数
これは、温度変化によるゲイン誤差の変化の測定値で、FSR/°C
の ppm で表されます。
オフセット誤差
オフセット誤差は、伝達関数の直線領域での VOUT (実測値)と
VOUT (理論)の差を表し、mVで表示されます。オフセット誤差
は、AD5697R の DACレジスタにコード 512 をロードして測定
されています。この誤差は正または負になります。
負荷電流変化に起因する DC クロストークは、1 つの DAC の負
荷電流変化がミッドスケールに設定された別の DAC へ与える影
響を表し、μV/mA で表わされます。
DC 電源除去比(PSRR)
電源電圧変化の DAC 出力に対する影響を表します。PSRR は、
DAC フルスケール出力での、VOUT 変化の VDD 変化に対する比で
す。これは mV/V で測定されます。VREF を 2 V に維持して、VDD
を±10%変化させます。
デジタル・クロストーク
1 の DAC の入力レジスタにおけるフルスケール・コード変化(全
ビット 0 から全ビット 1 への変化、およびその逆変化)から、ミ
ッドスケールにある別の DAC の出力に混入したグリッチ・イン
パルス。スタンドアロン・モードで測定し、nV-sec で表されま
す。
アナログ・クロストーク
DAC の出力変化に起因して、別の DAC 出力に混入するグリッ
チ・インパルス。入力レジスタの 1 つにフルスケール・コード
変化(全ビット 0 から全ビット 1 への変化、およびその逆の変化)
をロードして測定します。次に、ソフトウェア LDAC を実効し
て、デジタル・コードが変化しない DAC の出力をモニタします。
グリッチの面積は nV-sec で表示します。
Rev. 0
－ 15/26 －
AD5697R
データシート
DAC 間クロストーク
これは、デジタル・コードの変化とそれに続く DAC のアナログ
出力変化に起因して、別の DAC 出力に混入するグリッチ・イン
パルスです。書込コマンドと更新コマンドを使って、DAC の 1
つにフルスケール・コード変化 (全ビット 0 から全ビット 1 への
変化、およびその逆変化)をロードして、この間にミッドスケー
ルにある別の DAC 出力をモニタすることにより測定します。グ
リッチのエネルギーは nV-sec で表示します。
リファレンス電圧温度係数 (TC)
温度変化に対するリファレンス出力電圧の変化を意味し、リフ
ァレンス TC はボックス法を使って計算されます。この方法で
は、与えられた温度範囲でのリファレンス出力の最大変化とし
て TC を定義し、次式のように ppm/°C で表わします。
乗算帯域幅
DAC 内のアンプは有限な帯域幅を持っています。乗算帯域幅は
これを表します。入力された基準正弦波(DAC にフルスケー
ル・コードをロード)は、出力に現われます。乗算帯域幅は、出
力振幅が入力より 3 dB 小さくなる周波数で表します。
ここで、
VREFmax は全温度範囲で測定した最大リファレンス出力。
VREFmin は全温度範囲で測定した最小リファレンス出力。
VREFnom は公称リファレンス出力電圧 2.5 V。
TempRange は規定の温度範囲(−40°C～+105°C)。
 VREFmax − VREFmin 
6
TC = 
 × 10
 VREFnom × TempRange
全高調波歪み(THD)
THD は、理論正弦波と DAC を使ったために減衰したその正弦
波との差を表します。DAC に対してリファレンスとして正弦波
を使ったときに、DAC 出力に現われる高調波が THD になりま
す。dB 値で表示します。
Rev. 0
－ 16/26 －
AD5697R
データシート
動作原理
D/A コンバータ
AD5697R は、リファレンス電圧を内蔵した、シリアル入力、電
圧出力のデュアル 12 ビット DAC です。このデバイスは 2.7 V～
5.5 V の電源電圧で動作します。データは、2 線式シリアル・イン
ターフェースを使用して 24 ビット・ワード・フォーマットで
AD5697R へ書込まれます。 AD5697R は、パワーオン・リセッ
ト回路を内蔵しており、この回路により、パワーアップ時に
DAC 出力を既知出力状態に維持することができます。このデバ
イスは、消費電流を 4 µA (typ)まで減少させるソフトウェア・パ
ワーダウン・モードも持っています。
抵抗ストリング構造を図 42 に示します。各値が R の抵抗ストリ
ングから構成されています。DAC レジスタにロードされるコー
ドにより、ストリングのどのノードから電圧を分割して出力ア
ンプへ供給するかが指定されます。スイッチの内の 1 つが閉じ
てストリングがアンプに接続されて、電圧が取り出されます。
抵抗のストリングであるため、単調整が保証されます。
VREF
R
R
伝達関数
D
VOUT = VREF × Gain  N 
 2 
R
DAC アーキテクチャ
DAC アーキテクチャは、ストリング DAC とそれに続く出力ア
ンプから構成されています。図 41 に、DAC アーキテクチャの
ブロック図を示します。
VREF
2.5V
REF
図 42.抵抗ストリング構造
内蔵リファレンス
AD5697Rの内蔵リファレンスはパワーアップ時にオンになりま
すが、コントロール・レジスタへの書込みによりディスエーブ
ルすることができます。詳細については、内蔵リファレンスの
セットアップのセクションを参照してください。
AD5697R は 2.5 V、2 ppm/°C のリファレンス電圧を内蔵し、
GAIN ピンの状態に応じてフルスケール出力 2.5 V または 5 V に
なります。デバイスの内蔵リファレンス電圧は VREF ピンに出力
されます。このバッファ付きリファレンス電圧は、最大 10 mA
の外部負荷を駆動することができます。
出力アンプ
出力バッファアンプは、出力でレール to レール電圧を発生する
ことができ、0 V～VDD の出力範囲になります。実際の範囲は、
VREF の値、GAIN ピン、オフセット誤差、ゲイン誤差に依存し
ます。 GAIN ピンで出力のゲインを選択します。
REF (+)
RESISTOR
STRING
REF (–)
GND
VOUTX
GAIN
(GAIN = 1 OR 2)
11253-042
DAC
REGISTER
R
11253-043
ここで、
Gain は、出力アンプのゲインで、デフォルトで 1 に設定されま
す。この値は、ゲイン選択ピンを使って×1 または×2 に設定する
ことができます。このピンを GND に接続すると、両 DAC 出力
の振幅は 0 V～VREF になります。このピンを VLOGIC に接続する
と、両 DAC 出力の振幅は 0 V～ 2 × VREF になります。
D は DAC レジスタにロードされるバイナリ・コードの 10 進数
表示です。12 ビット・デバイスの場合 0～4,095。
N は、DAC の分解能です。
INPUT
REGISTER
TO OUTPUT
AMPLIFIER
R
内蔵リファレンスはデフォルトでオンになっています。外付けリ
ファレンスを使うときは、非リファレンス・オプションのみが
使用できます。DAC への入力コーディングはストレート・バイ
ナリを使っているため、外付けリファレンスを使う場合、理論
出力電圧は次式で与えられます。
•
図 41. DAC 1 チャンネルあたりのアーキテクチャのブロック図
•
GAIN ピンを GND に接続すると、両 DAC の出力ゲインは
1 で、出力範囲は 0 V～VREF になります。
GAIN ピンを VLOGIC に接続すると、両 DAC の出力ゲインは
2 で、出力範囲は 0 V～2 × VREF になります。
これらのアンプは、GND へ接続した 1 kΩ と 2 nF の並列接続負
荷を駆動することができます。スルーレートは 0.8 V/µs であり、
1/4 スケールから 3/4 スケールまでのセトリング・タイムは 5 µs
です。
Rev. 0
－ 17/26 －
AD5697R
データシート
…
1
シリアル・インターフェース
AD5697R は 2 線式 I2C 互換シリアル・インターフェースを内蔵
しています(Philips Semiconductor 社の「I2C-Bus Specification」
Version 2.1, January 2000 を参照してください)。図 2 に、代表的
な書込みシーケンスのタイミング図を示します。AD5697Rは、
マスター・デバイスから制御されるスレーブ・デバイスとして
I2C バスに接続することができます。AD5697Rは、標準(100
kHz)と高速(400 kHz)のデータ転送モードをサポートしています。
12 ビット・アドレシングとジェネラル・コール・アドレシング
はサポートされていません。
…
1
…
1
…
1
Reserved
Reserved
表 8.アドレス・コマンド
Address (n)
DAC B
0
0
DAC A
Description
0
1
1
0
0
0
0
0
0
1
0
1
DAC A
DAC B
DAC A and DAC B
書込コマンドと更新コマンド
入力シフトレジスタ
入力レジスタ n への書込(LDACに依存)
AD5697R の入力シフトレジスタは 24 ビット幅です。データは、
シリアル・クロック入力 SCL の制御のもとで 24 ビット・ワー
ドとしてデバイスに入力されます。上位 8 ビットがコマンド・
バイトです。先頭の 4 ビットはコマンド・ビット(C3、C2、C1、
C0)で、デバイスの動作モードを制御します(詳細については表 7
参照)。先頭バイトの最後の 4 ビットは、アドレス・ビットです
(DAC B、0、0、DAC A、表 8 を参照)。
コマンド 0001 を使うと、各 DAC の専用入力レジスタへ個別に
書込みを行うことができます。 LDAC がロー・レベルのとき、
入力レジスタはトランスペアレントになります(LDAC マスク・
レジスタから制御されていない場合)。
入力レジスタ n の値による DAC レジスタ n の更新
コマンド 0010 は、選択した入力レジスタ値を DAC レジスタ／
出力へロードして DAC 出力を直接更新します。
データワードは 12 ビット入力コードとそれに続く AD5697R に
対する 4 個の don’t care ビットで構成されています。これらのデ
ータビットは、SCL の 24 個の立下がりエッジで入力レジスタへ
転送されます。
DAC チャンネル n への書込と更新(LDAC非依存)
コマンド 0011 を使うと、DAC レジスタへ書込みを行なって、
DAC 出力を直接更新することができます。
コマンドは、選択したアドレス・ビットに応じて、個別 DAC チ
ャンネル、または両 DAC チャンネルに対して実行することがで
きます。
表 7.コマンドの定義
C2
C1
C0
Description
0
0
0
0
0
0
0
1
No operation
Write to Input Register n (dependent on LDAC)
0
0
1
0
0
0
0
0
1
1
1
0
0
1
0
1
Update DAC Register n with contents of Input
Register n
Write to and update DAC Channel n
Power down/power up DAC
Hardware LDAC mask register
0
0
1
1
1
0
1
1
0
0
1
0
Software reset (power-on reset)
Internal reference setup register
Reserved
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10
C3
C2
C1
COMMAND
C0
0
DAC B
0
DAC ADDRESS
COMMAND BYTE
DAC A
D11
D10
D9
D8
D7
D6
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
D5
D4
D3
D2
D1
D0
X
X
X
X
DAC DATA
DAC DATA
DATA HIGH BYTE
DATA LOW BYTE
図 43.入力シフトレジスタ値
Rev. 0
－ 18/26 －
11253-044
Command
C3
AD5697R
データシート
シリアル動作
AD5697Rは7ビットのスレーブ・アドレスを持っています。上
位5ビットは00011で、下位2ビット(A1と A0)はアドレス・ピン
(A0とA1)の状態で設定されます。A0とA1をハード・ワイヤー接
続で変更する機能を使うと、表9に示すように、1つのバスにこ
れらのデバイスを最大4個接続することができます。
3.
表 9.デバイス・アドレスの指定
A0 Pin Connection
GND
VLOGIC
GND
A1 Pin Connection
GND
GND
VLOGIC
A0
0
1
0
A1
0
0
1
VLOGIC
VLOGIC
1
1
書込み動作
AD5697Rへ書込みを行うときは、まずスタート・コマンドを送
信し、続いてアドレス・バイト(R/W = 0)を送信します。その後
にDAC は SDA をロー・レベルにして、データ受信の準備がで
きたことを通知します。AD5697R は、DAC と種々の DAC 機能
を制御するコマンド・バイト用の 2 バイトのデータを必要とし
ます。このため、3バイトのデータをDACに書込む必要があり
ます。すなわち、コマンド・バイト、その後ろに上位データバ
イトと下位データバイトが続きます(図 44 参照)。これらの全デ
ータバイトは、AD5697Rによりアクノリッジされます。この後
に、ストップ条件が続きます。
2線式シリアル・バス・プロトコルは、次のように動作します。
1.
2.
マスターはスタート条件を設定してデータ転送を開始しま
す。このスタート条件は、SCL がハイ・レベルの間に SDA
ラインがハイ・レベルからロー・レベルへ変化することと
定義されます。次のバイトはアドレス・バイトで、7 ビッ
トのスレーブ・アドレスから構成されています。送信され
たアドレスに該当するスレーブ・アドレスは 9 番目のクロ
ック・パルスで、SDA をロー・レベルにして応答します
(これはアクノリッジ・ビットと呼ばれます)。選択された
デバイスがシフトレジスタに読み書きするデータを待つ間、
バス上の他の全デバイスはアイドル状態を維持します。
データは、9 個のクロック・パルスで 8 ビットのデータと
それに続くアクノリッジ・ビットの順にシリアル・バス上
1
を伝送します。SDA ラインは SCL のロー・レベル区間で
変化して、SCL のハイ・レベル区間で安定に維持されてい
る必要があります。
全データビットの読出しまたは書込みが終了すると、スト
ップ条件が設定されます。書込みモードでは、マスターが
10 番目のクロック・パルスで SDA ラインをハイ・レベル
にプルアップして、ストップ状態を設定します。読出しモ
ードでは、マスターは 9 番目のクロック・パルスでアクノ
リッジを発行しません(SDA ラインがハイ・レベルを維持)。
この後、マスターは SDA ラインをロー・レベルにして、10
番目のクロック・パルスがハイ・レベルになるときストッ
プ条件を設定します。
9
1
9
SCL
0
SDA
0
0
1
1
A1
A0
DB23
R/W
DB22 DB21 DB20 DB19 DB18
DB17
ACK. BY
AD5697R
START BY
MASTER
DB16
ACK. BY
AD5697R
FRAME 1
SLAVE ADDRESS
FRAME 2
COMMAND BYTE
1
9
1
9
SCL
(CONTINUED)
DB15 DB14
DB13 DB12
DB11 DB10
FRAME 3
MOST SIGNIFICANT
DATA BYTE
DB9
DB8
DB7
DB6
ACK. BY
AD5697R
図 44.I2C の書込み動作
Rev. 0
－ 19/26 －
DB5
DB4
DB3
DB2
FRAME 4
LEAST SIGNIFICANT
DATA BYTE
DB1
DB0
ACK. BY STOP BY
AD5697R MASTER
11253-045
SDA
(CONTINUED)
AD5697R
データシート
読出し動作
複数 DAC のリードバック・シーケンス
AD5697RのDACから読出しを行うときは、まずアドレス・バイ
ト(R/W = 0)を送信します。その後、DACはSDAをロー・レベル
にして、データ受信の準備ができたことを通知します。このア
ドレス・バイトの後ろには、コントロール・バイトが続く必要
があります。このコントロール・バイトは、後続の読出しコマ
ンドと読出し対象のポインタ・アドレスを指定します。これも
DACからアクノリッジされます。ユーザーはリードバック対象
チャンネルを指定し、コントロール・バイトを使ってリードバ
ック・コマンドをアクティブに設定します。この後、マスター
からスタート条件が繰り返され、アドレスがR/W = 1で再送され
ます。これはDACからアクノリッジされて、データ送信の準備
ができたことが通知されます。次に、2バイトのデータがDACか
ら読出されます(図45参照)。マスターからのNACK条件の後ろに
STOP条件が続いて、読出しシーケンスが完了します。両DACが
選択された場合、デフォルトのリードバックはチャンネルAで
す。
まずアドレス・バイト(R/W = 0)を送信します。その後にDACは
SDAをロー・レベルにして、データ受信の準備ができたことを
通知します。このアドレス・バイトの後ろにはコントロール・
バイトが続く必要があり、これに対してもDACはアクノリッジ
します。ユーザーはコントロール・バイトを使ってリードバッ
クを開始するチャンネルを設定します。この後、マスターから
スタート条件が繰り返され、アドレスがR/W = 1で再送されます。
これはDACからアクノリッジされて、データ送信の準備ができ
たことが通知されます。そこで、最初の2バイトのデータが、コ
ントロール・バイトで選択されたDAC入力レジスタAから、MSB
ファーストで読出されます(図45参照)。読出された次の4バイト
のデータは don’t careバイトで、次の2バイトのデータはDAC入力
レジスタBの値です。DAC入力レジスタからのデータ読出しは
オートインクリメント方式で続き、NACKの後ろにストップ条
件が続くと停止します。DAC入力レジスタBを読出す場合、読
出したデータの次のバイトは、DAC入力レジスタAから読出し
たデータになります。
1
9
1
9
SCL
0
SDA
0
0
1
1
A1
A0
R/W
DB23
DB22
DB21
DB20
DB19
DB18
DB17
ACK. BY
AD5697R
START BY
MASTER
DB16
ACK. BY
AD5697R
FRAME 1
SLAVE ADDRESS
FRAME 2
COMMAND BYTE
1
9
1
9
SCL
0
SDA
0
0
REPEATED START BY
MASTER
1
1
A1
A0
R/W
DB15
DB14
ACK. BY
AD5697R
FRAME 3
SLAVE ADDRESS
1
DB13
DB12
DB11
DB10
DB9
DB8
ACK. BY
AD5697R
FRAME 4
MOST SIGNIFICANT
DATA BYTE n
9
1
9
SCL
(CONTINUED)
DB7
DB6
DB5
DB4
DB3
DB2
FRAME 3
SLAVE ADDRESS
SIGNIFICANT DATA BYTE n
DB1
DB0
DB15
DB14 DB13 DB12
ACK. BY
MASTER
図 45.I2C の読出し動作
Rev. 0
－ 20/26 －
DB11 DB10
FRAME 4
MOST SIGNIFICANT
DATA BYTE n – 1
DB9
DB8
NACK. BY
AD5697R
STOP BY
MASTER
11253-046
SDA
(CONTINUED)
AD5697R
データシート
パワーダウン動作
AD5697R には 3 種類のパワーダウン・モードがあります。コマ
ンド 0100 は、パワーダウン機能に割り当てられています(表 7 参
照)。これらのパワーダウン・モードは、シフトレジスタの 8 ビ
ット(ビット DB7～ビット DB0)を設定することにより、ソフト
ウェアから設定することができます。各 DAC チャンネルに対応
した 2 ビットがあります。表 10 に、2 ビットの状態とデバイスの
動作モードとの対応を示します。
ン・オプションがあります。すなわち、出力が内部で 1 kΩ また
は 100 kΩ 抵抗を介して GND に接続されるか、あるいはオープ
ン(スリー・ステート)になります。出力ステージを図 46 に示しま
す。
AMPLIFIER
DAC
VOUTX
表 10.動作モード
PDx1
PDx0
Normal Operation
Power-Down Modes
1 kΩ to GND
100 kΩ to GND
Three-State
0
0
0
1
1
1
0
1
POWER-DOWN
CIRCUITRY
図 46.パワーダウン時の出力ステージ
対応するビットをセットすることにより、DAC (DAC B または
DAC A の一方または両方)を選択したモードにパワーダウンさせ
ることができます。パワーダウン／パワーアップ動作時の入力
シフトレジスタ値については表 11 を参照してください。
入力シフトレジスタのビット PDx1 とビット PDx0 (ここで x は選
択したチャンネル)を 0 に設定すると、デバイスは通常の消費電
力(5 V で 4 mA)で通常動作しますが、3 つのパワーダウン・モー
ドでは、電源電流は 5 V で 4 µA に減少します。電源電流が減少
するだけでなく、出力ステージも内部でアンプ出力から既知値
の抵抗回路へ切り替えられます。これは、デバイスの出力イン
ピーダンスが既知であると同時にデバイスがパワーダウン・モ
ードになるという利点を持っています。3 種類のパワーダウ
パワーダウン・モードのときは、バイアス・ジェネレータ、出
力アンプ、抵抗ストリング、およびその他の関係するリニア回
路はシャットダウンされます。ただし、DAC レジスタの値はパ
ワーダウン・モードで影響を受けることはありません。デバイ
スがパワーダウン・モードのとき、DAC レジスタを更新するこ
とができます。パワーダウンから抜け出すために要する時間は、
VDD = 5 V で 4.5 µs (typ)です。
消費電流をさらに減らすときは、内蔵リファレンスをパワーオフ
させることができます。内蔵リファレンスのセットアップのセ
クションを参照してください。
表 11.パワーダウン／パワーアップ動作の 24 ビット入力シフトレジスタ値
DB23
(MSB)
0
DB22
1
DB21
0
Command bits (C3 to C0)
1
DB20
0
DB19 to DB16
X
DB15 to DB8
X
1
DB7
PDB1
Address bits, don’t care
X = don’t care。
Rev. 0
RESISTOR
NETWORK
11253-047
Operating Mode
－ 21/26 －
DB6
PDB0
Power-down,
select DAC B
DB5
1
DB4
1
DB3
1
DB2
1
DB1
PDA1
DB0
(LSB)
PDA0
Power-down,
select DAC A
AD5697R
データシート
DAC のロード(ハードウェアLDACピン)
LDAC マスク・レジスタ
AD5697Rの DAC は、入力レジスタと DAC レジスタの 2 つのレ
ジスタ・バンクで構成されているダブルバッファ化されたイン
ターフェースを内蔵しています。入力レジスタの任意の組み合
わせへ書込みを行うことができます。DAC レジスタの更新
は、LDACピンから制御されます。
コマンド 0101 は、アドレス・ビットを無視させるソフトウェ
ア LDAC マスク機能用に予約されています。コマンド 0101 を使
って DAC へ書込を行うと、4 ビットの LDACレジスタ(DB3～
DB0)がロードされます。各チャンネルのデフォルト値は 0、す
なわち LDACピンは通常動作になります。ビットを 1 に設定する
と、ハードウェア LDACピンの状態に無関係に、この DAC チャ
ン ネ ル は LDAC ピ ン で の 変 化 を 無 視 し ま す 。 こ の 柔 軟 性
は、 LDAC ピンに対応させてチャンネルを選択するアプリケー
ションで役立ちます。
OUTPUT
AMPLIFIER
VREF
12-BIT
DAC
LDAC
DAC
REGISTER
VOUT
表 12.LDAC 上書きの定義
Load LDAC Register
INPUT
REGISTER
LDAC Bits
(DB3 or DB0)
LDAC Pin
LDAC Operation
0
1 or 0
Determined by the LDAC pin.
1
X
DAC channels update and override
the LDAC pin. DAC channels
see LDAC pin as 1.
11253-048
1
SCL
SDO
INPUT SHIFT
REGISTER
1
図 47.1 個の DAC についての入力ロード回路の簡略化した図
X = don’t care
この LDAC レジスタを使うと、ハードウェア LDAC ピンを柔軟
に制御することができます(表 12 参照)。ある DAC チャンネル
に対して LDACビット(DB3 または DB0)を 0 に設定することは、
チャンネルの更新がハードウェア LDAC ピンから制御されるこ
とを意味します。
DAC の瞬時更新(LDACをロー・レベルに維持)
コ マ ン ド 0001 を 使 っ て デ ー タ を 入 力 レ ジ ス タ へ 入 力 す る
間 LDAC をロー・レベルに維持します。アドレス指定された入
力レジスタと DAC レジスタが 24 番目のクロックで更新されて、
出力が変化を開始します(表 14 参照)。
DAC の遅延更新(LDACへ立下がりパルスを入力)
コマンドを使ってデータを入力レジスタへ入力する間 LDACをハ
イ・レベルに維持します。24 番目のクロックの後に LDACをロ
ー・レベルにすると、両 DAC 出力が非同期に更新されます。更
新は、LDACの立下がりエッジで行われるようになります。
表 13.LDAC 動作に対する 24 ビット入力シフトレジスタ値
DB23
(MSB)
0
DB22
DB21
DB20
DB19
DB18
DB17
DB16
0
0
1
X
X
X
X
Command bits (C3 to C0)
1
1
Address bits,
don’t care
DBB15 to DB4
X
DB3
DAC B
Don’t care
DB2
DB1
DB0
(LSB)
0
0
DAC A
Setteing LDAC to 1 overrides
the LDAC pin
X = don’t care。
表 14.書込コマンドと LDACピンの真理値表
1
Command
Description
Hardware LDAC
Pin State
Input Register
Contents
DAC Register Contents
0001
Write to Input Register n (dependent on LDAC)
VLOGIC
Data update
No change (no update)
GND 2
Data update
Data update
VLOGIC
No change
Updated with input register contents
GND
No change
Updated with input register contents
VLOGIC
Data update
Data update
GND
Data update
Data update
0010
Update DAC Register n with contents of Input Register
n
0011
Write to and update DAC Channel n
1
ハードウェアLDACピンのハイ・レベルからロー・レベルへの変化により、常に DAC レジスタ値が、LDACマスク・レジスタでマスクされていないチャンネルの入力
レジスタ値で更新されます。
2
LDACをロー・レベルに固定すると、LDACマスク・ビットは無視されます。
Rev. 0
－ 22/26 －
AD5697R
データシート
ハードウェア・リセット(RESET)
ハンダ加熱リフロー
RESET はアクティブ・ローのリセットで、出力をゼロスケール
またはミッドスケールへクリアできるようにします。クリア・
コード値は、パワーオン・リセット・セレクト・ピン(RSTSEL)
を使って選 択 す る こと が で きま す 。 動作を完了するために
は、 RESET を最小時間ロー・レベルに維持する必要がありま
す。 RESET 信号がハイ・レベルに戻っても、新しい値が設定さ
れるまで出力はクリア値を維持します。 RESET ピンがロー・レ
ベルの間、出力は新しい値で更新できません。このデバイスに
は、DAC をパワーオン・リセット・コードにリセットする、ソ
フトウェアからのリセット機能もあります。コマンド 0110 は、
このソフトウェア・リセット機能に割り当てられています(表 7
参照)。パワーオン・リセット時の LDAC または RESET の動作
はすべて無視されます。
すべての IC リファレンス電圧回路と同様に、リファレンス値が
ハンダ処理でシフトすることがあります。アナログ・デバイセ
ズは、デバイスをボードへハンダ付けする影響を模倣する、プ
リコンディションと呼ばれる信頼性テストを実施しています。
表 2 の出力電圧仕様には、この信頼性テストの影響が含まれま
す。
図 48 に、この信頼性テスト(プリコンディション)で測定したハ
ンダ加熱リフロー(SHR)の影響を示します。
60
POSTSOLDER
HEAT REFLOW
PRESOLDER
HEAT REFLOW
50
40
HITS
リセット選択ピン(RSTSEL)
AD5697R は、パワーアップ時に出力電圧を制御するパワーオ
ン・リセット回路を内蔵しています。RSTSEL ピンをロー・レ
ベルにすると、出力はゼロスケールでパワーアップします。こ
れは DAC のリニア領域の外側にあることに注意してください。
RSTSEL ピンをハイ・レベルにすると、VOUT はミッドスケール
でパワーアップします。出力はこのレベルでパワーアップを維
持し、有効な書込みシーケンスが DAC に実行されるまでこの状
態が維持されます。
30
20
0
2.498
2.499
2.500
2.501
2.502
VREF (V)
内蔵リファレンスのセットアップ
11253-049
10
図 48.SHR でのリファレンス電圧シフト
コマンド 0111 は、この内蔵リファレンスの設定に予約されてい
ます (表 7 参照)。内蔵リファレンスはパワーアップ時にデフォル
トでオンになっています。電源電流を減少させるときは、ソフト
ウェアから設定可能なビット DB0 をセットすることにより、こ
のリファレンスをターンオフさせることができます(表 16 参照)。
表 15 に、ビットの状態と動作モードの対応を示します。
長時間温度ドリフト
図 49 に、150°C の寿命テストにおける 1000 時間後の VREF 値変
化を示します。
60
表 15.リファレンス・セットアップ・レジスタ
0 HOUR
168 HOURS
500 HOURS
1000 HOURS
50
Action
0
1
Reference on (default)
Reference off
40
HITS
Internal Reference Setup Register (DB0)
30
20
0
2.498
2.499
2.500
2.501
2.502
VREF (V)
図 49.1000 時間でのリファレンス電圧ドリフト
表 16.内蔵リファレンス・セットアップ・コマンドに対する 24 ビット入力シフトレジスタ値
1
DB23 (MSB)
DB22
DB21
DB20
DB19
DB18
DB17
DB16
DB15 to DB1
DB0 (LSB)
0
1
1
1
X
X
X
X
X
0/1
Don’t care
Reference setup register
Command bits (C3 to C0)
1
Address bits (A3 to A0)
X = don’t care。
Rev. 0
－ 23/26 －
11253-050
10
AD5697R
データシート
9
熱ヒステリシス
8
熱ヒステリシスは、周囲温度→低温→高温→周囲温度で温度変
化させた場合にリファレンス電圧に発生する電圧差です。
7
6
HITS
熱ヒステリシス・データを図 50 に示します。このデータは、周
囲温度→−40°C→+105°C→周囲温度で温度変化させて測定した
ものです。そこで、VREF の変化分を 2 つの周囲温度の間で測定
し、図 50 に青で示します。同じ温度変化と測定を直ちに繰り返
し、その結果を図 50 に赤で示します。
FIRST TEMPERATURE SWEEP
SUBSEQUENT TEMPERATURE SWEEPS
5
4
3
2
0
–200
–150
–100
–50
DISTORTION (ppm)
図 50.熱ヒステリシス
Rev. 0
－ 24/26 －
0
50
11253-051
1
AD5697R
データシート
アプリケーション情報
マイクロプロセッサ・インターフェース
マイクロプロセッサと AD5697R とのインターフェースは、マイ
クロコントローラと DSP プロセッサに対して互換性を持つ標準
プロトコルを使うシリアル・バスを使って行います。この通信
チャンネルは、クロック信号とデータ信号から構成される 2 線
式インターフェースです。
AD5697R と ADSP-BF531 とのインターフェー
ス
AD5697R の I2C インターフェースは、業界標準の DSP とマイク
ロコントローラに容易に接続できるようにデザインされていま
す。 図 51 に、AD5697R とアナログ・デバイセズの Blackfin®
DSP (ADSP-BF531)と の 接 続 方 法 を 示 し ま す 。 Blackfin は 、
AD5697R の I2C ピンへ直接接続できる I2C ポートを内蔵してい
ます。
AD5697R のLFCSP モデルには、デバイスの底にエクスポーズ
ド・パッドが設けてあります。このパッドをデバイスの GND
へ接続してください。最適性能を得るためには、マザーボード
のデザインに特別な注意を払って、パッケージを実装してくだ
さい。熱的性能、電気的性能、ボード・レベルの性能を強化す
るため、パッケージ底面のエクスポーズド・パッドは対応する
PCB のサーマル・ランド・パッドにハンダ付けしてください。
PCB ランド・パッド領域にサーマル・ビアを配置するようにデ
ザインしてさらに熱放散を強化してください。
自然なヒート・シンク効果を提供するため、デバイス上の GND
プレーンを大きくすることができます(図 52 参照)。
AD5697R
AD5697R
ADSP-BF531
LDAC
RESET
図 52.パッドとボードの接続
電流絶縁型インターフェース
図 51.ADSP-BF531 と AD5697R とのインターフェース
レイアウトのガイドライン
高精度が重要となる回路では、電源とグラウンド・リターンの
レイアウトを注意深く行うことが、定格性能の保証に役立ちま
す。AD5697R を実装する PCB は、AD5697R をアナログ・プレ
ーン上に配置するようにデザインする必要があります。
AD5697R に対しては、10µF と 0.1µF の並列接続により十分な電
源バイパスをパッケージのできるだけ近くに、理想的にはデバ
イスに直接に、接続する必要があります。10μF コンデンサはタ
ンタルのビーズ型を使います。0.1μF コンデンサは、高周波でグ
ラウンドに対する低インピーダンス・パスを提供するセラミッ
ク型のような実効直列抵抗(ESR)が小さく、かつ実効直列インダ
クタンス(ESI)が小さいものを使って、内部ロジックのスイッチ
ングに起因する過渡電流を処理する必要があります。
多くのプロセス制御アプリケーションでは、コントローラと被
制御対象のユニットとの間にアイソレーション障壁を設けて、
危険な同相モード電圧から制御回路を保護してアイソレーショ
ンすることが必要です。アナログ・デバイセズの iCoupler®製品
は、2.5 kV を 超 え る 電 圧 ア イ ソ レ ー シ ョ ン を 提 供 し ま す 。
AD5697R はシリアル・ローディング方式を採用しているため、
インターフェース・ライン数が最小になっているので、絶縁イ
ンターフェース向けに最適です。図 53 に、ADuM1400 を使用し
て構成した、 AD5697R への 4 チャンネル絶縁型インターフェー
スを示します。詳細については、http://www.analog.com/icouplers
をご覧ください。
CONTROLLER
SERIAL
CLOCK IN
1 枚のボード上に多くのデバイスを実装するシステムでは、ヒ
ート・シンク能力を設けて電力の消費を容易にすることが有効
であることがあります。
SERIAL
DATA OUT
ADuM14001
VOA
VIA
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
VIB
VOB
VIC
RESET OUT
LOAD DAC
OUT
1
VOC
VOD
VID
ADDITIONAL PINS OMITTED FOR CLARITY.
図 53.絶縁型インターフェース
Rev. 0
－ 25/26 －
TO
SCLK
TO
SDIN
TO
RESET
TO
LDAC
11253-054
PF9
PF8
BOARD
SCL
SDA
11253-052
GPIO1
GPIO2
11253-053
GND
PLANE
AD5697R
データシート
外形寸法
3.10
3.00 SQ
2.90
0.50
BSC
13
PIN 1
INDICATOR
16
1
12
EXPOSED
PAD
1.75
1.60 SQ
1.45
9
TOP VIEW
0.80
0.75
0.70
4
5
8
0.50
0.40
0.30
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
0.25 MIN
BOTTOM VIEW
08-16-2010-E
PIN 1
INDICATOR
0.30
0.23
0.18
COMPLIANT TO JEDEC STANDARDS MO-220-WEED-6.
図 54.16 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
3 mm x 3 mm ボディ、極薄クワッド
(CP-16-22)
寸法: mm
5.10
5.00
4.90
16
9
4.50
4.40
4.30
6.40
BSC
1
8
PIN 1
1.20
MAX
0.15
0.05
0.20
0.09
0.30
0.19
0.65
BSC
COPLANARITY
0.10
8°
0°
SEATING
PLANE
0.75
0.60
0.45
COMPLIANT TO JEDEC STANDARDS MO-153-AB
図 55.16 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
(RU-16)
寸法: mm
オーダー・ガイド
Model 1
Resolution
Temperature Range
Accuracy
Reference
Temperature
Coefficient
(ppm/°C)
AD5697RBCPZ-RL7
AD5697RBRUZ
AD5697RBRUZ-RL7
EVAL-AD5697RSDZ
12 Bits
12 Bits
12 Bits
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
±1 LSB INL
±1 LSB INL
±1 LSB INL
±5 (max)
±5 (max)
±5 (max)
1
Z = RoHS 準拠製品。
Rev. 0
－ 26/26 －
Package Description
16-Lead LFCSP_WQ
16-Lead TSSOP
16-Lead TSSOP
Evaluation Board
Package
Option
CP-16-22
RU-16
RU-16
Branding
DKY