正誤表 この製品のデータシートに間違いがありましたので、お詫びして訂正いたします。 この正誤表は、2010 年 1 月 12 日現在、アナログ・デバイセズ株式会社で確認した誤りを 記したものです。 なお、英語のデータシート改版時に、これらの誤りが訂正される場合があります。 正誤表作成年月日： 2011 年 04 月 18 日 製品名：AD5724/AD5734/AD5754 対象となるデータシートのリビジョン(Rev)：Rev.0 訂正箇所： P.21 日 本 語 デ ー タ シ ー ト の AD5724/AD5734/AD5754 の 設 定 の 部 分 で 「 電 源 を AD5724/AD5734/ AD5754 に加えると、パワーオン・リセット回路により、すべてのレジス タ が デ フ ォ ル ト の 0 に 設 定 さ れ ま す 。」 と 記 述 が あ り ま す が 、 正 し く は 「 電 源 を AD5724/AD5734/ AD5754 に加えると、コントロールレジスタの CLAMP ENABLE ビットは パワーオン･リセットにより“１”にセットされます。」です。 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 シリアル入力ユニポーラ/バイポーラ電圧出力 12/14/16ビット・クワッド DAC AD5724/AD5734/AD5754 特長 概要 12/14/16 ビットのクワッド D/A コンバータ(DAC) AD5724/AD5734/AD5754 は、12/14/16 ビットのシリアル入力ク ワッド電圧出力 D/A コンバータです。これらのデバイスは、 +4.5 V～+16.5 V の単電源電圧または±4.5 V～±16.5 V の両電源電 圧で動作します。公称フル・スケール出力範囲は、+5 V、+10 V、 +10.8 V、±5 V、±10 V、または±10.8 V にソフトウェアから設定 することができます。また、出力アンプ、リファレンス電圧バ ッファ、当社独自のパワーアップ/パワーダウン制御回路も内蔵 しています。 単電源および両電源で動作 出力範囲がソフトウェアから設定可能 +5 V、+10 V、+10.8 V、±5 V、±10 V、±10.8 V INL 誤差:最大±16 LSB、DNL 誤差:最大±1 LSB 総合未調整誤差(TUE):最大 0.1% FSR セトリング・タイム: 10 µs (typ) リファレンス電圧バッファを内蔵 単調性、最大±16 LSB の積分非直線性(INL)、ローノイズ、最大 10 µs のセトリング・タイムを保証しています。 パワーアップ/ブローンアウト時の出力制御 LDACによる同時更新 ゼロ・スケールまたはミッドスケールへの非同期CLR AD5724/AD5734/AD5754 は、最大 30 MHz のクロック・レートで 動作し、DSP およびマイクロコントローラ・インターフェース 規格と互換性を持つシリアル・インターフェースを採用していま す。ダブル・バッファリングの採用により、同時に全 DAC の更 新が可能です。入力コーディングは、バイポーラ出力に対して は 2 の補数またはオフセット・バイナリ(BIN/2sCompピンの状態 で指定)を、ユニポーラ出力に対してはストレート・バイナリを、 それぞれ選択することができます。非同期クリア機能により、 すべての DAC レジスタをゼロ・スケールまたはミッドスケール 出 力にクリアすることができます。こ のデバイ スは 24 ピ ン TSSOP パッケージを採用し、−40°C～+85°C の工業温度範囲で 仕様を保証します。 DSP/マイクロコントローラ互換のシリアル・インターフェース 24 ピン TSSOP を採用 動作温度範囲: −40°C～+85°C iCMOS プロセス技術を採用 1 アプリケーション 工業用オートメーション クローズド・ループ・サーボ制御、プロセス制御 車両のテストおよび測定 プログラマブルなロジック・コントローラ 機能ブロック図 DVCC AVDD AD5724/AD5734/AD5754 n SDIN SCLK SYNC REFIN INPUT SHIFT REGISTER AND CONTROL LOGIC SDO CLR BIN/2sCOMP AD5724: n = 12-BIT AD5734: n = 14-BIT AD5754: n = 16-BIT REFERENCE BUFFERS INPUT REGISTER A DAC REGISTER A INPUT REGISTER B DAC REGISTER B INPUT REGISTER C DAC REGISTER C INPUT REGISTER D DAC REGISTER D GND LDAC n DAC A VOUTA DAC B VOUTB DAC C VOUTC DAC D VOUTD n n n DAC_GND (2) SIG_GND (2) 06468-001 AVSS 図 1. 1 高い電圧レベルで高性能ICを必要とする工業用/計装装置OEMのアナログ・システム設計者にとって、iCMOS®は耐圧30 Vで±15 V電源で動作し、かつ消費 電力とパッケージ・サイズを大幅に小さくし、AC性能とDC性能を強化したアナログICの開発を可能にする技術プラットフォームになります。 Rev. 0 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2008 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪 MT ビル 2 号 電話 06（6350）6868 本 AD5724/AD5734/AD5754 目次 特長 ...................................................................................................... 1 伝達関数 ....................................................................................... 21 アプリケーション .............................................................................. 1 入力シフトレジスタ .................................................................... 25 概要 ...................................................................................................... 1 DAC レジスタ .............................................................................. 25 機能ブロック図 .................................................................................. 1 出力範囲選択レジスタ ................................................................ 26 改訂履歴 .............................................................................................. 2 コントロール・レジスタ ............................................................ 26 仕様 ...................................................................................................... 3 電源コントロール・レジスタ .................................................... 27 AC 性能特性 ................................................................................... 5 特長.................................................................................................... 28 タイミング特性 .............................................................................. 5 アナログ出力制御 ........................................................................ 28 タイミング図 .................................................................................. 6 パワーダウン・モード ................................................................ 28 絶対最大定格 ...................................................................................... 8 過電流保護.................................................................................... 28 ESD の注意 ..................................................................................... 8 サーマル・シャットダウン ........................................................ 28 ピン配置およびピン機能説明........................................................... 9 アプリケーション情報 .................................................................... 29 代表的な性能特性 ............................................................................ 11 +5 V/±5 V 動作 .............................................................................. 29 用語 .................................................................................................... 17 レイアウトのガイドライン ........................................................ 29 動作原理 ............................................................................................ 19 電流絶縁型インターフェース .................................................... 29 アーキテクチャ ............................................................................ 19 リファレンス電圧の選択 ............................................................ 29 シリアル・インターフェース .................................................... 19 マイクロプロセッサ・インターフェース ................................ 30 ロード DAC (LDAC) .................................................................... 21 外形寸法 ............................................................................................ 31 非同期クリア(CLR)...................................................................... 21 オーダー・ガイド ........................................................................ 31 AD5724/AD5734/AD5754 の設定 ................................................ 21 改訂履歴 8/08—Revision 0: Initial Version Rev. 0 － 2/31 － AD5724/AD5734/AD5754 仕様 AVDD = 4.5 V1～16.5 V、AVSS = −4.5 V～−16.5 V または 0 V、GND = 0 V、REFIN= 2.5 V、DVCC = 2.7 V～5.5 V、RLOAD = 2 kΩ、CLOAD = 200 pF、すべての仕様は TMIN～TMAX。 表 1. Parameter ACCURACY Resolution AD5754 AD5734 AD5724 Total Unadjusted Error (TUE) A Version B Version Relative Accuracy (INL) 2 AD5754 AD5734 AD5724 Differential Nonlinearity (DNL) Bipolar Zero Error Min Typ Max Unit Test Conditions/Comments Outputs unloaded 16 14 12 Bits Bits Bits −0.3 −0.1 +0.3 +0.1 % FSR % FSR −16 −4 −1 −1 −6 +16 +4 +1 +1 +6 LSB LSB LSB LSB mV 6 ppm FSR/°C mV +6 ppm FSR/°C mV All models, all versions, guaranteed monotonic TA = 25°C, error at other temperatures obtained using bipolar zero error TC Bipolar Zero Error TC 3 Zero-Scale Error −6 Zero-Scale Error TC3 Offset Error −6 Offset Error TC3 Gain Error −0.025 +0.025 ppm FSR/°C % FSR Gain Error3 −0.065 0 % FSR +10 V and +5 Vranges, TA = 25°C, error at other temperatures obtained using gain error TC Gain Error3 0 +0.08 % FSR ±5 Vrange, TA = 25°C, error at other temperatures obtained using gain error TC 120 ppm FSR/°C µV ±1% for specified performance +2 3 V MΩ µA V −10.8 +10.8 V AVDD/AVSS = ±11.7 V min, REFIN = +2.5 V −12 +12 0.9 AVDD/AVSS = ±12.9 V min, REFIN = +3 V 0.5 V V ppm FSR/°C mA kΩ pF Ω 0.8 ±1 5 V V µA pF Per pin Per pin DIGITAL OUTPUTS (SDO)3 Output Low Voltage, VOL 0.4 V DVCC = 5 V ± 10%, sinking 200 µA Rev. 0 － 3/31 － ±4 ±4 ±4 Gain Error TC3 DC Crosstalk3 REFERENCE INPUT 3 Reference Input Voltage DC Input Impedance Input Current Referencerange ±8 1 −2 2 2.5 5 ±0.5 TA = 25°C, error at other temperatures obtained using zero-scale error TC TA = 25°C, error at other temperatures obtained using offset error TC ±10 Vrange, TA = 25°C, error at other temperatures obtained using gain error TC OUTPUT CHARACTERISTICS3 Output Voltagerange Headroom Required Output Voltage TC Short-Circuit Current Load Capacitive Load Stability DC Output Impedance DIGITAL INPUTS3 Input High Voltage, VIH Input Low Voltage, VIL Input Current Pin Capacitance 0.5 ±4 20 2 4000 For specified performance DVCC = 2.7 V to 5.5 V, JEDEC compliant 2 AD5724/AD5734/AD5754 Parameter Output High Voltage, VOH Output Low Voltage, VOL Output High Voltage, VOH High Impedance Leakage Current High Impedance Output Capacitance POWER REQUIREMENTS AVDD AVSS DVCC Power Supply Sensitivity3 ∆VOUT/∆ΑVDD AIDD Min Typ Max DVCC − 1 0.4 DVCC − 0.5 −1 +1 5 4.5 −4.5 2.7 AI SS DICC Power Dissipation Power-Down Currents AIDD AI SS DICC 16.5 −16.5 5.5 −65 0.5 310 115 40 40 300 2.5 1.75 2.2 3 Unit Test Conditions/Comments V V V µA pF DVCC = 5 V ± 10%, sourcing 200 µA DVCC = 2.7 V to 3.6 V, sinking 200 µA DVCC = 2.7 V to 3.6 V, sourcing 200 µA V V V dB mA/channel mA/channel mA/channel µA mW mW µA µA nA 1 規定性能に対して、最大ヘッドルーム条件は 0.9 V。 2 AD5754、AD5734、AD5724 の INL は、それぞれコード 512、コード 128、コード 32 から測定。 3 設計上保証しますが、出荷テストは行いません。 Rev. 0 － 4/31 － Outputs unloaded AVSS = 0 V, outputs unloaded Outputs unloaded VIH = DVCC, VIL = GND ±16.5 V operation, outputs unloaded 16.5 V operation, AVSS = 0 V, outputs unloaded AD5724/AD5734/AD5754 AC 性能特性 AVDD = 4.5 V1～16.5 V、AVSS = −4.5 V～−16.5 Vまたは0 V、GND = 0 V、REFIN= 2.5 V、DVCC = 2.7 V～5.5 V、RLOAD = 2 kΩ、CLOAD = 200 pF、すべての仕様はTMIN～TMAX。 表 2. Parameter 2 Min DYNAMIC PERFORMANCE Output Voltage Settling Time A, B Version Typ Max Unit Test Conditions/Comments 20 V step to ±0.03% FSR 10 V step to ±0.03% FSR 512 LSB step settling (16-bit resolution) 3.5 13 35 10 10 0.6 µs µs µs V/µs nV-sec mV nV-sec nV-sec nV-sec 15 80 320 µV p-p µV rms nV/√Hz 0x8000 DAC code 10 7.5 Slew Rate Digital-to-Analog Glitch Energy Glitch Impulse Peak Amplitude Digital Crosstalk DAC-to-DAC Crosstalk Digital Feedthrough Output Noise 0.1 Hz to 10 Hz Bandwidth) 100 kHz Bandwidth Output Noise Spectral Density 12 8.5 5 1 規定性能に対して、最大ヘッドルーム条件は 0.9 V。 2 デザインとキャラクタライゼーションにより保証します。出荷テストは実施しません。 Measured at 10 kHz, 0x8000 DAC code タイミング特性 特に指定がない限り、AVDD = 4.5 V～16.5 V、AVSS = −4.5 V～−16.5 Vまたは0 V、GND = 0 V、REFIN= 2.5 V、DVCC = 2.7 V～5.5 V、RLOAD = 2 kΩ、CLOAD = 200 pF、すべての仕様はTMIN～TMAX。 表 3. Parameter 1, 2, 3 Limit at t MIN, tMAX Unit Description t1 t2 t3 t4 33 13 13 13 ns min ns min ns min ns min SCLK cycle time SCLK high time SCLK low time t5 13 ns min SCLK falling edge to SYNC rising edge t6 100 ns min Minimum SYNC high time (write mode) t7 t8 t9 5 0 20 ns min ns min ns min Data setup time Data hold time t10 20 ns min SYNC rising edge to LDAC falling edge t11 20 ns min LDAC pulse width low t12 t13 10 20 µs typ ns min DAC output settling time t14 2.5 µs max CLR pulse activation time t154 13 ns min SYNC rising edge to SCLK rising edge t16 t17 40 200 ns max ns min SCLK rising edge to SDO valid (CL SDO5 = 15 pF) SYNC falling edge to SCLK falling edge setup time LDAC falling edge to SYNC falling edge CLR pulse width low Minimum SYNC high time (readback/daisy-chain mode) 1 設計上保証しますが、出荷テストは行いません。 2 すべての入力信号は tR = tF = 5 ns (DVCC の 10%から 90%)で規定し、1.2 V の電圧レベルからの時間とします。 3 図 2、図 3、図 4 を参照してください。 4 ディジーチェーン・モードとリードバック・モード。 5 CL SDO =SDO 出力の負荷容量。 Rev. 0 － 5/31 － AD5724/AD5734/AD5754 タイミング図 図 2.シリアル・インターフェースのタイミング図 図 3.ディジーチェーン・タイミング図 Rev. 0 － 6/31 － AD5724/AD5734/AD5754 図 4.リードバック・タイミング図 Rev. 0 － 7/31 － AD5724/AD5734/AD5754 絶対最大定格 特に指定のない限り、TA = 25℃。最大 100 mA までの過渡電流 では SCR ラッチ・アップは生じません。 表 4. Parameter Rating AVDD to GND AVSS to GND DVCC to GND Digital Inputs to GND −0.3 V to +17 V +0.3 V to −17 V −0.3 V to +7 V −0.3 V to DVCC + 0.3 V or 7 V (whichever is less) −0.3 V to DVCC + 0.3 V or 7 V (whichever is less) −0.3 V to +5 V AVSS to AVDD −0.3 V to +0.3 V −0.3 V to +0.3 V Digital Outputs to GND REFIN to GND VOUTA, VOUTB, VOUTC, VOUTD to GND DAC_GND to GND SIG_GND to GND Operating Temperature range, TA Industrial Storage Temperature range Junction Temperature, TJ max 24-Lead TSSOP Package θJA Thermal Impedance θJC Thermal Impedance Power Dissipation Lead Temperature Soldering ESD (Human Body Model) Rev. 0 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作の節に記 載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信 頼性に影響を与えます。 ESD の注意 ESD（静電放電）の影響を受けやすいデバイ スです。電荷を帯びたデバイスや回路ボード は、検知されないまま放電することがありま す。本製品は当社独自の特許技術である ESD 保護回路を内蔵してはいますが、デバイスが 高エネルギーの静電放電を被った場合、損傷 を生じる可能性があります。したがって、性 能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めし ます。 −40°C to +85°C −65°C to +150°C 105°C 42°C/W 9°C/W (TJ max − T A)/ θJA JEDEC industry standard J-STD-020 3.5 kV － 8/31 － AD5724/AD5734/AD5754 ピン配置およびピン機能説明 1 NC 2 VOUTA 3 24 AVDD 23 AD5724/ AD5734/ AD5754 VOUTC 22 VOUTD VOUTB 4 BIN/2sCOMP 5 21 SIG_GND NC 6 SYNC 7 18 SCLK 8 17 REFIN SDIN 9 16 SDO LDAC 10 15 GND 20 SIG_GND TOP VIEW (Not to Scale) 19 DAC_GND DAC_GND 14 DVCC CLR 11 13 NC NC 12 NOTES 1. NC = NO CONNECT. 2. IT IS RECOMMENDED THAT THE EXPOSED PAD BE THERMALLY CONNECTED TO A COPPER PLANE FOR ENHANCED THERMAL PERFORMANCE. 06468-005 AVSS 図 5.ピン配置 表 5.ピン機能の説明 ピン番号 記号 説明 1 AVSS 負のアナログ電源。電圧範囲は−4.5 V～−16.5 V。出力範囲がユニポーラの場合、このピンは 0 V に接続できま す。 2、6、 12、13 NC これらのピンは接続しないでください。 3 VOUTA DAC A からのアナログ出力電圧。出力アンプは、グラウンドへ接続した 2 kΩ、4000 pF の負荷を駆動することが できます。 4 VOUTB DAC B からのアナログ出力電圧。出力アンプは、グラウンドへ接続した 2 kΩ、4000 pF の負荷を駆動することが できます。 5 BIN/2sCOMP バイポーラ出力範囲の DAC コーディングを指定。このピンは、DVCC または GND へ固定接続する必要がありま す。DVCC へ接続すると、入力コーディングはオフセット・バイナリになります。GND へ接続すると、入力コーデ ィングは 2 の補数になります。(ユニポーラ出力範囲の場合、コーディングは常にストレート・バイナリになりま す)。 7 SYNC アクティブ・ローの入力。これは、シリアル・インターフェースのフレーム同期信号です。SYNCがロー・レベル のとき、データは SCLK の立ち下がりエッジで転送されます。データは、SYNCの立ち上がりエッジでラッチされ ます。 8 SCLK シリアル・データ入力。データは、SCLK の立ち下がりエッジでシフトレジスタに入力されます。最大 30 MHz の クロック速度で動作します。 9 SDIN シリアル・データ入力。データは、SCLK の立ち下がりエッジで有効である必要があります。 10 LDAC ロード DAC、ロジック入力。DAC レジスタの更新に使われ、DAC レジスタが更新されるとアナログ出力が変化 します。このピンをロー・レベルに固定すると、アドレス指定された DAC レジスタがSYNCの立ち上がりエッジ で更新されます。書込みサイクルでLDACをハイ・レベルにすると、DAC 入力レジスタが更新されますが、出力 の更新はLDACの立ち下がりエッジまで待たされます。このモードでは、LDACの立ち下がりエッジで、すべての アナログ出力を同時に更新することができます。 LDACピンは解放のままにしないでください。 11 CLR アクティブ・ローの入力。このピンをアサートすると、DAC レジスタがゼロ・スケール・コードまたはミッドスケ ール・コード(ユーザー指定可能)に設定されます。 14 DVCC デジタル電源。電圧範囲は 2.7 V～5.5 V。 15 GND グラウンド基準。 16 SDO シリアル・データ出力。ディジーチェーン・モードまたはリードバック・モードでシリアル・レジスタからのデ ータを駆動するときに使います。データは SCLK の立ち上がりエッジで出力され、SCLK の立ち下がりエッジで有 効。 17 REFIN 外部リファレンス電圧入力。リファレンス電圧入力範囲は 2 V～3 V。規定性能に対しては REFIN = 2.5 V。 18、19 DAC_GND 4 個の D/A コンバータのグラウンド基準電圧。 20、21 SIG_GND 4 個の出力アンプのグラウンド基準電圧。 22 VOUTD DAC D からのアナログ出力電圧。出力アンプは、グラウンドへ接続した 2 kΩ、4000 pF の負荷を駆動することが できます。 23 VOUTC DAC C からのアナログ出力電圧。出力アンプは、グラウンドへ接続した 2 kΩ、4000 pF の負荷を駆動することが Rev. 0 － 9/31 － AD5724/AD5734/AD5754 できます。 24 AVDD 正のアナログ電源。電圧範囲は 4.5 V～16.5 V。 露出パド ル AVSS 負のアナログ電源接続。電圧範囲は-4.5 V～-16.5 V。出力範囲がユニポーラの場合、このパドルは 0 V に接続でき ます。電源接続が AVSS ピンで行われる場合は、このパドルを電気的に接続しないでおくことができます。熱性能 強化のために、パドルを銅プレーンへ熱的に接続することが推奨されます。 Rev. 0 － 10/31 － AD5724/AD5734/AD5754 代表的な性能特性 6 AVDD/AVSS AVDD/AVSS AVDD/AVSS AVDD/AVSS 4 0.6 = +12V/0V, RANGE = +10V = ±12V, RANGE = ±10V = ±6.5V, RANGE = ±5V = +6.5V/0V, RANGE = +5V 0.4 0.2 0 –2 0 –0.2 –4 –0.4 –6 –0.6 0 10,000 20,000 30,000 40,000 50,000 60,000 CODE –0.8 06468-013 0 AVDD/AVSS AVDD/AVSS AVDD/AVSS AVDD/AVSS 1.0 –0.05 –0.10 –1.5 –0.15 0 2000 4000 6000 8000 10,000 12,000 14,000 16,000 –0.20 AVDD/AVSS AVDD/AVSS AVDD/AVSS AVDD/AVSS 0 AVDD/AVSS AVDD/AVSS AVDD/AVSS AVDD/AVSS 0.2 4000 6000 8000 10000 12000 14000 16000 CODE 図 7.AD5734 積分非直線性誤差対コード 0.3 2000 = +12V/0V, RANGE = +10V = ±12V, RANGE = ±10V = ±6.5V, RANGE = ±5V = +6.5V/0V, RANGE = +5V 06468-017 DNL ERROR (LSB) 0 –1.0 06468-014 INL ERROR (LSB) 60,000 0.05 CODE 図 10.AD5734 差動非直線性誤差対コード 0.04 = +12V/0V, RANGE = +10V = ±12V, RANGE = ±10V = ±6.5V, RANGE = ±5V = +6.5V/0V, RANGE = +5V AVDD/AVSS AVDD/AVSS AVDD/AVSS AVDD/AVSS 0.03 = +12V/0V, RANGE = +10V = ±12V, RANGE = ±10V = ±6.5V, RANGE = ±5V = +6.5V/0V, RANGE = +5V 0.02 DNL ERROR (LSB) 0.1 INL ERROR (LSB) 50,000 0.10 –0.5 0 –0.1 –0.2 –0.3 0.01 0 –0.01 –0.02 –0.03 –0.4 –0.04 500 1000 1500 2000 2500 3000 3500 4000 –0.05 06468-015 0 CODE 0 500 1000 1500 2000 2500 3000 3500 CODE 図 8.AD5724 積分非直線性誤差対コード Rev. 0 40000 0.15 = +12V/0V, RANGE = +10V = ±12V, RANGE = ±10V = ±6.5V, RANGE = ±5V = +6.5V/0V, RANGE = +5V 0 –0.5 30,000 図 9.AD5754 差動非直線性誤差対コード 0.5 –2.0 20,000 CODE 図 6.AD5754 積分非直線性誤差対コード 1.5 10,000 = +12V/0V, RANGE = +10V = ±12V, RANGE = ±10V = ±6.5V, RANGE = ±5V = +6.5V/0V, RANGE = +5V 図 11.AD5724 差動非直線性誤差対コード － 11/31 － 4000 06468-018 –8 AVDD/AVSS AVDD/AVSS AVDD/AVSS AVDD/AVSS 06468-016 DNL ERROR (LSB) INL ERROR (LSB) 2 AD5724/AD5734/AD5754 8 10 8 6 6 4 MAX INL ±10V MAX INL ±5V MIN INL ±10V MIN INL ±5V MAX INL +10V MIN INL +10V MAX INL +5V MIN INL +5V 2 0 –2 INL ERROR (LSB) INL ERROR (LSB) 4 2 BIPOLAR 5V MIN UNIPOLAR 5V MIN BIPOLAR 5V MAX UNIPOLAR 5V MAX 0 –2 –4 –4 –6 –6 –20 0 20 40 60 80 TEMPERATURE (°C) –10 5.5 06468-044 –8 –40 6.5 7.5 8.5 9.5 10.5 11.5 12.5 13.5 14.5 15.5 16.5 SUPPLY VOLTAGE (V) 図 12.AD5754 積分非直線性誤差の温度特性 図 15.AD5754 積分非直線性誤差対電源電圧 0.1 1.0 BIPOLAR 10V MIN UNIPOLAR 10V MIN BIPOLAR 10V MAX UNIPOLAR 10V MAX 0.8 0 0.6 MAX DNL ±10V MAX DNL ±5V MIN DNL ±10V MIN DNL ±5V MAX DNL +10V MIN DNL +10V MAX DNL +5V MIN DNL +5V –0.2 –0.3 DNL ERROR (LSB) DNL ERROR (LSB) –0.1 06468-035 –8 –0.4 0.4 0.2 0 –0.2 –0.4 –0.6 –0.5 0 20 40 60 80 TEMPERATURE (°C) –1.0 11.5 0.8 6 0.6 4 0.4 DNL ERROR (LSB) INL ERROR (LSB) 1.0 8 BIPOLAR 10V MIN UNIPOLAR 10V MIN BIPOLAR 10V MAX UNIPOLAR 10V MAX –2 –4 14.0 14.5 15.0 15.5 16.0 SUPPLY (V) 16.5 –1.0 5.5 06468-034 13.5 15.5 16.0 16.5 BIPOLAR 5V MIN UNIPOLAR 5V MIN BIPOLAR 5V MAX UNIPOLAR 5V MAX 6.5 7.5 8.5 9.5 10.5 11.5 12.5 13.5 14.5 15.5 16.5 SUPPLY VOLTAGE (V) 図 14.AD5754 積分非直線性誤差対電源電圧 Rev. 0 15.0 –0.4 –0.8 13.0 14.5 0 –8 12.5 14.0 –0.2 –0.6 12.0 13.5 0.2 –6 –10 11.5 13.0 図 16.AD5754 差動非直線性誤差対電源電圧 10 0 12.5 SUPPLY VOLTAGE (V) 図 13.AD5754 差動非直線性誤差の温度特性 2 12.0 図 17.AD5754 差動非直線性誤差対電源電圧 － 12/31 － 06468-033 –20 06468-045 –0.6 –40 06468-032 –0.8 AD5724/AD5734/AD5754 0.02 10 0.01 9 BIPOLAR 10V MIN UNIPOLAR 10V MIN BIPOLAR 10V MAX UNIPOLAR 10V MAX –0.01 7 –0.02 6 –0.03 5 12.0 12.5 13.0 13.5 14.0 14.5 15.0 15.5 16.0 16.5 SUPPLY VOLTAGE (V) 4 4.5 ZERO-SCALE ERROR (mV) 16.5 BIPOLAR 5V MIN UNIPOLAR 5V MIN BIPOLAR 5V MAX UNIPOLAR 5V MAX 0 –0.01 –0.02 –0.03 2 1 ±10V 0 –1 –2 –0.04 ±5V 7.5 8.5 9.5 10.5 11.5 12.5 13.5 14.5 15.5 16.5 SUPPLY VOLTAGE (V) 06468-037 6.5 –3 –40 –20 0 20 40 60 80 06468-046 TUE (%) 0.01 80 TEMPERATURE (°C) 図 19.AD5754 総合未調整誤差対電源電圧 図 22.ゼロ・スケール誤差の温度特性 8 0.8 0.6 6 BIPOLAR ZERO ERROR (mV) IDD (mA) 4 AIDD/AISS (mA) 14.5 +10V 3 0.02 2 0 –2 ISS (mA) –6 0.4 ±5V RANGE 0.2 0 ±10V RANGE –0.2 –0.4 –0.6 –0.8 8.5 10.5 12.5 14.5 16.5 –1.0 –40 06468-038 6.5 AVDD/AVSS (V) –20 0 20 40 60 TEMPERATURE (°C) 図 20.電源電流対電源電圧(両電源) Rev. 0 12.5 4 0.03 –8 4.5 10.5 図 21.電源電流対電源電圧(単電源) 0.04 –4 8.5 AVDD (V) 図 18.AD5754 総合未調整誤差対電源電圧 –0.05 5.5 6.5 06468-047 –0.04 11.5 06468-042 AIDD (mA) 8 06468-036 TUE (%) 0 図 23.バイポーラ・ゼロ誤差の温度特性 － 13/31 － AD5724/AD5734/AD5754 0.06 15 ±5V 10 OUTPUT VOLTAGE (V) GAIN ERROR (% FSR) 0.04 0.02 0 ±10V –0.02 5 0 –5 +10V –0.04 –20 0 20 40 60 –15 06468-048 –0.06 –40 80 TEMPERATURE (°C) –3 –1 1 3 5 7 9 11 TIME (µs) 図 24.ゲイン誤差の温度特性 06468-022 –10 図 27.フル・スケール・セトリング・タイム、±10 V レンジ 1000 7 900 5 800 OUTPUT VOLTAGE (V) 700 500 400 DVCC = 5V 300 200 0 1 2 3 4 5 6 VLOGIC (V) 3 5 7 9 11 10 –0.005 –0.010 8 6 4 2 –0.015 –15 –10 –5 0 5 10 15 20 25 06468-040 0 –20 OUTPUT CURRENT (mA) –3 –1 1 3 5 TIME (µs) 7 9 11 図 29.フル・スケール・セトリング・タイム、+10 V レンジ 図 26.出力ソース/シンク能力 Rev. 0 1 12 ±5V RANGE, CODE = 0xFFFF ±10V RANGE, CODE = 0xFFFF +10V RANGE, CODE = 0xFFFF +5V RANGE, CODE = 0xFFFF ±5V RANGE, CODE = 0x0000 ±10V RANGE, CODE = 0x0000 0 –0.020 –25 –1 図 28.フル・スケール・セトリング・タイム、±5 V レンジ OUTPUT VOLTAGE (V) OUTPUT VOLTAGE DELTA (V) 0.005 –3 TIME (µs) 図 25.デジタル電流対ロジック入力電圧 0.010 –3 –7 06468-043 –100 –1 –5 DVCC = 3V 0 1 06468-023 100 3 06468-024 DICC (µA) 600 － 14/31 － AD5724/AD5734/AD5754 6 OUTPUT VOLTAGE (V) 5 4 1 3 2 0 –3 –1 1 3 5 7 9 06468-025 RANGE = ±5V RANGE = +5V 11 TIME (µs) RANGE = +10V RANGE = ±10V CH1 5µV M5s LINE 73.8V 06468-027 1 図 33.ピーク to ピーク・ノイズ、100 kHz 帯域幅 図 30.フル・スケール・セトリング・タイム、+5 V レンジ 0.10 0.020 ± TO 0x8000 ±10V RANGE, 0x7FFF ±10V RANGE, 0x8000 TO 0x7FFF ±5V RANGE, 0x7FFF± TO 0x8000 ±5V RANGE, 0x8000 TO 0x7FFF +10V RANGE, 0x7FFF TO 0x8000 +10V RANGE, 0x8000 TO 0x7FFF +5V RANGE, 0x7FFF TO 0x8000 +5V RANGE, 0x8000 TO 0x7FFF 0.010 0.06 OUTPUT VOLTAGE (V) OUTPUT VOLTAGE (V) 0.015 AVDD/AVSS = ±16.5V AVDD = +16.5V, AVSS = 0V 0.08 0.005 0 –0.005 0.04 0.02 0 –0.02 –0.04 –0.06 –50 0 1 2 3 4 5 TIME (µs) –30 –10 10 30 50 70 90 TIME (µs) 06468-039 –0.015 –1 06468-041 –0.010 図 34.パワーアップ時の出力グリッチ 図 31.デジタル/アナログ・グリッチ・エネルギ 15 AVDD/AVSS AVDD/AVSS AVDD/AVSS AVDD/AVSS 10 5 = +12V/0V, RANGE = +10V = ±12V, RANGE = ±10V = ±6.5V, RANGE = ±5V = +6.5V/0V, RANGE = +5V TUE (LSB) 0 1 –5 –10 –15 –20 –25 M 5s LINE 73.8V –35 06468-026 CH1 5µV RANGE = +10V RANGE = ±10V 1000 2000 3000 4000 5000 CODE 図 35.AD5754 総合未調整誤差対コード 図 32.ピーク to ピーク・ノイズ、0.1 Hz～10 Hz 帯域幅 Rev. 0 0 － 15/31 － 6000 06468-019 –30 RANGE = ±5V RANGE = +5V AD5724/AD5734/AD5754 4 AVDD/AVSS AVDD/AVSS AVDD/AVSS AVDD/AVSS 2 1.0 = +12V/0V, RANGE = +10V = ±12V, RANGE = ±10V = ±6.5V, RANGE = ±5V = +6.5V/0V, RANGE = +5V 0.5 –4 –0.5 –1.0 –6 –1.5 –8 –2.0 2000 4000 6000 8000 10,000 12,000 14,000 16,000 CODE –2.5 06468-020 0 0 500 1000 1500 2000 2500 3000 3500 CODE 図 36.AD5734 総合未調整誤差対コード 図 37.AD5724 総合未調整誤差対コード － 16/31 － 4000 06468-021 –2 Rev. 0 = +12V/0V, RANGE = +10V = ±12V, RANGE = ±10V = ±6.5V, RANGE = ±5V = +6.5V/0V, RANGE = +5V 0 TUE (LSB) TUE (LSB) 0 –10 AVDD/AVSS AVDD/AVSS AVDD/AVSS AVDD/AVSS AD5724/AD5734/AD5754 用語 スルーレート デバイスのスルー・レートは、出力電圧の変化率の限界値を表 します。電圧出力 DAC の出力スルー・レートは一般に、出力で 使用されるアンプのスルー・レートで制限されます。スルー・ レートは出力信号の 10%から 90%までで測定され、V/µs で表さ れます。 相対精度または積分非直線性(INL) DAC の場合、相対精度すなわち積分非直線性は、DAC 伝達関 数の上下両端を結ぶ直線からの最大乖離(LSB 数で表示)を表し ます。代表的な INL 対コードについては図 6 を参照してくださ い。 微分非直線性(DNL) 微分非直線性(DNL)は、隣接する 2 つのコードの間における測 定された変化と理論的な 1 LSB 変化との差をいいます。最大 1 LSB の微分非直線性の仕様は、単調性を保証するものです。こ の DAC はデザインにより単調性を保証しています。代表的な DNL 対コードについては図 9 を参照してください。 ゲイン誤差 ゲイン誤差は DAC のスパン誤差を表します。理論 DAC 伝達特 性傾斜からの変位を表し、DAC 出力の%FSR で表示されます。 ゲイン誤差の温度特性を図 24 に示します。 ゲイン TC ゲイン TC は、温度変化に対するゲイン誤差の変化を表し、ppm FSR/°C で表されます。 単調性 デジタル入力コードを増加させたとき、出力が増加するか不変 である場合に、DAC は単調であるといいます。AD5724/ AD5734/AD5754 は全動作温度範囲で単調です。 総合未調整誤差(TUE) 総合未調整誤差は、種々のすべての誤差を考慮した出力誤差、 すなわち INL 誤差、オフセット誤差、ゲイン誤差、電源、温度、 時間に対する出力ドリフトを表し、% FSR で表されます。 バイポーラ・ゼロ誤差 バイポーラ・ゼロ誤差は、DAC レジスタに 0x8000 (ストレー ト・バイナリ・コーディング)または 0x0000 (2 の補数コーディン グ)をロードしたときの、0 V の理論ハーフ・スケール出力から のアナログ出力の差を意味します。バイポーラ・ゼロ誤差の温 度特性を図 23 に示します。 バイポーラ・ゼロ TC バイポーラ・ゼロ TC は、温度変化に対するバイポーラ・ゼロ誤 差の変化を表し、ppm FSR/°C で表されます。 ゼロ・スケール誤差または負のフル・スケール誤差 ゼロ・スケール誤差は、0x0000 (ストレート・バイナリ・コーデ ィング)または 0x8000 (2 の補数コーディング)を DAC レジスタ にロードしたときの、DAC 出力電圧の誤差を意味します。理論 的には、出力電圧は負のフル・スケール− 1 LSB である必要があ ります。ゼロ・スケール誤差の温度特性を図 22 に示します。 ゼロ・スケール TC ゼロ・スケール TC は、温度変化に対するゼロ・スケール誤差の 変化を意味し、ppm FSR/°C で表されます。 出力電圧セトリング・タイム フル・スケール入力変化に対して、出力が規定のレベルまでに 安定するために要する時間を表します。フル・スケール・セト リング・タイムを図 27 に示します。 Rev. 0 デジタルからアナログへのグリッチ・インパルス デジタルからアナログへのグリッチ・インパルスは、出力電圧 を変化させずに DAC レジスタ内の入力コードを変化させたとき に、アナログ出力に混入するインパルスを表します。通常、nVsec で表すグリッチの面積として規定され、主要なキャリ変化時 に(0x7FFF から 0x8000)、デジタル・コードが 1 LSB だけ変化し たときに測定されます。 図 31 を参照してください。 グリッチ・インパルスのピーク振幅 デジタルからアナログへのグリッチ・インパルスのピーク振幅 は、DAC レジスタ内の入力コードが変化したときに、アナログ 出力に混入するインパルスを表します。mV で表す振幅として 規定され、主要なキャリ変化(0x7FFF から 0x8000)時に、デジタ ル・コードが 1 LSB だけ変化したときに測定されます。 図 31 を参照してください。 デジタル・フィードスルー デジタル・フイードスルーは、DAC 出力の更新が行われていな いときに、DAC のデジタル入力から DAC のアナログ出力に注 入されるインパルスを表します。nV-sec で規定され、データ・ バス上のフル・スケール・コード変化を使って測定されます。 電源感度 電源電圧変化の DAC 出力に対する影響を表します。電源電圧に 50 Hz/60 Hz の 200 mV p-p 正弦波を重畳して、出力に現れる正弦 波部分を測定します。 － 17/31 － AD5724/AD5734/AD5754 DC クロストーク 別の DAC 出力でのフル・スケール変化に起因する 1 つの DAC の出力レベルでの DC 変化。1 つの DAC をモニターしながら、 別の DAC 上でのフル・スケール出力変化を使って測定し、LSB 数で表します。 デジタル・クロストーク デジタル・クロストークは、DAC 出力の更新が行われていない ときに、1 つの DAC のデジタル入力から別 DAC のアナログ出 力に注入されるインパルスを表します。nV-sec で規定され、デ ータ・バス上のフル・スケール・コード変化を使って測定され ます。 Rev. 0 DAC 間クロストーク デジタル・コードの変化とそれに続く DAC の出力変化に起因し て、別の DAC 出力に混入するグリッチ・インパルス。これには、 デジタル・クロストークとアナログ・クロストークの両方が含 まれます。 LDACピンをロー・レベルに設定して、DAC の 1 つ にフル・スケール・コード変化(全ビット 0 から全ビット 1 への 変化、およびその逆変化)をロードして、別の DAC 出力をモニ ターすることにより測定します。グリッチのエネルギは nV-sec で表示します。 － 18/31 － AD5724/AD5734/AD5754 動作原理 AD5724/AD5734/AD5754 は、12/14/16 ビット、シリアル入力、 ユニポーラ/バイポーラ、クワッド電圧出力 DAC です。これら のデバイスは、+4.5 V～+16.5 V の単電源電圧または±4.5 V～ ±16.5 V の両電源電圧で動作します。さらに、ソフトウェアから 選択可能な+5 V、+10 V、+10.8 V、±5 V、±10 V、±10.8 V の入 力範囲を持っています。データは、3 線式シリアル・インター フ ェ ー ス を 使 っ て 24 ビ ッ ト の ワ ー ド ・ フ ォ ー マ ッ ト で AD5724/AD5734/AD5754 に書込まれます。このデバイスには、 ディジーチェーン接続またはリードバックを可能にする SDO ピ ンもあります。 REFIN R R TO OUTPUT AMPLIFIER R AD5724/AD5734/AD5754 はパワーオン・リセット回路を内蔵し ているため、DAC レジスタに 0x0000 をロードした状態で確実 にパワーアップすることができます。パワーアップ時、出力は 低インピーダンス・パスを介して 0 V にクランプされます。 DAC アーキテクチャは、ストリング DAC とそれに続く出力ア ンプから構成されています。図 38 に、DAC アーキテクチャの ブロック図を示します。リファレンス電圧入力はバッファされ た後に DAC に加えられます。 06468-007 R アーキテクチャ R 図 39.抵抗ストリング構造 REFIN 出力アンプ REF (+) RESISTOR STRING REF (–) 出力アンプは、ユニポーラとバイポーラの出力電圧を発生する ことができます。GND に接続された 2 kΩ と、これに並列接続 された 4000 pF の負荷を駆動することができます。図 26 に、出 力アンプのソース能力とシンク能力を示します。スルーレート は 3.5 V/μs であり、フル・スケールでのセトリング・タイムは 10μs です。 VOUTx CONFIGURABLE OUTPUT AMPLIFIER GND OUTPUT RANGE CONTROL 06468-006 DAC REGISTER リファレンス電圧バッファ 図 38.DAC アーキテクチャのブロック図 抵抗ストリング構造を図 39 に示します。各値が R の抵抗ストリ ングから構成されています。DAC レジスタにロードされるコー ドにより、ストリングのどのノードから電圧を分割して出力ア ンプへ供給するかが指定されます。スイッチの内の 1 つが閉じ てストリングがアンプに接続されて、電圧が取り出されます。 抵抗のストリングであるため、単調整が保証されます。 AD5724/AD5734/AD5754 は、外部リファレンス電源を必要とし ます。リファレンスの入力範囲は 2 V～3 V で、仕様性能は 2.5 V で規定しています。リファレンス電圧はバッファされた後に DAC に加えられます。 シリアル・インターフェース AD5724/AD5734/AD5754 は、最大 30 MHz のクロック・レート で動作する多機能 3 線式シリアル・インターフェースを介して 制 御 さ れ ま す 。 こ の イ ン タ ー フ ェ ー ス は 、 SPI 、 QSPI™ 、 MICROWIRE™、DSP 規格と互換性を持っています。 入力シフトレジスタ 入力シフトレジスタは 24 ビット幅です。データは、シリアル・ クロック入力 SCLK の制御のもとで 24 ビット・ワードとして MSB ファーストでデバイスに入力されます。入力レジスタは、 1 ビットのリード/ライト、3 ビットのレジスタ・セレクト、3 ビ ットの DAC アドレス、16 ビット のデータから構成されていま す。図 2 に、動作タイミング図を示します。 Rev. 0 － 19/31 － AD5724/AD5734/AD5754 スタンドアロン動作 ディジーチェーン動作 このシリアル・インターフェースは、連続および非連続シリア ル・クロックで動作します。正しいクロック・サイクル数間、 SYNC をロー・レベルに維持することが可能な場合にのみ、連 続 SCLK ソースを使用することができます。ゲーティド・クロ ック・モードでは、所定数のクロック・サイクルを含むバース ト・クロックを使い、最終クロックの後に SYNC をハイ・レベ ルにしてデータをラッチする必要があります。 SYNC の最初の 立ち下がりエッジで書込みサイクルが開始されます。 SYNC を ハイ・レベルに戻す前に、24 個の立ち下がりクロック・エッジ を SCLK に 入力 する必要があります。 24 番目の立ち下が り SCLK エッジの前にSYNCをハイ・レベルにすると、書込まれた データは無効になります。 SYNC をハイ・レベルにする前に、 24 個より多くの立ち下がりクロック・エッジを入力した場合も、 入力データは無効になります。アドレス指定された入力レジス タは、SYNC の立ち上がりエッジで更新されます。次のシリア ル転送を行うときは、 SYNC をロー・レベルに戻す必要があり ます。シリアル・データ転送の終了後、データは自動的に入力 シフトレジスタからアドレス指定されたレジスタへ転送されま す。 複数のデバイスを使うシステムでは、SDOピンを使って複数の デバイスをディジーチェーン接続することができます。このデ ィジーチェーン・モードは、システム診断とシリアル・インタ ーフェースのライン数の削減に有効です。 SYNC の最初の立ち 下がりエッジで書込みサイクルが開始されます。SCLKは SYNC がロー・レベルのとき、連続的に入力シフトレジスタに入力さ れます。24個を超えるクロック・パルスが入力されると、デー タはシフトレジスタからはみ出して、SDOピンに出力されます。 データはSCLKの立ち上がりエッジで出力され、SCLKの立ち下 がりエッジで有効になります。最初のデバイスのSDOをチェー ン内にある次のデバイスのSDIN入力に接続すると、複数デバイ スのインターフェースが構成されます。システム内の各デバイ スは、24個のクロック・パルスを必要とします。したがって、 必要な合計クロック・サイクル数は24×Nになります。ここで、 Nはチェーン内の合計AD5724/AD5734/AD5754のデバイス数で す。すべてのデバイスに対するシリアル転送が完了したら、 SYNC をハイ・レベルにします。この動作により、ディジーチ ェーン内にある各デバイス内の入力データがラッチされて、入 力シフトレジスタにさらにデータが入力されるのを防止します。 シリアル・クロックとしては、連続クロックまたは不連続クロ ックが可能です。 データがドレス指定された DAC の選択されたレジスタへ転送さ れたときに、SYNCがハイ・レベルの間にLDAC をロー・レベル にすると、すべての DAC レジスタと出力を更新することができ ます。 MOSI SDIN 正しいクロック・サイクル数間、 SYNC をロー・レベルに維持 することが可能な場合にのみ、連続SCLKソースを使用すること ができます。ゲーティド・クロック・モードでは、所定数のク ロック・サイクルを含むバースト・クロックを使い、最終クロ ックの後に SYNC をハイ・レベルにしてデータをラッチする必 要があります。 SCK SCLK リードバック動作 PC7 SYNC PC6 LDAC シリアル入力レジスタへの書込みで、R/Wビット= 1 を設定する と、リードバック・モードが開始されます(SDO 出力をコントロ ール・レジスタの SDO ディスエーブル・ビットを使ってディス エーブルすると、再度ディスエーブルされた後に、読み出し動 作中自動的にイネーブルされます)。R/ W = 1 のとき、ビット REG2～ビット REG0 ビットに対応するビット A2～ビット A0 を 使って、読み出し対象レジスタを選択します。書込みシーケン ス内の残りのデータ・ビットは無視されます。次の SPI への書 込み時に SDO に出力されるデータに、前にアドレス指定したレ ジスタのデータが含まれています。1 個のレジスタを読み出す ときは、選択したレジスタのデータを SDO へシフト出力する際 に NOP コマンドを使うことができます。図 4 に、リードバッ ク・シーケンスを示します。たとえば、チャンネル A の DAC レジスタをリードバックするときは、次のシーケンスを使うこ とができます。 AD5724/ AD5734/ AD5754* 68HC11* SDO MISO SDIN AD5724/ AD5734/ AD5754* SCLK SYNC LDAC SDO SDIN AD5724/ AD5734/ AD5754* 1. 0x800000 を AD5724/AD5734/AD5754 入力レジスタに書 き込みます。この動作により、デバイスが読み出しモ ードに設定され、チャンネル A の DAC レジスタが選 択されます。データ・ビット DB15～DB0 は無視され ることに注意してください。 2. 次に、2 番目の書込みで NOP 状態 0x180000 を書込み ます。この書き込みで、レジスタからのデータが SDO ラインへ出力されます。 SCLK SYNC LDAC *ADDITIONAL PINS OMITTED FOR CLARITY. 06468-008 SDO 図 40.AD5724/AD5734/AD5754 のディジーチェーン接続 Rev. 0 － 20/31 － AD5724/AD5734/AD5754 AD5724/AD5734/AD5754 の設定 ロード DAC (LDAC) データが DAC の入力レジスタへ転送された後、DAC レジスタ と DAC 出力を更新する方法は 2 つあります。 SYNCとLDACの 状態に応じて、個別 DAC の更新またはすべての DAC の同時更 新から更新モードを選択します。 OUTPUT AMPLIFIER REFIN 12-/14-/16-BIT DAC LDAC DAC REGISTER VOUT INPUT REGISTER 電源を AD5724/AD5734/ AD5754 に加えると、パワーオン・リセ ット回路により、すべてのレジスタがデフォルトの 0 に設定さ れます。これにより、すべてのチャンネルがパワーダウン・モ ードになります。AD5724/AD5734/AD5754 に対する最初の通信 では、出力範囲セレクト・レジスタに書込みを行って、すべて のチャンネルでの所要出力範囲を設定する必要があります(デフ ォルト範囲は 5 V のユニポーラ範囲)。次に、電源コントロー ル・レジスタへ書込みを行って、所要チャンネルをパワーアッ プさせます。チャンネルの出力値を設定するためには、そのチ ャンネルを先にパワーアップさせる必要があります。パワーダ ウン・モード中のチャンネルに対する書込みは無視されます。 AD5724/ AD5734/AD5754 は、広い電源範囲で動作します。デバ イスに接続する電源は、選択した出力範囲をサポートするため に十分なヘッドルームを持つことが重要です。 INTERFACE LOGIC SDO 06468-009 伝達関数 SCLK SYNC SDIN 図 41.1 個の DAC についての入力ロード回路の簡略化した図 個別 DAC の更新 このモードでは、データを入力シフトレジスタへ入力中に LDACをロー・レベルにします。アドレス指定された DAC 出力 は、SYNCの立ち上がりエッジで更新されます。 表 7 ～ 表 15 に、それぞれ AD5754、AD5734、AD5724 について、 すべての出力電圧範囲に対する入力コードと出力電圧の理論的 な関係を示します。ユニポーラ出力範囲の場合、コーディング はストレート・バイナリになります。バイポーラ出力の場合、 BIN/ 2sCOMP ピンを使って、オフセット・バイナリまたは 2 の 補数のデータ・コーディックを選択することができます。 ユニポーラ出力範囲の場合、出力電圧は次式で表されます。 D VOUT V REFIN Gain N 2 すべての DAC の同時更新 このモードでは、データを入力シフトレジスタへ入力中に LDACをハイ・レベルにします。SYNC をハイ・レベルにした後 にLDACをロー・レベルにすると、すべての DAC 出力が非同期 的に更新されます。更新は、 LDAC の立ち下がりエッジで行わ れるようになります。 非同期クリア(CLR) CLR はアクティブ・ローのクリアであり、出力をゼロ・スケー ル・コードまたはミッドスケール・コードにクリアすることが できます。クリア・コード値は、コントロール・レジスタの CLR セレクト・ビットを使って選択することができます(コント ロール・レジスタのセクション参照)。動作を完了するためには、 CLRを最小時間ロー・レベルに維持する必要があります(図 2 参 照)。 CLR信号がハイ・レベルに戻っても、新しい値が設定され るまで出力はクリア値を維持します。 CLR ピンがロー・レベル の間、出力は新しい値で更新できません。また、クリア動作は コントロール・レジスタのクリア・コマンドを使って実行する こともできます。 Rev. 0 バイポーラ出力範囲の場合、出力電圧は次式で表されます。 D VOUT V REFIN Gain N 2 Gain V REFIN 2 ここで、D は、DAC にロードされるコードの１０進数表示。N は DAC の分解能。VREFIN は、REFIN ピンに入力されるリファレ ンス電圧。Gain は内部ゲイン。この値はユーザーが選択する出 力範囲に依存します(表 6 参照)。 表 6.内部ゲインの値 Output Range (V) Gain Value +5 +10 +10.8 ±5 ±10 ±10.8 2 4 4.32 4 8 8.64 － 21/31 － AD5724/AD5734/AD5754 理論出力電圧と入力コードの関係—AD5754 表 7.バイポーラ出力、オフセット・バイナリ・コーディング Digital Input MSB 1111 1111 … 1000 1000 0111 … 0000 0000 Analog Output LSB 1111 1111 … 0000 0000 1111 … 0000 0000 1111 1111 … 0000 0000 1111 … 0000 0000 1111 1110 … 0001 0000 1111 … 0001 0000 ±5 V Output Range ±10 V Output Range ±10.8 V Output Range +2 × REFIN × (32,767/32,768) +2 × REFIN × (32,766/32,768) … +2 × REFIN × (1/32,768) 0V −2 × REFIN × (1/32,768) … −2 × REFIN × (32,766/32,768) −2 × REFIN × (32,767/32,768 +4 × REFIN × (32,767/32,768) +4 × REFIN × (32,766/32,768) … +4 × REFIN × (1/32,768) 0V −4 × REFIN × (1/32,768) … −4 × REFIN × (32,766/32,768) −4 × REFIN × (32,767/32,768) +4.32 × REFIN × (32,767/32,768) +4.32 × REFIN × (32,766/32,768) … +4.32 × REFIN × (1/32,768) 0V −4.32 × REFIN × (32,766/32,768) … −4.32 × REFIN × (32,766/32,768) −4.32 × REFIN × (32,767/32,768) 表 8.バイポーラ出力、2 の補数コーディング Digital Input MSB 0111 0111 … 0000 0000 1111 … 1000 1000 1111 1111 … 0000 0000 1111 … 0000 0000 1111 1111 … 0000 0000 1111 … 0000 0000 Analog Output LSB ±5 V Output Range ±10 V Output Range ±10.8 V Output Range 1111 1110 … 0001 0000 1111 … 0001 0000 +2 × REFIN × (32,767/32,768) +2 × REFIN × (32,766/32,768) … +2 × REFIN × (1/32,768) 0V −2 × REFIN × (1/32,768) … −2 × REFIN × (32,766/32,768) −2 × REFIN × (32,767/32,768) +4 × REFIN × (32,767/32,768) +4 × REFIN × (32,766/32,768) … +4 × REFIN × (1/32,768) 0V −4 × REFIN × (1/32,768) … −4 × REFIN × (32,766/32,768) −4 × REFIN × (32,767/32,768) +4.32 × REFIN × (32,767/32,768) +4.32 × REFIN × (32,766/32,768) … +4.32 × REFIN × (1/32,768) 0V −4.32 × REFIN × (1/32,768) … −4.32 × REFIN × (32,766/32,768) −4.32 × REFIN × (32,767/32,768) 表 9.ユニポーラ出力、ストレート・バイナリ・コーディング Digital Input MSB 1111 1111 … 1000 1000 0111 … 0000 0000 Rev. 0 1111 1111 … 0000 0000 1111 … 0000 0000 1111 1111 … 0000 0000 1111 … 0000 0000 Analog Output LSB 1111 1110 … 0001 0000 1111 … 0001 0000 +5 V Output Range +2 × REFIN × (65,535/65,536) +2 × REFIN × (65,534/65,536) … +2 × REFIN × (32,769/65,536) +2 × REFIN × (32,768/65,536) +2 × REFIN × (32,767/65,536) … +2 × REFIN × (1/65,536) 0V +10 V Output Range +4 × REFIN × (65,535/65,536) +4 × REFIN × (65,534/65,536) … +4 × REFIN × (32,769/65,536) +4 × REFIN × (32,768/65,536) +4 × REFIN × (32,767/65,536) … +4 × REFIN × (1/65,536) 0V － 22/31 － +10.8 V Output Range +4.32 × REFIN × (65,535/65,536) +4.32 × REFIN × (65,534/65,536) … +4.32 × REFIN × (32,769/65,536) +4.32 × REFIN × (32,768/65,536) +4.32 × REFIN × (32,767/65,536) … +4.32 × REFIN × (1/65,536) 0V AD5724/AD5734/AD5754 理論出力電圧と入力コードの関係—AD5734 表 10.バイポーラ出力、オフセット・バイナリ・コーディング Digital Input MSB 11 11 … 10 10 01 … 00 00 1111 1111 … 0000 0000 1111 … 0000 0000 1111 1111 … 0000 0000 1111 … 0000 0000 Analog Output LSB ±5 V Output Range ±10 V Output Range ±10.8 V Output Range 1111 1110 … 0001 0000 1111 … 0001 0000 +2 × REFIN × (8191/8192) +2 × REFIN × (8190/8192) … +2 × REFIN × (1/8192) 0V −2 × REFIN × (1/8192) … −2 × REFIN × (8190/8192) −2 × REFIN × (8191/8191) +4 × REFIN × (8191/8192) +4 × REFIN × (8190/8192) … +4 × REFIN × (1/8192) 0V −4 × REFIN × (1/8192) … −4 × REFIN × (8190/8192) −4 × REFIN × (8191/8192) +4.32 × REFIN × (8191/8192) +4.32 × REFIN × (8190/8192) … +4.32 × REFIN × (1/8192) 0V −4.32 × REFIN × (1/8192) … −4.32 × REFIN × (8190/8192) −4.32 × REFIN × (8191/8192) 表 11.バイポーラ出力、2 の補数コーディング Digital Input MSB 01 01 … 00 00 11 … 10 10 1111 1111 … 0000 0000 1111 … 0000 0000 1111 1111 … 0000 0000 1111 … 0000 0000 Analog Output LSB ±5 V Output Range ±10 V Output Range ±10.8 V Output Range 1111 1110 … 0001 0000 1111 … 0001 0000 +2 × REFIN × (8191/8192) +2 × REFIN × (8190/8192) … +2 × REFIN × (1/8192) 0V −2 × REFIN × (1/8192) … −2 × REFIN × (8190/8192) −2 × REFIN × (8191/8192) +4 × REFIN × (8191/8192) +4 × REFIN × (8190/8192) … +4 × REFIN × (1/8192) 0V −4 × REFIN × (1/8192) … −4 × REFIN × (8190/8192) −4 × REFIN × (8191/8192) +4.32 × REFIN × (8191/8192) +4.32 × REFIN × (8190/8192) … +4.32 × REFIN × (1/8192) 0V −4.32 × REFIN × (1/8192) … −4.32 × REFIN × (8190/8192) −4.32 × REFIN × (8191/8192) 表 12.ユニポーラ出力、ストレート・バイナリ・コーディング Digital Input MSB 11 11 … 10 10 01 … 00 00 Rev. 0 1111 1111 … 0000 0000 1111 … 0000 0000 1111 1111 … 0000 0000 1111 … 0000 0000 Analog Output LSB +5 V Output Range +10 V Output Range +10.8 V Output Range 1111 1110 … 0001 0000 1111 … 0001 0000 +2 × REFIN × (16,383/16,384) +2 × REFIN × (16,382/16,384) … +2 × REFIN × (8193/16,384) +2 × REFIN × (8192/16,384) +2 × REFIN × (8191/16,384) … +2 × REFIN × (1/16,384) 0V +4 × REFIN × (16,383/16,384) +4 × REFIN × (16,382/16,384) … +4 × REFIN × (8193/16,384) +4 × REFIN × (8192/16,384) +4 × REFIN × (8191/16,384) … +4 × REFIN × (1/16,384) 0V +4.32 × REFIN × (16,383/16,384) +4.32 × REFIN × (16,382/16,384) … +4.32 × REFIN × (8193/16,384) +4.32 × REFIN × (8192/16,384) +4.32 × REFIN × (8191/16,384) … +4.32 × REFIN × (1/16,384) 0V － 23/31 － AD5724/AD5734/AD5754 理論出力電圧と入力コードの関係—AD5724 表 13.バイポーラ出力、オフセット・バイナリ・コーディング Digital Input MSB 1111 1111 … 1000 1000 0111 … 0000 0000 1111 1111 … 0000 0000 1111 … 0000 0000 Analog Output LSB ±5 V Output Range ±10 V Output Range ±10.8 V Output Range 1111 1110 … 0001 0000 1111 … 0001 0000 +2 × REFIN × (2047/2048) +2 × REFIN × (2046/2048) … +2 × REFIN × (1/2048) 0V −2 × REFIN × (1/2048) … −2 × REFIN × (2046/2048) −2 × REFIN × (2047/2047) +4 × REFIN × (2047/2048) +4 × REFIN × (2046/2048) … +4 × REFIN × (1/2048) 0V −4 × REFIN × (1/2048) … −4 × REFIN × (2046/2048) −4 × REFIN × (2047/2048) +4.32 × REFIN × (2047/2048) +4.32 × REFIN × (2046/2048) … +4.32 × REFIN × (1/2048) 0V −4.32 × REFIN × (1/2048) … −4.32 × REFIN × (2046/2048) −4.32 × REFIN × (2047/2048) 表 14.バイポーラ出力、2 の補数コーディング Digital Input MSB 0111 0111 … 0000 0000 1111 … 1000 1000 1111 1111 … 0000 0000 1111 … 0000 0000 Analog Output LSB ±5 V Output Range ±10 V Output Range ±10.8 V Output Range 1111 1110 … 0001 0000 1111 … 0001 0000 +2 × REFIN × (2047/2048) +2 × REFIN × (2046/2048) … +2 × REFIN × (1/2048) 0V −2 × REFIN × (1/2048) … −2 × REFIN × (2046/2048) −2 × REFIN × (2047/2048) +4 × REFIN × (2047/2048) +4 × REFIN × (2046/2048) … +4 × REFIN × (1/2048) 0V −4 × REFIN × (1/2048) … −4 × REFIN × (2046/2048) −4 × REFIN × (2047/2048) +4.32 × REFIN × (2047/2048) +4.32 × REFIN × (2046/2048) … +4.32 × REFIN × (1/2048) 0V −4.32 × REFIN × (1/2048) … −4.32 × REFIN × (2046/2048) −4.32 × REFIN × (2047/2048) 表 15.ユニポーラ出力、ストレート・バイナリ・コーディング Digital Input MSB 1111 1111 … 1000 1000 0111 … 0000 0000 Rev. 0 1111 1111 … 0000 0000 1111 … 0000 0000 Analog Output LSB +5 V Output Range +10 V Output Range +10.8 V Output Range 1111 1110 … 0001 0000 1111 … 0001 0000 +2 × REFIN × (4095/4096) +2 × REFIN × (4094/4096) … +2 × REFIN × (2049/4096) +2 × REFIN × (2048/4096) +2 × REFIN × (2047/4096) … +2 × REFIN × (1/4096) 0V +4 × REFIN × (4095/4096) +4 × REFIN × (4094/4096) … +4 × REFIN × (2049/4096) +4 × REFIN × (2048/4096) +4 × REFIN × (2047/4096) … +4 × REFIN × (1/4096) 0V +4.32 × REFIN × (4095/4096) +4.32 × REFIN × (4094/4096) … +4.32 × REFIN × (2049/4096) +4.32 × REFIN × (2048/4096) +4.32 × REFIN × (2047/4096) … +4.32 × REFIN × (1/4096) 0V － 24/31 － AD5724/AD5734/AD5754 入力シフトレジスタ 入力シフトレジスタは 24 ビット幅であり、リード/ライト・ビット(R/W)、常に 0 せ設定する必要のある予約済みビット(0)、3 ビットのレ ジスタ・セレクト(REG0、REG1、REG2)、3 ビットの DAC アドレス(A2、A1、A0)、16 ビットのデータから構成されています。レジス タ・データは SDIN ピンから MSB ファーストで入力されます。表 16 にレジスタ・フォーマットを、表 17 にレジスタの各ビットの機能説 明を、それぞれ示します。すべてのレジスタはリード/ライト可能レジスタです。 表 16.入力レジスタのフォーマット MSB LSB DB23 DB22 Zero R/W DB21 REG2 DB20 REG1 DB19 REG0 DB18 A2 DB17 A1 DB16 A0 DB15 to DB0 Data 表 17.入力レジスタのビット機能 Bit Mnemonic Description R/W Indicates a read from or a write to the addressed register. REG2, REG1, REG0 Used in association with the address bits to determine if a write operation is to the DAC register, the output range select register, the power control register, or the control register. A2, A1, A0 REG2 REG1 REG0 Function 0 0 0 0 0 0 1 1 0 1 0 1 DAC register Output range select register Power control register Control register These DAC address bits are used to decode the DAC channels. A2 0 0 0 0 1 DB15 to DB0 A1 0 0 1 1 0 A0 0 1 0 1 0 Channel Address DAC A DAC B DAC C DAC D All four DACs Data bits. DAC レジスタ 3 ビットの REG ビットを 000 に設定すると、DAC レジスタがアドレス指定されます。DAC アドレス・ビットは、データ転送を行う DAC チャンネルを選択します(表 17 参照)。データ・ビットは、AD5754 では DB15～DB0 に(表 18)、AD5734 では DB15～DB2 に(表 19)、 AD5724 では DB15～DB4 に(表 20)、それぞれ配置されています。 表 18.AD5754 DAC レジスタの設定 MSB LSB R/W Zero REG2 REG1 REG0 0 0 0 0 0 A2 A1 A0 DB15 to DB0 DAC address 16-bit DAC data 表 19.AD5734 DAC レジスタの設定 MSB LSB R/W Zero REG2 REG1 REG0 A2 0 0 0 0 0 DAC address A1 A0 DB15 to DB2 DB1 DB0 14-bit DAC data X X 表 20.AD5724 DAC レジスタの設定 MSB LSB R/W Zero REG2 REG1 REG0 A2 0 0 0 0 0 DAC address Rev. 0 A1 － 25/31 － A0 DB15 to DB4 DB3 DB2 DB1 DB0 12-bit DAC data X X X X AD5724/AD5734/AD5754 出力範囲選択レジスタ 3 ビットの REG ビットを 001 に設定すると、出力範囲選択レジスタがアドレス指定されます。DAC アドレス・ビットは DAC チャンネル を、範囲ビット(R2、R1、R0)は所要出力範囲を、それぞれ選択します(表 21 と表 22 参照)。 表 21.所要出力範囲の設定 MSB LSB R/W Zero REG2 REG1 REG0 A2 A1 0 0 0 0 1 DAC address A0 DB15 to DB3 DB2 DB1 DB0 Don’t care R2 R1 R0 表 22.出力範囲の選択肢 R2 R1 R0 Output Range (V) 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 +5 +10 +10.8 ±5 ±10 ±10.8 コントロール・レジスタ 3 ビットの REG ビットを 011 に設定すると、コントロール・レジスタがアドレス指定されます。アドレス・ビットとデータ・ビットに書 き込まれた値により、選択する制御機能が指定されます。表 23 と表 24 に、コントロール・レジスタのオプションを示します。 表 23.コントロール・レジスタの設定 MSB LSB R/W Zero REG2 REG1 REG0 A2 A1 A0 DB15 to DB4 DB3 Don’t care TSD enable DB2 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 1 0 0 0 1 1 1 0 0 Clear, data = don’t care 0 0 0 1 1 1 0 1 Load, data = don’t care DB1 DB0 CLR select SDO disable NOP, data = don’t care Clamp enable 表 24.コントロール・レジスタ・オプションの説明 Option Description NOP Clear Load SDO Disable CLR Select Clamp Enable No operation instruction used in readback operations. Addressing this function sets the DAC registers to the clear code and updates the outputs. Addressing this function updates the DAC registers and, consequently, the DAC outputs. Set by the user to disable the SDO output. Cleared by the user to enable the SDO output (default). See Table 25 for a description of the CLR select operation. Set by the user to enable the current-limit clamp. The channel does not power down upon detection of an overcurrent; the current is clamped at 20 mA (default). Cleared by the user to disable the current-limit clamp. The channel powers down upon detection of an overcurrent. Set by the user to enable the thermal shutdown feature. Cleared by the user to disable the thermal shutdown feature (default). TSD Enable 表 25.CLR セレクトのオプション Output CLR Value CLR Select Setting 0 1 Rev. 0 Unipolar Output Range 0V Midscale Bipolar Output Range 0V Negative full scale － 26/31 － AD5724/AD5734/AD5754 電源コントロール・レジスタ 3 ビットの REG ビ ッ トを 010 に 設定する と、電源 コントロー ル・レジ スタがア ドレス指 定されま す。この レジスタを使 うと、 AD5724/AD5734/AD5754 の消費電力と熱的状態を制御することができます。表 26 と表 27 に、電源コントロール・レジスタ・オプション を示します。 表 26.電源コントロール・レジスタの設定 MS B LSB R/W Zero 0 0 REG 2 0 REG 1 1 REG 0 0 A2 A1 A0 0 0 0 DB15 to DB11 X DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 OCD OCC OCB OCA 0 TSD 0 PUD PUC PUB PUA 表 27.電源コントロール・レジスタの機能 Option PUA PUB PUC PUD TSD OCA OCB OCC OCD Rev. 0 Description DAC A power-up. When set, this bit places DAC A in normal operating mode. When cleared, this bit places DAC A in power-down mode (default). If the clamp enable bit of the control register is cleared, DAC A powers down automatically upon detection of an overcurrent and PU A is cleared to reflect this. DAC B power-up. When set, this bit places DAC B in normal operating mode. When cleared, this bit places DAC B in power-down mode (default). If the clamp enable bit of the control register is cleared, DAC B powers down automatically upon detection of an overcurrent and PUB is cleared to reflect this. DAC C power-up. When set, this bit places DAC C in normal operating mode. When cleared, this bit places DAC C in power-down mode (default). If the clamp enable bit of the control register is cleared, DAC C powers down automatically upon detection of an overcurrent and PUC is cleared to reflect this. DAC D power-up. When set, this bit places DAC D in normal operating mode. When cleared, this bit places DAC D in power-down mode (default). If the clamp enable bit of the control register is cleared, DAC D powers down automatically upon detection of an overcurrent and PUD is cleared to reflect this. Thermal shutdown alert. Read-only bit. In the event of an overtemperature situation, the four DACs are powered down and this bit is set. DAC A overcurrent alert. Read-only bit. In the event of an overcurrent situation on DAC A, this bit is set. DAC B overcurrent alert. Read-only bit. In the event of an overcurrent situation on DAC B, this bit is set. DAC C overcurrent alert. Read-only bit. In the event of an overcurrent situation on DAC C, this bit is set. DAC D overcurrent alert. Read-only bit. In the event of an overcurrent situation on DAC D, this bit is set. － 27/31 － AD5724/AD5734/AD5754 特長 アナログ出力制御 過電流保護 多くの工業用プロセス制御アプリケーションでは、パワーアッ プ時に出力電圧を制御することが不可欠です。パワーアップ時 に電源電圧が変化すると、VOUT ピンが低インピーダンス・パス (約 4 kΩ)を介して 0 V にクランプされます。この間に出力アンプ が 0 V に短絡されるのを防止するため、送信ゲート G1 もオープ ンになります(図 42 参照)。これらの状態は、電源が安定して、 有効なワードが DAC レジスタへ書き込まれるまで維持されます。 この時点で、G2 がオープンし、G1 がクローズします。 AD5724/AD5734/AD5754 の各 DAC チャンネルは、個別に過電 流保護機能を持っています。過電流保護機能には、一定電流ク ランプまたは自動チャンネル・パワーダウンの 2 つのオプショ ン設定があります。過電流保護機能の設定は、コントロール・ レジスタのクランプ・イネーブル・ビットを使って選択します。 VOLTAGE MONITOR AND CONTROL G1 この設定で短絡が発生すると、電流は 20 mA にクランプされま す。このイベントは、電源コントロール・レジスタの該当する 過電流(OCX)ビットをセットすることにより、ユーザーに通知さ れます。短絡故障状態がなくなると、OCX ビットがクリアされ ます。 自動チャンネル・パワーダウン(クランプ・イネーブル= 0) VOUTA G2 06468-010 この設定で短絡が発生すると、短絡したチャンネルがパワーダ ウンして、出力が約 4 kΩ の抵抗を介してグラウンドへクランプ されます。この時点で、アンプ出力は出力ピンから切り離され ます。短絡イベントは過電流(OCX)ビットを使ってユーザーに通 知され、パワーアップ(PUX)ビットはパワーダウンした DAC を 表示します。故障がなくなった後に PUX ビットをセットして、 チャンネルを再度パワーアップすることができます。 図 42.アナログ出力の制御回路 パワーダウン・モード AD5724/AD5734/AD5754 の各 DAC チャンネルは個別にパワー ダウンさせることができます。デフォルトでは、すべてのチャ ンネルがパワーダウン・モードにあります。電源の状態は、電 源コントロール・レジスタから制御されます(詳細については、 表 26 と表 27 を参照してください)。チャンネルがパワーダウ ン・モードになると、その出力ピンが約 4 kΩ の抵抗を介してグ ラウンドにクランプされるため、アンプの出力は出力ピンから 切り離されます。 Rev. 0 一定電流クランプ(クランプ・イネーブル= 1) サーマル・シャットダウン AD5724/AD5734/AD5754 は、コア温度が約 150°C を超えると、デ バイスを自動的にシャットダウンさせるサーマル・シャットダ ウン機能を内蔵しています。デフォルトでサーマル・シャット ダウン機能は、ディスエーブルされており、コントロール・レ ジスタの TSD イネーブル・ビットを使ってイネーブルすること ができます。サーマル・シャットダウンが発生すると、電源コ ントロール・レジスタの TSD ビットがセットされます。 － 28/31 － AD5724/AD5734/AD5754 アプリケーション情報 +5 V/±5 V 動作 電流絶縁型インターフェース +5 V の単電源または±5 V の両電源で動作する場合、出力アンプ の十分なヘッドルームが確保できないため、+5 V または±5 V の 出力範囲は実現できません。この場合には、小さいリファレン ス電圧を使用することができます。たとえば、2 V のリファレ ンス電圧で+4 V または±4 V の出力範囲が得られるため、フル動 作に十分な 1 V のヘッドルームが確保できます。2.048 V の標準 値のリファレンス電圧を使うと、+4.096 V と±4.096 V の出力範 囲を得ることができます。 多くのプロセス制御アプリケーションでは、コントローラと被 制御対象のユニットとの間にアイソレーション障壁を設けて、 危険な同相モード電圧から制御回路を保護してアイソレーショ ンすることが必要です。アナログ・デバイセズの iCoupler®製品 ファミリーは、2.5 kV を超える電圧アイソレーションを提供し ます。AD5724/AD5734/AD5754 はシリアル・ローディング方式 を採用しているため、インターフェース・ライン数が最小にな っているので、絶縁インターフェース向けに最適です。図 43 に、 ADuM1400 を使用して構成した、AD5724/AD5734/AD5754 への 4 チャンネル絶縁型インターフェースを示します。詳細につい ては、http://www.analog.com/icouplers をご覧ください。 精度が重要な回路では、電源とグラウンド・リターンのレイア ウトを注意深く行うことが、定格性能の保証に役立ちます。 AD5724/AD5734/AD5754 を実装するプリント回路ボードは、ア ナログ部分とデジタル部分を分離して、ボードの一定領域にま とめて配置するように、デザインする必要があります。複数の デバイスが AGND と DGND の接続を必要とするシステム内で AD5724/AD5734/AD5754 を使用する場合は、この接続は 1 ヵ所 行う必要があります。デバイスのできるだけ近くに星型のグラ ウンド・ポイントを構成する必要があります。 AD5724/AD5734/AD5754 の各電源に対しては、10μF と 0.1μF の 並列接続により十分な電源バイパスをパッケージのできるだけ 近くの電源に、理想的にはデバイスに直接接続する必要があり ま す 。10μF コ ン デン サは タン タル のビ ーズ 型を 使い ます 。 0.1μF コンデンサは、高周波でグラウンドに対する低インピーダ ンス・パスを提供するセラミック型のような実効直列抵抗(ESR) が小さく、かつ実効直列インダクタンス(ESI)が小さいものを使 って、内部ロジックのスイッチングに起因する過渡電流を処理 する必要があります。 AD5724/AD5734/AD5754 の電源ラインには、できるだけ太いパ ターンを使って低インピーダンス・パスを実現して、電源ライ ン上でのグリッチの効果を削減する必要があります。データ・ クロックなどの高速スイッチング信号はデジタル・グラウンド でシールドして、ボード上の他の部品へノイズを放出しないよ うにし、リファレンス入力の近くを通らないようにします。 SDIN ラインと SCLK ラインの間にグラウンド・ラインを配線す ると、これらの間のクロストークを小さくすることに役立ちま す(多層ボードには別のグラウンド・プレーンがあるので必要あ りませんが、これらのラインを離すことは役立ちます)。不要な 信号が DAC 出力へ混入するので、REFIN ラインのノイズを小 さくすることは重要です。 デジタル信号とアナログ信号の交差は回避する必要があります。 ボードの反対側のパターンは、互いに右角度となるように配置 します。これにより、ボードを通過するフイードスルーの効果 を削減することができます。マイクロストリップ技術の使用は 最善の方法ですが、両面ボードでは常に使用できるとは限りま せん。この技術では、ボードの部品面をグラウンド・プレーン 専用にし、信号パターンはハンダ面に配置されます。 Rev. 0 ADuM1400* MICROCONTROLLER V IA SERIAL CLOCK OUT SERIAL DATA OUT SYNC OUT CONTROL OUT V IB V IC V ID ENCODE ENCODE ENCODE ENCODE DECODE DECODE DECODE DECODE *ADDITIONAL PINS OMITTED FOR CLARITY. V OA V OB V OC V OD TO SCLK TO SDIN TO SYNC TO LDAC 06468-011 レイアウトのガイドライン 図 43.絶縁型インターフェース リファレンス電圧の選択 フル動作温度範囲で AD5724/AD5734/ AD5754 の最適性能を実現 するためには、高精度のリファレンス電圧を使う必要がありま す。高精度リファレンス電圧の選択には注意が必要です。リフ ァレンス入力に加えられる電圧は、DAC コアのバッファされた 正と負のリファレンス電圧を提供するために使われます。この ため、リファレンス電圧の誤差はデバイスの出力に影響を与え ます。 高精度アプリケーションに対するリファレンス電圧の選択で考 慮すべき誤差原因としては、初期精度、出力電圧の温度係数、 長時間ドリフト、出力電圧ノイズの 4 つがあります。 外部リファレンスの出力電圧の初期精度誤差により、DAC 内でフル・スケール誤差が発生します。これらの誤差の誤 差を小さくするため、初期精度誤差の小さいリファレンス 電圧の使用が望まれます。ADR421 のような出力調整機能 を持つリファレンス電圧を選択すると、リファレンス電圧 を公称値以外の電圧に設定することにより、システム誤差 を調節することができます。この調整機能は、温度により 生ずる誤差の調整にも使用することができます。 リファレンス出力電圧の温度係数は、INL、DNL、TUE に影 響を与えます。DAC 出力電圧の周囲条件に対する温度依存 性を小さくするためには、厳しい温度係数仕様を持つリフ ァレンス電圧を選択する必要があります。 長時間ドリフトは、リファレンス電圧の時間的なドリフト 性能を表します。厳しい長時間ドリフト仕様を持つリファ レンス電圧を使うと、ソリューション全体が製品寿命を通 して比較的安定します。 比較的低いノイズが要求される高精度アプリケーションで は、リファレンス電圧の出力ノイズを考慮する必要があり ます。システム・ノイズ分解能に対して実用的な程度に出 力ノイズ電圧が小さいリファレンス電圧を選択することは 重要です。ADR431 (XFET®デザイン)のような高精度リフ － 29/31 － AD5724/AD5734/AD5754 ァレンス電圧は、0.1～10 Hz の領域で低い出力ノイズ・レ ベルを持っています。ただし、回路帯域幅が広くなると、 出力ノイズを小さくするために、リファレンス出力にフィ ルタが必要になることがあります。 AD5724/AD5734/AD5754 と Blackfin® DSP とのインター フェース 図 44 に、AD5724/AD5734/AD5754 とアナログ・デバイセズの Blackfin DSP とのインターフェース方法を示します。Blackfin は、 AD5724/AD5734/AD5754 の SPI ピンへ直接接続できる SPI ポート と、 LDAC ピンのようなデジタル入力の状態を設定するときに 使用できるプログラマブルな I/O ピンを内蔵しています。 マイクロプロセッサ・インターフェース マイクロプロセッサと AD5724/AD5734/AD5754 とのインターフ ェースは、マイクロコントローラと DSP プロセッサに対して互 換性を持つ標準プロトコルを使うシリアル・バスを使って行い ます。この通信チャンネルは、クロック信号、データ信号、同 期信号から構成され る 3(最小 )線式インターフェースです 。 AD5724/ AD5734/AD5754 では 24 ビット・ワードを使い、デー タは SCLK の立ち下がりエッジで有効になります。 SPISELx SYNC SCK MOSI SCLK SDIN AD5724/ AD5734/ AD5754 ADSP-BF531 すべてのインターフェースで、すべてのデータが入力されたと き 、 DAC 出 力 の 更新 を自 動的 に開 始で きま す。 ある いは 、 LDAC による制御のもとに行うこともできます。レジスタの値 は、リードバック機能を使って読み出すことができます。 PF10 06468-012 LDAC 図 44.AD5724/AD5734/AD5754 と Blackfin とのインターフェース 表 28.AD5724/AD5734/AD5754 に使用できる推奨高精度リファレンス電圧 Part No. Initial Accuracy (mV max) Long-Term Drift (ppm typ) Temp Drift (ppm/°C max) 0.1 Hz to 10 Hz Noise (µV p-p typ) ADR431 ADR421 ADR03 ADR291 AD780 ±1 ±1 ±2.5 ±2 ±1 40 50 50 50 20 3 3 3 8 3 3.5 1.75 6 8 4 Rev. 0 － 30/31 － AD5724/AD5734/AD5754 外形寸法 5.02 5.00 4.95 7.90 7.80 7.70 24 13 1 6.40 BSC 12 BOTTOM VIEW TOP VIEW SEATING PLANE 0.10 COPLANARITY 0.65 BSC 8° 0° 0.20 0.09 0.30 0.19 0.75 0.60 0.45 COMPLIANT TO JEDEC STANDARDS MO-153-ADT 050806-A 1.05 1.00 0.80 1.20 MAX 0.15 0.05 3.25 3.20 3.15 EXPOSED PAD (Pins Up) D06468-0-8/08(0)-J 4.50 4.40 4.30 図 45.24 ピン薄型シュリンク・スモール・アウトライン・パッケージ、露出パッド[TSSOP_EP] (RE-24) 寸法: mm オーダー・ガイド Model Resolution (Bits) Temperature Range TUE INL Package Description Package Option AD5724AREZ 1 AD5724AREZ-REEL71 12 12 −40°C to +85°C −40°C to +85°C 0.3% FSR 0.3% FSR ±1 LSB ±1 LSB 24-Lead TSSOP_EP 24-Lead TSSOP_EP RE-24 RE-24 AD5734AREZ1 AD5734AREZ-REEL71 14 14 −40°C to +85°C −40°C to +85°C 0.3% FSR 0.3% FSR ±4 LSB ±4 LSB 24-Lead TSSOP_EP 24-Lead TSSOP_EP RE-24 RE-24 AD5754AREZ1 AD5754AREZ-REEL71 AD5754BREZ1 AD5754BREZ-REEL71 16 16 16 16 −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C 0.3% FSR 0.3% FSR 0.1% FSR 0.1% FSR ±16 LSB ±16 LSB ±16 LSB ±16 LSB 24-Lead TSSOP_EP 24-Lead TSSOP_EP 24-Lead TSSOP_EP 24-Lead TSSOP_EP RE-24 RE-24 RE-24 RE-24 1 Z = RoHS 準拠製品 Rev. 0 | Page 31 of 31