双通道、16位、1230 MSPS、 TxDAC+®数模转换器 AD9122 特性 概述 灵活的LVDS接口允许字、字节或半字节加载 AD9122是一款双通道、16位、高动态范围数模转换器 单载波W-CDMA ACLR = 82 dBc(122.88 MHz中频) (DAC)，提供1200 MSPS采样速率，可以产生最高达奈奎斯 可调模拟输出：8.7 mA至31.7 mA，RL = 25 Ω至50 Ω 特频率的多载波。它具有针对直接变频传输应用进行优化 新颖的2×/4×/8×插值器/复数调制器允许将载波放在DAC带宽 的特性，包括复数数字调制以及增益与失调补偿。DAC输 中的任意位置 出经过优化，可以与模拟正交调制器无缝接口，例如ADI 增益与相位调整支持边带抑制 公司的ADL537x F-MOD系列调制器。四线式串行端口接口 多芯片同步接口 允许对许多内部参数进行编程和回读。满量程输出电流可 高性能、低噪声锁相环(PLL)时钟倍频器 以在8.7 mA至31.7 mA范围内进行编程。该器件采用72引脚 数字反sinc滤波器 LFCSP封装。 低功耗(全部工作条件下)：1.5 W (1.2 GSPS)，800 mW (500 产品聚焦 MSPS) 1. 利用超低噪声与交调失真(IMD)特性，从基带到高中 72引脚、裸露焊盘LFCSP封装 频的宽带信号可以实现高质量合成。 2. 专有的DAC输出开关技术可增强动态性能。 应用 3. 电流输出配置简便，可以用于各种单端或差分电路拓 无线基础设施 扑结构。 W-CDMA、CDMA2000、TD-SCDMA、WiMAX、GSM、LTE 4. 灵活的LVDS数字接口允许标准32线式总线的宽度降至 数字高/低中频合成 原来的½或¼。 发射分集 宽带通信：LMDS/MMDS、点对点 典型信号链 COMPLEX BASEBAND COMPLEX IF RF DC fIF LO – fIF 2 I DAC 2/4 SIN DIGITAL BASEBAND PROCESSOR ANTIALIASING FILTER AQM PA COS Q DAC 2/4 LO 08281-001 2 NOTES 1. AQM = ANALOG QUADRATURE MODULATOR. 图1 Rev. A Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2010 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9122 目录 特性....................................................................................................1 NCO调制 ................................................................................ 40 应用....................................................................................................1 数据路径配置 ........................................................................ 40 概述....................................................................................................1 确定插值滤波器模式........................................................... 41 产品聚焦 ...........................................................................................1 数据路径配置示例 ............................................................... 42 典型信号链.......................................................................................1 数据速率与插值模式........................................................... 43 修订历史 ...........................................................................................3 粗调制混频序列.................................................................... 43 功能框图 ...........................................................................................4 技术规格 ...........................................................................................5 正交相位校正 ........................................................................ 44 直流失调校正 ........................................................................ 44 直流规格......................................................................................5 反Sinc滤波器 ......................................................................... 44 数字规格......................................................................................6 DAC输入时钟配置 .................................................................... 45 数字输入数据时序规格 ...........................................................6 DAC输入时钟配置............................................................... 45 交流规格......................................................................................7 模拟输出 ...................................................................................... 47 绝对最大额定值..............................................................................8 发射DAC操作........................................................................ 47 热阻 ..............................................................................................8 辅助DAC操作........................................................................ 48 ESD警告.......................................................................................8 引脚配置和功能描述 .....................................................................9 典型工作特性 ................................................................................11 基带滤波器实现.................................................................... 49 驱动ADL5375-15................................................................... 49 降低LO泄漏和干扰边带 ..................................................... 50 术语..................................................................................................17 器件功耗 ...................................................................................... 51 AD9122R1与AD9122R2的区别 ..................................................18 温度传感器 ............................................................................ 52 工作原理 .........................................................................................19 串行端口操作 ...........................................................................19 多芯片同步.................................................................................. 53 利用时钟倍频实现同步 ...................................................... 53 数据格式....................................................................................19 利用直接输入时钟实现同步.............................................. 54 串行端口引脚功能描述 .........................................................19 数据速率模式同步 ............................................................... 54 串行端口选项 ...........................................................................20 FIFO速率模式同步............................................................... 55 器件配置寄存器映射和描述.................................................21 其它同步功能 ........................................................................ 55 LVDS输入数据端口 .....................................................................33 中断请求操作 ............................................................................. 57 字接口模式 ...............................................................................33 字节接口模式 ...........................................................................33 中断服务程序 ........................................................................ 57 接口时序验证 ............................................................................. 58 半字节接口模式.......................................................................33 SED操作.................................................................................. 58 FIFO操作 ...................................................................................33 SED示例.................................................................................. 58 接口时序....................................................................................35 启动程序示例 ........................................................................ 59 数字数据路径 ................................................................................37 外形尺寸 ...................................................................................... 60 预调制 ........................................................................................37 订购指南................................................................................. 60 插值滤波器 ...............................................................................37 Rev. A | Page 2 of 60 AD9122 修订历史 2010年3月—修订版0至修订版A 更改表11 .......................................................................................23 更改相关内容以反映R1与R2芯片的区别 .......................... 通篇 更改“FIFO操作”部分 .................................................................33 更改特性部分 ..................................................................................1 更改“复位FIFO”部分并替换表13；重新排序； 更改表1 .............................................................................................5 增加“串行端口启动的FIFO复位”部分和 更改表2 .............................................................................................6 “FRAME启动的相对FIFO复位”部分......................................34 更改表5 .............................................................................................7 增加“FRAME启动的绝对FIFO复位”部分并 更改表6中的IOVDD额定值 .........................................................8 更改表8 .............................................................................................9 替换表14 .......................................................................................35 更改图54 .......................................................................................38 更改图10至图15 ............................................................................12 更改表18 .......................................................................................39 增加“AD9122R1与AD9122R2的区别”部分； 更改“SED示例”部分...................................................................58 增加图36和图37；重新排序 ......................................................18 增加“启动程序示例”部分 .........................................................59 更改表10 .........................................................................................21 2009年9月—修订版0：初始版 Rev. A | Page 3 of 60 AD9122 功能框图 NCO AND MOD HB1 HB2 I OFFSET 10 HB3 Q OFFSET INV SINC 1.2G IOUT1P DAC 1 AUX 16-BIT IOUT1N DAC CLK 16 DCI 16 INVSINC_CLK PHASE CORRECTION INTP FACTOR HB3_CLK HB2_CLK MODE HB1_CLK FRAME 10 1.2G IOUT2P DAC 1 AUX 16-BIT IOUT2N GAIN 2 D0P—D0N 16 fDATA /2 FIFO PRE MOD GAIN 1 D15P—D15N DATA RECEIVER 16 10 INTERNAL CLOCK TIMING AND CONTROL LOGIC REF AND BIAS REFIO FSADJ DAC CLK_SEL PLL CONTROL POWER-ON RESET MULTICHIP SYNCHRONIZATION SYNC DAC_CLK CLOCK MULTIPLIER (2× TO 16×) CLK RCVR DACCLKP DACCLKN CLK RCVR REFCLKP REFCLKN 08281-002 IRQ RESET CS SCLK SDO 0 1 PLL_LOCK SDIO PROGRAMMING REGISTERS SERIAL INPUT/OUTPUT PORT 图2. AD9122功能框图 Rev. A | Page 4 of 60 AD9122 技术规格 直流规格 除非另有说明，TMIN至TMAX、AVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 =1.8 V、IOUTFS = 20 mA、最大采样速率。 表1 参数 分辨率 最小值 典型值 16 精度 微分非线性(DNL) 积分非线性(INL) ±2.1 ±3.7 主DAC输出 失调误差 增益误差(使用内部基准电压源) 满量程输出电流1 输出顺从电压范围 输出电阻 增益DAC单调性 ±0.5 LSB内的建立时间 主DAC温度漂移 失调 增益 基准电压 基准电压 内部基准电压 输出电阻 −0.001 −3.6 8.66 −1.0 +0.001 +3.6 31.66 +1.0 Rev. A | Page 5 of 60 ns ppm/°C ppm/°C ppm/°C 1.2 5 V kΩ 3.13 1.71 3.3 1.8 3.47 1.89 V V 1.71 1.71 1.8 1.8/3.3 1.89 3.47 V V 1241 57 90 495 18.8 +0.3 +85 mW mW mW mA mA mA mW % FSR/V °C −0.3 −40 基于10 kΩ外部电阻。 % FSR % FSR mA V MΩ 0.04 100 30 834 913 1135 55 85 444 6.5 工作范围 单位 位 LSB LSB 10 保证 20 模拟电源电压 AVDD33 CVDD18 数字电源电压 DVDD18 IOVDD 功耗 2倍模式，fDAC = 491.22 MSPS，IF = 10 MHz，PLL关闭 2倍模式，fDAC = 491.22 MSPS，IF = 10 MHz，PLL开启 8倍模式，fDAC = 800 MSPS，IF = 10 MHz，PLL关闭 AVDD33 CVDD18 DVDD18 掉电模式(寄存器0x01 = 0xF1) 电源抑制比，AVDD33 1 0 ±2 19.6 最大值 +25 AD9122 数字规格 除非另有说明，TMIN至TMAX、AVDD33 = 1.8 V、IOVDD = 3.3 V、DVDD18 = 1.8 V、CVDD18 =1.8 V、IOUTFS = 20 mA、最大采 样速率。 表2 参数 CMOS输入逻辑电平 输入VIN逻辑高电平 输入VIN逻辑高电平 输入VIN逻辑高电平 输入VIN逻辑低电平 输入VIN逻辑低电平 CMOS输出逻辑电平 输出VOUT逻辑高电平 输出VOUT逻辑高电平 输出VOUT逻辑高电平 输出VOUT逻辑低电平 条件 LVDS接收机输入 输入电压范围VIA或VIB 输入差分阈值VIDTH 输入差分迟滞VIDTHH至VIDTHL 接收机差分输入阻抗RIN LVDS输入速率 DAC时钟输入(DACCLKP、DACCLKN) 差分峰峰值电压 共模电压 最大时钟速率 REFCLK输入(REFCLKP、REFCLKN) 差分峰峰值电压 共模电压 REFCLK频率(PLL模式) REFCLK频率(SYNC模式) 串行外设接口 最大时钟速率(SCLK) 最短脉冲宽度(高电平)(tPWH) 最短脉冲宽度(低电平)(tPWOL) SDI至SCLK建立时间(tDS) SDI至SCLK保持时间(tDH) SDO至SCLK数据有效时间(tDV) CS至SCLK建立时间(tDCSB) 适用于DATA、DCI和FRAME输入 1 1 最小值 典型值 最大值 单位 IOVDD = 1.8 V IOVDD = 2.5 V IOVDD = 3.3 V IOVDD = 1.8 V IOVDD = 2.5 V, 3.3 V 1.2 1.6 2.0 IOVDD = 1.8 V IOVDD = 2.5 V IOVDD = 3.3 V IOVDD = 1.8 V, 2.5 V, 3.3 V 1.4 1.8 2.4 825 −100 0.6 0.8 V V V V V 0.4 V V V V 1675 +100 20 80 120 mV mV mV Ω 见表5 100 自偏置输入，交流耦合 500 1.25 2000 mV V MHz 500 1.25 2000 mV V MHz MHz 1200 100 1 GHz ≤ fVCO ≤ 2.1 GHz 条件参见“多芯片同步”部分 15.625 0 600 600 40 12.5 12.5 1.9 0.2 2.3 1.4 除非另有说明，LVDS接收机兼容IEEE 1596缩小范围链路。 数字输入数据时序规格 表3 参数 最小值 延迟(DACCLK周期数) 1倍插值(使用或不使用调制) 2倍插值(使用或不使用调制) 4倍插值(使用或不使用调制) 8倍插值(使用或不使用调制) 反Sinc 精调制 上电时间 典型值 64 135 292 608 20 8 260 Rev. A | Page 6 of 60 最大值 单位 周期 周期 周期 周期 周期 周期 ms MHz ns ns ns ns ns ns AD9122 交流规格 除非另有说明，TMIN至TMAX、AVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 =1.8 V、IOUTFS = 20 mA、最大采样速率。 表4 参数 无杂散动态范围(SFDR) fDAC = 100 MSPS，fOUT = 20 MHz fDAC = 200 MSPS，fOUT = 50 MHz fDAC = 400 MSPS，fOUT = 70 MHz fDAC = 800 MSPS，fOUT = 70 MHz 双音交调失真(IMD) fDAC = 200 MSPS，fOUT = 50 MHz fDAC = 400 MSPS，fOUT = 60 MHz fDAC = 400 MSPS，fOUT = 80 MHz fDAC = 800 MSPS，fOUT = 100 MHz 最小值 典型值 噪声频谱密度(NSD)：八音，各音间隔500 kHz fDAC = 200 MSPS，fOUT = 80 MHz fDAC = 400 MSPS，fOUT = 80 MHz fDAC = 800 MSPS，fOUT = 80 MHz W-CDMA邻道泄漏比(ACLR)，单载波 fDAC = 491.52 MSPS，fOUT = 10 MHz fDAC = 491.52 MSPS，fOUT = 122.88 MHz fDAC = 983.04 MSPS，fOUT = 122.88 MHz W-CDMA第二邻道泄漏比(ACLR)，单载波 fDAC = 491.52 MSPS，fOUT = 10 MHz fDAC = 491.52 MSPS，fOUT = 122.88 MHz fDAC = 983.04 MSPS，fOUT = 122.88 MHz 最大值 单位 78 80 69 72 dBc dBc dBc dBc 84 86 84 81 dBc dBc dBc dBc −162 −163 −164 dBm/Hz dBm/Hz dBm/Hz 84 82 83 dBc dBc dBc 88 86 88 dBc dBc dBc 表5. 接口速度 总线宽度 半字节(4位） 字节(8位) 字(16位) 插值因子 1× 2× (HB1) 2× (HB2) 4× 8× 1× 2× (HB1) 2× (HB2) 4× 8× 1× 2× (HB1) 2× (HB2) 4× 8× 1.8 V ± 5% 1100 1100 1100 1100 1100 1100 1100 1100 1100 550 1100 900 1100 550 275 Rev. A | Page 7 of 60 fBUS (Mbps) 1.8 V ± 2% 1200 1200 1200 1200 1200 1200 1200 1200 1200 600 1200 1000 1200 600 300 1.9 V ± 5% 1230 1230 1230 1230 1230 1230 1230 1230 1230 615 1230 1000 1230 615 307.5 AD9122 绝对最大额定值 热阻 表6 72引脚LFCSP封装的裸露焊盘(EPAD)必须焊接到接地层。 参数 AVDD33 IOVDD DVDD18, CVDD18 AVSS EPAD CVSS DVSS FSADJ, REFIO, IOUT1P/IOUT1N, IOUT2P/IOUT2N D[15:0]P/D[15:0]N, FRAMEP/FRAMEN, DCIP/DCIN DACCLKP/DACCLKN, REFCLKP/REFCLKN RESET, IRQ, CS, SCLK, SDIO, SDO 结温 存储温度范围 参考 AVSS, EPAD, CVSS, DVSS AVSS, EPAD, CVSS, DVSS AVSS, EPAD, CVSS, DVSS EPAD, CVSS, DVSS AVSS, CVSS, DVSS AVSS, EPAD, DVSS AVSS, EPAD, CVSS AVSS 额定值 −0.3 V 至 +3.6 V −0.3 V 至 AVDD33 + 0.3 V EPAD, DVSS −0.3 V 至 DVDD18 + 0.3 V DVSS −0.3 V 至 CVDD18 + 0.3 V EPAD, DVSS −0.3 V 至 IOVDD + 0.3 V 封装通过EPAD形成与电路板的电气和热连接。 θ JA 、θ JB 和θ JC 典型值的测试条件为静止空气下的4层电路 −0.3 V 至 +3.6 V 板。气流可增强散热，从而有效降低θJA和θJB。 −0.3 V 至 +2.1 V 表7. 热阻 封装 72引脚 LFCSP_VQ −0.3 V 至 +0.3 V θJA 20.7 θJB 10.9 θJC 1.1 单位 °C/W 条件 焊接 soldered −0.3 V至 +0.3 V ESD警告 −0.3 V 至 +0.3 V −0.3 V 至 +0.3 V 125°C −65°C 至 +150°C 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，不表示在这些条件下或者在任何其 它超出本技术规范操作部分所示规格的条件下，器件能够 正常工作。长期在绝对最大额定值条件下工作会影响器件 的可靠性。 Rev. A | Page 8 of 60 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况 下放电。尽管本产品具有专利或专有保护电 路，但在遇到高能量ESD时，器件可能会损 坏。因此，应当采取适当的ESD防范措施， 以避免器件性能下降或功能丧失。 AD9122 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 CVDD18 CVDD18 REFCLKP REFCLKN AVDD33 IOUT1P IOUT1N AVDD33 AVSS FSADJ REFIO AVSS AVDD33 IOUT2N IOUT2P AVDD33 AVSS NC 引脚配置和功能描述 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 PIN 1 INDICATOR AD9122 TOP VIEW (Not to Scale) 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 RESET CS SCLK SDIO SDO DVDD18 D0N D0P D1N D1P DVSS DVDD18 D2N D2P D3N D3P D4N D4P NOTES 1. NC = NO CONNECT. 2. EXPOSED PAD MUST BE CONNECTED TO AVSS. 08281-003 D11P D11N D10P D10N D9P D9N D8P D8N DCIP DCIN DVDD18 DVSS D7P D7N D6P D6N D5P D5N 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 CVDD18 DACCLKP DACCLKN CVSS FRAMEP FRAMEN IRQ D15P D15N NC IOVDD DVDD18 D14P D14N D13P D13N D12P D12N 图3. 引脚配置 表8. 引脚功能描述 引脚编号 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 引脚名称 CVDD18 DACCLKP DACCLKN CVSS FRAMEP FRAMEN IRQ D15P D15N NC IOVDD DVDD18 D14P D14N D13P D13N D12P D12N D11P D11N D10P D10N D9P D9N D8P 描述 1.8 V时钟电源。为时钟接收器、时钟分配和PLL电路供电。 DAC时钟输入(+)。 DAC时钟输入(-)。 时钟供电公共地端。 帧输入(+)。 帧输入(-)。 中断请求。开漏、低电平有效输出。连接外部上拉电阻到IOVDD。 数据位15 (MSB) (+)。 数据位15 (MSB) (-)。 不连接到器件。 串行端口、RESET和IRQ的电源引脚。此引脚可以施加1.8 V至3.3 V电压。 1.8 V数字电源。为数字内核和数字数据端口供电。 数据位14 (+)。 数据位14 (-)。 数据位13 (+)。 数据位13 (-)。 数据位12 (+)。 数据位12 (-)。 数据位11 (+)。 数据位11 (-)。 数据位10 (+)。 数据位10 (-)。 数据位9 (+)。 数据位9 (-)。 数据位8 (+)。 Rev. A | Page 9 of 60 AD9122 引脚编号 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 引脚名称 D8N DCIP DCIN DVDD18 DVSS D7P D7N D6P D6N D5P D5N D4P D4N D3P D3N D2P D2N DVDD18 DVSS D1P D1N D0P D0N DVDD18 SDO SDIO SCLK CS RESET NC AVSS AVDD33 IOUT2P IOUT2N AVDD33 AVSS REFIO FSADJ AVSS AVDD33 IOUT1N IOUT1P AVDD33 REFCLKN REFCLKP CVDD18 CVDD18 EPAD 描述 数据位8 (-)。 数据时钟输入(+)。 数据时钟输入(-)。 1.8 V数字电源。 数字公共地端。 数据位7 (+)。 数据位7 (-)。 数据位6 (+)。 数据位6 (-)。 数据位5 (+)。 数据位5 (-)。 数据位4 (+)。 数据位4 (-)。 数据位3 (+)。 数据位3 (-)。 数据位2 (+)。 数据位2 (-)。 1.8 V数字电源。 数字公共地端。 数据位1 (+)。 数据位1 (-)。 数据位0 (+)。 数据位0 (-)。 1.8 V数字电源。 串行端口数据输出（CMOS电平参考IOVDD）。 串行端口数据输入/输出（CMOS电平参考IOVDD）。 串行端口时钟输入（CMOS电平参考IOVDD）。 串行端口片选。低电平有效（CMOS电平参考IOVDD）。 复位。低电平有效（CMOS电平参考IOVDD）。 不连接到器件。 模拟供电公共地端。 3.3 V模拟电源。 Q DAC正电流输出。 Q DAC负电流输出。 3.3 V模拟电源。 模拟供电公共地端。 基准电压源。标称1.2 V输出。应去耦至模拟公共地端。 满量程电流输出调整。在模拟公共地端上连接一个10 kΩ电阻。 模拟供电公共地端。 3.3 V模拟电源。 I DAC负电流输出。 I DAC正电流输出。 3.3 V模拟电源。 PLL参考时钟输入(-)。此引脚有第二功能，即用作SYNC输入。 PLL参考时钟输入(+)。此引脚有第二功能，即用作SYNC输入。 1.8 V时钟电源。为时钟接收器、时钟分配和PLL电路供电。 1.8 V时钟电源。为时钟接收器、时钟分配和PLL电路供电。 裸露焊盘必须连接到AVSS。它提供到PCB的电气、热和机械连接。 Rev. A | Page 10 of 60 AD9122 典型工作特性 0 –10 –20 –20 –30 –40 –50 –60 –70 –40 –50 –60 –70 –80 –90 –100 100 150 200 250 300 350 400 450 图4. 不同fDATA 下谐波与fOUT 的关系 （2倍插值，数字量程 = 0 dBFS，f SC = 20 mA） 0 –20 –20 HARMONICS (dBc) –50 –60 –70 250 300 350 400 450 fOUT (MHz) –100 0 0 –20 HARMONICS (dBc) –30 –40 –50 –60 –70 –30 300 400 500 600 fOUT (MHz) 300 350 400 450 450 –70 –90 200 250 –60 –80 100 200 –50 –90 0 150 –40 –80 –100 100 10mA, SECOND HARMONIC 20mA, SECOND HARMONIC 30mA, SECOND HARMONIC 10mA, THIRD HARMONIC 20mA, THIRD HARMONIC 30mA, THIRD HARMONIC –10 700 –100 08281-103 HARMONICS (dBc) –20 50 图8. 不同数字量程下三次谐波与fOUT 的关系 （2倍插值，fDATA = 400 MSPS，fSC = 20 mA） fDATA = 100MSPS, SECOND HARMONIC fDATA = 100MSPS, THIRD HARMONIC fDATA = 150MSPS, SECOND HARMONIC fDATA = 150MSPS, THIRD HARMONIC –10 450 fOUT (MHz) 图5. 不同fDATA 下谐波与fOUT 的关系 （4倍插值，数字量程 = 0 dBFS，fSC = 20 mA） 0 400 –70 08281-102 200 350 –60 –90 150 300 –50 –80 100 250 –40 –90 50 200 –30 –80 0 150 0dBFS –6dBFS –12dBFS –18dBFS –10 –40 100 图7. 不同数字量程下二次谐波与fOUT 的关系 （2倍插值，fDATA = 400 MSPS，fSC = 20 mA） 0 –30 50 fOUT (MHz) fDATA = 100MSPS, SECOND HARMONIC fDATA = 100MSPS, THIRD HARMONIC fDATA = 200MSPS, SECOND HARMONIC fDATA = 200MSPS, THIRD HARMONIC –10 0 08281-105 50 08281-106 0 08281-101 –90 –100 fOUT (MHz) HARMONICS (dBc) –30 08281-104 –80 –100 0dBFS –6dBFS –12dBFS –18dBFS –10 HARMONICS (dBc) HARMONICS (dBc) 0 fDATA = 250MSPS, SECOND HARMONIC fDATA = 250MSPS, THIRD HARMONIC fDATA = 400MSPS, SECOND HARMONIC fDATA = 400MSPS, THIRD HARMONIC 图6. 不同fDATA 下谐波与fOUT 的关系 （8倍插值，数字量程 = 0 dBFS，fSC = 20 mA） 0 50 100 150 200 250 300 350 400 fOUT (MHz) 图9. 不同fSC 下二次谐波与fOUT 的关系 （2倍插值，fDATA = 400 MSPS，数字量程 = 0 dBFS） Rev. A | Page 11 of 60 AD9122 –69 fDATA = 250MSPS fDATA = 400MSPS HIGHEST DIGITAL SPUR (dBc) –70 2× INTERPOLATION, SINGLE-TONE SPECTRUM, fDATA = 250MSPS, fOUT = 101MHz –71 –72 –73 –74 –75 –76 –77 0 50 100 150 200 250 300 350 400 450 fOUT (MHz) STOP 500.0MHz SWEEP 6.017s (601 PTS) 4× INTERPOLATION, SINGLE-TONE SPECTRUM, fDATA = 200MSPS, fOUT = 151MHz –70 –75 50 100 150 200 250 300 350 400 450 fOUT (MHz) 图11. 不同fDATA 下最高数字杂散与fOUT 的关系 （4倍插值，数字量程 = 0 dBFS，fSC = 20 mA） –60 START 1.0MHz #RES BW 10kHz STOP 800.0MHz SWEEP 9.634s (601 PTS) 图14. 4倍插值单音频谱 （fDATA = 200 MSPS，fOUT = 151 MHz） fDATA = 100MSPS fDATA = 150MSPS –65 VBW 10kHz 08281-111 0 08281-108 –80 8× INTERPOLATION, SINGLE-TONE SPECTRUM, fDATA = 100MSPS, fOUT = 131MHz –70 –75 –80 –85 –95 0 100 200 300 400 500 600 fOUT (MHz) 700 图12. 不同fDATA 下最高数字杂散与fOUT 的关系 （8倍插值，数字量程 = 0 dBFS，fSC = 20 mA） Rev. A | Page 12 of 60 START 1.0MHz #RES BW 10kHz VBW 10kHz STOP 800.0MHz SWEEP 9.634s (601 PTS) 图15. 8倍插值单音频谱 （fDATA = 100 MSPS，fOUT = 131 MHz） 08281-112 –90 08281-109 HIGHEST DIGITAL SPUR (dBc) fDATA = 100MSPS fDATA = 200MSPS –65 –85 HIGHEST DIGITAL SPUR (dBc) VBW 10kHz 图13. 2倍插值单音频谱 (fDATA = 250 MSPS，fOUT = 101 MHz) 图10. 不同fDATA 下最高数字杂散与fOUT 的关系 (2倍插值，数字量程 = 0 dBFS，fSC = 20 mA) –60 START 1.0MHz #RES BW 10kHz 08281-110 –79 08281-107 –78 AD9122 –10 –20 –30 –30 IMD (dBc) –20 –40 –50 –40 –50 –60 –60 –70 –70 –80 –80 –90 0 50 100 150 0dBFS –6dBFS –12dBFS –18dBFS –10 200 250 300 350 400 450 fOUT (MHz) –90 08281-113 IMD (dBc) 0 fDATA = 250MSPS fDATA = 400MSPS 0 150 200 250 300 350 400 450 图19. 不同数字量程下IMD与fOUT 的关系 （2倍插值，fDATA = 400 MSPS，fSC = 20 mA） –50 fDATA = 100MSPS fDATA = 200MSPS –10 100 fOUT (MHz) 图16. 不同fDATA 下IMD与fOUT 的关系 （2倍插值，数字量程 = 0 dBFS，fSC = 20 mA） 0 50 08281-116 0 IFS = 20mA IFS = 30mA IFS = 10mA –55 –20 –60 IMD (dBc) IMD (dBc) –30 –40 –50 –60 –65 –70 –75 –70 50 100 150 200 250 300 350 400 450 fOUT (MHz) –85 –50 –30 –55 –40 –60 IMD (dBc) –20 –50 –60 –80 –80 –90 –85 150 250 300 350 400 450 200 250 300 350 400 fOUT (MHz) 图18. 不同fDATA 下IMD与fOUT 的关系 （8倍插值，数字量程 = 0 dBFS，fSC = 20 mA） 450 PLL ON PLL OFF –70 –75 100 200 –65 –70 –90 08281-115 IMD (dBc) –45 50 150 –40 fDATA = 100MSPS 0 100 图20. 不同fSC 下IMD与fOUT 的关系 （2倍插值，fDATA = 400 MSPS，数字量程 = 0 dBFS） –10 –100 50 fOUT (MHz) 图17. 不同fDATA 下IMD与fOUT 的关系 （4倍插值，数字量程 = 0 dBFS，fSC = 20 mA） 0 0 0 50 100 150 200 250 fOUT (MHz) 300 350 400 450 08281-118 0 08281-114 –90 08281-117 –80 –80 图21. PLL开启和关闭两种情况下IMD与fOUT 的关系 （4倍插值，fDATA = 200 MSPS，数字量程 = 0 dBFS，fSC = 20 mA） Rev. A | Page 13 of 60 AD9122 –152 1×, fDATA 2×, fDATA 4×, fDATA 8×, fDATA –154 –161.0 = 200MSPS = 200MSPS = 200MSPS = 100MSPS –162.0 –156 = 200MSPS = 200MSPS = 200MSPS = 100MSPS –162.5 NSD (dBm/Hz) NSD (dBm/Hz) 1×, fDATA 2×, fDATA 4×, fDATA 8×, fDATA –161.5 –158 –160 –163.0 –163.5 –164.0 –162 –164.5 –164 50 100 150 200 250 300 350 400 450 fOUT (MHz) –165.5 0 –161.0 200 250 300 350 400 450 0dBFS –6dBFS –12dBFS –18dBFS –161.5 –162.0 –162.5 NSD (dBm/Hz) –158 NSD (dBm/Hz) 150 图25. 不同插值速率下八音NSD与fOUT 的关系 （数字量程 = 0 dBFS，fSC = 20 mA，PLL关闭） 0dBFS –6dBFS –12dBFS –18dBFS –156 100 fOUT (MHz) 图22. 不同插值速率下单音NSD与fOUT 的关系 （数字量程 = 0 dBFS，fSC = 20 mA，PLL关闭） –154 50 08281-122 0 08281-119 –166 –165.0 –160 –162 –164 –163.0 –163.5 –164.0 –164.5 –165.0 –165.5 –166 50 100 150 200 250 300 350 400 450 fOUT (MHz) –166.5 08281-120 0 100 150 200 250 300 350 400 450 图26. 不同数字量程下八音NSD与fOUT 的关系 （fDATA = 200 MSPS，4倍插值，fSC = 20 mA，PLL关闭） –160 2×, fDATA = 200MSPS 4×, fDATA = 200MSPS 8×, fDATA = 100MSPS –159 50 fOUT (MHz) 图23. 不同数字量程下单音NSD与fOUT 的关系 （fDATA = 200 MSPS，4倍插值，fSC = 20 mA，PLL关闭） –158 0 08281-123 –166.0 –168 2×, fDATA = 200MSPS 4×, fDATA = 200MSPS 8×, fDATA = 100MSPS –161 –162 NSD (dBm/Hz) –161 –162 –163 –163 –164 –164 –166 0 50 100 150 200 250 300 350 400 fOUT (MHz) 450 –166 图24. 不同插值速率下单音NSD与fOUT 的关系 （数字量程 = 0 dBFS，f SC = 20 mA，PLL开启） 0 50 100 150 200 250 300 350 400 fOUT (MHz) 图27. 不同插值速率下八音NSD与fOUT 的关系 （数字量程 = 0 dBFS，fSC = 20 mA，PLL开启） Rev. A | Page 14 of 60 450 08281-124 –165 –165 08281-121 NSD (dBm/Hz) –160 AD9122 –77 –50 0dBFS –3dBFS –6dBFS –78 –60 ACLR (dBc) –80 –81 –82 OFF OFF ON ON –65 –70 –75 –80 –83 –85 50 100 150 200 250 –90 08281-125 0 fOUT (MHz) –78 100 200 300 400 500 图31. PLL开启和关闭两种情况下单载波W-CDMA ACLR与 fOUT 的关系(相邻信道) –70 0dBFS –3dBFS –6dBFS –80 0 fOUT (MHz) 图28. 不同数字量程下单载波W-CDMA ACLR与fOUT 的关系 （相邻信道，PLL关闭） INTERPOLATION FACTOR = 2×, INTERPOLATION FACTOR = 4×, INTERPOLATION FACTOR = 2×, INTERPOLATION FACTOR = 4×, –72 –74 PLL PLL PLL PLL OFF OFF ON ON –76 ACLR (dBc) –82 ACLR (dBc) PLL PLL PLL PLL 08281-128 ACLR (dBc) –79 –84 INTERPOLATION FACTOR = 2×, INTERPOLATION FACTOR = 4×, INTERPOLATION FACTOR = 2×, INTERPOLATION FACTOR = 4×, –55 –84 –86 –78 –80 –82 –84 –86 –88 0 50 100 150 200 250 fOUT (MHz) 图29. 不同fDAC 下单载波W-CDMA ACLR与fOUT 的关系 （相间信道，PLL关闭） –70 200 300 INTERPOLATION FACTOR = 2×, INTERPOLATION FACTOR = 4×, INTERPOLATION FACTOR = 2×, INTERPOLATION FACTOR = 4×, –75 ACLR (dBc) –85 100 400 500 图32. PLL开启和关闭两种情况下单载波W-CDMA ACLR与 fOUT 的关系(相间信道) –70 –80 –90 PLL PLL PLL PLL OFF OFF ON ON –80 –85 0 50 100 150 200 250 fOUT (MHz) 图30. 不同fDAC 下单载波W-CDMA ACLR与fOUT 的关系 （第二相间信道，PLL关闭） –95 Rev. A | Page 15 of 60 0 100 200 300 fOUT (MHz) 400 500 08281-130 –90 08281-127 –95 0 fOUT (MHz) 0dBFS –3dBFS –6dBFS –75 ACLR (dBc) –90 08281-126 –90 08281-129 –88 图33. PLL开启和关闭两种情况下单载波W-CDMA ACLR与 fOUT 的关系(第二相间信道) AD9122 FREQ OFFSET 5.00MHz 10.00MHz 15.00MHz REF BW 3.840MHz 3.840MHz 2.888MHz LOWER dBc dBm –75.96 –85.96 –85.33 –95.33 –95.81 –95.81 UPPER dBc dBm –77.13 –87.13 –85.24 –95.25 –85.43 –95.43 VBW 30kHz STOP 174.42MHz SWEEP 206.9ms (601 PTS) TOTAL CARRIER POWER –11.19dBm/15.3600MHz RRC FILTER: OFF FILTER ALPHA 0.22 REF CARRIER POWER –16.89dBm/3.84000MHz 1 2 3 4 图34. 四载波W-CDMA ACLR性能(IF = ~150 MHz) –16.92dBm –16.89dBm –17.43dBm –17.64dBm OFFSET FREQ 5.000MHz 10.00MHz 15.00MHz INTEG BW 3.840MHz 3.840MHz 3.840MHz LOWER dBc dBm –65.88 –82.76 –68.17 –85.05 –70.42 –87.31 UPPER dBc dBm –67.52 –84.40 –69.91 –86.79 –71.40 –88.28 图35. 单载波W-CDMA ACLR性能(IF = ~150 MHz) Rev. A | Page 16 of 60 08281-132 RMS RESULTS CARRIER POWER –10.00dBm/ 3.840MHz START 125.88MHz #RES BW 30kHz VBW 30kHz STOP 166.94MHz SWEEP 143.6ms (601 PTS) 08281-131 START 133.06MHz #RES BW 30kHz AD9122 术语 积分非线性(INL) 建立时间 INL指实际模拟输出与理想输出的最大偏差，理想输出由 建立时间指输出达到并保持在以最终值为中心的规定误差 从零电平到满量程所画的直线确定。 范围内所需的时间，从输出转换开始时测量。 微分非线性(DNL) 无杂散动态范围(SFDR) DNL用于衡量数字输入代码改变1 LSB时模拟值(用满量程 SFDR指DC至DAC奈奎斯特频率范围内输出信号与杂散信 归一化)的变化。 号的峰值幅度之差，用dB表示。此频段内的能量一般会被 失调误差 插值滤波器抑制。因此，该特性衡量的是插值滤波器的工 失调误差指输出电流与理想0值的偏差。对于IOUT1P，当 作性能以及其它寄生耦合路径对DAC输出的影响。 所有输入均置0时，预期输出为0 mA。对于IOUT1N，当所 信噪比(SNR) 有输入均置1时，预期输出为0 mA。 SNR指实测输出信号的均方根值与奈奎斯特频率以下除前 增益误差 六次谐波和直流以外所有其它频谱成分的均方根和之比， 增益误差指实际输出范围与理想输出范围的差异。所有输 用分贝(dB)表示。 入均置1时的输出与所有输入均置0时的输出之差即为实际 插值滤波器 范围。 如果以fDATA的倍率(插值速率)对DAC的数字输入进行采 输出顺从电压范围 样，可以构建一个在fDATA/2附近具有陡峭过度带的数字 输出顺从电压范围指电流输出DAC输出端的容许电压范 围。超出最大限值工作可能会引起输出级饱和或击穿，导 滤波器，这样就能大大抑制通常出现在fDAC(输出数据速 率)附近的镜像。 致非线性性能。 邻道泄漏比(ACLR) 温度漂移 一个信道相对于其相邻信道的测量功率之比，用相对于载 温度漂移衡量环境温度(25°C)值与TMIN或TMAX值之间的 波的分贝数(dBc)表示。 最大变化范围。失调和增益漂移用每摄氏度(°C)满量程范 复数镜像抑制 围(FSR)的ppm表示；基准电压漂移用每摄氏度ppm表示 在传统的两部分上变频中，第二IF频率附近会创建两个镜 (ppm/°C)。 像。这些镜像会浪费发射机功率和系统带宽。如果将第二 电源抑制(PSR) 复数调制器的实部与第一复数调制器串联，就能抑制第二 PSR衡量电源从最小额定电压变为最大额定电压时满量程 IF附近的上方或下方频率镜像。 输出的最大变化。 Rev. A | Page 17 of 60 AD9122 AD9122R1与AD9122R2的区别 寄存器0x16的位[1:0]： AD9122R1 → 不用 AD9122在2010年初进行了芯片升级，芯片版本从R1变为 AD9122R2 → 这些位控制DCI信号的延迟。00 = 最 R2。这两个版本之间的区别如下： • 短延迟；11 = 最长延迟。 IOVDD电源电压范围。 寄存器0x7F的位[5:2]： 对于AD9122R1，IOVDD的有效工作范围是1.8 V至2.5 V AD9122R1 → 版本ID = 0x1 ± 10%。对于AD9122R2，有效工作电压范围是1.8 V至 AD9122R2 → 版本ID = 0x2 3.3 V ± 10%。 • AD9122 R1和AD9122 R2的器件标识 杂散水平变化幅度减小。 AD9122R1每 次 启 动 时 f DATA ±f OUT 杂 散 存 在 变 化 ， 而 AD9122R2则具有一致并且更低的fDATA±fOUT杂散水平。 R1器件的标识如图36所示。所有R1器件的日期代码都早于 #1021。 约5 dB的杂散水平变化。) DATE CODE 增加了DCI延迟特性。 AD9122R2提供可编程的DCI信号延迟。共有四个可编 程延迟选项。00设置提供最小延迟，此时的时序与 图36. AD9122 R1标识 AD9122R1相同。可以增加额外的延迟，这可能会改善 • 某些系统的时序余量。相关时序选项如表14所示。 R2器件的标识如图37所示。所有R2器件的日期代码都等于 掉电模式功耗增加。 或晚于#1021。 R1器件的最大掉电模式功耗为9.8mW，R2器件则增加 到18.8 mW。 • AD80255 AD9122BCPZ #1001 1688586.1 KOREA DATE CODE 配置寄存器映射发生改变。 寄存器0x0B的位5： AD9122R1 → 使能VCO AD9122R2 → 无效位。VCO现在随着PLL使能而使能。 Rev. A | Page 18 of 60 TxDAC ® AD9122BCPZ #1021 1688782.1 KOREA 08281-137 • TxDAC ® AD9122BCPZ #0935 1688587.1 KOREA 08281-136 (如果使能PLL，则AD9122R2两次周期供电之间仍有大 图37. R2芯片AD9122BCPZ标识 AD9122 工作原理 AD9122集成了许多特性，是用于有线和无线通信系统的理 想DAC。设计单边带发射机时，其双数字信号路径和双 DAC结构很容易与通用正交调制器接口。与以前的DAC相 比，AD9122的速度和性能支持更宽的带宽以及更多载波合 成 。 此 外 ， 这 类 器 件 内 置 一 个 创 新 的 低 功 耗 32位 复 数 NCO，可以大大简化频率设置。 AD9122提供了能够简化与输入数据同步和多器件同步的特 性。片内还集成了辅助DAC，用于输出直流失调补偿(针 对SSB发射机中的LO补偿)和增益匹配(针对SSB发射机中的 镜像抑制优化)。 串行端口操作 串行端口是一种灵活的同步串行通信端口，可以很方便地 与多种工业标准微控制器和微处理器接口。该串行I/O兼 容大多数同步传输格式，包括Motorola SPI®和Intel® SSR协 议。此接口可进行读/写操作，访问AD9122的所有配置寄 存器。它支持单字节和多字节传输，以及MSB优先和LSB 优先传输格式。该串行接口端口可以配置为单引脚I/O 其余SCLK边沿用于通信周期的第二阶段。第二阶段是器件 与系统控制器之间发生实际数据传输的阶段。通信周期第 二阶段可以传输一个或多个数据字节。写入各传输字节的 最后一位时，寄存器立即改变，但频率调谐字和NCO相位 偏移除外，这些寄存器仅在频率更新位(寄存器0x36的位0) 置1时改变。 数据格式 指令字节包含的信息如表9所示 表9. 串行端口指令字节 I7 (MSB) R/W I6 A6 I5 A5 I4 A4 I3 A3 I2 A2 I1 A1 I0 (LSB) A0 R/W—指令字节位7决定指令字节写周期结束后是进行读操 作还是写操作。逻辑1表示读操作，而逻辑0表示写操作。 A6至A0—指令字节的位6至位0决定通信周期数据传输阶段 要访问的寄存器。对于多字节传输，A6是起始字节地址。 其余寄存器地址由器件根据LSB_FIRST位（寄存器0x00的 位6）产生。 (SDIO)， 或 者 配 置 为 两 个 单 向 输 入 /输 出 引 脚 串行端口引脚功能描述 (SDIO/SDO)。 串行时钟(SCLK) 串行时钟引脚用于同步输入/输出器件的数据，并运行内部 状态机。SCLK的最大频率为40 MHz。所有数据输入记录 SDO 50 SCLK 52 在SCLK的上升沿。所有数据都在SCLK的下降沿输出。 SPI PORT CS 53 片选(CS ) 08281-010 SDIO 51 它是一个低电平有效输入，用于启动并选通一个通信周 图38. 串行端口接口引脚 AD9122的通信周期可分为两个阶段。第一阶段是指令周期 (将指令字节写入器件)，与前八个SCLK上升沿同步。指令 字节向串行端口控制器提供有关数据传输周期(即通信周期 第二阶段)的信息，明确即将发生的数据传输是读操作还是 写操作，以及数据传输中第一个字节的起始寄存器地址。 各通信周期的前八个SCLK上升沿用于将指令字节写入器 件。 当CS引脚由逻辑高电平变为逻辑低电平时，串行端口时序 复位到指令周期的初始状态。从此状态开始的八个SCLK上 升沿代表当前I/O操作的指令位。 期。它支持多个器件使用相同的串行通信线路。当此输入 为高电平时，SDO和SDIO引脚进入高阻态。在通信周期 中，片选引脚应保持低电平。 串行数据I/O (SDIO) 向器件写入数据必须通过此引脚进行。不过，此引脚可以 用作双向数据线路。此引脚的配置由寄存器0x00的位7控 制。默认为逻辑0，即将SDIO引脚配置为单向数据线路。 串行数据输出(SDO) 如果协议选择用不同的线路来发送和接收数据，那么数据 是从该引脚读出的。当器件以单独的双向I/O模式运行 时，此引脚不会输出数据，并设置为高阻态。 Rev. A | Page 19 of 60 AD9122 串行端口选项 INSTRUCTION CYCLE 该串行端口支持MSB优先和LSB优先两种数据格式。此功 能由LSB_FIRST(寄存器0x00的位6)控制。默认是MSB优先 DATA TRANSFER CYCLE CS SCLK 当LSB_FIRST = 0(MSB优先)时，指令和数据位必须按照从 MSB到LSB的顺序写入。采用MSB优先格式的多字节数据 SDIO A0 A1 A2 A3 A4 N0 N1 R/W D0 0 D10 D20 D4N D5N D6N D7N D00 D10 D20 D4N D5N D6N D7 N SDO 传输由一个包括最高有效数据字节寄存器地址的指令字节 08281-012 (LSB_FIRST = 0)。 图40. 串行寄存器接口时序(LSB优先) 开始。后续数据字节应按照从高位地址到低位地址的顺序 tDS 传输。在MSB优先模式下，多字节通信周期每传输一个数 据字节，串行端口的内部字节地址产生器便递减1。 tSCLK CS 到MSB的顺序写入。采用LSB优先格式的多字节数据传输 由一个包括最低有效数据字节寄存器地址的指令字节开 tPWH tPWL SCLK tDS SDIO 始，其后是多个数据字节。多字节通信周期每传输一个字 tDH INSTRUCTION BIT 7 INSTRUCTION BIT 6 08281-013 当LSB_FIRST = 1(LSB优先)时，指令和数据位必须按照从LSB 图41. 串行端口寄存器写操作时序图 节，串行端口的内部字节地址产生器便递增1。 如果MSB优先模式有效，串行端口控制器的数据地址将从 CS 写入0x00以进行多字节I/O操作的数据地址开始递减。如果 以进行多字节I/O操作的数据地址开始递增。 INSTRUCTION CYCLE SCLK tDV SDIO, SDO DATA TRANSFER CYCLE SDO A5 A4 A3 A2 A1 A0 D7 D6 N D5N D30 D20 D10 D00 D7 D6N D5N D30 D20 D10 D00 08281-011 SCLK R/W A6 DATA BIT n – 1 图42. 串行端口寄存器读操作时序图 CS SDIO DATA BIT n 图39. 串行寄存器接口时序(MSB优先) Rev. A | Page 20 of 60 08281-014 LSB优先模式有效，串行端口控制器的地址将从写入0x7F AD9122 器件配置寄存器映射和描述 表10. 器件配置寄存器映射 寄存器 名称 通信 功耗控制 地址(十 六进制) 位 7 0x00 SDIO 0x01 DAC I掉电 位 6 位5 位4 位3 位2 位1 位0 LSB_FIRST 复位 DAC Q掉电 数据接收 机掉电 PLL锁 定状态 辅助ADC 掉电 默认值 0x00 0x10 数据格式 0x03 二进制 数据格式 Q数据优先 MSB交换 中断使能 0x04 使能PLL 失锁 使能PLL 锁定 使能同步 信号丢失 使能同步 信号锁定 使能同步 相位锁定 使能软FIFO 同步 使能FIFO 警告1 使能FIFO 警告2 0x00 中断使能 0x05 0 0 0 使能AED 比较通过 使能AED 比较失败 使能SED 比较失败 0 0 0x00 事件标志 0x06 PLL失锁 PLL锁定 同步信号 丢失 同步信号 锁定 同步相位 锁定 软FIFO 同步 FIFO 警告1 FIFO警告2 N/A 事件标志 0x07 AED比较 通过 AED比较 失败 SED比较失败 REFCLK交 叉校正 1 时钟接收机控制 0x08 DACCLK占 REFCLK占 空比校正 空比校正 PLL控制 0x0A PLL使能 PLL控制 0x0B PLL控制 0x0C PLL控制 0x0D PLL状态 PLL状态 0x0E 0x0F PLL锁定 同步控制 0x10 同步使能 数据/FIFO 速率切换 同步控制 同步状态 0x11 0x12 同步丢失 同步锁定 同步状态 0x13 数据接收机状态 0x15 DCI 延迟 0x16 FIFO 控制 0x17 DACCLK交 叉校正 数据总线宽度[1:0] PLL手动 使能 N/A 1 1 1 0x00 PLL VCO 使能 PLL电荷泵电流[4:0] PLL环路带宽[1:0] 0xD1 N0[1:0] PLL交叉 控制使能 N1[1:0] VCO控制电压[3:0] VCO频段回读[5:0] 0x48 0x00 N/A 同步相位请求[5:0] N/A 同步相位回读[7:0]（6.2格式） LVDS FRAME 电平低 LVDS DCI 电平高 LVDS DCI 电平低 LVDS数据 电平高 LVDS数据 电平低 DCI延迟[1:0] FIFO相位偏移[2:0] Rev. A | Page 21 of 60 0xD9 0x00 0x00 同步均值[2:0] 上升沿 同步 LVDS FRAME 电平高 0x3F 0x40 手动VCO频段[5:0] N2[1:0] 0x00 N/A 0x00 0x04 AD9122 寄存器名称 FIFO状态 地址(十 位6 六进制) 位7 0x18 FIFO警告1 FIFO警告2 位5 位4 位4 FIFO状态 数据路径控制 0x19 0x1B HB1控制 0x1C HB2控制 HB3控制 芯片ID FTW LSB FTW FTW FTW MSB NCO相位 偏移LSB NCO相位 偏移MSB NCO FTW更新 0x1D 0x1E 0x1F 0x30 0x31 0x32 0x33 0x34 HB2[5:0] HB3[5:0] 芯片ID [7:0] FTW[7:0] FTW[15:8] FTW[23:16] FTW[31:24] NCO相位偏移[7:0] 0x35 NCO相位偏移[15:8] I相位调整LSB I相位调整MSB Q相位调整LSB Q相位调整MSB I DAC失调LSB I DAC失调MSB 0x38 0x39 0x3A 0x3B 0x3C 0x3D Q DAC失调LSB 旁路预 调制 −1 旁路Sinc 旁路NCO FIFO水平[7:0] NCO增益 位2 FIFO软对 齐应答 旁路相位 比较和 直流失调 位1 FIFO软对 齐请求 选择边带 HB1[1:0] 0x36 位0 FIFO复位 对齐 I数据发送 到Q数据 默认值 N/A N/A 0xE4 旁路HB1 0x00 旁路HB2 旁路HB3 0x00 0x00 0x08 0x00 0x00 0x00 0x08 0x00 0x00 帧FTW应答 帧FTW请求 更新FTW 应答 更新FTW 请求 I相位调整[7:0] 0x00 I DAC失调[7:0] I DAC失调[15:8] 0x00 0x00 0x00 0x00 0x00 0x00 0x3E Q DAC失调[7:0] 0x00 Q DAC失调MSB 0x3F Q DAC失调[15:8] 0x00 I DAC FS调整 I DAC控制 0x40 0x41 辅助DAC I数据 I辅助DAC控制 0x42 0x43 Q DAC FS调整 Q DAC控制 0x44 0x45 辅助DAC Q数据 Q辅助DAC控制 0x46 0x47 芯片温度范围 0x48 芯片温度LSB 0x49 I相位调整[9:8] Q相位调整[7:0] Q相位调整[9:8] I DAC FS调整[7:0] I DAC休眠 I DAC FS调整[9:8] 0xF9 0x01 I辅助DAC[9:8] 0x00 0x00 Q DAC FS调整[9:8] 0xF9 0x01 I辅助DAC[7:0] I辅助DAC 符号 I辅助DAC 电流方向 I辅助DAC 休眠 Q DAC FS调整[7:0] Q DAC休眠 Q辅助DAC[7:0] Q辅助DAC Q辅助DAC 符号 电流方向 Q辅助DAC[9:8] Q辅助DAC 休眠 FS电流[2:0] 基准电流[2:0] 芯片温度[7:0] Rev. A | Page 22 of 60 电容值 0x00 0x00 0x02 N/A AD9122 寄存器名称 芯片温度MSB 地址(十 六进制) 位 7 0x4A 位6 位5 位4 位3 Die Temp[15:8] 位2 位1 位0 默认值 N/A Compare fail Compare pass 0x00 SED控制 0x67 SED compare enable 比较I0 LSB 比较值I0[7:0] 比较I0 MSB 0x68 0x69 比较值I0[15:8] 0xB6 0x7A 比较Q0 LSB 0x6A 比较值Q0[7:0] 0x45 比较Q0 MSB 0x6B 比较值Q0[15:8] 0xEA 比较I1 LSB 比较I1 MSB 0x6C 0x6D 比较值I1[7:0] 比较值I1[15:8] 0x16 0x1A 比较Q1 LSB 0x6E 比较值Q1[7:0] 0xC6 比较Q1 MSB 0x6F 比较值Q1[15:8] 0xAA SED I LSB SED I MSB SED Q LSB SED Q MSB 版本 0x70 0x71 0x72 0x73 检测到错误I_BITS[7:0] 检测到错误I_BITS[15:8] 检测到错误Q_BITS[7:0] 检测到错误Q_BITS[15:8] 0x00 0x00 0x00 0x00 0x7F Sample error detected Autoclear enable N/A 版本[3:0] 表11. 器件配置寄存器描述 寄存器 名称 通信 功耗控制 地址 (十六进制) 00 01 位 7 名称 SDIO 默认值 0 DAC I掉电 DAC Q掉电 数据接收机掉电 描述 SDIO操作。 0 = SDIO仅用作输入。 1 = SDIO用作双向输入/输出。 串行端口通信是LSB优先还是MSB优先。 0 = MSB优先。 1 = LSB优先。 当向此位写入高电平并保持时，器件处于复位状态， 直到写入低电平。 1 = DAC I掉电。 1 = DAC Q掉电。 1 = 输入数据接收机掉电。 6 LSB_FIRST 5 复位 7 6 5 4 辅助ADC掉电 1 = 用于温度传感器的辅助ADC掉电。 0 0 PLL锁定状态 1 = PLL锁定。 0 Rev. A | Page 23 of 60 0 0 0 0 0 AD9122 寄存器 名称 数据格式 中断使能 中断使能 地址 (十六进制) 03 04 05 位 7 名称 二进制数据格式 描述 0 = 输入数据为二进制补码格式。 1 = 输入数据为二进制格式。 表示数据输入端的I/Q数据配对方式。 0 = I数据首先发送到数据接收机。 1 = Q数据首先发送到数据接收机。 交换数据输入端口的位序。 0 = 数据位序与引脚描述一致。 1 = 交换位分配顺序，最高有效位(MSB) 变为最低有效位(LSB)。 默认值 0 6 Q数据优先 5 MSB交换 1:0 数据总线宽度 数据接收机接口模式。 00 = 字模式；16位接口总线宽带。 01 = 字节模式；8位接口总线宽带。 10 = 半字节模式；4位接口总线宽带。 11 = 无效。 有关不同接口模式操作的详细信息， 请参见“LVDS输入数据端口”部分。 0 7 6 5 4 使能PLL失锁 使能PLL锁定 使能同步信号丢失 使能同步信号锁定 1 = 使能PLL失锁中断。 1 = 使能PLL锁定中断。 1 = 使能同步信号失锁中断。 1 = 使能同步信号锁定中断。 0 0 0 0 3 使能同步相位锁定 1 = 使能时钟产生就绪中断。 0 2 1 0 1 = 使能FIFO软复位中断。 1 = 使能FIFO警告1中断。 1 = 使能FIFO警告2中断。 此位置0。 此位置0。 此位置0。 1 = 使能AED比较通过中断。 0 0 0 7 6 5 4 使能软FIFO同步 使能FIFO警告1 使能FIFO警告2 置0 置0 置0 使能AED比较通过 0 0 0 0 3 使能AED比较失败 1 = 使能AED比较失败中断。 0 2 使能SED比较失败 1 = 使能SED比较失败中断。 0 1 0 置0 置0 此位置0。 此位置0。 0 0 Rev. A | Page 24 of 60 0 0 AD9122 寄存器 名称 事件标志 事件标志 地址 (十六进制) 06 07 位 7 名称 PLL失锁 描述 1 = 表示先前锁定的PLL已从参考信号解锁。 这是一个锁存信号。 默认值 0 6 PLL锁定 表示PLL已锁定至参考时钟输入。 0 5 同步信号丢失 0 4 同步信号锁定 1 = 表示先前锁定的同步逻辑已不再对齐。 这是一个锁存信号。 1 = 表示内部数字时钟产生逻辑已就绪。 当内部时钟存在并保持稳定时，就会提供该指示。 3 同步相位锁定 1 = 表示源自串行端口请求的FIFO复位已成功完成。 这是一个锁存信号。 0 2 软FIFO同步 1 = 表示源自串行端口请求的FIFO复位已成功完成。 这是一个锁存信号。 0 1 FIFO警告1 1 = 表示FIFO读写指针差为1。 0 0 FIFO警告2 1 = 表示FIFO读写指针差为2。 0 4 注意，所有事件标志的清零方式是向相应的位写入高电平。 1 = 表示与预编程的预期值相比较，SED逻辑检测到有效 AED比较通过 的输入数据码。这是一个锁存信号。 3 AED比较失败 1 = 表示与预编程的预期值相比较，SED逻辑检测到无效 的输入数据码。这是一个锁存信号，在收到八对有效I/Q 数据时自动清零。 2 SED比较失败 1 = 表示与预编程的预期值相比较，SED逻辑检测到无效 的输入数据码。这是一个锁存信号。 0 0 0 注意，所有事件标志的清零方式是向相应的位写入高电平。 时钟接收 机控制 PLL控制 PLL控制 08 0A 0B 7 DACCLK占空比校正 1 = 对DACCLK输入使能占空比校正。 0 6 5 REFCLK占空比校正 1 = 对REFCLK输入使能占空比校正。 1 = 对CLK输入使能差分交叉校正。 0 0 4 REFCLK交叉校正 1 = 对REFCLK输入使能差分交叉校正。 0 7 PLL使能 1 = 使能PLL时钟乘法器。REFCLK输入用作PLL参考时钟信号。 0 6 PLL手动使能 使能手动选择VCO频段。1 = 手动模式； 用户必须确定正确的VCO频段。 5:0 手动VCO频段 选择要使用的VCO频段。 0 PLL VCO使能 此位仅对R1器件有效，而对R2器件无效。 0 = 禁用PLL VCO。1 = 使能PLL VCO。 应在使能PLL之前将此位设置为高电平。 0 5 DACCLK交叉校正 Rev. A | Page 25 of 60 1 AD9122 寄存器 名称 PLL控制 PLL控制 PLL状态 地址 (十六进制) 0C 0D 0E 位 7:6 名称 PLL环路带宽[1:0] 描述 选择PLL环路滤波器带宽。 00 = 最窄带宽。 01 = 窄/中等带宽。 10 = 中等/宽带宽。 11 = 最宽带宽。 默认值 3 4:0 PLL电荷泵电流[4:0] 设置标称PLL电荷泵电流。 00000 = 最低电流设置。 11111 = 最高电流设置。 10001 7:6 N2[1:0] 3 4 3:2 PLL交叉控制使能 N0[1:0] PLL控制时钟分频器。它决定DACCLK速率 与PLL控制器时钟速率之比。 00 = fDACCLK/fPC_CLK= 2。 01 = fDACCLK/fPC_CLK= 4。 10 = fDACCLK/fPC_CLK= 8。 11 = fDACCLK/fPC_CLK= 16。 fPC_CLK必须始终低于75 MHz。 使能PLL交叉点控制器。 PLL VCO分频器。它决定VCO输出与DACCLK频率之比。 00 = fVCO/fDACCLK= 1。 01 = fVCO/fDACCLK= 2。 10 = fVCO/fDACCLK= 4。 11 = fVCO/fDACCLK= 4。 1:0 N1[1:0] PLL环路分频器。它决定DACCLK与REFCLK频率之比。 00 = fDACCLK/fREFCLK= 2。 01 = fDACCLK/fREFCLK= 4。 10 = fDACCLK/fREFCLK= 8。 11 = fDACCLK/fREFCLK= 16。 01 7 3:0 PLL锁定 PLL产生的时钟与REFCLK输入信号保持一致。 VCO控制电压[3:0] VCO控制电压回读。参见表25。 R R 0 01 PLL状态 0F 5:0 VCO频段回读[5:0] 表示当前选定的VCO频段。 R 同步控制 10 7 6 同步使能 1 = 使能同步逻辑。 数据/FIFO速率切换 3 上升沿同步 2:0 同步均值[2:0] 0 = 同步以FIFO复位速率工作。 1 = 同步以数据速率工作。 0 = 在同步输入的下降沿启动同步。 1 = 在同步输入的上升沿启动同步。 设置确定同步相位时用于求平均的输入采样数。 000 = 1。 001 = 2。 010 = 4。 011 = 8。 100 = 16。 101 = 32。 110 = 64。 111 = 128。 0 0 Rev. A | Page 26 of 60 1 0 AD9122 寄存器 名称 同步控制 地址 (十六进制) 11 位 5:0 名称 同步相位请求[5:0] 描述 默认值 设置同步后请求的时钟相位偏移。偏移单位为DACCLK周期。 0 000000 = 0个DACCLK周期。 000001 = 1个DACCLK周期。 … 111111 = 63个DACCLK周期。 这可以使DAC输出相对于同步输入重新定位。 偏移也可以用来在同步DAC之间偏斜DAC输出。 同步状态 12 7 同步丢失 1 = 表示先前已实现同步，但现已丢失。 R 1 = 表示已实现同步。 13 6 7:0 同步锁定 同步状态 同步相位回读[7:0] 表示同步相位偏移均值(6.2格式)。 00000000 = 0.0。 00000001 = 0.25。 … 11111110 = 63.50。 11111111 = 63.75。 如果此值与请求的同步相位值不同， 则说明存在同步时序误差。 R R 数据接收 机状态 15 5 LVDS FRAME电平高 一个或两个LVDS FRAME输入信号超过1.7 V。 R 4 LVDS FRAME电平低 一个或两个LVDS FRAME输入信号降至0.7 V以下。 R 3 2 LVDS DCI电平高 LVDS DCI电平低 一个或两个LVDS DCI输入信号超过1.7 V。 一个或两个LVDS DCI输入信号降至0.7 V以下。 R R 1 LVDS数据电平高 一个或多个LVDS Dx输入信号超过1.7 V。 R 0 LVDS数据电平低 一个或两个LVDS Dx输入信号降至0.7 V以下。 R 此选项仅适用于R2器件。DCI延迟位控制对DCI信号 0 施加的延迟。 它会影响DCI相对于DATA输入的采样间隔。详情参见表14。 00：DCI信号延迟350 pS。 01：DCI信号延迟590 pS。 10：DCI信号延迟800 pS。 11：DCI信号延迟925 pS。 0 FIFO复位后的FIFO写指针相位偏移。 000 = 0。 001 = 1。 … 111 = 7。 它是FIFO复位后读指针与写指针值之差。 最佳值一般为4。 DCI延迟 16 1:0 DCI延迟[1:0] FIFO控制 17 2:0 FIFO相位偏移[2:0] FIFO状态 18 7 6 2 FIFO警告1 FIFO警告2 FIFO软对齐应答 FIFO读写指针在±1范围内。 FIFO读写指针在±2范围内。 在串行端口启动的FIFO复位之后，FIFO读写指针对齐。 0 0 1 FIFO软对齐请求 通过串行端口请求FIFO读写指针对齐。 0 0 FIFO复位对齐 硬件复位后FIFO读写指针对齐。 0 Rev. A | Page 27 of 60 AD9122 寄存器 名称 FIFO状态 地址 (十六进制) 数据路径 控制 1B HB1 控制 HB2 控制 19 1C 1D 位 7:0 名称 FIFO水平[7:0] 描述 FIFO水平的温度计编码测量结果。 默认值 0 7 6 5 3 旁路预调制 旁路Sinc−1 旁路NCO NCO增益 1 = 旁路fS/2预调制器。 1 = 旁路反Sinc滤波器。 1 = 旁路NCO。 0 = 默认值。对内部数字调制器的 NCO输入不应用任何增益调整。 1 = 对内部数字调制器的NCO输入应用0.5的增益调整。 对于数据输入与NCO信号的某些组合， 这可以避免调制器输出饱和。 1 1 1 0 2 旁路相位比较和直流失调 1 = 旁路相位补偿。 1 选择边带 0 0 = 调制器输出高端镜像。 1 = 调制器输出低端镜像。与输入数据相比，镜像频谱反转。 0 I数据发送到Q数据 I数据发送到Q数据 0 2:1 HB1[1:0] 00 = 不调制输入信号，滤波器通带为fIN1的−0.4至+0.4。 01 = 不调制输入信号，滤波器通带为fIN1的0.1至0.9。 10 = 用fIN1调制输入信号，滤波器通带为fIN1的0.6至1.4。 11 = 用fIN1调制输入信号，滤波器通带为fIN1的1.1至1.9。 0 0 旁路HB1 1 = 旁路第一级插值滤波器。 0 6:1 HB2[5:0] 0 I端半带滤波器2的调制模式。 000000 = 不调制输入信号,滤波器通带为fIN2的−0.25至+0.25。 001001 = 不调制输入信号,滤波器通带为fIN2的0.0至0.5。 010010 = 不调制输入信号,滤波器通带为fIN2的0.25至0.75。 011011 = 不调制输入信号,滤波器通带为fIN2的0.5至1.0。 100100 = 用fIN2调制输入信号,滤波器通带为fIN2的0.75至1.25。 101101 = 用fIN2调制输入信号,滤波器通带为fIN2的1.0至1.5。 110110 = 用fIN2调制输入信号,滤波器通带为fIN2的1.25至1.75。 111111 = 用fIN2调制输入信号,滤波器通带为fIN2的1.5至2.0。 0 旁路HB2 1 = 旁路第二级插值滤波器。 Rev. A | Page 28 of 60 1 0 AD9122 寄存器 名称 HB3控制 地址 (十六进制) 1E 位 6:1 名称 HB3[5:0] 描述 默认值 0 I端半带滤波器3的调制模式。 000000 = 不调制输入信号,滤波器通带为fIN3的−0.2至+0.2。 001001 = 不调制输入信号,滤波器通带为fIN3的0.05至0.45。 010010 = 不调制输入信号,滤波器通带为fIN3的0.3至0.7。 011011 = 不调制输入信号,滤波器通带为fIN3 的0.55至0.95。 100100 = 用fIN3调制输入信号,滤波器通带为fIN3的0.8至1.2。 101101 = 用fIN3调制输入信号,滤波器通带为fIN3的1.05至1.45。 110110 = 用fIN3调制输入信号,滤波器通带为fIN3的1.3至1.7。 111111 = 用fIN3调制输入信号,滤波器通带为fIN3的1.55至1.95。 芯片ID FTW LSB FTW FTW FTW MSB 1F 30 31 32 33 0 7:0 7:0 7:0 7:0 7:0 旁路HB3 芯片ID [7:0] FTW[7:0] FTW[15:8] FTW[23:16] 1 = 旁路第三级插值滤波器。 此寄存器用于将器件标识为AD9122。 参见寄存器0x33。 参见寄存器0x33。 参见寄存器0x33。 FTW[31:24] FTW[31:0]是32位频率调谐字，用于确定片内NCO产生的 复载波频率。该频率不在写入FTW寄存器时更新，而仅 在寄存器0x36的位0从0变为1时更新。 NCO相位 偏移LSB 34 7:0 NCO相位偏移[7:0] 参见寄存器0x35。 0 NCO相位 偏移MSB 35 7:0 NCO相位偏移[15:8] 当NCO复位时，NCO设置复载波信号的相位。 相位偏移范围 为0°至360°。每一位代表0.0055°的偏移。 值为二进制补码格式。 0 NCO FTW 更新 36 5 帧FTW应答 1 = 表示NCO已由于扩展FRAME脉冲信号而复位。 0 4 帧FTW请求 0 1 更新FTW应答 0 → 1 = NCO在此位从0变为1后的第一个扩展 FRAME脉冲处复位。 1 = 表示FTW已更新。 38 0 7:0 更新FTW请求 I相位调整[7:0] 0 → 1 = FTW在此位从0变为1时更新。 参见寄存器0x39。 0 0 39 1:0 I相位调整[9:8] I相位调整[9:0]用于在I与Q数据路径之间插入一个相位偏移。 0 这可以用来校正正交调制器中的相位不平衡。 详情参见“正交相位校正”部分。 Q相位调整 3A LSB Q相位调整 3B MSB 7:0 Q相位调整[7:0] 参见寄存器0x3B。 1:0 Q相位调整[9:8] Q相位调整[9:0]用于在I与Q数据路径之间插入一个相位偏移。 0 这可以用来校正正交调制器中的相位不平衡。 详情参见“正交相位校正”部分。 I相位调整 LSB I相位调整 MSB Rev. A | Page 29 of 60 0 8 0 0 0 0 0 0 AD9122 寄存器 名称 I DAC 失调LSB 地址 (十六进制) 3C 位 7:0 名称 I DAC失调[7:0] 描述 默认值 I DAC失调[15:0]是在样本写入I DAC时直接增加到样本的值。 0 I DAC 失调MSB 3D 7:0 I DAC失调[15:8] 参见寄存器0x3C。 0 Q DAC 失调LSB 3E 7:0 Q DAC失调[7:0] Q DAC失调[15:0]是在样本写入Q DAC时直接 增加到样本的值。 0 Q DAC 失调MSB 3F 7:0 Q DAC失调[15:8] 参见寄存器0x3E。 0 I DAC FS 调整 40 7:0 I DAC FS调整[7:0] F9 辅助 DAC I数据 41 7 I DAC休眠 I DAC FS调整[9:0]设置I DAC的满量程电流。 满量程电流的调整范围为8.64 mA至31.6 mA， 步长约为22.5 μA。 0x000 = 8.64 mA。 … 0x200 = 20.14 mA。 … 0x3FF = 31.66 mA。 1 = 将I通道DAC置于休眠模式(快速唤醒模式)。 1:0 I DAC FS调整[9:8] 参见寄存器0x40。 1 0 I DAC控制 42 7:0 I辅助DAC[7:0] I辅助DAC[9:0]设置辅助DAC电流的幅度。 范围为0 mA至2 mA，步长为2 μA。 0x000 = 0.000 mA。 0x001 = 0.002 mA。 … 0x3FF = 2.046 mA。 0 辅助 DAC I数据 43 7 I辅助DAC符号 0 6 I辅助DAC电流方向 0 = 辅助DAC I符号为正， 且电流流向IOUT1P引脚(引脚67)。 1 = 辅助DAC I符号为负， 且电流流向IOUT1N引脚(引脚66)。 0 = 辅助DAC I流出电流。 1 = 辅助DAC I吸入电流。 I辅助DAC休眠 I辅助DAC[9:8] Q DAC FS调整[7:0] 0 0 F9 1 调LSB 44 5 1:0 7:0 调LSB 45 7 Q DAC休眠 I通道辅助DAC休眠。 参见寄存器0x42。 Q DAC FS调整[9:0]设置I DAC的满量程电流。 满量程电流的调整范围为8.64 mA至31.6 mA， 步长约为22.5 μA。 0x000 = 8.64 mA。 … 0x200 = 20.14 mA。 … 0x3FF = 31.66 mA。 1 = 将Q通道DAC置于休眠模式(快速唤醒模式)。 1:0 Q DAC FS调整[9:8] 参见寄存器0x44。 Rev. A | Page 30 of 60 0 0 AD9122 寄存器 地址 名称 (十六进制) 46 辅助 DAC Q数据 Q辅助 DAC控制 芯片温度 范围 47 0x48 位 7:0 名称 Q辅助DAC[7:0] 7 Q辅助DAC符号 6 Q辅助DAC电流方向 5 Q辅助DAC休眠 Q辅助DAC[9:8] 1:0 6:4 FS电流[2:0] 3:1 基准电流[2:0] 0 电容值 描述 Q辅助DAC[9:0]设置辅助DAC电流的幅度。 范围为0 mA至2 mA，步长为2 μA。 0x000 = 0.000 mA。 0x001 = 0.002 mA。 … 0x3FF = 2.046 mA。 0 = 辅助DAC Q符号为正， 且电流流向IOUT2P引脚(引脚58）。 1 = 辅助DAC Q符号为负， 且电流流向IOUT2N引脚(引脚59)。 0 = 辅助DAC Q流出电流。 1 = 辅助DAC Q吸入电流。 Q通道辅助DAC休眠。 参见寄存器0x46。 辅助ADC满量程电流。 000 = 最低电流。 … 111 = 最高电流。 默认值 0 0 0 0 0 0 辅助ADC基准电流。 000 = 最低电流。 111 = 最高电流。 辅助ADC内部电容值。 0 = 5 pF。 1 = 10 pF。 参见寄存器0x4A。 1 0 芯片温度 LSB 49 7:0 芯片温度[7:0] 芯片温度 MSB 4A 7:0 芯片温度[15:8] 芯片温度[15:0]表示芯片近似温度。 0xADCC = −39.9°C 0xC422 = 25.1°C … 0xD8A8 = 84.8°C(详情参见“温度传感器”部分) R SED控制 67 7 SED比较使能 1 = 使能SED电路。如果未使能SED，则此寄存器中的任何 标志位和寄存器0x70至0x73的值都不重要。 0 5 检测到采样错误 0 3 使能自动清零 1 = 表示检测到错误。此位保持置位状态，直到清零。 对此寄存器的任何写操作都会将此位清0。 1 = 使能自动清零模式。只要连续接收到8个采样数据集 并且没有错误，它就会激活此寄存器的位1和位0，并导 致寄存器0x70至0x73自动清零。 1 比较失败 1 = 表示检测到错误。此位保持高电平，直到因为连续 无误地接收到8个比较结果而自动清零，或者因为写入 此寄存器而清零。 0 68 0 7:0 比较通过 比较值I0[7:0] 0 B6 69 7:0 比较值I0[15:8] 1 = 表示最后一个采样比较没有错误。 比较值I0[15:0]是与输入接口上采集的I0输入样本 进行比较的字。 参见寄存器0x68。 6A 7:0 比较值Q0[7:0] 比较值Q0[15:0]是与输入接口上采集的Q0输入样本 进行比较的字。 45 比较 I0 LSB 比较 I0 MSB 比较 Q0 LSB Rev. A | Page 31 of 60 R 0 7A AD9122 寄存器 地址 名称 (十六进制) 比较Q0 MSB 6B 位 7:0 名称 比较值Q0[15:8] 描述 参见寄存器0x6A。 默认值 EA 比较I1 LSB 6C 7:0 比较值I1[7:0] 16 比较I1 MSB 6D 7:0 比较值I1[15:8] 比较值I1[15:0]是与输入接口上采集的 I1输入样本进行比较的字。 参见寄存器0x6C。 比较Q1 LSB 6E 7:0 比较值Q1[7:0] C6 比较Q1 MSB 6F 7:0 比较值Q1[15:8] 比较值Q1[15:0]是与输入接口上采集的Q1输入样本 进行比较的字。 参见寄存器0x6E。 SED I LSB 70 7:0 检测到错误I_BITS[7:0] 检测到错误I_BITS[15:0]表示接收的哪些位出错。 0 SED I MSB 71 7:0 检测到错误I_BITS[15:8] 参见寄存器0x70。 0 SED Q LSB 72 7:0 检测到错误Q_BITS[7:0] 检测到错误Q_BITS[15:0]表示接收的哪些位出错。 0 SED Q MSB 73 7:0 检测到错误Q_BITS[15:8] 参见寄存器0x72。 0 版本 7F 5:2 版本[3:0] 此值与芯片版本号一致。 0001：R1版芯片 0010：R2版芯片 N/A Rev. A | Page 32 of 60 1A AA AD9122 LVDS输入数据端口 字节接口模式 AD9122配有一个LVDS数据端口，用以接收I和Q发射路径 在字节模式下，DCI信号是用于产生数据采样时钟的参考 的数据。该器件可以接受字、字节和半字节格式的数据。 位，应与数据保持时序一致。数据的最高有效字节应与 在字、字节和半字节模式下，数据分别通过16位、8位和4 DCI高电平一致，而最低有效字节应与DCI低电平一致。 位LVDS数据总线发送。各种模式下总线的引脚分配如表 FRAME信号指示向何DAC发送数据。当FRAME为高电平 12所示。 时，数据发送至I DAC；当FRAME为低电平时，数据发送 至Q DAC。完整时序图见图44。 表12. 各种数据输入模式的数据位对分配 模式 字 字节1 Nibble1 1 半字节接口模式 MSB, …, LSB D15, D14, …, D0 D14, D12, D10, D8, D7, D5, D3, D1 D10, D8, D7, D5 在半字节模式下，DCI信号是用于产生数据采样时钟的参 考位，应与数据保持时序一致。FRAME信号指示向何 DAC发 送 数 据 。 当 FRAME为 高 电 平 时 ， 数 据 发 送 至 I 在字节和半字节模式下，不用的引脚可以保持悬空。 DAC；当FRAME为低电平时，数据发送至Q 数据伴随一个参考位(DCI)，用于产生双倍数据速率(DDR) DAC。必须 写入所有四个半字节，器件才能正常工作。对于12位分辨 时钟。在字节和半字节模式下，需要一个FRAME信号来控 率器件，第四个半字节中的数据充当数据帧结构的占位 制向何DAC发送数据。所有接口信号保持时序一致。虽然 符。完整时序图见图45。 对总线有最大偏斜要求，但没有建立和保持时间要求需要 FIFO操作 满足。 AD9122内置一个2通道、16位宽、8字深FIFO，设计用来 字接口模式 缓解到达DAC输入端口的数据与内部DAC数据速率时钟之 在字模式下，DCI信号是用于产生数据采样时钟的参考 间的时序关系。FIFO充当一个缓冲器，能够吸收数据源与 位。DCI信号与数据保持时序一致。I DAC数据应与DCI高 DAC之间的时序偏差，例如FPGA或ASIC的时钟与数据偏 电平一致，而Q DAC数据应与DCI低电平一致，如图43所 差，从而显著提高接口的时序预算。 示。 图46显示了FIFO数据路径的框图。数据先被锁存至器件， 经过格式化后写入FIFO写指针所决定的FIFO寄存器。每次 DCI Q1 I2 Q2 I3 Q3 器件从读指针决定的FIFO寄存器读取数据并馈入数字数据 路径。每次从FIFO读取数据到数据路径时，读指针的值就 会更新。FIFO指针以数据速率(DACCLK速率除以插值比) 图43. 字模式时序图 递增。 DCI I1MSB I1LSB Q1MSB Q1LSB I2MSB I2LSB Q2MSB Q2LSB 08281-016 DATA[15:0] QLSB FRAME 图44. 字节模式时序图 DCI DATA[15:0] Q0N0 I1N3 I1N2 I1N1 I1N0 Q1N3 Q1N2 Q1N1 Q1N0 Q2N3 08281-017 I1 08281-015 DATA[15:0] Q0 有新数据载入FIFO时，写指针的值就会递增。另一方面， FRAME 图45. 半字节模式时序图 Rev. A | Page 33 of 60 AD9122 32 BITS WRITE POINTER READ POINTER REG 0 REG 1 DATA INPUT LATCH REG 2 32 DATA FORMAT 32 REG 3 REG 4 I AND Q DATA PATHS 32 I AND Q DACS REG 5 REG 6 DCI FRAME READ POINTER RESET WRITE POINTER RESET REG 7 DACCLK ÷ INT RESET LOGIC DATA/FIFO RATE REG 0x10, [6] SYNC 08281-018 FIFO ALIGN REQUEST REG 0x18, [1] FIFO PHASE OFFSET REG 0x17, [2:0] 图46. FIFO框图 只要FIFO没有溢出或者变空，就会通过FIFO传输有效数 表13列出了各种同步模式及相应的FIFO复位类型。 据。当写指针和读指针指向同一FIFO位置时，即产生FIFO 表13. FIFO复位汇总 溢出或空置条件。这种同时访问会导致FIFO数据传输不可 靠，因此必须避免。 名义上，写入和读取FIFO的数据速率相同，这可以使FIFO 深度保持不变。如果数据写入FIFO的速度快于数据读出的 FIFO复位信号 串行端口 FRAME 禁用 相对 相对 同步模式 数据速率 相对 相对 FIFO速率 相对 相对 速度，FIFO深度将增加。而如果数据写入器件的速度慢于 串行端口启动的FIFO复位 数据读取的速度，FIFO深度将降低。为获得最佳时序余 串行端口启动的FIFO复位可以在任何模式下进行，结果始 量，FIFO深度应保持接近半满状态（写指针与读指针值相 终是相对FIFO复位。要通过串行端口初始化FIFO数据水 差4）。FIFO深度代表FIFO流水线延迟，是AD9122总延迟 平，寄存器0x18的位1必须从0变为1，再变回0。当对该寄 的一部分。 存器的写操作完成时，FIFO数据水平完成初始化。触发初 始化后，下次读指针变为0时，写指针将在初始化时被设 FIFO复位 置为FIFO起始水平(寄存器0x17的位[2:0])变量的值。该值 为避免同时对相同的FIFO地址执行读取和写入，以及确保 流水线延迟固定，必须将FIFO指针复位到已知状态。FIFO 指针的初始化方式有两种：对串行端口执行一个写序列， 或者选通FRAME输入。FIFO复位有两种类型：相对复位 和绝对复位。相对复位会强制设定规定的FIFO深度。而绝 对复位则是在复位初始化时强制设定特定的写指针值。串 行端口启动的FIFO复位始终是相对复位。FRAME选通脉 冲启动的复位可以是相对复位，也可以是绝对复位。 默认为4，但可以编程为0到7的值。 串行端口FIFO数据水平初始化的推荐步骤如下： • 将寄存器0x18的位1置1，以请求复位FIFO水平。 • 通过确保寄存器0x18的位2为1，验证器件已对该请求 做出应答。 • • 将寄存器0x18的位1置0，以撤除该请求。 通过确保寄存器0x18的位2为0，验证器件已撤销应答 信号。 FRAME启动的FIFO复位操作取决于所选的同步模式。禁 FRAME启动的相对FIFO复位 用同步时，或者配置为数据速率模式同步时，FRAME选通 FRAME输入的主要功能是指示向何DAC写入输入数据。 脉 冲 启 动 相 对 FIFO复 位 。 而 选 择 FIFO模 式 同 步 时 ， FRAME选通脉冲启动绝对FIFO复位。有关同步功能的更 多信息，请参见“多芯片同步”部分。 它还有另一个功能，即初始化FIFO数据水平值，方法是至 少在将完整数据载入I和Q DAC所需的时间段内将FRAME 信号置位高电平。 Rev. A | Page 34 of 60 AD9122 这相当于字模式下的一个DCI周期、字节模式下的两个 接口时序 DCI周期和半字节模式下的四个DCI周期。 数字接口端口的时序图如图49所示。数据总线的采样点出 要利用FRAME信号启动相对FIFO复位，器件必须配置为 现在DCI信号各边沿后的350 ps(标称值)时，并且具有±300 数据速率模式(寄存器0x10[6])。在数据速率模式下置位 ps的不确定性，如图49中的采样间隔所示。在该采样间隔 FRAME时，写指针将在下次读指针变为0时设置为4(默认 内，DATA和FRAME信号必须一直有效。在采样间隔之 值，或者设置为FIFO起始水平)(见图47)。 间，DATA和FRAME信号可以随时改变。 READ POINTER 0 1 2 3 5 6 7 0 1 2 相对于边沿的建立(tS)和保持(tH)时间如图49所示。最短建 3 立和保持时间如表14所示。 FIFO WRITE RESETS 3 4 5 6 7 0 1 tDATA 2 5 4 6 08281-019 FRAME WRITE POINTER 4 7 图47. FRAME输入与写指针值的关系(数据速率模式) tDATA DCI SAMPLING INTERVAL FRAME启动的绝对FIFO复位 SAMPLING INTERVAL 在FIFO速率同步模式下，REFCLK/SYNC信号用于将FIFO 读指针复位到地址0。用于采样SYNC信号的DAC时钟边沿 DATA 由寄存器0x10的位3选择。FRAME信号用于复位FIFO写指 tS DAC所需的时间段内需将FRAME信号置位高电平，然后 图49. 输入数据端口时序图 FIFO相位偏移[2:0]的值。FIFO速率同步通过将寄存器0x10 SYNC 表14. DATA至DCI建立和保持时间与DCI延迟值的关系 FIFO READ RESET 0 1 FIFO WRITE RESET FRAME WRITE POINTER 3 FIFO PHASE OFFSET[2:0] REG 0x17, [2:0] = 0b101 6 4 5 6 7 08281-148 READ POINTER tH tH FIFO写指针立即复位。FIFO写指针复位为寄存器0x17中 的位6设置为0进行选择。 tS 08281-146 针。在FIFO速率同步模式下，至少在将完整数据载入I和Q 图48. FRAME输入与写指针值的关系(FIFO速率模式) DCI_DELAY 寄存器0x16 位[1:0] 00 01 10 11 最短建立时间 (tS)ns 最短保持时间 (tH)ns 采样间隔 ns −0.05 −0.23 −0.38 −0.47 0.65 0.95 1.22 1.38 0.6 0.72 0.84 0.91 使用采样误差检测(SED)电路可以验证数据接口时序。详 FIFO状态监控 情参见“接口时序验证”部分。 可以从寄存器0x18读取FIFO初始化和状态。此寄存器提供 有关FIFO初始化方法及初始化是否成功的信息。寄存器 0x18的MSB是FIFO警告标志位，可以选择让它触发一个器 件IRQ。此标志位指示FIFO接近为空(FIFO水平等于1)或溢 出(FIFO水平等于7)，意味着数据可能很快就会损坏，应当 采取措施。 在数据速率模式下，除了表15所示的DCI至DATA时序要 求外，还必须满足DCI与DACCLK之间的第二时序约束条 件。数据速率模式仅使用一个FIFO槽。DCI至DACCLK时 序限制的目的是防止数据同时写入和读出该FIFO槽。DCI 与DACCLK之间的时序要求如图50所示。 FIFO数据水平可以随时从寄存器0x19读取。串行端口报告 的FIFO数据水平表示为在绝对读计数器为0时写计数器状 态的7位温度计编码。因此，最佳FIFO数据水平4在状态寄 存器中报告的值为00001111。应当注意，根据DCI与主 DACCLK之间的时序关系不同，FIFO水平值可能有±1的出 入。因此，读写指针的差值至少应为2。 Rev. A | Page 35 of 60 AD9122 tDATA 表15. DCI至DACCLK建立和保持时间与DCI延迟值的关系 DCI_DELAY 寄存器0x16位 [1:0] 00 01 10 11 DACCLK/ REFCLK SAMPLING INTERVAL DCI tHDCI 08281-147 tSDCI 图50. 输入数据端口时序图(数据速率模式) Rev. A | Page 36 of 60 最短建立时间 (tSDCI)ns 最短保持时间 (tHDCI)ns 采样间隔 ns −0.07 −0.24 −0.39 −0.49 0.82 1.13 1.40 1.55 0.75 0.89 1.01 1.06 AD9122 半带滤波器1 (HB1) 数字数据路径 图51显示了数字数据路径的功能框图。数字处理包括预调 制模块、三个半带插值滤波器、带高分辨率NCO的正交调 HB1有四种工作模式，如图52所示。各种模式下的滤波器 响应曲线完全相同。这四种模式通过两个因素来区别：滤 波器中心频率以及滤波器是否调制输入信号。 制器、相位和失调调整模块，以及反sinc滤波器。 MODE 0 0 HB1 HB2 HB3 PHASE AND OFFSET ADJUST SINC–1 (dB) 图51. 数字数据路径框图 数字数据路径接受I和Q数据流，并将它们当作正交数据流 MODE 3 –20 08281-020 PREMOD MODE 2 MODE 1 –40 –60 进行处理。当输入数据流表示为复数数据时，可以使用这 些信号处理模块。 –80 该数据路径也可以用来处理一个代表两个独立实数数据的 0 0.2 0.4 0.6 0.8 何非偏移插值滤波器模式下一样使用。详情见“预调制”部 1.0 1.2 1.4 1.6 1.8 (× fIN1) 2.0 08281-021 –100 输入数据流，但功能会略受限制。预调制模块可以像在任 图52. HB1滤波器模式 分。 如图52所示，各种模式下的中心频率偏移滤波器输入数据 预调制 半带插值滤波器具有可选的通带，中心频率能以输入数据 速率(fIN1)的一半。模式0和模式1不调制输入信号。模式2和 速率的一半为增量移动。预调制模块对输入波形进行数字 模式3用fIN1调制输入信号。在模式0和模式2下工作时，I 上变频，幅度为输入数据速率(fDATA)的一半。这样就可以 和Q路径独立工作，且两个通道的数据不发生混合。在模 将基带输入数据频移到插值滤波器通带的中心。 式1和模式3下工作时，I和Q路径的数据发生混合；因此， 输入滤波器的数据被认为是复数数据。表16概述了HB1的 插值滤波器 发射路径包括三个插值滤波器，各插值滤波器都将输出数 各种模式。 据速率提高2倍。这些半带(HB)滤波器可以分别进行旁路 表16. HB1滤波器模式汇总 或级联，以提供1倍、2倍、4倍或8倍的插值比。各半带滤 模式 0 1 2 3 波器级提供不同的带宽与工作模式组合。 三个半带滤波器相对于滤波器输入端数据速率的带宽如 下： • HB1带宽 = 0.8 × fIN1 • HB2带宽 = 0.5 × fIN2 • HB3带宽 = 0.4 × fIN3 可用带宽定义为滤波器通带纹波小于±0.001 dB且镜像抑制 大于+85 dB的频率范围。如“半带滤波器1(HB1)”部分所 述，决定滤波器可用带宽的通常是镜像抑制性能，而不是 通带平坦度。 半带滤波器具有多种工作模式，可以提供可编程通带中心 频率和信号调制功能。HB1滤波器有四种工作模式，而 HB2和HB3滤波器各有八种工作模式。 Rev. A | Page 37 of 60 fCENTER DC fIN/2 fIN 3fIN/2 fMOD 无 无 fIN fIN 输入数据 实数或复数 复数 实数或复数 复数 AD9122 图53显示了HB1的通带滤波器响应性能。大多数应用中， 半带滤波器2(HB2) 滤波器的可用带宽受限于阻带抑制所提供的镜像抑制性 HB2有八种工作模式，如图54和图55所示。各种模式下的 能，而不是通带平坦度。表17显示了HB1滤波器在不同带 滤波器响应曲线完全相同。这八种模式通过两个因素来区 宽下支持的通带平坦度和阻带抑制。 别：滤波器中心频率以及滤波器是否调制输入信号。 0.02 MODE 0 MODE 4 MODE 2 0 MODE 6 0 –20 (dB) –0.04 –40 –60 –0.06 –80 –0.08 –0.10 (× fIN1) –100 0 0.2 0.4 0.6 MODE 1 0 0.001 0.0012 0.0033 0.0076 0.0271 0.1096 阻带抑制(dB) 85 80 70 60 50 40 1.4 1.6 1.8 2.0 MODE 3 1.8 2.0 MODE 5 MODE 7 –20 (dB) 80 80.4 81.2 82.0 83.6 85.6 1.2 图54. HB2偶数滤波器模式 表17. 不同带宽下HB1通带和阻带性能 带宽(fIN1的%) 1.0 (× fIN2) 图53. HB1的通带详情 带宽(fIN1的%) 0.8 08281-023 0.04 0.08 0.12 0.16 0.20 0.24 0.28 0.32 0.36 0.40 08281-022 0 08281-024 (dB) –0.02 –40 –60 –80 –100 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 (× fIN2) 图55. HB2奇数滤波器模式 如图54和图55所示，各种模式下的中心频率偏移滤波器输 入数据速率(fIN2)的¼。模式0至模式3不调制输入信号。模 式4至模式7用fIN2调制输入信号。在模式0和模式4下工作 时，I和Q路径独立工作，且两个通道的数据不发生混合。 在其它六种模式下工作时，I和Q路径的数据发生混合；因 此，输入滤波器的数据被认为是复数数据。 Rev. A | Page 38 of 60 AD9122 表18概述了HB2和HB3的各种模式。 半带滤波器3 (HB3) 表18. HB2和HB3滤波器模式汇总 HB3有八种工作模式，功能与HB2相同。HB2与HB3的主要 fMOD 无 无 无 无 fIN fIN fIN fIN 区别在于滤波器带宽。 输入数据 实数或复数 复数 复数 复数 实数或复数 复数 复数 复数 0.02 0 –0.02 (dB) fCENTER DC fIN/4 fIN/2 3fIN/4 fIN 5fIN/4 3fIN/2 7fIN/4 模式 0 1 2 3 4 5 6 7 –0.04 –0.06 图56显示了HB2的通带滤波器响应性能。大多数应用中， 滤波器的可用带宽受限于阻带抑制所提供的镜像抑制性 –0.08 能，而不是通带平坦度。表19显示了HB2滤波器在不同带 0 0.04 0.08 0.12 0.16 0.20 0.24 0.28 (× fIN3) 0.02 图57. HB3的通带详情 0 图57显示了HB3的通带滤波器响应性能。大多数应用中， 滤波器的可用带宽受限于阻带抑制所提供的镜像抑制性 –0.02 (dB) 08281-026 –0.10 宽下支持的通带平坦度和阻带抑制。 能，而不是通带平坦度。表20显示了HB3滤波器在不同带 –0.04 宽下支持的通带平坦度和阻带抑制。 –0.06 表20. 不同带宽下HB3通带和阻带性能 –0.08 0 0.04 0.08 0.12 0.16 0.20 0.24 0.28 (× fIN2) 0.32 08281-025 –0.10 图56. HB2的通带详情 表19. 不同带宽下HB2通带和阻带性能 带宽(fIN2的%) 通带平坦度(dB) 阻带抑制(dB) 50 50.8 52.8 56.0 60 64.8 0.001 0.0012 0.0028 0.0089 0.0287 0.1877 带宽(fIN3的%) 40 40.8 42.4 45.6 49.8 55.6 85 80 70 60 50 40 Rev. A | Page 39 of 60 通带平坦度(dB) 0.001 0.0014 0.002 0.0093 0.03 0.1 Stop-Band 85 80 70 60 50 40 AD9122 I DATA INTERPOLATION COSINE FTW[31:0] NCO NCO PHASE OFFSET [15:0] OUT_I SINE – OUT_Q + –1 Q DATA 0 1 08281-027 SPECTRAL INVERSION INTERPOLATION 图58. 数字正交调制器框图 NCO调制 知道这四个参数之后，配置数据路径的第一步是检查器件 数字正交调制器包括数字控制振荡器、移相器和复数调制 是否支持带宽要求。第二步是选择插值滤波器的模式。最 器，用于通过一个可编程载波信号调制输入信号。图58给 后一步是确定所有其它频率偏移要求，并应用于预调制和 出了数字调制器的框图。数字调制器提供的精调制与插值 NCO调制。 滤波器和预调制模块提供的粗调制相结合，能够以非常高 确定数据路径信号带宽 的频率分辨率将信号放在输出频谱中的任何位置。 数据路径的可用信号带宽取决于输出信号的中心频率与所 正交调制器用于将NCO产生的载波信号与I和Q信号混频。 用插值滤波器的中心频率之间的关系。如果信号中心频率 NCO产生一个正交载波信号，以将输入信号转换到新的中 偏离半带滤波器的中心频率，则可用信号带宽会降低。 心频率。复载波信号是一对相同频率的正弦波形，彼此错 当配置正确时，2倍插值的可用复数信号带宽始终为输入 相90°。复载波信号的频率通过寄存器0x30至0x33的FTW 数据速率的80%。4倍插值的可用信号带宽随输出频率变化 [31:0]设置。 而变化，范围为输入数据速率的50%到80%，如图59所 NCO工作频率fNCO等于fDATA(旁路HB1)或两倍的fDATA(使能 示。请注意，在4倍插值模式下，fDAC = 4 × fDATA；因 HB1)。复载波信号的频率设置范围是DC至fNCO。频率调 此，从DC到fDAC，图59所示的数据会重复四次。 谐字(FTW)的计算方法如下： HB1 AND HB2 f CARRIER × 232 f NCO 0.8 所产生的正交载波信号与I和Q数据混频。然后，正交积相 加并进入I和Q数据路径，如图58所示。 更新频率调谐字 BANDWIDTH/ fDATA FTW 0.5 HB2 AND HB3 0.3 与其它配置寄存器不同，频率调谐字寄存器不是在写入后 0.2 效，寄存器0x36的位0必须从0变为1。 数据路径配置 0.4 0.6 fOUT/fDATA 0.8 1.0 08281-028 立即更新。FTW寄存器加载所需的值后，要使新的FTW生 图59. 信号带宽与输出信号中心频率的关系（4倍插值） AD9122数据路径的配置首先是从输入数据速率、插值比、 输出信号带宽和输出信号中心频率的应用要求开始的。 利用HB2和HB3滤波器配置4倍插值时，器件的功耗有所下 降，但带宽会受损。图59中的下部曲线表明：该模式下支 持的带宽在fDATA的30%到50%范围内变化。 Rev. A | Page 40 of 60 AD9122 8倍插值的可用信号带宽随输出频率变化而变化，范围为 确定插值滤波器模式 输入数据速率的50%到80%，如图60所示。请注意，在8倍 表21列出了不同滤波器插值系数、滤波器中心频率和信号 插值模式下，fDAC = 8 × fDATA；因此，从DC到fDAC，图60所 调制下的推荐插值滤波器设置。插值模式是根据信号的最 示的数据会重复八次。 终中心频率和所需的信号频移来选择的。知道这些参数并 用输入数据速率(fDATA)表示后，便可从表21中选择最匹配 HB1, HB2, AND HB3 的滤波器配置。 0.6 0.5 0.1 0.25 0.4 0.50 0.6 fOUT/fDATA 0.75 0.9 1.00 08281-029 BANDWIDTH/ fDATA 0.8 图60. 信号带宽与输出信号中心频率的关系（8倍插值） 表21. 推荐的插值滤波器模式(寄存器0x1C至寄存器0x1E) 插值系数 8 8 82 8 8 8 8 8 8 8 8 8 8 8 8 8 4 43 4 4 4 4 4 4 2 2 2 2 1 2 3 HB1[1:0] 00 (0) 01 (1) 10 (2) 11 (3) 00 (0) 01 (1) 10 (2) 11 (3) 00 (0) 01 (1) 10 (2) 11 (3) 00 (0) 01 (1) 10 (2) 11 (3) 00 (0) 01 (1) 10 (2) 11 (3) 00 (0) 01 (1) 10 (2) 11 (3) 00 (0) 01 (1) 10 (2) 11 (3) 滤波器模式 HB2[5:0] 000000 001001 010010 011011 100100 101101 110110 111111 000000 001001 010010 011011 100100 101101 110110 111111 000000 001001 010010 011011 100100 101101 110110 111111 旁路 旁路 旁路 旁路 HB3[5:0] 000000 000000 001001 001001 010010 010010 011011 011011 100100 100100 101101 101101 110110 110110 111111 111111 旁路 旁路 旁路 旁路 旁路 旁路 旁路 旁路 旁路 旁路 旁路 旁路 fSIGNAL调制 DC DC1 fDATA fDATA1 2fDATA 2fDATA1 3fDATA 3 fDATA1 4fDATA 4fDATA1 5fDATA 5fDATA1 6fDATA 6fDATA1 7fDATA 7fDATA1 DC DC1 fDATA fDATA1 2fDATA 2fDATA1 3fDATA 3fDATA1 DC DC1 fDATA fDATA1 使用HB1模式1或模式3时，使能预调制可将输入信号再频移fDATA/2，从而使基带输入信号位于滤波器通带中心。 不使用NCO的8倍插值示例中使用了该配置。另请参见“不使用NCO的8倍插值”部分。 使用NCO的4倍插值示例中使用了该配置。另请参见“使用NCO的4倍插值”部分。 Rev. A | Page 41 of 60 fCENTER 频移 0 fDATA/2 fDATA 3fDATA/2 2fDATA 5fDATA/2 3fDATA 7fDATA/2 4fDATA 9fDATA/2 5fDATA 11fDATA/2 6fDATA 13fDATA/2 7fDATA 15fDATA/2 0 fDATA/2 fDATA 3fDATA/2 2fDATA 5fDATA/2 3fDATA 7fDATA/2 0 fDATA/2 fDATA 3fDATA/2 数据路径配置示例 使用NCO的4倍插值 不使用NCO的8倍插值 已知条件如下： 已知条件如下： fDATA = 250 MSPS fDATA = 100 MSPS 4倍插值 8倍插值 fBW = 140 MHz fBW = 75 MHz fCENTER = 175 MHz fCENTER = 100 MHz 所需的140 MHz带宽为fDATA的56%。如图59所示，0.7 × fDATA 所需的75 MHz带宽为fDATA的75%。这种情况下，fOUT/ fDATA 时的值为0.6，其计算方法为：0.8 − 2(0.7 − 0.6) = 0.6。这证 = 100/100 = 1.0。从图60可以看出，fDATA时支持的带宽为 明AD9122支持60% fDATA的带宽，它超过所需值56%。 0.8，证明AD9122支持该配置所需的带宽。 信号中心频率为0.7 × fDATA，假设输入信号为基带信号，则 信号中心频率为fDATA，假设输入信号为基带信号，则所需 所需的频移也为0.7 × fDATA。选择表21中4倍插值部分IF栏的 的频移也为fDATA。选择表21中IF栏的第三行(用上标2强调 第二行时，对应的滤波器模式提供fDATA/2的中心频率，无 显示)时，对应的滤波器模式提供中心频率f DATA 和频移 频移。三个半带滤波器的选定模式为：HB1使用模式1； fDATA。三个半带滤波器的选定模式为：HB1使用模式2； HB2使用模式1；而HB3旁路。 HB2使用模式2；而HB3使用模式1。图61显示了信号如何 由于选择了HB1的模式1，因而应使能预调制模块。这样可 通过这些插值滤波器进行传播。 以提供fDATA/2调制，从而让基带输入数据以HB1的中心频 由于2 × fIN1 = fIN2且2 × fIN2 = fIN3，因此进入各后续级的信号 率为中心。数字调制器可以使用来提供最终频移0.2 × fDATA， 频率似乎缩小½。输出信号频段为f IN3 (400MHz)的0.15至 以将输出信号放在所需的0.7 × fDATA位置。 0.35。因此，支持的输出频率为60 MHz至140 MHz，涵盖 使用NCO时FTW的计算公式如下： 所需以100 MHz为中心的75 MHz带宽。 FTW f CARRIER × 232 f NCO 其中： fCARRIER = 0.2 × fDATA。 fNCO = 2 × fDATA。因此，FTW = 232/10。 0 2 1 0 3 HB1 0 0.1 0.4 –0.5 0 3 2 0.25 0.5 0.3 0 0.75 3 2 –0.2 0 0.2 0.3 0.15 5 4 2.0 × fIN1 1.5 7 6 1.0 1.25 1.5 1.75 2.0 × fIN2 0.7 1 HB3 –0.5 1.0 1 0 HB2 0.6 0.5 0.5 0.7 4 5 1.0 7 6 1.5 0.35 图61. 8倍插值的信号传播（fDATA 调制） Rev. A | Page 42 of 60 2.0 × fIN3 08281-030 –0.5 AD9122 数据速率与插值模式 表23概述了各种总线宽度模式与插值率组合下的最大总线 速度(fBUS)、支持的输入数据速率和信号带宽。支持的实信 号带宽是输入数据速率的一部分，取决于所选的插值滤波 器(HB1、HB2或HB3)。支持的复数信号带宽是实信号带宽 的两倍。 实际操作中，该调制产生表22所示的混频函数。 表22. 调制混频序列 调制 fS/2 fS/4 一般而言，使能HB1时能够最好地支持2倍插值，而使能 HB1和HB2时能够最好地支持4倍插值。某些情况下，不使 用HB1可以降低功耗。如果所需带宽足够低，则可以通过 3 fS/4 fS/8 HB2来支持2倍插值，而通过HB2和HB3来支持4倍插值。 混频序列 I = I, −I, I, −I, … Q = Q, −Q, Q, −Q, … I = I, Q, −I, −Q, … Q = Q, −I, −Q, I, … I = I, −Q, −I, Q, … Q = Q, I, −Q, −I, … I = I, r(I + Q), Q, r(−I + Q), −I, −r(I + Q), −Q, r(I − Q), … Q = Q, r(Q − I), −I, −r(Q + I), −Q, r(−Q + I),I, r(Q + I), … 频谱偏移选定的频率。可用的频率偏移为输入数据速率的 2 2 如表22所示，大多数模式的混频函数都会交叉耦合I和Q通 倍数。该调制相当于将正交输入信号乘以如下形式的复载 道的采样数据。I和Q通道仅在fS/2模式下彼此独立工作。 波信号C(t)： 这意味着同时使用I和Q DAC输出的实数调制只能在fS/2模 粗调制混频序列 注意： 粗数字正交调制发生在插值滤波器内部。它将输入数据的 式下进行。所有其它调制模式都需要复数输入数据，并且 C(t) = cos(ωct) + j sin( ωct) 产生复数输出信号。 表23. 不同插值模式下的数据速率和带宽汇总(DVDD18 = 1.8V+/-2%) 总线宽度 半字节(4位) 字节(8位) 字(16位) HB3 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 1 1 滤波器模式 HB2 HB1 0 0 0 1 1 0 1 1 1 0 1 1 0 0 0 1 1 0 1 1 1 0 1 1 0 0 0 1 1 0 1 1 1 0 1 1 fBUS (Mbps) 1200 1200 1200 1200 1200 1200 1200 1200 1200 1200 1200 600 1200 800 1200 600 600 300 fDATA (Mbps) 150 150 150 150 150 150 300 300 300 300 300 150 600 400 600 300 300 150 Rev. A | Page 43 of 60 实信号带宽(MHz) 75 60 37.5 60 37.5 60 150 120 75 120 75 60 300 160 150 120 75 60 fDAC (MHz) 150 300 300 600 600 1200 300 600 600 1200 1200 1200 600 800 1200 1200 1200 1200 AD9122 正交相位校正 正交相位校正模块的作用是补偿DAC之后模拟正交调制器 20 0 15 5 10 10 5 15 优化单边带无线电的镜像抑制性能。 通常情况下，I与Q通道之间的角度恰好为90°。正交相位 IOUTxP (mA) 现能量显著的干扰边带。通过调节正交相位调整值，可以 IOUTxN (mA) 的相位不平衡。如果正交调制器存在相位不平衡，就会出 调整可以改变I与Q通道之间的角度。当I相位调整[9:0]设置 为1000000000b时，I DAC输出远离Q DAC输出大约1.75°， 两个通道之间的角度变为91.75°。当I相位调整[9:0]设置为 0 0x0000 0x4000 个通道之间的角度变为88.25°。 0x8000 20 0xFFFF 0xC000 08281-031 0111111111b时，I DAC输出移近Q DAC输出大约1.75°，两 DAC OFFSET VALUE 图62. DAC输出电流与DAC失调值的关系 Q相位调整[9:0]的工作原理与此相同。当Q相位调整[9:0]设 置为1000000000b时，Q DAC输出远离I DAC输出大约 反Sinc滤波器 1.75°，两个通道之间的角度变为91.75°。当Q相位调整[9:0] 反sinc(sinc−1)滤波器是一个九抽头FIR滤波器。DAC sinc−1与 设置为0111111111b时，Q DAC输出移近I DAC输出大约 1.75°，两个通道之间的角度变为88.25°。 sin(x)/x响应的复合响应如图63所示。在最高0.4 × fDACCLK的 频率范围内，复合响应的通带纹波小于±0.05 dB。为在通 基于这两个端点，相位补偿寄存器的综合分辨率约为 带的上端提供必要的峰化，所示的反sinc滤波器具有约3.2 3.5°/1024或每个代码0.00342°。 dB的内在插入损耗。图63显示了复合频率响应性能。 直流失调校正 –3.0 通过调整寄存器0x3C至0x3F的I DAC失调[15:0]和Q DAC失 –3.2 值。这些值直接增加到数据路径值上。应注意不要超过发 射值的范围。 图62显示了DAC失调电流是如何随着I DAC失调[15:0]和Q DAC失调[15:0]值变化而变化的。当数字输入固定在中间 MAGNITUDE (dB) 调[15:0]，可以独立控制I数据路径和Q数据路径的直流 电平(0x0000，二进制补码数据格式)时，图62显示了DAC –3.4 –3.6 –3.8 失调值从0逐步变到65535时的标称IOUTP和IOUTN电流。IOUTP 和IOUTN是互补电流输出，因此二者之和始终是20 mA。 0 0.1 0.2 0.3 0.4 fOUT/fDAC 0.5 08281-032 –4.0 图63. Sinc −1滤波器和Sin(x)/x滚降的采样复合响应 sinc−1滤波器默认使能，可以通过将旁路sinc−1位(寄存器0x1B 的位6)置1来旁路。 Rev. A | Page 44 of 60 AD9122 DAC输入时钟配置 至任一时钟输入的最低输入驱动电平为200 DAC输入时钟配置 mV峰峰值差 分。当时钟输入信号在800 mV峰峰值差分至1.6 V峰峰值差 AD9122 DAC采样时钟(DACCLK)可以直接用作时钟源，也 分之间时，性能最佳。无论使用片内时钟乘法器还是直接 可以在倍频后用作时钟源。时钟倍频涉及到片内锁相环 提供DACCLK，器件的输入时钟信号都必须具有低抖动特 (PLL)。首先，锁相环接受参考时钟，后者频率为所需 性和快速边沿速率，以便优化DAC噪声性能。 DACCLK速率(通常是数据输入频率)的因数。然后，PLL将 直接输入时钟 该参考时钟倍频至所需的DACCLK频率，这样就可以利用 直接提供低噪声时钟可以使DAC输出端的噪声频谱密度降 该频率来产生DAC所需的全部内部时钟。时钟乘法器所提 到最低。要选择差分CLK输入作为DAC采样时钟源，请将 供的高质量时钟能够满足大部分应用的性能要求。使用片 PLL使能位(寄存器0x0A的位[7])置0。这将使内部PLL时钟 内时钟乘法器可以消除产生和分配高速DACCLK的负担。 乘法器掉电，并且选择来自DACCLKP和DACCLKN引脚的 第二种模式是旁路时钟乘法器电路，而将DACCLK直接提 输入作为内部DAC的采样时钟源。 供给DAC内核。这种模式允许用户将极高质量的时钟直接 该器件还具有占空比校正电路和差分输入电平校正电路。 提供给DAC内核使用。在要求极低DAC输出噪声的苛刻应 在某些情况下，使能这些电路可以改善性能。这些功能的 用中，特别是在直接合成150 MHz以上的信号时，可能需 控制位在寄存器0x08中，详情参见表11。 要通过REFCLKP、REFCLKN、DACCLKP和DACCLKN引 脚直接提供DACCLK。 时钟倍频 驱动DACCLK和REFCLK输入 片内PLL时钟乘法器电路可以用来从低频参考时钟产生 DAC采样速率时钟。当PLL使能位(寄存器0x0A的位[7])置1 REFCLK和DACCLK差分输入共享类似的时钟接收器输入 时，时钟乘法电路从较低速率的REFCLK输入产生DAC采 电路。图64给出了输入的简化电路图。片内时钟接收器具 有大约10 kΩ的差分输入阻抗。它自偏置到约1.25 V的共模 样时钟。图65显示了时钟乘法器的功能框图。 电压。这些输入可以采用直接耦合差分PECL或LVDS驱动 时钟乘法电路使VCO的输出频率fVCO等于REFCLK输入信号 器驱动。如果驱动源无法满足接收器的输入顺从电压要 频率乘以N1 × N0。 求，也可以将这些输入交流耦合。 fVCO = fREFCLK × (N1 × N0) DACCLKP, REFCLKP DAC采样时钟频率fDACCLK等于： fDACCLK = fREFCLK × N1 5kΩ 必须适当选择VCO的输出频率，使fVCO始终在1.0 GHz至2.1 08281-033 DACCLKN, REFCLKN GHz的最佳工作范围内。还必须适当选择参考时钟的频率 以及N1和N0的值，以便能够合成所需的DACCLK频率， 并且确保VCO输出频率位于正确范围内。 图64. 时钟接收器输入等效电路 0x06[7:6] PLL LOCKED PLL LOCKED LOST REFCLKP/REFCLKN (PIN 69 AND PIN 70) PHASE DETECTION 0x0E[3:0] VCO CONTROL VOLTAGE ADC LOOP FILTER VCO ÷N1 ÷N0 0x0D[1:0] N1 0x0D[3:2] N0 DACCLK DACCLKP/DACCLKN (PIN 2 AND PIN 3) 0x0D[7:6] ÷N2 N2 0x0A[7] PLL ENABLE PC_CLK 图65. PLL时钟乘法电路 Rev. A | Page 45 of 60 08281-034 5kΩ 1.25V AD9122 PLL设置 PLL电路有三个设置，应将其编程为标称值。表24所示的 PLL值是这些参数的推荐设置。 器件还提供手动频段选择模式(PLL手动使能，寄存器0x0A 的位[6] = 1)，允许用户选择VCO调谐带。在手动模式下， 表24. PLL设置 地址 寄存器 0x0C 0x0C 0x0D PLL SPI控制 PLL环路带宽[1:0] PLL电荷泵电流[4:0] PLL交叉控制使能 手动选择VCO频段 VCO频段直接由写入手动VCO频段(寄存器0x0A位[5:0])的 位 [7:6] [4:0] [4] 优化设置 11 10001 1 配置VCO调谐带 PLL VCO的有效工作范围大致为1.0 GHz至2.1 GHz，被63 个重叠频段所覆盖。对于任何所需的VCO输出频率，可能 值设置。为了正确选择VCO频段，应遵循下列步骤： 1. 将器件置于手动频段选择模式。 2. 在能使PLL锁定的一系列频段上扫描VCO频段。 3. 对于每个频段，利用VCO控制电压(寄存器0x0E[3:0])验 证PLL已锁定并读取PLL。 4. 选择控制电压最接近范围中心(即0000或1000)的频段。 详情参见表25。由此得到的VCO频段应该就是器件的 有多个有效的PLL频段选择值。典型器件的频段如图66所 最佳设置。将此频段写入手动VCO频段(寄存器0x0A 示。器件间的差异和工作温度会影响实际频段的频率范 [5:0]）值。 围。因此，需要针对每个器件确定最佳的PLL频段选择 值。 5. 如果需要，可以通过查询VCO控制电压来确定VCO位 于工作频段内何处。表25说明了如何解读PLL 自动选择VCO频段 制电压(寄存器0x0E的位[2:0])值。 器件内置VCO频段自动选择功能，利用该功能配置VCO频 表25. VCO控制电压范围指示 段是一种简单而又可靠的方法。在手动模式下启动PLL， VCO控制电压 1111 1110 1101 1100 1011 1010 1001 1000 0111 0110 0101 0100 0011 0010 0001 0000 并将PLL置于自动频段选择模式，就可以启用该功能。具 体方法是将寄存器0x0A设置为值0xCF，然后设置为值 0xA0。写入这些值后，器件执行自动程序以确定最佳VCO 频段设置。器件选择的设置可以确保PLL在−40°C至+85°C 的整个工作温度范围内保持锁定，而无需做进一步调整。 (即使初始化时温度处于两个极端之一，PLL也能在整个温 度范围内保持锁定。) 0 4 8 12 16 24 28 32 36 40 44 48 52 56 60 1000 1200 1400 1600 1800 2000 2200 VCO FREQUENCY (MHz) 08281-035 PLL BAND 20 图66. 典型器件的PLL在整个温度范围内的锁定范围 Rev. A | Page 46 of 60 指示 移至更高的VCO频段 VCO工作在频段的高端 VCO工作在频段的最佳区间 VCO工作在频段的低端 移至更低的VCO频段 VCO控 AD9122 模拟输出 发射DAC操作 使用VREF (1.2 V)、RSET (10 kΩ)和DAC增益(512)的标称值 图67给出了发射路径DAC的示意框图。DAC内核包括电流 时，DAC的满量程电流典型值为20.16 mA。按照图68所示 源阵列、开关内核、数字控制逻辑和满量程输出电流控 设置DAC增益参数时，可以在8.66 mA至31.66 mA范围内调 制。DAC满量程输出电流(IOUTFS)标称值为20 mA。IOUT1P/ 整DAC满量程电流。 IOUT2P和IOUT1N/IOUT2N引脚的输出电流互补，即意味 35 着这两个电流之和始终等于DAC的满量程电流。DAC的数 30 字输入码决定提供给负载的有效差分电流。 I DAC 5kΩ REFIO FSADJ IOUT1N CURRENT SCALING 10kΩ 20 15 10 Q DAC Q DAC FS ADJUST REGISTER 0x44 IOUT2N IOUT2P 5 08281-037 0.1µF IOUT1P 0 图67. DAC内核示意框图 0 200 400 600 800 1000 DAC GAIN CODE 08281-036 1.2V IFS (mA) 25 I DAC FS ADJUST REGISTER 0x40 图68. DAC满量程电流与DAC增益码的关系 DAC具有一个1.2 V带隙基准电压源，其输出阻抗为5 kΩ。 基准输出电压出现在REFIO引脚上。使用内部基准电压源 发射DAC传递函数 时，应使用一个0.1μF电容将REFIO引脚去耦至AVSS。只 IOUT1P/IOUT2P和IOUT1N/IOUT2N引脚的输出电流互 有在外部电路吸取的直流电流为2 μA或更低时，才可针对 补，即意味着这两个电流之和始终等于DAC的满量程电 其使用内部基准电压源。对于2 μA以上的动态负载或静态 流。DAC的数字输入码决定提供给负载的有效差分电流。 负载，应缓冲REFIO引脚。需要时，可以将一个外部基准 当所有位均为高电平时，IOUT1P/IOUT2P提供最大输出电 电压源(1.10 V至1.30 V)施加于REFIO引脚，从而覆盖内部 流。对于DAC输出，输出电流与DACCODE的关系式如 基准电压源，或者通过设置寄存器0x43的位[5]来关断内部 下： 基准电压源。 DACCODE I OUTP × I OUTFS 2N FSADJ引脚与AVSS之间必须连接一个10 kΩ的外部电阻 RSET。该电阻与基准电压控制放大器一同设置DAC的正 IOUTN = IOUTFS − IOUTP 确内部偏置电流。由于满量程电流与该电阻成反比，因此 RSET的容差会反映在满量程输出幅度中。 其中，DACCODE = 0至2N − 1。 满量程电流的计算公式如下所示，其中I和Q DAC的增益分 发射DAC输出配置 别通过寄存器040和044进行设置： 以差分配置工作时，AD9122可以实现最佳噪声和失真性 能。变压器和差分放大器的共模抑制能够大大减少DAC输 出的共模误差源，其中包括偶阶失真产物和噪声。当重构 波形的频率成分增加和/或幅度提高时，失真性能的改善更 加显著，其原因是对各种动态共模失真机制、数字馈通和 噪声进行了一阶消除。 Rev. A | Page 47 of 60 AD9122 –60 图69给出了最基本的DAC输出电路。一对电阻RO用于将 互补的各输出电流转换为差分电压输出VOUT。DAC的电流 10mA 20mA 30mA –65 输出为高阻态，因此DAC输出的差分驱动点阻抗ROUT等于 2 × RO。图70显示了输出电压波形。 IMD (dBc) VIP + RO VOUTI RO –80 VIN – IOUT1N IOUT2P –85 –90 VQP + 0.2 0.4 0.6 0.8 1.0 1.2 1.4 图71. IMD与输出共模电压的关系 (fOUT = 61 MHz，RLOAD = 50 Ω差分，IFS = 10 mA、20 mA和30 mA) VQN – IOUT2N 08281-038 VOUTQ –50 图69. 基本发射DAC输出电路 10mA 20mA 30mA –55 VPEAK –60 IMD (dBc) VCM 0 VP –65 –70 –75 –80 –85 图70. 电压输出波形 0 0.2 0.4 0.6 0.8 1.0 1.2 VCMD (V) 共模信号电压VCM的计算公式如下： 1.4 08281-169 VOUT –VPEAK 08281-039 VN VCM 0 VCMD (V) RO RO –75 08281-168 IOUT1P –70 图72. IMD与输出共模电压的关系 (fOUT = 161 MHz，RLOAD = 50 Ω差分，IFS = 10 mA、20 mA和30 mA) I FS × RO 2 辅助DAC操作 峰值输出电压VPEAK的计算公式如下： AD9122有两个辅助DAC，一个与I路径关联，而另一个与 Q路径关联。这些辅助DAC可以用来补偿发射信号的直流 VPEAK = IFS × RO 采用这种电路配置时，单端峰值电压与峰值差分输出电压 相同。 失调。每个辅助DAC有一个单端电流，该电流可以吸入或 流出到相关发射DAC的P或N输出端。辅助DAC结构如图 73所示。 发射DAC线性输出信号摆幅 VB 为实现最佳性能，DAC输出必须遵从一定的线性输出顺从 电压范围。线性输出信号摆幅取决于满量程输出电流IOUTFS AUXDAC[4:0] 和输出的共模电平。图71和图72显示了不同满量程输出电 AUXDAC DIRECTION 流和输出频率下IMD性能与共模电压的关系。 IOUTP I DAC IOUTN 图73. 辅助DAC结构 Rev. A | Page 48 of 60 08281-040 AUXDAC SIGN AD9122 用于控制I和Q辅助DAC的控制寄存器是寄存器0x42、寄存 图76显示了一个五阶低通滤波器。I-V电阻与滤波器的其余 器0x43和寄存器0x46。 部分之间有一个共模扼流圈，用以消除DAC产生的共模信 与调制器接口 号，并防止共模信号被转换为差分信号，从而作为干扰杂 AD9122只需极少的元件就能与ADL537x系列调制器接口。 散信号出现在输出频谱中。将第一滤波器电容一分为二， 图74给出了一个推荐的接口电路示例。 并将中心点接地，可以构建一个共模低通滤波器，用以对 高频信号进行进一步的共模抑制。共模信号可以通过纯差 ADL537x系列的基带输入需要500 mV的直流偏置。DAC各 分滤波器。 输出端的标称中间电平输出电流为10 mA(满量程电流的一 驱动ADL5375-15 半)。因此，从DAC各输出端连接一个50 Ω电阻到地，就能 ADL5375-15需要1500 mV直流偏置，因此其接口要求比 获得ADL537x输入所需的500 mV直流共模偏置。信号电平 ADI公司的大多数其它调制器稍显复杂。DAC输出必须进 可以通过增加与调制器输入端并联的负载电阻来降低。发 行电平转换，以便从500 mV直流偏置转换到ADL5375-15所 射信号的峰峰值电压摆幅为： 需的1500 mV直流偏置。电平转换可以利用纯无源网络实 2 × RB × RL 2 × RB RL 现，如图75所示。在该网络中，DAC的直流偏置仍然是 500 mV，但ADL5375-15的输入是1500 mV。这种无源电平 AD9122 IBBP RBIP 50Ω IOUT1N IOUT2N 66 RBIN 50Ω IOUT1P 59 QBBN RBQP 50Ω 58 IOUT1N RLQ 100Ω IOUT2N QBBP IOUT2P 图74. AD9122与ADL537x系列调制器之间的典型接口电路 基带滤波器实现 ADL5375-15 RSIN 1kΩ 67 21 RBIP 45.3Ω RLIP 3480Ω RBIN 66 45.3Ω RLIN RSIP 1kΩ 3480Ω 59 RSQN 1kΩ IBBN RBQN 50Ω IOUT2P AD9122 RLI 100Ω 08281-041 IOUT1P 转换网络会导致交流信号出现大约2 dB的损耗。 ADL537x 67 5V 22 9 RBQN 45.3Ω RLQN 3480Ω RBQP 58 45.3Ω RSQP RLQP 1kΩ 3480Ω IBBP IBBN QBBN 5V 10 QBBP 图75. 用于偏置ADL5375-15的无源电平转换网络 大多数应用要求在DAC与调制器之间放置一个基带抗镜像 滤波器，以滤除奈奎斯特镜像和宽带DAC噪声。该滤波器 可以安装在DAC输出端的I-V电阻与调制器输入端上的信 号电平设置电阻之间，这样就能确立该滤波器的输入和输 出阻抗。 AD9122 33nH 56nH 33nH 56nH 2pF 50Ω 3pF 6pF 22pF 140Ω ADL537x 3pF 图76. DAC调制器与五阶低通滤波器接口 Rev. A | Page 49 of 60 08281-042 22pF 50Ω 08281-043 VSIGNAL I FS × AD9122 降低LO泄漏和干扰边带 由于I和Q基带输入存在直流失调电压，并且从LO输入到 调调整，而缺点是输出信号的共模电平会随着辅助DAC电 输出存在馈通路径，因此模拟正交调制器可能会引入LO频 流而变化。使用数字失调调整时则相反。 率的干扰信号。LO馈通可以通过在DAC输出端施加直流 为获得良好的边带抑制性能，I与Q信号的增益和相位均必 失调校正电压予以消除。这可以利用辅助DAC(寄存器 须匹配。可以利用I/Q相位调整寄存器(寄存器0x38至寄存 0x42、寄存器0x43、寄存器0x46和寄存器0x47)或数字直流 器0x3B)和DAC FS调整寄存器(寄存器0x40和寄存器0x44)来 失调调整(寄存器0x3C至寄存器0x3F)来实现。使用辅助 校准I和Q发射路径，从而优化边带抑制性能。 DAC的优点是无需使用任何主DAC动态范围来执行直流失 Rev. A | Page 50 of 60 AD9122 器件功耗 1700 AD9122有四个供电轨：AVDD33、IOVDD、DVDD18和 CVDD18。 1300 mA时，AVDD33供电轨的典型功耗 为57 mA(188 mW)。改变满量程电流会直接影响AVDD33 1100 900 700 供电轨吸取的电源电流。例如，如果I DAC和Q DAC的满 500 量程电流变为10 mA，则AVDD33电源电流将降低20 mA， 300 变为37 mA。 100 IOVDD电压供应给串行端口I/O引脚、RESET引脚和IRQ引 0 1200 DVDD18电源为器件的所有数字信号处理模块供电。该电 源的功耗与使能的数字模块以及器件的工作频率有关。 200 250 300 1× 2× 4× 8× 1000 CVDD18电源为时钟接收器和时钟分配电路供电。该电源 800 POWER (mW) 图77至图81给出了AD9122在各种工作条件下的功耗。所有 150 图77. 总功耗与fDATA 的关系 (不使用PLL、精密NCO和反Sinc滤波器) 电源引脚的典型功耗为3 mA。 电。使能时，PLL的典型功耗为80 mA。 100 fDATA (MHz) 脚。施加于IOVDD引脚的电压范围为1.8 V至3.3 V。IOVDD 的功耗与器件的工作频率直接相关。CVDD18还为PLL供 50 08281-044 电流设置为标称值20 POWER (mW) AVDD33电源为DAC内核电路供电。AVDD33供电轨的功 耗与数字工作模式和采样速率无关。当I和Q DAC的满量程 1× 2× 4× 8× 1500 600 400 图形的测量条件都是同时向I和Q通道提供数据。当所选的 变化。除了DVDD18和CVDD18电源的功耗以外，还给出 0 了总功耗图。 0 50 100 150 200 250 300 250 300 fDATA (MHz) 最大功耗估计比典型功耗高出20%。 08281-045 200 粗调制模式或模拟输出频率改变时，器件的功耗没有显著 图78. DVDD18功耗与fDATA 的关系 (不使用精密NCO和反Sinc滤波器) 250 1× 2× 4× 8× POWER (mW) 200 150 100 0 0 50 100 150 200 fDATA (MHz) 图79. CVDD18功耗与fDATA 的关系(PLL禁用) Rev. A | Page 51 of 60 08281-046 50 AD9122 300 温度传感器 AD9122内置一个基于二极管的温度传感器，用于测量芯片 250 温度。通过寄存器0x49和寄存器0x4A可以访问温度读数。 POWER (mW) 200 芯片温度的计算公式如下： 150 TDIE 100 其中，TDIE为芯片温度(°C)。温度精度典型值为±5°C。 50 如果知道器件的功耗，则可以估计环境温度。例如，假设 器件功耗为800 0 200 400 600 800 100 1200 fDAC (MHz) 08281-047 0 300 mW，测得的芯片温度为50°C，则环境温 度可以通过下式求得： TA = TDIE – PD × TJA = 50 – 0.8 × 20.7 = 33.4°C 图80. DVDD18功耗与fDAC 的关系(受反Sinc滤波器影响) 其中： 1× 2×, 4×, 8× TA为环境温度(°C)。 250 TJA为AD9122的结至环境热阻，如表7所示。 要使用温度传感器，必须将寄存器0x01的位4置0以使能温 200 度传感器。此外，为了获得准确读数，应将范围控制寄存 150 器(寄存器0x48)设置为0x02。 100 50 0 50 100 150 200 250 300 fDATA (MHz) 08281-048 POWER (mW) (DieTemp[15 : 0] − 47,925) 88 图81. DVDD18功耗与fDATA 的关系(受精密NCO影响) Rev. A | Page 52 of 60 AD9122 多芯片同步 利用时钟倍频实现同步 系统可能要求多个DAC的输出彼此同步或与系统时钟同 利用时钟乘法器来产生DAC采样速率时钟时，REFCLK输 步。在支持发射分集或波束形成的系统中，会使用多根天 入信号同时用作PLL时钟乘法器的参考时钟以及同步信 线来发射相关信号，这就要求多个DAC输出彼此相位对 号。为使器件同步，应将REFCLK信号低偏斜地分配到需 齐。采用时分多路复用发射链的系统可能要求一个或多个 要同步的所有器件。不同器件REFCLK信号之间的偏斜直 DAC与系统级参考时钟同步。 接表现为DAC输出的时序不匹配。 对于多个器件，当各自时钟产生状态机的状态完全相同 REFCLK信号的频率通常等于输入数据速率。FRAME和 时，以及当时序对齐数据同时从所有器件的FIFO读取时， DCI信号可以在FPGA中与数据一同产生。典型配置的电路 则认为这些器件彼此同步。当时钟产生状态机、从FIFO读 图如图82所示。 取的数据与系统时钟的特定时钟边沿存在固定且已知的关 MATCHED LENGTH TRACES REFCLKP/ REFCLKN FRAMEP/ FRAMEN DCIP/ DCIN 彼此同步或与系统时钟同步。 AD9122支持两种同步模式：数据速率模式和FIFO速率模 式。这两种模式的区别在于同步逻辑尝试同步的最低速率 SYSTEM CLOCK 时钟不同。在数据速率模式下，输入数据速率代表最低同 步时钟。在FIFO速率模式下，FIFO速率(等于数据速率除 LOW SKEW CLOCK DRIVER REFCLKP/ REFCLKN FRAMEP/ FRAMEN DCIP/ DCIN FPGA 以FIFO深度8)代表最低速率时钟。FIFO速率同步的优点是 DCI变化(相对于DACCLK或REFCLK输入)的阻挡窗口间隔 IOUT1P/ IOUT1N IOUT2P/ IOUT2N 08281-049 系时，则认为器件与系统时钟同步。AD9122支持多个器件 图82. 同步器件的典型电路图 时间较长。 在数据速率模式下，无法利用FIFO的灵活性来吸收数据源 “使用PLL时的同步程序”部分概述了实现多器件同步所需 与DAC之间的时间差异，从而导致阻挡窗口以输入数据速 的步骤。该程序假设REFCLK信号施加于所有器件，并且 率重复。 各器件的PLL相位锁定至该信号。以下程序必须在每个器 选择何种方法来提供DAC采样时钟会直接影响同步方法的 件上执行。 选择。使用器件时钟乘法器时，只能使用数据速率模式。 使用PLL时的同步程序 直接提供DAC采样时钟时，可以选用数据速率模式和FIFO 将0xC0写入同步控制寄存器(寄存器0x10)，以配置数据速 速率模式。下文将详细说明支持两种时钟模式和查询同步 率周期性同步。还可以使用其它同步选项。 逻辑状态的同步方法。 读取同步状态寄存器(寄存器0x12)并确认同步锁定位(位6) 为高电平，表示器件已经实现后端同步，且同步丢失位(位 7)为低电平。这些电平表明，时钟相位相对于同步信号是 恒定且已知的。 在写入两个完整输入数据字所需的时间内选通FRAME信号 高电平，以使FIFO复位。复位FIFO的目的是确保从FIFO 读取正确的数据。 这样就完成了同步程序，此时所用器件应被同步。 Rev. A | Page 53 of 60 AD9122 tSKEW REFCLKP(1)/ REFCLKN(1) REFCLKP(2)/ REFCLKN(2) tSU_DCI tH_DCI 08281-050 DCIP(2)/ DCIN(2) FRAMEP(2)/ FRAMEN(2) 图83. 同步器件所需的时序图 SAMPLE RATE CLOCK SYNC CLOCK LOW SKEW CLOCK DRIVER DACCLKP/ DACCLKN REFCLKP/ REFCLKN FRAMEP/ FREMEN DCIP/ DCIN IOUT1P/ IOUT1N MATCHED LENGTH TRACES DACCLKP/ DACCLKN REFCLKP/ REFCLKN FRAMEP/ FREMEN DCIP/ DCIN LOW SKEW CLOCK DRIVER IOUT2P/ IOUT2N 08281-051 FPGA 图84. 器件与系统时钟同步的典型电路图 为保持同步，器件REFCLK信号之间的偏斜必须小于tSKEW 果器件需要与主时钟同步，则应直接利用主时钟来产生 ns。各器件的DCI和数据与REFCLK信号之间还必须满足建 REFCLK输入(见图84)。 立和保持时间要求。复位FIFO时，在写入两个完整输入数 据字所需的时间内FRAME信号必须保持高电平。输入信号 的时序图如图83所示。 数据速率模式同步 “直接提供DAC采样时钟时的数据速率同步程序”部分概述 了在数据速率模式下实现多器件同步所需的步骤。该程序 在上例中，REFCLK频率等于数据速率。虽然这是最普遍 假设DACCLK和REFCLK信号施加于所有器件。以下程序 的情况，但并不是正确同步严格要求的。任何满足下列条 必须在每个器件上执行。 件的REFCLK频率都是可以接受的。 直接提供DAC采样时钟时的数据速率同步程序 fSYNC_I = fDACCLK/2N and fSYNC_I ≤ f 将0xC0写入同步控制寄存器(寄存器0x10)，以配置数据速 DATA 率周期性同步。还可以使用其它同步选项，详见“其它同 其中，N = 0、1、2或3。 例如，以下配置就是可行的解决方案：4倍插值、时钟频 步功能”部分。 率fVCO = 1600 MHz、fDACCLK = 800 MHz、fDATA = 200 MHz且 轮询同步锁定位(寄存器0x12的位6)，确认器件已经后端同 fSYNC_I = 100 MHz。 步。此位为高电平表明时钟相位相对于同步信号是恒定且 利用直接输入时钟实现同步 已知的。 直接提供DAC采样速率时钟时，实现同步需要一个独立的 在输入两个完整输入数据字所需的时间内选通FRAME信号 REFCLK输入信号。为使器件同步，必须将DACCLK信号 高电平，以使FIFO复位。复位FIFO的目的是确保能够同时 和REFCLK信号低偏斜地分配到需要同步的所有器件。如 从各器件的FIFO读取正确的数据。 Rev. A | Page 54 of 60 AD9122 这样就完成了同步程序，此时所用器件应被同步。 轮询同步锁定位(寄存器0x12的位[6])，确认器件已经后端 为确保各DAC在同一CLK边沿更新为正确的数据，各DAC 同步。此位为高电平表明时钟相位相对于同步信号是恒定 必须满足两个时序关系。DCIP/DCIN和D[15:0]P/D[15:0]N 且已知的。 必须满足相对于DACCLK上升沿的建立和保持时间要求， 在输入两个完整输入字所需的时间内选通FRAME信号高电 而REFCLK也必须满足相对于DACCLK上升沿的建立和保 平，以使FIFO复位。复位FIFO的目的是确保能够同时从各 持时间要求。复位FIFO时，在输入两个完整输入数据字所 器件的FIFO读取正确的数据。 需的时间内FRAME信号必须保持高电平。满足这些条件 时，各DAC的输出就能在彼此相差不超过(tSKEW + tOUTDLY) ns 这样就完成了同步程序，此时所用器件应被同步。 的时间范围内完成更新。输入信号的时序要求如图85所 为确保各DAC在同一CLK边沿更新为正确的数据，各DAC 示。 必须满足两个时序关系。DCIP/DCIN和D[15:0]P/D[15:0]N 必须满足相对于DACCLK上升沿的建立和保持时间要求， tSKEW 而REFCLK也必须满足相对于DACCLK上升沿的建立和保 持时间要求。复位FIFO时，FRAME信号必须在至少三个 DACCLKP(1)/ DACCLKN(1) 数据周期(即1.5个DCI周期)内保持高电平。满足这些条件 时，各DAC的输出就能在彼此相差不超过(tSKEW + tOUTDLY) ns DACCLKP(2)/ DACCLKN(2) tSU_SYNC tH_SYNC 的时间范围内完成更新。输入信号的时序要求如图86所 REFCLKP(2)/ REFCLKN(2) 示。 tSU_DCI tH_DCI tSKEW 08281-052 DCIP(2)/ DCIN(2) DACCLKP(1)/ DACCLKN(1) DACCLKP(2)/ DACCLKN(2) 图85. 数据速率同步信号时序要求(2倍插值) tSU_SYNC tH_SYNC 图85所示为2倍插值时的同步信号时序；因此，fDCI = ½ × fCLK。所示的REFCLK输入等于数据速率。在数据速率模式 下，器件可以重新同步的最大频率表示为： REFCLKP(2)/ REFCLKN(2) DCIP(2)/ DCIN(2) 08281-053 FRAMEP(2)/ FRAMEN(3) FRAMEP(2)/ FRAMEN(2) fSYNC_I = fDATA/2 其中，N为任意非负整数。 N 图86. FIFO速率同步信号时序要求(2倍插值) 一般而言，如果N值等于或大于3，应选择FIFO速率同步 模式。 图86所示为2倍插值时的同步信号时序；因此，fDCI = ½ × fCLK。所示的REFCLK输入等于FIFO速率。一般而言，FIFO FIFO速率模式同步 速率模式下器件可以重新同步的最大频率表示为： “直接提供DAC采样时钟时的FIFO速率同步程序”部分概述 fSYNC_I = (fDATA/8 × 2N) 了在FIFO速率模式下实现多器件同步所需的步骤。该程序 假设REFCLK和DACCLK信号施加于所有器件。以下程序 其中，N为任意非负整数。 必须在每个器件上执行。 其它同步功能 直接提供DAC采样时钟时的FIFO速率同步程序 同步逻辑整合了其它功能，可用来查询同步状态、提高同 将0x80写入同步控制寄存器(寄存器0x10)，以配置FIFO速 步的鲁棒性，以及提供单稳态同步模式。下面的“同步状 率周期性同步。还可以使用其它同步选项，详见“其它同 态位”和“时序优化”部分将详细说明这些功能。 步功能”部分。 Rev. A | Page 55 of 60 AD9122 同步状态位 当REFCLK信号与时钟产生状态机的状态之间相位变化超 当同步锁定位(寄存器0x12的位6）置1时，说明同步逻辑已 过某一阈值时，同步逻辑会重新同步。为减轻抖动效应并 经达到对齐。当时钟产生状态机相位恒定时，即可确定已 防止错误的重新同步，可以对相对相位求取平均值。均值 经实现这种对齐，所需时间为(11 + 均值) × 64到(11 + 均值) 数量由同步均值位(寄存器0x10的位[2:0])设置，范围为1到 × 128个DACCLK周期。如“中断请求操作”部分所述，该位 128。均值数越多，则器件辨识并重新同步到有效相位校 可以选择性地触发IRQ。 正的时间越长。一般而言，在符合所分配的重新同步时间 当同步丢失位(寄存器0x12的位7)置1时，说明先前同步的 间隔条件下，均值数应尽可能多。 器件已经不再对齐。该位会被锁存并保持置位状态，直到 同步相位请求位值(寄存器0x11的位[5:0])是初始化时时钟 通过覆写寄存器而清零。如“中断请求操作”部分所述，该 产生状态机的复位状态。通过改变该值，可以调整内部时 位可以选择性地触发IRQ。 钟相对于REFCLK信号的时序。每次同步相位请求[5:0](寄 同步相位回读位(寄存器0x13的位[7:0])以6.2格式报告当前 时钟相位，而位[7:2]报告时钟当前处于64种状态中的何种 状态(0到63)。当均值使能时，位[1:0]提供¼状态精度(0、 ¼、½、¾)。最低两位指示可能存在的时序余量问题。如 果同步采样无误，小数时钟状态应为00。 存 器 0x11的 位 [5:0]) 值 递 增 时 ， 内 部 时 钟 便 前 进 一 个 DACCLK周期。这种偏移有两个作用：一是以DACCLK周 期为增量，使两个同步DAC的输出发生偏斜；二是改变 DCI输入与REFCLK之间的相对时序。在数据速率同步模式 下，这可以使DCI采样点放在更佳的位置。 时序优化 表26. 同步建立和保持时间 REFCLK信号由某个版本的DACCLK采样。如果检测到采 参数 tSKEW tSV_SYNC TH_SYNC 样错误，可以选择相反的采样边沿来改善采样点。采样边 沿可以通过设置寄存器0x10的位3(1 = 上升沿，0 = 下降沿) 进行选择。 Rev. A | Page 56 of 60 最小值 −tDACCLK/2 100 330 最大值 +tDACCLK/2 单位 ps ps ps AD9122 中断请求操作 AD9122提供中断请求输出信号(引脚7上，IRQ)，可用来在 事件标志的锁存版本（interupt_source signal）可通过两种 发生重要器件事件时通知外部主机处理器。中断置位时， 方式予以清除。推荐方法是将1写入到相应的事件标志 应查询器件以确定到底发生了何种事件。IRQ引脚是一个 位。硬件或软件复位也能清除interupt_source。 开漏、低电平有效输出。应在器件外部拉高IRQ引脚。此 中断服务程序 引脚可以连接到其它器件的开漏输出中断引脚，使这些引 中断请求管理从选择需要主机干预或监控的事件标志集开 脚形成‘线或’连接。 始。应当使能那些需要主机采取行动的事件，以便在发生 该器件向外部提供了16个不同的事件标志，这些标志位于 这些事件时能够通知主机。对于要求主机干预的事件，在 两个事件标志寄存器(寄存器0x06和寄存器0x07)中。各事 IRQ激活时，应执行下述程序以清除中断请求： 件标志的行为可以通过中断使能寄存器(寄存器0x04和寄存 1. 读取受监控的事件标志位的状态。 器0x05)来单独选择。当标志中断使能激活时，事件标志锁 2. 将中断使能位设置为低电平，以便可以直接监控未锁 存并触发外部中断。当标志中断禁用时，事件标志仅监控 存的event_flag_source。 源信号，而外部IRQ处于无效状态。 3. 执行清除event_source_flag可能需要的所有操作。许多 情况下，可能不需要执行任何特定操作。 图87所示为IRQ相关电路。该图显示了事件标志信号如何 4. 读 取 事 件 标 志 位 ， 以 确 认 所 采 取 的 操 作 已 经 清 除 传播到IRQ输出。interupt_enable信号代表中断使能寄存器 event_flag_source。 中的一位。event_flag_source信号代表事件标志寄存器中的 一位。event_flag_source信号代表可以监控的一个器件信 5. 将1写入到事件标志位以清除中断。 号，例如来自PLL鉴相器的PLL_locked信号或来自FIFO控 6. 设置需所监控事件的中断使能位。 制器的FIFO警告1信号等。 注意，有些event_flag_source信号是锁存信号，清除这些信 当一个中断使能位变为高电平时，相应的事件标志位反映 号的方法是写入相应的事件标志位。有关各事件标志位的 正触发状态，即在event_flag_source信号的event_ flag_ source 详细信息，请参见表11。 版本上升沿锁存。该信号也会置位外部IRQ。当一个中断 使能位变为低电平时，事件标志位反映event_flag_source信 号的当前状态，而事件标志对外部IRQ无影响。 0 1 EVENT_FLAG IRQ INTERRUPT_ENABLE EVENT_FLAG_SOURCE INTERRUPT SOURCE OTHER INTERRUPT SOURCES 08281-054 WRITE_1_TO_EVENT_FLAG DEVICE_RESET 图87. IRQ电路原理示意图 Rev. A | Page 57 of 60 AD9122 接口时序验证 如果需要，可以将采样错误、比较通过和比较失败标志位 配置为激活时触发IRQ。这可以通过使能事件标志寄存器 AD9122片内集成采样误差检测(SED)电路，可以简化输入 数据接口的验证。SED将数字输入引脚上采集的输入数据 (寄存器0x07)中的相应位来实现。 样本与一组比较值进行比较。比较值通过SPI端口载入寄 表27显示了输入采样比较结果的变化及相应的错误标志状 存器。SED会检测并存储采集值与比较值之间的差异。可 态。 以使用多种选项来定制SED测试序列和误差处理。 SED操作 SED示例 正常工作 SED电路采用一个数据集工作，该数据集由四个分别表示 下例显示了用于连续监控输入数据并在检测到一个错误时 为I0、Q0、I1和Q1的16位输入字组成。为使输入样本正确 就置位 的SED配置。 对齐，第一个I数据字(即I0)通过在至少一个完整的输入采 1. 写入下列寄存器以使能SED并加载比较值： 样期间置位FRAME来表示。 寄存器0x67 → 0x80 图88显示了字模式下接口的输入时序。FRAME信号可以在 寄存器0x68 → I0[7:0] 数据传输一开始就发出，或者在与I0和Q0数据字重合的时 寄存器0x69 → I0[15:8] 间间隔内重复置位。 寄存器0x6A → Q0[7:0] 寄存器0x6B → Q0[15:8] 寄存器0x6C → I1[7:0] FRAME I0 Q0 I1 Q1 I0 Q0 寄存器0x6D → I1[15:8] 08281-056 DATA[15:0] 寄存器0x6E → Q1[7:0] 寄存器0x6F → Q1[15:8] 图88. SED对齐输入数据所需的扩展FRAME信号时序图 比较值可以任意选择；不过，如果所选值需要频繁进 SED有三个标志位(寄存器0x67的位0、位1和位5)，用以表 行位跳变，测试稳健性最佳。 示输入样本比较的结果。检测到错误时，检测到采样错误 2. 使能SED错误检测标志以置位IRQ引脚。 位(寄存器0x67的位5)即会置位，并且在清零之前一直保持 寄存器0x05 → 0x04 置位状态。SED还提供了寄存器来指示出现错误的具体输 3. 开始发送输入数据码。 入数据位(寄存器0x70至寄存器0x73)。在清除之前，这些 如果IRQ置位，应读取寄存器0x67和寄存器0x70至寄存器 位会被锁存，并指示累计检测到的错误数。 0x73，以确认检测到SED错误，并确定哪些输入位出错。 自动清零模式有两个作用：一是激活比较失败位和比较通 寄存器0x70至寄存器0x73中的位被锁存；因此，这些位指 过位(寄存器0x67的位1和位0)，二是改变寄存器0x70至寄 示的是整个测试期间发生在这些位上的所有错误，而不只 存器0x73的行为。如果最后一次比较显示采样无误，则比 是导致检测到错误标志位置1的错误。 较通过位置1。如果检测到错误，则比较失败位置1。当连 注意，当器件配置为字模式时，正常工作期间无需FRAME 续接收到八个无误比较时，比较失败位自动清零。当自动 信号。若要像上文所述一样使能I0采样对齐，则必须使用 清零模式使能时，寄存器0x70至寄存器0x73像前文所述一 FRAME信号。字节和半字节模式的时序图与正常工作时一 样累计错误，但连续八次采样比较无误后会复位至全0状 样，分别如图44和图45所示。 态。 表27. 比较结果的变化和相应的SED寄存器值 比较结果(通过/失败) 寄存器0x67的位5(检测到采样错误) 寄存器0x67的位1(比较失败) 寄存器0x67的位0(比较通过) 寄存器0x70至寄存器0x73 (检测到错误x_BITS[15:0]） 1 2 P 0 0 1 Z1 F 1 1 0 N2 F 1 1 0 N2 F 1 1 0 N2 P 1 1 1 N2 Z = 全0。 N = 非0。 Rev. A | Page 58 of 60 P 1 1 1 N2 P 1 1 1 N2 P 1 1 1 N2 P 1 1 1 N2 P 1 1 1 N2 P 1 1 1 N2 P 1 1 1 N2 P 1 0 1 Z1 F 1 1 0 N2 P 1 1 1 N2 F 1 1 0 N2 AD9122 启动程序示例 为确保AD9122可靠地启动，应遵循一定的操作序列。本部 分给出了一个启动程序示例，其配置详情如以下部分所 施加稳定的DCI输入信号。 发出硬件复位(H/W RESET)命令(可选) 述。 器件配置寄存器写序列： 器件配置 0x00 0x20 本例采用如下器件配置： 0x00 0x00 插值 = 4倍，其中HB1=’10’且HB2=’010010’ 0x0B 0x20 输入数据 = 基带数据 0x0C 0xE1 0x0D 0xD9 0x0A 0xCF 0x0A 0xA0 fDATA = 122.88MSPS fOUT = 140MHz fREFCLK = 122.88MHz PLL = 使能 /* Issue Software Reset */ /* Start PLL */ /* ??Verify PLL is Locked?? */ 精密NCO = 使能 反SINC滤波器 = 使能 Read 0x0E, Expect bit 7 = 0, bit 6 = 1 同步 = 使能 Read 0x06, Expect 0x5C 芯片版本 = R2 派生的PLL设置 从器件配置可以推导出如下PLL设置： fDACCLK=fDATA*Interpolation=491.52MHz 0x10 0x48 /* Choose Data Rate Mode */ 0x17 0x04 /* Issue Software FIFO Reset */ 0x18 0x02 0x18 0x00 fVCO = 4*fDACCLK=1966.08MHz (1GHz < fVCO < 2GHz) /* ??Verify FIFO Reset?? */ N1=fDACCLK/fREFCLK=4 N2=fVCO/fDACCLK=4 Read 0x18, Expect 0x05 派生的NCO设置 Read 0x19, Expect 0x07 从器件配置可以推导出如下NCO设置： fNCO = 2 * fDATA 0x1B 0x84 fCARRIER=fOUT-fMODHB1=140-122.88=17.12MHz 0x1C 0x04 FTW=17.12/(2*122.88)*2^32=0x11D55555 0x1D 0x24 启动序列 0x1E 0x01 下面是确保器件可靠启动的电源、时钟和寄存器写序列： 0x30 0x55 器件上电(无需特定电源序列) 0x31 0x55 施加稳定的REFCLK输入信号 0x32 0xD5 0x33 0x11 0x36 0x01 0x36 0x00 Rev. A | Page 59 of 60 /* Configure Interpolation Filters */ /* Configure NCO */ /* Update Frequency Tuning Word */ AD9122 外形尺寸 10.00 BSC SQ 0.60 0.42 0.24 0.60 0.42 0.24 55 54 72 1 PIN 1 INDICATOR PIN 1 INDICATOR 9.75 BSC SQ 0.50 BSC 6.15 6.00 SQ 5.85 EXPOSED PAD (BOTTOM VIEW) 0.50 0.40 0.30 1.00 0.85 0.80 0.80 MAX 0.65 TYP 12° MAX SEATING PLANE 37 36 18 8.50 REF 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF 0.30 0.23 0.18 19 COMPLIANT TO JEDEC STANDARDS MO-220-VNND-4 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 052809-A TOP VIEW 图89. 72引脚LFCSP_VQ封装 10 mm x 10 mm , 超薄体(CP-72-7) 图示尺寸单位：mm 订购指南 型号1 AD9122BCPZ AD9122BCPZRL AD9122-M5372-EBZ AD9122-M5375-EBZ 1 温度范围 −40°C至+85°C −40°C至+85°C 封装描述 72引脚LFCSP_VQ 72引脚LFCSP_VQ 连接到ADL5372调制器的评估板 连接到ADL5375调制器的评估板 Z = 符合RoHS标准的器件。 ©2010 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D08281-0-3/10(0) Rev. A | Page 60 of 60 封装选项 CP-72-7 CP-72-7