8/10/12/14 ビット 175 MSPS
TxDAC® D/A コンバータ
AD9704/AD9705/AD9706/AD9707
特長
機能ブロック図
製品のハイライト
1.
2.
ピン・コンパチブル。TxDAC コンバータの
AD9704/AD9705/AD9706/AD9707 ラインは、
AD9748/AD9740/AD9742/AD9744 TxDAC ライン
(LFCSP_VQ パッケージ)とピン・コンパチブルです。
低消費電力。1.7 V～3.6 V の単電源で動作する CMOS
DAC であり、消費電力は 50 mW (3.3 V)と 12 mW
(1.8 V)です。DAC のフル・スケール電流を減少させ
て、低消費電力動作が可能です。アイドル区間で低
消費電力を実現するスリープ・モードとパワーダウ
ン・モードがあります。
3.
セルフ・キャリブレーション。セルフ・キャリブレ
ーションを使うと、AD9707 の真の 14 ビット INL お
よび DNL 性能が可能になります。
4.
2 の補数/バイナリ・データ・コーディングのサポート。
データ入力では、2 の補数またはストレート・バイナ
リのデータ・コーディングをサポートしています。
Rev. A
1.7V TO 3.6V
0.1µF
1.0V REF
REFIO
FS ADJ
RSET
1.7V
TO
3.6V
CLKVDD
CLKCOM
CLK+
CLK–
1.7V TO
3.6V
AVDD
ACOM
CURRENT
SOURCE
ARRAY
SEGMENTED
SWITCHES
AD9707
LSB
SWITCHES
LATCHES
OTCM
IOUTA
IOUTB
SPI
DVDD
DCOM
DIGITAL INPUTS (DB13 TO DB0)
PIN/SPI/RESET
MODE/SDIO
CMODE/SCLK
SLEEP/CSB
05926-001
更新レート: 175 MSPS
TxDAC 製品ファミリのピン・コンパチブルな
低消費電力メンバー
低消費電力
1.8 V、80 MSPS で 12 mW
3.3 V、175 MSPS で 50 mW
広い電源電圧: 1.7 V～3.6 V
ナイキスト周波数までの SFDR
AD9707: 5 MHz 出力で 84 dBc
AD9707: 10 MHz 出力で 83 dBc
AD9707: 20 MHz 出力で 75 dBc
10 MHz 出力、125 MSPS での AD9707 NSD: −147 dBc/Hz
調整可能なフル・スケール電流出力: 1 mA～5 mA
1.0 V のリファレンス電圧を内蔵
CMOS 互換のデジタル・インターフェース
出力コモン・モード: 0 V～1.2 V で調整可能
パワーダウン・モード: 3.3 V で 2 mW 以下 (SPI から制御可
能)
セルフ・キャリブレーションを内蔵
RoHS 準拠の小型 32 ピン LFCSP_VQ パッケージを採用
図 1.AD9707
5.
柔軟なクロック入力。選択可能な高速シングルエン
ドと差動 CMOS クロック入力では、175 MSPS の変
換レートをサポートしています。
6.
デバイス設定。デバイスはピン接続で設定でき、SPI
コントロールでは高レベルの設定機能を提供してい
ます。
7.
他の部品への容易なインターフェース。調整可能な
コモン・モード出力を使うと、0 V～1.2 V のコモン・
モード・レベルを入力する他のシグナル・チェーン
部品に容易にインターフェースすることができます。
8.
リファレンスを内蔵しています。
AD9704/AD9705/AD9706/AD9707 は、1.0 V の温度補
償されたバンド・ギャップ・リファレンス電圧を内
蔵しています。
9.
業界標準の 32 ピン LFCSP_VQ パッケージを採用。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に
関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、
アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様
は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。
※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
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本
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電話 06（6350）6868
AD9704/AD9705/AD9706/AD9707
目次
特長 .......................................................................................... 1
シリアル・ペリフェラル・インターフェース ............. 29
機能ブロック図....................................................................... 1
SPI レジスタ・マップ ...................................................... 31
製品のハイライト................................................................... 1
SPI レジスタの説明 .......................................................... 32
改訂履歴 .................................................................................. 2
リファレンス電圧の動作................................................. 34
概要 .......................................................................................... 3
リファレンス・コントロール・アンプ ......................... 34
仕様 .......................................................................................... 4
DAC の伝達関数 ............................................................... 34
DC 仕様(3.3 V) ..................................................................... 4
アナログ出力 .................................................................... 35
ダイナミック仕様(3.3 V) ................................................... 5
調整可能な出力コモン・モード ..................................... 35
デジタル仕様(3.3 V) ........................................................... 6
デジタル入力 .................................................................... 35
DC 仕様(1.8 V) ..................................................................... 7
クロック入力 .................................................................... 36
ダイナミック仕様(1.8 V) ................................................... 8
DAC のタイミング ........................................................... 36
デジタル仕様(1.8 V) ........................................................... 9
消費電力 ............................................................................ 36
タイミング図....................................................................... 9
セルフ・キャリブレーション......................................... 38
絶対最大定格......................................................................... 10
アプリケーション ................................................................ 40
熱特性 ................................................................................ 10
出力の構成 ........................................................................ 40
ピン配置およびピン機能説明 ............................................. 11
トランスを使用する差動結合.......................................... 40
AD9707 ............................................................................... 11
AD9706 ............................................................................... 12
オペアンプを使用したバッファ付きシングルエンド出
力 ........................................................................................ 40
AD9705 ............................................................................... 13
オペアンプを使った差動バッファ付き出力 ................. 41
AD9704 ............................................................................... 14
評価ボード ............................................................................ 42
代表的な性能特性................................................................. 15
概要 .................................................................................... 42
AD9707 ............................................................................... 15
評価ボードの回路図 ........................................................ 43
AD9704、AD9705、AD9706............................................ 22
評価ボードのレイアウト................................................. 48
用語 ........................................................................................ 28
外形寸法 ................................................................................ 51
動作原理 ................................................................................ 29
オーダー・ガイド ............................................................ 51
改訂履歴
4/07—Rev. 0: Rev. A
Changes to Features List ........................................................... 1
Changes to Product Highlights.................................................. 1
Changes to General Description................................................ 3
Changes to Table 3 .................................................................... 6
Changes to Table 4 .................................................................... 7
Changes to Table 6 .................................................................... 9
Changes to Figure 17 and Figure 18 ....................................... 16
Deleted Figure 29, Renumbered Sequentially ......................... 19
Changes to Figure 44 .............................................................. 22
Rev. A
Changes to Figure 57 Caption................................................. 25
Changes to Figure 73, Figure 75, and Figure 77 ..................... 31
Changes to Table 16 ................................................................ 32
Replaced Single-Ended Buffered Output Using an Op
Amp Section ........................................................................... 40
Changes to Figure 91 .............................................................. 41
Changes to Figure 93 .............................................................. 44
Changes to Figure 96 .............................................................. 47
7/06—Revision 0: Initial Version
－ 2/51 －
AD9704/AD9705/AD9706/AD9707
概要
AD9704/AD9705/AD9706/AD9707 は、高性能 CMOS D/A コ
ンバータ(DAC) TxDAC シリーズの第 4 世代ファミリです。
このピン・コンパチブルの 8/10/12/14 ビット分解能ファミ
リは、低消費電力動作向けに最適化されると同時に優れ
たダイナミック性能を維持しています。
AD9704/AD9705/AD9706/AD9707 ファミリは、TxDAC コ
ンバータの AD9748/AD9740/AD9742/AD9744 ファミリと
ピン・コンパチブルであり、特に通信システムの送信信
号パス向けに最適化されています。すべてのデバイスは、
同じインターフェース、LFCSP_VQ パッケージ、ピン配
置を持つため、性能、分解能、価格に応じて柔軟な部品
選択が可能です。AD9704/AD9705/ AD9706/AD9707 は極
めて優れた AC 性能と DC 性能を持ち、最大 175 MSPS の
更新レートをサポートしています。
AD9704/AD9705/AD9706/AD9707 は、1.7 V～3.6 V の柔軟
な電源動作範囲と低消費電力を持つため、ポータブルお
よび低消費電力アプリケーションに最適です。
Rev. A
フル・スケール電流出力の削減と性能とのトレードオフ
を行うことにより、AD9704/AD9705/AD9706/AD9707 の消
費電力は 15 mW まで削減することができます。さらに、
パワーダウン・モードでは、スタンバイ消費電力を約 2.2
mW に削減することができます。
AD9704/AD9705/AD9706/AD9707 には、DAC 性能を強化す
る高度なプログラム性を提供するオプションのシリア
ル・ペリフェラル・インターフェース(SPI®)があります。
調整可能な出力コモン・モード機能を使うと、0 V～1.2 V
のコモン・モードを必要とする他の部品へ容易にインター
フェースすることができます。
エッジ検出の入力ラッチと 1.0 V の温度補償されたバン
ド・ギャップ・リファレンスが内蔵されているため、完
全なモノリシック DAC ソリューションを提供します。デ
ジタル入力では、1.8 V と 3.3 V の CMOS ロジック・ファ
ミリをサポートしています。
－ 3/51 －
AD9704/AD9705/AD9706/AD9707
仕様
DC 仕様(3.3 V)
特に指定がない限り、TMIN～TMAX、AVDD = 3.3 V、DVDD = 3.3 V、CLKVDD = 3.3 V、IOUTFS = 2 mA。
表 1.
Parameter
RESOLUTION
DC ACCURACY1
Integral Nonlinearity (INL)
Precalibration
Integral Nonlinearity (INL)
Postcalibration
Differential Nonlinearity (DNL)
Precalibration
Differential Nonlinearity (DNL)
Postcalibration
ANALOG OUTPUT
Offset Error
Gain Error (With External
Reference)
Gain Error (With Internal
Reference)
Full-Scale Output Current2
Output Compliance Range
(From OTCM to
IOUTA/IOUTB)
Output Resistance
Output Capacitance
REFERENCE OUTPUT
Reference Voltage
Reference Output Current3
REFERENCE INPUT
Input Compliance Range
Reference Input Resistance
(Reference Powered Up)
Reference Input Resistance
(Reference Powered Down)
Small Signal Bandwidth
TEMPERATURE COEFFICIENTS
Offset Drift
Gain Drift (Without Internal
Reference)
Gain Drift (With Internal
Reference)
Reference Voltage Drift
POWER SUPPLY
Supply Voltage
AVDD
DVDD
CLKVDD
Analog Supply Current (IAVDD)
Digital Supply Current (IDVDD)4
Clock Supply Current (ICLKVDD)4
Power Dissipation4
Supply Current Sleep Mode
(IAVDD)
Supply Current Power-Down
Mode (IAVDD)
Supply Current Clock PowerDown Mode (IDVDD)5
Rev. A
Min
14
AD9707
Typ
Max
±1.4
Min
12
±6.0
±0.41
±0.9
±1.2
AD9706
Typ
Max
Min
10
±1.48
±0.10
±0.30
±4.4
±0.35
±0.4
AD9705
Typ
Max
Min
8
±0.36
AD9704
Typ
Max
±0.03
±0.09
±0.10
±1.17
±0.09
±0.13
Unit
Bits
LSB
LSB
±0.31
±0.02
±0.08
±0.03
LSB
LSB
−0.03
−2.7
0
−0.1
+0.03
+2.7
−0.03
−2.7
0
−0.1
+0.03
+2.7
−0.03
−2.7
0
−0.1
+0.03
+2.7
−0.03
−2.7
0
−0.1
+0.03
+2.7
% of FSR
% of FSR
−2.7
−0.1
+2.7
−2.7
−0.1
+2.7
−2.7
−0.1
+2.7
−2.7
−0.1
+2.7
% of FSR
1
−0.8
2
5
+0.8
1
−0.8
2
5
+0.8
1
−0.8
2
5
+0.8
1
−0.8
2
5
+0.8
mA
V
200
5
0.98
1.025
100
0.1
200
5
1.08
0.98
1.25
0.1
1.025
100
200
5
1.08
0.98
1.25
0.1
1.025
100
MΩ
pF
200
5
1.08
0.98
1.25
0.1
1.025
100
1.08
V
nA
1.25
10
10
10
10
V
kΩ
1
1
1
1
MΩ
0.5
0.5
0.5
0.5
MHz
0
0
0
0
±29
±29
±29
±29
±40
±40
±40
±40
±25
±25
±25
±25
ppm of
FSR/°C
ppm of
FSR/°C
ppm of
FSR/°C
ppm/°C
3.3
3.3
3.3
5.2
5.9
4.1
50.2
0.37
3.6
3.6
3.6
6.7
6.6
4.7
57
0.4
3.3
3.3
3.3
5.2
5.4
4.1
48.5
0.37
3.6
3.6
3.6
6.7
6.6
4.7
57
0.4
3.3
3.3
3.3
5.1
5.0
4.1
46.9
0.37
0.7
7.5
0.7
7.5
0.7
0.6
1
0.6
1
0.6
－ 4/51 －
3.6
3.6
3.6
6.7
6.6
4.7
57
0.4
1
3.3
3.3
3.3
5.1
4.6
4.1
45.5
0.37
3.6
3.6
3.6
6.7
6.6
4.7
57
0.4
V
V
V
mA
mA
mA
mW
mA
0.7
7.5
μA
0.6
1
mA
AD9704/AD9705/AD9706/AD9707
Parameter
Supply Current Clock PowerDown Mode (ICLKVDD)5
Power Supply Rejection Ratio
(AVDD)6
OPERATING RANGE
Min
AD9707
Typ
Max
42.5
58
−0.2
+0.03
−40
Min
+0.2
−0.2
+85
−40
AD9706
Typ
Max
42.5
58
+0.03
Min
+0.2
−0.2
+85
−40
AD9705
Typ
Max
42.5
58
+0.03
AD9704
Typ
Max
42.5
58
Min
+0.2
−0.2
+85
−40
+0.03
+0.2
+85
Unit
μA
% of
FSR/V
°C
1
25°C でバーチャル・グラウンドを駆動し、IOUTA で測定。
公称フル・スケール電流 IOUTFS は、IREF 電流の 32 倍。
3
すべての外部負荷の駆動には、入力バイアス電流 100 nA 未満の外付けバッファ・アンプを使用する必要があります。
4
差動クロックを使い、fCLOCK = 175 MSPS、かつ fOUT = 1.0 MHz で測定。
5
差動クロックを使い、fCLOCK = 100 MSPS、かつ fOUT = 1.0 MHz で測定。
6
±5%の電源電圧変動。
2
ダイナミック仕様(3.3 V)
特に指定がない限り、TMIN ～ TMAX、AVDD = 3.3 V、DVDD = 3.3 V、CLKVDD = 3.3 V、IOUTFS = 2 mA、差動トランス結合出
力、453 Ω 差動終端1。
表 2.
AD9707
Parameter
DYNAMIC PERFORMANCE
Maximum Output Update Rate (fCLOCK)
Output Settling Time (tST) (to 0.1%)2
Output Propagation Delay (tPD)
Glitch Impulse
Output Rise Time (10% to 90%)2
Output Fall Time (10% to 90%)2
AC LINEARITY
Spurious-Free Dynamic Range to
Nyquist
fCLOCK = 10 MSPS; fOUT = 2.1 MHz
fCLOCK = 25 MSPS; fOUT = 2.1 MHz
fCLOCK = 65 MSPS; fOUT = 5.1 MHz
fCLOCK = 65 MSPS; fOUT = 10.1 MHz
fCLOCK = 80 MSPS; fOUT = 1.0 MHz
fCLOCK = 125 MSPS; fOUT = 15.1 MHz
fCLOCK = 125 MSPS; fOUT = 25.1 MHz
fCLOCK = 175 MSPS; fOUT = 20.1 MHz
fCLOCK = 175 MSPS; fOUT = 40.1 MHz
Noise Spectral Density
fCLOCK = 175 MSPS; fOUT = 6.0 MHz;
IOUTFS = 2 mA
ENOB at IOUTFS = 2 mA
fCLOCK = 175 MSPS; fOUT = 6.0 MHz;
IOUTFS = 5 mA
ENOB at IOUTFS = 5 mA
fCLOCK = 175 MSPS; fOUT = 6.0 MHz;
IOUTFS = 1 mA
ENOB at IOUTFS = 1 mA
1
2
Min
Typ
175
74
AD9706
Max
Min
Typ
175
Min
Typ
Min
Typ
Unit
11
4
5
2.5
2.5
11
4
5
2.5
2.5
MSPS
ns
ns
pV-s
ns
ns
84
84
84
83
83
78
77
75
72
84
83
84
83
82
78
77
75
71
84
84
84
83
82
78
76
75
71
70
68
70
71
70
68
69
69
67
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
−12
7
8.0
dBc/Hz
72
175
Max
11
4
5
2.5
2.5
72
175
AD9704
Max
11
4
5
2.5
2.5
−149
−146
−137
11.3
−157
10.9
9.5
66
Bits
dBc/Hz
12.5
−145
Bits
dBc/Hz
10.6
Bits
図 70 参照。
500Ω 負荷のシングルエンドで測定。
Rev. A
AD9705
Max
－ 5/51 －
AD9704/AD9705/AD9706/AD9707
デジタル仕様(3.3 V)
特に指定がない限り、TMIN ～ TMAX、AVDD = 3.3 V、DVDD = 3.3 V、CLKVDD = 3.3 V、IOUTFS = 2 mA。
表 3.
AD9707
Parameter
DIGITAL INPUTS1
Logic 1 Voltage
Min
Typ
2.1
3
Logic 0 Voltage
Logic 1 Current
0
−10
Typ
2.1
3
0
−10
AD9705
Max
Min
Typ
2.1
3
0.9
+10
10
Input Capacitance
0
−10
Min
Typ
2.1
3
0.9
+10
10
5
AD9704
Max
0
−10
10
5
5
Max
Unit
V
0.9
V
+10
µA
10
µA
5
pF
Input Setup Time (tS); +25°C
1.4
1.4
1.4
1.4
ns
Input Hold Time (tH); +25°C
0.3
0.3
0.3
0.3
ns
Input Setup Time (tS); −40°C to
+85°C
Input Hold Time (tH); −40°C to
+85°C
Latch Pulse Width (tLPW)
1.6
1.6
1.6
1.6
ns
0.6
0.6
0.6
0.6
ns
2.8
2.8
2.8
2.8
ns
CLK INPUTS
2
Min
0.9
+10
Logic 0 Current
1
AD9706
Max
2
Input Voltage Range
0
Common-Mode Voltage
Differential Voltage
0.75
0.5
1.5
1.5
3
0
2.25
0.75
0.5
1.5
1.5
CLK+ピンはシングルエンド・クロック入力モードに含まれます。
差動クロック入力モードに設定した場合、CLK+入力と CLK–入力に適用可能。
Rev. A
－ 6/51 －
3
0
2.25
0.75
0.5
1.5
1.5
3
0
2.25
0.75
0.5
1.5
1.5
3
V
2.25
V
V
AD9704/AD9705/AD9706/AD9707
DC 仕様(1.8 V)
特に指定がない限り、TMIN ～ TMAX、AVDD = 1.8 V、DVDD = 1.8 V、CLKVDD = 1.8 V、IOUTFS = 2 mA。
表 4.
AD9707
Parameter
RESOLUTION
DC ACCURACY1
Integral Nonlinearity (INL)
Precalibration
Differential Nonlinearity (DNL)
Precalibration
ANALOG OUTPUT
Offset Error
Gain Error (With Internal
Reference)
Full-Scale Output Current2
Output Compliance Range
(With OTCM = AGND)
Output Resistance
Output Capacitance
REFERENCE OUTPUT
Reference Voltage
Reference Output Current3
REFERENCE INPUT
Input Compliance Range
Reference Input
Resistance(Reference Powered
Up)
Reference Input Resistance
(External Reference)
Small Signal Bandwidth
TEMPERATURE COEFFICIENTS
Offset Drift
Gain Drift (Without Internal
Reference)
Gain Drift (With Internal
Reference)
Reference Voltage Drift
POWER SUPPLY
Supply Voltage
AVDD
DVDD
CLKVDD
Analog Supply Current (IAVDD)
Digital Supply Current (IDVDD)4
Clock Supply Current
(ICLKVDD)4
Power Dissipation4
Supply Current Sleep Mode
(IAVDD)
Supply Current Power-Down
Mode (IAVDD)
Rev. A
Min
14
AD9706
Typ
Max
±1.4
Min
12
AD9705
Typ
Max
±6.03
±0.42
±1.2
±4.34
−0.03
−2.7
0
−0.2
+0.03
+2.7
1
−0.8
2
4
+0.8
0.98
1.025
100
0.1
1.7
1.7
1.7
AD9704
Typ
Max
±1.50
±0.10
±0.36
±1.17
−0.03
−2.7
0
−0.2
+0.03
+2.7
1
−0.8
2
4
+0.8
200
5
Min
10
Typ
Max
Unit
Bits
±0.36
±0.03
±0.09
LSB
±0.09
±0.30
±0.02
±0.07
LSB
−0.03
−2.7
0
−0.2
+0.03
+2.7
−0.03
−2.7
0
−0.2
+0.03
+2.7
% of FSR
% of FSR
1
−0.8
2
4
+0.8
1
−0.8
2
4
+0.8
mA
V
200
5
1.08
0.98
1.25
0.1
1.025
100
Min
8
200
5
1.08
0.98
1.25
0.1
1.025
100
MΩ
pF
200
5
1.08
0.98
1.25
0.1
1.025
100
1.08
V
nA
1.25
10
10
10
10
V
kΩ
1
1
1
1
MΩ
0.5
0.5
0.5
0.5
MHz
0
0
0
0
±30
±30
±30
±30
±60
±60
±60
±60
±25
±25
±25
±25
ppm of
FSR/°C
ppm of
FSR/°C
ppm of
FSR/°C
ppm/°C
4.8
1.5
1.5
V
V
V
mA
mA
mA
1.8
1.8
1.8
3.8
1.3
1.3
1.7
1.7
1.7
4.8
1.5
1.5
1.8
1.8
1.8
3.8
1.2
1.3
11.5
0.3
13.2
0.4
5
6
1.7
1.7
1.7
4.8
1.5
1.5
1.8
1.8
1.8
3.8
1.1
1.3
4.8
1.5
1.5
1.8
1.8
1.8
3.8
1.0
1.3
11.3
0.3
13.2
0.4
11.1
0.3
13.2
0.4
11.0
0.3
13.2
0.4
mW
mA
5
6
5
6
5
6
μA
－ 7/51 －
1.7
1.7
1.7
AD9704/AD9705/AD9706/AD9707
AD9707
Parameter
Supply Current Clock PowerDown Mode (IDVDD) 4
Supply Current Clock PowerDown Mode (ICLKVDD)4
Power Supply Rejection Ratio
(AVDD)5
OPERATING RANGE
Min
−1
AD9706
Typ
0.22
Max
0.28
9.5
16
−0.1
+1
−1
+85
−40
−40
Min
AD9705
Typ
0.22
Max
0.28
Min
9.5
16
−0.1
+1
−1
+85
−40
AD9704
Typ
0.22
Max
0.28
Min
9.5
16
−0.1
+1
−1
+85
−40
Typ
0.22
Max
0.28
Unit
mA
9.5
16
μA
−0.1
+1
% of
FSR/V
°C
+85
1
25°C でバーチャル・グラウンドを駆動し、IOUTA で測定。
公称フル・スケール電流 IOUTFS は、IREF 電流の 32 倍。
3
すべての外部負荷の駆動には、入力バイアス電流 100 nA 未満の外付けバッファ・アンプを使用する必要があります。
4
差動クロックを使い、fCLOCK = 80 MSPS、かつ fOUT = 1 MHz で測定。
5
±5%の電源電圧変動、25°C で IOUTFS = 1 mA。
2
ダイナミック仕様(1.8 V)
特に指定がない限り、TMIN ～ TMAX、AVDD = 1.8 V、DVDD = 1.8 V、CLKVDD = 1.8 V、IOUTFS = 1 mA、差動トランス結合出
力、453 Ω 差動終端 1。
表 5.
AD9707
Parameter
DYNAMIC PERFORMANCE
Maximum Output Update
Rate(fCLOCK)
Output Settling Time (tST) (to 0.1%)2
Output Propagation Delay (tPD)
Glitch Impulse
Output Rise Time (10% to 90%)2
Output Fall Time (10% to 90%)2
AC LINEARITY
Spurious-Free Dynamic Range to
Nyquist
fCLOCK = 10 MSPS; fOUT = 2.1
MHz
fCLOCK = 25 MSPS; fOUT = 2.1
MHz
fCLOCK = 25 MSPS; fOUT = 5.1
MHz
fCLOCK = 65 MSPS; fOUT = 10.1
MHz
fCLOCK = 65 MSPS; fOUT = 15.1
MHz
fCLOCK = 80 MSPS; fOUT = 1.0
MHz
fCLOCK = 80 MSPS; fOUT = 15.1
MHz
fCLOCK = 80 MSPS; fOUT = 30.1
MHz
Noise Spectral Density
fCLOCK = 80 MSPS; fOUT = 10
MHz; IOUTFS = 1 mA
ENOB at IOUTFS = 1 mA
fCLOCK = 80 MSPS; fOUT = 10
MHz; IOUTFS = 2 mA
ENOB at IOUTFS = 2 mA
1
2
Min
Typ
80
74
AD9706
Max
Min
Typ
80
Min
Typ
80
AD9704
Max
Min
Typ
80
Max
Unit
MSPS
11
5.6
5
2.5
2.5
11
5.6
5
2.5
2.5
11
5.6
5
2.5
2.5
11
5.6
5
2.5
2.5
ns
ns
pV-s
ns
ns
86
86
85
70
dBc
87
86
84
68
dBc
82
82
82
68
dBc
82
79
78
70
dBc
77
76
74
69
dBc
70
dBc
82
72
82
72
82
66
77
77
77
68
dBc
60
59
59
60
dBc
−141.0
−139.4
−135.1
−126.3
dBc/Hz
10.5
−145.7
10.2
9.5
8.0
Bits
dBc/Hz
10.3
Bits
図 70 参照。
500Ω 負荷のシングルエンドで測定。
Rev. A
AD9705
Max
－ 8/51 －
AD9704/AD9705/AD9706/AD9707
デジタル仕様(1.8 V)
特に指定がない限り、TMIN ～ TMAX、AVDD = 1.8 V、DVDD = 1.8 V、CLKVDD = 1.8 V、IOUTFS = 1 mA。
表 6.
AD9707
Parameter
DIGITAL INPUTS1
Logic 1 Voltage
Min
Typ
1.2
1.8
Logic 0 Voltage
Logic 1 Current
0
−10
Typ
1.2
1.8
AD9705
Max
0
Min
Typ
1.2
1.8
0.5
−10
0
−10
+10
+10
Input Capacitance
Min
Typ
1.2
1.8
0.5
0
−10
+10
+10
5
AD9704
Max
+10
5
5
Max
Unit
V
0.5
V
+10
µA
+10
µA
5
pF
Input Setup Time (tS); 25°C
2.3
2.3
2.3
2.3
ns
Input Hold Time (tH); 25°C
0
0
0
0
ns
Input Setup Time (tS); −40°C to
+85°C
Input Hold Time (tH); −40°C to
+85°C
Latch Pulse Width (tLPW)
2.4
2.4
2.4
2.4
ns
0.1
0.1
0.1
0.1
ns
6.2
6.2
6.2
6.2
ns
CLK INPUTS
2
Min
0.5
+10
Logic 0 Current
1
AD9706
Max
2
Input Voltage Range
0
Common-Mode Voltage
Differential Voltage
0.4
0.5
0.9
1.5
1.8
0
1.3
0.4
0.5
0.9
1.5
1.8
0
1.3
0.4
0.5
0.9
1.5
1.8
0
1.3
0.4
0.5
CLK+ピンはシングルエンド・クロック入力モードに含まれます。
差動クロック入力モードに設定した場合、CLK+入力と CLK–入力に適用可能。
タイミング図
DBO TO DB13
tS
tH
CLOCK
tLPW
tPD
tST
IOUTA
OR
IOUTB
図 2.タイミング図
Rev. A
－ 9/51 －
05926-002
0.1%
0.1%
0.9
1.5
1.8
V
1.3
V
V
AD9704/AD9705/AD9706/AD9707
絶対最大定格
表 7.
Parameter
AVDD
DVDD
CLKVDD
ACOM
ACOM
DCOM
AVDD
AVDD
DVDD
SLEEP
Digital Inputs, MODE
IOUTA, IOUTB
REFIO, FS ADJ, OTCM
CLK+, CLK–, CMODE
Junction Temperature
Storage Temperature
Range
Lead Temperature
(10 sec)
Rev. A
With
Respect to
ACOM
DCOM
CLKCOM
DCOM
CLKCOM
CLKCOM
DVDD
CLKVDD
CLKVDD
DCOM
DCOM
ACOM
ACOM
CLKCOM
Rating
−0.3 V to +3.9 V
−0.3 V to +3.9 V
−0.3 V to +3.9 V
−0.3 V to +0.3 V
−0.3 V to +0.3 V
−0.3 V to +0.3 V
−3.9 V to +3.9 V
−3.9 V to +3.9 V
−3.9 V to +3.9 V
−0.3 V to DVDD + 0.3 V
−0.3 V to DVDD + 0.3 V
−1.0 V to AVDD + 0.3 V
−0.3 V to AVDD + 0.3 V
−0.3 V to CLKVDD + 0.3 V
150°C
上記の絶対最大定格を超えるストレスを加えるとデバイ
スに恒久的な損傷を与えることがあります。この規定は
ストレス定格の規定のみを目的とするものであり、この
仕様の動作のセクションに記載する規定値以上でのデバ
イス動作を定めたものではありません。デバイスを長時
間絶対最大定格状態に置くとデバイスの信頼性に影響を
与えます。
熱特性1
表 8.熱抵抗
Package Type
32-Lead LFCSP_VQ
1
θJA
32.5
Unit
°C/W
熱抵抗の測定は、EIA/JESD51-7 に準拠して自然空冷の 4 層ボードで実
施。
ESD の注意
−65°C to +150°C
ESD（静電放電）の影響を受けやすいデバイ
スです。電荷を帯びたデバイスや回路ボード
は、検知されないまま放電することがありま
す。本製品は当社独自の特許技術である ESD
保護回路を内蔵してはいますが、デバイスが
高エネルギーの静電放電を被った場合、損傷
を生じる可能性があります。したがって、性
能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めし
ます。
300°C
－ 10/51 －
AD9704/AD9705/AD9706/AD9707
ピン配置およびピン機能説明
32
31
30
29
28
27
26
25
DB8
DB9
DB10
DB11
DB12
DB13 (MSB)
DCOM
SLEEP/CSB
AD9707
1
2
3
4
5
6
7
8
PIN 1
INDICATOR
AD9707
TOP VIEW
(Not to Scale)
24
23
22
21
20
19
18
17
FS ADJ
REFIO
ACOM
IOUTA
IOUTB
OTCM
AVDD
PIN/SPI/RESET
05926-003
DB0 (LSB)
DCOM
CLKVDD
CLK+
CLK–
CLKCOM
CMODE/SCLK
MODE/SDIO
9
10
11
12
13
14
15
16
DB7
DB6
DVDD
DB5
DB4
DB3
DB2
DB1
図 3.AD9707 のピン配置
表 9.AD9707 のピン機能説明
ピン番号
記号
説明
27
DB13 (MSB)
最上位ビット(MSB)
28 ～ 32, 1,
2, 4～8
9
DB12～DB1
データ・ビット 12～データ・ビット 1。
DB0 (LSB)
最下位ビット(LSB)
25
SLEEP/CSB
ピ ン ・ モ ー ド で 、 ア ク テ ィ ブ ・ ハ イ を 入 力 す る と チ ッ プ が パ ワ ー ダ ウ ン し ま す 。
SPI モードでは、アクティブ・ローのチップ・セレクト(アクティブ・ロー)。
23
REFIO
リファレンス電圧入力/出力。内部リファレンス電圧のディスエーブル時は、リファレンス入力として機能。内部
リファレンス電圧のアクティブ時は、1.0 V のリファレンス出力として機能。内部リファレンス電圧のアクティブ
時には 0.1 μF のコンデンサを ACOM との間に接続することが必要。
24
FS ADJ
フル・スケール電流出力の調整
22
ACOM
アナログ・コモン。
20
IOUTB
相補 DAC 電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。
21
IOUTA
DAC の電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。
18
AVDD
アナログ電源電圧(1.7 V～3.6 V)。
19
OTCM
調整可能なコモン・モード電圧出力。詳細については、動作原理のセクションを参照してください。
17
PIN/SPI/RESET
SPI モードまたはピン・モードの動作を選択します。ピン・モード動作の場合はアクティブ・ハイを、SPI モード
動作の場合はアクティブ・ローを、それぞれ入力します。ハイ・パルスを入力すると、SPI レジスタがデフォル
ト値にリセットされます。
16
MODE/SDIO
ピン・モードでは、入力データ・フォーマットを選択します。ストレート・バイナリの場合は DCOM へ、2 の補数
の場合は DVDD へ、それぞれ接続します。SPI モードでは、SPI データ入力/出力として機能します。
15
CMODE/SCLK
ピン ・モード では、ク ロック入力 タイプを 選択しま す。シング ルエンド ・クロッ ク・レシー バの場合 は
CLKCOM へ(CLK+を駆動、CLK–は解放)、差動レシーバの場合は CLKVDD へそれぞれ接続します。SPI モード
では、シリアル・データ・クロック入力として機能します。
14
CLKCOM
クロック・コモン。
13
CLK−
負の差動クロック入力。
12
CLK+
正の差動クロック入力。
11
CLKVDD
クロック電源電圧(1.7 V～3.6 V)。
10, 26
DCOM
デジタル・コモン。
3
DVDD
デジタル電源電圧(1.7 V～3.6 V)。
Rev. A
－ 11/51 －
AD9704/AD9705/AD9706/AD9707
32
31
30
29
28
27
26
25
DB6
DB7
DB8
DB9
DB10
DB11 (MSB)
DCOM
SLEEP/CSB
AD9706
1
2
3
4
5
6
7
8
PIN 1
INDICATOR
AD9706
TOP VIEW
(Not to Scale)
24
23
22
21
20
19
18
17
FS ADJ
REFIO
ACOM
IOUTA
IOUTB
OTCM
AVDD
PIN/SPI/RESET
NC = NO CONNECT
05926-083
NC
DCOM
CLKVDD
CLK+
CLK–
CLKCOM
CMODE/SCLK
MODE/SDIO
9
10
11
12
13
14
15
16
DB5
DB4
DVDD
DB3
DB2
DB1
DB0 (LSB)
NC
図 4.AD9706 のピン配置
表 10.AD9706 のピン機能説明
ピン番号
記号
説明
27
DB11 (MSB)
最上位ビット(MSB)
28～32,
1, 2, 4～6
7
DB10～DB1
データ・ビット 10～データ・ビット 1。
DB0 (LSB)
最下位ビット(LSB)
25
SLEEP/CSB
ピン・モードで、アクティブ・ハイを入力するとチップがパワーダウンします。
SPI モードでは、アクティブ・ローのチップ・セレクト(アクティブ・ロー)。
24
FS ADJ
フル・スケール電流出力の調整
23
REFIO
リファレンス電圧入力/出力。内部リファレンス電圧のディスエーブル時は、リファレンス入力として機能。内部
リファレンス電圧のアクティブ時は、1.0 V のリファレンス出力として機能。内部リファレンス電圧のアクティブ
時には 0.1 μF のコンデンサを ACOM に接続することが必要。
22
ACOM
アナログ・コモン。
21
IOUTA
DAC の電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。
20
IOUTB
相補 DAC 電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。
19
OTCM
調整可能なコモン・モード電圧出力。詳しくは動作原理のセクションを参照してください。
18
AVDD
アナログ電源電圧(1.7 V～3.6 V)。
17
PIN/SPI/RESET
SPI モードまたはピン・モードを選択します。ピン・モードの場合はアクティブ・ハイを、SPI モードの場合はア
クティブ・ローを、それぞれ入力します。ハイ・パルスを入力すると、SPI レジスタがデフォルト値にリセット
されます。
16
MODE/SDIO
ピン・モードでは、入力データ・フォーマットを選択します。ストレート・バイナリの場合は DCOM へ、2 の補
数の場合は DVDD へ、それぞれ接続します。SPI モードでは、SPI データ入力/出力として機能します。
15
CMODE/SCLK
ピン・モードでは、クロック入力タイプを選択します。シングルエンド・クロック・レシーバの場合は
CLKCOM へ(CLK+を駆動、CLK–は解放)、差動レシーバの場合は CLKVDD へそれぞれ接続します。
SPI モードでは、シリアル・データ・クロック入力として機能します。
14
CLKCOM
クロック・コモン。
13
CLK−
負の差動クロック入力。
12
CLK+
正の差動クロック入力。
11
CLKVDD
クロック電源電圧(1.7 V～3.6 V)。
10, 26
DCOM
デジタル・コモン。
8, 9
NC
未接続。
3
DVDD
デジタル電源電圧(1.7 V～3.6 V)。
Rev. A
－ 12/51 －
AD9704/AD9705/AD9706/AD9707
32
31
30
29
28
27
26
25
DB4
DB5
DB6
DB7
DB8
DB9 (MSB)
DCOM
SLEEP/CSB
AD9705
1
2
3
4
5
6
7
8
PIN 1
INDICATOR
AD9705
TOP VIEW
(Not to Scale)
24
23
22
21
20
19
18
17
FS ADJ
REFIO
ACOM
IOUTA
IOUTB
OTCM
AVDD
PIN/SPI/RESET
NC = NO CONNECT
05926-085
NC
DCOM
CLKVDD
CLK+
CLK–
CLKCOM
CMODE/SCLK
MODE/SDIO
9
10
11
12
13
14
15
16
DB3
DB2
DVDD
DB1
DB0 (LSB)
NC
NC
NC
図 5.AD9705 のピン配置
表 11.AD9705 のピン機能説明
ピン番号
記号
説明
27
DB9 (MSB)
最上位ビット(MSB)
28～32,
1, 2, 4
5
DB8～DB1
データ・ビット 8～データ・ビット 1。
DB0 (LSB)
最下位ビット(LSB)
25
SLEEP/CSB
ピン・モードで、アクティブ・ハイを入力するとチップがパワーダウンします。
SPI モードでは、アクティブ・ローのチップ・セレクト(アクティブ・ロー)。
24
FS ADJ
フル・スケール電流出力の調整
23
REFIO
リファレンス電圧入力/出力。内部リファレンス電圧のディスエーブル時は、リファレンス入力として機能。内部リ
ファレンス電圧のアクティブ時は、1.0 V のリファレンス出力として機能。内部リファレンス電圧のアクティブ時に
は 0.1 μF のコンデンサを ACOM に接続することが必要。
22
ACOM
アナログ・コモン。
21
IOUTA
DAC の電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。
20
IOUTB
相補 DAC 電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。
19
OTCM
調整可能なコモン・モード電圧出力。詳しくは動作原理のセクションを参照してください。
18
AVDD
アナログ電源電圧(1.7 V～3.6 V)。
17
PIN/SPI/RESET
SPI モードまたはピン・モードを選択します。ピン・モードの場合はアクティブ・ハイを、SPI モードの場合はアク
ティブ・ローを、それぞれ入力します。ハイ・パルスを入力すると、SPI レジスタがデフォルト値にリセットされ
ます。
16
MODE/SDIO
ピン・モードでは、入力データ・フォーマットを選択します。ストレート・バイナリの場合は DCOM へ、2 の補数
の場合は DVDD へ、それぞれ接続します。SPI モードでは、SPI データ入力/出力として機能します。
15
CMODE/SCLK
ピン・モードでは、クロック入力タイプを選択します。シングルエンド・クロック・レシーバの場合は CLKCOM
へ(CLK+を駆動、CLK–は解放)、差動レシーバの場合は CLKVDD へそれぞれ接続します。
SPI モードでは、シリアル・データ・クロック入力として機能します。
14
CLKCOM
クロック・コモン。
13
CLK−
負の差動クロック入力。
12
CLK+
正の差動クロック入力。
11
CLKVDD
クロック電源電圧(1.7 V～3.6 V)。
10, 26
DCOM
デジタル・コモン。
6～9
NC
未接続。
3
DVDD
デジタル電源電圧(1.7 V～3.6 V)。
Rev. A
－ 13/51 －
AD9704/AD9705/AD9706/AD9707
32
31
30
29
28
27
26
25
DB2
DB3
DB4
DB5
DB6
DB7 (MSB)
DCOM
SLEEP/CSB
AD9704
1
2
3
4
5
6
7
8
PIN 1
INDICATOR
AD9704
TOP VIEW
(Not to Scale)
24
23
22
21
20
19
18
17
FS ADJ
REFIO
ACOM
IOUTA
IOUTB
OTCM
AVDD
PIN/SPI/RESET
NC = NO CONNECT
05926-084
NC
DCOM
CLKVDD
CLK+
CLK–
CLKCOM
CMODE/SCLK
MODE/SDIO
9
10
11
12
13
14
15
16
DB1
DB0 (LSB)
DVDD
NC
NC
NC
NC
NC
図 6.AD9704 のピン配置
表 12.AD9704 のピン機能説明
ピン番号
記号
説明
27
DB7 (MSB)
最上位ビット(MSB)
28～32, 1
DB6～DB1
データ・ビット 6～データ・ビット 1。
2
DB0 (LSB)
最下位ビット(LSB)
25
SLEEP/CSB
ピ ン ・ モ ー ド で 、 ア ク テ ィ ブ ・ ハ イ を 入 力 す る と チ ッ プ が パ ワ ー ダ ウ ン し ま す 。
SPI モードでは、アクティブ・ローのチップ・セレクト(アクティブ・ロー)。
24
FS ADJ
フル・スケール電流出力の調整
23
REFIO
リファレンス電圧入力/出力。内部リファレンス電圧のディスエーブル時は、リファレンス入力として機能。内部
リファレンス電圧のアクティブ時は、1.0 V のリファレンス出力として機能。内部リファレンス電圧のアクティブ
時には 0.1 μF のコンデンサを ACOM に接続することが必要。
22
ACOM
アナログ・コモン。
21
IOUTA
DAC の電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。
20
IOUTB
相補 DAC 電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。
19
OTCM
調整可能なコモン・モード電圧出力。詳しくは動作原理のセクションを参照してください。
18
AVDD
アナログ電源電圧(1.7 V～3.6 V)。
17
PIN/SPI/RESET
SPI モードまたはピン・モードの動作を選択します。ピン・モード動作の場合はアクティブ・ハイを、SPI モード
動作の場合はアクティブ・ローを、それぞれ入力します。ハイ・パルスを入力すると、SPI レジスタがデフォルト
値にリセットされます。
16
MODE/SDIO
ピン・モードでは、入力データ・フォーマットを選択します。ストレート・バイナリの場合は DCOM へ、2 の補数
の場合は DVDD へ、それぞれ接続します。 SPI モードでは、SPI データ入力/出力として機能します。
15
CMODE/SCLK
ピン・モードでは、クロック入力タイプを選択します。シングルエンド・クロック・レシーバの場合は CLKCOM
へ (CLK+ を 駆 動 、 CLK– は 解 放 ) 、 差 動 レ シ ー バ の 場 合 は CLKVDD へ そ れ ぞ れ 接 続 し ま す 。
SPI モードでは、シリアル・データ・クロック入力として機能します。
14
CLKCOM
クロック・コモン。
13
CLK−
負の差動クロック入力。
12
CLK+
正の差動クロック入力。
11
CLKVDD
クロック電源電圧(1.7 V～3.6 V)。
10, 26
DCOM
デジタル・コモン。
4～9
NC
未接続。
3
DVDD
デジタル電源電圧(1.7 V～3.6 V)。
Rev. A
－ 14/51 －
AD9704/AD9705/AD9706/AD9707
代表的な性能特性
AD9707
特に指定がない限り、VDD = 3.3 V、IOUTFS = 2 mA。
90
fCLOCK = 65MSPS
85
85
80
80
SFDR (dBc)
75
fCLOCK = 175MSPS
65
fCLOCK = 125MSPS
60
75
70
65
60
55
55
50
50
1
10
100
fOUT (MHz)
45
05926-005
45
0
85
85
80
80
75
75
SFDR (dBc)
90
70
65
60
55
50
50
3
4
5
fOUT (MHz)
45
0
90
85
85
80
80
75
75
SFDR (dBc)
90
70
65
55
55
50
50
15
20
25
fOUT (MHz)
30
35
45
50
55
60
10
20
30
40
50
60
65
70
80
70
80
IOUTFS = 5mA
IOUTFS = 1mA
0
10
20
30
40
50
60
fOUT (MHz)
図 9.SFDR 対 fOUT、65 MSPS
Rev. A
45
65
60
10
40
IOUTFS = 2mA
70
60
05926-007
SFDR (dBc)
95
5
35
図 11.SFDR 対 fOUT、175 MSPS
95
0
30
fOUT (MHz)
図 8.SFDR 対 fOUT、10 MSPS
45
25
65
55
2
20
70
60
05926-006
SFDR (dBc)
95
90
1
15
図 10.SFDR 対 fOUT、125 MSPS
95
0
10
fOUT (MHz)
図 7.SFDR 対 fOUT
45
5
05926-008
70
05926-009
90
SFDR (dBc)
95
fCLOCK = 10MSPS
05926-010
95
図 12.SFDR 対 fOUT および IOUTFS 、175 MSPS
－ 15/51 －
AD9704/AD9705/AD9706/AD9707
95
–115
90
–120
85
–125
OTCM = 0V
75
70
OTCM = 0.3V
65
OTCM = 1.2V
IOUTFS = 2mA
–135
–140
–145
60
–150
50
–155
10
20
30
40
50
60
70
–160
05926-011
0
80
fOUT (MHz)
0
50
60
70
80
90
80
75
75
70
fCLOCK = 175MSPS
70
60
55
55
50
50
–6
–4
AOUT (dBFS)
–2
0
45
05926-012
–8
fCLOCK = 125MSPS
65
60
45
–10
fCLOCK = 175MSPS
0
10
20
95
–120
90
80
fCLOCK = 125MSPS
IMD (dBc)
fCLOCK = 65MSPS
–140
fCLOCK = 175MSPS
60
50
40
50
60
70
fOUT (MHz)
80
45
05926-013
30
+85°C
65
55
20
80
70
–155
10
70
75
–150
0
60
+25°C
85
–125
–145
50
図 17. 2 トーン IMD 対低 fOUT および fCLOCK、0 dBFS
–115
–135
40
LOWER fOUT (MHz)
図 14.SFDR 対 AOUT および fCLOCK、fOUT = fCLOCK/5
–130
30
05926-015
IMD (dBc)
80
65
fCLOCK = 75MSPS
85
fCLOCK = 125MSPS
–40°C
0
10
20
30
40
50
60
70
LOWER fOUT (MHz)
図 15.NSD 対 fOUT および fCLOCK、0 dBFS
図 18. 2 トーン IMD 対低 fOUT および温度
0 dBFS、175 MSPS
－ 16/51 －
80
05926-016
85
SFDR (dBc)
40
95
fCLOCK = 65MSPS
90
NSD (dBc/Hz)
30
図 16.NSD 対 fOUT および IOUTFS、175 MSPS
95
Rev. A
20
fOUT (MHz)
図 13.SFDR 対 fOUT および OTCM、175 MSPS
–160
10
05926-014
IOUTFS = 5mA
55
45
IOUTFS = 1mA
–130
NSD (dBc/Hz)
SFDR (dBc)
80
AD9704/AD9705/AD9706/AD9707
0.6
1.0
0.5
0.4
DNL (LSB)
INL (LSB)
0.5
0
–0.5
0.3
0.2
0.1
0
–1.0
10000
15000
CODE
0
5000
10000
15000
05926-087
5000
80
05926-019
–0.2
0
05926-017
–1.5
–0.1
CODE
図 19.未キャリブレーション INL(typ)
図 22.キャリブレーション済み DNL(typ)
95
0.6
90
0.4
85
–40°C
80
SFDR (dBc)
DNL (LSB)
0.2
0
–0.2
75
+25°C
70
+85°C
65
60
–0.4
55
–0.6
50
0
5000
10000
45
05926-018
–0.8
15000
CODE
0
10
20
30
40
50
60
70
fOUT (MHz)
図 20.未キャリブレーション DNL(typ)
図 23.SFDR 対 fOUT および温度、175 MSPS
0.6
–10
0.2
–30
0
–40
–0.2
–0.4
–0.6
–50
–60
–70
–80
–90
–0.8
5000
10000
CODE
15000
–110
1
6
11
16
21
26
FREQUENCY (MHz)
図 21.キャリブレーション済み INL(typ)
図 24. 1 トーン SFDR
－ 17/51 －
31
36
05926-020
0
05926-086
–100
–1.0
Rev. A
fCLOCK = 78MSPS
fOUT = 15.0MHz
SFDR = 79dBc
AMPLITUDE = 0dBFS
–20
MAGNITUDE (dBm)
INL (LSB)
0.4
AD9704/AD9705/AD9706/AD9707
–10
–10
–30
SFDR = 74dBc
AMPLITUDE = 0dBFS
MAGNITUDE (dBm)
–40
–50
–60
–70
–80
–60
–70
–80
–100
–100
1
6
11
16
21
26
FREQUENCY (MHz)
31
36
SFDR = 69dBc
AMPLITUDE = 0dBFS
–50
–90
–110
–110
1
6
11
16
21
26
FREQUENCY (MHz)
図 25. 2 トーン SFDR
Rev. A
–40
–90
05926-021
MAGNITUDE (dBm)
–30
fCLOCK = 78MSPS
fOUT1 = 15.0MHz
fOUT2 = 15.4MHz
fOUT3 = 15.8MHz
fOUT4 = 16.2MHz
–20
図 26.4 トーン SFDR
－ 18/51 －
31
36
05926-022
fCLOCK = 78MSPS
fOUT1 = 15.0MHz
fOUT2 = 15.4MHz
–20
AD9704/AD9705/AD9706/AD9707
特に指定がない限り、VDD = 1.8 V、IOUTFS = 1 mA。
95
fCLOCK = 10MSPS
90
fCLOCK = 65MSPS
85
80
75
75
SFDR (dBc)
80
70
65
70
60
fCLOCK = 80MSPS
55
50
50
1
IOUTFS = 2mA
65
55
45
IOUTFS = 1mA
10
100
fOUT (MHz)
45
0
90
85
85
80
80
75
75
SFDR (dBc)
90
70
65
55
55
50
50
3
4
5
fOUT (MHz)
45
0
85
85
80
80
75
75
SFDR (dBc)
90
70
65
55
55
50
50
20
25
30
fOUT (MHz)
35
40
45
–10
20
25
30
35
40
fCLOCK = 80MSPS
fCLOCK = 65MSPS
–8
–6
–4
–2
AOUT (dBFS)
図 29.SFDR 対 fOUT、80 MSPS
Rev. A
15
65
60
15
10
70
60
05926-026
SFDR (dBc)
95
10
5
図 31.SFDR 対 fOUT および IOUTFS、80 MSPS
90
5
35
fOUT (MHz)
95
0
30
IOUTFS = 2mA
図 28.SFDR 対 fOUT、10 MSPS
45
25
IOUTFS = 1mA
65
60
2
20
70
60
05926-024
SFDR (dBc)
95
1
15
図 30.SFDR 対 fOUT および IOUTFS、65 MSPS
95
0
10
fOUT (MHz)
図 27.SFDR 対 fOUT
45
5
05926-027
60
05926-023
SFDR (dBc)
85
05926-028
90
図 32.SFDR 対 AOUT、fOUT = fCLOCK/5
－ 19/51 －
0
05926-029
95
AD9704/AD9705/AD9706/AD9707
–115
95
–120
90
85
–125
–135
80
fCLOCK = 80MSPS,
IOUTFS = 1mA
fCLOCK = 65MSPS,
IOUTFS = 1mA
IMD (dBc)
–140
fCLOCK = 65MSPS,
IOUTFS = 2mA
–150
70
65
60
fCLOCK = 80MSPS,
IOUTFS = 2mA
55
–155
5
10
15
20
25
30
35
40
45
05926-030
0
5
10
15
20
25
30
35
40
40
LOWER fOUT (MHz)
図 33.NSD 対 fOUT、fCLOCK、IOUTFS、0 dBFS
図 36. 2 トーン IMD 対低 fOUT および温度、80 MSPS
IOUTFS = 1 mA および 0 dBFS
95
95
90
90
85
85
80
+25°C
80
fCLOCK = 65MSPS
–40°C
IMD (dBc)
75
70
fCLOCK = 25MSPS
65
60
75
70
65
60
fCLOCK = 80MSPS
55
55
+80°C
50
50
0
5
10
15
20
25
30
35
40
LOWER fOUT (MHz)
45
05926-031
45
0
05926-033
50
fOUT (dBFS)
IMD (dBc)
+85°C
+25°C
–145
–160
–40°C
75
05926-034
NSD (dBc/Hz)
–130
0
5
10
15
20
25
30
35
LOWER fOUT (MHz)
図 34. 2 トーン IMD 対低 fOUT、IOUTFS = 1 mA および 0 dBFS
図 37. 2 トーン IMD 対低 fOUT および温度、80 MSPS
IOUTFS = 2 mA および 0 dBFS
95
1.0
90
85
0.5
fCLOCK = 65MSPS
75
INL (LSB)
IMD (dBc)
80
fCLOCK = 25MSPS
70
65
0.0
–0.5
60
fCLOCK = 80MSPS
55
–1.0
0
5
10
15
20
25
LOWER fOUT (MHz)
30
35
40
–1.5
05926-032
45
5000
10000
CODE
図 35. 2 トーン IMD 対低 fOUT、IOUTFS = 2 mA および 0 dBFS
Rev. A
0
図 38.未キャリブレーション INL(typ)
－ 20/51 －
15000
05926-035
50
AD9704/AD9705/AD9706/AD9707
0.6
–10
fCLOCK = 78MSPS
fOUT1 = 15.0MHz
fOUT2 = 15.4MHz
–20
0.4
–30
MAGNITUDE (dBm)
DNL (LSB)
0.2
0
–0.2
–0.4
SFDR = 77dBc
AMPLITUDE = 0dBFS
–40
–50
–60
–70
–80
–90
–0.6
5000
10000
15000
–110
CODE
1
6
–10
90
–20
MAGNITUDE (dBm)
SFDR (dBc)
80
75
+85°C
+25°C
60
15
20
25
30
35
40
–80
–110
05926-037
10
–10
SFDR = 80dBc
AMPLITUDE = 0dBFS
–30
–40
–50
–60
–70
–80
–90
1
6
11
16
21
26
FREQUENCY (MHz)
31
36
05926-039
–100
–110
6
11
16
21
26
図 43. 4 トーン SFDR
fCLOCK = 78MSPS
fOUT = 15.0MHz
–20
1
FREQUENCY (MHz)
図 40.SFDR の温度特性、80 MSPS
MAGNITUDE (dBm)
–70
–90
fOUT (MHz)
図 41. 1 トーン SFDR
Rev. A
–60
–100
5
36
SFDR = 77dBc
AMPLITUDE = 0dBFS
–50
50
0
31
fCLOCK = 78MSPS
fOUT1 = 15.0MHz
fOUT2 = 15.4MHz
fOUT3 = 15.8MHz
fOUT4 = 16.2MHz
–40
55
45
26
–30
–40°C
65
21
図 42. 2 トーン SFDR
95
70
16
FREQUENCY (MHz)
図 39.未キャリブレーション DNL(typ)
85
11
－ 21/51 －
31
36
05926-040
0
05926-038
–100
05926-036
–0.8
AD9704/AD9705/AD9706/AD9707
AD9704、AD9705、AD9706
特に指定がない限り、VDD = 3.3 V、IOUTFS = 2 mA。
0.01
–115
AD9704
–120
–125
INL (LSB)
NSD (dBc/Hz)
–130
AD9705
–135
–140
0
–145
AD9706
–150
AD9707
10
20
30
40
50
60
70
80
fOUT (MHz)
–0.01
0
200
400
600
800
1000
05926-044
0
05926-041
–160
1000
05926-045
–155
CODE
図 47.AD9705 の未キャリブレーション INL(typ)
図 44.AD9704、AD9705、AD9706、AD9707 NSD 対 fOUT
0 dBFS、175 MSPS
0.01
0.03
DNL (LSB)
0.02
INL (LSB)
0.01
0
0
–0.01
–0.01
0
50
100
150
200
250
CODE
05926-043
–0.02
0
200
400
600
800
CODE
図 48.AD9705 の未キャリブレーション DNL(typ)
図 45.AD9704 の未キャリブレーション INL(typ)
0.3
0.01
0.2
0.1
0
INL (LSB)
DNL (LSB)
0
–0.01
–0.1
–0.2
–0.3
–0.02
–0.5
0
50
100
150
200
250
CODE
05926-042
–0.03
1000
2000
3000
CODE
図 49.AD9706 の未キャリブレーション INL(typ)
図 46.AD9704 の未キャリブレーション DNL(typ)
Rev. A
0
－ 22/51 －
4000
05926-046
–0.4
AD9704/AD9705/AD9706/AD9707
–10
0.01
fCLOCK = 78MSPS
fOUT = 15.0MHz
–20
MAGNITUDE (dBm)
DNL (LSB)
SFDR = 75dBc
AMPLITUDE = 0dBFS
–30
0
–0.01
–0.02
–40
–50
–60
–70
–80
–90
–0.03
1000
2000
3000
4000
CODE
–110
05926-047
0
1
–30
31
36
–50
–60
–70
–80
–50
–60
–70
–80
–90
–90
–100
–100
1
6
11
16
21
26
31
36
FREQUENCY (MHz)
SFDR = 73dBc
AMPLITUDE = 0dBFS
–40
–110
1
6
11
16
21
26
31
36
FREQUENCY (MHz)
図 51.AD9704 の 1 トーン SFDR
05926-061
MAGNITUDE (dBm)
–40
05926-048
図 54.AD9705 の 2 トーン SFDR
–10
–10
fCLOCK = 78MSPS
fOUT1 = 15.0MHz
fOUT2 = 15.4MHz
–20
–30
–30
SFDR = 67dBc
AMPLITUDE = 0dBFS
MAGNITUDE (dBm)
–40
–50
–60
–70
–80
–40
–50
–60
–70
–80
–90
–90
–100
–100
6
11
16
21
26
31
FREQUENCY (MHz)
36
–110
05926-049
1
fCLOCK = 78MSPS
fOUT1 = 15.0MHz
SFDR = 77dBc
AMPLITUDE = 0dBFS
–20
1
6
11
16
21
26
FREQUENCY (MHz)
図 52.AD9704 の 2 トーン SFDR
図 55.AD9706 の 1 トーン SFDR
－ 23/51 －
31
36
05926-062
MAGNITUDE (dBm)
26
fCLOCK = 78MSPS
fOUT1 = 15.0MHz
fOUT2 = 15.4MHz
–20
SFDR = 67dBc
AMPLITUDE = 0dBFS
–30
MAGNITUDE (dBm)
21
–10
fCLOCK = 78MSPS
fOUT = 15.0MHz
–20
Rev. A
16
図 53.AD9705 の 1 トーン SFDR
–10
–110
11
FREQUENCY (MHz)
図 50.AD9706 の未キャリブレーション DNL(typ)
–110
6
05926-050
–100
–0.04
AD9704/AD9705/AD9706/AD9707
–10
fCLOCK = 78MSPS
fOUT1 = 15.0MHz
fOUT2 = 15.4MHz
–20
MAGNITUDE (dBm)
–30
SFDR = 77dBc
AMPLITUDE = 0dBFS
–40
–50
–60
–70
–80
–90
–110
1
6
11
16
21
26
FREQUENCY (MHz)
31
36
05926-063
–100
図 56.AD9706 の 2 トーン SFDR
Rev. A
－ 24/51 －
AD9704/AD9705/AD9706/AD9707
特に指定がない限り、VDD = 1.8 V、IOUTFS = 1 mA。
–115
0.08
–120
AD9704
0.06
–125
0.04
AD9705
0.02
INL (LSB)
–135
–140
AD9706
–145
–0.02
AD9707
–150
–0.04
–155
0
5
10
15
20
25
30
35
40
fOUT (MHz)
–0.08
0
200
400
600
800
1000
05926-067
–0.06
05926-064
–160
0
1000
05926-068
NSD (dBc/Hz)
–130
CODE
図 60.AD9705 の未キャリブレーション INL(typ)
図 57.AD9704、AD9705、AD9706、AD9707 NSD 対 fOUT
0 dBFS、80 MSPS
0.02
0.04
0
0.03
–0.02
DNL (LSB)
0.01
–0.04
–0.06
0
–0.08
–0.01
–0.10
–0.02
–0.12
0
50
100
150
200
250
CODE
05926-065
INL (LSB)
0.02
0
200
400
600
800
CODE
図 61.AD9705 の未キャリブレーション DNL(typ)
図 58.AD9704 の未キャリブレーション INL(typ)
0.3
0.01
0.2
0.1
0
INL (LSB)
DNL (LSB)
0
–0.01
–0.1
–0.2
–0.3
–0.02
–0.5
0
50
100
150
200
CODE
250
05926-066
–0.03
1000
2000
3000
CODE
図 62.AD9706 の未キャリブレーション INL(typ)
図 59.AD9704 の未キャリブレーション DNL(typ)
Rev. A
0
－ 25/51 －
4000
05926-069
–0.4
AD9704/AD9705/AD9706/AD9707
0.1
–10
fCLOCK = 78MSPS
fOUT = 15.0MHz
–20
SFDR = 73dBc
AMPLITUDE = 0dBFS
–30
MAGNITUDE (dBm)
DNL (LSB)
0
–0.1
–0.2
–0.3
–40
–50
–60
–70
–80
–90
1000
2000
3000
4000
CODE
–110
05926-070
0
1
–30
31
36
–50
–60
–70
–80
–50
–60
–70
–80
–90
–90
–100
–100
1
6
11
16
21
26
31
36
FREQUENCY (MHz)
SFDR = 71dBc
AMPLITUDE = 0dBFS
–40
–110
1
6
11
16
21
26
31
36
FREQUENCY (MHz)
05926-074
MAGNITUDE (dBm)
–40
05926-071
図 67.AD9705 の 2 トーン SFDR
図 64.AD9704 の 1 トーン SFDR
–10
–10
fCLOCK = 78MSPS
fOUT1 = 15.0MHz
fOUT2 = 15.4MHz
–20
–30
MAGNITUDE (dBm)
–50
–60
–70
–80
–40
–50
–60
–70
–80
–90
–90
–100
–100
6
11
16
21
26
FREQUENCY (MHz)
31
36
–110
05926-072
1
SFDR = 73dBc
AMPLITUDE = 0dBFS
–30
SFDR = 67dBc
AMPLITUDE = 0dBFS
–40
fCLOCK = 78MSPS
fOUT = 15.0MHz
–20
1
6
11
16
21
26
FREQUENCY (MHz)
図 68.AD9706 の 1 トーン SFDR
図 65.AD9704 の 2 トーン SFDR
－ 26/51 －
31
36
05926-075
MAGNITUDE (dBm)
26
fCLOCK = 78MSPS
fOUT1 = 15.0MHz
fOUT2 = 15.4MHz
–20
SFDR = 67dBc
AMPLITUDE = 0dBFS
–30
MAGNITUDE (dBm)
21
–10
fCLOCK = 78MSPS
fOUT = 15.0MHz
–20
Rev. A
16
図 66.AD9705 の 1 トーン SFDR
–10
–110
11
FREQUENCY (MHz)
図 63.AD9706 の未キャリブレーション DNL(typ)
–110
6
05926-073
–100
–0.4
AD9704/AD9705/AD9706/AD9707
–10
fCLOCK = 78MSPS
fOUT1 = 15.0MHz
fOUT2 = 15.4MHz
–20
MAGNITUDE (dBm)
–30
SFDR = 73dBc
AMPLITUDE = 0dBFS
–40
–50
–60
–70
–80
–90
–110
1
6
11
16
21
26
FREQUENCY (MHz)
31
36
05926-076
–100
図 69.AD9706 の 2 トーン SFDR
Rev. A
－ 27/51 －
AD9704/AD9705/AD9706/AD9707
用語
直線性誤差(積分非直線性 INL)
INL は、ゼロとフル・スケールを結ぶ直線により決定さ
れる理論出力と実際のアナログ出力との最大誤差として
定義されます。
電源除去比
電源が公称値から最小規定電圧値または最大規定電圧値
へ変化したときのフル・スケール出力の最大変化を意味
します。
微分非直線性(DNL)
DNL は、デジタル入力コードでの 1 LSB の変化に対応す
るアナログ値の変化の測定値で、フル・スケールで正規
化したものです。
セトリング・タイム
出力が最終値を中心とする規定誤差範囲内に到達するま
でに要する時間で、出力変化の開始から測定します。
単調性
デジタル入力が増加したとき、出力が増加するか不変で
ある場合に、D/A コンバータは単調であるといいます。
オフセット誤差
出力電流と理論ゼロとの差をオフセット誤差と呼びます。
IOUTA に対しては、全入力ビットが 0 の場合、0 mA 出
力が期待されます。IOUTB に対しては、全入力ビットが
1 の場合、0 mA 出力が期待されます。
ゲイン誤差
理論出力スパンと実際の出力スパンの差をいいます。実
際の出力スパンは、全入力ビットが 1 に設定されたとき
の出力から全入力ビットが 0 に設定されたときの出力を
減算したときの差として定義されます。理想ゲインは
VREF の測定値を使って計算されます。したがって、ゲ
イン誤差にはリファレンスの影響は含まれません。
グリッチ・インパルス
望ましくない出力過渡電圧を発生させる、DAC 内の非対
称なスイッチング時間をいい、1 個のグリッチ・インパ
ルスでその大きさを表します。グリッチ内の正味面積を
表す単位 pV-s を使って規定します。
スプリアス・フリー・ダイナミック・レンジ(SFDR)
出力信号の rms 振幅値と規定帯域内のピーク・スプリア
ス信号との差をいい、dB 値で表します。
総合高調波歪み(THD)
THD は、入力信号測定値(rms 値)と最初の 6 種類の高調波
成分の rms 値の和との比をいい、パーセント値またはデ
シベル値(dB)で表されます。
マルチトーン電力比
等しい振幅の複数キャリア・トーンを含むスプリアス・
フリー・ダイナミック・レンジ。キャリア・トーン rms
振幅値と除去トーン帯域内のピーク・スプリアス信号と
の差として測定されます。
出力コンプライアンス・レンジ
出力コンプライアンス・レンジは、電流出力型 DAC の出
力における許容電圧範囲です。最大コンプライアンス値
を超えて動作させると、出力段の飽和またはブレークダ
ウンにより非直線性性能が発生することがあります。
ノイズ・スペクトル密度(NSD)
ノイズ・スペクトル密度は、DAC の出力トーン発生中に
おける、1 Hz 帯域幅に正規化した平均ノイズ電力です。
温度ドリフト
温度ドリフトは、周囲温度(+25℃)時の値から TMIN または
TMAX 時の値までの最大変化として規定されます。オフセ
ットとゲイン・ドリフトの場合、ドリフトは 1℃当たり
に対してフル・スケール範囲(FSR)の ppm 値で表されま
す。リファレンス・ドリフトの場合は、ドリフトは 1℃
当たりに対して ppm 値で表されます。
1.7V TO 3.6V
RSET
16kΩ
ADT1-1WT
1.0V REF
REFIO
FS ADJ
1.7V TO 3.6V
10kΩ
ACOM
CURRENT
SOURCE
ARRAY
CLKVDD
CLKCOM
AD9707
IOUTA
SEGMENTED
SWITCHES
LSB
SWITCHES
0.1µF
CLK–
1.7V
TO
10kΩ 3.6V
453Ω
LATCHES
SPI
SPECTRUM ANALYZER
AGILENT OR
ROHDE AND SCHWARZ
9:1
ROTCM
0Ω
DCOM
SLEEP/CSB
DIGITAL
DATA
DIGITAL DATA SOURCE DPG,
SONY/TEK OR ROHDE AND SCHWARZ
図 70.AC キャラクタライゼーション・テストのセットアップ
Rev. A
0Ω
DVDD
CLOCK
OUTPUT
LOW JITTER RF SOURCE
AGILENT OR ROHDE AND SCHWARZ
ADTL1-12
IOUTB
CLK+
50Ω
MINI-CIRCUITS
ADT9-1T
OTCM
－ 28/51 －
05926-004
0.1µF
AVDD
AD9704/AD9705/AD9706/AD9707
動作原理
図 71 に、簡単化した AD9707 のブロック図を示します。
AD9704/AD9705/AD9706/AD9707 は、1 個の DAC、デジ
タル・コントロール・ロジック、フル・スケール出力電
流コントロールから構成されいます。DAC は、公称 2mA
のフル・スケール電流(IOUTFS)と最大 5mA を供給できる
PMOS 電流源アレイで構成されています。アレイは、上
位 5 ビット(MSB)を構成する 31 個の等しい電流に分割され
ています。次の 4 ビットすなわち中位ビットは、15 個の
等しい電流源(値は MSB 電流源の 1/16)で構成されていま
す。残りの LSB は、中位ビット電流源の 2 進小数値を構
成しています。R-2R のラダー回路ではなく、電流源で下
位ビットと中位ビットを構成しているため、マルチトー
ン信号または低振幅信号に対する AD9704/AD9705/
AD9706/AD9707 のダイナミック性能が改善され、DAC の
高出力インピーダンス(200 MΩ 以上)の維持に役立ってい
ます。
外付け抵抗はリファレンス・コントロール・アンプとリ
ファレンス電圧 VREFIO との組み合わせにより、基準電流
IREF を設定します。この基準電流は、適切なスケール・
ファクタを使ってセグメント化電流源に設定されます。
フル・スケール電流 IOUTFS は、IREF 値の 32 倍になります。
AD9704/AD9705/AD9706/AD9707 には、出力コモン・モー
ド・ピン(OTCM)を使って出力コモン・モードを ACOM
以外の値に設定できるオプションがあります。この機能
を使うと、AD9704/AD9705/AD9706/AD9707 の出力を 0 V
より高いコモン・モード・レベルを必要とする部品に直
接インターフェースさせることができます。
シリアル・ペリフェラル・インターフェース
AD9704/AD9705/AD9706/AD9707 のシリアル・ポートは柔
軟な同期シリアル通信ポートであり、多くの業界標準の
マイクロコントローラやマイクロプロセッサとのインタ
ーフェースを容易に可能にします。シリアル I/O ポート
は、モトローラ社の SPI プロトコルや Intel®社の SSR プ
ロトコルなどの大部分の同期転送フォーマットと互換性
を持っています。このインターフェースを使うと、
AD9704/AD9705/AD9706/AD9707 の内部パラメータを設定
するすべてのレジスタに対してリード/ライト・アクセス
が可能になります。1 バイト転送または複数バイト転送、
および MSB ファースト転送フォーマットまたは LSB フ
ァースト転送フォーマットをサポートしています。
AD9704/AD9705/AD9706/ AD9707 のシリアル・インターフ
ェース・ポートは、1 本の I/O ピンとして構成されていま
す。
これらのすべての電流源が PMOS 差動電流スイッチを経
由して、2 つの出力ノード(IOUTA または IOUTB)のいず
れかに接続されます。このスイッチは AD9764 ファミリ
で最初に使用されたアーキテクチャを採用しており、ス
イッチング過渡電圧で発生する歪みをさらに削減するよう
に改善されています。この新しいスイッチ・アーキテク
チャは種々のタイミング誤差を減少させ、差動電流スイ
ッチの入力に対して一致した相補駆動信号を出力します。
AD9704/AD9705/AD9706/ AD9707 のアナログ部とデジタル
部は、1.7 V～3.6 V の動作電圧範囲で動作可能な別々の
電源入力(AVDD と DVDD)を持っています。最大 175
MSPS のクロック・レートで動作可能なデジタル部は、
エッジ検出・ラッチとセグメント・デコーディング・ロ
ジック回路で構成されています。アナログ部には、
PMOS 電流源、対応する差動スイッチ、1.0 V のバンドギ
ャップ・リファレンス電圧、リファレンス・コントロー
ル・アンプが含まれています。
シリアル・インターフェースの全般的な動作
AD9704/AD9705/AD9706/AD9707 との通信サイクルには 2
つのフェーズがあります。フェーズ 1 は命令サイクルで、
AD9704/AD9705/AD9706/AD9707 に対する命令バイトの書
き込みであり、最初の 8 個の SCLK 立ち上がりエッジを使
います。この命令バイトは、データ転送サイクルについ
ての情報を AD9704/AD9705/AD9706/AD9707 シリアル・ポ
ート・コントローラに提供します。このデータ転送は通
信サイクルのフェーズ 2 になります。フェーズ 1 の命令
ワードは、次のデータ転送の読み出し/書き込みの識別、
データ転送内のバイト数、データ転送の先頭バイトに対
する開始レジスタ・アドレスを指定します。
DAC のフル・スケール出力電流はリファレンス・コント
ロール・アンプによりレギュレーションされ、FS ADJ ピ
ンに接続される外付け抵抗 RSET を使って 1 mA～5 mA の
範囲で設定することができます。
1.7V TO 3.6V
1.0V REF
REFIO
FS ADJ
RSET
1.7V
TO
3.6V
CLKVDD
CLKCOM
CLK+
CLK–
1.7V TO
3.6V
AVDD
ACOM
CURRENT
SOURCE
ARRAY
SEGMENTED
SWITCHES
AD9707
OTCM
IOUTA
IOUTB
LSB
SWITCHES
LATCHES
SPI
DVDD
DCOM
DIGITAL INPUTS (DB13 TO DB0)
SLEEP/CSB
図 71.簡略化したブロック図
Rev. A
－ 29/51 －
PIN/SPI/RESET
MODE/SDIO
CMODE/SCLK
05926-103
0.1µF
AD9704/AD9705/AD9706/AD9707
ピン 17 (PIN/SPI/RESET)にロジック 1 を入力し、続いて
ロジック 0 を入力すると、SPI ポートのタイミングが命
令サイクルの初期状態にリセットされます。この機能は、
内部レジスタに指定された状態または SPI ポートへ入力
された他の信号レベルに無関係に実行されます。SPI ポ
ートが命令サイクルまたはデータ転送サイクルの実行中
の場合、入力されたデータは書き込まれません。
ベルのとき、SDIO ピンは高インピーダンス状態になりま
す。チップ・セレクトは、通信サイクル中ロー・レベル
を維持する必要があります。
残りの SCLK エッジが、通信サイクルのフェーズ 2 に該
当します。フェーズ 2 では、AD9704/ AD9705/AD9706/
AD9707 とシステム・コントローラとの間で実際にデータ
転送が行われます。通信サイクルのフェーズ 2 では、命
令バイトの指定に基づき 1、2、3 または 4 バイトのデー
タが転送されます。複数バイト転送の使用が望まれます。
シングル・バイト・データ転送は、レジスタ・アクセス
で 1 バイトのみ必要とする際に CPU オーバーヘッドを減
らすのに有効です。レジスタは、各転送バイトの最終ビ
ットを書き込むと、直ちに変更されます。
AD9704/AD9705/AD9706/AD9707 シリアル・ポートでは、
MSB ファーストまたは LSB ファーストの両データ・フ
ォーマットをサポートすることができます。この機能は、
DATADIR ビット(レジスタ 0x00、ビット 6)から制御されま
す。デフォルトは MSB ファーストです(DATADIR = 0)。
命令バイト
命令バイトは、次のビット・マップに示す情報から構成
されています。
表 13.
MSB
7
R/W
6
5
4
3
2
1
LSB
0
N1
N0
A4
A3
A2
A1
A0
A4、A3、A2、A1、A0 (命令バイトのビット 4、ビット 3、
ビット 2、ビット 1、ビット 0)は、通信サイクルのデータ
転送部分でアクセスされるレジスタを指定します。複数
バイト転送の場合、このアドレスは開始バイト・アドレ
スになります。残りのレジスタ・アドレスは、DATADIR
ビット(レジスタ 0x00、ビット 6)に基づいて
AD9704/AD9705/AD9706/AD9707 により発生されます。
表 14.バイト転送カウント
N0
0
1
0
1
MSB/LSB の転送
DATADIR = 0 (MSB ファースト)の場合、命令とデータ・
バイトは、MSB から LSB への順序で書き込む必要があ
ります。MSB ファースト・フォーマットでの複数バイト
のデータ転送は、上位データ・バイトのレジスタ・アド
レスを含む命令バイトから開始されます。後続のデー
タ・バイトは、上位アドレスから下位アドレスの順で続
く必要があります。MSB ファースト・モードでは、シリ
アル・ポートの内部アドレス・ジェネレータが、複数バ
イトの通信サイクルの各データ・バイトに対してデクリ
メントします。
DATADIR = 1 (LSB ファースト)の場合、命令とデータ・
バイトは、LSB から MSB への順序で書き込む必要があ
ります。LSB ファースト・フォーマットでの複数バイト
のデータ転送は、下位データ・バイトのレジスタ・アド
レスを含む命令バイトから開始され、複数のデータ・バ
イトがその後ろに続きます。シリアル・ポートの内部バ
イト・アドレス・ジェネレータが、複数バイトの通信サ
イクルの各バイトに対してインクリメントします。
R/W (命令バイトのビット 7)は、命令バイトの書き込み後
に、読み出しと書き込みのいずれのデータ転送が行われ
るかを指定します。ロジック 1 は読み出し動作を指定し
ます。ロジック 0 は書き込み動作を指定します。N1 と
N0 (命令バイトのビット 6 とビット 5)は、データ転送サイ
クルで転送されるバイト数を指定します。ビットのデコ
ードを表 14 に示します。
N1
0
0
1
1
SDIO—シリアル・データ I/O。SDIO ピンは、データを送
受信する双方向データ・ラインとして使われます。
Description
Transfer 1 byte
Transfer 2 bytes
Transfer 3 bytes
Transfer 4 bytes
シリアル・インターフェース・ポート・ピンの説明
SCLK―シリアル・クロック。シリアル・クロック・ピン
は、AD9704/AD9705/AD9706/AD9707 との間のデータ転送
の同期と内部ステート・マシンの動作に使われます。
SCLK の最大周波数は 20 MHz です。
AD9704/AD9705/AD9706/ AD9707 へ送信されるすべてのデ
ータは、SCLK の立ち上がりエッジでサンプルされます。
すべてのデータは、AD9704/AD9705/AD9706/AD9707 から
SCLK の立ち下がりエッジで出力されます。
AD9704/AD9705/AD9706/AD9707 のシリアル・ポート・
コントローラのデータ・アドレスは、MSB ファースト・
モードがアクティブの場合、複数バイト I/O 動作に対し
て、書き込んだデータ・アドレスから 0x00 へ向かってデ
クリメントされます。LSB ファースト・モードがアクテ
ィブの場合、シリアル・ポート・コントローラ・アドレ
スは、複数バイト I/O 動作に対して、書き込んだアドレ
スから 0x1F に向かってインクリメントされます。
シリアル・ポート動作に関する注意
AD9704/AD9705/AD9706/ AD9707 のシリアル・インターフ
ェース・ポートは、レジスタ 0x00 のビット 7 から制御さ
れます。設定の変化は、レジスタの最終ビットを書き込
むと直ちに発生することに注意してください。複数バイ
ト転送の場合、通信サイクル中にこのレジスタに対する
書き込みが発生します。実行中の通信サイクルの残りの
バイトに対するこの新しい設定を補正するように注意す
る必要があります。
ソフトウェア・リセット SWRST (レジスタ 0x00、ビット
5)を設定するときにも、同じ注意が必要です。すべてのレ
ジスタはデフォルト値に設定されます。ただし、レジス
タ 0x00 だけは変化しません。
予期しないデバイス動作を防止するためにシリアル・ポ
ートの設定を変更するときは、シングル・バイト転送の
使用またはソフトウェア・リセットの実行が推奨されま
す。
CSB―チップ・セレクト。アクティブ・ローを入力すると、
通信サイクルが開始されます。この信号を使うと、複数
のデバイスを同じシリアル・コミュニケーション・ライ
ン上で動作させることができます。この入力がハイ・レ
Rev. A
－ 30/51 －
AD9704/AD9705/AD9706/AD9707
INSTRUCTION CYCLE
DATA TRANSFER CYCLE
SCLK
SCLK
SDIO
SDIO
R/W N1 N0 A4 A3
A2
A1 A0 D7N D6N D5N
D30 D20 D10 D00
05926--091
CSB
A1 A2
A3
A4
N0
N1 R/W
D10 D20
D4N D5N D6N D7N
D0
SDO
図 72.シリアル・レジスタ・インターフェースのタイミング―MSB
ファースト書き込み
INSTRUCTION CYCLE
A0
05926-088
INSTRUCTION CYCLE
DATA TRANSFER CYCLE
CSB
図 75.シリアル・レジスタ・インターフェースのタイミング―LSB
ファースト読み出し
tDS
DATA TRANSFER CYCLE
CSB
tSCLK
CSB
tPWH
SCLK
tPWL
SCLK
A3
A2 A1 A0
D6N D5N
tDS
D30 D20 D10 D00
D7
SDO
SDIO
INSTRUCTION BIT 6
図 76.タイミング図―SPI レジスタ書き込み
図 73.シリアル・レジスタ・インターフェースのタイミング―MSB
ファースト読み出し
INSTRUCTION CYCLE
tDH
INSTRUCTION BIT 7
05926-092
A4
05926-090
SDIO
R/W N1 N0
CSB
DATA TRANSFER CYCLE
CSB
tSU
A0
A1 A2 A3
A4 N0
N1 R/W D00 D10 D20
D4N D5N D6N D7N
05926-089
SDIO
SDIO I1
I0
D7
tHLD
D6
D5
05926-093
SCLK
SCLK
図 77.タイミング図―SPI レジスタ読み出し
図 74.シリアル・レジスタ・インターフェースのタイミング―LSB
ファースト書き込み
SPI レジスタ・マップ
表 15.
Mnemonic
SPI CTL
Addr
0x00
Bit 7
SDIODIR
DATA
0x02
DATAFMT
VERSION
0x0D
CALMEM
0x0E
Bit 5
SWRST
Bit 4
LNGINS
DCLKPOL
CALMEM[1]
CALMEM[0]
CALEN
Bit 3
PDN
Bit 2
SLEEP
Bit 1
CLKOFF
Bit 0
EXREF
DESKEW
CLKDIFF
VER[3]
VER[2]
VER[1]
CALCLK
VER[0]
DIVSEL[2]
DIVSEL[1]
DIVSEL[0]
MEMRDWR
0x0F
SMEMWR
SMEMRD
MEMADDR
0x10
MEMADDR[5]
MEMADDR[4]
MEMADDR[3]
MEMADDR[2]
MEMADDR[1]
MEMADDR[0]
MEMDATA
0x11
MEMDATA[5]
MEMDATA[4]
MEMDATA[3]
MEMDATA[2]
MEMDATA[1]
MEMDATA[0]
TRIM
0x14
Rev. A
CALSTAT
Bit 6
DATADIR
CALDACFS
－ 31/51 －
UNCAL
AD9704/AD9705/AD9706/AD9707
SPI レジスタの説明
表 16.SPI CTL―レジスタ 0x00
Mnemonic
SDIODIR
Bit No.
7
Direction (I/O)
I
Default
1
Description
0: SDIO pin configured for input only during data transfer (4-wire interface).
DATADIR
6
I
0
1: SDIO pin configured for input or output during data transfer (3-wire interface).
0: Serial data uses MSB first format.
SWRST
LNGINS
5
4
I
I
0
0
1: Serial data uses LSB first format.
1: Initiate a software reset; this bit is set to 0 upon reset completion.
0: Use 1 byte preamble (5 address bits).
PDN
SLEEP
CLKOFF
EXREF
3
2
1
0
I
I
I
I
0
0
0
0
1: Use 2 byte preamble (13 address bits).
1: Shuts down DAC output current internal band gap reference.
1: DAC output current off.
1: Disables internal master clock.
0: Internal band gap reference.
1: External reference.
表 17.DATA―レジスタ 0x02
Mnemonic
DATAFMT
Bit No.
7
Direction (I/O)
I
Default
0
Description
0: Unsigned binary input data format.
1: Twos complement input data format.
DCLKPOL
4
I
0
0: Data latched on DATACLK rising edge always.
1: Data latched on DATACLK falling edge (only active in DESKEW mode).
DESKEW
3
I
0
CLKDIFF
2
I
0
0: DESKEW mode disabled.
1: DESKEW mode enabled (adds a register in digital data path to remove skew in
received data; one clock cycle of latency is introduced).
0: Single-ended clock input.
1: Differential clock input.
CALCLK
0
I
0
0: Calibration clock disabled.
1: Calibration clock enabled.
表 18.VERSION―レジスタ 0x0D
Mnemonic
VER[3:0]
Bit No.
[3:0]
Direction (I/O)
O
Default
0000
Description
Hardware version identifier.
表 19.CALMEM―レジスタ 0x0E
Mnemonic
CALMEM[1:0]
Bit No.
[5:4]
Direction (I/O)
O
Default
00
Description
Calibration memory.
00: Uncalibrated.
01: Self-calibration.
10: Not Used.
DIVSEL[2:0]
[2:0]
I
000
11: User input.
Calibration clock divide ratio from DAC clock rate.
000: /256.
001: /128.
…
110: /4.
111: /2.
Rev. A
－ 32/51 －
AD9704/AD9705/AD9706/AD9707
表 20.MEMRDWR―レジスタ 0x0F
Mnemonic
CALSTAT
CALEN
SMEMWR
SMEMRD
UNCAL
Bit No.
7
6
3
2
0
Direction (I/O)
O
I
I
I
I
Default
0
0
0
0
0
Description
1: Calibration cycle complete.
1: Initiate device self-calibration.
1: Write to static memory (calibration coefficients).
1: Read from static memory (calibration coefficients).
1: Reset calibration coefficients to default (uncalibrated).
Default
000000
Description
Address of static memory to be accessed.
表 21.MEMADDR―レジスタ 0x10
Mnemonic
MEMADDR[5:0]
Bit No.
[5:0]
Direction (I/O)
I/O
表 22.MEMDATA―レジスタ 0x11
Mnemonic
MEMDATA[5:0]
Bit No.
[5:0]
Direction (I/O)
I/O
Default
111111
Direction (I/O)
I
Default
0
Description
Data for static memory access.
表 23.TRIM―レジスタ 0x14
Mnemonic
CALDACFS
Rev. A
Bit No.
4
Description
0: Calibration DAC full-scale uses AVDD.
1: Calibration DAC full-scale uses AVDD/2.
－ 33/51 －
AD9704/AD9705/AD9706/AD9707
リファレンス電圧の動作
AD9704/AD9705/AD9706/AD9707 は、1.0 V のバンド・ギ
ャップ・リファレンス電圧を内蔵しています。SPI 内の
レジスタ 0x00 のビット 0 (EXREF)にロジック 1 を書き込
むことにより、内部リファレンス電圧をディスエーブル
することができます。
内部リファレンス電圧を使うときは、0.1 µF のコンデンサ
で REFIO ピンを ACOM にデカップリングし、内部リファ
レンス電圧をイネーブルして、SPI 内のレジスタ 0x00 の
ビット 0 にロジック 0 を書き込みます(これはデフォルト
設定になっていることに注意してください)。内部リファ
レンス電圧は REFIO に出力されます。REFIO に出力され
る電圧を回路内で使用する場合は、100 nA 未満の入力バ
イアス電流を持つ外付けバッファアンプを使用して、リ
ファレンスの負荷にならないようにする必要があります。
内部リファレンスの使用例を図 78 に示します。
AD9704/AD9705/
AD9706/AD9707
DAC
VBG
1.0V
REFIO
–
FS ADJ
+
0.1µF
RSET
CURRENT
SCALING
x32
コントロール・アンプを使うと、IREF = 31.25 µA～
156.25 µA を設定することにより(RSET = 6.4 kΩ～32 kΩ)、
IOUTFS の 5:1 調整範囲(1 mA～5 mA)が可能になります。
IOUTFS は広い調整範囲を持つため、幾つかの利点がありま
す。1 つ目の利点は、AD9704/AD9705/AD9706/ AD9707 の
消費電力に直接関係し、消費電力が IOUTFS に比例するこ
とです(消費電力のセクションを参照してください)。2 つ
目の利点は、14 dB 範囲での調整能力に関係し、送信電
力の制御に役立ちます。
リファレンス・コントロール・アンプの小信号帯域幅は
約 500 kHz です。このため、このデバイスを低周波の信
号乗算アプリケーションに使用することができます。
DAC の伝達関数
AD9704/AD9705/AD9706/AD9707 には相補電流出力
IOUTA と IOUTB があります。全ビットがハイのとき(す
なわち DAC CODE = 2N − 1 のとき(ここで、N は AD9704、
AD9705、AD9706、AD9707 に対して、それぞれ 8、10、
12、14)、IOUTA はフル・スケールに近い電流出力 IOUTFS
を出力しますが、相補出力 IOUTB の出力電流はゼロにな
ります。IOUTA と IOUTB の電流出力は入力コードと
IOUTFS の関数であり、次式で表されます。
IOUTA = (DAC CODE/2N) × IOUTFS
IOUTFS
05926-094
N
IREF
AVSS
図 78.内部リファレンス電圧の構成
内部または外部のリファレンス選択に応じて、REFIO は
入力または出力として機能します。表 24 に、リファレン
ス動作の一覧を示します。
REFIO Pin
Connect 0.1 μF capacitor
External
Apply external reference
IOUTB = ((2 − 1) − DAC CODE)/2 × IOUTFS
(2)
N
ここで、DAC CODE = 0～2 − 1 (10 進数)。
IOUTFS はリファレンス電流 IREF の関数であり、リファレン
ス電圧 VREFIO と外部抵抗 RSET により設定されます。次の
ように表すことができます。
IOUTFS = 32 × IREF
(3)
ここで、
表 24.リファレンスの動作
Reference
Mode
Internal
(1)
N
Register Setting
Register 0x00, Bit 0 = 0
(default)
Register 0x00, Bit 0 = 1
(for power saving)
外部リファレンスは、厳しいゲイン偏差または低温度ド
リフトを必要とするアプリケーションで使用することが
できます。また、可変外部リファレンス電圧を使って、
DAC 出力のゲイン・コントロール方法を実現することも
できます。外部リファレンス電圧は REFIO ピンへ接続し
ます。0.1 µF の補償コンデンサは不要であることに注意
してください。内部リファレンス電圧を外部リファレン
スで直接上書きするか、あるいは内部リファレンス電圧
をパワーダウンさせることができます。REFIO の入力イン
ピーダンスはパワーアップ時に 10 kΩ で、パワーダウン時
には 1 MΩ です。
リファレンス・コントロール・アンプ
AD9704/AD9705/AD9706/AD9707 は、フル・スケール出
力電流 IOUTFS を制御するコントロール・アンプを内蔵し
ています。コントロール・アンプは V/I コンバータとし
て構成されています(図 78 参照)。出力電流 IREF は、式 4
に示すように VREFIO と外部抵抗 RSET との比により決定さ
れます。IREF は式 3 に示すように、適切なスケール・ファ
クタでセグメント化された電流源にコピーされて IOUTFS
が設定されます。
IREF = VREFIO/RSET
(4)
2 つの電流出力は、通常、直接またはトランスを経由し
て抵抗負荷を駆動します。DC 結合が必要な場合は、
IOUTA と IOUTB を一致する抵抗負荷 RLOAD に接続します。
これらの RLOAD はアナログ・コモン ACOM に接続されま
す。IOUTA ノードと IOUTB ノードのシングルエンド電
圧出力は次のように表されます。
VIOUTA = IOUTA × RLOAD
(5)
VIOUTB = IOUTB × RLOAD
(6)
公称 2 mA の出力電流で 1 V の最大出力コンプライアン
スを実現するためには、RLOAD を 500 Ω に設定する必要が
あることに注意してください。
また、規定の歪みと直線性性能を維持するためには、
VIOUTA と VIOUTB のフル・スケール値が規定された出力コ
ンプライアンス・レンジを超えないように注意する必要
があります。
VDIFF = (IOUTA – IOUTB) × RLOAD
(7)
IOUTA、IOUTB、IREF に値を代入すると、VDIFF は次のよ
うに表されます。
VDIFF = {(2 × DAC CODE – (2N − 1))/2N} ×
(32 × VREFIO/RSET) × RLOAD
(8)
AD9704/AD9705/AD9706/AD9707
式 7 と式 8 は、AD9704/AD9705/AD9706/AD9707 を差動で
動作させるときの利点を表しています。先ず、差動動作
はノイズ、歪み、DC オフセットのような IOUTA と
IOUTB に対応するコモン・モード誤差原因を相殺します。
2 つ目に、コード依存の差動電流とその後段の電圧
VDIFF はシングルエンド電圧出力値(VIOUTA または VIOUTB)
の 2 倍であり、2 倍の信号電力を負荷に供給します。
シングルエンド出力(VIOUTA と VIOUTB)または
AD9704/AD9705/AD9706/AD9707 の差動出力(VDIFF)に対す
るゲイン・ドリフト温度性能は、RLOAD と RSET が式 8 に
示すように比例関係にあるため、両抵抗に対して温度ト
ラッキング抵抗を選択することにより改善できることに
注意してください。
各 DAC には IOUTA と IOUTB の相補電流出力が用意され
ており、シングルエンド動作または差動動作に構成する
ことができます。IOUTA と IOUTB は負荷抵抗 RLOAD を使
って相補シングルエンド電圧出力 VIOUTA と VIOUTB に変換
することができます(DAC の伝達関数のセクションの式 5
～式 8)。VIOUTA と VIOUTB の間の差動電圧 VDIFF、も、トラ
ンスまたは差動アンプ構成を使ってシングルエンド電圧
に変換することができます。
AD9704/AD9705/AD9706/AD9707 の AC 性能は、IOUTA
と IOUTB での電圧振幅を±0.5 V に制限した差動トランス
結合出力を使用した場合に最適であり、これで仕様が規
定されています。
調整可能な出力コモン・モード
AD9704/AD9705/ AD9706/AD9707 の歪み性能とノイズ性
能は、差動動作により改善することができます。IOUTA
と IOUTB のコモン・モード誤差の原因は、トランスまた
は差動アンプのコモン・モード除去比により大幅に削減
されます。これらのコモン・モード誤差原因には、偶数
次の歪み項とノイズが含まれています。再生波形の周波
数成分が増えるほど、および/またはその振幅が大きくな
るほど、歪み性能の改善効果が大きくなります。これは、
種々の動的なコモン・モード歪みメカニズム、デジタル
信号の混入、ノイズの一次的な相殺に起因します。
トランスを使って差動からシングルエンドへ変換すると、
2 倍の再生信号電力を負荷に供給することもできます(ソ
ース終端がない場合)。IOUTA と IOUTB の出力電流は相
補であるため、差動で処理された場合に加算されます。
Rev. A
AD9704/AD9705/AD9706/AD9707 には、ピン 19 (OTCM)を
使って出力コモン・モードを ACOM 以外の値に設定でき
るオプションがあります。この機能を使うと、出力のコ
ンプライアンス・レンジを広げて、AD9704/AD9705/
AD9706/AD9707 の出力を 0 V 以外のコモン・モード・レ
ベルを必要とする部品に直接インターフェースさせるこ
とができます。OTCM ピンでは動的に変化する電流が必
要なため、低いソース・インピーダンスで駆動して、
DAC 出力にコモン・モード信号が発生しないようにする
必要があります。最適性能を得るためには、OTCM の電
圧を IOUTA と IOUTB の出力振幅の中心に一致させる必
要があります。
OTCM を ACOM より高い電圧に設定すると、出力信号の
ピークが正電源レールに近づくことがあります。ヘッド
ルームが制限されることに起因する出力信号の歪みを防
ぐためには、次式を満たすようにコモン・モード・レベ
ルを選択する必要があります。
AVDD − VOTCM > 1.8 V
(9)
デジタル入力
AD9707、AD9706、AD9705、AD9704 は、それぞれ 14、
12、10、8 ビットのデータ入力を持ち、さらに各クロッ
ク入力を持っています。パラレル・データ入力では、標
準バイナリすなわち 2 の補数コーディングを採用してい
ます。全データ・ビットがロジック 1 のとき、IOUTA に
フル・スケール出力電流が得られます。IOUTB は相補出
力を与え、フル・スケール電流が入力コードの関数とし
てこれら 2 本の出力に分割されて出力されます。
DVDD
DIGITAL
INPUT
05926-078
IOUTA と IOUTB の出力インピーダンスは、各電流源に
対応する各 PMOS スイッチの等価な並列組合せにより決
定され、200 MΩ(typ)と 5 pF の並列接続になります。
PMOS デバイスの性質上出力電圧(VIOUTA と VIOUTB)にも少
し依存します。I-V オペアンプ構成を使って IOUTA およ
び/または IOUTB をバーチャル・グラウンドに維持する
と、最適な DC 直線性を得ることができます。
AD9704/AD9705/AD9706/AD9707 の INL/DNL 仕様は、
IOUTA と IOUTB には、最適な性能を得るために従う必
用がある正および負の電圧コンプライアンス・レンジも
あります。-1 V の絶対最大負出力コンプライアンス・レ
ンジは、CMOS プロセスのブレークダウン限界値により
設定されます。この最大値を超えて動作させると、出力
段でブレークダウンが発生して、AD9704/AD9705/
AD9706/AD9707 の信頼性に影響を与えます。
正の出力コンプライアンス・レンジは、フル・スケール
出力電流 IOUTFS の影響を少し受けます。IOUTFS = 2 mA に対
して 1.0 V の公称値から、IOUTFS = 1 mA に対して 0.8 V ま
で少し低下します。シングルエンド出力または差動出力
に対する最適歪み性能は、IOUTA と IOUTB における最
大フル・スケール信号が 0.5 V を超えないときに得られ
ます。
アナログ出力
AD9704/AD9705/AD9706/AD9707 を出力電流 2 mA の公称
動作ポイントで使用し、かつ 0.5 V の出力振幅が必要な
場合は、RLOAD を 250 Ω に設定する必要があります。適切
に選択されたトランスを使うと、AD9704/AD9705/
AD9706/ AD9707 は所要電力と電圧レベルをさまざまな負
荷に供給することができます。
IOUTA をオペアンプを使ってバーチャル・グラウンドに
維持して測定していることに注意してください。
図 79.等価デジタル入力
デジタル・インターフェースは、エッジ検出型のマスタ
ー・スレーブ・ラッチを使って構成されています。DAC
－ 35/51 －
AD9704/AD9705/AD9706/AD9707
出力は、クロックの立ち上がりエッジで更新され、175
MSPSまでのクロック・レートで動作するようにデザイン
されています。クロックは、規定のラッチ・パルス幅を
満たす任意のデューティ・サイクルで動作することがで
きます。セットアップ・タイムとホールド・タイムは、
規定の最小時間を満たしている限り、クロック・サイク
ル内で変えることができます。ただし、これらのエッジ
変化の位置がデジタル信号の混入と歪み性能に影響を与
えます。最適性能は、入力データが50%デューティ・サ
イクル・クロックの立ち下がりエッジで変化するときに
得られます。
クロック入力
DAC のタイミング
入力クロックとデータのタイミング関係
DAC 内のダイナミック性能は、クロック・エッジの位置
と入力データ変化の位置との間の関係に依存します。
AD9704/AD9705/AD9706/AD9707 は立ち上がりエッジで
トリガーされるため、データ変化がこのエッジに近いと
き、ダイナミック性能に影響を与えます。一般に、デー
タ変化をクロックの立ち下がりエッジの近くで発生させ
ることが目標となります。これはサンプル・レートが大
きくなるほど重要になります。図 80 に、SFDR と種々の
サンプル・レートでのクロック位置の関係を示します。
95
クロック入力が設定可能であるため、このデバイスはシ
ングルエンド・クロック・モードまたは差動クロック・
モードで動作することができます。モード選択は、デバ
イスがピン・モードのときは CMODE ピンにより、SPI が
イネーブルされているときは SPI レジスタ 0x02 のビット
2 (CLKDIFF)により、それぞれ制御することができます。
CMODE を CLKCOM に接続すると、シングルエンド・ク
ロック入力が選択されます。このモードでは、CLK+入力
がレール to レール振幅で駆動され、CLK−入力はフローテ
ィングのままにされます。CMODE を CLKVDD に接続す
ると、差動レシーバ・モードが選択されます。このモード
では、両入力が高インピーダンスになります。表 25 に、
クロック・モード制御の一覧を示します。各クロック入
力モードの間には大きな性能差はありません。
SPI Enabled Register
0x02, Bit 2
0
1
Clock Input Mode
Single-ended
Differential
差動入力モードでは、クロック入力は高インピーダンス
差動対として機能します。CLK+入力と CLK−入力のコモ
ン・モード・レベルは 0.75 V～2.25 V で変化することが
でき、差動電圧は 0.5 V p-p まで小さくすることができま
す。このモードを使うと、広いゲイン帯域幅を持つ差動
入力により正弦波をシングルエンドの方形波へ内部で変
換できるため、差動正弦波でクロックを駆動することが
できます。
Rev. A
85
fCLOCK = 80MSPS
SFDR (dBc)
80
75
fCLOCK = 125MSPS
70
65
60
55
45
–4
–3
–2
–1
0
DATA EDGE WITH RESPECT TO RISING CLOCK EDGE (ns)
1
05926-079
50
図 80.SFDR 対クロック位置
消費電力
表 25.クロック・モードの選択
SPI Disabled
CMODE Pin
CLKCOM
CLKVDD
90
AD9704/AD9705/AD9706/AD9707 の消費電力 PD は、次の
ファクタに依存します。
電源電圧(AVDD、CLKVDD、DVDD)
フル・スケール電流出力 IOUTFS
更新レート fCLOCK
再生デジタル入力波形
消費電力は、アナログ電源電流 IAVDD とデジタル電源電流
IDVDD に比例します。IAVDD は固定電流と IOUTFS の和に一致
します(図 81 参照)。IDVDD は fCLOCK に比例するため、アナ
ログ出力周波数が高くなるほど大きくなります。図 83 に、
DVDD = 3.3 V での種々の更新レートに対して、IDVDD を
フル・スケール正弦波出力比(fOUT/fCLOCK)の関数として示
します。ICLKVDD は fCLOCK に比例するため、シングルエン
ド動作の場合より差動クロック動作の方が大きくなりま
す(図 85 参照)。クロック電流のこの違いは、主に差動ク
ロック・レシーバによるもので、これはシングルエン
ド・クロック・モードではディスエーブルされます。
－ 36/51 －
AD9704/AD9705/AD9706/AD9707
10
2.5
9
8
fCLOCK = 80MSPS
2.0
7
IDVDD (mA)
5
4
1.5
fCLOCK = 50MSPS
1.0
3
fCLOCK = 25MSPS
0.5
2
fCLOCK = 10MSPS
1
1
2
3
4
5
IOUTFS (mA)
0
0.01
05926-080
0
0.1
1
fOUT/fCLOCK
図 84.IDVDD 対 fOUT/fCLOCK 比、DVDD = 1.8 V
図 81.IAVDD 対 IOUTFS、AVDD = 3.3 V
5
6
5
4
DIFF
ICLKVDD (mA)
4
IAVDD (mA)
05926-098
IAVDD (mA)
6
3
3
SE
2
2
1.25
1.50
1.75
2.00
IOUTFS (mA)
0
05926-102
0
1.00
50
100
150
200
fCLOCK (MSPS)
図 82.IAVDD 対 IOUTFS、AVDD = 1.8 V
図 85.ICLKVDD 対 fCLOCK、CLKVDD = 3.3 V
10
9
0
05926-082
1
1
1.4
fCLOCK = 175MSPS
1.2
8
1.0
6
fCLOCK = 125MSPS
ICLKVDD (mA)
IDVDD (mA)
7
5
4
fCLOCK = 75MSPS
0.8
0.6
0.4
3
fCLOCK = 25MSPS
2
0.1
fOUT/fCLOCK
1
0
10
20
30
40
50
fCLOCK (MSPS)
60
70
80
90
図 86.ICLKVDD 対 fCLOCK (差動クロック・モード)、CLKVDD = 1.8 V
図 83.IDVDD 対 fOUT/fCLOCK 比、DVDD = 3.3 V
Rev. A
0
05926-099
0
0.01
0.2
fCLOCK = 10MSPS
05926-081
1
－ 37/51 －
AD9704/AD9705/AD9706/AD9707
スリープとパワーダウンでの動作(ピン・モード)
セルフ・キャリブレーション
AD9704/AD9705/AD9706/AD9707 には、出力電流をター
ンオフしてデバイスの全消費電力を削減するスリープ・
モードがあります。SLEEP/CSB ピンにロジック 1 を入力
するとこのモードが開始されます。SLEEP/CSB ピンのロ
ジック・スレッショールドは 0.5 × DVDD です。このデ
ジタル入力にはアクティブ・プルダウン回路も付いてい
ます。
AD9704/AD9705/AD9706/AD9707 には、デバイスの DNL
を向上させるセルフ・キャリブレーション機能がありま
す。デバイスでセルフ・キャリブレーションを行うと、
低周波アプリケーションでデバイス性能を向上させるこ
とができます。アナログ出力周波数が 1 MHz を超えるア
プリケーションでのデバイス性能は、DNL よりダイナミ
ックなデバイス動作により多く影響を受けるため、これ
らの場合、セルフ・キャリブレーションは、図 87 に示す
ように 1 トーンに対して目立つ利点を示さないことがあ
ります。図 88 に、セルフ・キャリブレーションが
10 kHz 間隔の 2 トーン IMD に対して 20 MHz まで有効で
あることを示します。
AD9704/AD9705/AD9706/AD9707 には、SPI から制御でき
る 3 種類のパワーダウン機能があります。これらのパワ
ーダウン・モードを使って、デバイスの消費電力を小さ
くすることができます。パワーダウン機能は SPI レジス
タ 0x00 のビット 1～ビット 3 を使って制御されます。表
26 には、SPI から制御できるパワーダウン機能の一覧を
示します。ロジック 1 をレジスタ 0x00 の対応するビット
に書き込むと、パワーダウン・モードがイネーブルされ
ます。
88
86
CALIBRATED
表 26.パワーダウン・モードの選択
Power-Down
Mode
Clock Off
Sleep
Power Down
(Reg. 0x00)
Bit Number
1
2
3
84
82
80
UNCALIBRATED
Functional Description
Turn off clock
Turn off output current
Turn off output current and internal
band gap reference
78
0
0.2
0.4
0.6
0.8
fOUT (MHz)
05926-096
スリープとパワーダウンでの動作(SPI モード)
SFDR (dBc)
AD9704/AD9705/AD9706/AD9707 は 50 ns より短い時間で
パワーダウンし、約 5μs でパワーアップします。
図 87.175 MSPS、IOUTFS = 2 mA での AD9707 SFDR 対 fOUT
88
87
CALIBRATED
86
IMD (dBc)
85
84
UNCALIBRATED
83
82
81
80
78
0
5
10
15
LOWER fOUT (MHz)
図 88.175 MSPS、IOUTFS = 2 mA での IMD 対低 fOUT
Rev. A
－ 38/51 －
20
05926-097
79
AD9704/AD9705/AD9706/AD9707
キャリブレーション・クロック周波数は、DAC クロック
を DIVSEL 値で指定する分周比で除算した周波数に等しく
なります。キャリブレーション・クロック周波数は、信
頼度の高いキャリブレーションのために 10 MHz より低
くする必要があります。最適結果は、ユーザのシステム
条件を満たす周波数キャリブレーションの最小クロック
周波数を発生するように DIVSEL[2:0] (レジスタ 0x0E の
ビット 2～ビット 0)を設定することにより得られます。
キャリブレーション係数を読み出すときは、次のステッ
プに従います。
1.
CALCLK ビット(レジスタ 0x02 のビット 0)をセット
して、キャリブレーション・クロックをイネーブル
します。
2.
最初の係数のアドレス(0x00)をレジスタ 0x10 へ書き
込みます。
デバイスのセルフ・キャリブレーションを行うときは、
次の手順に従います。
3.
0x04 をレジスタ 0x0F に書き込んで、SMEMRD ビッ
ト(レジスタ 0x0F、ビット 2 )をセットします。
CALCLK ビット(レジスタ 0x02 のビット 0)をセット
して、キャリブレーション・クロックをイネーブル
します。
4.
レジスタ 0x11 の値を読み出して、最初の係数の値を
読み出します。
5.
0x00 をレジスタ 0x0F に書き込んで、SMEMRD ビッ
トをクリアします。
6.
各読み出しごとにアドレスを 1 だけ増やして、残りの
32 個の係数に対してステップ 2 ～ステップ 5 を繰り
返します。
7.
CALCLK ビット(レジスタ 0x02 のビット 0)をクリア
して、キャリブレーション・クロックをディスエー
ブルします。
1.
2.
3.
4.
レジスタ 0x0F に 0x40 を書き込んで、セルフ・キャリ
ブレーションをイネーブルします。
キャリブレーション・クロックで約 4500 サイクル間
待ちます。各キャリブレーション・クロック・サイ
クルは DIVSEL[2:0]の値に応じて、DAC クロックで
2～256 サイクルになります。
CALSTAT ビット(レジスタ 0x0F のビット 7)を読み出
して、セルフ・キャリブレーションの完了を確認し
ます。ロジック 1 はキャリブレーションの完了を表
します。
5.
セルフ・キャリブレーションが完了したら、0x00 を
レジスタ 0x0F に書き込みます。
6.
CALCLK ビット(レジスタ 0x02 のビット 0)をクリア
して、キャリブレーション・クロックをディスエー
ブルします。
AD9704/AD9705/AD9706/AD9707 では、キャリブレーショ
ン係数の読み出しと書き込みが可能です。合計 33 個の係
数があります。係数のリード/ライト機能は、複数のキャ
リブレーション・サイクル結果の平均をとり、平均処理
した結果を再度デバイスへロードすることにより、セル
フ・キャリブレーション・ルーチンの結果を向上させる
ときに便利です。読み出しと書き込みのルーチンは次の
手順によります。
Rev. A
キャリブレーション係数をデバイスへ書き込むときは、
次のステップに従います。
1.
CALCLK ビット(レジスタ 0x02 のビット 0)をセット
して、キャリブレーション・クロックをイネーブル
します。
2.
0x08 をレジスタ 0x0F に書き込んで、SMEMWR ビッ
ト(レジスタ 0x0F、ビット 3 )をセットします。
3.
最初の係数のアドレス(0x00)をレジスタ 0x10 へ書き
込みます。
4.
最初の係数の値をレジスタ 0x11 へ書き込みます。
5.
各書き込みごとにアドレスを 1 だけ増やして、残りの
32 個の係数に対してステップ 2 とステップ 3 を繰り
返します。
6.
0x00 をレジスタ 0x0F に書き込んで、SMEMWR ビ
ットをクリアします。
7.
CALCLK ビット(レジスタ 0x02 のビット 0)をクリア
して、キャリブレーション・クロックをディスエー
ブルします。
－ 39/51 －
AD9704/AD9705/AD9706/AD9707
アプリケーション
出力の構成
次のセクションでは、AD9704/AD9705/AD9706/AD9707
の一般的な出力構成について説明します。特に注記がな
い限り、IOUTFS は公称 2 mA に設定します。最適なダイナ
ミック性能を必要とするアプリケーションに対しては、
差動出力構成が推奨されます。差動出力構成は、RF トラ
ンスまたは差動オペアンプにより構成されます。トラン
ス構成は最適な高周波性能を提供するため、AC 結合が
可能なすべてのアプリケーションに対して推奨されます。
差動オペアンプ構成は、DC 結合、信号ゲイン、低出力
インピーダンスを必要とするアプリケーションに適して
います。
シングルエンド出力は、低価格と低消費電力が主要な条
件となるアプリケーションに適しています。
ース終端を提供するように選択されます。信号電力の約
半分が RDIFF で消費されることに注意してください。
オペアンプを使用したバッファ付きシングルエン
ド出力
ADA4899-1のようなオペアンプを使うと、シングルエン
ド電流から電圧への変換を行うことができます(図90参
照)。AD9704/AD9705/AD9706/AD9707は、各出力に一対
の直列抵抗RSを持つように構成されます。帰還抵抗RFBに
より、次式に基づいてピーク信号振幅が決定されます。
VOUT RFB
出力のコモン・モード電圧は次式から求めます。
R
VCM VREF 1 FB VOUT
RB
トランスを使用する差動結合
RFトランスを使うと、差動信号からシングルエンド信号
への変換を行うことができます(図89参照)。トランスの
歪み性能は一般に、特に高い周波数で、標準オペアンプ
の歪み性能より優れています。トランス結合は、広い周
波数範囲で優れたコモン・モード歪み除去比を提供しま
す(偶数次高調波)。電気的絶縁も提供し、ノイズを追加
することなく電圧ゲインを与えることもできます。イン
ピーダンスのマッチングには、種々のインピーダンス比
を持つトランスを使うことができます。トランス結合の
主要な欠点としては、周波数ロールオフが低い、電力ゲ
インがないこと、出力インピーダンスが高いことなどが
あります。
I FS
2
アンプの最大出力電圧と最小出力電圧は、それぞれ次式
から求めます。
R
VMAX VREF 1 FB
RB
VMIN VMAX I FS RFB
CF
+5V
AD9704/AD9705
AD9706/AD9707
RS
–
IOUTA 21
ADA4899-1
REFIO 23
IOUTB 20
IOUTB 20
AD9704/AD9705
AD9706/AD9707
RLOAD
OPTIONAL RDIFF
+
RS
C
–5V
05926-100
図 90.単電源でのシングルエンド・バッファ
図 89.トランスを使用した差動出力
トランス一次側のセンター・タップは、IOUTA と IOUTB
の電圧をデバイスの出力コモン・モード電圧範囲内に維
持する電圧に接続する必要があります。DAC 出力電流の
DC 成分は IFS/2 に等しく、IOUTA と IOUTB から流れる
ことに注意してください。トランスのセンター・タップ
は、この DC 電流のパスを提供する必要があります。多
くのアプリケーションでは、AGND がトランス・センタ
ー・タップに対する最も便利な電圧になります。IOUTA
と IOUTB の相補電圧(VIOUTA と VIOUTB)の振幅は、AGND
を中心として対称であるため、AD9704/AD9705/AD9706/
AD9707 の規定の出力コンプライアンス・レンジ内に維
持する必要があります。
差動抵抗 RDIFF は、トランス出力が受動再生フィルタまた
はケーブルを経由して負荷 RLOAD に接続されるアプリケ
ーションで使用することができます。RDIFF はトランスの
インピーダンス比により決定され、VSWR を低くするソ
Rev. A
VOUT
OTCM 19
05926-095
IOUTA 21
RFB
RB
－ 40/51 －
AD9704/AD9705/AD9706/AD9707
CF
オペアンプを使った差動バッファ付き出力
AD9704/AD9705
AD9706/AD9707
RS
–
IOUTA 21
ADA4841-2
+
REFIO 23
OTCM 19
IOUTB 20
+
RS
ADA4841-2
–
アンプの最大出力電圧と最小出力電圧は、それぞれ次式
から求めます。
RB
RFB
図 91.単電源での差動バッファ
VMIN = VMAX − VOUT
出力のコモン・モード電圧は次式から求めます。
V OUT
2
－ 41/51 －
05926-101
CF
R
V MAX V REF 1 FB
RB
Rev. A
VOUT
C
VOUT = RFB × IFS
V CM V MAX
RFB
RB
図91に示すシングルエンド・バッファの差動バージョン
には、デュアル・オペアンプ(図90の回路参照)を使うこ
とができます。同じR-C回路を使って1極の差動ローパ
ス・フィルタを構成して、このフィルタによりDAC出力
で発生する高周波イメージを除去してオペアンプ入力に
混入しないようにします。帰還抵抗RFBにより、次式に基
づきピーク信号振幅が決定されます。
AD9704/AD9705/AD9706/AD9707
評価ボード
概要
TxDAC ファミリの評価ボードを使うと、すべての
TxDAC 製品のセットアップとテストを容易に行うことが
できます。十分注意して行われたレイアウトと回路デザ
イン、それにプロトタイプ領域の組み合わせにより、高
分解能の低消費電力高速変換を必要とするアプリケーシ
ョンでの AD9704/AD9705/AD9706/AD9707 の容易で効果
的な評価が可能です。
Rev. A
AD9704/AD9705/AD9706/AD9707 評価ボードを使うと、
デバイスを種々の構成で動作させる柔軟性を持つことが
できます。出力構成としては、トランス結合出力、抵抗
終端出力、反転/非反転出力、差動アンプ出力などが可能
です。デジタル入力は、種々のデータ・パターン・ジェ
ネレータから駆動できるようにデザインされており、正
しい負荷終端を行うための抵抗回路オプションがボード
に内蔵されています。また、内蔵リファレンスまたは外
付けリファレンスを使用して AD9704/AD9705/AD9706/
AD9707 を動作させること、あるいはパワーダウン機能
を調べることもできます。
－ 42/51 －
図 92.デジタル入力
2
1
3
5
7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
－ 43/51 －
RIBBON R A
2
JP31
JP28
CKEXTX
DB0X
DB1X
DB2X
DB3X
DB4X
DB5X
DB6X
DB7X
DB8X
DB9X
R20
R15
TP15
BLK
RC0805
TP7
BLK
R4
RC0805
DNP
R25
R26
R27
R28
DNP
RC0805
DNP
RC0805
DNP
RC0805
DNP
RC0805
DNP
RC0805
DNP
RC0805
R21
R24
DNP
RC0805
R17
DNP
RC0805
DNP
RC0805
R16
R19
RC0805
DNP
2
TP10
BLK
2
TP11
BLK
CKEXTX
DB13X
DB12X
DB11X
DB10X
DB9X
DB8X
DB7X
DB6X
DB5X
DB4X
DB3X
DB2X
DB1X
DB0X
R8
R7
R6
R5
R4
R3
R2
R1
RP6
DNP
2
RP2
DNP
1
2
3
4
5
6
7
8
9
10
J1
JP3
DB13X
DB12X
DB11X
DB10X
DB9X
DB8X
DB7X
DB6X
DB5X
DB4X
DB3X
DB2X
DB1X
DB0X
R18
RC0805
DNP
2
12
22
11
10
9
5
6
7
8
14
22
13
4
22
15
2
3
16
1
9
7
22
22
10
6
8
12
22
11
5
14
22
13
3
2
4
16
22
15
1
R8
R7
R6
R5
R4
R3
R2
R1
RP5
DNP
RP1
DNP
1
2
3
4
5
6
7
8
9
10
HDR040RA
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
DB10X
DB11X
DB12X
R3
RC0805
DNP
R9
1
2
3
4
5
6
7
8
9
10
DNP
R9
1
2
3
4
5
6
7
8
9
10
Rev. A
CKEXT
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
05926-051
DB13X
AD9704/AD9705/AD9706/AD9707
評価ボードの回路図
R1
R2
R3
R4
R5
R6
R7
R8
R9
RCOM
R1
R2
R3
R4
R5
R6
R7
R8
R9
CMODE-SCLK
C
.1UF
CC0603
C24
DVDD
CVDD
CLK
CLKB
DB5
DB4
DB3
DB2
DB1
DB0
MODE-SDIO
.01UF
CC0603
C23
C25
C26
DB7
DB6
.01UF
CC0603
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
C
U1
AD9707LCFSP
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
4
3
SW1
JP11
10K
AGND;5
AVDD
OTCM
DB8
DB9
DB10
DB11
DB12
DB13
SLEEP-CSB
.01UF
CC0603
C28
DB7
DB8
DB6
DB9
DVDD
DB10
DB5
DB11
DB4
DB12
(MSB) DB13
DB3
DCOM
DB2
SLEEP/CSB
DB1
FSADJ
DB0 (LSB)
REFIO
DCOM
ACOM
CLKVDD
IOUTA
CLK+
IOUTB
CLK–
OTCM
CLKCOM
CMODE/SCLK AVDD
MODE/SDIO PIN/SPI/
RESET
.1UF
CC0603
C27
2
1
AVDD
RC0603
16K
0.1%
R49
R14
DNP
0
6.4K
0.1%
R51
C22
.1UF
CC0603
R56
R57
453
RC0603
0 RC0603
R55
RC0805
RC0805
RC0805
ERA6YEB323V,ERA6Y JP9
RC0603
FSADJ resistors must have low TC
32K
0.1%
R1
R13
DNP
WHT
WHT
C11
.1UF
CC0603
TP1
TP3
JP7
.1UF
CC0603
RC0603
CVDD
RC0603
R7
図 93.出力信号のコンディショニング
ERA6YEB323V,ERA6Y
－ 44/51 －
ERA6YEB323V,ERA6Y JP8
Rev. A
3
1
4
5
T2
DNI
S
6
1
2
3
R22
0
4
ADTL1-12
PNC=2,5S
P
T2B
OTCM
1
2
3
NC=5
T1
JP25
ADT9-1T
S
JP24
P
6
4
0
RC0603
R11
R9
DNP
OUT
S3
AGND;3,4,5
05926-052
AVDD
AD9704/AD9705/AD9706/AD9707
RC0603
RC0603
CLK
図 94.クロック
－ 45/51 －
CLKB
C
C29
R33
.1UF
R35
49.9
10K
RC0603
CC0603
Single-ended CMOS Clock Input
RC0603
10K
6 S
5
4
2
P 1
3
C
CVDD
Signal ended sine clock input
ADT1-1WT
R34
.1UF
3
T3
Transformer Clock Input
C34
1
JP23
B A
2
JP2
JP21
RC0603
JP20
A B
2
1
Rev. A
JP30
A B
2
3
1
3
R6
DNP
C
S5
CLK-IN
SMA50SMTUP
05926-053
CKEXT
AD9704/AD9705/AD9706/AD9707
JP16
RC0603
CC0603
P1
－ 46/51 －
1
2
3
4
5
6
TJAK06RAP
FCI-68898
DVDD
C33
C32
LC1812
L9 EXC-CL4532U1
RC0603
RC0603
RC0603
AVDD
.01UF
CC0603
.1UF
CSB R4,5K 3
SCLK R4,5K 4
SDI R4,5K 5
SDO
CC0603
DVDD2_OUT
DVDD2
R46
7.5K
JP1
JP13
JP27
JP4
JP14
RC0603
Rev. A
RC0603
図 95.SPI
JP5
R47
7.5K
R48
7.5K
U5
5
6
U5
DGND;7
DVDD2;14
8
R41
R40
R39
10
74VCX86MTC
9
DGND;7
DVDD2;14
U5
3
DGND;7
DVDD2;14
74VCX86MTC
4
2
11
DGND;7
DVDD2;14
U5
74VCX86MTC
1
13
74VCX86MTC
12
10K
RC0603
1K
RC0603
TP18
WHT
1K
RC0603
TP19
SDI
WHT
TP20
SDO
WHT
MODE-SDIO
CMODE-SCLK
SLEEP-CSB
05926-054
AVDD
AD9704/AD9705/AD9706/AD9707
RC0603
－ 47/51 －
DVDD2_IN
5V
.1UF
JP18
C15
JP17
.1UF BLK
TP9
CC0603
JP19
LC1812
C
EXC-CL4532U1
L8
ACASE
ACASE
EXC-CL4532U1
LC1812
L4
LC1812
.1UF BLK
CC0603
TP6 EXC-CL4532U1
C9
L7
RED
TP8
ACASE
EXC-CL4532U1
LC1812
L3
LC1812
L6
BLK
TP4 EXC-CL4532U1
RED
TP5
C7
ACASE
EXC-CL4532U1
LC1812
L2
LC1812
L5
BLK
TP2 EXC-CL4532U1
RED
TP13
C3
CC0603
5V
5V
AVDD_IN
DVDD_IN
5V
.1UF
CC0603
C1
10UF
6.3V
C5
10UF
6.3V
C4
10UF
6.3V
C2
10UF
6.3V
.1UF
.1UF
C16
CC0603
.1UF
C8
CC0603
.1UF
C6
CC0603
C
C10
CC0603
C
BLK
TP14
DVDD2_OUT
AVDD
DVDD
CVDD
J3
5V
2
SMAEDGE
1
5VGND;3,4,5
C12
5V
1UF
CC0603
C37
5V
1UF
CC0603
C21
5V
1UF
CC0603
C18
5V
1UF
CC0603
5V
P2
1
5V
5V
5V
5V
1
2
3
4
1
2
3
4
RC0603
U6
5V
ADP3334AR
GND
NC
FB
OUT
IN
SD
OUT
U7
RC0603
R29
NC
FB
OUT
8
7
6
5
8
7
6
5
R10
NC
FB
OUT
IN
5V
78.7K
R5
NC
OUT
OUT
78.7K
ADP3334AR
GND
SD
IN
RC0603
U4
5V
78.7K
ADP3334AR
GND
SD
IN
IN
1
2
3
4
U2
FB
OUT
OUT
ADP3334AR
GND
SD
IN
IN
1
2
3
4
IN
DIGIKEY PART NUMBERS:277-1011-ND,277-1095-ND
P2
2
EXC-CL4532U1
8
7
6
5
8
7
6
5
100PF
2
A B
100PF
3
100PF
JP26
3
100PF
2
A B 3
JP22
CC0603
2
A B
JP29
C38
1
C30
1
C19
1
C13
CC0603
LC1812
CC0603
CVDD_IN
RC0603
Rev. A
CC0603
図 96.電源
RC0603
RED
TP12L1
R32
R36
115K
R30
R31
76.8K
R12
R23
76.8K
C14
C20
RC0603
64.9K
5V
1UF
RC0603
88.7K
5V
1UF
CC0603
C31
RC0603
64.9K
5V
JP10
5V
JP15
JP12
1UF
CC0603
C17
RC0603
64.9K
5V
1UF
CC0603
CC0603
R8
R2
76.8K
JP6
5V
2
SMAEDGE
1
CVDD_IN
J5 AVDD_IN
J4 DVDD_IN
J2
DVDD2_IN
5V
2
SMAEDGE
5VGND;3,4,5
1
5VGND;3,4,5
5V
5VGND;3,4,5
AD9704/AD9705/AD9706/AD9707
05926-077
RC0603
RC0603
AD9704/AD9705/AD9706/AD9707
05926-055
評価ボードのレイアウト
05926-056
図 97.アセンブリ―表面
図 98.アセンブリ―裏面
Rev. A
－ 48/51 －
05926-057
AD9704/AD9705/AD9706/AD9707
05926-058
図 99.レイヤー1―表面
図 100.レイヤー4―裏面
Rev. A
－ 49/51 －
05926-059
AD9704/AD9705/AD9706/AD9707
05926-060
図 101.レイヤー2―グラウンド・プレーン
図 102.レイヤー3―電源プレーン
Rev. A
－ 50/51 －
AD9704/AD9705/AD9706/AD9707
外形寸法
0.60 MAX
0.60 MAX
PIN 1
INDICATOR
TOP
VIEW
0.50
BSC
4.75
BSC SQ
0.50
0.40
0.30
12° MAX
1.00
0.85
0.80
PIN 1
INDICATOR
32
25
24
1
3.25
3.10 SQ
2.95
EXPOSED
PAD
(BOTTOM VIEW)
17
16
9
8
0.25 MIN
3.50 REF
0.80 MAX
0.65 TYP
0.05 MAX
0.02 NOM
SEATING
PLANE
0.30
0.23
0.18
0.20 REF
COPLANARITY
0.08
COMPLIANT TO JEDEC STANDARDS MO-220-VHHD-2
図 103.32 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ]
5 mm × 5 mm、極薄クワッド
(CP-32-2)
寸法: mm
オーダー・ガイド
Model
AD9704BCPZ1
AD9704BCPZRL71
AD9705BCPZ1
AD9705BCPZRL71
AD9706BCPZ1
AD9706BCPZRL71
AD9707BCPZ1
AD9707BCPZRL71
AD9704-EB
Temperature Range
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
Package Description
32-Lead LFCSP_VQ
32-Lead LFCSP_VQ
32-Lead LFCSP_VQ
32-Lead LFCSP_VQ
32-Lead LFCSP_VQ
32-Lead LFCSP_VQ
32-Lead LFCSP_VQ
32-Lead LFCSP_VQ
Evaluation Board
AD9705-EB
Evaluation Board
AD9706-EB
Evaluation Board
AD9707-EB
Evaluation Board
1
Z = RoHS 準拠製品。
Rev. A
－ 51/51 －
Package Option
CP-32-2
CP-32-2
CP-32-2
CP-32-2
CP-32-2
CP-32-2
CP-32-2
CP-32-2
D05926-0-4/07(A)-J
5.00
BSC SQ