8ビット、125MSPS
デュアルTxDAC®＋ D/Aコンバータ AD9709*
特長
機能ブロック図
デュアル送信の8ビットDAC
更新レート：125MSPS
DVDD
ナイキスト周波数までの優れたSFDR：5MHzで66dBc出力
優れたゲインとオフセットのマッチング：0.1%
DCOM
AVDD
ACOM
“1”
ラッチ
ポート1
CLK1
“1”
DAC
1本の抵抗で独立にゲイン調整可能
デュアル・ポート・データまたはインターリーブ・データが可能
WRT1
1.2Vリファレンスを内蔵
WRT2
デジタル
インターフェース
低消費電力：5Vで380mW
48ピンLQFP
アプリケーション
“2”
ラッチ
ポート2
パワーダウン・モード：5Vで50mW
リファレンス
REFIO
FSADJ1
FSADJ2
GAINCTRL
バイアス
ジェネレータ
SLEEP
AD9709
5V、3V単電源動作
MODE
IOUTA1
IOUTB1
“2”
DAC
IOUTA2
IOUTB2
CLK2
AD9709のDACはセグメント化電流源アーキテクチャと当社独自の
通信
スイッチング技術を組み合せて、
グリッチ・エネルギを削減し、
ダイナ
移動電話基地局
ミック精度を最大にしています。各DACは差動電流出力を備え、
シ
デジタル・シンセシス
ングル・エンドおよび差動のアプリケーションに対応できます。両DAC
直交変調
は同時に更新され、
20mAの公称フルスケール電流を供給できます。
3D超音波
各DAC間のフルスケール電流は、0.1%以内でマッチングしていま
す。
概要
AD9709は、最新の低価格CMOSプロセスで製造され、3.0∼5.0V
AD9709は、
デュアルポートの高速2チャンネル8ビットCMOS DACで
単電源で動作し、
消費電力は380mWです。
あり、2個の高品質8ビットTxDAC＋コア、
リファレンス、
デジタル・イン
ターフェース回路を小型の48ピンLQFPパッケージに集積していま
す。AD9709は極めて優れたAC/DC特性を持ち、
最大125MSPSの
更新レートを実現しています。
製品のハイライト
1. AD9709は、
分解能8/10/12/14ビットのデュアルTxDACのピン・コ
ンパチブル・ファミリーの製品です。
このAD9709は、
通信アプリケーションでのIデータとQデータの処理
2. 125MSPSのデュアル8ビットDACであり、2チャンネルの高性能
向けに最適です。デジタル・インターフェースは、
2個のダブルバッファ
DACは、低歪み性能に最適化された、I情報とQ情報のフレキシ
付きラッチと制御ロジックから構成されています。別々の入力を備え
ブルな転送機能を提供します。
ており、
2つのDACポートに独立してデータを書き込めます。DACの
更新レートは、
別々のクロックにより制御されます。
モード・コントロール・ピンを使うと、
AD9709は2つの独立したデータ・
3. 優れたマッチングを実現。ゲインはフルスケールの0.1%（typ）
で一
致し、
オフセット誤差は0.02%以下です。
4. 低消費電力。CMOSデュアルDAC機能全体が、
3.0∼5.0V単電
ポート、
または1つのインターリーブ高速データ・ポートにインターフェー
源、
消費電力380mWで動作します。DACのフルスケール電流は
スできます。
インターリーブ・モードでは、
入力データ・ストリームは元の
低消費電力動作向けに削減でき、
アイドル時間の低消費電力動
IデータとQデータに分解されてラッチされます。このIデータとQデー
タは2個のDACにより変換されて、
入力データ・レートの1/2で更新さ
作のためにスリープ・モードが用意されています。
5. リファレンスを内蔵。AD9709は1.20Vの温度補償済みバンドギャ
ップ・リファレンスを内蔵しています。
れます。
GAINCTRLピンを使うと、2個のDACのフルスケール電流（IOUTFS）
6. 2チャンネルの8ビット入力。AD9709はフレキシブルなデュアル・
を設定する2つのモードを選択できます。各DACのIOUTFSは、2本の
ポート・インターフェースを内蔵し、
デュアル・データ入力またはイン
外付け抵抗を使って独立に設定できます。あるいは、
1本の外付け
ターリーブ・データ入力が可能です。
抵抗を使って両DACのIOUTFSを共通に設定することもできます。
TxDAC＋はAnalogDevices,Incの登録商標です。
アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、そ
*特許申請中。
の情報の利用または利用したことにより引き起こされる第3者の特許または権利の侵害
に関して、当社はいっさいの責任を負いません。さらに、アナログ・デバイセズ社の特
許または特許の権利の使用を許諾するものでもありません。
REV.0
アナログ・デバイセズ株式会社
本 社／東京都港区海岸1-16-1 電話03
（5402）8400 〒105-6891
ニューピア竹芝サウスタワービル
大阪営業所／大阪市淀川区宮原3-5-36 電話06（6350）6868（代） 〒532-0003
新大阪第二森ビル
AD9709−仕様
DC特性（特に指定のない限り、TMIN∼TMAX、AVDD＝5V、DVDD＝5V、IOUTFS＝20mA）
パラメータ
Min
分解能
8
DC精度1
積分直線性誤差（INL）
微分非直線性（DNL）
−0.5
−0.5
±0.1
±0.1
＋0.5
＋0.5
LSB
LSB
−0.02
−2
−5
±0.25
±1
＋0.02
＋2
＋5
FSRの%
FSRの%
FSRの%
＋0.3
＋1.6
＋0.14
20.0
＋1.25
FSRの%
FSRの%
dB
mA
V
kΩ
pF
1.26
V
nA
1.25
1
0.5
V
MΩ
MHz
0
±50
±100
±50
FSRのppm/℃
FSRのppm/℃
FSRのppm/℃
ppm/℃
アナログ出力
オフセット誤差
ゲイン誤差（内部リファレンス不使用）
ゲイン誤差（内部リファレンス使用）
ゲイン・マッチ
TA＝25℃
TMIN∼TMAX
TMIN∼TMAX
フルスケール出力電流2
出力適合範囲
出力抵抗
出力容量
リファレンス出力
リファレンス
リファレンス出力電流3
リファレンス入力
入力適合範囲
リファレンス入力抵抗
小信号帯域幅
Typ
Max
単位
ビット
−0.3
−1.6
−0.14
2.0
−1.0
±0.1
100
5
1.14
1.20
100
0.1
温度係数
オフセット・ドリフト
ゲイン・ドリフト（内部リファレンス不使用）
ゲイン・ドリフト（内部リファレンス使用）
リファレンス・ドリフト
電源
電源電圧
AVDD
DVDD
アナログ電源電流（IAVDD）
デジタル電源電流（IDVDD）4
デジタル電源電流（IDVDD）5
電源電流スリープ・モード（IAVDD）
消費電力4（5V、IOUTFS＝20mA）
消費電力5（5V、IOUTFS＝20mA）
消費電力6（5V、IOUTFS＝20mA）
電源変動除去比7―AVDD
電源変動除去比7―DVDD
−0.4
−0.025
＋0.4
＋0.025
V
V
mA
mA
mA
mA
mW
mW
mW
FSR/Vの%
FSR/Vの%
動作範囲
−40
＋85
℃
3
2.7
5
5
71
5
8
380
420
450
5.5
5.5
75
7
15
12
410
450
注
1 仮想グラウンドを駆動し、IOUTAで測定。
2 公称フルスケール電流IOUTFSは、IREF電流の32倍。
3 すべての外部負荷の駆動には、入力バイアス電流100nA未満の外付けバッファアンプを使用する必要があります。
4 fCLOCK＝25MSPS、かつfOUT＝1.0MHzで測定。
5 fCLOCK＝100MSPS、かつfOUT＝1MHzで測定。
6 IOUTAとIOUTBでIOUTFS＝20mAかつRLOAD＝50Ω、およびfCLOCK＝100MSPSかつfOUT＝40MHzの条件で、バッファなしの電圧出力として測定。
7 ±10%の電源変動。
仕様は予告なく変更されることがあります。
2
REV.0
AD9709
ダイナミック特性
（特に指定のない限り、TMIN∼TMAX、AVDD＝5V、DVDD＝5V、IOUTFS＝20mA、差動トランス結合出
力、50Ωダブル終端）
パラメータ
ダイナミック特性
最大出力更新レート（fCLOCK）
（tST）から0.1%までの出力セトリング・タイム1
出力伝搬遅延（tPD）
グリッチ・インパルス
出力立ち上がり時間（10%から90%）1
出力立ち下がり時間（90%から10%）1
出力ノイズ（IOUTFS＝20mA）
出力ノイズ（IOUTFS＝2mA）
AC直線性
ナイキスト周波数までのスプリアスフリー・ダイナミックレンジ
fCLOCK＝100MSPS、fOUT＝1.00MHz
0dBFS出力
−6dBFS出力
−12dBFS出力
−18dBFS出力
fCLOCK＝65MSPS、fOUT＝1.00MHz
fCLOCK＝65MSPS、fOUT＝2.51MHz
fCLOCK＝65MSPS、fOUT＝5.02MHz
fCLOCK＝65MSPS、fOUT＝14.02MHz
fCLOCK＝65MSPS、fOUT＝25MHz
fCLOCK＝125MSPS、fOUT＝25MHz
fCLOCK＝125MSPS、fOUT＝40MHz
S/N＋歪み比
fCLOCK＝50MHz、fOUT＝1MHz
全高調波歪み
fCLOCK＝100MSPS、fOUT＝1.00MHz
fCLOCK＝50MSPS、fOUT＝2.00MHz
fCLOCK＝125MSPS、fOUT＝4.00MHz
fCLOCK＝125MSPS、fOUT＝10.00MHz
電力高調波比（110kHz間隔で10ポイントの高調波）
fCLOCK＝65MSPS、fOUT＝2.00∼2.99MHz
0dBFS出力
−6dBFS出力
−12dBFS出力
−18dBFS出力
チャンネル・アイソレーション
fCLOCK＝125MSPS、fOUT＝10MHz
fCLOCK＝125MSPS、fOUT＝40MHz
Min
Max
125
63
1 50Ω負荷のシングル・エンドで測定。
仕様は予告なく変更されることがあります。
3
単位
35
1
5
2.5
2.5
50
30
MSPS
ns
ns
pV-s
ns
ns
pA Hz
pA Hz
68
62
56
50
68
68
66
60
50
63
55
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
50
dB
−67
−63
−63
−63
注
REV.0
Typ
−63
dBc
dBc
dBc
dBc
58
51
46
41
dBc
dBc
dBc
dBc
85
77
dBc
dBc
AD9709−仕様
デジタル特性（特に指定のない限り、TMIN∼TMAX、AVDD＝5V、DVDD＝5V、IOUTFS＝20mA）
パラメータ
デジタル入力
ロジック“1”電圧@DVDD＝5V
ロジック“1”@DVDD＝3
ロジック“0”電圧@DVDD＝5V
ロジック“0”@DVDD＝3
ロジック“1”電流
ロジック“0”電流
入力容量
入力セットアップ時間（tS）
入力ホールド時間（tH）
ラッチ・パルス幅（tLPW、tCPW）
Min
Typ
3.5
2.1
5
3
0
Max
単位
V
V
V
V
μA
μA
pF
ns
ns
ns
1.3
0.9
＋10
＋10
0
−10
−10
5
2.0
1.5
3.5
仕様は予告なく変更されることがあります。
絶対最大定格*
パラメータ
基準ポイント
Min
Max
単位
AVDD
DVDD
ACOM
AVDD
モード、CLK1、CLK2、WRT1、WRT2
デジタル入力
IOUTA1/IOUTA2、IOUTB1/IOUTB2
REFIO、FSADJ1、FSADJ2
GAINCTRL、SLEEP
接合温度
保管温度
ピン温度（10秒）
ACOM
DCOM
DCOM
DVDD
DCOM
DCOM
ACOM
ACOM
ACOM
−0.3
−0.3
−0.3
−6.5
−0.3
−0.3
−1.0
−0.3
−0.3
＋6.5
＋6.5
＋0.3
＋6.5
DVDD＋0.3
DVDD＋0.3
AVDD＋0.3
AVDD＋0.3
AVDD＋0.3
150
＋150
300
V
V
V
V
V
V
V
V
V
℃
℃
℃
−65
*上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久的な損傷を与えることがあります。この規定はストレス定格の規定のみを目的とするものであり、この仕様の動作セクションに記載す
る規定値以上でのデバイス動作を定めたものではありません。デバイスを長時間絶対最大定格状態に置くとデバイスの信頼性に影響を与えます。
オーダー・ガイド
モデル
温度範囲
パッケージ
パッケージ・
オプション
AD9709AST
−40∼＋85℃
薄型プラスチック
クワッド・フラット
パック
（LQFP）
評価ボード
ST-48
AD9709-EB
tS
tH
データ入力
(WRT2) (WRT1 / IQWRT)
t LPW
(CLK2) (CLK1/ IQCLK)
t CPW
IOUTA
または
IOUTB
熱特性
熱抵抗
48ピンLQFP
θJA＝91℃/W
図1
t PD
デュアル・モードとインターリーブ・モードの
タイミング図
タイミング仕様については、ダイナミック特性とデジタル特性の
項を参照してください。
注意
ESD（静電放電）の影響を受けやすいデバイスです。4000Vもの高圧の静電気が人体やテスト装置に容易に帯電し、
検知されることなく放電されることがあります。本製品には当社独自のESD保護回路を備えていますが、高エネル
ギーの静電放電を受けたデバイスには回復不可能な損傷が発生することがあります。このため、性能低下や機能喪
失を回避するために、適切なESD予防措置をとるようお奨めします。
4
WARNING!
ESD SENSITIVE DEVICE
REV.0
AD9709
ピン機能説明
ピン番号
名前
1∼8
9∼14、31∼36
15、21
16、22
17
18
19
20
23∼30
37
38
39、40
41
42
43
44
45、46
47
48
PORT1
NC
DCOM1、DCOM2
DVDD1、DVDD2
WRT1/IQWRT
CLK1/IQCLK
CLK2/IQRESET
WRT2/IQSEL
PORT2
SLEEP
ACOM
IOUTA2、IOUTB2
FSADJ2
GAINCTRL
REFIO
FSADJ1
IOUTB1、IOUTA1
AVDD
MODE
説明
データ・ビットDB7-P1∼DB0-P1
接続なし
デジタル・コモン
デジタル電源電圧
PORT1に対する入力書き込み信号（インターリーブ・モードではIQWRT）
DAC1に対するクロック入力（インターリーブ・モードではIQCLK）
DAC2に対するクロック入力（インターリーブ・モードではIQRESET）
PORT2に対する入力書き込み信号（インターリーブ・モードではIQSEL）
データ・ビットDB7-P2∼DB0-P2
パワーダウン制御入力
アナログ・コモン
“PORT2”の差動DAC電流出力
DAC2に対するフルスケール電流出力調整
マスター／スレーブ抵抗制御モード
リファレンス入／出力
DAC1に対するフルスケール電流出力調整
“PORT1”の差動DAC電流出力
アナログ電源電圧
モード選択（1＝デュアルポート、0＝インターリーブ）
ACOM
SLEEP
IOUTB2
IOUTA2
GAIN CTRL
FSADJ2
REFIO
IOUTB1
=
FSADJ1
AVDD
IOUTA1
MODE
ピン配置
48 47 46 45 44 43 42 41 40 39 38 37
DB7-P1(MSB)
1
DB6-P1
2
DB5-P1
3
34 NC
DB4-P1
4
33 NC
DB3-P1
5
DB2-P1
6
DB1-P1
7
DB0-P1
8
29 DB1-P2
NC
9
28 DB2-P2
NC 10
27 DB3-P2
NC 11
26 DB4-P2
36 NC
ピン1
目印
35 NC
32 NC
AD9709
31 NC
デュアル8ビットDAC
48-ピンLQFP
30 DB0-P2
25 DB5-P2
NC 12
REV.0
5
DB6-P2
DB7-P2 (MSB)
DVDD2
DCOM2
WRT/IQSEL
CLK1/IQCLK
CLK2/IQRESET
DVDD1
DCOM1
WRT1/IQWRT
NC＝接続なし
NC
NC
13 14 15 16 17 18 19 20 21 22 23 24
AD9709
仕様の定義
温度ドリフト
温度ドリフトは、
周辺温度値（＋25℃）
からTMINまたはTMAX温度値で
直線性誤差
（積分非直線性またはINL）
直線性誤差は、
ゼロとフルスケールを結ぶ直線により決定される理
の最大変化として規定されます。オフセットとゲイン・
ドリフトの場合、
論出力と、
実際のアナログ出力との最大誤差として定義されます。
ドリフトは1℃当たりのフルスケール範囲（FSR）
に対するppm値で表
されます。
リファレンス・
ドリフトの場合は、
ドリフトは1℃当たりのppm
微分非直線性（DNL）
DNLは、
デジタル入力コードでの1LSBの変化に対応するアナログ
値で表されます。
値の変化の測定値で、
フルスケールで正規化したものです。
電源除去比
電源が公称値から最小規定電圧値または最大規定電圧値へ変
単調性
デジタル入力が増加したとき、
出力が増加または不変の場合、
D/A
化したときの、
フルスケール出力の最大変化をいいます。
コンバータが単調性を持つといいます。
セトリング・タイム
出力が最終値の規定誤差範囲内に到達するまでに要する時間
オフセット誤差
出力電流と理論ゼロとの差をオフセット誤差と呼びます。IOUTAに対
で、
出力変化の開始から測定します。
しては、
全入力ビットが“0”の場合、
理論では0mA出力になります。
IOUTBに対しては、
全入力ビットが“1”の場合、
理論では0mA出力が
グリッチ・インパルス
望ましくない出力過渡電圧を発生させるDAC内での非対称スイッ
になります。
チング時間をいい、
グリッチ・インパルスにより数量化されたもの。グリ
ッチ内の正味面積を表す単位pV-sを使って規定します。
ゲイン誤差
理論出力スパンと実際の出力スパンの差をいいます。実際の出力
スパンは、全入力ビットが“1”に設定されたときの出力から全入力
スプリアスフリー・ダイナミックレンジ
出力信号のrms振幅値と規定帯域内のピーク・スプリアス信号との
ビットが“0”に設定されたときの出力を減算したときの差として定義
差をいい、
dB値で表します。
されます。
合計高調波歪み（THD）
THDは、入力信号測定値（rms値）
と最初の6種類の高調波成分
出力適合範囲
電流出力型DACの出力における許容電圧範囲。最大適合値を
のrms値の和との比をいい、
パーセント値またはデシベル値（dB）
で
表されます。
超えて動作させると、
出力段の飽和またはブレークダウンにより非直
線性性能が発生することがあります。
5V
CLK1/
IQCLK
CLK2/
IQRESET
SLEEP
AVDD
CLK
分周器
FSADJ1
RSET1
2k⍀
PMOS
電流源
アレイ
REFIO
DAC1
ラッチ
0.1F
AD9709
MINI-CIRCUITS
T1-1T
IOUTA1
DAC1
セグメント化
スイッチ
LSB
スイッチ
50⍀
HP3589A
スペクトル／
ネットワーク・
アナライザへ
IOUTB1
50⍀
IOUTA2
PMOS
電流源
アレイ
FSADJ2
RSET2
2k⍀
DAC2
ラッチ
DAC2
セグメント化
スイッチ
LSB
スイッチ
1.2V REF
IOUTB2
MODE
MULTIPLEXING LOGIC
DVDD
WRT1/
IQWRT
チャンネル1ラッチ
DCOM ACOM
DB0-DB7
GAINCTRL
5V
チャンネル2ラッチ
DB0-DB7
WRT2/
IQSEL
50⍀
DVDD
DCOM
タイミング再調整済みクロック出力
LECROY9210
パルス
ジェネレータ
図2
デジタル
データ
*AWG2021クロックは、50%デューティ・サイクル・クロックの立ち下がり
エッジでデジタル・データが変化するようにタイミング調整します。
TEKTRONIX
AWG-2021
w/オプション4
AD9709の基本AC特性テスト用の接続―FSADJ1とFSADJ2に独立したGAINCTRL抵抗を接続して、
デュアルポート・モードでポート1をテスト
6
REV.0
AD9709
代表的な特性曲線
（特に指定のない限り、AVDD＝5V、DVDD＝3.3V、IOUTFS＝20mA、ダブル終端負荷、差動出力、TA＝25℃、ナイキスト周波
数までのSFDR）
75
75
fCLK = 25MSPS
70
75
70
70
0dBFS
fCLK = 5MSPS
60
fCLK = 65MSPS
55
SFDR – dBc
65
65
SFDR – dBc
SFDR – dBc
0 dBFS
–6 dBFS
60
–12 dBFS
55
65
–6dBFS
60
55
fCLK = 125MSPS
–12dBFS
50
50
50
45
45
0.1
1
10
0
100
0.5
1
1.5
fOUT – MHz
fOUT – MHz
図3
SFDR 対 fOUT@0dBFS
図4
45
2.5
70
60
dBc
SFDR – dBc
–6dBFS
–12dBFS
55
55
SFDR – dBc
65
–6dBFS
10
2
SFDR 対 fOUT@25MSPS
IOUT FS = 20mA
0dBFS
65
8
6
fOUT – MHz
75
0dBFS
60
4
2
図5
70
70
0
SFDR 対 fOUT@5MSPS
75
75
SFDR – dBc
2
65
60
IOUT FS = 10mA
55
IOUT FS = 5mA
–12dBFS
50
45
45
0
5
図6
10
50
50
15
20
fOUT – MHz
30
25
35
SFDR 対 fOUT@65MSPS
0
20
10
図7
40
30
fOUT – MHz
60
50
45
70
SFDR 対 fOUT@125MSPS
図8
75
75
70
10
70
25MSPS/2.27MHz
55
65MSPS/5.91MHz
50
60
55
10MSPS/2.0MHz
図9
REV.0
60
3.3/3.4MHz
@25MSPS
55
65MSPS/13.0MHz
45
45
8.8/9.8MHz
@65MSPS
25MSPS/5.0MHz
–4
–1
シングル・トーンにおける
SFDR 対 AOUT
2
40
–25
図10
16.9/18.1Mz
@125MSPS
50
125MSPS/11.37MHz
40
–25 –22 –19 –16 –13 –10 –7
AOUT – dBFS
35
0.965/1.035MHz
@7MSPS
125MSPS/5.0MHz
50
45
30
65
SFDR – dBc
10MSPS/0.91MHz
SFDR – dBc
SFDR – dBc
65
60
25
SFDR 対 fOUTおよび
IOUTFS@65MSPSかつ0dBFS
5MSPS/1.0MHz
65
15
20
fOUT – MHz
75
70
5MSPS /0.46MHz
5
0
–20
–15
–10
AOUT – dBFS
–5
0
シングル・トーンにおける
SFDR 対 AOUT@fOUT＝fCLOCK/5
7
40
–25
図11
–20
–15
–10
AOUT – dBFS
–5
デュアル・トーンにおける
SFDR 対 AOUT@fOUT＝fCLOCK/7
0
AD9709
0.06
70
0.07
0.04
0.06
0.02
0.05
65
55
IOUTFS = 20mA
0
DNL – LSBs
INL – LSBs
SINAD – dBc
60
–0.02
–0.04
0.04
0.03
0.02
50
–0.06
IOUTFS = 5mA
45
0.01
–0.08
0
–0.1
–0.01
IOUTFS = 10mA
40
0
図12
20
40
60
80 100
fCLK – MSPS
120
140
0
32
SINAD 対 fCLOCKおよびIOUTFS
@fOUT＝5MHzかつ0dBFS
64
96
図13
75
0
128 160 192 224 256
コード
DNLの代表値
100
150
コード
50
図14
250
DNLの代表値
0
1.0
0.05
200
–10
ゲイン誤差
fOUT = 25MHz
60
fOUT = 40MHz
55
fOUT = 60MHz
オフセット誤差
0.0
0.00
–0.5
–0.03
50
–30
振幅 – dBm
65
–20
0.5
0.03
ゲイン誤差 – % FS
fOUT = 10MHz
オフセット誤差 – % FS
SFDR – dBc
70
–40
–50
–60
–70
–80
–90
45
–50
–10
10
30
温度 – ⴗC
90
70
50
SFDR 対 温度
@fCLK＝125MSPS、0dBFS
–0.05
–40
図16
0
0
–10
–10
–20
–20
–30
–30
振幅 – dBm
振幅 – dBm
図15
–30
–40
–50
–60
–70
–80
–80
図18
10
20
30
40
周波数 – MHz
50
60
デュアル・トーンにおける
SFDR@fCLK＝125MSPS
20
40
温度 – ⴗC
–1.0
80 5
60
ゲイン誤差およびオフセット
誤差 対 温度@fCLK＝125MSPS
0
図17
10
40
30
20
周波数 – MHz
50
60
シングル・トーンにおける
SFDR@fCLK＝125MSPS
–50
–70
0
0
–40
–60
–90
–20
–100
–90
0
図19
10
20
30
40
周波数 – MHz
50
60
4トーンにおける
SFDR@fCLK＝125MSPS
8
REV.0
AD9709
機能説明
図20に、簡単化したAD9709のブロック図を示します。AD9709は2
リファレンスの動作
AD9709は1.20Vのバンドギャップ・リファレンスを内蔵しており、
この
個のDACで構成されており、各々には専用の独立したデジタル制
リファレンスは容易にディスエーブルにでき、代わりに外部リファレン
御ロジックとフルスケール出力電流制御機能があります。各DACは
スを接続できます。内部／外部のリファレンス選択に応じて、
REFIO
最大20mAのフルスケール電流（IOUTFS）
を供給できるPMOS電流源
は入力または出力として機能します。内部リファレンスを使用すると
アレイで構成されています。アレイは、上位5ビット
（MSB）
を構成す
きは、REFIOピンとACOMの間に0.1μFのコンデンサを接続して単
る31個の等しい電流に分割されています。次の3ビットすなわち下
純にデカップリングするだけで済みます。内部リファレンスは、
REFIO
位ビットは、
7個の等しい電流源（値はMSB電流源の1/8）
で構成さ
に出力されます。REFIOに出力される電圧を回路内で使用する場
れています。R-2Rのラダー回路ではなく、
電流源で下位ビットを構成
合は、
100nA未満の入力バイアス電流を持つ外付けバッファアンプ
しているため、
多周波信号または低振幅信号のダイナミック特性が
を使用してください。内部リファレンスの使用例を図21に示します。
改善され、
DACの高出力インピーダンス
（100kΩ以上）維持に役立
図22に示すように、外部リファレンスをREFIOに接続できます。この
っています。
外部リファレンスとしては、
精度とドリフト性能を強化するための固定
これらのすべての電流源がPMOS差動電流スイッチを経由して、
2
リファレンス、
またはゲイン制御用の可変リファレンスを接続できます。
つの出力ノード
（IOUTAまたはIOUTB）
のいずれかに接続されます。こ
内部リファレンスがディスエーブルにされて、REFIOの比較的高い
れらのスイッチは、劇的に歪み性能を改善する新しいアーキテクチ
入力インピーダンスにより外部リファレンスの負荷が最小になってい
ャに基づいています。この新しいスイッチ・アーキテクチャは種々の
るため、
0.1μFの補償コンデンサが不要であることに注意してくださ
タイミング誤差を減少させ、
差動電流スイッチの入力に対してマッチ
い。
した相補駆動信号を出力します。
独 立した電 源 入 力（ A V D DとD V D D ）を持っています。最 大
GAINCTRLモード
AD9709では、
FSADJ1とFSADJ2にそれぞれRSET抵抗を個別に接
125MSPSのクロック・レートで動作可能なデジタル部は、
エッジ・
トリガ
続することにより、各チャンネルのゲインを独立して設定できます。
AD9709のアナログ部とデジタル部は、動作電圧範囲3∼＋5.5Vの
ー・ラッチとセグメント
・デコーディング・ロジック回路で構成されていま
1本のRSET抵抗を使って両チャンネルのゲインを同時に設定できる
す。アナログ部には、PMOS電流源、対応する差動スイッチ、1.20V
柔軟性も備えており、
システム・コストを削減できます。
のバンドギャップ・リファレンス、
リファレンス・コントロール・アンプが含ま
GAINCTRLをローにすると
（AGNDに接続）
、
2本の抵抗を使用す
れています。
るチャンネル・ゲインの独立した制御モードがイネーブルになります。
各DACのフルスケール出力電流はリファレンス制御アンプによりレギ
このモードでは、
RSET抵抗をFSADJ1とFSADJ2に個別に接続します。
ュレーションされ、
フルスケール調整ピン
（FSADJ）
に接続された外
GAINCTRLをハイにすると
（AVDDに接続）、1本の抵抗を使用す
部抵抗RSETを使って2∼20mAの範囲で設定できます。外部抵抗は
るマスター／スレーブ・チャンネル・ゲイン制御モードがイネーブルに
基準電
リファレンス制御アンプとリファレンスVREFIOと組み合わせて、
なります。このモードでは、1本のR SET抵抗をFSADJ1に接続して、
この基準電流は、
適切なスケール・ファクタを使
流IREFを設定します。
FSADJ2の抵抗を取り外すことができます。
ってセグメント化電流源に設定されます。
フルスケール電流IOUTFSは、
IREF値の32倍になります。
5V
CLK1/
IQCLK
CLK2/
IQRESET
AVDD
SLEEP
CLK
分周期
FSADJ1
RSET1
2k⍀
IREF1
PMOS
電流源
アレイ
REFIO
0.1F
VDIFF = VOUTA – V OUTB
AD9709
VOUT1A
IOUTA1
DAC1
セグメント化
スイッチ
DAC1
ラッチ
LSB
スイッチ
VOUT1B
IOUTB1
VOUT2A
IOUTA2
PMOS
電流源
アレイ
FSADJ2
RSET2
2k⍀
IREF2
DAC2
セグメント化
スイッチ
DAC2
ラッチ
LSB
スイッチ
1.2V REF
IOUTB2
DVDD
多重化ロジック
ACOM
チャンネル1ラッチ
チャンネル2ラッチ
DCOM
GAINCTRL WRT1/
IQWRT
DB0-DB7
DB0-DB7
デジタルデータ入力
図20
REV.0
WRT2/ MODE
IQSEL
簡単化したブロック図
9
5V
VOUT2B
RL2B
50⍀
RL2A
50⍀
RL1B
50⍀
RL1A
50⍀
AD9709
2つの電流出力は、通常、直接またはトランスを経由して抵抗負荷
を駆動します。DC結合が必要な場合は、
IOUTAとIOUTBを直接マッチ
する抵抗負荷RLOADに接続します。これらのRLOADはアナログ・コモ
ンACOMに接続されています。50Ωまたは75Ωのケーブルを両端終
端している場合は、RLOADはIOUTAまたはIOUTBから見た等価負荷抵
抗を表すことに注意してください。IOUTAノードとIOUTBノードのシング
ル・エンド電圧出力は次のように表されます。
リファレンス制御アンプ
AD9709の両DACは、
DACのフルスケール出力電流IOUTFSをレギュ
レーションするときに使う内部コントロール・アンプも内蔵しています。
コントロール・アンプは、
式4に示すように、
VREFIOと外部抵抗RSETの比
により電流出力IREFが決定されるように、
V/Iコンバータとして構成さ
れます（図21）。式3に示すように、IREFは適切なスケール・ファクタを
使ってセグメント化電流源にコピーされて、
IOUTFSを設定します。コン
オプションの
外付け
リファレンス・
バッファ
VOUTA＝IOUTA×RLOAD
VOUTB＝IOUTB×RLOAD
AVDD
GAINCTRL
AD9709
+1.2V
REF
リファレンス部
REFIO
0.1F
追加外部負荷
IREF
図21
規定の歪みと直線性性能を維持するためには、
VOUTAとVOUTBのフ
ルスケール値が規定された出力適合範囲を超えないように注意す
る必要があります。
電流源
アレイ
FSADJ
2k⍀
ACOM
（IOUTA−IOUTB）
×RLOAD
VDIFF＝
内部リファレンスの構成
+1.2V
REF
外部
リファレンス
AD9709
リファレンス部
VDIFF＝{（2×DAC CODE-255）/256}×
×VREFIO
（32×RLOAD/RSET）
REFIO
FSADJ
IREF
図22
電流源
アレイ
2k⍀
外部リファレンスの構成
アナログ出力
AD9709の各DACには2本の相補電流出力IOUTAとIOUTBが用意さ
れており、
シングルエンドまたは差動動作に構成できます。IOUTAと
I OUTBは負荷抵抗R LOADを使って相補シングル・エンド電圧出力
V OUTAとV OUTBに変換できます（DAC伝達関数の項の式5∼8）。
VOUTAとVOUTBの間の差動電圧VDIFF、
も、
トランスまたは差動アンプ構
成を使ってシングル・エンド電圧に変換できます。AD9709のAC性
能は、IOUTAとIOUTBでの電圧振幅を±0.5Vに制限した差動トランス
結合出力を使用した場合に最適であり、
これで仕様が規定されて
います。シングル・エンド・ユニポーラ出力が必要な場合は、IOUTAの
方を使用してください。
AD9709の歪み性能とノイズ性能は、
差動動作により改善できます。
トランスまたは差動アン
IOUTAとIOUTBのコモン・モード誤差の原因は、
プのコモン・モード除去比により大幅に削減されます。これらのコモ
ン・モード誤差原因には、
偶数次の歪み項とノイズが含まれています。
再生波形の周波数成分が多く、
かつ（または）
その振幅が小さいほ
ど、
歪み性能の改善効果が大きくなります。
これは、
あらゆる動的な
コモン・モード歪みメカニズム、
デジタル信号の混入、
ノイズの一次的
な相殺に起因します。
トランスを使って差動からシングル・エンドへ変換すると、
2倍の再生
DAC伝達関数
AD9709の両DACは相補電流出力IOUTAとIOUTBを持っています。全
ビットがハイ
（DAC CODE＝1023）
のとき、
IOUTAはフルスケール電流
このとき相補出力のIOUTBは出力電流
出力に近いIOUTFSを出力し、
ゼロになります。IOUTAとIOUTBの電流出力は入力コードとIOUTFSの関
数であり、
次式で表されます。
（DAC CODE/256）
×IOUTFS
IOUTA＝
IOUTB＝
（255−DAC CODE）/256×IOUTFS
ここで、
DACコード＝0∼255（10進数）
（8）
最後の2式は、AD9709を差動で動作させるときの利点を表してい
ます。まず、差動動作はノイズ、歪み、DCオフセットのようなI OUTAと
IOUTBに対応するコモン・モード誤差原因を相殺できます。2つ目に、
コード依存の差動電流とその後段の電圧VDIFFがシングル・エンド電
圧出力値（VOUTAまたはVOUTB）
の2倍となり、
2倍の信号電力を負荷
に供給できます。
またはAD9709の差動出力
シングル・エンド出力（V OUTAとV OUTB）
（VDIFF）
に対するゲイン・
ドリフト温度性能は、
RLOADとRSETが式8に示
すように比例関係にあるため、両抵抗に対して温度トラッキング抵
抗を選択することにより改善できることに注意してください。
ACOM
トロール・アンプは、IREFを62.5∼625μAに設定することにより、
IOUTFS＝2∼20mAの広い調整範囲（10：1）
を可能にします。IOUTFSの
広い調整範囲は、
幾つかのアプリケーションの利点になります。1つ
目の利点は、
消費電力はIOUTFSに比例するので、
AD9709の消費電
力に直接関係してきます
（消費電力の項を参照）。2つ目の利点は、
システム・ゲインの制御目的に役立つ、
20dBの調整に関係します。
リファレンス・コントロール・アンプの小信号帯域幅は約500kHzであ
り、
低周波小信号増幅アプリケーションに使用できます。
（1）
（2）
IREFは通常リファ
前述のように、
IOUTFSは基準電流IREFの関数であり、
次のように表すことが
レンスVREFIOと外部抵抗RSETにより設定され、
できます。
IOUTFS＝32×IREF
ここで、
IREF＝VREFIO/RSET
（7）
IOUTA、
IOUTB、
IREFに値を代入すると、
VDIFFは次のように表されます。
AVDD
GAINCTRL
AVDD
（5）
（6）
（3）
（4）
10
REV.0
AD9709
信号電力を負荷に供給することもできます（ソース終端がない場
合）。IOUTAとIOUTBの出力電流は相補であるため、差動で処理され
た場合には加算されます。適切に選択したトランスを使うことにより、
AD9709が必要な電力と電圧レベルをあらゆる負荷に供給できま
す。
I OUTAとI OUTBの出力インピーダンスは、PMOSスイッチおよび100kΩ
（typ）
と5pFの並列接続の、
等価な並列の組み合せにより決定され
にも少し
ます。PMOSデバイスの性質上出力電圧（VOUTAとVOUTB）
依存します。I/Vオペアンプ構成を使ってIOUTAおよび（または）IOUTB
を仮想グラウンドに維持すると、最適なDC直線性を得られます。
AD9709のINL/DNL仕様は、
IOUTAをオペアンプを使って仮想グラウ
ンドに維持して測定していることに注意してください。
最適な性能を得るために、
正／負の電圧適合範囲
IOUTAとIOUTBは、
に従う必要もあります。負の出力適合範囲−1.0Vは、
CMOSプロセ
スのブレーク・ダウン限界値により設定されます。この最大値を超え
て動作させると、
出力段でブレーク・ダウンが発生して、
AD9709の信
頼性に影響が及びます。
正の出力適合範囲は、
フルスケール出力電流IOUTFSの影響を少し
受けます。I OUTFS＝20mAに対する公称値の1.25Vから、IOUTFS＝
2mAに対する値の1.00Vまで少し低下します。シングル・エンド出力
または差動出力に対する最適歪み性能は、
IOUTAとIOUTBにおける最
大フルスケール信号が0.5Vを超えないときに得られます。出力適合
が必要
範囲を超えるAD9709の出力（VOUTAおよび（または）VOUTB）
なアプリケーションに対しては、RLOADの大きさを適切に調整する必
要があります。
この適合範囲を超える動作は、
AD9709の直線性性
能に悪影響を与えて、
歪み性能の低下をもたらします。
チ・アーキテクチャのブロック図を示します。
デュアルポート・モードのタイミング
MODEピンをロジック
“1”にすると、
AD9709はデュアルポート
・モード
で動作します。AD9709は、
個別な2つのDACとして動作します。各
DACは、
完全に独立したデジタル入力ラインとコントロール・ラインを
持ちます。
AD9709はダブル・バッファ化されたデータ・パスを内蔵しています。
データは、
チャンネル入力ラッチを介してデバイスに入力されます。
こ
のデータは、各信号パス内にあるDACラッチに転送されます。デー
タがDACラッチにロードされると、
アナログ出力が新しい値に設定さ
れます。
全体としては、
WRTラインがチャンネル入力ラッチを制御し、
CLKラ
インがDACラッチを制御します。両ラッチ・グループは、
それぞれの制
御信号の立ち上がりエッジで更新されます。
CLKの立ち上がりエッジは、
WRTの立ち上がりエッジに一致するか、
またはその前に発生する必要があります。CLKの立ち上がりエッジ
がWRTの立ち上がりエッジの後で発生する場合は、
WRTの立ち上
がりエッジからCLKの立ち上がりエッジに向かっう最小遅延は2ns
に保持する必要があります。
tS
データ入力
WRT1/WRT2
t LPW
CLK1/CLK2
t CPW
IOUTA
または
IOUTB
デジタル入力
AD9709のデジタル入力は、
独立した2つのチャンネルで構成されて
います。デュアルポート
・モードの場合は、
各DACは専用の8ビット
・デ
ータ・ポート、
WRTライン、
CLKラインを持ちます。
インターリーブ・タイミ
ング・モードでは、
後述のインターリーブ・モード・タイミングの項で説明
するように、
デジタル・コントロール・ピンの機能が変更されます。8ビッ
トのパラレル・データ入力は自然2進コード処理を採用しており、
DB7が最上位ビット
（MSB）
でDB0が最下位ビット
（LSB）
です。全
データ・ビットがロジック“1”のとき、
IOUTAにフルスケール出力電流が
得られます。IOUTBは相補出力を与え、
フルスケール電流が入力コー
ドの関数としてこれら2本の出力に分割されて出力されます。デジ
タル・インターフェースは、
エッジ・
トリガー型のマスター・スレーブ・ラッ
チを使って構成されています。両DAC出力は、
デュアル・モードまた
はインターリーブモードの選択に応じて、
クロックの各立ち上がりエッ
ジ、
または1つおきの立ち上がりエッジで更新されます。両DAC出力
は、
125MSPSまでのクロック・レートに対応する設計です。
クロックは、
規定のラッチ・パルス幅を満たす任意のデューティ
・サイクルで動作
できます。セットアップ・タイムとホールド・タイムは、
規定の最小時間を
満たしている限り、
クロック・サイクル内で変更できます。ただし、
これ
らのエッジ変化の位置がデジタル信号の混入と歪み性能に影響を
与えます。最適性能は、
入力データが50%デューティ
・サイクル・クロ
ックの立ち下がりエッジで変化するときに得られます。
図23
t PD
デュアル・モードのタイミング
図23と図24に、
デュアルポート
・モードのタイミング特性を示します。
データ入力 D1
D2
D3
D4
D5
WRT1/WRT2
CLK1/CLK2
IOUTA
または
IOUTB
xx
D1
図24
D2
D3
D4
デュアル・モードのタイミング
インターリーブ・モードのタイミング
MODEピンをロジック“0”にすると、
AD9709はインターリーブ・モード
で動作します。WRT1はIQWRTとして、
CLK1はIQCLKとして、
それ
ぞれ機能します。WRT2はIQSELとして、
CLK2はIQRESETとして、
それぞれ機能します。
データは、IQWRTの立ち上がりエッジでデバイスに入力されます。
IQSELのロジック・レベルが、
チャンネル・ラッチ1（IQSEL＝1）
または
チャンネル・ラッチ2（ IQSEL＝0）へのデータの向きを制御します
（注：正常動作のためには、
IQSELの状態を変えるのは、
IQWRTと
IQCLKがローのときにのみにしてください）。
DACのタイミング
AD9709は、
デュアルとインターリーブという、
2つのタイミング・モードで
動作できます。図25に、
インターリーブ・タイミング・モードにおけるラッ
REV.0
tH
11
AD9709
IQ RESETがハイのときは、IQCLKはディスエーブルにされます。
デジタル入力は、
CMOS互換のロジック・スレショルドVTHRESHOLDであ
IQRESETがローになると、IQCLKの次の立ち上がりエッジで、両
DACラッチがそれぞれの入力データで更新されます。インターリー
ブ・モードでは、
IQCLKは内部で2分周されます。最初の立ち上がり
エッジの後、両DACラッチはIQCLKの1つおきの立ち上がりエッジ
で更新されます。
この方法では、
IQRESETを使用して、
DACへのデ
ータの受け渡しを同期化できます。
デュアルポート・モードの場合と同様に、
IQCLKはIQWRTに一致し
て、
またはその前に発生する必要があります。
り、
デジタル正電源（DVDD）
の約1/2、
すなわち
ポート1
入力ラッチ
インターリーブ
データ入力ポート1
VTHRESHOLD＝DVDD/2（20%）です。
AD9709の内部デジタル回路はデジタル電源範囲3∼5.5Vで動作
できます。
そのため、
TTLドライバの最大ハイレベル電圧VOH（MAX）
に対応できるようにDVDDが設定されている場合には、
デジタル入
力はTTLレベルに対応できます。3∼3.3VのDVDDは、大部分の
TTLロジック・ファミリーとの互換性を保証します。図28に、
データ入
力とクロック入力のデジタル入力の等価回路を示します。スリープ・
モード入力も同様ですが、
アクティブ・プルダウン回路を内蔵してい
る点が異なり、
この入力を開放のままにしても、
AD9709のイネーブル
が維持されます。
AD9709は最大125MSPSまでの更新が可能なため、
最適性能を得
るためには、
クロック信号とデータ入力信号の品質が重要です。
AD9709を小さいロジック振幅と対応するデジタル電源（DVDD）
で
動作させると、
データに対するデジタル・ノイズの混入を小さくできま
す。デジタル・データ・インターフェース回路のドライバは、AD9709の
最小セットアップ・タイムとホールド・タイムや最小／最大入力ロジッ
ク・レベル・スレショルドの条件を満たすように設定してください。
デジタル信号パスは最短にして、
伝搬遅延のミスマッチが発生しな
いように配線してください。AD9709のデジタル入力とドライバ出力
の間に小さい抵抗（20∼100Ω）
を挿入すると、
データ・ノイズの悪影
響を与えるデジタル入力でのオーバーシュートとリンギングを減少さ
せる効果があります。長い配線と高速データ更新レートに対しては、
適切な終端抵抗を持つストリップ・ライン技術を使用して、
“クリーン”
なデジタル入力を維持する必要があります。
外部クロック・
ドライバ回路は、
最小／最大ロジック・レベルを満たし、
ジッターが少ない高速エッジを持つクロック入力を、
AD9709に出力
DAC1
ラッチ
DAC1
IQWRT
IQSEL
ポート2
入力ラッチ
IQCLK
IQRESET
図25
反インターリーブ
データ出力
DAC2
ラッチ
DAC2
ⴜ2
インターリーブ・モードにおけるラッチの構成
図26と図27に、
インターリーブ・モードのタイミング特性を示します。
tS
tH
インターリーブ・データ
IQSEL
t H*
IQWRT
t LPW
IQCLK
t PD
IOUTA
または
IOUTB
DVDD
*IQCLK/IQWRTとIQSELの立ち下がりエッジにのみ適用。
図26
インターリーブ・モードのタイミング
デジタル
入力
インターリーブ
データ
xx
D1
D2
D3
D4
D5
図28
デジタル入力の等価回路
IQSEL
する必要があります。高速なクロック・エッジは、再生波形での位相
ノイズになるジッターを抑える効果があります。
このため、
クロック入力
は、
アプリケーションに適合する最高速のロジック・ファミリーで駆動
する必要があります。
クロック入力はサイン波で駆動することもできます。
このサイン波はデ
ジタル・スレショルド
（DVDD/2）
を中心にして、
最小／最大ロジック・
スレショルドを満たす必要があります。通常、
この方法では位相ノイ
ズが少し低下し、
それは高いサンプリング・レートと高い出力周波数
で顕著な傾向です。
また、
高いサンプリング・レートでは、
デジタル・ロ
ジック・スレショルドで20%の変動があることを考慮する必要がありま
す。これは、実効クロック・デューティ
・サイクルに影響を与え、
その結
果、所要データ・セットアップ・タイムとホールド・タイムを短くしてしまう
ためです。
IQWRT
IQCLK
IQRESET
DAC出力
PORT1
DAC出力
PORT2
図27
xx
xx
D1
D2
D3
D4
インターリーブ・モードのタイミング
12
REV.0
AD9709
提供するため、
AC結合が可能なすべてのアプリケーションに対して
推奨されます。差動オペアンプ構成は、DC結合、
バイポーラ出力、
選択したオペアンプの帯域内での信号ゲイン変更および（または）
レベル・シフトを必要とするアプリケーションに適しています。
60
50
SINAD – dBc
40
30
80
20
70
60
0
–4
–3
0
–1
1
2
クロックの立ち上がりエッジを
–
基準とするデータの変化位置―ns
–2
3
IAVDD – mA
10
4
50
40
30
図29
SINAD 対 クロック位置@fOUT＝20MHz
20
入力クロックとデータのタイミング関係
DAC内では、
S/N比はクロック・エッジの位置と入力データ変化の位
置の間の関係に依存します。AD9709は立ち上がりエッジでトリガー
されるため、
データ変化がこのエッジに近いとき、
S/N比に影響が及
びます。一般に、
データ変化を立ち上がりエッジの直後に発生させ
ることが目標となります。
これはサンプル・レートが増加するほど重要
になります。図29に、
S/N比とクロック位置の関係を示します。
10
0
15
10
IOUTFS – mA
5
図30
20
25
0.4
0.5
IAVDD 対 IOUTFS
35
30
125MSPS
スリープ・モード動作
AD9709は、
電流をターンオフして、
規定の電源範囲3.0∼5.5Vと温
度範囲で出力電源電流を8.5mA以下にする、
パワーダウン機能を
内蔵しています。SLEEPピンにロジック・レベル“1”を入力してこの
モードを設定します。SLEEPピンのロジック・スレショルドは、0.5×
AVDDです。
このデジタル入力にはアクティブ・プルダウン回路が内
蔵されており、
この入力を開放のままにしても、
AD9709のイネーブル
状態を維持できます。
AD9709は50nsより短い時間でパワーダウンし、
約5μsでパワーアップします。
25
IDVDD – mA
100MSPS
20
65MSPS
15
10
0
5MSPS
0
0.1
図31
消費電力
（1）電源電圧AVDDとDVDD、
（2）
フル
AD9709の消費電力PDは、
18
スケール電流出力IOUTFS（
、3）更新レートfCLOCK（
、4）再生デジタル入
16
0.2
0.3
比 率 – fOUT /fCLK
IDVDD 対 比率@DVDD＝5V
125MSPS
力波形などにより決定されます。消費電力は、
アナログ電源電流
IAVDDとデジタル電源電流IDVDDに直接比例します。IAVDDはIOUTFSに
14
100MSPS
12
直接比例しますが（図30）
、
fCLOCKには無関係です。
IDVDD –
逆に、
IDVDDはデジタル入力波形fCLOCKとデジタル電源DVDDに決定
されます。図31と図32に、IDVDDをフルスケールサイン波出力比
10
65MSPS
8
（fOUT/fCLOCK）
の関数として、
さまざまな更新レートに対して、
それぞれ
6
DVDD＝5VとDVDD＝3Vについて示します。DVDDを5Vから3V
へ下げたときに、
IDVDDが1/2以下になることに注意してください。
4
25MSPS
5MSPS
2
0
AD9709の応用
出力の構成
以下の項では、代表的な幾つかのAD9709出力構成について説
明します。特に注記がない限り、IOUTFSは公称20mAに設定します。
0
0.1
図32
最適なダイナミック特性が必要なアプリケーションに対しては、差動
出力構成を推奨します。差動出力構成は、
RFトランスまたは差動オ
ペアンプにより構成されます。
トランス構成は最適な高周波性能を
REV.0
25MSPS
5
13
0.2
0.3
比 率 – fOUT /fCLK
0.4
IDVDD 対 比率@DVDD＝3V
0.5
AD9709
シングル・エンド出力は、
ユニポーラ電圧出力が必要なアプリケーシ
ています。オペアンプの出力が約±1.0Vなので、
両電源で動作する
ョンに適しています。IOUTAおよび（または）IOUTBを適切な値の負荷
必要があります。AD9709の差動性能を維持でき、
かつ他のシステ
ACOMを基準とする正のユニポーラ出力
抵抗RLOADに接続すると、
ム・レベルの目標（コストや消費電力）
を満たせる高速アンプを選択
電圧が得られます。
この構成は、
DC結合のグラウンド・リファレンス出
してください。
この回路を最適化するときは、
オペアンプの差動ゲイ
力電圧が必要な単電源システムに適しています。代わりに、
アンプ
ン、
ゲイン設定抵抗値、
フルスケール出力振幅能力を考慮する必要
をI/Vコンバータに構成して、IOUTAまたはIOUTBを負のユニポーラ電
があります。
圧に変換することもできます。この構成では、IOUTAまたはIOUTBが仮
図35に示す差動回路は、
単電源システムで必要なレベル・シフト機
想グラウンドに維持されるため、最善のDC直線性が得られます。
能を提供します。このケースでは、AD9709とオペアンプに対する正
IOUTAの方がIOUTBよりやや優れた性能を実現することに注意してく
のアナログ電源AVDDを使って、AD9709の差動出力を電源の中
ださい。
央に
（AVDD/2）
レベル・シフトします。AD8041がこのアプリケーショ
ンのオペアンプに適しています。
トランスを使う差動結合
RFトランスを使って、差動からシングルエンド信号への変換が行え
ます（図33）。差動結合のトランス出力は、
スペクトル成分をトランス
シングル・エンドのバッファなし電圧出力
両端を終端した50Ωケーブルには、
20mAの公称フルスケール電流
の通過帯域に持つ出力信号に対して最適な歪み性能を提供しま
IOUTFSが等しい25ΩのRLOADを流れるため、
約0∼＋0.5Vのユニポー
す。Mini-CircuitsT1-1TなどのRFトランスは、
広い周波数範囲で優
ラ出力範囲が得られます。
このように構成されたAD9709を図36に
れたコモン・モード歪み除去比（偶数次高調波）
とノイズ除去比を
示します。
このケースでは、
RLOADはIOUTAまたはIOUTBから見た等しい
提供します。
また電気的な絶縁を実現し、
2倍の電力を負荷に供給
は直
負荷抵抗を表しています。使用しない出力（IOUTAまたはIOUTB）
できます。インピーダンスの整合には、異なったインピーダンス比を持
接に、
またはマッチングしたRLOADを経由してACOMに接続できます。
つトランスを使用できます。
トランスはAC結合でのみ使用できること
正の適合範囲に適合する限り、IOUTFSとRLOADの間の異なる値を選
に注意してください。
択できます。
このモードでもう1つ注意する点として、
本データシートの
IOUTA
AD9709
アナログ出力の項で説明した積分非直線性（INL）があります。最
MINI-CIRCUITS
T1-1T
オプション
RDIFF
適なINL性能のためには、
バッファ付きのシングル・エンド電圧出力
構成を推奨します。
RLOAD
IOUTB
500⍀
AD9709
225⍀
IOUTA
図33
トランスを使用する差動出力
AD8047
225⍀
IOUTB
COPT
トランスの1次側のセンター・タップをACOMに接続して、IOUTA と
500⍀
I OUTB に必要なDC電流パスを用意する必要があります。I OUTA と
25⍀
25⍀
IOUTBに出力される相補電圧（VOUTAとVOUTB）振幅はACOMを中心
として対称であり、
AD9709の規定出力適合範囲内に維持する必
図34
オペアンプを使用するDC差動結合
要があります。差動抵抗RDIFFは、
トランス出力が受動再生フィルタま
たはケーブルを経由して負荷RLOADに接続されるアプリケーションで
500⍀
適
挿入できます。RDIFFはトランスのインピーダンス比により決定され、
AD9709
切なソース終端を提供してVSWRを低くします。信号電力の約半
225⍀
IOUTA
分がRDIFFで消費されることに注意してください。
AD8041
225⍀
IOUTB
COPT
1k⍀
AVDD
オペアンプを使用する差動構成
オペアンプを使用して、差動からシングル・エンドへの変換を行うこ
25⍀
25⍀
500⍀
とができます（図34）。AD9709には、25Ωの等しい2本の負荷抵抗
図35
RLOADが接続されます。IOUTAとIOUTBにより発生される差動電圧が差
単電源DC差動結合回路
動オペアンプ構成を通してシングル・エンド信号に変換されます。オ
プションのコンデンサをIOUTAとIOUTBの間に接続して実数極のロー
AD9709
パス・フィルタを構成できます。DACの高スルーレート出力によってオ
IOUTA
ペアンプ入力が過負荷になることを防止するため、
このコンデンサ
50⍀
IOUTB
の追加により、
オペアンプの歪み性能も改善されます。
この構成のコモン・モード除去比は、
通常、
2本の抵抗値のマッチン
グの程度により決定されます。
この回路では、
AD8047を使用する差
図36
動オペアンプ回路が幾らかの信号ゲインを追加するように構成され
14
0∼＋0.5Vのバッファなし電圧出力
REV.0
AD9709
クトルを持ちます。
この周波数範囲におけるAD9709のAVDD電源
のPSRRと周波数の関係を図38に示します。
図38の単位は、
（出力電流A）／（入力電圧V）
であることに注意し
てください。アナログ電源上のノイズは、
内部スイッチを変調すること
なので、出力電流を変調するのと同じ効果があります。DC電源上
の電圧ノイズは、
IOUTに対して非線形なかたちで加算されます。
これ
バッファ付きシングル・エンド電圧出力構成
図37に、
バッファ付きシングル・エンド出力構成を示します。
この構成
では、
オペアンプU1がAD9709出力電流のI/V変換を行います。U1
はIOUTA（またはIOUTB）
を仮想グラウンドに維持するため、
アナログ出
力の項で説明したように、
DACのINL性能に対する非直線性出力
インピーダンスの影響を最小に抑えます。
このシングル・エンド構成に
より最善のDC直線性性能が得られますが、
高いDAC更新レートで
のAC歪み性能は、
U1のスルーレートにより制限されます。U1は負の
ユニポーラ出力電圧を与え、
フルスケール出力電圧はRFBとIOUTFSの
らのスイッチは相対的にサイズが異なるため、
PSRRはコードに非常
に依存します。
これにより、
低周波電源ノイズを高い周波数にシフト
させるミキシング効果が発生します。いずれかの差動DAC出力に
対する最悪時のPSRRは、
フルスケール電流がその出力に流れると
きに発生します。そのため、
図38に示すPSRR計測値は、
最悪時の
条件を表しています。
この最悪時の条件では、
デジタル入力はスタ
ティックのままで、
20mAのフルスケール出力電流が測定を行ってい
るDACに出力されます。
アナログ電源上の電源ノイズの影響を説明するための一例を挙げ
ます。スイッチング周波数250kHzのスイッチング・レギュレータが
10mVrmsのノイズを発生している場合を考えます。分かりやすくす
るために高調波を無視して、
この全ノイズが250kHzを中心としてい
るものと仮定します。この不要なノイズがDACのフルスケール電流
IOUTFSに重畳されて電流ノイズに出力される大きさを計算するため
積で得られます。IOUTFSおよび（または）RFBをスケーリングすることに
より、
このフルスケール出力をU1の電圧出力振幅能力内に設定し
てください。U1がシンクする必要のある信号電流が結果的に小さく
なるため、
AC歪み性能の改善は、
IOUTFSの減少により得られます。
RFB
200⍀
AD9709
IOUTA
U1
VOUT = IOUTFS ⴛ RFB
IOUTB
には、
250kHzでの図38を使ってPSRRのdB値を決定する必要があ
PSRR
ります。与えられたRLOADに対してPSRRを計算するためには、
200⍀
の単位をA/VからV/Vに変換して、20×Log（RLOAD）
のスケール関
図37
数を使って図38のカーブを調整する必要があります。例えば、
RLOAD＝50Ωの場合、
PSRRは34dBだけ減ります（すなわち、
図38で
バッファ付きユニポーラ電圧出力
90
85dBである250kHzでのDACのPSRRは、51dBV OUT/V INになりま
す）。
適切な接地とデカップリングは、高速な高分解能システムでは第一
に実施すべきことです。AD9709は、
アナログ電源ピン、
デジタル電
源ピン、
グラウンド・ピンが分離しており、
システム内のアナログ・グラウ
ンド電流とデジタル・グラウンド電流の管理が最適化されています。
一般に、
アナログ電源AVDDは、
アナログ・コモンACOMに対して、
チップのできるだけ近い場所でデカップリングする必要があります。
同様に、
デジタル電源DVDDはDCOMに対して、
チップのできるだ
け近い場所でデカップリングする必要があります。
PSRR – dB
85
80
75
70
0.2
0.3
0.4
図38
0.5
0.6
0.7
周波数 – MHz
0.8
0.9
1.0
1.1
フェライト
ビーズ
AVDD電源変動除去比
電源とグラウンドについての考慮事項、
電源変動除去比
ほとんどのアプリケーションでは、
理想的ではない動作条件で、
高速
かつ高性能が求められます。
これらの回路では、
プリント回路ボード
の設計と製作が、
回路設計そのものと同じくらい重要です。最適性
能を保証するためには、適切なRF技術を使って、
デバイスの選択、
配置、
配線、
電源バイパス、
接地を行う必要があります。
システム性能に測定可能な影響を与える要因の1つとして、
DAC出
力でのDC変動、
アナログ／デジタルのDC電源配線（AVDD、
DVDD）
に重畳されたACノイズの除去能力があります。これは、電
源変動除去比と呼ばれます。電源のDC変動に対しては、DACの
変換性能は直接ゲイン誤差に対応し、
このゲイン誤差はDACのフ
ルスケール電流IOUTFSに関係しています。DC電源上のACノイズは、
100F
10F–22F
0.1F
ACOM
タンタル
＋5V
電源
図39
＋5Vまたは＋3Vの単電源アプリケーション用
差動LCフィルタ
アナログ電源とデジタル電源に対して＋5Vまたは＋3Vの単電源を
必要とするアプリケーションに対しては、
図39に示す回路を使ってノ
イズのないアナログ電源を発生できます。
この回路は、
電源ラインと
リターン・ラインを別々に持つ差動LCフィルタで構成されています。
低周波ノイズは、
ESRの小さい電解タンタル・コンデンサにより減衰さ
せることができます。
スイッチング電源を使用しているアプリケーションでは一般的な問題
です。一般に、
スイッチング電源ノイズは、
数10kHz∼数MHzのスペ
REV.0
セラミック
電解
AVDD
TTL/CMOS
ロジック回路
15
AD9709
アプリケーション
ンド・チャンネル間のゲインと位相のミスマッチを大きくする主要な原
AD9709の直交振幅変調への応用
QAMは、
デジタル通信システムで広く採用されているデジタル変調
波数と直交位相キャリア周波数で変調して、
2つの出力を加算して
方式の1つです。この変調技術は、FDMシステムや拡散スペクトル
QAM信号を発生します。
因になっています。直交ミキサーはI成分とQ成分を同相キャリア周
（CDMA）ベースのシステムで使用されています。QAM信号は、振
この構成では、
IチャンネルとQチャンネルの間で正しいゲインと位相
幅（AM変調）
と位相（PM変調）
の両方が変調されたキャリア周波
を維持することが困難です。図41に示す回路構成は、Iチャンネル
数です。90度の位相差を持つ同一周波数の2つのキャリアを独立
とQチャンネル間のマッチングと温度安定性の改善に役立ち、
同時
に変調して発生できます。
この2つの変調により、
同相（I）
キャリア成
に、AD8346直交変調器を使用するアップコンバージョン・パスも示
分と直交（Q）
キャリア成分（同相成分に対して90度位相シフト）が
しています。AD9709は、IDAC、QDAC、
ゲインのマッチングと安定
発生します。
これらのI成分とQ成分が加算されて、
指定されたキャ
性を向上させる共通のリファレンスを提供します。RSET1とRSET2の間
リア周波数のQAM信号がつくられます。
のミスマッチ、
各チャンネル実効負荷抵抗および（または）各DAC内
の制御アンプの電圧オフセットのミスマッチの原因となる、
2つのチャ
8
ンネル間のゲインのミスマッチを、R CALを使って補償できます。両
DAC
DSP
または
ASIC
DACの差動電圧出力は、
整合ネットワーク経由でそれぞれAD8346
0
キャリア周波数
Σ
90
ミキサーへ
の差動入力に接続されます。
Iデジタル・データとQデジタル・データは、2つの方法でAD9709に入
8
DAC
力できます。デュアル・ポート・モードでは、
デジタルI情報が一方の入
ナイキスト
フィルタ
図40
直交変調器
力ポートを駆動し、同時にデジタルQ情報が他方の入力ポートを駆
動します。DACの前には補間フィルタは不要で、
シンボル・レートは
代表的なアナログQAMのアーキテクチャ
AD9709のCLKピンとWRTピンをシステム・クロックが駆動するレート
QAM変調器の一般的な構成を図40に示します。変調はアナログ
に等しくなります。インターリーブ・モードでは、I情報とQ情報が交互
領域で行われ、
2つのDACを使ってベースバンドのI成分とQ成分を
のデジタル・ワードとしてポートIのデジタル入力ストリームに含まれて
それぞれ発生させます。各成分をナイキスト
・フィルタに通して、
直交
います。IQSELとIQRESETを使うと、
AD9709をIデータ・ストリームと
ミキサーに入力します。マッチング用ナイキスト・フィルタにより、各成
Qデータ・ストリームに同期させられます。AD9709の内部タイミングに
分のスペクトル包絡線を整形し帯域制限して、
シンボル間の干渉を
より、
選択されたIデータとQデータが該当するDAC出力に受け渡さ
最小にします。DACは、通常QAMシンボル・レートまたはその整数
れます。
インターリーブ・モードでは、
AD9709の前に補間フィルタを使
倍（DACの前にインターポレータ・フィルタを使用する場合）
で更新さ
用しない場合、
シンボル・レートはデジタル・データ・ストリームおよび
れます。インターポレータ・フィルタを使用すると、
アナログ・フィルタが
AD9709のIQWRTピンとIQCLKピンを駆動するシステム・クロックの
簡素化され実現が容易になります。このフィルタは、2つのベースバ
1/2になります。
ROHDE &
SCHWARZ
FSEA30B
AVDD
0.1F
DCOM
DVDD
RL
IOUTA
TEKTRONICS
AWG2021
（オプション4付き）
PORT I
“I”
DAC
ラッチ
“I”
DAC
IQCLK
イデ
ンジ
タタ
ール
フ・
ェ
ー
ス
ポートQ
RL
LA
RA
RL
RA
RB
BBIP
VOUT
BBIN
RL
LOIP
RL
QOUTA
“Q”
DAC
ラッチ
“Q”
DAC
FSADJQ
RL
RA
RL
LA
CA
QOUTB
FSADJI
VPBF
CB RB
AD9709
IQSEL
SLEEP MODE
LA
CA
IOUTB
IQWRT
スペクトル・
アナライザ
AVDD
ACOM
LA
位相
スプリッタ
RA
RB
LOIN
BBQP
CB RB CFILTER
RL
ROHDE &
SCHWARZ
AD8346
BBQN
信号
ジェネレータ
VDIFF = 1.82V p-p
REFIO
差動RLCフィルタ
RSET
3.9k⍀
RSET
3.9k⍀
0.1F
AVDD
注：両 DAC のフルスケール出力電流＝ IOUTFS
RA、RB、RL は薄膜抵抗ネットワーク・スイッチ、
0.1% 以内でマッチ、1% 精度。
OHMTEK の ORNXXXXD シリーズ。
図41
注：
RL = 200⍀
RA = 2500⍀
RB = 500⍀
RP = 200⍀
CA = 280pF
CB = 45pF
LA = 10H
IOUTFS = 11mA
AVDD = 5.0V
VCM = 1.2V
AD976x
RL
RB
RA
AD8346
VMOD
0 ∼ IOUTFS
VDAC
AD9709とAD8346を使用したベースバンドQAMの構成
16
REV.0
AD9709
CDMA
キャリア・ディビジョン・マルチプル・アクセス
（CDMA）
は空中送／受
–30
信方式であり、送信パス内の信号は疑似ランダム・デジタル・コード
–40
（拡散コード）
で変調されます。
この変調の目的は送信信号を広い
–50
スペクトル範囲に分散させることです。DMT波形と同様に、
複数の
–60
加入者が含まれているCDMA波形は、
ピーク値と平均値の高い比
–70
dBm
（クレスト
・ファクタ）
を持つという特長があります。
このため、
送信信号
–80
パス内では直線性の優れた部品が必要になります。スペクトル帯域
–90
幅は使用するCDMA規格により決められ、
動作時に特定の特性を
–100
持つ拡散コードを使って実現されます。
–110
1
c11
送信パス内の歪みにより、定義帯域外への電力の放出が発生す
–120
ることがあります。帯域内送信電力と帯域外送信電力の比は隣接
–130
チャンネル電力比（ACP）
と呼ばれることもあります。帯域外へ出力
c11
中心 2.4GHz
cu1
cu1
C0
C2
3MHz
周波数
スパン 30MHz
される電力は空中に送信された他の信号と干渉する可能性があ
るため、
規制を受けています。規制当局は送信帯域の外部にスペ
図42
クトル・マスクを定義し、
ACPはこのマスク内に入ることが要求されま
す。送信パスの歪みにより、ACPがスペクトル・マスクを超える場合
CDMA信号、65MSPSでサンプリングされた8M帯域幅、
2.4GHzで再生、隣接チャンネル電力（ACP）
＞54dBm
図43に、
CDMA 3V IFサブシステムAD6122を使うW-CDMA送信
は、
フィルタリングを行うか、
または別の部品を選択し直して、
このマ
器アプリケーションにおけるAD9709の使用例を示します。AD6122
スク条件を満たすようにする必要があります。
は、W-CDMAの優れた隣接チャンネル電力（ACP）条件に必要と
図42に、
図41に対するAD9709/AD8346のアプリケーション回路を
される、
外部ゲイン制御や低歪み特性など機能を備えています。
示します。この回路は、中心周波数2.4GHzで62.5MHzでサンプリ
ングされる、
8MHz帯域幅を持つ広帯域すなわちW-CDMAのテス
ト
・ベクターを再生します。DAC出力でのIF周波数は15.625MHzで
す。与えられたテスト・ベクターに対するACPRは、
54dB以上と測定
されます。
DVDD
AVDD
3V
CLK1
RSET1
2k⍀
(“
”)
FSADJ1
Iデータ
I
入力
634⍀
AD9709
U1
DAC
ラッチ
DAC
入力
ラッチ
500⍀
500⍀
IOUTA
500⍀
IOUTB
50⍀
WRT2
50⍀
U2
RSET2
1.9k⍀
DAC
ラッチ
QOUTA
DAC
FSADJ2
RCAL
220⍀
LOIPP
500⍀ LOIPN
500⍀
入力
ラッチ
QOUTB
(“Q DAC”)
REFIO
ACOM
SLEEP
AD6122
IIPP
IIPN
WRT1
Qデータ
入力
500⍀
ⴜ2
500⍀
IIQP
500⍀
IIQN
位相
スプリッタ
MODOPP
MODOPN
50⍀
50⍀
DCOM
温度補償
CLK2
REFIN
0.1F
GAIN
CONTROL
VGAIN
ゲイン
制御
スケール・
ファクタ
TXOPP
TXOPN
図43
REV.0
AD9709とAD6122を使用するCDMA送信アプリケーション
17
VCC
VCC
AD9709
評価ボード
ド
ランス結合出力、
抵抗終端出力、
反転／非反転出力、
差動アンプ
概要
AD9709-EBは、8ビットD/AコンバータAD9709の評価ボードです。
出力などが可能です。デジタル入力は、
さまざまなのワード・ジェネレ
十分注意して行われたレイアウトと回路設計、
プロトタイプ領域の組
ータから直接駆動できる設計になっており、正しい負荷終端を行う
み合わせにより、高分解能の高速変換を必要とするアプリケーショ
ための抵抗ネットワーク・オプションがボードに内蔵されています。
ンでのAD9709を容易で効果的に評価可能です。
このボードを使う
AD9709を動作させるとき、
デジタル電源（DVDD）
＝3V、
かつアナロ
と、
AD9709をあらゆるの構成で動作できます。出力構成としては、
ト
グ電源（AVDD）
＝5Vの場合に最適な性能が得られます。
電源デカップリングと入力クロック
RED
TP10
B1
B3
L1
DVDDIN
DVDD
BEAD
BAN-JACK
B2
BAN-JACK
BLK
TP38
BAN-JACK
BLK
TP39
TP43
BLK
DVDD
L2
AVDDIN
1
C9
BLK
10F
TP37
2 25V
RED
TP11
AVDD
BEAD
1
B4
C10
BLK
10F
TP40
25V
2
BAN-JACK
DGND
BLK
TP41
BLK
TP42
TP44
BLK
1
2
1
C7
0.1F
2
C8
0.01F
AGND
JP9
3
A B
DCLKIN2
JP6
JP16
2
1
DVDD
WHT
TP29
WRT1IN
S1
IQWRT
2
1
DCLKIN1
JP2
4
DGND;3,4,5
WHT
TP30
CLK1IN S2
IQCLK
JP5
A 2B
1
I
DGND;3,4,5
WHT
TP31
CLK2IN S3
RESET
I
WHT
TP32
DGND;3,4,5
1
2
1
R1
50⍀
2
1
R2
50⍀
2
R3
50⍀
1
2
I
J
1
U1
Q
11
6
12
Q
K
CLR
15
3
5
13
CLK
2
DVDD
C
JP3
A2 B
1
JP1
3
10
PRE
3
C
JP4
A 2B
1
DGND;3,4,5
WRT2IN S4
IQSEL
3
A B
PRE
J
9
Q
U2
CLK
7
Q
K
CLR
TSSOP112
14
DGND;8
DVDD;16
TSSOP112
DGND;8
DVDD;16
A B
DVDD
1
3
2
JP7
/2クロック分周器
3
C
WRT1
R4
50⍀
CLK1
CLK2
WHT
TP33
WRT2
SLEEP
SLEEP
1
2
R13
50⍀
RP16
R1
22⍀
RCOM
1
2
INP1
R2
22⍀
3
INP2
R3
22⍀
4
INP3
R4
22⍀
5
INP4
R5
22⍀
6
INP5
R6
22⍀
7
R7
22⍀
8
INP6
INP7
R8
22⍀
9
RP9
R9
22⍀
R1
22⍀
RCOM
10
1
INP8
2
R2
22⍀
3
R3
22⍀
4
R4
22⍀
5
R5
22⍀
6
R6
22⍀
7
R7
22⍀
8
INP9 INP10 INP11 INP12 INP13 INP14
R8
22⍀
9
R1
22⍀
1
2
R2
22⍀
3
R3
22⍀
4
R4
22⍀
5
R5
22⍀
6
R6
22⍀
7
R7
22⍀
8
R8
22⍀
9
RP15
R9
22⍀
R1
22⍀
RCOM
10
1
INP23 INP24 INP25 INP26 INP27 INP28 INP29 INP30
図44
10
INCK1
RP10
RCOM
R9
22⍀
2
R2
22⍀
3
R3
22⍀
4
R4
22⍀
5
R5
22⍀
6
R6
22⍀
7
INP31 INP32 INP33 INP34 INP35 INP36
R7
22⍀
8
R8
22⍀
9
R9
22⍀
10
INCK2
AD9709評価ボードの電源デカップリングとクロック
18
REV.0
AD9709
デジタル入力のシグナル・コンデショニング
RP3
RP1
RCOM R1
R9
22⍀
2
P1
P1
1
4
P1
P1
3
6
P1
P1
5
8
P1
P1
7
10
P1
P1
9
12
P1
P1 11
14
P1
P1 13
16
P1
P1 15
18
P1
P1 17
20
P1
P1 19
22
P1
P1 21
24
P1
P1 23
26
P1
P1 25
28
P1
P1
30
P1
P1 29
32
P1
P1
34
P1
P1 33
36
P1
P1 35
38
P1
P1 37
40
P1
P1
27
INP2
INP3
INP4
INP5
INP6
INP7
INP8
INP9
INP10
INP11
INP12
INP13
INP14
DVDD
RP5, 10⍀
1
16
14
2
12
4
10
6
16
8
14
2
12
DUTP2
15
DUTP3
DUTP4
13
DUTP5
DUTP6
11
DUTP7
DUTP8
9
DUTP9
DUTP10
15
DUTP11
RP6, 10⍀
4
RP6, 10⍀
5
DUTP1
RP6, 10⍀
RP6, 10⍀
3
DUTP12
13
DUTP13
RP6, 10⍀
DUTP14
11
6
31
RP6, 10⍀
INCK1
8
DCLKIN1
9
39
RP4
R9
RCOM R1
22⍀
1
2
P2
P2
1
4
P2
P2
3
6
P2
P2
5
8
P2
P2
7
10
P2
P2
9
12
P2
P2 11
14
P2
P2 13
16
P2
P2 15
18
P2
P2 17
20
P2
P2 19
22
P2
P2 21
24
P2
P2 23
26
P2
P2 25
28
P2
P2
30
P2
P2 29
32
P2
P2
34
P2
P2 33
36
P2
P2 35
38
P2
P2 37
40
P2
P2
27
INP23
INP24
INP25
INP26
INP27
INP28
INP29
INP30
INP31
INP32
INP33
INP34
INP35
INP36
1
16
RP7, 10⍀
3
14
RP7, 10⍀
5
12
RP7, 10⍀
7
10
RP8, 10⍀
1
16
RP8, 10⍀
3
14
RP8, 10⍀
5
12
R9
22⍀
2 3 4 5 6 7 8 9 10
DVDD
RP7, 10⍀
RP14
RP2
RCOM R1
2
1
2 3 4 5 6 7 8 9 10
DUTP25
DUTP26
13
DUTP27
DUTP28
11
DUTP29
DUTP30
9
DUTP31
DUTP32
15
DUTP33
RP8, 10⍀
4
DUTP34
13
DUTP35
RP8, 10⍀
6
2 3 4 5 6 7 8 9 10
DUTP24
RP8, 10⍀
2
1
DUTP23
15
RP7, 10⍀
8
R9
DVDD
RP7, 10⍀
6
RCOM R1
33⍀
RP7, 10⍀
4
R9
33⍀
2 3 4 5 6 7 8 9 10
1
RP12
RCOM R1
RP7, 10⍀
DUTP36
11
31
INCK2
RP8, 10⍀
8
DCLKIN2
9
スペア
RP5, 10⍀
7
39
図45
REV.0
2 3 4 5 6 7 8 9 10
1
DVDD
RP5, 10⍀
RP6, 10⍀
1
2 3 4 5 6 7 8 9 10
1
R9
33⍀
RP5, 10⍀
RP5, 10⍀
7
RCOM R1
RP5, 10⍀
RP5, 10⍀
5
R9
33⍀
2 3 4 5 6 7 8 9 10
1
RP11
RCOM R1
RP5, 10⍀
RP5, 10⍀
3
R9
22⍀
2 3 4 5 6 7 8 9 10
1
INP1
RP13
RCOM R1
10
RP8, 10⍀
7
10
デジタル入力のシグナル・コンデショニング
19
AD9709
DUTとアナログ出力のシグナル・コンデショニング
BL1
TP34
WHT
ACOM
DVDD
1
C1
2 VAL
1
C2
2 0.01F
NC = 5
3
C3
2 0.1F
1
AVDD
2
2
R11
VAL
3
A B
1:1
6
T1
JP8
2
DB12P1
AVDD 47
3
DB11P1
IA1 46
DUTP2
DUTP3
4
DB10P1
2
BL2
3
A B
MODE 48
1
DUTP4
1
DB13P1MSB
DUTP1
1
2
DUTP5
5
DB9P1
FSADJ1 44
DUTP6
6
DB8P1
REFIO 43
DUTP7
7
DB7P1
GAINCTRL 42
C4 2
C5 2
10pF 1
10pF 1
2
R6
50⍀
TP45
WHT
R9
1.92k⍀
1
C16
22nF
2
1
C17
22nF
2
1
DUTP8
8
DB6P1
FSADJ2 41
DUTP9
9
DB5P1
IA2 40
DUTP10
10
DB4P1
IB2 39
DUTP11
11
DB3P1
ACOM 38
DUTP12
12
DB2P1
SLEEP 37
SLEEP
DUTP13
13
DB1P1
DB0P2 36
DUTP36
DUTP14
14
DB0P1
DB1P2 35
DUTP35
15
DCOM1
DB2P2 34
DUTP34
16
DVDD1
DB3P2 33
DUTP33
17
WRT1
DB4P2 32
DUTP32
WRT1
1
R5
50⍀
IB1 45
U2
S6
OUT1
AGND;3,4,5
1
MODE
DVDD
4
JP15
1
R10
1.92k⍀
CLK1
18
CLK1
DB5P2 31
DUTP31
CLK2
19
CLK2
DB6P2 30
DUTP30
WRT2
20
WRT2
DB7P2 29
DUTP29
21
DCOM2
DB8P2 28
DUTP28
22
DVDD2
DB9P2 27
DUTP27
DUTP23
23
DB13P2MSB
DB10P2 26
DUTP26
DUTP24
24
DB12P2
DB11P2 25
DUTP25
C15 2
10pF 1
1
C6 2
10pF 1
1
2
1
R7
50⍀
2
R8
50⍀
2
R15
256⍀
1
REFIO
2
TP36
WHT
R14
256⍀
1
1
2
2
C14
0.1F
JP10
2
WHT
TP46
BL3
TP35
WHT
3
R12
VAL
2
NC = 5
4
1:1
1
S11
OUT2
AGND;3,4,5
6
T2
BL4
AVDD
1
C11
2 1F
図46
1
1
C12
2 0.01F
C13
2 0.1F
AD9709と出力シグナルのコンデショニング
20
REV.0
AD9709
Assembly, Top Side
図47
REV.0
組み立て（アセンブリ）
、上面
21
AD9709
図48
組み立て（アセンブリ）
、底面
22
REV.0
AD9709
図49
REV.0
第1層、上面
23
AD9709
図50
第2層、グラウンド・プレーン
24
REV.0
AD9709
図51
REV.0
第3層、電源プレーン
25
AD9709
図52
第4層、底面
26
REV.0
AD9709
外形寸法
サイズはインチと（mm）で示します。
48ピン薄型プラスチック・クワッド・フラットパック（LQFP）
（ST-48）
0.063 (1.60)
MAX
0.030 (0.75)
0.018 (0.45)
0.354 (9.00) BSC SQ
37
48
36
1
0.276
(7.00)
BSC
SQ
上面図
（ピンは下部）
平坦性
0.003 (0.08)
0ⴗ
MIN
12
25
13
0.019 (0.5)
BSC
0.008 (0.2)
0.004 (0.09)
24
0.011 (0.27)
0.006 (0.17)
0.057 (1.45)
0.053 (1.35)
7ⴗ
0ⴗ
0.006 (0.15)
実装面
0.002 (0.05)
REV.0
27
PRINTED IN JAPAN
TDS10/2000/1000
AD9709
このデータシートはエコマーク認定の再生紙を使用しています。
28
REV.0