日本語参考資料 最新版英語データシートはこちら 16ビット、1600 MSPS、 TxDAC+ D/Aコンバータ AD9139 データシート 特長 概要 1×または 2×インターポレーション・フィルタが選択可能 575 MHz までの入力信号帯域幅をサポート 非常に小さい固有遅延変動: DAC クロック 2 サイクル以下 低スプリアスおよび低歪みの当社独自デザイン 6 キャリア GSM ACLR = 200 MHz IF で 79 dBc ゼロ IF で SFDR >85 dBc (帯域幅 = 300 MHz) 柔軟な 16 ビット LVDS インターフェース ワード・ロードとバイト・ロードをサポート 複数チップの同期 固定遅延とデータ・ジェネレータ遅延を補償 FIFO によりシステム・タイミングを簡素化し、エラー検出機能 を内蔵 高性能低ノイズの PLL クロック逓倍器 デジタル逆 sinc フィルタ 低消費電力: 1230 MSPS で 700 mW 72 ピン LFCSP パッケージを採用 AD9139 は、広いダイナミックレンジを持つ 16 ビットの D/A コ ンバータ(DAC)であり、サンプル・レートは 1600 MSPS で、ナ イキスト周波数までのマルチキャリア生成が可能です。AD9139 TxDAC+®は、1× および 2× インターポレーション、遅延ロック ド・ループ (DLL)により強化された高速インターフェース、サ ンプル・エラー検出、パリティ検出などの広帯域通信アプリケー ション用に最適化された機能を内蔵しています。多くの内部パラ メータの設定と読出し用に 3 線式シリアル・ポート・インターフ ェースを内蔵しています。フルスケール出力電流は、9 mA～33 mA の範囲で設定することができます。AD9139 は 72 ピン LFCSP パッケージを採用しています。 製品のハイライト 1. 2. 3. アプリケーション ワイヤレス通信: 3G/4G および MC-GSM 基地局、広帯域リピー タ、ソフトウェア定義無線 広帯域通信:ポイント to ポイント、LMDS/MMDS トランスミット・ダイバーシティー/MIMO 計装機器 自動テスト装置 4. 575 MHz の有効入力信号帯域幅。 高度な低スプリアスおよび低歪みデザイン技術により、ベ ースバンドから高い中間周波数までの広帯域信号の高品質 シンセシスが可能です。 固有遅延変動が非常に小さいため、システムのソフトウェ ア・デザインとハードウェア・デザインが簡素化されます。 多くのアプリケーションで複数チップの同期が容易です。 低消費電力アーキテクチャにより電力効率を改善。 機能ブロック図 図 1. アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって 生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示 的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有 者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 Rev. A ©2013–2014 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AD9139 データシート 目次 特長 ..................................................................................................... 1 割込みサービス・ルーチン ....................................................... 32 アプリケーション ............................................................................. 1 温度センサー ................................................................................... 33 概要 ..................................................................................................... 1 DAC 入力クロックの設定 .............................................................. 34 製品のハイライト ............................................................................. 1 DACCLK 入力と REFCLK 入力の駆動 ..................................... 34 機能ブロック図 ................................................................................. 1 クロックの直接供給 ................................................................... 34 改訂履歴 ............................................................................................. 3 クロックの逓倍 ........................................................................... 34 仕様 ..................................................................................................... 4 PLL の設定値 ............................................................................... 35 DC 仕様 .......................................................................................... 4 VCO チューニング帯域の設定 .................................................. 35 デジタル仕様 ................................................................................. 5 VCO 帯域自動選択 ...................................................................... 35 遅延変動仕様 ................................................................................. 6 VCO 帯域のマニュアル選択 ...................................................... 35 AC 仕様 .......................................................................................... 6 PLL イネーブル・シーケンス ................................................... 35 動作速度仕様 ................................................................................. 6 アナログ出力 ................................................................................... 36 絶対最大定格 ................................................................................. 7 トランスミット DAC 動作 ......................................................... 36 熱抵抗............................................................................................. 7 変調器へのインターフェース ................................................... 37 ESD の注意 .................................................................................... 7 ローカル発振器のリークと不要なサイドバンドの削減 ........ 38 ピン配置およびピン機能説明 ......................................................... 8 スタートアップ・ルーチン ........................................................... 39 代表的な性能特性 ............................................................................ 11 デバイスの設定レジスタ・マップと説明 .................................... 40 用語 ................................................................................................... 15 SPI 設定レジスタ ........................................................................ 42 シリアル・ポート動作 ................................................................... 16 パワーダウン・コントロール・レジスタ................................ 42 データ・フォーマット ............................................................... 16 割込みイネーブル 0 レジスタ ................................................... 42 シリアル・ポート・ピンの説明 ............................................... 16 割込みイネーブル 1 レジスタ ................................................... 42 シリアル・ポートのオプション ............................................... 16 割込みフラグ 0 レジスタ ........................................................... 43 データ・インターフェース ........................................................... 18 割込みフラグ 1 レジスタ ........................................................... 43 LVDS 入力データ・ポート ........................................................ 18 割込みセレクト 0 レジスタ ....................................................... 43 ワード・インターフェース・モード ....................................... 18 割込みセレクト 1 レジスタ ....................................................... 44 バイト・インターフェース・モード ....................................... 18 フレーム・モード・レジスタ ................................................... 44 データ・インターフェース構成オプション............................ 18 データ・コントロール 0 レジスタ ........................................... 44 DLL インターフェース・モード ............................................... 18 データ・コントロール 1 レジスタ ........................................... 44 パリティ....................................................................................... 21 データ・コントロール 2 レジスタ ........................................... 45 SED 動作 ...................................................................................... 21 データ・コントロール 3 レジスタ ........................................... 45 SED の例 ...................................................................................... 22 データ・ステータス 0 レジスタ ............................................... 45 遅延線インターフェース・モード ........................................... 22 DAC クロック・レシーバ・コントロール・レジスタ ........... 46 FIFO 動作 ......................................................................................... 24 基準クロック・レシーバ・コントロール・レジスタ ............ 46 FIFO のリセット ......................................................................... 25 PLL コントロール 0 レジスタ ................................................... 46 シリアル・ポートからの FIFO リセット ................................. 25 PLL コントロール 2 レジスタ ................................................... 47 フレームからの FIFO リセット ................................................. 25 PLL コントロール 3 レジスタ ................................................... 47 デジタル・データパス ................................................................... 27 PLL ステータス 0 レジスタ ....................................................... 47 インターポレーション・フィルタ ........................................... 27 PLL ステータス 1 レジスタ ....................................................... 48 逆 Sinc フィルタ .......................................................................... 28 DAC FS 調整 LSB レジスタ ....................................................... 48 デジタル機能の設定 ................................................................... 28 DAC FS 調整 MSB レジスタ ...................................................... 48 複数デバイスの同期と固定遅延 ................................................... 29 チップ温度センサー・コントロール・レジスタ .................... 48 非常に小さい固有遅延変動 ....................................................... 29 チップ温度 LSB レジスタ .......................................................... 48 遅延変動をさらに削減 ............................................................... 29 チップ温度 MSB レジスタ ......................................................... 49 同期の実現 ................................................................................... 29 チップ ID レジスタ ..................................................................... 49 同期化手順 ................................................................................... 30 割込み設定レジスタ ................................................................... 49 割込み要求動作 ............................................................................... 32 同期コントロール・レジスタ ................................................... 49 割込みの動作メカニズム ........................................................... 32 フレーム・リセット・コントロール・レジスタ .................... 49 Rev. A － 2/56 － AD9139 データシート FIFO レベル設定レジスタ .......................................................... 50 SED パターン S0 ロー・ビット・レジスタ ............................. 54 FIFO レベル・リードバック・レジスタ .................................. 50 SED パターン S0 ハイ・ビット・レジスタ ............................. 54 FIFO コントロール・レジスタ.................................................. 50 SED パターン S1 ロー・ビット・レジスタ ............................. 54 データ・フォーマット選択レジスタ ....................................... 51 SED パターン S1 ハイ・ビット・レジスタ ............................. 54 データパス・コントロール・レジスタ ................................... 51 SED パターン S2 ロー・ビット・レジスタ ............................. 54 インターポレーション・コントロール・レジスタ ................ 51 SED パターン S2 ハイ・ビット・レジスタ ............................. 54 パワーダウン・データ入力 0 レジスタ ................................... 51 SED パターン S3 ロー・ビット・レジスタ ............................. 54 DAC DC OFFSET 0 レジスタ ..................................................... 51 SED パターン S3 ハイ・ビット・レジスタ ............................. 55 DAC DC OFFSET 1 レジスタ ..................................................... 51 極性コントロール・レジスタ ................................................... 55 DAC ゲイン調整レジスタ .......................................................... 52 極性エラー立上がりエッジ・レジスタ.................................... 55 ゲイン・ステップ・コントロール 0 レジスタ ........................ 52 極性エラー 立下がりエッジ・レジスタ................................... 55 ゲイン・ステップ・コントロール 1 レジスタ ........................ 52 バージョン・レジスタ ............................................................... 55 TX イネーブル・コントロール・レジスタ ............................. 52 パッケージとオーダー情報 ........................................................... 56 DAC 出力コントロール・レジスタ .......................................... 53 外形寸法 ....................................................................................... 56 DLL セル・イネーブル 0 レジスタ ........................................... 53 オーダー・ガイド ....................................................................... 56 DLL セル・イネーブル 1 レジスタ ........................................... 53 SED コントロール・レジスタ ................................................... 53 改訂履歴 3/14—Rev. 0 to Rev. A Change to Register 0x7F, Table 21 ..................................................... 41 Change to Table 80 ............................................................................. 55 10/13—Revision 0: Initial Version Rev. A － 3/56 － AD9139 データシート 仕様 DC 仕様 特に指定がない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFS = 20 mA、最大サンプル・レート。 表 1. Parameter Test Conditions/Comments Min Typ Max Unit RESOLUTION 16 Bits ACCURACY Differential Nonlinearity (DNL) Integral Nonlinearity (INL) ±2.1 ±3.7 LSB LSB MAIN DAC OUTPUT Offset Error Gain Error Full-Scale Output Current Output Compliance Range Output Resistance Gain DAC Monotonicity Settling Time to Within ±0.5 LSB With internal reference 10 kΩ external resistor between FSADJ and AVSS −0.001 −3.2 19.06 −1.0 1.17 DIGITAL SUPPLY VOLTAGES DVDD18 DVDD18 Variation over Operating Conditions 1 Phase-Locked Loop Inverse Sinc Reduced Power Mode (Power-Down) AVDD33 Current CVDD18 Current DVDD18 Current 1.19 V kΩ 3.13 1.7 3.3 1.8 3.47 1.9 V V 1.7 −2.5% 1.8 1.9 +2.5% V V 57.3 0.4 26.6 4.5 mW mW mW mW mW mW mW mA mA mA +85 °C fDAC = 614 MSPS fDAC = 1230 MSPS fDAC = 800 MSPS fDAC = 1600 MSPS 440 700 670 1150 70 60 fDAC = 1230 MSPS −40 OPERATING RANGE 1 ppm/°C ppm/°C ppm/°C 5 ANALOG SUPPLY VOLTAGES AVDD33 CVDD18 % FSR % FSR mA V MΩ ns 0.04 100 30 REFERENCE Internal Reference Voltage Output Resistance 2× Mode +0.001 +4.7 20.6 +1.0 10 Guaranteed 20 MAIN DAC TEMPERATURE DRIFT Offset Gain Reference Voltage POWER CONSUMPTION 1× Mode 0 +2 19.8 +25 このパラメータは、データ・インターフェース DLL をイネーブルしたときにデバイスに入力した DVDD18 と比較した、動作状態での DVDD18 の最大許容変動を規 定します。 Rev. A － 4/56 － AD9139 データシート デジタル仕様 特に指定がない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFS = 20 mA、最大サンプル・レート。 表 2. Parameter Test Conditions/Comments Min CMOS INPUT LOGIC LEVEL Input Logic High Logic Low DVDD18 = 1.8 V DVDD18 = 1.8 V 1.2 CMOS OUTPUT LOGIC LEVEL Output Logic High Logic Low DVDD18 = 1.8 V DVDD18 = 1.8 V 1.4 LVDS RECEIVER INPUTS Input Voltage Range Input Differential Threshold Input Differential Hysteresis Receiver Differential Input Impedance Symbol Typ Max Unit 0.6 V V 0.4 V V Data and frame inputs VIA or VIB VIDTH VIDTHH to VIDTHL RIN 825 −175 1675 +175 20 100 DLL SPEED RANGE 250 DAC UPDATE RATE DAC Adjusted Update Rate 1× interpolation 2× interpolation DAC CLOCK INPUT (DACCLKP, DACCLKN) Differential Peak-to-Peak Voltage Common-Mode Voltage 575 MHz 1600 1150 800 MSPS MSPS MSPS 100 500 1.25 2000 mV V 100 500 1.25 2000 mV V MHz Self biased input, ac-coupled REFCLK/SYNCCLK INPUT (REFP/SYNCP, REFN/SYNCN) Differential Peak-to-Peak Voltage Common-Mode Voltage Input Clock Frequency mV mV mV Ω 1.03 GHz ≤ fVCO ≤ 2.07 GHz 450 SERIAL PORT INTERFACE Maximum Clock Rate Minimum Pulse Width High Low SDIO to SCLK Setup Time SDIO to SCLK Hold Time CS to SCLK Setup Time tPWH tPWL tDS tDH tDCSB 1.5 0.68 2.38 CS to SCLK Hold Time tDCSB 9.6 ns SDIO to SCLK Delay tDV 11 ns 8.5 ns SCLK SDIO High-Z to CS SDIO LOGIC LEVEL Voltage Input High Voltage Input Low Voltage Output High Voltage Output Low Rev. A VIH VIL IIH IIL 40 MHz 12.5 12.5 Wait time for valid output from SDIO Time for SDIO to relinquish the output bus 1.2 With 2 mA loading With 2 mA loading － 5/56 － 1.36 0 1.4 1.8 0 0.5 2 0.45 ns ns ns ns ns V V V V AD9139 データシート 遅延変動仕様 表 3. Parameter Min DAC LATENCY 1 VARIATION SYNC Off SYNC On 1 Typ Max Unit 1 0 2 1 DAC clock cycles DAC clock cycles DAC 遅延は、データ・サンプルがデバイス入力で入力されてからアナログ出力が変化を開始するまでの 経過時間として定義されます。 AC 仕様 特に指定がない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFS = 20 mA、最大サンプル・レート。 表 4. Parameter Test Conditions/Comments SPURIOUS-FREE DYNAMIC RANGE (SFDR) fDAC = 737.28 MSPS Bandwidth (BW) = 125 MHz BW = 270 MHz fDAC = 983.04 MSPS BW = 360 MHz fDAC = 1228.8 MSPS BW = 200 MHz BW = 500 MHz −14 dBFS single tone fOUT = 200 MHz TWO-TONE INTERMODULATION DISTORTION (IMD) fDAC = 737.28 MSPS fDAC = 983.04 MSPS fDAC = 1228.8 MSPS Min Typ Max Unit 85 80 dBc dBc 85 dBc 85 75 dBc dBc −12 dBFS each tone fOUT = 200 MHz fOUT = 200 MHz fOUT = 280 MHz 80 82 80 dBc dBc dBc NOISE SPECTRAL DENSITY (NSD) fDAC = 737.28 MSPS fDAC = 983.04 MSPS fDAC = 1228.8 MSPS Eight-tone, 500 kHz tone spacing fOUT = 200 MHz fOUT = 200 MHz fOUT = 280 MHz −160 −161.5 −164.5 dBm/Hz dBm/Hz dBm/Hz W-CDMA ADJACENT CHANNEL LEAKAGE RATIO (ACLR) fDAC = 983.04 MSPS fDAC = 1228.8 MSPS Single carrier fOUT = 200 MHz fOUT = 20 MHz fOUT = 280 MHz 81 83 80 dBc dBc dBc W-CDMA SECOND (ACLR) fDAC = 983.04 MSPS fDAC = 1228.8 MSPS Single carrier fOUT = 200 MHz fOUT = 20 MHz fOUT = 280 MHz 85 86 86 dBc dBc dBc fOUT = 200 MHz fOUT = 280 MHz 動作速度仕様 表 5. DVDD18, CVDD18 = 1.8 V ± 5% DVDD18, CVDD18 = 1.9 V ± 5% or 1.8 V ± 2% DVDD18, CVDD18 = 1.9 V ± 2% Interpolation Factor fDCI (MSPS) Max fDAC (MSPS) Max fDCI (MSPS) Max fDAC (MSPS) Max fDCI (MSPS) Max fDAC (MSPS) Max 1× 2× 575 350 1150 1400 575 375 1150 1500 575 400 1150 1600 Rev. A － 6/56 － AD9139 データシート 絶対最大定格 熱抵抗 表 6. Parameter Rating AVDD33 to GND DVDD18, CVDD18 to GND FSADJ, VREF, DACOUTP/DACOUTN, to GND D15P to D0P/D15N to D0N, FRAMEP/FRAMEN, DCIP/DCIN to GND DACCLKP/DACCLKN, REFP/SYNCP/REFN/SYNCN to GND RESET, IRQ1, IRQ2, CS, SCLK, SDIO to GND Junction Temperature Storage Temperature Range −0.3 V to +3.6 V −0.3 V to +2.1 V −0.3 V to AVDD33 + 0.3 V 72 ピン LFCSP のエクスポーズド・パッド(EPAD)は、グラウン ド・プレーン(AVSS)へハンダ付けする必要があります。EPAD は、ボードに対する電気的、熱的、機械的な接続を提供します。 θJA、θJB、θJC の typ 値は、自然空冷の 4 層ボードに対して規定し ます。空気流があると放熱効果が良くなるため、実質的に θJA と θJB が小さくなります。 −0.3 V to DVDD18 + 0.3 V 表 7.熱抵抗 −0.3 V to CVDD18 + 0.3 V −0.3 V to DVDD18 + 0.3 V 125°C −65°C to +150°C Package θJA θJB θJC Unit Conditions 72-Lead LFCSP 20.7 10.9 1.1 °C/W EPAD soldered to ground plane ESD の注意 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 Rev. A － 7/56 － ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 AD9139 データシート 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 CVDD18 CVDD18 VREF FSADJ AVDD33 DACOUTP DACOUTN AVDD33 CVDD18 CVDD18 DACCLKP DACCLKN CVDD18 CVDD18 AVDD33 DNC DNC AVDD33 ピン配置およびピン機能説明 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 AD9139 TOP VIEW 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 CS SCLK SDIO IRQ1 IRQ2 DVDD18 DVDD18 D0N D0P D1N D1P DVDD18 D2N D2P D3N D3P D4N D4P 11744-002 DVDD18 D11P D11N D10P D10N D9P D9N D8P D8N DCIP DCIN D7P D7N D6P D6N D5P D5N DVDD18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 CVDD18 REFP/SYNCP REFN/SYNCN CVDD18 RESET TXEN DVDD18 FRAMEP/PARITYP FRAMEN/PARITYN D15P D15N DVDD18 D14P D14N D13P D13N D12P D12N NOTES 1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED PAD MUST BE SOLDERED TO THE GROUND PLANE (AVSS, DVSS, CVSS). THE EPAD PROVIDES AN ELECTRICAL, THERMAL, AND MECHANICAL CONNECTION TO THE BOARD. 図 2.ピン配置 表 8.ピン機能の説明 ピン番号 記号 説明 1 CVDD18 1.8 V PLL 電源。CVDD18 からクロック・レシーバ、クロック逓倍器、クロック分配器へ電源を供給します。 2 REFP/SYNCP 正の PLL 基準クロック/同期クロック入力。 3 REFN/SYNCN 負の PLL 基準クロック/同期クロック入力。 4 CVDD18 1.8 V PLL 電源。CVDD18 からクロック・レシーバ、クロック逓倍器、クロック分配器へ電源を供給します。 5 RESET リセット、アクティブ・ロー。DVDD18 を基準とする CMOS レベル。推奨リセット・パルス長は 1 μs。 6 TXEN アクティブ・ハイの送信パス・イネーブル。DVDD18 を基準とする CMOS レベル。このピンをロー・レベルに すると、DAC 内で 2 つの選択可能な動作が開始されます。詳細については、表 64 のレジスタ 0x43 を参照してく ださい。 7 DVDD18 1.8 V デジタル電源。ピン 7 からデジタル・コア、デジタル・データ・ポート、シリアル・ポート入力/出力ピ ン、RESET、IRQ1、IRQ2へ電源を供給します。 8 FRAMEP/PARITYP 正のフレーム/極性入力。 9 FRAMEN/PARITYN 負のフレーム/極性入力。 10 D15P データ・ビット 15 (MSB)、正。 11 D15N データ・ビット 15 (MSB)、負。 12 DVDD18 1.8 V デジタル電源。ピン 12 からデジタル・コア、デジタル・データ・ポート、シリアル・ポート入力/出力ピ ン、RESET、IRQ1、IRQ2へ電源を供給します。 13 D14P データ・ビット 14、正。 14 D14N データ・ビット 14、負。 15 D13P データ・ビット 13、正。 16 D13N データ・ビット 13、負。 17 D12P データ・ビット 12、正。 18 D12N データ・ビット 12、負。 19 DVDD18 1.8 V デジタル電源。ピン 19 からデジタル・コア、デジタル・データ・ポート、シリアル・ポート入力/出力ピ ン、RESET、IRQ1、IRQ2へ電源を供給します。 20 D11P データ・ビット 11、正。 21 D11N データ・ビット 11、負。 22 D10P データ・ビット 10、正。 Rev. A － 8/56 － AD9139 データシート ピン番号 記号 説明 23 D10N データ・ビット 10、負。 24 D9P データ・ビット 9、正。 25 D9N データ・ビット 9、負。 26 D8P データ・ビット 8、正。 27 D8N データ・ビット 8、負。 28 DCIP データ・クロック入力、正。 29 DCIN データ・クロック入力、負。 30 D7P データ・ビット 7、正。 31 D7N データ・ビット 7、負。 32 D6P データ・ビット 6、正。 33 D6N データ・ビット 6、負。 34 D5P データ・ビット 5、正。 35 D5N データ・ビット 5、負。 36 DVDD18 1.8 V デジタル電源。ピン 36 からデジタル・コア、デジタル・データ・ポート、シリアル・ポート入力/出力ピ ン、RESET、IRQ1、IRQ2へ電源を供給します。 37 D4P データ・ビット 4、正。 38 D4N データ・ビット 4、負。 39 D3P データ・ビット 3、正。 40 D3N データ・ビット 3、負。 41 D2P データ・ビット 2、正。 42 D2N データ・ビット 2、負。 43 DVDD18 1.8 V デジタル電源。ピン 43 からデジタル・コア、デジタル・データ・ポート、シリアル・ポート入力/出力ピ ン、RESET、IRQ1、IRQ2へ電源を供給します。 44 D1P データ・ビット 1、正。 45 D1N データ・ビット 1、負。 46 D0P データ・ビット 0、正。 47 D0N データ・ビット 0、負。 48 DVDD18 1.8 V デジタル電源。ピン 48 からデジタル・コア、デジタル・データ・ポート、シリアル・ポート入力/出力ピ ン、RESET、IRQ1、IRQ2へ電源を供給します。 49 DVDD18 1.8 V デジタル電源。ピン 49 からデジタル・コア、デジタル・データ・ポート、シリアル・ポート入力/出力ピ ン、RESET、IRQ1、IRQ2へ電源を供給します。 50 IRQ2 セカンド割込み要求。オープン・ドレイン、アクティブ・ロー出力。10 kΩ の外付けプルアップ抵抗で DVDD18 へ接続してください。 51 IRQ1 ファースト割込み要求。オープン・ドレイン、アクティブ・ロー出力。10 kΩ の外付けプルアップ抵抗で DVDD18 へ接続してください。 52 SDIO シリアル・ポート・データ入力/出力。DVDD18 を基準とする CMOS レベル。 53 SCLK シリアル・ポート・クロック入力。DVDD18 を基準とする CMOS レベル。 54 CS シリアル・ポート・チップ・セレクト。アクティブ・ロー(DVDD18 を基準とする CMOS レベル)。 55 AVDD33 3.3 V のアナログ電源。 56 DNC 未接続。このピンは、フローティングのままにしてください。 57 DNC 未接続。このピンは、フローティングのままにしてください。 58 AVDD33 3.3 V のアナログ電源。 59 CVDD18 1.8 V クロック電源。CVDD18 からクロック・レシーバとクロック分配器へ電源を供給します。 60 CVDD18 1.8 V クロック電源。CVDD18 からクロック・レシーバとクロック分配器へ電源を供給します。 61 DACCLKN DAC クロック入力、負。 62 DACCLKP DAC クロック入力、正。 63 CVDD18 1.8 V クロック電源。CVDD18 からクロック・レシーバとクロック分配器へ電源を供給します。 64 CVDD18 1.8 V クロック電源。CVDD18 からクロック・レシーバとクロック分配器へ電源を供給します。 65 AVDD33 3.3 V のアナログ電源。 66 DACOUTN DAC 電流出力、負側。 67 DACOUTP DAC 電流出力、正側。 68 AVDD33 3.3 V のアナログ電源。 69 FSADJ フルスケール電流出力の調整。このピンと AVSS の間に 10 kΩ の抵抗を接続します。 Rev. A － 9/56 － AD9139 データシート ピン番号 記号 説明 70 VREF リファレンス電圧。公称 1.2 V 出力。VREF を AVSS へデカップリングしてください。 71 CVDD18 1.8 V クロック電源。ピン 71 から、クロック・レシーバ、クロック逓倍器、クロック分配器へ電源を供給しま す。 72 CVDD18 1.8 V クロック電源。ピン 72 から、クロック・レシーバ、クロック逓倍器、クロック分配器へ電源を供給しま す。 EPAD エクスポーズド・パッド。エクスポーズド・パッド (EPAD)は、グラウンド・プレーン (AVSS、DVSS、CVSS)へ ハンダ付けする必要があります。EPAD は、ボードに対する電気的、熱的、機械的な接続を提供します。 Rev. A － 10/56 － AD9139 データシート 代表的な性能特性 –40 –40 fDAC = 737.28MHz fDAC = 983.04MHz fDAC = 1228.8MHz –50 0dBFS –12dBFS –60 –70 –70 –80 –80 –90 –90 0 100 200 300 400 500 600 700 fOUT (MHz) –100 11744-003 –100 0 50 100 150 200 250 300 350 400 fOUT (MHz) 図 3.様々な fDAC でのファースト・ナイキスト・ゾーン内 fOUT 対 シングル・トーン(0 dBFS) SFDR 11744-006 SFDR (dBc) –60 SFDR (dBc) fDAC = 800MHz fDAC = 1600MHz –50 図 6.様々な fDAC とデジタル・バックオフでのファースト・ナイ キスト・ゾーン内 fOUT 対シングル・トーン SFDR (2 次および 3 次高調波を除く) –40 –50 fDAC = 737.28MHz fDAC = 983.04MHz fDAC = 1228.8MHz –50 –60 –60 IMD (dBc) SECOND HARMONIC (dBc) –40 0dBFS –6dBFS –12dBFS –16dBFS –70 –80 –70 –80 –90 100 200 300 400 500 600 700 fOUT (MHz) –100 0 100 200 300 400 500 600 700 fOUT (MHz) 図 4.様々なデジタル・バックオフでのファースト・ナイキス ト・ゾーン内 fOUT 対シングル・トーン 2 次高調波 fDAC = 1,228.8 MHz 図 7.様々な fDAC での fOUT 対 2 トーン 3 次 IMD –40 –40 0dBFS –6dBFS –12dBFS –16dBFS 0dBFS –6dBFS –12dBFS –16dBFS –50 –60 –70 –70 –80 –80 –90 –90 –100 0 100 200 300 400 fOUT (MHz) 500 600 700 –100 0 100 200 300 400 500 600 fOUT (MHz) 図 5.様々なデジタル・バックオフでのファースト・ナイキス ト・ゾーン内 fOUT 対シングル・トーン 3 次高調波 fDAC = 1,228.8 MHz 図 8.様々なデジタル・バックオフでの fOUT 対 2 トーン 3 次 IMD fDAC = 1,228.8 MHz － 11/56 － 700 11744-009 IMD (dBc) –60 11744-005 THIRD HARMONIC (dBc) –50 Rev. A 11744-008 0 11744-004 –90 –100 AD9139 データシート –40 –150 PLL OFF PLL ON 0dBFS –12 dBFS PLL OFF PLL ON –50 –155 NSD (dBm/Hz) IMD (dBc) –60 –70 –160 –80 –165 0 100 200 300 400 500 600 700 fOUT (MHz) –170 11744-010 –100 0 400 300 500 600 700 図 12.様々なデジタル・バックオフでの fOUT 対シングル・トー ン NSD、PLL オン／オフ –60 fDAC = 737.28MHz fDAC = 983.04MHz fDAC = 1228.8MHz fDAC = 1228.8MHz fDAC = 983.04MHz –65 –150 PLL OFF PLL ON –70 –155 ACLR (dBc) NSD (dBm/Hz) 200 fOUT (MHz) 図 9.fOUT 対 2 トーン 3 次 IMD、PLL オン／オフ fDAC = 1228.8 MHz –145 100 11744-013 –90 –160 –75 –80 –165 0 100 200 300 400 500 600 700 fOUT (MHz) –90 11744-011 –170 0 200 300 400 500 600 fOUT (MHz) 図 10.様々な fDAC での fOUT 対シングル・トーン(0 dBFS) NSD 図 13.様々な fDAC での fOUT 対 1 キャリア WCDMA 1 次隣接 ACLR、PLL オン／オフ –150 –60 0dBFS –6dBFS –12dBFS –16dBFS fDAC = 1228.8MHz fDAC = 983.04MHz –65 PLL OFF PLL ON –155 –70 ACLR (dBc) NSD (dBm/Hz) 100 11744-014 –85 –160 –75 –80 –165 0 100 200 300 400 fOUT (MHz) 500 600 700 –90 11744-012 –170 0 200 300 fOUT (MHz) 図 11.様々なデジタル・バックオフでの fOUT 対シングル・トー ン NSD、fDAC = 1,228.8 MHz Rev. A 100 400 500 600 11744-015 –85 図 14.様々な fDAC での fOUT 対 1 キャリア WCDMA 2 次隣接 ACLR、PLL オン／オフ － 12/56 － AD9139 データシート 図 15.2 トーン 3 次 IMD 性能、IF = 200 MHz、 fDAC = 1228.8 MHz、−9 dBFS 図 18.4 キャリア WCDMA ACLR 性能、IF = 200 MHz、 fDAC = 1228.8 MHz 図 16.1 キャリア WCDMA ACLR 性能、IF = 200 MHz、 fDAC = 1228.8 MHz 図 19.様々なインターポレーションでの fDAC 対総合消費電力 図 20.様々なインターポレーションでの fDAC 対 DVDD18 電流 図 17.シングル・トーン性能、IF = 200 MH、fDAC = 1228.8 MHz Rev. A － 13/56 － AD9139 データシート 250 35 AVDD33 (mA) CVDD18 (mA), PLL OFF CVDD18 (mA), PLL ON DIGITAL GAIN AND OFFSET INVERSE SINC 30 SUPPLY CURRENT (mA) DVDD18 CURRENT (mA) 200 25 20 15 10 150 100 50 0 200 400 600 800 1000 1200 1400 fDAC (MHz) 0 11744-026 0 0 400 600 800 1000 1200 fDAC (MHz) 図 21.様々なデジタル機能での fDAC 対 DVDD18 電流 Rev. A 200 図 22.fDAC 対 CVDD18 および AVDD18 電流 － 14/56 － 1400 11744-027 5 AD9139 データシート 用語 積分非直線性(INL) INL は、ゼロスケールとフルスケールを結ぶ直線により決定さ れる理論出力と実際のアナログ出力との最大誤差として定義さ れます。 セトリング・タイム 出力が最終値の規定誤差範囲内に到達するまでに要する時間で、 出力変化の開始から測定します。 微分非直線性(DNL) DNL は、デジタル入力コードでの 1 LSB の変化に対応するアナ ログ値の変化の測定値で、フルスケールで正規化したものです。 オフセット誤差 出力電流と理論 0 mA との差をオフセット誤差と呼びます。 DACOUTP の場合、全入力が 0 のとき、0 mA の出力が期待され ます。DACOUTN の場合、全入力が 1 のとき、0 mA の出力が期 待されます。 ゲイン誤差 理論出力範囲と実際の出力範囲の差をいいます。実際の出力ス パンは、全入力ビットが 1 に設定されたときの出力と全入力ビ ットが 0 に設定されたときの出力との差として定義されます。 出力コンプライアンス・レンジ 出力コンプライアンス・レンジは、電流出力型 DAC の出力にお ける許容電圧範囲です。最大コンプライアンス値を超えて動作 させると、出力段の飽和またはブレークダウンにより非直線性 性能が発生することがあります。 温度ドリフト 温度ドリフトは、周囲温度(25°C)時の値から TMIN または TMAX 時 の値までの最大変化として規定されます。オフセットとゲイ ン・ドリフトの場合、ドリフトは 1°C 当たりのフルスケール範 囲(FSR)に対する ppm 値で表されます。リファレンス・ドリフ トの場合は、ドリフトは 1°C 当たりの ppm 値で表されます。 電源電圧除去(PSR) 電源が最小規定電圧値から最大規定電圧値へ変化したときのフ ルスケール出力の最大変化をいいます。 Rev. A スプリアス・フリー・ダイナミックレンジ(SFDR) SFDR は、出力信号のピーク振幅と DC から DAC のナイキスト 周波数までの範囲にあるピーク・スプリアス信号との差をデシ ベルで表したものです。一般に、この帯域内のエネルギーはイ ンターポレーション・フィルタにより除去されます。したがっ て、この仕様はインターポレーション・フィルタの効果と DAC 出力でのその他の寄生混入パスの影響を規定します。 信号対ノイズ比(SNR) SNR は、測定した出力信号 rms 値の、ナイキスト周波数より下 の全スペクトル成分の rms 値総和から 6 次までの高調波成分と DC 成分を除いた分に対する比です。SNR は、デシベル値で表 されます。 インターポレーション・フィルタ DAC へのデジタル入力が fDATA の倍数レート(インターポレーシ ョン・レート)でサンプルされる場合、デジタル・フィルタは fDATA/2 近くに急峻な遷移帯域を持つように構成することができ ます。fDAC (出力データ・レート)の近くに現れるイメージは大 きく減衰させることができます。 隣接チャンネル・リーク比(ACLR) ACLR は、あるチャンネルと隣接チャンネルの間で測定したキ ャリア電力(dBc)間の比を dBc で表した値。 複素イメージ除去比 従来型両側波帯アップ・コンバージョンでは、2 次 IF 周波数の 周辺に 2 個のイメージが発生します。これらのイメージは、ト ランスミッタ電力とシステム帯域幅を浪費することになります。 2 番目の複素変調器の実数部を最初の複素変調器に直列に配置 することにより、2 次 IF 周辺の上側または下側の周波数イメー ジを除去することができます。 － 15/56 － AD9139 データシート シリアル・ポート動作 シリアル・ポートは柔軟な同期シリアル通信ポートであり、多 くの業界標準マイクロコントローラ/マイクロプロセッサと容易 にインターフェースすることができます。シリアル I/O は、モ トローラ社の SPI プロトコルや Intel®社の SSR プロトコルなど の大部分の同期転送フォーマットと互換性を持っています。こ のインターフェースを使うと、AD9139 を設定するすべてのレ ジスタに対してリード/ライト・アクセスが可能になります。 MSB ファーストまたは LSB ファーストの転送フォーマットをサ ポートしています。このシリアル・ポート・インターフェース は、3 線式専用インターフェースです。入力と出力は、1 本の入 力/出力ピン(SDIO)を共用しています。 52 SDIO シリアル・ポート・ピンの説明 シリアル・クロック(SCLK) シリアル・クロック・ピン(SCLK)は、デバイスとの間のデータ を同期化し、内部ステート・マシンを動作させます。SCLK の 最大周波数は 40 MHz です。すべてのデータ入力は、SCLK の立 上がりエッジで読込まれます。すべてのデータは SCLK の立下 がりエッジで出力されます。 11744-028 54 CS SPI PORT 53 SCLK A14～A0 (命令ワードのビット 14～ビット 0 )は、通信サイクル のデータ転送部分でアクセスされるレジスタを指定します。複 数バイト転送の場合、A14 が開始アドレスで、残りのレジスタ・ アドレスは SPI_LSB_FIRST ビットに基いてデバイスが生成しま す。 チップ・セレクト(CS) E A 図 23.シリアル・ポート・インターフェース・ピン CS は、アクティブ・ロー入力で、通信サイクルの開始とゲーテ ィングを行います。このため、同じシリアル通信ライン上で複 数のデバイスを使用することができます。CS 入力がハイ・レベ ルのとき、SDIO ピンは高インピーダンス状態になります。通信 サイクル中、CSはロー・レベルを維持します。 E A A AD9139 との通信サイクルには 2 つのフェーズがあります。フェ ーズ 1 は命令サイクル(デバイスに対する命令バイトの書込み)で あり、最初の 16 個の SCLK 立上がりエッジを使います。この命 令ワードは、データ転送サイクルすなわち通信サイクルのフェ ーズ 2 についての情報をシリアル・ポート・コントローラに提 供します。フェーズ 1 の命令ワードは、後続のデータ転送が読 出しまたは書込みのいずれかを指定し、さらに後続データ転送 の開始レジスタ・アドレスを指定します。 シリアル・データ I/O (SDIO) SDIO ピンは双方向のデータ・ラインです。 シリアル・ポートのオプション CS ピンにハイ・レベルを入力し、続いてロー・レベルを入力す ると、シリアル・ポートのタイミングが命令サイクルの初期状 態にリセットされます。この状態から次の 16 個の SCLK 立上が りエッジで、現在の I/O 動作の命令ビットが表されます。 シリアル・ポートでは MSB ファーストと LSB ファーストのデ ータ・フォーマットをサポートしています。この機能は SPI_LSB_FIRST ビット (レジスタ 0x00、ビット 6)から制御されま す。デフォルトは MSB ファースト (SPI_LSB_FIRST = 0)です。 残りの SCLK エッジが、通信サイクルのフェーズ 2 に該当しま す。フェーズ 2 では、デバイスとシステム・コントローラとの 間で実際にデータ転送が行われます。通信サイクルのフェーズ 2 は、1 データ・バイトの転送です。レジスタは、各転送バイト の最終ビットを書込むと、直ちに変更されます。 SPI_LSB_FIRST = 0 (MSB ファースト)の場合、命令とデータビ ットは、MSB から LSB への順序で書込む必要があります。 MSB ファースト・フォーマットでの複数バイトのデータ転送は、 上位データバイトのレジスタ・アドレスを含む命令ワードから 開始されます。後続のデータバイトは、上位アドレスから下位ア ドレスの順で続く必要があります。MSB ファースト・モードで は、シリアル・ポートの内部ワード・アドレス・ジェネレータ が、複数バイトの通信サイクルの各データバイトに対してデク リメントします。 データ・フォーマット 命令バイトは表 9 に示す情報から構成されています。 表 9.シリアル・ポート命令ワード I15 (MSB) I[14:0] R/W A[14:0] R/W (命令ワードのビット 15)は、命令ワードの書込み後に、読 出しと書込みのいずれのデータ転送が行われるかを指定します。 ロジック 1 は読出し動作を、ロジック 0 は書込み動作を、それ ぞれ表します。 SPI_LSB_FIRST = 1 (LSB ファースト)の場合、命令ビットとデー タビットは、LSB から MSB への順序で書込む必要があります。 LSB ファースト・フォーマットでの複数バイトのデータ転送は、 下位データバイトのレジスタ・アドレスを含む命令ワードから 開始されます。後続のデータバイトは、下位アドレスから上位ア ドレスの順で続く必要があります。LSB ファースト・モードでは、 シリアル・ポートの内部ワード・アドレス・ジェネレータが、 複数バイトの通信サイクルの各データバイトに対してインクリ メントします。 MSB ファースト・モードがアクティブの場合、シリアル・ポー ト・コントローラのデータ・アドレスは、複数バイト I/O 動作 に対して、書込まれたデータ・アドレスから 0x00 へ向かってデ クリメントされます。LSB ファースト・モードがアクティブの 場合、シリアル・ポート・コントローラのデータ・アドレスは、 複数バイト I/O 動作に対して、書込まれたデータ・アドレスか ら 0xFF へ向かってインクリメントされます。 Rev. A － 16/56 － AD9139 データシート tDCSB INSTRUCTION CYCLE tSCLK DATA TRANSFER CYCLE CS CS tPWH SCLK R/W A14 A13 A3 A2 A1 A0 D7N D6N D5N D30 D20 D10 D00 tDS SDIO 図 24.シリアル・レジスタ・インターフェースのタイミング、 MSB ファースト INSTRUCTION CYCLE tDH INSTRUCTION BIT 15 INSTRUCTION BIT 14 11744-031 SCLK 11744-029 SDIO tPWL 図 26.シリアル・ポート・レジスタ書込のタイミング図 DATA TRANSFER CYCLE CS CS SCLK SCLK A1 A2 A12 A13 A14 R/W D00 D10 D20 D4N D5N D6N D7N tDV SDIO 図 25.シリアル・レジスタ・インターフェースのタイミング、 LSB ファースト Rev. A DATA BIT n DATA BIT n – 1 図 27.シリアル・ポート・レジスタ読出しのタイミング図 － 17/56 － 11744-032 A0 11744-030 SDIO AD9139 データシート データ・インターフェース データ・インターフェース構成オプション LVDS 入力データ・ポート AD9139 は、ワード幅(16 ビット)またはバイト幅(8 ビット)フォ ーマットの 16 ビット・データを受け付ける 16 ビット LVDS バ スを使用しています。ワード幅インターフェース・モードでは、 データは 16 ビット・データ・バスを使って送信されます。バイ ト幅インターフェース・モードでは、データは LVDS バスの下 位 8 ビット(D7～D0)を使って送信されます。表 10 に、各モード に対するバスのピン割り当てと SPI レジスタ構成を示します。 データ・インターフェースの柔軟性を強化するための追加オプ ションを表 11 に示します。 表 11.データ・インターフェース構成オプション Register 0x26, Bit 7 Description DATA_FORMAT バイナリまたは 2 の補数フォーマットを選 択します。 表 10.LVDS 入力データ・モード DLL インターフェース・モード Interface Mode Input Data Width SPI Register Configuration Word Byte D15 to D0 D7 to D0 Register 0x26, Bit 0 = 0 Register 0x26, Bit 0 = 1 ソース同期 LVDS インターフェースは、データ・ホストと AD9139 との間で使用され、インターフェースを簡素化すると同 時に高いデータ・レートを実現します。FPGA または ASIC から 16 ビット入力データを AD9139 へ供給します。FPGA または ASIC は入力データと一緒に、DDR DCI を供給します。 ワード・インターフェース・モード ワード・モードでは、デジタル・クロック入力(DCI)信号がダブ ル・データ・レート(DDR)のデータ・サンプリング・クロック を発生する基準ビットになります。DCI 信号とデータが時間的 に整列します。 AD9139 WORD MODE S0 S1 S2 S3 11744-033 INPUT DATA[15:0] DCI 図 28.ワード・モードの AD9139 タイミング図 バイト・インターフェース・モード バイト・モードでは、入力データ・ストリームの必要とされる シーケンスは、S0[15:8]、S0[7:0]、S1[15:8]、S1[7:0]、などの順 です。入力データ・バイトを正しく整列させるために、フレー ム信号が必要です。DCI 信号とフレーム信号が時間的にデータ と整列します。フレームの立上がりエッジがシーケンスの開始 を表示します。フレームとしては、ワンショット信号またはデ バイスが最初の立上がりエッジを正しく取り込める長さを持つ 周期的信号が可能です。ワンショット・フレームの場合、フレ ーム・パルスは少なくとも DCI の 1 サイクル間ハイ・レベルを 維持する必要があります。周期的フレームの場合、周波数は次 のようになる必要があります。 fDCI/(2 × n) 250 MHz～575 MHz の DCI クロック・レートで動作するように デザインされた遅延ロックド・ループ (DLL) 回路は、DCI 信号 の位相をシフトさせたバージョンを発生します。この信号はデ ータ・サンプリング・クロック (DSC)と呼ばれ、立上がりエッ ジと立下がりエッジの両方で入力データを取り込みます。 図 31 に示すように、DCI クロック・エッジは、最小のスキュー とジッタで、データ・ビットの変化と一致する必要があります。 入力データの公称サンプリング・ポイントは DCI クロック・エ ッジの中央で発生します。このポイントはデータ・アイの中心 に対応するためです。これはまた、DCI クロックの 90°の公称 位相シフトと等価です。 データ・タイミング条件は、データ有効ウインドウ (DVW)によ り決定されます。このウインドウは、データ・クロック入力の スキュー、入力データのジッタ、遅延設定値に対する DLL 遅延 線の変動に依存します。DVW は次式で定義されます。 DVW = tDATA PERIOD − tDATA SKEW − tDATA JITTER データ・インターフェース・タイミングの有効マージンは次式 で与えられます。 tMARGIN = DVW − (tS + tH) セットアップ・タイムとホールド・タイムの差はキープアウ ト・ウインドウ (KOW)とも呼ばれ、データの変化が禁止される 領域を表します。タイミング・マージンを使うと、 DLL 遅延を 設定することができます(図 30 参照)。 ここで、n は正整数で、1、2、3、… 図 29 に、バイト・モードでの信号タイミングの例を示します。 AD9139 WORD MODE INPUT DATA[7:0] S0[15:8] S0[7:0] S1[15:8] S1[7:0] 11744-034 DCI FRAME 図 29.バイト・モードのタイミング図 Rev. A － 18/56 － AD9139 データシート tH tDATA JITTER tS INPUT DATA DATA EYE tDATA PERIOD DCI DATA SAMPLE CLOCK tH + tS tDCI SKEW DLL PHASE DELAY tDATA JITTER DATA EYE INPUT DATA tDATA PERIOD 11744-035 DCI DATA SAMPLE CLOCK 図 30.LVDS データ・ポートのタイミング条件 図 30 では、DSC 信号に対する最適ロケーションは DCI 入力か ら 90°の位相ずれであることを示していますが、データに対し て DCI にはスキューがあるため、アイ・ダイヤグラムの中心で データをサンプルさせるように、DSC 位相オフセットを変化さ せる必要があります。 レジスタ 0x0A のビット[3:0]を使って 90° の公称 DLL 位相シフト値を離散的な値だけオフセットさせて、 サンプリング・タイミングを変化させます。このレジスタは符号 付きの値を格納します。MSB が符号で、下位ビットは大きさを 表します。次式により、位相オフセットの関係が与えられます。 位相オフセット = 90° + n × 11.25°、|n| < 7 ここで、n は DLL 位相オフセット設定値。 図 31 に、DCI 信号とデータ信号に対する DSC のセットアッ プ・タイムとホールド・タイムを示します。 表 12 に、動作条件に対する保証値を示します。これらの値は、 50% のデューティ・サイクルと 450 mV p-p の DCI 振幅で取得さ れました。最適性能のためには、デューティ・サイクル変動を ±5% 以下にし、DCI 入力を最大 1200 mV p-p までできるだけ高 くします。 表 12.DLL 位相のセットアップ・タイムとホールド・タイム (保 証値) Time (ps) tS −3 −125 0 −385 +3 −695 368 tH tS 834 −70 1120 −305 1417 −534 tH tS tH tS tH 753 −81 601 −54.0 497 967 −245 762 −167 603 1207 −402 928 −277 721 DATA 491 DCI 614 11744-036 DSC tS tH 図 31.LVDS データ・ポートの セットアップ・タイムとホールド・タイム Rev. A Data Port Setup and Hold Times (ps) at DLL Phase Frequency, fDCI (MHz) 307 － 19/56 － AD9139 データシート 表 13.DLL 位相のセットアップ・タイムとホールド・タイム (typ 値) Data Port Setup and Hold Times (ps) at DLL Phase Frequency, fDCI 1 (MHz) Time (ps) −6 −5 −4 −3 −2 −1 0 +1 +2 +3 +4 +5 +6 250 tS −93 −196 −312 −416 −530 −658 −770 −878 −983 −1093 −1193 −1289 −1412 tH tS tH tS tH 468 579 707 825 947 1067 1188 1315 1442 1570 1697 1777 1876 −87 −172 −264 −364 −464 −556 −653 −756 −859 −956 −1053 −1151 −1251 451 537 646 757 878 977 1092 1218 1311 1423 1537 1653 1728 −82 −166 −256 −341 −426 −515 −622 −715 −809 −900 −1001 −1097 −1184 422 500 598 703 803 897 1000 1105 1203 1303 1411 1522 1612 tS tH −46 −114 −190 −271 −358 −447 −538 −612 −706 −806 −891 −966 −1044 405 483 563 647 740 832 914 1000 1100 1200 1292 1380 1476 tS tH tS tH −23 −92 −180 −252 −328 −409 −491 −574 −654 −731 −819 −889 −959 383 451 524 607 682 762 844 930 1011 1097 1186 1277 1358 −7 −82 −150 −225 −315 −391 −461 −526 −595 −661 −726 −786 −853 401 466 504 569 641 718 783 863 941 1025 1106 1187 1264 tS tH tS tH −46 −98 −161 −243 −303 −384 −448 −513 −578 −643 −713 −771 −833 385 445 503 546 604 674 748 826 890 965 1039 1110 1178 4 −52 −110 −170 −229 −297 −394 −449 −517 −579 −641 −704 −752 358 408 465 524 595 625 692 762 829 900 966 1032 1097 450 tS 11 −34 −92 −147 −209 −269 −324 −386 −446 −509 −564 −622 −672 tH tS 354 406 457 516 573 637 693 731 792 852 917 983 1042 475 −15 −51 −95 −147 −198 −255 −313 −366 −425 −480 −530 −585 −640 355 399 451 499 556 613 675 727 779 815 873 930 988 500 tH tS 9 −28 −77 −128 −183 −233 −288 −333 −390 −438 −495 −545 −594 tH 313 354 399 445 500 555 615 668 726 783 825 881 934 525 tS tH −7 −52 −100 −147 −187 −237 −285 −335 −387 −436 −483 −530 −581 311 356 395 438 489 537 592 645 692 746 799 850 909 550 tS tH −5 −39 −74 −107 −147 −192 −249 −302 −352 −397 −440 −486 −529 300 340 378 423 468 510 560 610 659 710 756 810 865 575 tS tH 8 −28 −66 −102 −143 −181 −245 −280 −336 −366 −406 −443 −488 312 348 379 414 453 496 544 599 654 708 759 806 847 275 300 325 350 375 400 425 1 表 13 に選択した fDCI 周波数に対するキャラクタライゼーション・データを示します。 他の周波数も可能です。性能の予測には表 13 を使ってください。 表 13 に、データ有効マージンを計算するために必要な種々の DCI クロック周波数に対する時間(typ)を示します。表 13 を使っ て、DSC サンプリング・ポイントのチューニングに使用できる マージンを求めます。 レジスタ 0x0D は、動作周波数範囲で DLL 安定性を最適化しま す。 表 14 に推奨設定値を示します。 DCI 信号とデータ信号のアイを大きく開くようにすると、デー タ・ポート・インターフェースの信頼性が向上します。ホス ト・プロセッサと AD9139 入力との間の差動パターンはインピ ーダンスを制御した等しい長さ (等しい遅延)にします。DCI 信 号は、データ・ビットと変化を一致させるため、データに対して 使用する同じ出力ドライバから出力される交互変化 (010101…) するビット・シーケンスを持つデータ・ラインとして構成しま す。 DCI Speed Register 0x0D ≥350 MHz <350 MHz 0x06 0x86 DCI 信号はデフォルトで AC 結合されているため、DCI 信号を なくすると、DCI 入力のランダム性から DAC 出力にチャタリン グが生じます。これを回避するため、DCI 信号がない場合、レ ジスタ 0x01[7]の DAC 出力電流パワーダウン・ビットに 1 を設定 して、DAC 出力をディスエーブルしてください。DCI 信号を再 度使用する場合は、レジスタ 0x01[7] に 0 を設定して、 DAC 出 力をイネーブルしてください。 Rev. A 表 14.DLL 設定オプション アドレス 0x0E のデータ・ステータス・レジスタを読出して、 DLL のステータスをポーリングしてください。ビット 0 は、 DLL が動作中でロック試行中を表し、ビット 7 は DLL がロック すると 1 になります。ビット 2 は、有効なデータ・クロック入 力 (DCI)が検出されると 1 になります。レジスタ 0x0E の警報ビ ット [6:4]は、DAC が遅延線の非最適ロケーションで動作してい ることを表示するインジケータとして使用することができます。 これらのビットは、DLL の実際の速度より可成り低い SPI ポー ト速度で読出されることに注意してください。 これは、実際に 発生していることのリアルタイム表示ではなくスナップショッ トを提供していることを意味します。 － 20/56 － AD9139 データシート DLL 設定例 1 次の DLL 設定例では、fDCI = 600 MHz、DLL をイネーブル、 DLL 位相オフセット = 0 にしています。 1. 0x5E → 0xFE /* Turn off LSB delay cell*/ 2. 0x0D → 0x06 /* Select DLL configure options */ SED 動作 4. Read 0x0E[7:4] /* Expect 1000b if the DLL is locked */ DLL 設定例 2 次の DLL 設定例では、fDCI = 300 MHz、DLL をイネーブル、 DLL 位相オフセット = 0 にしています。 1. 0x5E → 0xFE /* Turn off LSB delay cell*/ 2. 0x0D → 0x86 /* Select DLL configure options */ 3. 0x0A → 0xC0 /* Enable DLL and duty cycle correction.Set DLL phase offset to 0 */ 4. Read 0x0E[7:4] /* Expect 1000b if the DLL is locked */ パリティ レジスタ 0x6A[7]のパリティ・ビット機能をイネーブルし、レ ジスタ 0x09 に 0x21 を設定してフレーム/パリティ・ビットをパ リティとして設定すると、データ・インターフェースを連続的 にモニタすることができます。この場合、ホストが各データ・ サンプルごとにパリティ・ビットを送信します。このビットは 次式に従って設定されます。ここで、 n はチェック対象のデー タ・サンプルです。 偶数パリティの場合 XOR[FRM(n), D0(n), D1(n), D2(n), …, D15(n)] = 0 奇数パリティの場合 XOR[FRM(n), D0(n), D1(n), D2(n), …, D15(n)] = 1 パリティ・ビットは、17 ビット (フレーム/パリティ・ビットを 含む)に対して計算されます。 パリティ・エラーが発生すると、パリティ・エラー・カウンタ (レジスタ 0x6B or レジスタ 0x6C) がインクリメントされます。 DCI 信号の立上がりエッジでサンプルされたビットで極性エラ ーが発生すると、立上がりエッジ・パリティ・カウンタ (レジス タ 0x6B)がインクリメントされて、PARERRRIS ビット (レジス タ 0x6A[0])がセットされます。DCI の立下がりエッジでサンプ ルされたビットで極性エラーが発生すると、立下がりエッジ・ パリティ・カウンタ (レジスタ 0x6C)がインクリメントされて、 PARERRFAL ビット (レジスタ 0x6A[1])がセットされます。パリテ ィ・カウンタは、クリアされるか最大値 255 に到達するまで積 算を続けます。このカウントをクリアするときは、レジスタ 0x6A[5]に 1 を書込みます。 パリティ・エラーが発生したときに IRQ を発生させるときは、 レジスタ 0x04 のビット 7 に 1 を書込みます。これにより、立上 がりエッジまたは立下がりエッジ・パリティ・エラーが発生す ると、IRQ が発生します。レジスタ 0x06[7]または選択した IRQx ピンを使って、IRQ ピンのステータスを知ることができます。レ ジスタ 0x06[7]に 1 を書込むと、 IRQ がクリアされます。 パリティ・ビット機能を使って、インターフェース・タイミン グの有効を確認します。前述のように、ホストがパリティ・ビ ッ トとデー タ・ サンプル を供 給し、 IRQ を 発生する よう に AD9139 を設定します。 次に、AD9139 の入力レジスタのサンプ AD9139 は、入力データ・インターフェースの評価を簡素化す るサンプル・エラー検出 (SED) 回路を内蔵しています。SED は、 デジタル入力ピンで取り込んだ入力データ・サンプルを比較値の セットと比較します。比較値は、SPI ポートを介してレジスタに ロードされます。取り込んだ値と比較値との差が検出されます。 SED テスト・シーケンシングとエラー処理をカスタマイズするオ プションがあります。 SED 回路を使うと、アプリケーションは、高速ソース同期デー タ・バスが正しく構成され、タイミング条件を満たすことを確 認するためのユーザー定義の短いパターンをテストすることが できます。SED 回路はパリティ・ビットとは異なり、AD9139 をアプリケーションで使用する前に初期システム・キャリブレ ーションで使用することが予想されています。SED 回路は、S0、 S1、S2、S3 で表されるユーザー定義の入力ワードから構成され るデータ・セット上で動作します。ユーザー定義のパターンは、 シーケンシャルなデータワード・サンプル (S0 は DCI の立上が りエッジでサンプルされ、S1 は DCI の次の立下がりエッジでサ ンプルされ、S2 は次の DCI 立上がりエッジでサンプルされ、S3 は次の DCI 立下がりエッジでサンプルされます)で構成されてい ます。ユーザーは、このデータ・パターンをバイト・フォーマ ットでレジスタ 0x61～レジスタ 0x68 にロードします。 ユーザー定義のパターンの深さは、SED_CTRL レジスタ (0x60) のビット 4 を使って選択することができます。デフォルトの 0 は、深さ 2 を意味し (S0 と S1 を使用)、さらに 1 は深さ 4 を意味 します (S0、S1、S2、S3 を使用し、SED ステート・マシンに対 して S0 を定義するためにフレーム信号入力の使用を要求しま す)。 深さ 4 を使って入力サンプルを正しく整列させるために、最小 2 つの全入力サンプルの間フレーム信号をアサートして、S0 を 表示します。フレーム信号はデータ送信の開始時に 1 回発行す ることができます。あるいは、S0 ワードと同じ間隔で繰り返し アサートすることができます。 FRAME DATA[15:0] S0 S1 S2 S3 S0 S1 11744-037 3. 0x0A → 0xC0 /* Enable DLL and duty cycle correction.Set DLL phase offset to 0 */ Rev. A リング・タイミングを掃引して、どのポイントでサンプリン グ・エラーが発生したかを知ることができます。SPI レジスタ 0x0A のビット[3:0]を使って 90°の公称 DLL 位相シフト値を離散 的な値だけオフセットさせて、サンプリング・タイミングを変 化させることができます。 図 32.SED の入力データを整列させるために必要な拡張 FRAMEx 信号のタイミング図 SED には、入力サンプルの比較結果を表示する 3 つのフラグ・ ビットがあります(レジスタ 0x60 のビット 0、ビット 1、ビット 2)。サンプル・エラー検出ビット (レジスタ 0x60、ビット 0)は エラーが検出されたときにセットされ、クリアされるまでセッ トのままになります。 自動サンプル・エラー検出 (AED) モードは、比較フェイル・ビ ットと比較パス・ビット (レジスタ 0x60 のビット 1 とビット 2) をアクティブにする 2 つの機能を持つ自動クリア・モードです。 直前の比較がサンプルにエラーがなかったことを表示した場合、 比較パス・ビットがセットされます。エラーが検出されると、 比較フェイル・ビットがセットされます。自動クリア・モード がイネーブルされたとき、連続した 8 個のエラーのない比較が 受信されると、比較フェイル・ビットは自動的にクリアされま す。 － 21/56 － AD9139 データシート サンプル・エラー・フラグは必要に応じて、イベント・フラ グ・レジスタ (レジスタ 0x04、ビット 6)の該当するビットをイ ネーブルして、アクティブのときに IRQ を発生するように設定 することができます。 SED の例 ノーマル動作 次の例に、入力データを連続モニタし、エラーが 1 つ検出され たときIRQを発生するように、AD9139 のSED を設定する方法を 示します。 1. 2. 3. 4. 次のレジスタに書込みを行い、SED をイネーブルし、比較 値に深さ 4 のユーザー・パターンをロードします。比較値 は任意に選択できますが、頻繁なビット・トグルを必要と する値を選択すると、最も強固なテストになります。 a. レジスタ 0x61[7:0]→ S0[7:0] b. レジスタ 0x62[7:0]→ S0[15:8] c. レジスタ 0x63[7:0]→ S1[7:0] d. レジスタ 0x64[7:0]→ S1[15:8] e. レジスタ 0x65[7:0]→ S2[7:0] f. レジスタ 0x66[7:0]→ S2[15:8] g. レジスタ 0x67[7:0]→ S3[7:0] h. レジスタ 0x68[7:0]→ S3[15:8] SED をイネーブルします。 a. レジスタ 0x60 → 0xD0 b. レジスタ 0x60 → 0x90 SED エラー検出フラグをイネーブルして、 IRQx ピンをア サートします。 a. レジスタ 0x04[6] = 1 入力データ・パターンの送信を開始します (パターンの深 さが 4 であるため FRAMEx も必要です)。 遅延線インターフェース・モード DLL は、非常に高速なデータ・レートのアプリケーションでイ ンターフェース・タイミング条件の簡素化に役立つようにデザ インされています。DLL の最小サポート・インターフェース速 度は 250 MHz です(表 2 参照)。この速度より低いインターフェ ース・レートでは、インターフェース遅延線を使ってください。 このモードでは、DLL がパワーオフされ、データ・バスと DCI との間のタイミング調整に使える 4 タップ付きの遅延線が用意 されています。 表 15 に、各遅延タップのセットアップ・タイム とホールド・タイムを規定します。 表 15.遅延線のセットアップ・タイムとホールド・タイム (保証 値) Delay Setting 0 1 2 3 Register 0x5E[7:0] 0x00 0x80 0xF0 0xFE Register 0x5F[2:0] 0x60 0x67 0x67 0x67 tS (ns)1 tH (ns) |tS + tH| (ns) −0.81 1.96 1.15 −0.97 2.20 1.23 −1.13 2.53 1.40 −1.28 2.79 1.51 1 負符号はセットアップ・タイムの方向を表します。セットアップ・タイム は、クロック・エッジの左側にあるときに正と、クロック・エッジの右側 にあるとき負と、それぞれ定義されます。 遅延線をイネーブルすると、DCI 信号で固定 1.38 ns の遅延が発生 します。各タップにより公称遅延 200 ps が固定遅延に加わりま す。最適なタイミング・マージンを実現するため、すなわちセ ットアップおよびホールド・ウインドウをデータ・アイの中央 に位置させるため、データ・ソース内の DCI 信号に対してデー タ・バスを遅延させる必要が生じることがあります。図 33 に、 最適な外部遅延の計算例を示します。 レジスタ 0x0D[4]が、動作周波数範囲での最適インターフェー ス性能に対する DCI 信号結合設定値を設定します。遅延線イン ターフェース・モードでは、このビットに 1 (DCI を DC 結合) を設定することが推奨されます。 tDELAY = 0.13ns tDATA PERIOD = 2.5ns INPUT DATA[15:0] WITH OPTIMIZED DELAY DATA EYE |tS| = 0.81ns |tH| = 1.96ns NO DATA TRANSITION 図 33.遅延線採用モードでのインターフェース・タイミング例 Rev. A － 22/56 － 11744-038 DCI = 200MHz AD9139 データシート インターフェース・タイミング条件 遅延線採用モードをイネーブルするための SPI シーケンス 遅延線インターフェース・モードで最適サンプリング・タイミ ングを実現する、データ・ソースでの最適遅延の計算例をつぎ に示します。 次の SPI シーケンスを使って遅延線採用モードをイネーブルし てください。 • • fDCI = 200 MHz 遅延設定= 0 図 33 の灰色の領域は、0 に設定されたインターフェース・セッ トアップおよびホールド・タイム・ウインドウです。インター フェース・タイミングを最適化するためには、このウインドウ をデータ変化の中心に位置させる必要があります。入力はダブ ル・データ・レートであるため、有効データ周期は 2.5 ns です。 したがって、データ・ソースでの DCI 信号に対する最適デー タ・バス遅延は次式で計算できます。 t DELAY = Rev. A (| t S | + | t H |) t DATA PERIOD − = 1.38 − 1.25 = 0.13 ns 2 2 － 23/56 － 1. 0x5E → 0x00 /* Configure the delay setting */ 2. 0x5F → 0x60 3. 4. 0x0D → 0x16 /* DC couple DCI */ 0x0A → 0x00 /* Turn off DLL and duty cycle correction */ AD9139 データシート FIFO動作 AD9139 では、データ・レシーバでソース同期クロックを採用 しています (データ・インターフェース のセクション参照)。ソ ース同期クロックでは、受信デバイスで別々のクロック・ドメ インを設けます。DAC では、DAC クロック・ドメイン、すな わち DACCLK になります。このため、DAC 内部には DCI と DACCLK の 2 つのクロック・ドメインが存在します。これらの 2 つのクロック・ドメインは非同期であることがあり、正しい データ転送のためにタイミングを調整するステージの追加が必 要 と な る こ と が あ り ま す 。 AD9139 で は 、 DCI ド メ イ ン と DACCLK ドメインとの間に FIFO ステージを挿入して、受信デー タを DAC のコア・クロック・ドメイン(DACCLK)へ転送してい ます。 AD9139 は、幅 16 ビット、深さ 8 ワードの FIFO を 2 チャンネ ル内蔵しています。FIFO はバッファとして動作し、2 つのクロ ック・ドメイン間のタイミング変動を吸収します。システム内 の 2 つのクロック・ドメイン間のタイミング余裕は、FIFO の深 さにより大幅に緩和されます。 図 34 に、FIFO を通るデータパスのブロック図を示します。入 力データはデバイスにラッチされ、フォーマット化され、FIFO レジスタに書込まれます。この FIFO レジスタは FIFO 書込みポ インタにより指定されます。書込みポインタ値は、新しいワード が FIFO にロードされるごとにインクリメントされます。一方、 データは FIFO レジスタから読出されます。この FIFO レジスタ は読出しポインタにより指定され、デジタル・データパスへ出 力されます。読出しポインタ値は、データが FIFO からデータ パスへ読出されるごとにインクリメントされます。FIFO ポイン タは、データ・レートでインクリメントされます。このデー タ・レートは、DACCLK レートをインターポレーション・レー トで分周したものです。 有効なデータは、FIFO がオーバーフロー(フル)またはアンダー フロー(エンプティ)しない限り FIFO を経由して送信されます。 オーバーフロー状態またはアンダーフロー状態は、書込みポイ ンタと読出しポインタが同じ FIFO スロットを指したときに発 生します。データのこの同時アクセスにより、FIFO を経由した 信頼度の低いデータ転送が発生するため回避する必要があります。 通常、FIFO の深さを一定に維持するため FIFO に対するデータ の書込と読出は同じレートで行われます。データの FIFO への書 込がデータの読出より高速になると、FIFO の深さが増加します。 データの FIFO からの読出がデータの書込より高速になると、 FIFO の深さが減少します。最適タイミング・マージンを実現す るためには、FIFO の深さを半分近く(書込みポインタ値と読出 しポインタ値との差が 4)に維持する必要があります。FIFO の深 さは FIFO パイプライン遅延を表し、AD9139 の全体遅延の一部 になります。 FIFO WRITE CLOCK FIFO READ CLOCK DACCLK ÷INT FIFO FIFO SLOT 0 DATA RECEIVER INPUT DATA[15:0] FIFO SLOT 1 RETIMED DCI DCI LATCHED DATA[15:0] DATA FORMAT SPI FIFO RESET REG 0x25[0] READ POINTER FIFO SLOT 3 [15:0] FIFO SLOT 4 [15:0] WRITE POINTER FRAME FIFO SLOT 2 [15:0] DATA PATH DAC FIFO SLOT 5 FIFO SLOT 6 FIFO SLOT 7 RESET LOGIC FIFO LEVEL REQUEST REG 0x23 図 34.FIFO のブロック図 Rev. A － 24/56 － 11744-039 FIFO LEVEL AD9139 データシート FIFO のリセット シリアル・ポートからの FIFO リセット デバイスがパワーオンすると、読出しポインタと書込みポイン タは任意のスロットから初めて巡回し始めるため、FIFO の深さ は未知です。同じ FIFO アドレスに対する読出しと書込みの同 時発生を回避して、各パワーオンごとに固定のパイプライン遅 延を維持するためには、デバイスがパワーオンまたはウェイク アップするごとに FIFO ポインタを既知状態にリセットすること が重要です。この状態は、所要 FIFO レベルで規定されています (このデータシートでは FIFO の深さと FIFO レベルは同じ意味で 使用しています)。この規定は整数 FIFO レベルと非整数 FIFO レ ベルの 2 つから構成されています。 SPI からの FIFO リセットは、FIFO をリセットする最も一般的 な方法です。シリアル・ポートから FIFO レベルを初期化する ときは、FIFO_SPI_RESET_REQUEST (レジスタ 0x25 のビット 0)を 0 から 1 へ変化させ、0 へ戻します。このレジスタへの書込 みが完了すると、FIFO レベルは要求された FIFO レベルに初期 化され、FIFO_SPI_RESET_ACK (レジスタ 0x25 のビット 1)のリ ードバックが 1 に設定されます。FIFO レベル要求と同じフォー マットの FIFO レベルのリードバックは、要求されるレベルの ±1 DACCLK サイクル以内にある必要があります。例えば、2× インターポレーションで要求される値が 0x40 の場合、リードバ ック値は 0x31、0x40、0x41 のいずれかである必要があります。 ±1 DACCLK サイクルの範囲は、各パワーオンごとに同期なし での、デフォルトの DAC 遅延不確定性を表します。 整数 FIFO レベルは、入力データ周期(1/fDATA)の単位で表した読 出しポイントと書込みポイントの間の状態数の差です。非整数 FIFO レベルは、入力データ周期より小さい FIFO ポインタの差 を表します。非整数 FIFO レベルの分解能は、入力データ周期を イ ンタ ーポレー ショ ン比で除 算し た値で表 わさ れるため 、 DACCLK の 1 サイクルに等しくなります。 正確な FIFO レベル、すなわち FIFO 遅延は次式で計算できます。 FIFO 遅延=整数レベル + 非整数レベル 1. 2. FIFO には 8 個のデータ・スロットがあるため、8 個の FIFO 整 数レベルが可能です。AD9139 でサポートされる最大インター ポレーション・レートは、2×インターポレーションです。この ため、2 つの FIFO 非整数レベルが可能です。 レジスタ 0x23 内にある 2 個の 3 ビット・レジスタが 2 つの FIFO レベルを表すために次のように割り当てられています。 • • シリアル・ポート FIFO リセットに対する推奨手順は次の通り です。 ビット[6:4]は FIFO 整数レベルを表します ビット[2:0]は FIFO 非整数レベルを表します 例えば、インターポレーション・レートが 2×で、必要とされる FIFO の 合 計 深 さ が 4.5 入 力 デ ー タ 周 期 の 場 合 、 FIFO_LEVEL_CONFIG (レジスタ 0x23)に 0x41 を設定します(ここ で、4 は 4 データ・サイクルを、1 は 1 DAC サイクル( =デー タ・サイクルの 1/2)を、それぞれ意味します)。 3. 4. 5. 6. 7. 8. 9. FIFO をリセットし、次のいずれかの方法で FIFO レベルを初期 化します。 • • シリアル・ポート(SPI)からの FIFO リセット フレームからの FIFO リセット DAC を所要インターポレーション・モードに設定します (レジスタ 0x28[7])。 DACCLK クロックと DCI クロックが動作中で、クロック 入力で安定していることを確認します。 レジスタ 0x23 に 0x41 を設定します。 レジスタ 0x25[0]に 1 を設定して、FIFO レベルのリセット を要求します。 レジスタ 0x25[1]に 1 を設定して、デバイスが要求をアク ノリッジしたことを確認します。 レジスタ 0x25[0]に 0 を設定して要求を取り除きます。 レジスタ 0x25[1]に 0 を設定して、デバイスがアクノリッ ジ信号を取り下げたことを確認します。 レジスタ 0x06[2]とレジスタ 0x06[1]をリードバックします。 両ビットが 0 の場合、ステップ 9 を続けます。2 ビットの 内の一方が 1 の場合、レジスタ 0x23 に 0x40 を設定します。 レジスタ 0x24 を複数回リードバックして、実際に FIFO レ ベルが要求レベルに設定され (レジスタ 0x23)、リードバッ ク値が安定していることを確認します。デザイン上、リー ドバックは要求されたレベルに対して±1 DACCLK 以内に ある必要があります。 フレームからの FIFO リセット フレーム入力には 2 つの機能があります。1 つ目の機能は、バ イト・インターフェース・モードでバイト・ストリームの開始 を表示することです(データ・インターフェースのセクション参 照)。もう 1 つの機能は、DAC にデータの 2 サンプルをロードす るために要する最小時間の間フレーム信号をハイ・レベルに維 持して、FIFO レベルを初期化することです。これは、ワード・ モードでは 1 DCI 周期に、バイト・モードでは 2 DCI 周期に、 それぞれ対応します。バイト・ストリームのみを構成する場合、 フレーム・パルス長のこの条件はフレーム信号の条件より長い ことに注意してください。デバイスは、連続フレーム信号また はワンショット・フレーム信号を受け付けます。 Rev. A － 25/56 － AD9139 データシート 連続リセット・モードでは、FIFO は各有効フレーム・パルスに 応答して、自身をリセットします。ワンショット・リセット・ モードでは、FIFO は FRAME_RESET_MODE ビット(レジスタ 0x22[1:0])がセットされた後の最初の有効フレーム・パルスのみ に応答します。このため、連続フレーム入力の場合でも、FIFO は 1 回だけリセットします。これにより、FIFO が周期的リセッ トによる 2 つの状態の間でトグルするのを防止します。ワンシ ョット・フレーム・リセット・モードはデフォルトであり、推 奨モードです。 フレームからの FIFO リセットに対する推奨手順は次の通りで す。 1. 2. 3. 4. 5. 6. 7. 8. 9. DAC を所要インターポレーション・モードに設定します (レジスタ 0x28[7])。 DACCLK クロックと DCI クロックが動作中で、クロック入 力で安定していることを確認します。 DLL がロックされたことを(DLL モードの場合)、または DCI クロックが正しく送信されていることを (バイパス・モ ードの場合)を確認します。 レジスタ 0x23 に 0x41 を設定します。 FRAME_RESET_MODE ビット(レジスタ 0x22[1:0])に 10 を 設定します。 EN_CON_FRAME_RESET (レジスタ 0x22[2])に 0 を書込んで、 ワンショット・フレーム・モード選択します。 フレーム入力を 0 から 1 に変えて 0 に戻します。パルス幅 は、最小条件より長い必要があります。 レジスタ 0x06[2]とレジスタ 0x06[1]をリードバックします。 両ビットが 0 の場合、ステップ 9 を続けます。2 ビットの 内の一方が 1 の場合、レジスタ 0x23 に 0x40 を設定します。 レジスタ 0x24 を複数回リードバックして、実際に FIFO レ ベルが要求レベルに設定され (レジスタ 0x23)、リードバッ ク値が安定していることを確認します。デザイン上、リー ドバックは要求されたレベルに対して±1 DACCLK 以内に ある必要があります。 Rev. A これらの手順は、同期オフ・モードでのみ使用します。同期オ ン・モードでの FIFO のリセットについては、複数デバイスの 同期と固定遅延 のセクションの同期手順を参照してください。 FIFO リセットは、同期を実現するステップの 1 つです。 FIFO ステータスのモニタリング SPI レジスタ 0x24 からリアルタイム FIFO ステータスをモニタし、 FIFO リセットの後のリアルタイムの FIFO の深さを反映させるこ とができます。システム内にタイミング・ドリフトがないため、 このリードバックは FIFO リセットによる結果から変化しませ ん。タイミング・ドリフトまたは他の異常なクロック状況があ る場合、FIFO レベルのリードバックは変化することがあります が、FIFO がオーバーフローまたはアンダーフローしない限り、 データ伝送にはエラーが発生しません。レジスタ 0x06 内のステ ータス・ビット(ビット[2:1])は、FIFO でのアンダーフローまた は オー バーフロ ーの 有無を表 示し ます。ハ ード ウェア割 込 み IRQ1と IRQ2を発生するときは、2 ビットのステータスをラ ッチします。ラッチ機能と割込みをイネーブルするときは、レ ジスタ 0x03 とレジスタ 0x04 の対応するビットを設定します。 － 26/56 － AD9139 データシート デジタル・データパス 0.02 図 35 のブロック図にデジタル・データパスの機能を示します。 デジタル処理には次が含まれます。 0 ハーフバンド・インターポレーション・フィルタが 1 個 逆 sinc フィルタが 1 個 ゲインおよびオフセット調整ブロック DIGITAL GAIN AND OFFSET ADJUSTMENT –0.02 –0.04 –0.06 図 35.デジタル・データパスのブロック図 –0.10 0 0.05 インターポレーション・フィルタ 0.15 0.20 0.25 0.30 0.35 0.40 0.45 1.8 2.0 FREQUENCY (Hz) 図 36.2×モードの通過帯域詳細 送信パスには 1 個のハーフバンド・インターポレーション・フ ィルタがあります。このインターポレーション・フィルタは、出 力データ・レートを 2 倍に増加し、さらにローパス機能を提供 します。 1× インターポレーションでの有効帯域幅は、DCI レートすなわ ち入力データ・レートの 1/2 です。2× インターポレーションで の有効帯域幅は、DCI レートの 0.8 倍すなわち入力データ・レ ートの 0.4 倍です。有効帯域幅は、フィルタが±0.001 dB より小 さい通過帯域リップルと 85 dB より大きい阻止帯域除去比を持 つ周波数帯域として定義されます。 10 0 –10 –20 MAGNITUDE (dB) AD9139 には、2 つのインターポレーション・モードがあります。 各モードは、1 つの動作モードで異なる有効信号帯域幅を提供し ます。選択するモードは、必要とされる信号帯域幅と DAC 更新 レートに依存します。各インターポレーション・モードの最大 速度と信号帯域幅については、表 5 を参照してください。 –30 –40 –50 –60 –70 –80 –90 –100 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 FREQUENCY (Hz) 図 37.2×モードの全帯域応答 2×インターポレーション・モード 図 36 と図 37 に、2×モードの通過帯域と全帯域フィルタ応答を 示します。遷移帯域から阻止帯域への変化は、通過帯域から遷 移帯域への変化よりかなり急峻であることに注意してください。 このため、所要出力信号が規定された通過帯域から外れると、 信号イメージ(阻止帯域で除去されるはず)が、通過帯域平坦性の 低下に起因する信号自体の低下より高速に増加します。低下し たイメージ除去比を許容できる場合または DAC 出力のアナロ グ・ローパス・フィルタで補償できる場合、規定の有効信号帯 域幅を超えて出力信号を広げることができます。 Rev. A 0.10 － 27/56 － 11744-041 –0.08 1.6 11744-042 INV SINC 11744-040 HB1 MAGNITUDE (dB) • • • AD9139 データシート 表 16.ハーフバンド・フィルタ 1 の係数 Integer Value H(1) H(2) H(3) H(4) H(5) H(6) H(7) H(8) H(9) H(10) H(11) H(12) H(13) H(14) H(15) H(16) H(17) H(18) H(19) H(20) H(21) H(22) H(23) H(24) H(25) H(26) H(27) H(28) H(55) H(54) H(53) H(52) H(51) H(50) H(49) H(48) H(47) H(46) H(45) H(44) H(43) H(42) H(41) H(40) H(39) H(38) H(37) H(36) H(35) H(34) H(33) H(32) H(31) H(30) H(29) −4 0 +13 0 −32 0 +69 0 −134 0 +239 0 −401 0 +642 0 −994 0 +1512 0 −2307 0 +3665 0 −6638 0 +20,754 +32,768 通過帯域の上端で必要なピーキングを提供するため、逆 sinc フ ィルタは約 3.8 dB の固有挿入損失を持っています。デジタル・ゲ インの損失は出力信号対ノイズ比(SNR)への影響小さくするため、 デジタル・ゲイン調整設定値を大きくしてオフセットさせること ができますが、デジタル・ゲインの追加により、特に高い出力 周波数で信号サチレーションが生じないように注意する必要が あります。sinc−1 フィルタは、デフォルトでディスエーブルされ ていますが、レジスタ 0x27[7]の INVSINC_ENABLE ビットに 1 を設定してイネーブルすることができます。 1 0 –1 sin(x)/x ROLLOFF SINC–1 FILTER COMPOSITE –2 –3 –4 –5 0 0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40 0.45 FREQUENCY (Hz) 0.50 11744-043 Upper Coefficient MAGNITUDE (dB) Lower Coefficient 図 38.sin(x)/x ロールオフ応答(青)、Sinc−1 フィルタ応答(赤)、両 方のコンポジット応答 (黒) 表 17.逆 Sinc フィルタ Lower Coefficient Upper Coefficient Integer Value H(1) H(2) H(3) H(4) H(7) H(6) H(5) −1 +4 −16 +192 逆 Sinc フィルタ AD9139 は、周波数に対する DAC ロールオフを補償するデジタ ル逆 sinc フィルタを提供します。逆 sinc (sinc−1)フィルタは 7 タ ップの FIR フィルタです。図 38 に、sin(x)/x ロールオフの周波 数応答、逆 sinc フィルタ、コンポジット応答を示します。コン ポジット応答は、周波数 0.4 × fDAC まで±0.05 dB 以下の通過帯域 リップルを持っています。 Rev. A デジタル機能の設定 逆 sinc フィルタは、イネーブルまたはディスエーブルすること ができます。DAC のパイプライン遅延は、イネーブルまたはデ ィスエーブルされているデジタル機能ブロックに依存します。 動作中に固定 DAC パイプライン遅延が必要な場合は、これらの 各デジタル機能ブロックを初期設定後に常にオンにするか、オ フにしたままにします。 － 28/56 － AD9139 データシート 複数デバイスの同期と固定遅延 DAC により、システムにパイプライン遅延の変動が発生します。 遅延変動により、DAC 出力の位相が各パワーオンごとに変化す るようになります。このため、異なる DAC デバイスからの出力 は、クロックとデジタル入力が整列していても、完全に整列し ません。複数の DAC 出力間のスキューは各パワーオンごとに変 化します。 決定性遅延を必要とするトランスミット・ダイバーシティーま たはデジタル・プリディストーションのようなアプリケーショ ンでは、パイプライン遅延の変動を小さくする必要があります。 このデータシートで使う決定性遅延とは、各パワーオンごとの DAC のデジタル入力からアナログ出力までの固定時間遅延を意 味します。各パワーオンごとに、このグループ内の各 DAC が一 定の同じ遅延を持つ場合、この複数の DAC デバイスは互いに同 期しているとみなします。これらのデバイスが同期していると 見なすためには、次の 3 つの条件がすべてのその同期可能デバ イスで一致する必要があります。 • • • DAC 内部クロックの位相 FIFO レベル 入力データの整列(アライメント) 非常に小さい固有遅延変動 AD9139 の技術革新的なアーキテクチャでは、固有遅延変動が 小さくなっています。AD9139 のワーストケース変動は、DAC クロックで 2 サイクルです。例えば、1.6 GHz サンプル・レート の場合、変動はどのような場合でも 1.25 ns 以下です。このため、 同期エンジンのターンオンなしで、複数の AD9139 デバイスか らの DAC 出力は、DCI と DACCLK の間のタイミングに無関係 に、DAC クロックで 2 サイクル以内に整列することが保証されま す。この精度を実現するためにその他のクロックは不要です。 起動時に、各 DAC デバイス内の FIFO を SPI からリセットする 必要があります。このため、複数送信チャンネルのアプリケー ションでは AD9139 によりシステム・デザインが簡素化されま す。 デザイン内の各 DCI 信号の整列に注意してください。複数デバ イス内の FIFO と内部クロック位相を整列させるため、AD9139 デザインでは DCI が基準として使用されます。実現できる DAC 出力の整列は、各デバイス入力での DCI 信号の整列の程度に依 存します。次式は、DCI 信号が不整列の場合のワーストケース DAC 出力整列精度を表します。 遅延変動をさらに削減 アプリケーションでさらに高い同期精度が必要な場合(DAC 遅 延変動 < DAC クロックの 2 サイクル)、AD9139 は複数のデバイ スを DAC クロックの 1 サイクル以内で互いに同期化する方法も 提供します。 DAC の遅延変動をさらに削減するときは、同期マシンをターン オンし、システム内で 2 つの外部クロック(フレームと同期)を 発生して、すべての DAC デバイスへ供給する必要があります。 セットアップとホールドのタイミング条件 同期クロック(SYNCCLK)はシステム内で基準クロックとして機 能し、複数の AD9139 デバイス内のクロック発生回路を同時にリ セットします。DAC 内部では、同期クロックを DACCLK でサ ンプルして、内部クロックを整列させるための基準ポイントを 発生するため、同期クロックと DAC クロックの間にセットアッ プとホールドのタイミング条件があります。 連続フレーム・リセット・モードを使用する場合、すなわち FIFO と同期エンジンを周期的にリセットする場合、同期クロッ クと DAC クロックのタイミング条件を満たす必要があります。 そうしないと、デバイスのロックが失われて、出力が壊れます。 ワンショット・フレーム・リセット・モードでも、同期ルーチ ンを動作させるときこのタイミングを満たすことが推奨されま す。このタイミングを満たさないと、同期整列精度が DAC の 1 クロック・サイクルだけ低下します(表 18 参照)。 ワンショット法でデバイスを同期化し、同期ステータスのモニ タを続けるモードも AD9139 は提供します。この機能では、連 続な同期およびフレーム・クロックを提供してデバイスを同期 化させて、最初の有効フレーム・パルスが検出された後はクロ ック・サイクルを無視します。この方法では、周期的にデバイ スを再同期化することなく同期ステータスをモニタすることが できます。ワンショット同期モードを使うときは、レジスタ 0x22[2]に 0 を設定します。 表 18.同期クロックと DAC クロックのセットアップ・タイムお よびホールド・タイム Falling Edge Sync Timing (Default) Min (ps) tS (ns) tH (ns)1 |tS + tH| (ns) 324 −92 232 tSK (OUT) = tSK (DCI) + 2/fDAC 1 ここで、 tSK (OUT)は、2 個の AD9139 デバイスの DAC 出力間のワースト・ ケース・スキュー。 tSK (DCI)は、2 個の AD9139 デバイスの DCI 入力での 2 個の DCI 間のスキュー。 fDAC は DACCLK 周波数。 同期の実現 DCI 信号の整列が良いほど、2 個の DAC 出力間の全体スキュー は小さくなります。 Rev. A 負符号はセットアップ・タイムの方向を表します。セットアップ・タイム は、クロック・エッジの左側にあるときに正と、クロック・エッジの右側 にあるとき負と、それぞれ定義されます。 AD9139 では、同期クロックをサンプルするために、DAC クロ ックの立上がりエッジまたは立下がりエッジを選択することが できます。このため、タイミング条件を満たすことが容易にな ります。同期クロック fSYNC は、1/8 × fDCI または 1/2n 倍である必 要があります。ここで n は整数 (1, 2, 3…)です。同期クロック・ レシーバが AC 結合であるため、同期クロックを低速にするに は限界があることに注意してください。信号振幅が表 2 に示す データ・シート仕様を満たすように、適切な値の AC 結合コン デンサを選択してください。 － 29/56 － AD9139 データシート フレーム・クロックは、複数の AD9139 デバイス内の FIFO をリ セットします。フレームとしては、ワンショットまたは連続クロ ックが可能です。いずれの場合も、フレームのパルス幅は、ワ ード・モードでは 1 DCI サイクルより、バイト・モードでは 2 DCI サイクルより、それぞれ長い必要があります。フレームが 連続クロック fFRAME の場合、1/8 × fDCI または 1/2n 倍である必要 があります。ここで n は整数 (1, 2, 3…)です。ワンショット・フ レーム・リセットが推奨される方法です。DCI クロックと DAC クロックは 2 つの異なるクロック・ドメインで発生されるため、 2 つのクロックの間のタイミング・ドリフトにより、連続リセッ ト・モードで FIFO レベルが 2 つの値の間でトグルするために DAC 出力が壊れることがあります。 表 19 に、様々な条件での フレーム・クロックの条件を示します。 同期化手順 アプリケーションの同期精度が 2 DAC クロック・サイクルより 緩い場合は、同期マシンをターンオフさせることが推奨されま す。これは、通常の起動シーケンス以外の追加ステップが不要 なためです。 同期精度が 2 DAC クロック・サイクルより厳しいアプリケーシ ョンでは、次のセクションに示す手順に従ってシステムをセッ トアップし、デバイスを設定してください。 表 19.フレーム・クロックの速度とパルス幅の条件 Sync Clock Maximum Speed One Shot Continuous N/A1 fDCI/8 1 Minimum Pulse Width For both one shot and continuous sync clocks, word mode = one DCI cycle, and byte mode = two DCI cycles. N/A＝適用なし。 Rev. A － 30/56 － AD9139 データシート 1. DAC HARDWARE RESET. PULL THE DAC RESET PIN FROM HIGH TO LOW THEN BACK TO HIGH. 2. SET UP DAC INTERPOLATION MODE. PROGRAM REG 0x28 3. RUN CLOCKS (DAC CLOCK, SYNC CLOCK, DCI, FRAME). 4. MAKE SURE DLL IS LOCKED IF IN DLL MODE, OR DELAY LINE IS ENABLED AND PROPERLY CONFIGURED IF IN DELAY LINE MODE. SYSTEM SETUP; PROGRAM DAC INTERPOLATION MODES SET FIFO OFFSET TO 0 WRITE REG 0x23 = 0x00 ENABLE SYNC ENGINE WRITE REG 0x21 = 0x01, IF RISING EDGE SYNC. OR = 0x03, IF FALLING EDGE SYNC. WRITE REG 0x22 = 0x18 IN THIS MODE, THE PART ONLY RESPONDS TO THE FIRST VALID FRAME PULSE AND RESETS THE FIFO ONE TIME. SET FRAME UPDATE MODE REG 0x05[6:5] = 0b00 REG 0x05[6] = 0b1 WRITE REG 0x21 = 0x00 READ REG 0x05[6:5] ([SYNC_LOST;SYNC_LOCKED]). IF THE SYNC-DAC SETUP/HOLD TIMES ARE NOT MET, THE SYNC MAY NOT LOCK. CHANGE THE SYNC EDGE WHEN REENABLING THE SYNC NEXT ROUND. SYNC LOST/LOCK FLAG BITS? DISABLE SYNC REG 0x05 [6:5] = 0b01 CALCULATE AND ADJUST FIFO OFFSET . LEVEL. ADJUST FIFO OFFSET TO ACHIEVE THE OPTIMAL FIFO 1. READ BACK REG 0x24. LET A = REG 0x24[6:4], B = REG 0x24[2:0]. 2. LET X = INTERPOLATION RATE. (VALID NUMBERS ARE 1 AND 2). 3. OFFSET = (4 × X + 1) – (A × X + B) 4. IF OFFSET ≥ 0, OFFSET = OFFSET. ELSE OFFSET = 8 × X + OFFSET. 5. LET A’ = FLOOR (OFFSET/X), B’ = OFFSET – (A’) × X 6. WRITE REG 0x23[6:4] = A’, REG 0x23[2:0] = B’. 7. SAVE A’ AND B’. (USE THE SAME A’ AND B’ VALUES WHEN ADJUSTING THE FIFO OFFSET IN THE OTHER DACs). REG 0x06[2:1] = 0b00 FIFO UF/OFF LAG BITS? READ REG 0x06[2:1]. IF NO FLAGS, SYNCHRONIZATION IS COMPLETE. SKIP THE NEXT STEP. IF EITHER BIT IS 1, FOLLOW THE NEXT STEP. REG 0x06[2:1] ≠ 0b00 WAKE UP DACs AND RUN READ REG 0x23 AND RECORD IT AS RB1. WRITE REG 0x23 = RB1 – 0x01; READ REG 0x23 AND RECORD IT AS RB2. WRITE REG 0x23 = RB2 + 0x01 1. WAKE UP DACs WRITE REG 0x01 = 0x00. 2. START DATA TRANSMISSION. 図 39.同期手順図 Rev. A － 31/56 － 11744-044 FURTHER ADJUST FIFO OFFSET AD9139 データシート 割込み要求動作 方法は、ハードウェア・リセットまたはソフトウェア・リセッ トを使って INTERRUPT_SOURCE 信号をクリアする方法です。 AD9139 には、ピン 50 とピン 51 (それぞれ IRQ2と IRQ1)に割込 み要求出力信号があります。これらの出力信号を使って、重要 なデバイス・イベントを外部ホスト・プロセッサに通知するこ とができます。割込みがアサートされたら、発生したイベント の詳細をデバイスへ問い合わせます。IRQ1 ピンと IRQ2 ピンは、 オープン・ドレインのアクティブ・ロー出力です。デバイスの 外部で IRQxピンをハイ・レベル(DVDD18 電源)へプルアップし てください。IRQx ピンは、オープン・ドレイン出力を持つ他の デバイスの割込みピンに接続して、これらのピンをワイヤード OR 接続することができます。 IRQ2回路は、IRQ1回路と同じ方法で動作します。任意の 1 個ま たは複数のイベント・フラグをイネーブルして、IRQx ピンをト リガすることができます。イネーブルされたイベント・フラグ に対して一方または両方のハードウェア割込みピンを選択する ことができます。レジスタ 0x07 とレジスタ 0x08 を使って、各イ ベント・フラグを接続するピンを指定します。 IRQ1 の場合はレ ジスタ 0x07 とレジスタ 0x08 に 0 を、IRQ2の場合はこれらのレ ジスタに 1 を、それぞれ設定します。 11 個のイベント・フラグでデバイスの内部を表示します。これ らのフラグは、2 個のイベント・フラグ・レジスタ(レジスタ 0x05 とレジスタ 0x06)に配置されています。各イベント・フラ グの動作は、割込みイネーブル・レジスタ(レジスタ 0x03 とレ ジスタ 0x04)で独立に選択されます。フラグ割込みがイネーブル されると、イベント・フラグがラッチされ、 IRQ1 ピンおよび／ または IRQ2ピンがトリガされます。フラグ割込みがディスエー ブルされると、イベント・フラグはソース信号をモニタします が、IRQ1ピンと IRQ2ピンは非アクティブのままになります。 割込みサービス・ルーチン ホストの介入またはモニタリングを必要とするイベント・フラ グのセットを選択すると、割込み要求管理が開始されます。ホ ストのアクションが必要なイベントをイネーブルして、イベン トが発生したときホストに通知されるようにします。IRQx が発 生したときホストの介入が必要なイベントの場合、次のルーチ ンを実行して割込み要求をクリアします。 1. 割込みの動作メカニズム 2. 図 40 に 、 割 込 み に 関 係 す る 回 路 と イ ベ ン ト ・ フ ラ グ 信 号 が IRQx 出 力 ま で 到 達 す る 方 法 を 示 し ま す 。 INTERRUPT_ENABLE 信号は、割込みイネーブル・レジスタか らの 1 ビットを表します。EVENT_FLAG_SOURCE 信号は、イベ ント・フラグ・レジスタからの 1 ビットを表します。 EVENT_FLAG_SOURCE 信 号 は 、 PLL 位 相 検 出 器 か ら の PLL_LOCK 信号や FIFO コントローラからの FIFO_OVERFLOW 信号のような、モニタ可能なデバイス信号の 1 つを表します。 3. 4. 割込みイネーブル・ビットがハイ・レベルに設定されると、対 応するイベント・フラグ・ビットに EVENT_FLAG_ SOURCE 信 号が正に変化した結果が反映されます。すなわち、イベント・ フラグ・ビットが EVENT_FLAG_SOURCE 信号の立上がりエッ ジでラッチされます。この信号が外部 IRQxピンもアサートしま す。 5. 6. モニタ中のイベント・フラグ・ビットのステータスを読出 ます。 割込みイネーブル・ビットをロー・レベルに設定して、ラ ッチされない EVENT_FLAG_SOURCE 信号を直接モニタで きるようにします。 EVENT_FLAG_SOURCE 信号をクリアするために必要とさ れる任意のアクションを実行します。多くの場合、特別な アクションは要求されません。 イベント・フラグを読出して、実行されたアクションによ り EVENT_FLAG_SOURCE 信号がクリアされたことを確認 します。 イベント・フラグ・ビットに 1 を書込んで割込みをクリア します。 モニタするイベントの割込みイネーブル・ビットをセット します。 幾つかの EVENT_FLAG_SOURCE 信号はラッチされた信号であ ることに注意してください。対応するイベント・フラグ・ビッ トに書込みを行って、これらの信号をクリアします。イベン ト・フラグの詳細については、デバイスの設定レジスタ・マッ プと説明のセクションを参照してください。 割込みイネーブル・ビットがロー・レベルに設定されると、イ ベント・フラグ・ビットに EVENT_FLAG_SOURCE 信号の現在 のステータスが反映され、イベント・フラグは外部 IRQxピンに 影響を与えません。 イ ベ ン ト ・ フ ラ グ の ラ ッ チ さ れ た バ ー ジ ョ ン (INTERRUPT_ SOURCE 信号)は 2 つの方法でクリアします。推奨方法は、対応 するイベント・フラグ・ビットに 1 を書込む方法です。2 つ目の 0 1 EVENT_FLAG IRQ INTERRUPT_ENABLE EVENT_FLAG_SOURCE INTERRUPT_ SOURCE OTHER INTERRUPT SOURCES 11744-045 WRITE_1_TO_EVENT_FLAG DEVICE_RESET 図 40.IRQx回路の簡略化した回路図 Rev. A － 32/56 － AD9139 データシート 温度センサー AD9139 は、チップ温度を測定するダイオード・ベースの温度セ ンサーを内蔵しています。温度測定値は、レジスタ 0x1D とレジ スタ 0x1E から得られます。チップ温度は次式で計算することが できます。 TDIE = TA = TDIE – PD × θJA = 50 – 0.8 × 20.7 = 33.4°C (DIETEMP[ 15:0] − 41,237) 106 ここで、TDIE はチップ温度(°C)です。 温度精度は、−40°C～+85°C の範囲で±7°C (typ)であり、既知温 度に対してワン・ポイント温度キャリブレーションを行ってい ます。チップ温度対チップ温度コード・リードバックの代表的 なプロットを図 41 に示します。 51000 49000 DIE CODE READBACK デバイス消費電力が既知の場合、周囲温度を計算することがで きます。例えば、デバイス消費電力が 800 mW でチップ温度測 定値が 50°C の場合、周囲温度は次のように計算することができ ます。 ここで、 TA は周囲温度(°C)。 TDIE はチップ温度(°C)です。 PD はデバイスの消費電力。 θJA は AD9139 のジャンクション―周囲間の熱抵抗(表 7 参照)。 温度センサーを使うときは、レジスタ 0x1C[0]に 1 を設定して温 度センサーをイネーブルする必要があります。さらに、正確な測 定値を得るためには、チップ温度コントロール・レジスタ(レジ スタ 0x1C)に 0x03 を設定する必要があります。 47000 45000 43000 41000 39000 35000 –40 –30 –20 –10 0 10 20 30 40 50 60 70 80 90 TEMPERATURE (°C) 11744-046 37000 図 41.チップ温度対チップ温度コード・リードバック Rev. A － 33/56 － AD9139 データシート DAC入力クロックの設定 AD9139 DAC のサンプル・クロック(DACCLK)は、直接供給す るか、またはクロック逓倍器から供給することができます。ク ロック逓倍器では内臓の位相ロック・ループ(PLL)を採用してい ます。この PLL には、所望 DACCLK レートの整数分の 1 で動 作する基準クロックを入力します。PLL は基準クロックを所望 の DACCLK 周波数まで逓倍して、これを DAC で必要とされる すべての内部クロックの発生に使うことができます。クロック 逓倍器は、大部分のアプリケーションの性能条件を満たす高品質 のクロックを提供します。この内蔵クロック逓倍器を使うと、 高速 DACCLK の発生と分配の負担がなくなります。 2 つ目のモードでは、クロック逓倍回路をバイパスして、 DACCLK を直接 DAC コアに供給します。このモードを使うと、 非常に高品質のクロックを直接 DAC コアへ供給することができ ます。 DACCLK 入力と REFCLK 入力の駆動 DACCLKx 差動入力と REFCLKx 差動入力は同じクロック・レシ ーバ入力回路を共用します。図 42 に入力の簡略化した回路図を 示します。内蔵クロック・レシーバの差動入力インピーダンスは 約 10 kΩ です。このレシーバは、約 1.25 V の同相モード電圧に セルフバイアスされます。入力は、クロック・ソースとレシー バの間を AC 結合した差動 PECL または LVDS ドライバで駆動 してください。 1nF~100nF 低ノイズ・クロックを直接供給すると、DAC 出力で最小のノイ ズ・スペクトル密度が得られます。差動クロック入力を DAC サ ンプリング・クロックのソースとして選択するときは、PLL イ ネーブル・ビット(レジスタ 0x12[7])に 0 を設定します。これに より内蔵 PLL クロック逓倍器がパワーダウンし、DACCLKP ピ ンと DACCLKN ピンからの入力を内部 DAC サンプリング・ク ロックのソースとして選択します。REFCLKx 入力はフローティ ングのままにすることができます。 このデバイスには、クロック・デューティ・サイクル補正回路 と差動入力レベル補正回路も内蔵されています。これらの回路 をイネーブルすると、場合によって性能を向上させることがで きます。これらの機能のコントロール・ビットは、レジスタ 0x10 とレジスタ 0x11 に配置されています。 クロックの逓倍 内蔵の PLL クロック逓倍回路は、低い周波数の基準クロックか ら DAC サンプル・レート・クロックを発生します。PLL イネー ブル・ビット(レジスタ 0x12[7])に 1 を設定すると、クロック逓 倍回路は低いレートの REFCLK 入力から DAC サンプリング・ クロックを発生し、DACCLKx 入力はフローティングのままに なります。図 43 にクロック逓倍器の機能ブロック図を示します。 クロック逓倍回路は、VCO が周波数 fVCO を出力するように動作 します。この fVCO は、REFCLKx 入力信号周波数を N1 × N0 倍し た値になります。N1 はループ・デバイダの分周比で、N0 は VCO デバイダの分周比です。 AD9139 DACCLKP, REFP/SYNCP fVCO = fREFCLK × (N1 × N0) 5kΩ 1Nf~100nF 5kΩ DACCLKN, REFN/SYNCN DAC サンプル・クロック周波数 fDACCLK は次の値になります。 1.25V fDACCLK = fREFCLK × N1 11744-047 100Ω 図 42.クロック・レシーバ入力の簡略化した等価回路 差動クロック入力の最小入力駆動レベルは、100 mV p-p 差動で す。クロック入力信号が 800 mV p-p 差動～1.6 V p-p 差動のとき、 最適性能が得られます。内蔵クロック逓倍器の使用か DACCLK の直接供給かによらず、デバイスへの入力クロック信号は、最 適な DAC ノイズ性能を得るために小さいジッタと高速なエッ ジ・レートを持つ必要があります。 REFP/SYNCP (PIN 2) REFN/SYNCN (PIN 3) PHASE FREQUENCY DETECTION VCO の出力周波数は、fVCO が 1.0 GHz～2.1 GHz の最適動作範囲 内になるように選択する必要があります。所望の DACCLK 周波 数が合成でき、かつ VCO 出力周波数が正しい範囲内になるよう に、基準クロック周波数および N1 と N0 の値を選択することが 重要です。 ADC PLL CHARGE PUMP CURRENT REG 0x14[4:0] PLL LOOP BW REG 0x14[7:5] CHARGE PUMP ON-CHIP LOOP FILTER VCO DIVIDER REG 0x15[3:2] DIVIDE BY 2, 4, 8, OR 16 DIVIDE BY 1, 2, OR 4 DACCLK DACCLKN (PIN 61) PLL ENABLE REG 0x12[7] 図 43.PLL クロック逓倍回路 Rev. A VCO (1GHz~2.1GHz) LOOP DIVIDER REG 0x15[1:0] DACCLKP (PIN 62) － 34/56 － VCO CONTROL VOLTAGE REG 0x16[3:0] 11744-048 RECOMMENDED EXTERNAL CIRCUITRY クロックの直接供給 AD9139 データシート PLL の設定値 61 57 PLL 回路では、公称値として 3 つの設定値を設定する必要があ ります。これらのパラメータの推奨設定値を表 20 に示します。 49 表 20.PLL の設定値 41 53 PLL SPI Control Register Register Address Optimal Setting (Binary) PLL Loop Bandwidth PLL Charge Pump Current PLL Cross Point Control Enable 0x14[7:5] 0x14[4:0] 0x15[4] 111 00111 0 PLL BAND 45 37 33 29 25 21 17 13 9 VCO チューニング帯域の設定 PLL VCO には約 1.03 GHz～2.07 GHz の有効動作範囲があり、64 個の重複する周波数帯域でカバーされています。任意の所望 VCO 出力周波数に対して、複数の有効 PLL 帯域選択値が存在す る場合があります。代表的なデバイスの周波数帯域については 図 44 を参照してください。デバイス間変動と動作温度により、 実際の帯域周波数範囲が影響を受けます。このため、個々のデ バイスに対して最適な PLL 帯域選択値を決定することが必要と されます。 VCO 帯域自動選択 このデバイスは、VCO帯域自動選択機能を内蔵しています。 VCO帯域自動選択機能の使用は、VCO周波数帯域を設定するシ ンプルかつ信頼度の高い方法です。PLLをマニュアル・モードで 起動してこの機能をイネーブルた後、レジスタ0x12に値0xC0を 設定し、次に値0x80を設定して、PLLを帯域自動選択モードに します。これらの値が書込まれると、デバイスは自動化された ルーチンを実行して、デバイスに対する最適なVCO帯域設定を 決定します。 デバイスにより選択された設定値は、さらなる調整なしで、 −40°C～+85°Cのデバイス動作温度範囲でPLLのロック状態を維 持することを保証します。初期化時にいずれかの温度限界値を 超えても、PLLはフル温度範囲でロック状態を維持します。 1 950 1150 1350 1550 1750 1950 2150 VCO FREQUENCY (MHz) 11744-049 5 図 44.代表的なデバイスの PLL ロック範囲 VCO 帯域のマニュアル選択 このデバイスは、ユーザーが VCO チューニング帯域を選択でき るようにするマニュアル帯域選択モード(PLL 自動マニュアル・ イネーブルのレジスタ 0x12[6] = 1)を内蔵しています。マニュア ル ・ モ ー ド で は 、 マ ニ ュ ア ル VCO 帯 域 ビ ッ ト ( レ ジ ス タ 0x12[5:0])に書込んだ値で VCO 帯域を直接設定します。 PLL イネーブル・シーケンス 自動モードまたはマニュアル・モードで PLL をイネーブルする ときは、次のシーケンスに従います。 自動モード・シーケンス 1. 2. 3. 4. 5. ループ・デバイダ・レジスタと VCO デバイダ・レジスタ に所望の分周比を設定します。 PLL チャージ・ポンプ電流に 00111 を、最適性能を得るた め PLL ループ帯域幅に 111 を、それぞれ設定します。レジ スタ 0x14 = 0xE7 (デフォルト)。 レジスタ 0x12[6] = 1 を使って、PLL モードにマニュアル を設定します。 レジスタ 0x12[7] = 1 を使って PLL をイネーブルします。 レジスタ 0x12[6] = 0 を使って、PLL モードに自動を設定し ます。 マニュアル・モード 1. 2. 3. 4. 5. Rev. A － 35/56 － ループ・デバイダ・レジスタと VCO デバイダ・レジスタ に所望の分周比を設定します。 PLL チャージ・ポンプ電流に 00111 を、最適性能を得るた め PLL ループ帯域幅に 111 を、それぞれ設定します。レジ スタ 0x14 = 0xE7 (デフォルト)。 レジスタ 0x12[5:0]を使って帯域を選択します。 レジスタ 0x12[6] = 1 を使って、PLL モードにマニュアルを 設定します。 レジスタ 0x12[7] = 1 を使って PLL をイネーブルします。 AD9139 データシート アナログ出力 35 トランスミット DAC 動作 30 図 45 に、トランスミット・パス DAC の簡略化したブロック図 を示します。DAC コアは、電流源アレイ、スイッチ・コア、デ ジタル制御ロジック、フルスケール出力電流制御から構成され ています。DAC のフルスケール出力電流(IOUTFS)は公称 20 mA で す。DACOUTP ピンと DACOUTN ピンの出力電流は相補であり、 2 つの電流の和は常に DAC のフルスケール電流に一致します。 DAC のデジタル入力コードが、負荷へ渡される実効差動電流を 決定します。 FSADJ 0 CURRENT SCALING 400 600 800 1000 DAC GAIN CODE 図 46.DAC ゲイン・コード対 DAC フルスケール電流 図 45. DAC コアの簡略化したブロック図 この DAC は、出力インピーダンス 5 kΩ の 1.2 V バンド・ギャッ プ・リファレンス電圧を内蔵しています。このリファレンス電 圧は VREF ピンに出力されます。内蔵リファレンス電圧を使用 するときは、0.1 µF のコンデンサで VREF ピンを AVSS へデカ ップリングしてください。内蔵リファレンス電圧は 2 µA 以下の DC 電流を流す外部回路にのみ使用してください。2 µA より大 きいダイナミック負荷またはスタティック負荷の場合、VREF ピ ンをバッファしてください。必要に応じて、外付けリファレン ス(1.10 V～1.30 V)をピンに接続して、内蔵リファレンス電圧を 上書きすることができます。 10 kΩ の外付け抵抗 RSET を FSADJ ピンと AVSS の間に接続する 必要があります。この抵抗とリファレンス制御アンプの組み合 わせにより、DAC の正しい内部バイアス電流が設定されます。 フルスケール電流はこの抵抗に反比例するため、RSET の許容誤 差はフルスケール出力振幅に影響を与えます。 フルスケール電流の式を次に示します。ここでは、DAC ゲイン がレジスタ 0x18 とレジスタ 0x19 に設定されます。 VREF 3 × 72 + × DAC gain RSET 16 VREF (1.2 V)、RSET (10 kΩ)、DAC ゲイン(512)の公称値に対して、 DAC のフルスケール電流は 20 mA (typ)になります。DAC フルス ケール電流は DAC ゲイン・パラメータを設定して、8.64 mA～ 31.68 mA で調整することができます(図 46)。 Rev. A 200 11744-051 0 DACOUTN 10kΩ RSET I FS = IFS (mA) DACOUTP VREF 0.1µF 15 10 DAC 5kΩ 20 5 DAC FSADJUST REG 0x18, 0x19 11744-050 1.2V 25 トランスミット DAC の伝達関数 DACOUTP ピンと DACOUTN ピンの出力電流は相補であり、2 つの電流の和は常に DAC のフルスケール電流に一致します。 DAC のデジタル入力コードが、負荷へ渡される実効差動電流を 決定します。すべてのビットがハイ・レベルのとき、DACOUTP ピンは最大電流を出力します。DAC 出力に対する出力電流対 DACCODE は次式で表されます。 DACCODE I OUTP = × I OUTFS 2N IOUTN = IOUTFS – IOUTP (1) (2) ここで、DACCODE = 0～2N − 1。 トランスミット DAC の出力構成 AD9139 のノイズと歪みの最適性能は、差動動作構成のときに 得られます。トランスまたは差動アンプの同相モード除去比によ り、DAC 出力の同相モード誤差原因は大幅に減少します。これ らの同相モード誤差原因には、偶数次の歪み項とノイズが含ま れています。再生波形の周波数成分が増えるほど、および/また はその振幅が大きくなるほど、歪み性能の改善効果が大きくな ります。これは、種々のダイナミックな同相モード歪みメカニ ズム、デジタル信号の混入、ノイズの 1 次的な相殺に起因しま す。 図 47 に最も基本的な DAC 出力回路を示します。一対の抵抗 RO が、各相補出力電流を差動電圧出力 VOUT へ変換します。DAC の 電流出力は高インピーダンスであるため、DAC 出力の差動駆動 ポイント・インピーダンス ROUT は 2 × RO に等しくなります。出 力電圧波形については図 48 を参照してください。 － 36/56 － AD9139 データシート + VOUTP DACOUTP 67 DACOUTP VOUT VOUTN DACOUTN IBBP RBIP 50Ω – 11744-052 RO ADL537x AD9139 RO 66 RBIN 50Ω RLI 100Ω IBBN DACOUTN 図 47.トランスミット DAC 出力の基本回路 +VPEAK 67 DACOUTP QBBN RBQN 50Ω VCM VP VN 66 RBQP 50Ω QBBP DACOUTN 0 図 49.AD9139 と ADL537x ファミリー変調器との間の代表的な インターフェース回路 ADL537x ファミリーのベースバンド入力では 500 mV の DC バ イアスが必要です。DAC の各出力の公称ミッドスケール出力電 流は 10 mA (フルスケール電流の 1/2)です。このため、グラウン ドと各 DAC 出力との間に 50 Ω 抵抗を 1 本接続すると、 ADL537x 入力に対する所望の 500 mV DC 同相モード・バイアス が得られます。変調器入力に並列に負荷抵抗を追加すると、信 号レベルが小さくなります。送信信号のピーク to ピーク電圧振 幅は次式で表されます。 11744-053 VOUT –VPEAK 図 48.出力電圧波形 同相モード信号電圧 VCM は次のように計算されます。 VCM = RLQ 100Ω 11744-054 AD9139 I FS × RO 2 VSIGNAL = I FS × 差動ピーク to ピーク出力電圧 VPEAK は、次のように計算されま す。 (2× RB × RL ) (2× RB + RL ) ベースバンド・フィルタの構成 VPEAK = 2 × IFS × RO 大部分のアプリケーションでは、DAC と変調器の間にベースバ ンド折り返し防止フィルタを接続して、ナイキスト・イメージ と広帯域 DAC ノイズを除去する必要があります。このフィルタ は、DAC 出力の終端抵抗と変調器入力の信号レベル設定抵抗の 間に挿入することができます。この構成により、フィルタの入 力インピーダンスと出力インピーダンスが設定されます。 変調器へのインターフェース AD9139 は、ADL537x ファミリーの変調器に対して最小部品数 でインターフェースします。推奨インターフェース回路例を図 49 に示します。 図 50 に、5 次ローパス・フィルタを示します。フィルタ・コン デンサを 2 つに分けて、中点をグラウンドに接続すると、同相 モード・ローパス・フィルタが構成されるので、高周波信号の 同相モード除去比を大きくすることができます。純粋な差動フ ィルタは、同相モード信号を通過させることができます。 AD9139 DAC の IQ 変調器へのインターフェースの詳細について は、アナログ・デバイセズ・ウエブサイトの Circuits from the Lab™, Circuit Note CN-0205「Interfacing the ADL5375 I/Q Modulator to the AD9122 Dual Channel, 1.2 GSPS High Speed DAC」を参照し てください。 AD9139 22pF 33nH 33nH 33nH 33nH 6pF 3.6pF 50Ω 3pF 22pF 3pF 140Ω ADL537x 11744-055 50Ω 図 50.5 次ローパス・フィルタによる DAC 変調器インターフェース Rev. A － 37/56 － AD9139 データシート ローカル発振器のリークと不要なサイドバンドの 削減 アナログ直交変調器は、IとQのベースバンド入力内のDCオフセ ット電圧と、ローカル発振器(LO)の入力から出力へのフィード スルー・パスのために、LO周波数で不要な信号を発生すること かあります。 して、サイドバンド除去比を最適化することができます。 LO リークとサイドバンド・イメージの削減の詳細については、 アナログ・デバイセズ・ウエブサイトのアプリケーション・ノ ー ト AN-1039 「 Correcting Imperfections in IQ Modulators to Improve RF Signal Fidelity」とアプリケーション・ノート AN-1100 「Wireless Transmitter IQ Balance and Sideband Suppression」を参照 してください。 効果的なサイドバンド除去には、I信号とQ信号のゲイン一致と 位相一致が必要です。DAC FS 調整レジスタ (レジスタ 0x18～レ ジスタ 0x19)を使って、送信パスのゲインをキャリブレーション Rev. A － 38/56 － AD9139 データシート スタートアップ・ルーチン AD9139 の信頼度の高い起動のためには、所定のシーケンスに 従う必要があります。 Read 0x25[1] /* Expect 1b if the FIFO reset is complete */ デバイス設定と起動シーケンス 1 Read 0x24 /* The readback should be one of the three values: 0x30, 0x40, or 0x50 */ 1. 2. 3. 4. fDCI = 600 MHz、fDATA = 1200 MHz、インターポレーション = 1×を設定します。 PLL をイネーブルし、fREF = 300 MHz を設定します。 逆 sinc フィルタをイネーブルします。 DLL 使用のインターフェース・モードを使用し、DLL 位相 オフセット = 0 を設定します。 /* Enable Inverse SINC filter */ 0x27 → 0x80 /* Power up DAC outputs */ PLL 設定値の導出 0x01 → 0x00 次の PLL 設定値は、デバイス設定から導出されます。 デバイス設定とセットアップ・シーケンス 2 • • • • fDAC = 1200 × 1 = 1,200 MHz。 fVCO= fDAC = 1,200 MHz (1 GHz < fVCO < 2 GHz)。 VCO デバイダ= fVCO/fDAC = 1。 ループ・デバイダ= fDAC/fREF = 4。 1. 2. 3. 4. セットアップ・シーケンス 1 1. 2. 3. 4. 5. デバイスをパワーアップします(特別な電源シーケンスは 不要)。 安定な DAC クロックを供給します。 安定な DCI クロックを供給します。 安定入力データを入力します。 ハードウェア・リセットを発行します (オプション)。 /* Device configuration register write sequence */ 0x00 → 0x20 /* Issue software reset */ セットアップ・シーケンス 2 1. 2. 3. 4. 5. デバイスをパワーアップします(特別な電源シーケンスは 不要)。 安定な DAC クロックを供給します。 安定な DCI クロックを供給します。 安定入力データを入力します。 ハードウェア・リセットを発行します (オプション)。 /* Device configuration register write sequence */ 0x20 → 0x01 /* Device Startup Configuration */ 0x00 → 0x20 /* Issue software reset */ /* Configure PLL */ 0x14 → 0xE7 /* Configure PLL loop BW and charge pump current */ 0x15 → 0xC1 /* Configure VCO divider and loop divider */ fDCI = 200 MHz、fDATA = 400 MHz、fDAC = 800 MHz、インタ ーポレーション = 2×を設定します。 PLL をディスエーブルします。 逆 sinc フィルタをイネーブルします。 遅延線使用インターフェース・モード、遅延設定 = 0 を使 います。 0x20 → 0x01 /* Device Startup Configuration */ /* Configure Data Interface */ 0x12 → 0xC0 /*Enable the PLL */ 0x5E → 0x00 /* Configure the delay setting */ Wait 10ms 0x0D → 0x16 /* DC couple DCI */ Read 0x16[7] /* Expect 1b if the PLL is locked */ 0x0A → 0x00 /* Turn off DLL and duty cycle correction */ 0x12 → 0x80 0x5F → 0x60 /* Configure Interpolation filter */ /* Configure Data Interface */ 0x5E → 0xFE /* Turn off LSB delay cell */ 0x0A → 0xC0 /* Enable the DLL and duty cycle correction. Set DLL phase offset to 0 */ Read 0x0E[7:4] /* Expect 1000b if the DLL is locked */ 0x28 → 0x00 /* 2× interpolation */ /* Reset FIFO */ Follow the serial port FIFO reset procedure in the FIFO Operation section. /* Enable Inverse SINC filter */ /* Configure Interpolation filter */ 0x28 → 0x80 /* 1× interpolation */ 0x27 → 0x80 /* Reset FIFO */ /* Power up DAC outputs */ 0x25 → 0x01 0x01 → 0x00 Rev. A － 39/56 － AD9139 データシート デバイスの設定レジスタ・マップと説明 表 21.デバイス設定レジスタ・マップ Reg Name Bits Bit 7 Bit 6 Bit 5 0x00 Common [7:0] Reserved SPI_LSB_ FIRST DEVICE_RESE T 0x01 PD_ CONTROL [7:0] PD_DAC Reserved PD_DATARCV 0x03 INTERRUPT_ ENABLE0 [7:0] Reserved ENABLE_ SYNC_LOST ENABLE_ SYNC_ LOCKED ENABLE_ SYNC_DONE ENABLE_PLL_ ENABLE_PLL_ LOST LOCKED 0x04 INTERRUPT_ ENABLE1 [7:0] ENABLE_ PARITY_FAIL ENABLE_SED_ FAIL ENABLE_DL L_ WARNING ENABLE_DL L_ LOCKED Reserved ENABLE_FIFO_ ENABLE_ UNDERFLOW FIFO_ OVERFLO W 0x05 INTERRUPT_ FLAG0 [7:0] Reserved SYNC_LOST SYNC_LOCKED SYNC_DONE PLL_LOST PLL_LOCKED 0x06 INTERRUPT_ FLAG1 [7:0] PARITY_ FAIL SED_FAIL DLL_ WARNING DLL_LOCKE D Reserved FIFO_ UNDERFLOW 0x07 IRQ_SEL0 [7:0] Reserved SEL_SYNC_ LOST SEL_SYNC_ LOCKED SEL_SYNC_ DONE SEL_PLL_LOS SEL_PLL_ T LOCKED 0x08 IRQ_SEL1 [7:0] SEL_PARITY_ FAIL SEL_SED_FAIL SEL_DLL_ WARNING SEL_DLL_ LOCKED Reserved 0x09 0x0A FRAME_MODE [7:0] DATA_CNTR_ [7:0] 0 DLL_ ENABLE 0x0B DATA_CNTR_1 [7:0] CLEAR_WARN 0x0C DATA_CNTR_2 [7:0] 0x0D DATA_CNTR_3 [7:0] 0x0E DATA_STAT_0 [7:0] 0x10 DACCLK_ RECEIVER_ CTRL [7:0] 0x11 Reserved Bit 4 PARUSAGE Bit 2 Bit 1 Bit 0 Reset RW 0x00 RW PD_DACCLK PD_FRAME 0xC0 RW Reserved Reserved PD_DEVICE FRMUSAGE Reserved Reserved Reserved Reserved FIFO_ OVERFLOW Reserved FIFO_ UNDERFLOW Reserved FIFO_ OVERFLOW Reserved FRAME_PIN_USAGE DLL_PHASE_OFFSET Reserved DUTY_ CORRECTION_ EN Reserved Reserved DC_COUPLE_ LOW_EN Reserved LOW_ DCI_EN DLL_LOCK Bit 3 Reserved RW 0x00 R 0x00 R 0x00 RW 0x00 RW 0x00 0x40 RW RW 0x39 RW 0x64 RW 0x06 RW 0x00 R DACCLK_ DUTYCYCLE_ CORRECTION Reserved DACCLK_ CROSSPOINT_ CTRL_ENABLE DACCLK_CROSSPOINT_LEVEL 0xFF RW [7:0] REFCLK_ RECEIVER_CT RL DUTYCYCLE_ CORRECTION Reserved REFCLK_ CROSSPOINT_ CTRL_ENABLE REFCLK_CROSSPOINT_LEVEL 0x5F RW 0x12 PLL_CTRL0 [7:0] PLL_ENABLE AUTO_MANUA L_SEL 0x00 RW 0x14 PLL_CTRL2 [7:0] 0x15 PLL_CTRL3 [7:0] 0x16 PLL_STATUS0 [7:0] 0x17 PLL_STATUS1 [7:0] 0x18 DAC_FS_ADJ0 [7:0] 0x19 DAC_FS_ADJ1 [7:0] 0x1C [7:0] DIE_TEMP_ SENSOR_CTRL 0x1D DIE_TEMP_LSB [7:0] DIE_TEMP_LSB 0x00 R 0x1E DIE_TEMP_MSB [7:0] DIE_TEMP_MSB 0x00 R 0x1F CHIP_ID [7:0] CHIP_ID 0x0A R 0x20 INTERRUPT_ CONFIG [7:0] INTERRUPT_CONFIGURATION 0x00 RW 0x21 SYNC_CTRL [7:0] 0x00 RW 0x22 FRAME_RST_ CTRL [7:0] 0x23 FIFO_LEVEL_ [7:0] CONFIG Reserved INTEGER_FIFO_LEVEL_REQUEST 0x24 FIFO_LEVEL_ [7:0] READBACK Reserved INTEGER_FIFO_LEVEL_READBACK Rev. A Reserved 0x00 DLL_START _ WARNING DLL_ RUNNING PLL_MANUAL_BAND PLL_LOOP_BW DIGLOGIC_DIVIDER DCI_ON RW DLL_WARN DLL_END_ WARNING Reserved 0x00 PLL_CP_CURRENT Reserved PLL_LOCK VCO_DIVIDER CROSSPOINT_ CTRL_EN Reserved LOOP_DIVIDER VCO_CTRL_VOLTAGE_READBACK Reserved PLL_BAND_READBACK Reserved RESERVED FS_CURRENT REF_CURRENT Reserved Reserved － 40/56 － RW 0x00 R R 0xF9 RW DAC_FULLSCALE_ADJUST 0xE1 _ MSB RW DIE_TEMP_ 0x02 SENSOR_EN RW SYNC_CLK_ SYNC_ EDGE_SEL ENABLE ARM_FRAME RW 0x00 DAC_FULLSCALE_ADJUST_LSB BG_TRIM 0xE7 0xC9 0x12 RW Reserved FRAME_RESET_MODE EN_CON_ FRAME_RESET FRACTIONAL_FIFO_LEVEL_REQUEST 0x40 RW Reserved FRACTIONAL_FIFO_LEVEL_READBACK 0x00 R AD9139 データシート Reg Name Bits 0x25 FIFO_CTRL [7:0] 0x26 [7:0] DATA_ FORMAT_SEL 0x27 DATAPATH_ CTRL 0x28 INTERPOLATIO [7:0] N_CTRL 0x39 LVDS_IN_PW R_DOWN_0 [7:0] 0x3B DAC_DC_ OFFSET0 [7:0] 0x3C DAC_DC_ OFFSET1 [7:0] [7:0] Bit 7 Bit 6 Bit 5 Bit 3 Bit 2 Bit 1 Reserved INVSINC_ ENABLE Bit 0 Reset RW 0x00 RW 0x00 RW 0x00 RW 0x00 RW 0x00 RW DAC_DC_OFFSET_LSB 0x00 RW DAC_DC_OFFSET_MSB 0x00 RW DAC_DIG_GAIN RAMP_UP_STEP 0x20 RW 0x01 RW RAMP_DOWN_STEP 0x01 RW FIFO_SPI_ FIFO_SPI_ RESET_ACK RESET_ REQUEST Reserved DATA_ FORMAT DATA_BUS_ WIDTH Reserved DIG_GAIN_ DCOFFSET_ ENABLE INTERPOLATION_ MODE Reserved 0x3F DAC_DIG_GAIN[7:0] Reserved 0x41 GAIN_STEP_ CTRL0 [7:0] Reserved 0x42 GAIN_STEP_ CTRL1 TX_ENABLE_ CTRL [7:0] DAC_OUTPUT_ DAC_OUTPUT_ STATUS ON 0x44 DAC_ OUTPUT_ CTRL [7:0] 0x5E ENABLE_DLL_ [7:0] DELAY_CELL0 0x5F ENABLE_DLL_ [7:0] DELAY_CELL1 0x60 SED_CTRL [7:0] 0x61 SED_PATT_ L_S0 [7:0] 0x62 SED_PATT_ H_S0 0x63 0x43 Bit 4 Reserved PWR_DOWN_DATA_INPUT_BITS Reserved [7:0] DAC_OUTPUT _ CTRL_EN TXENABLE_ TXENABLE GAINSTEP_ _ SLEEP_ EN EN FIFO_WARNIN Reserved G_SHUTDOW N_EN Reserved ENABLE_DLL_DELAY_CELL[7:0] RW RW 0x00 RW SED_PATTERN_RISE_S0 [7:0] 0x00 RW [7:0] SED_PATTERN_RISE_S0 [15:8] 0x00 RW SED_PATT_ L_S1 [7:0] SED_PATTERN_FALL_S1 [7:0] 0x00 RW 0x64 SED_PATT_ H_S1 [7:0] SED_PATTERN_FALL_S1 [15:8] 0x00 RW 0x65 SED_PATT_ L_S2 [7:0] SED_PATTERN_RISE_S2 [7:0] 0x00 RW 0x66 SED_PATT_ H_S2 [7:0] SED_PATTERN_RISE_S2 [15:8] 0x00 RW 0x67 SED_PATT_ L S3 [7:0] SED_PATTERN_FALL_S3 [7:0] 0x00 RW 0x68 SED_PATT_ H_S3 [7:0] SED_PATTERN_FALL_S3 [15:8] 0x00 RW 0x6A PARITY_CTRL [7:0] Reserved PARERRFAL PARERRRIS 0x00 RW 0x6B PARITY_ ERR_RISING 0x6C [7:0] PARITY_ ERR_FALLING 0x7F Version Rev. A [7:0] SED_ENABLE PARITY_ENAB LE SED_ERR_CLE AR PARITY_EVEN AED_ENAB LE ENABLE_DLL_DELAY_CELL[10:8] R W 0x67 [7:0] Reserved TXENABL 0x07 E_POWER_ DOWN_EN FIFO_ 0x8F ERROR_ SHUTDOWN _EN 0xFF SED_DEPTH PARITY_ ERR_CLEAR Reserved AED_PASS AED_FAIL SED_FAIL PARITY RISING EDGE ERROR COUNT 0x00 R PARITY FALLING EDGE ERROR COUNT 0x00 R Version 0x0B R － 41/56 － AD9139 データシート SPI 設定レジスタ アドレス: 0x00、リセット: 0x00、名前: Common 表 22.Common のビット説明 Bit No. Bit Name 6 SPI_LSB_FIRST 5 Settings Description Reset Access シリアル・ポート通信、MSB ファーストまたは LSB ファーストの選択。 0 R/W 0 R/W 0 MSB ファースト。 1 LSB ファースト。 このビットに 1 を書込むとデバイスがリセットされます。DEVICE_RESET はセル フ・クリア・ビットです。リセット後、このビットは自動的に 0 に戻ります。読 出すと常に 0 が返されます。 DEVICE_RESET パワーダウン・コントロール・レジスタ アドレス: 0x01、リセット: 0xC0、名前: PD_CONTROL 表 23.PD_CONTROL のビット説明 Bit No. Bit Name Description Reset Access 7 PD_DAC Settings PD_DAC に 1 を設定すると DAC がパワーダウンします。このビットは DAC のアナログ 部分のみをパワーダウンさせます。DAC のデジタル・データ・パスは影響を受けませ ん。 1 R/W 6 Reserved デフォルト値を設定する必要があります。 1 R/W 5 PD_DATARCV PD_DATARCV に 1 を設定すると、データ・インターフェース回路がパワーダウンしま す。このビットは、データ・インターフェースと FIFO の書込み側をパワーダウンさせ ます。 0 R/W 2 PD_DEVICE 1 を設定すると、バンド・ギャップ回路がパワーダウンします。このビットは、チップ 全体をパワーダウンさせます。 0 R/W 1 PD_DACCLK PD_DEVICE に 1 を設定すると、DAC クロックがパワーダウンします。このビットは、 DAC クロック・パスをパワーダウンさせるため、デジタル機能の大部分がパワーダウ ンします。 0 R/W 0 PD_FRAME PD_FRAME に 1 を設定すると、フレーム・レシーバがパワーダウンします。フレーム 信号は内部でプルダウンされています。フレームを使用しない場合は、1 を設定してく ださい。 0 R/W 割込みイネーブル 0 レジスタ アドレス: 0x03、リセット: 0x00、名前: INTERRUPT_ENABLE0 表 24.INTERRUPT_ENABLE0 のビット説明 Bit No. Bit Name Description Reset 6 ENABLE_SYNC_LOST Settings 同期喪失割込みをイネーブルします。 0 Access R/W 5 ENABLE_SYNC_LOCKED 同期ロック割込みをイネーブルします。 0 R/W 4 ENABLE_SYNC_DONE 同期完了割込みをイネーブルします。 0 R/W 3 ENABLE_PLL_LOST PLL 喪失割込みをイネーブルします。 0 R/W 2 ENABLE_PLL_LOCKED PLL ロック割込みをイネーブルします。 0 R/W 割込みイネーブル 1 レジスタ アドレス: 0x04、リセット: 0x00、名前: INTERRUPT_ENABLE1 表 25.INTERRUPT_ENABLE1 のビット説明 Bit No. Bit Name 7 ENABLE_PARITY_FAIL 6 5 4 Settings Description Reset Access パリティ故障割込みをイネーブルします。 0 R/W ENABLE_SED_FAIL SED 故障割込みをイネーブルします。 0 R/W ENABLE_DLL_WARNING DLL 警告割込みをイネーブルします。 0 R/W ENABLE_DLL_LOCKED DLL ロック割込みをイネーブルします。 0 R/W 2 ENABLE_FIFO_UNDERFLOW FIFO アンダーフロー割込みをイネーブルします。 0 R/W 1 ENABLE_FIFO_OVERFLOW FIFO オーバーフロー割込みをイネーブルします。 0 R/W Rev. A － 42/56 － AD9139 データシート 割込みフラグ 0 レジスタ アドレス: 0x05、リセット: 0x00、名前: INTERRUPT_FLAG0 表 26.INTERRUPT_FLAG0 のビット説明 Bit No. Bit Name Description Reset Access 6 SYNC_LOST Settings 同期が失われると、SYNC_LOST が 1 に設定されます。 0 R 5 SYNC_LOCKED 同期がロックすると、SYNC_LOCKED が 1 に設定されます。 0 R 4 SYNC_DONE 同期が完了すると、SYNC_DONE が 1 に設定されます。 0 R 3 PLL_LOST PLL のロックが失われると、PLL_LOST が 1 に設定されます。 0 R 2 PLL_LOCKED PLL がロックすると、PLL_LOCKED が 1 に設定されます。 0 R 割込みフラグ 1 レジスタ アドレス: 0x06、リセット: 0x00、名前: INTERRUPT_FLAG1 表 27.INTERRUPT_FLAG1 のビット説明 Bit No. Bit Name Description Reset Access 7 PARITY_FAIL Settings パリティ・チェックが失敗すると、PARITY_FAIL が 1 に設 定されます。 0 R 6 SED_FAIL SED 比較が失敗すると、SED_FAIL が 1 に設定されます。 0 R 5 DLL_WARNING DLL が警告を発生すると、DLL_WARNING が 1 に設定さ れます。 0 R 4 DLL_LOCKED DLL がロックすると、DLL_LOCKED が 1 に設定されま す。 0 R 2 FIFO_UNDERFLOW FIFO 読出しポインタが FIFO 書込みポインタに一致する と、FIFO_UNDERFLOW が 1 に設定されます。 0 R 1 FIFO_OVERFLOW FIFO 書込みポインタが FIFO 読出しポインタに一致する と、FIFO_OVERFLOW が 1 に設定されます。 0 R 割込みセレクト 0 レジスタ アドレス: 0x07、リセット: 0x00、名前: IRQ_SEL0 表 28.IRQ_SEL0 のビット説明 Bit No. Bit Name Settings Description Reset Access 6 SEL_SYNC_LOST 0 IRQ1 ピンを選択します。 0 R/W 1 IRQ2 ピンを選択します。 0 IRQ1 ピンを選択します。 0 R/W 1 IRQ2 ピンを選択します。 0 IRQ1 ピンを選択します。 0 R/W 1 IRQ2 ピンを選択します。 0 IRQ1 ピンを選択します。 0 R/W 1 IRQ2 ピンを選択します。 0 IRQ1 ピンを選択します。 0 R/W 1 IRQ2 ピンを選択します。 5 SEL_SYNC_LOCKED 4 SEL_SYNC_DONE 3 SEL_PLL_LOST 2 Rev. A SEL_PLL_LOCKED － 43/56 － AD9139 データシート 割込みセレクト 1 レジスタ アドレス: 0x08、リセット: 0x00、名前: IRQ_SEL1 表 29.IRQ_SEL1 のビット説明 Bit No. Bit Name Settings Description 7 SEL_PARITY_FAIL 1 IRQ2 ピンを選択します。 0 IRQ1 ピンを選択します。 6 SEL_SED_FAIL 1 IRQ2 ピンを選択します。 0 IRQ1 ピンを選択します。 0 R/W 0 IRQ1 ピンを選択します。 0 R/W 0 R/W 0 R/W 0 R/W 5 SEL_DLL_WARNING 4 SEL_DLL_LOCKED 1 IRQ2 ピンを選択します。 0 IRQ1 ピンを選択します。 2 SEL_FIFO_UNDERFLOW 1 IRQ2 ピンを選択します。 0 IRQ1 ピンを選択します。 1 SEL_FIFO_OVERFLOW 1 IRQ2 ピンを選択します。 0 IRQ1 ピンを選択します。 Reset Access 0 R/W フレーム・モード・レジスタ アドレス: 0x09、リセット: 0x00、名前: FRAME_MODE 表 30.FRAME_MODE のビット説明 Bit No. Bit Name Description Reset Access 5 PARUSAGE パリティを使用する場合、1 を設定します。 0 R/W 4 FRMUSAGE フレームを使用する場合、1 を設定します。 0 R/W [1:0] FRAME_PIN_USAGE 0 = 無効。 0x0 R/W 1 = パリティ。 2 = フレーム。 3 =予約済み。 データ・コントロール 0 レジスタ アドレス: 0x0A、リセット: 0x40、名前: DATA_CNTR_0 表 31.DATA_CNTR_0 のビット説明 Bit No. Bit Name Description Reset Access 7 DLL_ENABLE 1 = DLL をイネーブル。 0 R/W 6 DUTY_CORRECTION_EN 1 = デューティ・サイクル補正をイネーブル。 1 R/W [3:0] DLL_PHASE_OFFSET 0x0 R/W 0 = DLL をディスエーブル。 0 = デューティ・サイクル補正をディスエーブル。 ロック時位相 = 90° + n × 11.25°、ここで n は 4 ビット符号付き数値。 データ・コントロール 1 レジスタ アドレス: 0x0B、リセット: 0x39、名前: DATA_CNTR_1 表 32.DATA_CNTR_1 のビット説明 Bit No. Bit Name Description Reset 7 CLEAR_WARN 1: データ・レシーバ警報ビット(レジスタ 0x0E[6:4])をクリアします。 0 R/W [6:0] Reserved 最適性能のためにはデフォルト値を書込みます。 0x39 R/W Rev. A － 44/56 － Access AD9139 データシート データ・コントロール 2 レジスタ アドレス: 0x0C、リセット: 0x64、名前: DATA_CNTR_2 表 33.DATA_CNTR_2 のビット説明 Bit No. Bit Name Description Reset Access [7:0] Reserved 最適性能のためにはデフォルト値を書込みます。 0x64 R/W データ・コントロール 3 レジスタ アドレス: 0x0D、リセット: 0x06、名前: DATA_CNTR_3 表 34.DATA_CNTR_3 のビット説明 Bit No. Bit Name Description Reset Access 7 LOW_DCI_EN DLL をイネーブルし、かつ DCI レート ≥350 MHz の場合、0 を設定します。 0 R/W 0 R/W 0x6 R/W DLL をイネーブルし、かつ DCI レート <350 MHz の場合、1 を設定します。 4 DC_COUPLE_LOW_EN DLL をイネーブルし、かつ遅延線をディスエーブルする場合、0 を設定します。 DLL をディスエーブルし、かつ遅延線をイネーブルする場合、1 を設定します。 250 MHz より高速な DCI レートの場合は DLL モードを、 250 MHz より低速の DCI レートの場合は遅延線モードを、それぞれ使用することが推奨されます。 [3:0] Reserved 最適性能のためにはデフォルト値を書込みます。 データ・ステータス 0 レジスタ アドレス: 0x0E、リセット: 0x00、名前: DATA_STAT_0 表 35.DATA_STAT_0 のビット説明 Bit No. Bit Name Description Reset Access 7 DLL_LOCK 1 = DLL がロック。 0 R 6 DLL_WARN 1 = DLL が遅延線の始点/終点近く。 0 R 5 DLL_START_WARNING 1 = DLL が遅延線の始点。 0 R 4 DLL_END_WARNING 1 = DLL が遅延線の終点。 0 R 3 Reserved 予約済み。 0 R 2 DCI_ON 1 = ユーザーが DCI クロックを提供。 0 R 1 Reserved 予約済み。 0 R 0 DLL_RUNNING 1 = クローズ・ループ DLL がロック試行中。 0 R 0 = 遅延線中央の遅延固定。 Rev. A － 45/56 － AD9139 データシート DAC クロック・レシーバ・コントロール・レジスタ アドレス: 0x10、リセット: 0xFF、名前: DACCLK_RECEIVER_CTRL 表 36.DACCLK_RECEIVER_CTRL のビット説明 Bit No. Bit Name 7 DACCLK_DUTYCYCLE_CORRECTION Settings 6 Reserved 5 DACCLK_CROSSPOINT_CTRL_ENABLE [4:0] DACCLK_CROSSPOINT_LEVEL Description Reset Access DACCLK 入力でのデューティ・サイクル補正をイネーブルし ます。最適性能のためには、デフォルトおよび推奨ステータ スはターンオンです。 1 R/W 1 R/W DACCLK 入力でのクロスポイント制御をイネーブルします。 最適性能のためには、デフォルトおよび推奨ステータスはタ ーンオンです。 1 R/W 2 の補数値。最適性能のためには、 DACCLK_CROSSPOINT_LEVEL にデフォルト値を設定してく ださい。 0x1F R/W 01111 最高クロスポイント。 11111 最低クロスポイント。 基準クロック・レシーバ・コントロール・レジスタ アドレス: 0x11、リセット: 0x5F、名前: REFCLK_RECEIVER_CTRL 表 37.REFCLK_RECEIVER_CTRL のビット説明 Bit No. Bit Name Description Reset Access 7 DUTYCYCLE_CORRECTION REFCLK 入力でのデューティ・サイクル補正をイネーブルしま す。最適性能のためには、デフォルトおよび推奨ステータスは ターンオフです。 0 RW 6 Reserved 最適性能のためにはデフォルト値を書込みます。 1 R/W 5 REFCLK_CROSSPOINT_CTRL_ENABLE REFCLK 入力でのクロスポイント制御をイネーブルします。最 適性能のためには、デフォルトおよび推奨ステータスはターン オフです。 0 RW [4:0] REFCLK_CROSSPOINT_LEVEL 2 の補数値。最適性能のためには、 REFCLK_CROSSPOINT_LEVEL にデフォルト値を設定してくだ さい。 0x1F RW Settings 01111 最高クロスポイント。 11111 最低クロスポイント。 PLL コントロール 0 レジスタ アドレス: 0x12、リセット: 0x00、名前: PLL_CTRL0 表 38.PLL_CTRL0 のビット説明 Bit No. Bit Name Description Reset Access 7 PLL_ENABLE PLL クロック逓倍器をイネーブル。 0 R/W 6 AUTO_MANUAL_SEL PLL 帯域選択モード。 0 R/W 0x00 R/W [5:0] Rev. A Settings 0 自動モード。 1 マニュアル・モード。 マニュアル・モードでの PLL 帯域設定。合計 64 帯域、1 GHz～2.1 GHz VCO 範囲を変換。 PLL_MANUAL_BAND 000000 最低帯域 (1.03 GHz)。 111111 最高帯域 (2.07 GHz)。 － 46/56 － AD9139 データシート PLL コントロール 2 レジスタ アドレス: 0x14、リセット: 0xE7、名前: PLL_CTRL2 表 39.PLL_CTRL2 のビット説明 Bit No. Bit Name [7:5] PLL_LOOP_BW [4:0] Settings Description Reset Access PLL ループ・フィルタ帯域幅の選択。最適 PLL 性能のためのデフォルトお よび推奨設定は 111。 0x7 R/W 0x07 R/W 0x00 最低設定。 0x1F 最高設定。 公称 PLL チャージ・ポンプ電流の設定。最適 PLL 性能のためのデフォル トおよび推奨設定は 00111。 PLL_CP_CURRENT 0x00 最低設定。 0x1F 最高設定。 PLL コントロール 3 レジスタ アドレス: 0x15、リセット: 0xC9、名前: PLL_CTRL3 表 40.PLL_CTRL3 のビット説明 Bit No. Bit Name [7:6] DIGLOGIC_DIVIDER Settings Description Reset Access 0x3 R/W 00 01 10 11 REFCLKx 対 PLL デジタル・クロック分周比。PLL デジタル・クロックが内 部 PLL ロジックを駆動します。PLL デジタル・クロックが 75 MHz より低く なるように分周比を設定する必要があります。 fREFCLK/fDIG = 2。 fREFCLK/fDIG = 4。 fREFCLK/fDIG = 8。 fREFCLK/fDIG = 16。 4 CROSSPOINT_CTRL_EN ループ分周器クロスポイント制御をイネーブルします。最適 PLL 性能のため のデフォルトおよび推奨設定は 0 です。 0 R/W [3:2] VCO_DIVIDER 0x2 R/W 00 01 10 11 PLL VCO 分周器。この分周器は、VCO 周波数と DACCLK 周波数との比を決 定します。 fVCO/fDACCLK = 1。 fVCO/fDACCLK = 2。 fVCO/fDACCLK = 4。 fVCO/fDACCLK = 4。 0x1 R/W 00 01 10 11 PLL ループ分周器。この分周器は、DACCLK 周波数と REFCLK 周波数との 比を決定します。 fDACCLK/fREFCLK = 2。 fDACCLK/fREFCLK = 4。 fDACCLK/fREFCLK = 8。 fDACCLK/fREFCLK = 16。 [1:0] LOOP_DIVIDER PLL ステータス 0 レジスタ アドレス: 0x16、リセット: 0x00、名前: PLL_STATUS0 表 41.PLL_STATUS0 のビット説明 Bit No. Bit Name Description Reset Access 7 PLL_LOCK PLL クロック逓倍器出力は安定しています。 0 R [3:0] VCO_CTRL_VOLTAGE_READBACK VCO 制御電圧のリードバック。バイナリ値。 0x0 R Rev. A Settings 1111 最大 VCO 制御電圧。 0111 適切な VCO 帯域を選択したときの中心値。PLL がロックした 場合、高い VCO 帯域を選択するとこの値が小さくなり、低い VCO 帯域を選択するとこの値が大きくなります。 0000 最小 VCO 制御電圧。 － 47/56 － AD9139 データシート PLL ステータス 1 レジスタ アドレス: 0x17、リセット: 0x00、名前: PLL_STATUS1 表 42.PLL_STATUS1 のビット説明 Bit No. Bit Name [5:0] PLL_BAND_READBACK Settings Description Reset Access 現在選択中の VCO 帯域を表示します。 0x00 R Description Reset Access レジスタ 0x19 を参照してください。 0xF9 R/W DAC FS 調整 LSB レジスタ アドレス: 0x18、リセット: 0xF9、名前: DAC_FS_ADJ0 表 43.DAC_FS_ADJ0 のビット説明 Bit No. Bit Name [7:0] DAC_FULLSCALE_ADJUST_LSB Settings DAC FS 調整 MSB レジスタ アドレス: 0x19、リセット: 0xE1、名前: DAC_FS_ADJ1 表 44.DAC_FS_ADJ1 のビット説明 Bit No. Bit Name Description Reset Access [7:5] BG_TRIM Settings バンドギャップ・トリム・コード。最適性能のためにはデフォ ルト値を設定してください。 0x7 R/W [1:0] DAC_FULLSCALE_ADJUST_MSB DAC フルスケール調整のビット[9:0]は、DAC フルスケール電流 を設定します。フルスケール電流は 8.64 mA～31.68 mA の範囲 で調整することができます。デフォルト値 (0x1F9)は、フルスケ ール電流 20 mA を設定します。 0x1 R/W チップ温度センサー・コントロール・レジスタ アドレス: 0x1C、リセット: 0x02、名前: DIE_TEMP_SENSOR_CTRL 表 45.DIE_TEMP_SENSOR_CTRL のビット説明 Bit No. Bit Name [6:4] FS_CURRENT Settings 000 001 … 110 111 [3:1] REF_CURRENT 000 001 … 110 111 0 Description Reset Access 温度センサー ADC のフルスケール電流。デフォルト設定の使用が 推奨されます。 50 μA。 62.5 μA。 0x0 R/W 0x1 R/W 0x0 R/W Description Reset Access このレジスタは、レジスタ 0x1E と組み合わせて使用します。 0x00 R 125 μA。 137.5 μA。 温度センサー ADC のリファレンス電流。デフォルト設定の使用が 推奨されます。 12.5 μA。 19 μA。 50 μA。 56.5 μA。 内蔵温度センサーをイネーブルします。 DIE_TEMP_SENSOR_EN チップ温度 LSB レジスタ アドレス: 0x1D、リセット: 0x00、名前: DIE_TEMP_LSB 表 46.DIE_TEMP_LSB のビット説明 Bit No. Bit Name [7:0] DIE_TEMP_LSB Rev. A Settings － 48/56 － AD9139 データシート チップ温度 MSB レジスタ アドレス: 0x1E、リセット: 0x00、名前: DIE_TEMP_MSB 表 47.DIE_TEMP_MSB のビット説明 Bit No. Bit Name [7:0] DIE_TEMP_MSB Settings Description Reset Access チップ温度、ビット[15:0] はチップ温度の近似値を表示します。詳細に ついては、温度センサー・セクションを参照してください。 0x00 R チップ ID レジスタ アドレス: 0x1F、リセット: 0x0A、名前: CHIP_ID 表 48.CHIP_ID のビット説明 Bit No. Bit Name [7:0] CHIP_ID Settings Description Reset Access AD9139 のチップ ID は 0x0A です。 0x0A R 割込み設定レジスタ アドレス: 0x20、リセット: 0x00、名前: INTERRUPT_CONFIG 表 49.INTERRUPT_CONFIG のビット説明 Bit No. Bit Name Settings Description Reset Access [7:0] INTERRUPT_CONFIGURATION 0x00 テスト・モード。 0x00 R/W 0x01 推奨モード (割込み要求動作のセクションに記載)。 同期コントロール・レジスタ アドレス: 0x21、リセット: 0x00、名前: SYNC_CTRL 表 50.SYNC_CTRL のビット説明 Bit No. Bit Name 1 SYNC_CLK_EDGE_SEL 0 Settings Description Reset Access 同期クロックの DACCLK サンプリング・エッジを選択します。 0 R/W 0 R/W 0 SYNC CLK を DACCLK の立上がりエッジでサンプルします。 1 SYNC CLK を DACCLK の立下がりエッジでサンプルします。 複数チップ同期をイネーブルします。 SYNC_ENABLE フレーム・リセット・コントロール・レジスタ アドレス: 0x22、リセット: 0x12、名前: FRAME_RST_CTRL 表 51.FRAME_RST_CTRL のビット説明 Bit No. Bit Name 3 ARM_FRAME 2 EN_CON_FRAME_RESET [1:0] Rev. A Settings Description Reset Access このビットは、ワンショット・モードでフレーム・リセットを再起動す るときに使います (ビット 2 = 0)。このビットに 1 を設定すると、デバイ スが次の有効フレーム・パルスで応答するように要求されます。 0 R/W フレーム・リセット・モードの選択。 0 R/W 0x2 R/W 0 最初の有効フレーム・パルスに応答し、FIFO を 1 回だけリセットしま す。これがデフォルトおよび推奨モードになっています。 1 各有効フレーム・パルスに応答し、FIFO を連続的にリセットします。 これらのビットは、デバイスが有効なフレーム信号を受信したとき、リ セットすべき内容を指定します。 FRAME_RESET_MODE 10 FIFO。 11 なし。 － 49/56 － AD9139 データシート FIFO レベル設定レジスタ アドレス: 0x23、リセット: 0x40、名前: FIFO_LEVEL_CONFIG 表 52.FIFO_LEVEL_CONFIG のビット説明 Bit No. Bit Name [6:4] INTEGER_FIFO_LEVEL_REQUEST Settings 000 001 … 111 [2:0] Description Reset Access 整数 FIFO レベルの設定。この値は、読出しポインタ値と書 込みポインタ値の差を入力データ・レート (fDATA)を単位と して表したものです。デフォルトおよび推奨 FIFO レベル は、整数レベル = 4 および非整数レベル = 0 です。詳細につ いては、FIFO 動作のセクションを参照してください。 0x4 R/W 0x0 R/W 0 1 … 7 非整数 FIFO レベルの設定。この値は、読出しポインタ値と 書込みポインタ値の差を DACCLK レート (FDAC)を単位とし て表したものです。最大許容設定値 = インターポレーショ ン・レート − 1。詳細については、FIFO 動作のセクションを 参照してください。 FRACTIONAL_FIFO_LEVEL_REQUEST 000 001 0 1 FIFO レベル・リードバック・レジスタ アドレス: 0x24、リセット: 0x00、名前: FIFO_LEVEL_READBACK 表 53.FIFO_LEVEL_READBACK のビット説明 Bit No. Bit Name Description Reset Access [6:4] INTEGER_FIFO_LEVEL_READBACK Settings 整数 FIFO レベル・リードバック。全体 FIFO レベル要求とリ ードバックの差は、DACCLK で 2 サイクル以内です。詳細 については、FIFO 動作のセクションを参照してください。 0x0 R [2:0] FRACTIONAL_FIFO_LEVEL_READBACK 非整数 FIFO レベル・リードバック。この値は、ビット[6:4] のリードバックと組み合わせて使います。 0x0 R FIFO コントロール・レジスタ アドレス: 0x25、リセット: 0x00、名前: FIFO_CTRL 表 54.FIFO_CTRL のビット説明 Bit No. Bit Name Description Reset Access 1 FIFO_SPI_RESET_ACK シリアル・ポート初期化 FIFO リセットに対するアクノリッ ジ。 0x0 R 0 FIFO_SPI_RESET_REQUEST シリアル・ポート経由で FIFO リセットを初期化します。 0x0 R/W Rev. A Settings － 50/56 － AD9139 データシート データ・フォーマット選択レジスタ アドレス: 0x26、リセット: 0x00、名前: DATA_FORMAT_SEL 表 55.DATA_FORMAT_SEL のビット説明 Bit No. Bit Name 7 DATA_FORMAT 0 Settings Description Reset Access 0 R/W 0 1 バイナリまたは 2 の補数データ・フォーマットの選択。 入力データは 2 の補数フォーマット。 入力データはバイナリ・フォーマット。 0 R/W 0 1 データ・インターフェース・モード。様々なインターフェース・モード動 作については、LVDS 入力データ・ポートのセクションを参照してくださ い。 ワード・モード; 16 ビット・インターフェース・バス幅。 バイト・モード; 8 ビット・インターフェース・バス幅。 DATA_BUS_WIDTH データパス・コントロール・レジスタ アドレス: 0x27、リセット: 0x00、名前: DATAPATH_CTRL 表 56.DATAPATH_CTRL のビット説明 Bit No. Bit Name Description Reset 7 INVSINC_ENABLE Settings 逆 sinc フィルタをイネーブルします。 0 Access RW 5 DIG_GAIN_DCOFFSET_ENABLE デジタル・ゲイン調整および DC オフセットをイネー ブルします。 0 RW インターポレーション・コントロール・レジスタ アドレス: 0x28、リセット: 0x00、名前: INTERPOLATION_CTRL 表 57.INTERPOLATION_CTRL のビット説明 Bit No. Bit Name 7 INTERPOLATION_MODE Settings Description Reset Access 0x0 RW 0 1 インターポレーション・モードの選択。 2× モード。 1× モード。 パワーダウン・データ入力 0 レジスタ アドレス: 0x39、リセット: 0x00、名前: LVDS_IN_PWR_DOWN_0 表 58.LVDS_IN_PWR_DOWN_0 のビット説明 Bit No. Bit Name [3:0] PWR_DOWN_DATA_INPUT_BITS Settings Description Reset Access データ入力ビット[3:0]をパワーダウンさせます。各ビットが 1 デ ータ入力ビットを制御します。これらのビットは、個別にパワー ダウンさせることができます。 0x0 R/W Description Reset Access レジスタ 0x3C を参照してください。 0x00 RW Description Reset Access DAC DC オフセットのビット[15:0]は、DAC に書込まれるサンプル値に 直接加算される DC 値を表します。 0x00 RW DAC DC OFFSET 0 レジスタ アドレス: 0x3B、リセット: 0x00、名前: DAC_DC_OFFSET0 表 59.DAC_DC_OFFSET0 のビット説明 Bit No. Bit Name [7:0] DAC_DC_OFFSET_LSB Settings DAC DC OFFSET 1 レジスタ アドレス: 0x3C、リセット: 0x00、名前: DAC_DC_OFFSET1 表 60.DAC_DC_OFFSET1 のビット説明 Bit No. Bit Name [7:0] DAC_DC_OFFSET_MSB Rev. A Settings － 51/56 － AD9139 データシート DAC ゲイン調整レジスタ アドレス: 0x3F、リセット: 0x20、名前: DAC_DIG_GAIN 表 61.DAC_GAIN_ADJ のビット説明 Bit No. Bit Name [5:0] DAC_DIG_GAIN Settings Description Reset Access このレジスタは、6 ビットのデジタル・ゲイン調整です。ビットの重みは MSB = 20、LSB = 2−5 で、乗算器範囲が 0～2 すなわち−∞～6 dB になります。 デフォルトのゲイン設定は 0x20 で、ユニティ・ゲイン (0 dB)に対応します。 0x20 RW Description Reset Access このレジスタは、ゲイン増加のステップ・サイズを設定します。デジタ ル・ゲインは、ゲインが DAC_GAIN_ADJ (レジスタ 0x3F)の設定値に到達 するまで、DAC の 4 サイクルごとに設定された値だけ増加します。この ビットの重みは MSB = 21、LSB = 2−4 です。このレジスタ値を DAC_GAIN_ADJ の値より大きくしないように注意してください。 0x01 RW ゲイン・ステップ・コントロール 0 レジスタ アドレス: 0x41、リセット: 0x01、名前: GAIN_STEP_CTRL0 表 62.GAIN_STEP_CTRL0 のビット説明 Bit No. Bit Name [5:0] RAMP_UP_STEP Settings ゲイン・ステップ・コントロール 1 レジスタ アドレス: 0x42、リセット: 0x01、名前: GAIN_STEP_CTRL1 表 63.GAIN_STEP_CTRL1 のビット説明 Bit No. Bit Name Description Reset Access 7 DAC_OUTPUT_STATUS Settings このビットは、DAC 出力のオン／オフ・ステータスを表示します。DAC 出力が自動的にターンオフすると、このビットは 1 になります。 0x0 RW 6 DAC_OUTPUT_ON Tx イネーブル・モードで DAC 出力が自動的にターンオフする場合、こ のレジスタを使うと、 DAC 出力をマニュアルでターンオンさせることが できます。これはセルフ・クリア・ビットです。 0x0 R [5:0] RAMP_DOWN_STEP このレジスタは、ゲイン減少のステップ・サイズを設定します。デジタ ル・ゲインは、ゲインが 0 になるまで、DAC の 4 サイクルごとに設定さ れた値だけ減少します。このビットの重みは MSB = 21、LSB = 2−4 です。 このレジスタ値を DAC_GAIN_ADJ (レジスタ 0x3F)の値より大きくしな いように注意してください。 0x01 RW TX イネーブル・コントロール・レジスタ アドレス: 0x43、リセット: 0x07、名前: TX_ENABLE_CTRL 表 64.TX_ENABLE_CTRL のビット説明 Bit No. Bit Name Description Reset Access 2 TXENABLE_GAINSTEP_EN レジスタ 0x41 とレジスタ 0x42 の設定値に従い、TXEN ピンからの TX イネーブル信号により制御されて、DAC 出力が穏やかにターンオ ン／ターンオフします。 1 RW 1 TXENABLE_SLEEP_EN 1 を設定すると、TXEN ピンからの TX イネーブル信号がロー・レベ ルのとき、デバイスはスリープ・モードになります。 1 RW 0 TXENABLE_POWER_DOWN_EN 1 を設定すると、TXEN ピンからの TX イネーブル信号がロー・レベ ルのとき、デバイスはパワーダウン・モードになります。 1 RW Rev. A Settings － 52/56 － AD9139 データシート DAC 出力コントロール・レジスタ アドレス: 0x44、リセット: 0x8F、名前: DAC_OUTPUT_CTRL 表 65.DAC_OUTPUT_CTRL のビット説明 Bit No. Bit Name Description Reset Access 7 DAC_OUTPUT_CTRL_EN Settings DAC 出力制御のイネーブル。このレジスタの他のビットをイ ネーブルするときは、このビットに 1 を設定する必要がありま す。 0x1 RW 3 FIFO_WARNING_SHUTDOWN_EN このビットとビット 7 が共にハイ・レベルの場合、FIFO 警告 が発生すると、DAC 出力が自動的にシャットダウンします。 デフォルトで、この機能はオンになっています。 0x1 RW 0 FIFO_ERROR_SHUTDOWN_EN FIFO が警報を発生すると、DAC 出力はターンオフします。 0x1 RW DLL セル・イネーブル 0 レジスタ アドレス: 0x5E、リセット: 0xFF、名前: ENABLE_DLL_DELAY_CELL0 表 66.ENABLE_DLL_DELAY_CELL0 のビット説明 Bit No. Bit Name Description Reset Access [7:0] DELAY_CELL_ENABLE [7:0] 各ビットを設定して、遅延セルをイネーブル／ディスエーブルします。遅延セル 数は、ビット番号に対応します。 0xFF RW 1 = 遅延セルをイネーブル (デフォルト)。 0 = 遅延セルをディスエーブル。 DLL モードと遅延ライン・モードで様々な推奨値を使用します。DLL インターフ ェース・モードのセクションを参照してください。 DLL セル・イネーブル 1 レジスタ アドレス: 0x5F、リセット: 0x67、名前: ENABLE_DLL_DELAY_CELL1 表 67.ENABLE_DLL_DELAY_CELL1 のビット説明 Bit No. Bit Name Description Reset Access [7:3] Reserved 最適性能のためにはデフォルト値を書込みます。 0x0C RW [2:0] DELAY_CELL_ENABLE [10:8] 各ビットを設定して、遅延セルをイネーブル／ディスエーブルします。遅延セル数 (10、9、8) は、ビット (2、1、0)に対応します。 0x7 RW 1 = 遅延セルをイネーブル (デフォルト)。 0 = 遅延セルをディスエーブル。 SED コントロール・レジスタ アドレス: 0x60、リセット: 0x00、名前: SED_CTRL 表 68.SED_CTRL のビット説明 Bit No. Bit Name Description Reset Access 7 SED_ENABLE 1 を設定して、SED 比較ロジックをイネーブルします。 0 RW 6 SED_ERR_CLEAR 1 の場合、SED 報告のエラー・ビット、ビット 2、ビット 1、ビット 0 をすべてクリアしま す。 0 RW 5 AED_ENABLE 1 の場合、AED 機能をイネーブルします (SED は 8 個の合格セットの後に自動クリア)。 0 RW 4 SED_DEPTH 0 = SED 深さ 2 ワード、1 = SED 深さ 4 ワード。 0 RW 3 Reserved 予約済み。 0 R 2 AED_PASS AED = 1 の場合、8 個の真の比較サイクルを報告します。 0 RW 1 AED_FAIL AED = 1 の場合、比較での不一致を報告します。 0 R 0 SED_FAIL 比較で SED 不一致が発生したことを報告します (SED または AED はイネーブル)。 0 R Rev. A － 53/56 － AD9139 データシート SED パターン S0 ロー・ビット・レジスタ アドレス: 0x61、リセット: 0x00、名前: SED_PATT_L_S0 表 69.SED_PATT_L_S0 のビット説明 Bit No. Bit Name Description Reset Access [7:0] SED_PATTERN_RISE_S0 [7:0] SED S0 立上がりエッジ・ロー・ビット。 0x00 RW SED パターン S0 ハイ・ビット・レジスタ アドレス: 0x62、リセット: 0x00、名前: SED_PATT_H_S0 表 70.SED_PATT_H_S0 のビット説明 Bit No. Bit Name Description Reset Access [7:0] SED_PATTERN_RISE_S0 [15:8] SED S0 立上がりエッジ・ハイ・ビット。 0x00 RW SED パターン S1 ロー・ビット・レジスタ アドレス: 0x63、リセット: 0x00、名前: SED_PATT_L_S1 表 71.SED_PATT_L_S1 のビット説明 Bit No. Bit Name Description Reset Access [7:0] SED_PATTERN_FALL_S1 [7:0] SED S1 立下がりエッジ・ロー・ビット。 0x00 RW SED パターン S1 ハイ・ビット・レジスタ アドレス: 0x64、リセット: 0x00、名前: SED_PATT_H_S1 表 72.SED_PATT_H_S1 のビット説明 Bit No. Bit Name Description Reset Access [7:0] SED_PATTERN_FALL_S1 [15:8] SED S1 立下がりエッジ・ハイ・ビット。 0x00 RW SED パターン S2 ロー・ビット・レジスタ アドレス: 0x65、リセット: 0x00、名前: SED_PATT_L_S2 表 73.SED_PATT_L_S2 のビット説明 Bit No. Bit Name Description Reset Access [7:0] SED_PATTERN_RISE_S2 [7:0] SED S2 立上がりエッジ・ロー・ビット。 0x00 RW SED パターン S2 ハイ・ビット・レジスタ アドレス: 0x66、リセット: 0x00、名前: SED_PATT_H_S2 表 74.SED_PATT_H_S2 のビット説明 Bit No. Bit Name Description Reset Access [2:0] SED_PATTERN_RISE_S2 [15:8] SED S2 立上がりエッジ・ハイ・ビット。 0x00 RW SED パターン S3 ロー・ビット・レジスタ アドレス: 0x67、リセット: 0x00、名前: SED_PATT_L_S3 表 75. SED_PATT_L_S3 のビット説明 Bit No. Bit Name Description Reset Access [7:0] SED_PATTERN_FALL_S3 [7:0] SED S3 立下がりエッジ・ロー・ビット。 0x00 RW Rev. A － 54/56 － AD9139 データシート SED パターン S3 ハイ・ビット・レジスタ アドレス: 0x68、リセット: 0x00、名前: SED_PATT_H_S3 表 76.SED_PATT_H_S3 のビット説明 Bit No. Bit Name Description Reset Access [2:0] SED_PATTERN_FALL_S3 [15:8] SED S3 立下がりエッジ・ハイ・ビット。 0x00 RW 極性コントロール・レジスタ アドレス: 0x6A、リセット: 0x00、名前: PARITY_CTRL 表 77.PARITY_CTRL のビット説明 Bit No. Bit Name Settings Description Reset Access 7 PARITY_ENABLE 1 パリティのイネーブル。 0 RW 6 PARITY_EVEN 0 奇数パリティ。 0 RW 偶数パリティ。 1 5 PARITY_ERR_CLEAR 1 を設定して、パリティ・エラー・カウンタをクリアしま す。 0 RW [4:2] Reserved 予約済み。 0x0 R 1 PARERRFAL 1 の場合、立下がりエッジ・パリティ・エラーが検出され たことを通知します。 0 R 0 PARERRRIS 1 の場合、立上がりエッジ・パリティ・エラーが検出され たことを通知します。 0 R 極性エラー立上がりエッジ・レジスタ アドレス: 0x6B、リセット: 0x00、名前: PARITY_ERR_RISING 表 78.PARITY_ERR_RISING のビット説明 Bit No. Bit Name Description Reset Access [7:0] PARITY RISING EDGE ERROR COUNT 検出された立上がりエッジによるエラー数 (S0 と S2)。256 にクリップされま す。 0x00 R 極性エラー 立下がりエッジ・レジスタ アドレス: 0x6C、リセット: 0x00、名前: PARITY_ERR_FALLING 表 79.PARITY_ERR_FALLING のビット説明 Bit No. Bit Name Description Reset Access [7:0] PARITY FALLING EDGE ERROR COUNT 検出された立下がりエッジによるエラー数 (S1 と S3)。256 にクリップされま す。 0x00 R バージョン・レジスタ アドレス: 0x7F、リセット: 0x0B、名前: Version 表 80.Version のビット説明 Bit No. Bit Name [7:0] Version Rev. A Settings Description Reset Access チップ・バージョン 0x0B R － 55/56 － AD9139 データシート パッケージとオーダー情報 外形寸法 10.10 10.00 SQ 9.90 0.60 0.42 0.24 0.60 0.42 0.24 0.30 0.23 0.18 55 54 72 1 PIN 1 INDICATOR PIN 1 INDICATOR 9.85 9.75 SQ 9.65 0.50 BSC 0.50 0.40 0.30 18 37 BOTTOM VIEW 0.80 MAX 0.65 TYP 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF SEATING PLANE 0.25 MIN 8.50 REF FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VNND-4 06-25-2012-A 1.00 0.85 0.80 19 36 TOP VIEW 12° MAX 6.15 6.00 SQ 5.85 EXPOSED PAD 図 51.72 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 10 mm × 10 mm ボディ、極薄クワッド (CP-72-7) 寸法: mm オーダー・ガイド Model 1 Temperature Range Package Description Package Option AD9139BCPZ AD9139BCPZRL AD9139-EBZ AD9139-DUAL-EBZ −40°C to +85°C −40°C to +85°C 72-lead LFCSP_VQ 72-lead LFCSP_VQ Evaluation Board for Single AD9139 Evaluation Evaluation Board for Dual AD9139 Evaluation CP-72-7 CP-72-7 1 Z = RoHS 準拠製品。 Rev. A － 56/56 －