双通道、16位、1600 MSPS、 TxDAC+数模转换器 AD9142 特性 概述 极小的固有延迟差异：<2个DAC时钟周期 AD9142是一款双通道、16位、高动态范围数模转换器 专有低杂散与失真设计 (DAC)，提供1600 MSPS采样速率，可以产生高达奈奎斯特 6载波GSM ACLR：79 dBc(200 MHz中频) 频率的多载波。AD9142 TxDAC+®具有针对直接变频传输 无杂散动态范围(SFDR)：大于85 dBc(300 MHz带宽，ZIF) 应用进行优化的特性，包括复数数字调制、输入信号功率 灵活的16位LVDS接口 检测以及增益、相位与失调补偿。DAC输出经过优化，可 支持字和字节加载 以与模拟正交调制器无缝接口，例如ADI公司的ADL537x F-MOD系列和ADRF670x系列调制器。3线式串行端口接口 多芯片同步 允许对许多内部参数进行编程和回读。满量程输出电流可 固定延迟和数据发生器延迟补偿 以在9 mA至33 mA范围内进行编程。AD9142提供72引脚 可选2×、4×、8×插值滤波器 LFCSP封装。 低功耗架构 fS/4省电粗调混频器 产品特色 输入信号功率检测 1. 先进的低杂散与失真设计技术，从基带到高中频的宽带 用于保护下游模拟电路的紧急制动功能 信号可以实现高质量合成。 FIFO误差检测 片内数字控制振荡器允许载波设置在DAC奈奎斯特带宽内的 任意位置 2. 固有延迟差异极小，简化了系统中的软硬件设计。大多 数应用可以实现轻松的多芯片同步。 3. 新的低功耗架构将功效(mW/MHz/通道)提高30%。 发射使能功能可进一步省电 4. 输入信号功率和FIFO误差检测简化了下游模拟电路保护 高性能、低噪声锁相环(PLL)时钟倍频器 设计。 数字增益与相位调整支持边带抑制 5. 可编程发射使能功能实现了功耗与唤醒时间之间的设计 数字反sinc滤波器 平衡。 支持单DAC模式 低功耗：2.0 W (1.6 GSPS)，1.7 W (1.25 GSPS)，全部工作条件下 72引脚LFCSP 应用 无线通信：3G/4G和MC-GSM基站、宽带中继器、软件定义无 线电 宽带通信：点对点、LMDS/MMDS 发射分集/MIMO 仪器仪表 自动测试设备 Rev. 0 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2012 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提 供的最新英文版数据手册。 AD9142 目录 特性.....................................................................................................1 输入信号功率检测和保护 ......................................................30 应用.....................................................................................................1 发射使能功能 ............................................................................31 概述.....................................................................................................1 数字功能配置 ............................................................................31 产品特色 ............................................................................................1 多器件同步和固定延迟................................................................32 修订历史 ............................................................................................3 极小的固有延迟差异...............................................................32 功能框图 ............................................................................................4 进一步降低延迟差异...............................................................32 技术规格 ............................................................................................5 同步实现.....................................................................................33 直流规格.......................................................................................5 同步程序.....................................................................................33 数字规格.......................................................................................6 中断请求操作 .................................................................................34 DAC延迟规格..............................................................................7 中断工作机制 ............................................................................34 延迟差异规格 ..............................................................................7 中断服务程序 ............................................................................34 交流规格.......................................................................................7 温度传感器......................................................................................35 工作速度规格 ..............................................................................8 DAC输入时钟配置 ........................................................................36 绝对最大额定值..........................................................................9 驱动DACCLK和REFCLK输入 ...............................................36 热阻 ...............................................................................................9 直接输入时钟 ............................................................................36 ESD警告........................................................................................9 时钟倍频.....................................................................................36 引脚配置和功能描述 ....................................................................10 PLL设置 ......................................................................................37 典型性能参数 .................................................................................12 配置VCO调谐带 .......................................................................37 术语...................................................................................................17 自动选择VCO频段...................................................................37 串行端口操作 .................................................................................18 手动选择VCO频段...................................................................37 数据格式.....................................................................................18 模拟输出 ..........................................................................................38 串行端口引脚描述 ...................................................................18 发射DAC操作............................................................................38 串行端口选项 ............................................................................18 与调制器接口 ............................................................................39 数据接口 ..........................................................................................20 降低LO泄漏和干扰边带 .........................................................40 LVDS输入数据端口 .................................................................20 启动程序示例 .................................................................................41 字接口模式 ................................................................................20 器件配置寄存器映射和描述.......................................................42 字节接口模式 ............................................................................20 SPI配置寄存器 ..........................................................................44 数据接口配置选项 ...................................................................20 掉电控制寄存器........................................................................44 接口延迟线 ................................................................................22 中断使能0寄存器 .....................................................................44 FIFO操作 .........................................................................................23 中断使能1寄存器 .....................................................................44 复位FIFO ....................................................................................24 中断标志0寄存器 .....................................................................45 串行端口启动的FIFO复位 .....................................................24 中断标志1寄存器 .....................................................................45 帧启动的FIFO复位...................................................................24 中断选择0寄存器 .....................................................................45 数字数据路径 .................................................................................26 中断选择1寄存器 .....................................................................46 插值滤波器 ................................................................................26 DAC时钟接收器控制寄存器 .................................................46 数字调制.....................................................................................28 参考时钟接收器控制寄存器..................................................46 数据路径配置 ............................................................................29 PLL控制寄存器 .........................................................................47 数字正交增益和相位调整 ......................................................29 PLL控制寄存器 .........................................................................47 直流失调调整 ............................................................................29 PLL控制寄存器 .........................................................................47 反Sinc滤波器 .............................................................................30 PLL状态寄存器 .........................................................................48 Rev. 0 | Page 2 of 64 AD9142 PLL状态寄存器 ......................................................................... 48 NCO_PHASE_OFFSET1寄存器............................................. 55 IDAC FS调整LSB寄存器 ......................................................... 48 IQ_PHASE_ADJ0寄存器......................................................... 55 IDAC FS调整MSB寄存器........................................................ 48 IQ_PHASE_ADJ1寄存器......................................................... 55 QDAC FS调整LSB寄存器 ....................................................... 48 IDAC_DC_OFFSET0寄存器................................................... 55 QDAC FS调整MSB寄存器...................................................... 49 IDAC_DC_OFFSET1寄存器................................................... 55 芯片温度传感器控制寄存器.................................................. 49 QDAC_DC_OFFSET0寄存器................................................. 55 芯片温度LSB寄存器................................................................. 49 QDAC_DC_OFFSET1寄存器................................................. 56 芯片温度MSB寄存器 ............................................................... 49 IDAC_GAIN_ADJ寄存器 ....................................................... 56 芯片ID寄存器............................................................................ 49 QDAC_GAIN_ADJ寄存器...................................................... 56 中断配置寄存器........................................................................ 50 增益步进控制0寄存器............................................................. 56 同步控制寄存器........................................................................ 50 增益步进控制1寄存器............................................................. 56 帧复位控制寄存器 ................................................................... 50 发射使能控制寄存器............................................................... 57 FIFO水平配置寄存器 .............................................................. 51 DAC输出控制寄存器 .............................................................. 57 FIFO水平回读寄存器 .............................................................. 51 数据接收器测试控制寄存器.................................................. 57 FIFO控制寄存器....................................................................... 51 数据接收器测试控制寄存器.................................................. 57 数据格式选择寄存器............................................................... 52 器件配置0寄存器 ..................................................................... 58 数据路径控制寄存器............................................................... 52 版本寄存器 ................................................................................ 58 插值控制寄存器........................................................................ 52 器件配置1寄存器 ..................................................................... 58 过阈值控制0寄存器 ................................................................. 53 器件配置2寄存器 ..................................................................... 58 过阈值控制1寄存器 ................................................................. 53 DAC延迟和系统偏斜.................................................................... 59 过阈值控制2寄存器 ................................................................. 53 DAC延迟差异............................................................................ 59 输入功率回读LSB寄存器........................................................ 53 FIFO延迟差异 ........................................................................... 59 输入功率回读MSB寄存器 ...................................................... 53 时钟产生延迟差异 ................................................................... 60 NCO控制寄存器....................................................................... 54 校正系统偏斜 ............................................................................ 60 NCO_FREQ_TUNING_WORD0寄存器.............................. 54 封装和订购信息............................................................................. 61 NCO_FREQ_TUNING_WORD1寄存器.............................. 54 外形尺寸..................................................................................... 61 NCO_FREQ_TUNING_WORD2寄存器.............................. 54 订购指南..................................................................................... 61 NCO_FREQ_TUNING_WORD3寄存器.............................. 54 NCO_PHASE_OFFSET0寄存器............................................. 54 修订历史 2012年11月—修订版0：初始版 Rev. 0 | Page 3 of 64 AD9142 功能框图 INPUT POWER DETECTION fDAC /4 MOD IOUT1P IOUT1N DAC CLK 16 DAC 2 16-BIT IOUT2P IOUT2N GAIN 1 DAC_CLK INTERP MODE CTRL3 INTERP MODE CTRL2 INTERP MODE CTRL1 FIFO CTRL INTERFACE CTRL FRAMEP/ FRAMEN DAC 1 16-BIT 10 GAIN 2 NCO HB3 2× 16 OVER-THRESHOLD PROTECTION FIFO 8-SAMPLE LVDS DATA RECEIVER D0P/D0N HB2 2× HB1 2× DC OFFSET CONTROL COMPLEX MODULATION D15P/D15N GAIN AND PHSE CONTROL AD9142 INV SINC DCIP/DCIN 10 REF AND BIAS REFIO FSADJ INTERNAL CLOCK TIMING AND CONTROL LOGIC SERIAL INPUT/OUTPUT PORT POWER-ON RESET MULTICHIP SYNCHRONIZATION DAC_CLK CLOCK MULTIPLIER CLK RCVR DACCLKP DACCLKN REF RCVR REFP/SYNCP REFN/SYNCN 10930-001 RESET TXEN IRQ1 IRQ2 CS SCLK SYNC SDIO PROGRAMMING REGISTERS 图1. Rev. 0 | Page 4 of 64 AD9142 技术规格 直流规格 除非另有说明，TMIN至TMAX、AVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 =1.8 V、IOUTFS = 20 mA、最大采样速率。 表1. 参数 分辨率 精度 差分非线性(DNL) 积分非线性(INL) 主DAC输出 失调误差 增益误差 满量程输出电流 输出顺从电压范围 输出电阻 增益DAC单调性 ±0.5 LSB内的建立时间 主DAC温度漂移 失调 增益 基准电压 基准电压源 内部基准电压 输出电阻 模拟电源电压 AVDD33 CVDD18 数字电源电压 DVDD18 功耗 2倍模式 NCO关 NCO开 4倍模式 NCO关 NCO开 4倍模式 NCO关 NCO开 8倍模式 NCO关 NCO开 锁相环 反Sinc 低功耗模式(掉电) AVDD33 CVDD18 DVDD18 工作范围 测试条件/注释 最小值 典型值 16 最大值 ±2.1 ±3.7 使用内部基准源 基于FSADJ与AVSS之间的10 kΩ外部电阻 −0.001 −3.2 19.06 −1.0 0 2 19.8 单位 位 LSB LSB +0.001 4.7 +20.6 +1.0 % FSR % FSR mA V MΩ 10 保证 20 ns 0.04 100 30 ppm/°C ppm/°C ppm/°C 1.17 1.19 V kΩ 5 3.13 1.71 3.3 1.8 3.47 1.89 V V 1.71 1.8 1.89 V fDAC = 491.52 MSPS 700 870 mW mW 836 1085 mW mW 1030 1365 mW mW 1315 1815 70 113 mW mW mW mW mW mA mA mA °C fDAC = 737.28 MSPS fDAC = 983.04 MSPS fDAC = 1600 MSPS fDAC = 1474.56 MSPS −40 Rev. 0 | Page 5 of 64 +25 96.6 1.5 42.3 8.6 +85 AD9142 数字规格 除非另有说明，TMIN至TMAX、AVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 =1.8 V、IOUTFS = 20 mA、最大采样速率。 表2. 参数 CMOS输入逻辑电平 输入 逻辑高电平 逻辑低电平 CMOS输出逻辑电平 输出 逻辑高电平 逻辑低电平 LVDS接收器输入 输入电压范围 输入差分阈值 输入差分迟滞 接收机差分输入阻抗 DAC更新速率 DAC调整更新速率 DAC时钟输入(DACCLKP、DACCLKN) 差分峰峰值电压 共模电压 REFCLK/SYNCCLK输入(REFP/SYNCP、REFN/SYNCN) 差分峰峰值电压 共模电压 输入时钟频率 串行端口接口 最大时钟速率 最小脉冲宽度 高 低 建立时间 保持时间 建立时间 符号 VIA 或VIB VIDTH 测试条件/注释 最小值 典型值 最大值 单位 DVDD18 = 1.8 V DVDD18 = 1.8 V 1.2 DVDD18 = 1.8 V DVDD18 = 1.8 V 1.4 数据和帧输入 DCI输入 825 −100 −225 VIDTHH to VIDTHL RIN V V 0.4 V V 1675 +100 +225 20 120 1600 250 2倍插值 500 1.25 2000 mV V 100 500 1.25 2000 mV V MHz 1 GHz ≤ fVCO ≤ 2.1 GHz SCLK 450 40 MHz 12.5 12.5 SDIO 至SCLK SDIO 至SCLK CS 至SCLK Rev. 0 | Page 6 of 64 mV mV mV mV Ω MSPS MSPS 100 自偏置输入，交流耦合 tPWH tPWL tDS tDH tDCSB 0.6 1.5 0.68 2.38 1.4 ns ns ns ns ns AD9142 DAC延迟规格 除非另有说明，TMIN至TMAX、AVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 =1.8 V、IOUTFS = 20 mA、FIFO水平设为4(FIFO深度 的一半)。 表3. 参数 字接口模式 2倍插值 4倍插值 8倍插值 字节接口模式 2倍插值 4倍插值 8倍插值 各功能模块 调制 精 粗 反Sinc 相位补偿 增益补偿 测试条件/注释 精/粗调制，反sinc，增益/相位补偿关闭 最小值典型值 最大值 单位 134 244 481 DACCLK周期 DACCLK周期 DACCLK周期 145 271 506 DACCLK周期 DACCLK周期 DACCLK周期 17 10 20 12 16 DACCLK周期 DACCLK周期 DACCLK周期 DACCLK周期 DACCLK周期 精/粗调制，反sinc，增益/相位补偿关闭 延迟差异规格1 表4. 参数 DAC延迟差异 同步关 同步开 1 最小值 典型值 最大值 单位 2 1 DACCLK周期 DACCLK周期 DAC延迟定义为从数据样本输入AD9142到模拟输出开始改变所经过的时间。 交流规格 除非另有说明，TMIN至TMAX、AVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 =1.8 V、IOUTFS = 20 mA、最大采样速率。 表5. 参数 无杂散动态范围(SFDR) fDAC = 737.28 MSPS 带宽= 125 MHz 带宽= 270 MHz fDAC = 983.04 MSPS 带宽= 360MHz fDAC = 1228.8 MSPS 带宽= 200MHz 带宽= 500MHz fDAC = 1474.56 MSPS 带宽= 737MHz 带宽= 400MHz 双音交调失真(IMD) fDAC = 737.28 MSPS fDAC = 983.04 MSPS fDAC = 1228.8 MSPS fDAC = 1474.56 MSPS 测试条件/注释 −14 dBFS单音 fOUT = 200 MHz 最小值 典型值 最大值 单位 85 80 dBc dBc 85 dBc 85 75 dBc dBc 85 80 dBc dBc 80 82 80 85 79 dBc dBc dBc dBc dBc fOUT = 200 MHz fOUT = 280 MHz fOUT = 10 MHz fOUT = 280 MHz −6 dBFS各音 fOUT = 200 MHz fOUT = 200 MHz fOUT = 280 MHz fOUT = 10 MHz fOUT = 280 MHz Rev. 0 | Page 7 of 64 AD9142 参数 噪声谱密度(NSD) fDAC = 737.28 MSPS fDAC = 983.04 MSPS fDAC = 1228.8 MSPS fDAC = 1474.56 MSPS W-CDMA邻道泄漏比(ACLR) fDAC = 983.04 MSPS fDAC = 1228.8 MSPS fDAC = 1474.56 MSPS W-CDMA第二邻道泄漏比(ACLR) fDAC = 983.04 MSPS fDAC = 1228.8 MSPS fDAC = 1474.56 MSPS 测试条件/注释 8音，各音间隔500 kHz fOUT = 200 MHz fOUT = 200 MHz fOUT = 280 MHz fOUT = 10 MHz fOUT = 280 MHz 单载波 fOUT = 200 MHz fOUT = 20 MHz fOUT = 280 MHz fOUT = 20 MHz fOUT = 280 MHz 单载波 fOUT = 200 MHz fOUT = 20 MHz fOUT = 280 MHz fOUT = 20 MHz fOUT = 280 MHz 最小值 典型值 最大值 单位 −160 −161.5 −164.5 −166 −162.5 dBm/Hz dBm/Hz dBm/Hz dBm/Hz dBm/Hz 81 83 80 81 80 dBc dBc dBc dBc dBc 85 86 86 86 85 dBc dBc dBc dBc dBc 工作速度规格 表6. 插值系数 2× 4× 8× DVDD18, CVDD18 = 1.8 V ± 5% fINTERFACE (Mbps)最大值 fDAC (Mbps)最大值 250 500 250 1000 187.5 1500 DVDD18, CVDD18 = 1.8 V ± 2% 或 1.9 V ± 5% fINTERFACE (Mbps)最大值 fDAC (Mbps)最大值 250 500 250 1000 200 1600 Rev. 0 | Page 8 of 64 AD9142 绝对最大额定值 热阻 表7. 参数 AVDD33至AVSS、EPAD、CVSS、DVSS DVDD18、CVDD18至AVSS、EPAD、 CVSS、DVSS AVSS至EPAD、CVSS、DVSS EPAD至AVSS、CVSS、DVSS CVSS至AVSS、EPAD、DVSS DVSS至AVSS、EPAD、CVSS FSADJ、REFIO、IOUT1P/IOUT1N、 IOUT2P/IOUT2N至AVSS D[15:0]P/D[15:0]N、FRAMEP/FRAMEN、 DCIP/DCIN至EPAD、DVSS DACCLKP/DACCLKN、 REFP/SYNCP/REFN/SYNCN至CVSS RESET、IRQ1、IRQ2、CS、SCLK、 SDIO至EPAD、DVSS 结温 存储温度范围 额定值 −0.3 V至+3.6 V −0.3 V至+2.1 V 72引脚LFCSP封装的裸露焊盘(EPAD)必须焊接到接地层 −0.3 V至+0.3 V −0.3 V至+0.3 V −0.3 V至+0.3 V −0.3 V至+0.3 V −0.3 V至AVDD33 + 0.3 V 板。气流可增强散热，从而有效降低θJA和θJB。 (AVSS)。EPAD提供到电路板的电气、热和机械连接。 θ JA 、θ JB 和θ JC 典型值的测试条件为静止空气下的4层电路 表8. 热阻 封装 72引脚 LFCSP θJA 20.7 θJB 10.9 θJC 1.1 单位 °C/W −0.3 V至DVDD18 + 0.3 V −0.3 V至CVDD18 + 0.3 V 条件 EPAD焊接到 接地层 ESD警告 −0.3 V至 DVDD18 + 0.3 V 125°C −65°C至+150°C 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，不表示在这些条件下或者在任何其 它超出本技术规范操作章节中所示规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 Rev. 0 | Page 9 of 64 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放 电。尽管本产品具有专利或专有保护电路，但在遇 到高能量ESD时，器件可能会损坏。因此，应当采 取适当的ESD防范措施，以避免器件性能下降或功 能丧失。 AD9142 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 CVDD18 CVDD18 REFIO FSADJ AVDD33 IOUT1P IOUT1N AVDD33 CVDD18 CVDD18 DACCLKN DACCLKP CVDD18 CVDD18 AVDD33 IOUT2N IOUT2P AVDD33 引脚配置和功能描述 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 AD9142 TOP VIEW (Not to Scale) 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 CS SCLK SDIO IRQ1 IRQ2 DVDD18 DVDD18 D0N D0P D1N D1P DVDD18 D2N D2P D3N D3P D4N D4P NOTES 1. EXPOSED PAD (EPAD) MUST BE SOLDERED TO THE GROUND PLANE (AVSS). THE EPAD PROVIDES AN ELECTRICAL, THERMAL, AND MECHANICAL CONNECTION TO THE BOARD. 2. EPAD IS THE GROUND CONNECTION FOR CVSS AND DVSS. 10930-002 DVDD18 D11P D11N D10P D10N D9P D9N D8P D8N DCIP DCIN D7P D7N D6P D6N D5P D5N DVDD18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 CVDD18 REFP/SYNCP REFN/SYNCN CVDD18 RESET TXEN DVDD18 FRAMEP FRAMEN D15P D15N DVDD18 D14P D14N D13P D13N D12P D12N 图2. 引脚配置 表9. 引脚功能描述 引脚编号 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 引脚名称 CVDD18 REFP/SYNCP REFN/SYNCN CVDD18 RESET TXEN DVDD18 FRAMEP FRAMEN D15P D15N DVDD18 D14P D14N D13P D13N D12P D12N DVDD18 D11P D11N D10P D10N D9P 描述 1.8 V PLL电源。CVDD18为时钟接收器、时钟倍频器和时钟分配电路供电。 PLL参考时钟输入(+)。 PLL参考时钟输入(-)。 1.8 V PLL电源。CVDD18为时钟接收器、时钟倍频器和时钟分配电路供电。 复位，低电平有效。CMOS电平参考DVDD18。建议复位脉冲长度为1 μs。 高电平有效发射路径使能。CMOS电平参考DVDD18。此引脚为低电平将触发DAC中的三种可选操作。 详情参见表77中的寄存器0x43。 1.8 V数字电源。引脚7为数字内核、数字数据端口、串行端口输入/输出引脚、RESET、IRQ1和IRQ2供电。 帧输入(+)。 帧输入(-)。 数据位15 (MSB) (+)。 数据位15 (MSB) (-)。 1.8 V数字电源。引脚12为数字内核和数字数据端口供电。 数据位14 (+)。 数据位14 (-)。 数据位13 (+)。 数据位13 (-)。 数据位12 (+)。 数据位12 (-)。 1.8 V数字电源。引脚19为数字内核、数字数据端口、串行端口输入/输出引脚、RESET、IRQ1和IRQ2供电。 数据位11 (+)。 数据位11 (-)。 数据位10 (+)。 数据位10 (-)。 数据位9 (+)。 Rev. 0 | Page 10 of 64 AD9142 引脚编号 25 26 27 28 29 30 31 32 33 34 35 36 引脚名称 D9N D8P D8N DCIP DCIN D7P D7N D6P D6N D5P D5N DVDD18 37 38 39 40 41 42 43 D4P D4N D3P D3N D2P D2N DVDD18 44 45 46 47 48 D1P D1N D0P D0N DVDD18 49 DVDD18 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 IRQ2 IRQ1 SDIO SCLK CS AVDD33 IOUT2P IOUT2N AVDD33 CVDD18 CVDD18 DACCLKN DACCLKP CVDD18 CVDD18 AVDD33 IOUT1N IOUT1P AVDD33 FSADJ REFIO CVDD18 CVDD18 EPAD 描述 数据位9 (-)。 数据位8 (+)。 数据位8 (-)。 数据时钟输入(+)。 数据时钟输入(-)。 数据位7 (+)。 数据位7 (-)。 数据位6 (+)。 数据位6 (-)。 数据位5 (+)。 数据位5 (-)。 1.8 V数字电源。引脚36为数字内核、数字数据端口、串行端口输入/输出引脚、RESET、 IRQ1和IRQ2供电。 数据位4 (+)。 数据位4 (-)。 数据位3 (+)。 数据位3 (-)。 数据位2 (+)。 数据位2 (-)。 1.8 V数字电源。引脚43为数字内核、数字数据端口、串行端口输入/输出引脚、RESET、 IRQ1和IRQ2供电。 数据位1 (+)。 数据位1 (-)。 数据位0 (LSB) (+)。 数据位0 (LSB) (-)。 1.8 V数字电源。引脚48为数字内核、数字数据端口、串行端口输入/输出引脚、RESET、 IRQ1和IRQ2供电。 1.8 V数字电源。引脚49为数字内核、数字数据端口、串行端口输入/输出引脚、RESET、 IRQ1和IRQ2供电。 第二中断请求。开漏、低电平有效输出。应通过10 kΩ电阻将一个外部上拉电阻连接到DVDD18。 第一中断请求。开漏、低电平有效输出。应通过10 kΩ电阻将一个外部上拉电阻连接到DVDD18。 串行端口数据输入/输出。CMOS电平参考DVDD18。 串行端口时钟输入。CMOS电平参考DVDD18。 串行端口片选。低电平有效(CMOS电平参考DVDD18)。 3.3 V模拟电源。 QDAC正电流输出。 QDAC负电流输出。 3.3 V模拟电源。 1.8 V时钟电源。为时钟接收器和时钟分配电路供电。 1.8 V时钟电源。为时钟接收器和时钟分配电路供电。 DAC时钟输入(-)。 DAC时钟输入(+)。 1.8 V时钟电源。为时钟接收器和时钟分配电路供电。 1.8 V时钟电源。为时钟接收器和时钟分配电路供电。 3.3 V模拟电源。 IDAC负电流输出。 I IDAC正电流输出。 I 3.3 V模拟电源。 满量程电流输出调整。应将一个10 kΩ电阻连接在此引脚与AVSS之间。 基准电压源。标称1.2 V输出。REFIO去耦至AVSS。 1.8 V时钟电源。引脚71为时钟接收器、时钟倍频器和时钟分配电路供电。 1.8 V时钟电源。引脚72为时钟接收器、时钟倍频器和时钟分配电路供电。 裸露焊盘。裸露焊盘(EPAD)必须焊接到接地层(AVSS)。EPAD提供到电路板的电气、热和机械连接。 Rev. 0 | Page 11 of 64 AD9142 典型工作特性 0 –60 fDAC = 737.28MHz fDAC = 983.04MHz fDAC = 1228.8MHz fDAC = 1474.56MHz –10 –65 IN-BAND SFDR (dBc) –20 –30 SFDR (dBc) BW BW BW BW –40 –50 –60 = 80MHz, –6dBFS = 80MHz, –12dBFS = 300MHz, –6dBFS = 300MHz, –12dBFS –70 –75 –80 –70 –85 –80 0 100 200 300 400 500 600 700 800 fOUT (MHz) 0 BW BW BW BW –65 IN-BAND SFDR (dBc) –40 –50 –60 –70 60 –80 140 160 180 200 –70 –75 –80 100 200 300 400 500 600 700 800 < –85 10930-005 0 0 –20 50 100 150 200 250 300 fOUT (MHz) 图7. 单音SFDR(二次谐波除外)与fOUT 的关系(80 MHz和 300 MHz带宽，fDAC = 983.04 MHz) –60 0dBFS –6dBFS –12dBFS –16dBFS –10 0 10930-006 –85 MEANS ≤ –85 图4. 第一奈奎斯特区中单音二次谐波与fOUT 的关系 (数字倒退，fDAC = 1474.56 MHz) BW BW BW BW –65 IN-BAND SFDR (dBc) –30 –40 –50 –60 –70 –80 = 80MHz, –6dBFS = 80MHz, –12dBFS = 300MHz, –6dBFS = 300MHz, –12dBFS –70 –75 –80 –85 –90 –85 MEANS ≤ –85 0 100 200 300 400 500 600 700 fOUT (MHz) 800 10930-007 THIRD HARMONIC (dBc) 120 –85 fOUT (MHz) –100 100 = 80MHz, –6dBFS = 80MHz, –12dBFS = 300MHz, –6dBFS = 300MHz, –12dBFS –90 –100 80 < –85 0 50 100 150 200 250 300 350 fOUT (MHz) 图8. 单音SFDR(二次谐波除外)与fOUT 的关系(80 MHz和 300 MHz带宽，fDAC = 1228.8 MHz) 图5. 第一奈奎斯特区中单音三次谐波与fOUT 的关系 (数字倒退，fDAC = 1474.56 MHz) Rev. 0 | Page 12 of 64 10930-008 SECOND HARMONIC (dBc) –60 –30 40 图6. 单音SFDR(二次谐波除外)与fOUT 的关系(80 MHz和 300 MHz带宽，fDAC = 737.28 MHz) 0dBFS –6dBFS –12dBFS –16dBFS –20 20 fOUT (MHz) 图3. 不同fDAC 下第一奈奎斯特区中单音(0 dBFS) SFDR与fOUT 的关系 –10 0 10930-004 –85 MEANS ≤ –85 < –85 10930-003 –90 AD9142 –60 BW BW BW BW 0.6MHz TONE SPACING 16MHz TONE SPACING 35MHz TONE SPACING –20 –70 –40 IMD (dBc) IN-BAND SFDR (dBc) –65 0 = 80MHz, –6dBFS = 80MHz, –12dBFS = 300MHz, –6dBFS = 300MHz, –12dBFS –75 –80 –60 –80 –85 –100 100 150 200 250 300 350 fOUT (MHz) –120 0 –20 –152 –156 NSD (dBm/Hz) IMD (dBc) –40 –50 –60 500 600 700 800 800 800 –158 –160 –162 –164 –70 –166 –80 100 200 300 400 500 600 700 800 –168 10930-011 0 fOUT (MHz) 0 0 200 300 400 500 600 700 图13. 不同fDAC 下单音(0 dBFS) NSD与fOUT 的关系 –152 0dBFS –6dBFS –9dBFS –20 100 fOUT (MHz) 图10. 不同fDAC 下双音三阶IMD与fOUT 的关系 0dBFS –6dBFS –12dBFS –16dBFS –154 –156 NSD (dBm/Hz) –40 –60 –80 –158 –160 –162 –164 –100 –120 –166 0 100 200 300 400 500 600 700 fOUT (MHz) 800 10930-013 IMD (dBc) 400 fDAC = 737.28MHz fDAC = 983.04MHz fDAC = 1228.8MHz fDAC = 1474.56MHz –154 –30 –90 300 图12. 不同音间隔下双音三阶IMD与fOUT 的关系 (fDAC = 1474.56 MHz) fDAC = 737.28MHz fDAC = 983.04MHz fDAC = 1228.8MHz fDAC = 1474.56MHz –10 200 fOUT (MHz) 图9. 单音SFDR(二次谐波除外)与fOUT 的关系(80 MHz和 300 MHz带宽，fDAC = 1474.56 MHz) 0 100 10930-010 50 10930-012 0 10930-009 < –85 10930-014 –85 MEANS ≤ –85 –168 0 100 200 300 400 500 600 700 fOUT (MHz) 图14. 单音NSD与fOUT 的关系(数字倒退， fDAC = 1474.56 MHz) 图11. 双音三阶IMD与fOUT 的关系(数字倒退， fDAC = 1474.56 MHz) Rev. 0 | Page 13 of 64 AD9142 –150 –60 737.2MHz 983.04MHz 1228.8MHz 1474.56MHz –152 –154 –65 –156 –70 –158 ACLR (dBc) NSD (dBm/Hz) fDAC = 1474.56MHz, PLL OFF, 0dBFS fDAC = 1474.56MHz, PLL ON, 0dBFS fDAC = 1228.8MHz, PLL OFF, 0dBFS fDAC = 1228.8MHz, PLL ON, 0dBFS –160 –162 –75 –80 –164 –166 –85 0 100 200 300 400 500 600 700 800 fOUT (MHz) –90 10930-200 –170 100 200 300 400 500 600 700 800 fOUT (MHz) 图15. 不同fDAC 下IC WCDMA NSD与fOUT 的关系 –150 0 10930-101 –168 图18. 1C WCDMA第二ACLR与fOUT 的关系(PLL开启和关闭) PLL OFF PLL ON –152 –154 NSD (dBm/Hz) –156 –158 –160 –162 –164 0 100 200 300 400 500 600 700 800 fOUT (MHz) 10930-016 –168 10930-015 –166 图16. 单音NSD与fOUT 的关系(fDAC = 1474.28 MHz，PLL开启和关闭) –60 fDAC = 1474.56MHz, PLL OFF, 0dBFS fDAC = 1474.56MHz, PLL ON, 0dBFS fDAC = 1228.8MHz, PLL OFF, 0dBFS fDAC = 1228.8MHz, PLL ON, 0dBFS –65 –70 –75 –80 0 100 200 300 400 500 600 700 800 fOUT (MHz) 图17. 1C WCDMA第一ACLR与fOUT 的关系(PLL开启和关闭) 10930-017 –85 10930-100 ACLR (dBc) 图19. 双音三阶IMD性能(IF = 280 MHz，fDAC = 1474.28 MHz) 图20. 1C WCDMA ACLR性能(IF = 280 MHz，fDAC = 1474.28 MHz) Rev. 0 | Page 14 of 64 AD9142 1.4 2× INTERPOLATION 4× INTERPOLATION 8× INTERPOLATION 1.2 POWER (W) 1.0 0.8 0.6 0.4 200 400 600 800 1000 1200 1400 1600 1800 1600 1800 10930-024 0 1600 10930-022 10930-018 0 fDAC (MHz) 图21. 单音fDAC = 1474.56 MHz， fOUT = 280 MHz，−14 dBFS 10930-021 0.2 图24. 不同插值下总功耗与fDAC 的关系 450 2× INTERPOLATION 4× INTERPOLATION 8× INTERPOLATION 400 350 DVDD18 (mA) 300 250 200 150 100 50 10930-019 0 0 200 400 600 800 1000 1200 1400 fDAC (MHz) 图22. 4C WCDMA ACLR性能(IF = 280 MHz， fDAC = 1474.28 MHz) 图25. 不同插值下DVDD18电流与fDAC 的关系 0.30 NCO INV SINC DIG GAIN, PHASE, AND OFFSET 0.25 DVDD18 (mA) 0.20 0.15 0.10 10930-020 0.05 图23. 单音SFDR(fDAC = 1474.56 MHz，4倍插值， fOUT = 10 MHz，−14 dBFS) 0 0 200 400 600 800 1000 1200 1400 fDAC (MHz) 图26. 不同数字功能下DVDD18电流与fDAC 的关系 Rev. 0 | Page 15 of 64 AD9142 250 CVDD18 PLL OFF AVDD33 CVDD18 PLL ON 150 100 50 0 0 200 400 600 800 1000 1200 1400 fDAC (MHz) 1600 10930-023 SUPPLY CURRENT (mA) 200 图27. CVDD18、AVDD33电流与fDAC 的关系 Rev. 0 | Page 16 of 64 AD9142 术语 积分非线性(INL) 建立时间 INL指实际模拟输出与理想输出的最大偏差，理想输出由 建立时间指输出达到并保持在以最终值为中心的规定误差 从零电平到满量程所画的直线确定。 范围内所需的时间，从输出跃迁开始时测量。 差分非线性(DNL) 无杂散动态范围(SFDR) DNL用于衡量数字输入代码改变1 LSB时模拟值(用满量程归 SFDR指DC至DAC奈奎斯特频率范围内输出信号与杂散信 一化)的变化。 号的峰值幅度之差，用dB表示。通常，插值滤波器会抑制 此频段中的能量。因此，该特性衡量的是插值滤波器的工 失调误差 失调误差指输出电流与理想值0 mA的偏差。对于IOUT1P， 作性能以及其它寄生耦合路径对DAC输出的影响。 当所有输入均置0时，预期输出为0 mA。对于IOUT1N，当 信噪比(SNR) 所有输入均置1时，预期输出为0 mA。 SNR指实测输出信号的均方根值与奈奎斯特频率以下除前 六次谐波和直流以外所有其它频谱成分的均方根和之比， 增益误差 增益误差指实际输出范围与理想输出范围的差异。所有输 用分贝(dB)表示。 入均置1时的输出与所有输入均置0时的输出之差即为实际 插值滤波器 范围。 如果以f DATA 的倍率(插值速率)对DAC的数字输入进行采 输出顺从电压范围 样，可以构建一个在fDATA/2附近具有陡峭跃迁带的数字滤 输出电压范围指电流输出DAC输出端的容许电压范围。超 出最大限值工作可能会引起输出级饱和或击穿，导致非线 波器，这样就能大大抑制通常出现在fDAC(输出数据速率)附 近的镜像。 性性能。 邻道泄漏比(ACLR) 温度漂移 ACLR指一个信道相对于其相邻信道的测量功率之比，用 温度漂移衡量环境温度(25°C)值与TMIN或TMAX值之间的最大 相对于载波的分贝数(dBc)表示。 变化范围。失调和增益漂移用每摄氏度(°C)满量程范围 复数镜像抑制 (FSR)的 ppm表 示 ； 基 准 电 压 漂 移 用 每 摄 氏 度 ppm表 示 在传统的两部分上变频中，第二IF频率附近会在创建两个 (ppm/°C)。 镜像。这些镜像会浪费发射机功率和系统带宽。如果将第 二复数调制器的实部与第一复数调制器串联，就能抑制第 电源抑制(PSR) PSR衡量电源从最小额定电压变为最大额定电压时满量程 二IF附近的上方或下方频率镜像。 输出的最大变化。 Rev. 0 | Page 17 of 64 AD9142 串行端口操作 串行端口是一种灵活的同步串行通信端口，可以很方便地 A14至A0(指令字的位14至位0)决定通信周期数据传输阶段 与多种工业标准微控制器和微处理器接口。该串行I/O兼 要访问的寄存器。对于多字节传输，A14是起始地址，器 容大多数同步传输格式，包括Motorola SPI和Intel® SSR协 件根据SPI_LSB_FIRST位产生其余的寄存器地址。 议。此接口可进行读/写操作，访问所有AD9142配置寄存 器。支持MSB优先和LSB优先传输格式。该串行端口接口 是一个仅有3线的接口，输入和输出共用一个输入/输出引 脚(SDIO)。 串行端口引脚功能描述 串行时钟(SCLK) 串行时钟引脚用于同步输入/输出器件的数据，并运行内部 状态机。SCLK的最大频率为40 MHz。所有数据输入记录在 52 SDIO SCLK的上升沿。所有数据都在SCLK的下降沿输出。 10930-025 54 CS SPI PORT 53 SCLK 片选(CS) CS是一个低电平有效输入，用于启动并选通一个通信周 图28. 串行端口接口引脚 AD9142的通信周期分为两个阶段。第一阶段是指令周期 (将指令字节写入器件)，与前16个SCLK上升沿重合。指令 字向串行端口控制器提供有关数据传输周期(即通信周期 期。它支持多个器件使用相同的串行通信线路。当CS输入 为高电平时，SDIO引脚进入高阻态。在通信周期中，CS 应保持低电平。 第二阶段)的信息，第一阶段指令字明确即将发生的数据 串行数据I/O (SDIO) 传输是读操作还是写操作，以及随后数据传输的起始寄存 SDIO引脚是双向数据线。 器地址。 串行端口选项 当CS引脚由逻辑高电平变为逻辑低电平时，串行端口时序 该串行端口支持MSB优先和LSB优先两种数据格式。此功 复位到指令周期的初始状态。从此状态开始的16个SCLK上 能由SPI_LSB_FIRST位(寄存器0x00的位6)控制。默认是 升沿代表当前I/O操作的指令位。 MSB优先(LSB_FIRST = 0)。 其余SCLK边沿用于通信周期的第二阶段。第二阶段是器件 当SPI_LSB_FIRST = 0(MSB优先)时，指令和数据位必须按 与系统控制器之间发生实际数据传输的阶段。通信周期第 照从MSB到LSB的顺序写入。采用MSB优先格式的多字节 二阶段传输一个数据字节。写入各传输字节的最后一位 数据传输由一个包括最高有效数据字节寄存器地址的指令 时，寄存器立即改变，但频率调谐字和NCO相位偏移除 字开始。后续数据字节必须按照从高地址到低地址的顺序 外，这些寄存器仅在频率调谐字(FTW)更新位置1时改变。 传输。在MSB优先模式下，多字节通信周期每传输一个数 数据格式 据字节，串行端口的内部字地址产生器便递减1。 指令字节包含的信息如表10所示。 当SPI_LSB_FIRST = 1(LSB优先)时，指令和数据位必须按照 从LSB到MSB的顺序写入。采用LSB优先格式的多字节数据 表10. 串行端口指令字 I15 (MSB) R/W 传输由一个包括最低有效数据字节寄存器地址的指令字开 I[14:0] A[14:0] 始。后续数据字节必须按照从低地址到高地址的顺序传 R/W(指令字的位15)决定指令字写周期结束后是进行读操 输。在LSB优先模式下，多字节通信周期每传输一个数据 作还是写操作。逻辑1表示读操作，而逻辑0表示写操作。 字节，串行端口的内部字地址产生器便递增1。 如果MSB优先模式有效，串行端口控制器的数据地址将从 写入0x00以进行多字节I/O操作的数据地址开始递减。如果 LSB优先模式有效，串行端口控制器的数据地址将从写入 0xFF以进行多字节I/O操作的数据地址开始递增。 Rev. 0 | Page 18 of 64 AD9142 tDCSB INSTRUCTION CYCLE tSCLK DATA TRANSFER CYCLE CS CS tPWH SCLK R/W A14 A13 A3 A2 A1 A0 D7N D6N D5N D30 D20 D10 D00 tDS SDIO 图29. 串行寄存器接口时序(MSB优先) INSTRUCTION CYCLE tDH INSTRUCTION BIT 15 INSTRUCTION BIT 14 10930-028 SCLK 10930-026 SDIO tPWL 图31. 串行端口寄存器写操作时序图 CS DATA TRANSFER CYCLE CS A0 A1 A2 A12 A13 A14 R/W D00 D10 D20 D4N D5N D6N D7N 10930-027 SDIO tDV SDIO DATA BIT n DATA BIT n – 1 图32. 串行端口寄存器读操作时序图 图30. 串行寄存器接口时序(LSB优先) Rev. 0 | Page 19 of 64 10930-029 SCLK SCLK AD9142 数据接口 LVDS输入数据端口 字节接口模式 AD9142有一条16位LVDS总线，支持字格式(16位)或字节 在字节模式下，输入数据流的序列必须是I[15:8]、I[7:0]、 格式(8位)的16位I和Q数据。在字接口模式下，数据通过完 Q[15:8]、Q[7:0]。为使输入数据字节的顺序正确对齐，需 整的16位数据总线发送。在字节接口模式下，数据通过低 要一个帧信号。DCI信号和帧信号均与数据保持时序一 8位(D7至D0)LVDS总线发送。表11列出了各种模式下的总 致。帧的上升沿表示序列起始。帧可以是一次性信号或周 线引脚分配和SPI寄存器配置。 期性信号，只要其第一个上升沿能被器件正确捕捉到。对 于一次性帧，帧脉冲需保持高电平至少一个DCI周期。对 表11. LVDS数据输入模式 于周期性帧，频率必须为： SPI寄存器配置 寄存器0x26的位0 = 0 寄存器0x26的位0 = 1 引脚分配 D15至D0 D7 至D0 fDCI/(2 × n) 其中，n是正整数1、2、3、… 字接口模式 在字模式下，数字时钟输入(DCI)信号是一个参考位，用 于产生双倍数据速率(DDR)数据采样时钟。DCI信号与数 据保持时序一致。IDAC数据使用DCI的上升沿，QDAC数 字节模式下的信号时序实例如图34所示。 BYTE MODE 据使用DCI的下降沿，如图33所示。 Q0 I1 FRAME Q1 DCI 图33. 字模式时序图 Q0[15:8] Q0[7:0] 图34. 字节模式时序图 10930-030 I0 I0[7:0] DCI WORD MODE INPUT DATA[15:0] I0[15:8] INPUT DATA[7:0] 10930-031 接口模式 字 字节 数据接口配置选项 为给数据接口提供更大的灵活性，器件提供了一些额外的 选项，如表12所示。 表12. 数据接口配置选项 寄存器0x26 数据格式(位7) 数据配对(位6) 数据总线反转(位5) Rev. 0 | Page 20 of 64 功能 选择二进制或二进制补码格式。 表示数据输入端的I/Q数据配对 方式。允许接收到的I和Q数据 以不同方式配对。 交换数据输入端口的位序。重新 映射从D[15:0]到D[0:15]的输入数据。 AD9142 LVDS输入电平要求 DCI接收器要求输入端至少有±225 mV摆幅。图35显示了LVDS AD9142中有两类LVDS接收器。16位数据总线和帧输入采 输入配置及所需的摆幅。DCI一般是从与数据源中的数 用相同的LVDS接收器设计。DCI使用不同的LVDS设计。 据相同的库中产生，因此建议LVDS驱动器的输出摆幅应 两种LVDS接收器的主要区别是所需的输入差分摆幅不 大于所需的DCI输入电平，从而同时满足输入数据和DCI 同。数据总线和帧接收器要求输入端至少有±100 mV摆幅。 要求。 AD9142 + Dn 100Ω DATA RECEIVER TO INTERNAL DIGITAL – DnP DnN GND VCM = (VINP + VINN)/2 = 1.2V + DCI 100Ω DCI RECEIVER TO INTERNAL DIGITAL – DCIP DCIN AD9142 LVDS INPUT CONFIGURATION DCIP 1.32V DCIN 1.1V 1.25V 1.15V DnP DnN +225mV 0V DCI +100mV 0V –100mV Dn –225mV AD9142 DCI INPUT LVDS LEVEL AD9142 DATA AND FRAME INPUT LVDS LEVEL 图35. 数据接口电压摆幅要求 Rev. 0 | Page 21 of 64 10930-038 GND AD9142 接口延迟线 接口时序要求 器件提供了一条四抽头延迟线，以便用户调整数据总线 下例说明如何计算数据源处的最佳延迟，从而在基于延迟 与DCI之间的时序。表13给出了各延迟抽头的建立和保持 线的模式下实现最佳采样时序： 时间。 延迟线使能时，DCI上存在固定的1.9 ns延迟。每个抽头给 该固定延迟增加标称值300 ps的延迟。为实现最佳的时序裕 量，也就是将建立和保持窗口设置在数据眼的中点，用户 可能需要在数据总线上增加一个相对于数据源中DCI的延 迟。图36显示了一个计算最佳外部延迟的实例。 • fDCI = 200 MHz • 延迟设置 = 0 图36中的阴影区域是设置为0的接口建立和保持时间。为 了优化接口时序，必须将此窗口置于数据跃迁的中点。输 入为双倍数据速率，因而可用的数据周期为2.5 ns。相对于 数据源处的DCI，最佳数据总线延迟可计算如下： 表13. 建立和保持时间 延迟设置 寄存器0x5E[7:0] 寄存器0x5F[2:0] tS (ns)1 tH (ns) |tS + tH| (ns) 1 0x07 0x0 −1.50 2.82 1.32 2 0x7F 0x0 −1.70 3.23 1.53 3 0xFF 0x5 −1.93 3.64 1.71 负号表示建立时间的方向。建立时间位于时钟沿左侧时，定义为正； 位于时钟沿右侧时，定义为负。 t DELAY = (| t S | + | t H |) 2 − t DATA PERIOD = 1.88 − 1.25 = 0.63 ns 2 使能基于延迟线的模式的SPI序列 要使能基于延迟线的模式，建议使用以下SPI序列： 1. 0x79 → 0x18 /* Configure Data Interface */ 2. 0x5E → 0x00 /* Delay setting 0 */0x5F → 0x00 3. 0x5F[3] → 1b /* Enable the delay line */ tDELAY = 0.63ns tDATA PERIOD = 2.5ns INPUT DATA [15:0] WITH OPTIMIZED DELAY DATA EYE |tS| = 1.25ns |tH| = 2.51ns DCI = 200MHz NO DATA TRANSITION 图36. 基于延迟线的模式中的接口时序示例 Rev. 0 | Page 22 of 64 10930-039 1 0 0x00 0x0 −1.25 2.51 1.26 AD9142 FIFO操作 如“数据接口”部分所述，AD9142的数据接收器采用源同步 数据路径。每次从FIFO读取数据到数据路径时，读指针的 定时。源同步定时的本质是在接收器件产生一个单独的时 值就会递增。FIFO指针以数据速率(DACCLK速率除以插 钟域。在DAC中，它是DAC时钟域，即DACCLK。因此， 值比)递增。 DAC内部有两个时钟域：DCI和DACCLK。这两个时钟域常 只要FIFO没有上溢(满)或下溢(空)，就会通过FIFO传输有 常不同步，需要额外的一级来调整时序才能正确传输数据。 效数据。当写指针和读指针指向同一FIFO位置时，即产生 在AD9142中，DCI与DACCLK域之间插入一个FIFO级，用 上溢或下溢条件。这种同时访问会导致FIFO数据传输不可 以将接收到的数据传入DAC的内核时钟域(DACCLK)。 靠，因此必须避免。 AD9142包含一个双通道、16位宽、8字深的FIFO。FIFO充 一般而言，写入和读取FIFO的数据速率相同，使得FIFO深 当一个缓冲器，吸收两个时钟域之间的时序差异。由于该 度保持不变。如果数据写入FIFO的速度快于数据读出的速 FIFO的深度，系统中两个时钟域之间的时序预算非常宽松。 度，FIFO深度将增加。如果数据读出FIFO的速度快于数据 图37显示了FIFO数据路径的框图。输入数据先被锁存至器 写入的速度，FIFO深度将降低。为获得最佳时序余量， 件，经过格式化后写入FIFO写指针所决定的FIFO寄存器。 FIFO深度应保持接近半满状态(写指针与读指针值相差4)。 每次有新数据载入FIFO时，写指针的值就会递增。另一方 FIFO深度代表FIFO流水线延迟，是AD9142总延迟的一部分。 面，器件从读指针决定的FIFO寄存器读取数据并馈入数字 FIFO WRITE CLOCK FIFO READ CLOCK DACCLK ÷INT FIFO FIFO SLOT 0 FIFO SLOT 2 DATA RECEIVER LATCHED DATA [15:0] READ POINTER FIFO SLOT 4 I/Q[31:0] WRITE POINTER FRAME I DAC FIFO SLOT 5 FIFO SLOT 6 Q[15:0] Q[15:0] Q DATA PATH Q DAC FIFO SLOT 7 RESET LOGIC SPI FIFO RESET REG 0x25[0] FIFO LEVEL FIFO LEVEL REQUEST REG 0x23 图37. FIFO框图 Rev. 0 | Page 23 of 64 10930-040 INPUT DATA [15:0] FIFO SLOT 3 DATA FORMAT I[15:0] I DATA PATH FIFO SLOT 1 RETIMED DCI DCI I[15:0] AD9142 FIFO复位 串行端口启动的FIFO复位 器件上电时，读指针和写指针开始从任意槽在FIFO中周 SPI启动的FIFO复位是最常用的FIFO复位方法。要通过串 转，因此FIFO深度是未知的。为避免同时对相同的FIFO地 行端口初始化FIFO水平，FIFO_SPI_RESET_REQUEST(寄 址执行读取和写入，以及确保从上电到掉电的流水线延迟 存器0x25[0])应从0变为1，再变回0。完成对此寄存器的写 固定，每次器件上电或唤醒时，必须将FIFO指针复位到已 操 作 后 ， FIFO水 平 初 始 化 到 请 求 的 FIFO水 平 ， FIFO_ 知状态。此状态在请求的FIFO水平中指定(FIFO深度和 SPI_RESET_ACK(寄存器0x25[1])回读值设为1。FIFO水平 FIFO水平在本文中可换用)，包括两个部分：整数FIFO水 回读与FIFO水平请求格式相同，且应在请求水平的±1 平和小数FIFO水平。 DACCLK周期内。例如，在4倍插值下，如果请求的值为 整数FIFO水平表示读取点和写入点之间的状态差，单位为 0x40，则回读值应为下列值之一：0x33、0x40或0x41。±1 输入数据周期(1/fDATA)。小数FIFO水平表示比输入数据周 期小的FIFO指针之差。小数FIFO水平的分辨率为输入数据 DACCLK周期范围表示在不开启同步的情况下从上电到上 电的默认DAC延迟不确定性。 周期除以插值比，因此等于一个DACCLK周期。 串行端口FIFO复位的推荐步骤如下： 确切的FIFO水平，也就是FIFO延迟，可通过下式计算： 1. 将DAC配置为所需的插值模式(寄存器0x28[1:0])。 2. 确保DACCLK和DCI在运行且时钟输入稳定。 FIFO延迟 = 整数水平 + 小数水平 由于FIFO有8个数据槽，因此存在8个可能的FIFO整数水 平。AD9142支持的最大插值率为8倍插值。因此，可能的 FIFO小数水平也有8个。寄存器0x23中的两个3位寄存器分 别表示整数水平和小数水平：位[6:4]表示FIFO整数水平； 位[2:0]表示FIFO小数水平。例如，如果插值率为4倍，要 求 的 总 FIFO深 度 为 4.5输 入 数 据 周 期 ， 则 应 将 FIFO_ LEVEL_CONFIG(寄存器0x23)设置为0x42(4表示4个数据周 期，2表示2个DAC周期，它是数据周期的一半)。注意， 在4倍插值情况下，可能的小数水平有4个。表14显示了在 3. 如果要求的值不是0x40，应将寄存器0x23设置为自定 义值。 4. 将寄存器0x25[0]置1，以请求复位FIFO水平。 5. 将寄存器0x25[1]置1，验证器件已对该请求做出应答。 6. 将寄存器0x25[0]置0，以撤除该请求。 7. 将寄存器0x25[1]置0，验证器件已撤销应答信号。 8. 多次回读寄存器0x24，验证实际FIFO水平已设置到请求 的水平，且回读值稳定。设计保证回读值应在请求水平 的±1 DACCLK范围内。 帧启动的FIFO复位 不同插值率模式下配置所需FIFO水平的其它例子。 帧输入有两种功能，一种功能是在字节接口模式下指示字 表14. FIFO水平配置示例 插值率 2× 4× 8× FIFO 水平示例 (1/fDATA) 3 + 1/2 4 + 1/4 4 + 3/8 整数水平 (寄存器0x23[6:4]) 3 4 4 节流的开始位置，如“数据接口”部分所述；另一种功能是 小数水平 (寄存器0x23[2:0]) 1 1 3 至少在将完整数据载入I和Q DAC所需的时间段内将帧信号 置位高电平，从而初始化FIFO水平。这相当于字模式下的 一个DCI周期或字节模式下的两个DCI周期。注意，当仅 用来组装字节流时，帧脉冲长度的这一要求比帧信号要 FIFO水平默认为4.0。可以将它设置为0.0到7.x之间的任意 长。该器件支持连续帧或一次性帧信号。 允许值。x的最大允许值是插值率减去1。例如，在8倍插 在连续复位模式下，FIFO会对每个有效帧脉冲做出响应并 值下，x的最大允许值为7。 复 位 自 身 。 在 一 次 性 复 位 模 式 下 ， FIFO仅 对 FRAME_ 可使用下面两种方法来复位FIFO并初始化FIFO水平： RESET_MODE位(寄存器0x22[1:0])设置之后的第一个有效 • 串行端口(SPI)启动的FIFO复位。 位一次，防止FIFO在周期性复位后的两个状态之间来回切 • 帧启动的FIFO复位。 帧脉冲做出响应。因此，即使是连续帧输入，FIFO也仅复 换。一次性帧复位模式是默认的推荐模式。 Rev. 0 | Page 24 of 64 AD9142 帧启动的FIFO复位的推荐步骤如下： FIFO状态监控 1. 将DAC配置为所需的插值模式(寄存器0x28[1:0])。 实时FIFO状态可通过SPI寄存器0x24监视，它反映FIFO复 位后的实时FIFO深度。如果系统中无时序漂移，此回读值 2. 确保DACCLK和DCI在运行且时钟输入稳定。 3. 如果要求的值不是0x40，应将寄存器0x23设置为自定 义值。 4. 将FRAME_RESET_MODE位(寄存器0x22[1:0])设置为00b。 5. 将0或1写入EN_CON_FRAME_RESET(寄存器0x22[2])， 选择连续模式或单次模式。 6. 将帧输入从0变为1，然后变回0。脉冲宽度必须长于最 低要求。 应保持FIFO复位后的值。若有时序漂移或其它异常定时情 况，FIFO水平回读值可能会改变。然而，只要FIFO不上溢 或下溢，数据传输就不会出错。寄存器0x06中的状态位 [2:0]指示是否存在FIFO下溢、上溢或类似情况。可将这三 个位的状态锁存起来，用于触发硬件中断IRQ1和IRQ2。 要使能锁存和中断，应配置寄存器0x03和寄存器0x04中的 相应位。 a. 如果帧输入是一个连续时钟，应开启该信号。 7. 回读FRAME_RESET_ACK(寄存器0x22[3])，验证复位已 完成。 8. 多次回读寄存器0x24，验证实际FIFO水平已设置到请求 的水平，且回读值稳定。设计保证回读值应在请求水平 的±1 DACCLK范围内。 Rev. 0 | Page 25 of 64 AD9142 数字数据路径 HB1 HB3 HB2 COARSE AND FINE MODULATION DIGITAL GAIN AND PHASE AND OFFSET ADJUSTMENT INV SINC 10930-041 INPUT POWER DETECTION AND PROTECTION 图38. 数字数据路径框图 0.02 图38显示了数字数据路径的功能框图。数字处理包括： • 输入功率检测模块 0 • 一个正交调制器，包括一个高分辨率NCO和一个fS/4粗 调制模块 • 一个反sinc滤波器 • 一个增益、相位和失调调整模块 MAGNITUDE (dB) • 三个半带插值滤波器 插值滤波器接受I和Q数据流，并将它们当作两个独立的数 –0.02 –0.04 –0.06 –0.08 –0.10 0 0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40 0.45 FREQUENCY (Hz) 制和相位调整功能时，需要正交输入数据。 10930-042 据流进行处理，而正交调制器和相位调整模块则是将I和Q 数据流当作一个正交数据流进行处理。因此，使用数字调 图39. 2倍模式的通带详情 插值滤波器 10 发射路径包括三个插值滤波器，各插值滤波器都将输出数 0 据速率提高2倍并执行低通滤波。半带(HB)滤波器以级联 –10 AD9142提供三种插值模式(参见表6)。各种工作提供不同的 可用信号带宽。模式选择取决于所需的信号带宽和DAC更 新速率。表6给出了各种插值模式的最大速度和信号带宽。 MAGNITUDE (dB) –20 方式提供4倍或8倍的插值比。 –30 –40 –50 –60 –80 大于85 dB的频率范围。 –90 –100 2倍插值模式 图39和图40显示了2倍模式的通带和全带滤波器响应。注 意，从过渡带到阻带的过渡远远比从通带到过渡带的过 渡激烈。因此，当所需的输出信号不在规定的通带以内 时，由于通带平坦度下降，理应由阻带抑制的信号镜像 的上升速度将快于信号本身的下降速度。如果镜像抑制 性能的下降幅度可以接受，或者可通过DAC输出端的模 拟低通滤波器进行补偿，则可以让输出信号超过指定的 可用信号带宽。 Rev. 0 | Page 26 of 64 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 FREQUENCY (Hz) 图40. 2倍模式的全带响应 1.6 1.8 2.0 10930-043 –70 可用带宽定义为滤波器通带纹波小于±0.001 dB且阻带抑制 AD9142 4倍插值模式 10 0 图41和图42显示了4倍模式的通带和全带滤波器响应。 –10 0.02 MAGNITUDE (dB) –20 –0.02 –30 –40 –50 –60 –70 –0.04 –80 –0.06 –90 –100 –0.08 0 0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40 0.45 FREQUENCY (Hz) 图41. 4倍模式的通带详情 10 0 –10 MAGNITUDE (dB) –20 –30 –40 –50 –60 –70 –80 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 FREQUENCY (Hz) 10930-047 –90 –100 图42. 4倍模式的全带响应 8倍插值模式 图43和图44显示了8倍模式的通带和全带滤波器响应。 DAC最大更新速率为1.6 GHz，此模式支持的最大输入数据 速率为200 MHz (1.6 GHz/8)。 0.02 –0.02 –0.04 0.6 0.8 1.0 1.2 1.4 1.6 1.8 表15. 半带滤波器1系数 低系数 H(1) H(2) H(3) H(4) H(5) H(6) H(7) H(8) H(9) H(10) H(11) H(12) H(13) H(14) H(15) H(16) H(17) H(18) H(19) H(20) H(21) H(22) H(23) H(24) H(25) H(26) H(27) H(28) –0.06 –0.08 0 0.4 图44. 8倍模式的全带响应 0.05 0.10 0.15 0.20 0.25 0.30 0.35 FREQUENCY (Hz) 0.40 0.45 10930-048 MAGNITUDE (dB) 0 –0.10 0.2 FREQUENCY (Hz) 10930-046 –0.10 0 图43. 8倍模式的通带详情 Rev. 0 | Page 27 of 64 高系数 H(55) H(54) H(53) H(52) H(51) H(50) H(49) H(48) H(47) H(46) H(45) H(44) H(43) H(42) H(41) H(40) H(39) H(38) H(37) H(36) H(35) H(34) H(33) H(32) H(31) H(30) H(29) 整数值 −4 0 +13 0 −32 0 +69 0 −134 0 +239 0 −401 0 +642 0 −994 0 +1512 0 −2307 0 +3665 0 −6638 0 +20,754 +32,768 2.0 10930-049 MAGNITUDE (dB) 0 AD9142 高系数 H(23) H(22) H(21) H(20) H(19) H(18) H(17) H(16) H(15) H(14) H(13) 整数值 −2 0 +17 0 −75 0 +238 0 −660 0 +2530 +4096 FTW[31:0] ~ NCO PHASE[15:0] 高系数 H(11) H(10) H(9) H(8) H(7) SINE Q DATA IN Q DATA OUT 图45. NCO调制器功能框图 NCO调制器将NCO产生的载波信号与I和Q信号混频。 NCO产生一个正交载波信号，以将输入信号转换到新的中 心频率。复载波信号是一对相同频率的正弦波形，彼此错 相 90度 。 复 载 波 信 号 的 频 率 通 过 寄 存 器 0x31至 0x34的 表17. 半带滤波器3系数 低系数 H(1) H(2) H(3) H(4) H(5) H(6) COSINE 10930-050 低系数 H(1) H(2) H(3) H(4) H(5) H(6) H(7) H(8) H(9) H(10) H(11) H(12) I DATA OUT I DATA IN 表16. 半带滤波器2系数 NCO_FREQ_ TUNING_WORD[31:0]设置。 整数值 +29 0 −214 0 +1209 +2048 NCO工作频率fNCO始终等于DACCLK频率fDAC。复载波信号 的频率设置范围是DC至±0.5 × fNCO。 频率调谐字(FTW)为二进制补码格式，其计算公式如下： − 数字调制 f DAC f ≤ f CARRIER ≤ DAC 2 2 FTW = AD9142提供两种模式来将基带正交信号调制到所需的 DAC输出频率。 f CARRIER f DAC FTW = (1 − • 粗调制(fS/4) ( )( f × 232 f CARRIER f DAC CARRIER ≥ 0) ) × (232 ) ( f CARRIER < 0 ) 所产生的正交载波信号与I和Q数据混频。然后，正交积相 • 精调制(NCO) 加并进入I和Q数据路径，如图45所示。 fS/4调制 fS/4调制是一种方便的低功耗调制模式，可将输入基带频 率转换为固定的fS/4 IF频率，其中fS是DAC采样速率。当需 要此频率以外的调制频率时，必须使用NCO调制模式。 更新频率调谐字 与其它配置寄存器不同，频率调谐字寄存器不是在写入后 立即更新。与FIFO复位相似，NCO更新可以通过两种方式 触发： NCO调制 NCO调制模式利用数字控制振荡器(NCO)、移相器和复数 调制器，通过一个可编程载波信号调制输入信号。图45给 • SPI启动的更新 • 帧启动的更新 出了数字调制器的框图。NCO调制允许以极高的频率分辨 率将DAC输出信号置于输出频谱中的任何地方。 Rev. 0 | Page 28 of 64 AD9142 SPI启动的更新 现在正交调制器输出端。通过调节正交增益和相位调整 对于SPI启动的更新方法，用户只需在配置NCO设置后反 值，可以优化单边带无线电的镜像抑制性能。 转寄存器0x30[0] (NCO_SPI_UPDATE_REQ)。NCO在此位 的上升沿(从0变为1)更新。当NCO更新时，寄存器0x30[1] (NCO_SPI_UPDATE_ACK)变为高电平。寄存器0x30[0]的 下降沿(从1变为0)将寄存器0x30的位1清0，使NCO准备好 进行下一次更新操作。当不要求多个器件的DAC输出对齐 时，推荐使用这种更新方法，因为SPI对多个器件的写操 作是异步的。 正交增益调整 通常情况下，I与Q通道具有相同的增益或信号幅度。正交 增益调整可以平衡I与Q通道之间的增益。I和Q通道的数字 增益可以通过两个6位寄存器——IDAC_GAIN_ADJ(寄存器 0x3F[5:0])和QDAC_GAIN_ADJ(寄存器0x40[5:0])独立调 整。调整范围是[0, 2]或[−∞, 6 dB]，步长为2−5 (−30 dB)。 默认设置为0x20，对应于1或0 dB的增益。 帧启动的更新 在NCO开启的情况下，当多个器件的DAC输出需要精密对 齐时，推荐使用帧启动的更新方法。这种方法中，多个器 件的NCO在帧信号的上升沿同时更新。要使用这种更新方 法 ， 需 要 设 置 NCO或 FIFO与 NCO的 FRAME_RESET_ MODE( 寄 存 器 0x22[1:0]) ， 取 决 于 是 否 需 要 同 时 复 位 FIFO。 第 二 步 是 确 保 复 位 模 式 是 单 次 模 式 (EN_CON_ FRAME_RESET，寄存器0x22[2] = 0)。完成第二步后，NCO 等待有效的帧脉冲，然后相应地更新FTW。用户可以通过 读取寄存器0x30[6] (NCO_FRAME_ UPDATE_ACK)来验证 是否正确接收到帧脉冲，1表示更新操作完成。有关产生 正交相位调整 通常情况下，I与Q通道之间的角度恰好为90度。正交相位 调整可以改变I与Q通道之间的角度。IQ_PHASE_ADJ[12:0] (寄存器0x37和寄存器0x38)提供±14度的调整范围，分辨率 为0.0035度。如果原始角度恰好为90度，设置IQ_PHASE _ADJ[12:0]为0x0FFF将在I和Q DAC输出之间增加大约14度， 使得两个通道之间的角度变为104度。同样，如果原始角 度恰好为90度，设置IQ_PHASE_ADJ[12:0]为0x1000将在I 和Q DAC输出之间增加大约−14度，使得两个通道之间的角 度变为76度。 直流失调调整 有效帧脉冲的信息，参见“FIFO操作”部分。 通过调整两个16位寄存器——IDAC_DC_OFFSET位[15:0] 数据路径配置 和QDAC_DC_OFFSET位[15:0](寄存器0x3B至0x3E)，可以 配置AD9142数据路径从以下四个参数开始： 独立控制I数据路径和Q数据路径的直流值。这些值直接增 • 应用要求的输入数据速率 加到数据路径值上。应注意不要超过发射值的范围。 • 插值比 如图46所示，DAC失调电流随I/QDAC_DC_OFFSET值而 • 输出信号载波频率 变化。图46显示了当数字输入固定在中间电平(0x0000，二 • 输出信号带宽 进 制 补 码 数 据 格 式 ) 且 DAC失 调 值 从 0x0000逐 步 变 到 知道这四个参数之后，配置数据路径的第一步是检查器件 0xFFFF时，DAC输出的正节点的标称电流IOUTP。IOUTP 是否支持所需的输入数据速率、DAC采样速率和带宽要 和IOUTN是互补电流输出，因此二者之和始终是20 mA。 求。第二步是选择插值滤波器的模式。如果输出信号中心 频率不同于基带输入中心频率，则应确定额外频率偏移要 20 0 15 5 10 10 5 15 DAC I/Q输出、正交调制器I/Q基带输入、DAC/调制器接口 I/Q路径之间的模拟不匹配会导致I和Q路径的增益和相位 IOUTxN (mA) 数字正交增益和相位调整 IOUTxP (mA) 求，并与片内数字调制一起应用。 不平衡。不良的不平衡会导致能量显著的干扰边带信号出 0 0x0000 0x4000 0x8000 0xC000 DAC OFFSET VALUE 图46. DAC输出电流与DAC失调值的关系 Rev. 0 | Page 29 of 64 20 0xFFFF 10930-051 不平衡，利用数字正交增益和相位调制功能可以补偿这种 AD9142 输入信号功率检测和保护 反Sinc滤波器 AD9142提供一个数字反sinc滤波器来补偿DAC随频率的滚 输入信号功率检测和保护功能用于检测DAC输入信号的平 降。反sinc (sinc )滤波器是一个七抽头FIR滤波器。图47显 均功率，防止超范围信号被传送到下一级。超范围DAC输 示了sin(x)/x滚降、反sinc滤波器的频率响应及其复合响 出信号可能会损坏功率放大器等对电源敏感的器件。 −1 应。在最高0.4 × fDAC的频率范围内，复合响应的通带纹波 AD9142的功率检测和保护特性可检测DAC中的超范围信 小于±0.05 dB。 号。检测到超范围信号时，保护功能将衰减或静音该信 为在通带的上端提供必要的峰化，反sinc滤波器具有约3.8 dB 号，以保护下游器件不受信号中的异常功率电涌影响。 的内在插入损耗。通过提高I和Q数据路径的正交增益调整 图48显示了功率检测和保护功能的框图。保护模块位于数 设置，以将对输出信噪比的影响降至最低，可以抵消数字 据路径的最后一级，检测模块使用不同于数据路径的独立 增益的损失。然而，必须确保额外的数字增益不会引起信 路径。检测模块的设计保证最差情况下的功率检测延迟短 号饱和，特别是在高输出频率时。sinc−1滤波器默认禁用， 于数据路径的延迟，从而确保保护电路在超范围信号到达 通过设置INVSINC_ENABLE位为1(寄存器0x27[7])可以 模拟DAC内核之前启动。I2和Q2之和表示输入信号功率。 使能。 计算仅使用数据样本6个高位MSB(D[15:10])，因此不会检 测功率比满量程峰值功率低36 dB的样本。计算的样本功率 1 值通过一个移动平均滤波器累计。其输出是一定数量的数 MAGNITUDE (dB) 0 据时钟周期内的输入信号功率的平均值。该滤波器的长度 可通过SAMPLE_WINDOW_LENGTH(寄存器0x2B[3:0])配 –1 置。为了确定输入平均功率是否超范围，器件在滤波器中 求取样本功率的平均值，并与用户定义的平均功率阈值 –2 OVER_THRESHOLD_LEVEL[11:0](寄存器0x29和0x2A)进 –3 行比较。当均值滤波器的输出大于阈值时，DAC输出将被 衰减或静音。 –4 滤波器的适当长度和有效保护所需的平均功率阈值取决于 0 0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40 0.45 FREQUENCY (Hz) 0.50 10930-052 –5 应用。建议利用实际矢量进行实验来确定这些参数的值。 图47. sin(x)/x滚降的响应(蓝色)、Sinc −1滤波器的响应 (红色)及二者的复合响应(黑色) 表18. 反Sinc滤波器 高系数 H(7) H(6) H(5) 整数值 −1 +4 −16 +192 POWER PROTECTION (ATTENUATE OR MUTE) SIGNAL PROCESSING ENGINE FIFO DAC CORE POWER DETECTION I2 + Q2 AVERAGING FILTER FILTER LENGTH SETTINGS REG 0x2B[3:0] AVE POWER REG 0x2C AND 0x2D[4:0] USER-DEFINED THRESHOLD REG 0x29 AND 0x2A[4:0] 图48. 输入信号功率检测和保护功能的框图 Rev. 0 | Page 30 of 64 10930-053 低系数 H(1) H(2) H(3) H(4) AD9142 发射使能功能 数字功能配置 发射使能(TXEN)功能为用户提供了DAC输出的硬件开关。 各数字增益和相位调整功能以及反sinc滤波器均可以独立 该功能通过引脚6 (TXEN)接受一个CMOS信号。当检测到该 使能和调整。使能和禁用两种情况下，这些模块给数据路 信号为高电平时，发射路径使能，DAC正常发射数据。当 径增加的流水线延迟是不同的。如果操作期间需要固定的 检测到该信号为低电平时，将触发DAC输出相关的三个操 DAC流水线延迟，应在完成初始配置后，让这些功能始终 作之一。 开启或关闭。 1. DAC输出从满量程增益逐步衰减到0。衰减步长在寄存 数字直流调整功能始终开启，默认值为0，也就是说没有 额外的直流失调。此模块增加的流水线延迟是常数，无论 器0x42[5:0]中设置。 2. DAC置 于 休 眠 模 式 ， 输 出 电 流 关 闭 。 这 种 模 式 下 ， DAC的其它部分仍然运行。 直流失调为何值。 使用和不使用输入信号功率检测与保护功能时，延迟也不 3. DAC置于掉电模式。这种模式下，不仅DAC输出电流关 闭，DAC的其余部分也关断。当不发射数据时，这可以 同。因此，为使整体延迟不变，应在完成初始配置后，让 此功能始终开启或关闭。 将DAC的功耗降至最低，但与前两种模式相比，由于存 在器件上电时间，重新开始发射数据所需的时间略长。 TXEN功能还提供一个增益斜坡上升功能，当TXEN信号从 低电平变为高电平时，它允许用户逐步开启DAC输出。斜 坡上升增益步进可以利用寄存器0x41[5:0]配置。虽然所有 这些操作都可以通过SPI写操作执行，但TXEN提供了一种 快得多的方法来开启和关闭DAC输出。SPI写命令的响应 时间主要由SPI端口通信时间决定。当用户需要非常快速 地关闭DAC时，此功能很有用。 Rev. 0 | Page 31 of 64 AD9142 多器件同步和固定延迟 DAC会给系统带来流水线延迟差异，延迟差异导致每次上 进一步降低延迟差异 电时DAC输出的相位不同。因此，即使采用精密对齐的时 对于要求更高同步精度(DAC延迟差异小于2个DAC时钟周 钟和数字输入，不同DAC器件的输出也可能不是完全对 期)的应用，AD9142可以使多个器件彼此同步的精度在1个 齐。多个DAC输出之间的偏斜随着每次上电而不同。 DAC时钟周期范围内。 在发射分集或数字预失真等需要确定延迟的应用中，必须使 为进一步降低DAC的延迟差异，需要开启同步机，并在系 流水线延迟的差异最小化。在本文档中，确定延迟是指 统中产生两个外部时钟(帧和同步)提供给所有DAC器件。 DAC每次上电后从数字输入到模拟输出的时间延迟是固定 的。对于多个DAC器件，如果各DAC每次上电时具有相同 的恒定延迟，则认为这些器件彼此同步。在所有准备同步的 器件中，下列三个条件必须相同才能认为这些器件同步： • DAC内部时钟的相位 建立和保持时序要求 同步时钟(f SYNC )作为系统的参考时钟，可同时复位多个 AD9142器件的时钟产生电路。在DAC内部，同步时钟由 DACCLK采样，产生一个用于对齐内部时钟的参考点，因 此同步时钟与DAC时钟之间存在建立和保持时序要求。 • FIFO水平 如果用户采用连续帧复位模式，即FIFO和同步引擎周期 • 输入数据对齐 性复位，则必须满足同步时钟与DAC时钟之间的时序要 极小的固有延迟差异 求。否则，器件可能失锁，损坏输出。在单次帧复位模式 AD9142的创新架构极大地降低了固有延迟差异。AD9142 下，当执行同步程序时，仍然建议满足这一时序要求，因 的最差情况差异是2个DAC时钟周期。例如，对于1.5 GHz采 为若不满足，同步对齐精度可能降低1个DAC周期，如表 样速率，任何情况下的差异均小于1.4 ns。因此，无需开启 19所示。 同步引擎，便可保证多个AD9142器件的DAC输出的对齐 精度在2个DAC时钟周期范围内，无论DCI与DACCLK之间 是何时序。实现此精度无需额外的时钟。启动时，用户必 须通过SPI复位每个DAC器件的FIFO。因此，AD9142可以 降低多发射通道应用中系统设计的复杂度。 如果用户希望以单次方式同步器件，然后连续监控同步状 态，则可以使用AD9142的同步监控模式。它提供一个连续 同步和帧时钟，将器件同步一次，检测到第一个有效帧脉 冲后便忽略时钟周期。这样，用户无需周期性复位器件便 可监控同步状态。要启用同步监控模式，应将寄存器0x22 注意，设计中DCI信号要对齐。DCI用作AD9142设计的参 考，用于对齐多个器件中的FIFO和内部时钟的相位。所实 现的DAC输出对齐精度取决于DCI在各器件输入端的对齐 精度。通过以下公式可计算DCI不匹配情况下的最差情况 DAC输出对齐精度。 tSK (OUT) = tSK (DCI) + 2/fDAC [1:0] (FRAME_RESET_ MODE)设为11b。 表19. 同步时钟和DAC时钟的建立和保持时间 下降沿同步时序(默认) tS (ns) tH (ns) |tS + tH| (ns) 其中： tSK (OUT)是两个AD9142器件的DAC输出之间的最差情况偏斜。 t SK (DCI)是两个AD9142器件的DCI输入端的两个DCI之间的 偏斜。 fDAC是DACCLK频率。 DCI对齐得越好，两个DAC输出之间的总偏斜越小。 Rev. 0 | Page 32 of 64 最大值 246 −11 235 单位 ps ps ps AD9142 同步实现 PLL关闭时的同步程序 AD9142允许用户选择在DAC时钟的上升沿或下降沿对同 1. 配置DAC插值模式；如果使用NCO，还应配置NCO 步时钟进行采样，从而更容易满足时序要求。同步时钟 fSYNC应等于1/8 × fDATA或慢2n倍，其中n为整数(1, 2, 3…)。 注意，由于同步时钟接收器具有交流耦合特性，同步时钟 的最慢速率存在一个限制。应当正确选择交流耦合电容的 FTW。 2. 根据“数据接口”部分所述的程序设置DAC数据接口，并 验证DLL已锁定。 3. 通过FRAME_RESET_MODE选择合适的模式。 值，确保信号摆幅达到数据手册中的要求(如表2所示)。 a. 如果不使用NCO，应选择仅FIFO模式。 帧时钟复位多个AD9142器件的FIFO。帧时钟可以是单次 b. 如果使用NCO，它必须同步，因而可使用FIFO和 时钟或连续时钟。无论何种情况，帧的脉冲宽度必须长于 1个DCI周期(字模式)或2个DCI周期(字节模式)。当帧时钟 为连续时钟时，fFRAME应等于1/8 × fDATA或慢2n倍，其中n为 整数(1, 2, 3…)。表20列出了不同条件下帧时钟的要求。 NCO模式。 4. 配置寄存器0x22的位2为连续或单次复位模式。建议使 用单次复位模式。 5. 确保所有AD9142器件的DACCLK、DCI和同步时钟均在 运行且稳定。 表20. 帧时钟速度和脉冲宽度要求 6. 将1写入寄存器0x21[0]，使能同步引擎。 同步时钟 单次 连续 7. 向所有AD9142器件发送有效帧脉冲。 1 最大速度 N/A1 fDATA/8 最小脉冲宽度 无论单次还是连续同步时钟， 字模式 = 1个DCI周期，字节模 式 = 2个DCI周期。 8. 回读寄存器0x22[3]，验证各器件均接收到帧脉冲。所有 回读值都是1。此时，所有器件处于同步状态。 N/A表示不适用。 PLL开启时的同步程序 同步程序 当应用的同步精度低于2个DAC时钟周期时，建议关闭同步 机，因为除了常规启动步骤序列之外，不需要其它步骤。 对于要求同步精度高于2个DAC时钟周期的应用，建议采 用“PLL关闭时的同步程序”或“PLL开启时的同步程序”部分 中的步骤来设置系统和配置器件。有关AD9142同步方案和 使用同步功能来校正系统偏斜与漂移的更多信息，参见 “DAC延迟和系统偏斜”部分。 注意，由于同步时钟和PLL参考时钟采用同一时钟，且最 大同步时钟速率为fDATA/8，因此同样的限制也适用于参考 时钟。故而，PLL开启时的同步仅支持2倍插值模式。 1. 根据“时钟倍频”部分所述的程序设置PLL，并确保PLL已 锁定。 2. 配置DAC插值模式；如果使用NCO，还应配置NCO FTW。 3. 根据“数据接口”部分所述的程序设置DAC数据接口，并 验证DLL已锁定。 4. 通过FRAME_RESET_MODE选择合适的模式。 a. 如果不使用NCO，应选择仅FIFO模式。 b. 如果使用NCO，它必须同步，因而可使用FIFO和 NCO模式。 5. 配置寄存器0x22的位2为连续或单次复位模式。建议使 用单次复位模式。 6. 确保所有AD9142器件的DACCLK、DCI和同步时钟均在 运行。 7. 将1写入寄存器0x21[0]，使能同步引擎。 8. 向所有AD9142器件发送有效帧脉冲。 9. 回读寄存器0x22[3]，验证各器件均接收到帧脉冲。所有 回读值都是1。此时，所有器件处于同步状态。 Rev. 0 | Page 33 of 64 AD9142 中断请求操作 AD9142通过引脚50和51提供中断请求输出信号(分别为 位。第二种方法是利用硬件或软件复位来清除INTERRUPT_ IRQ2和IRQ1)，可用来在发生重要器件事件时通知外部主 SOURCE信号。 机处理器。中断置位时，应查询器件以确定到底发生了何 IRQ2电路的工作方式与IRQ1电路相同。可以使能任何一 种事件。IRQ1引脚是一个开漏、低电平有效输出。应在器 个或多个事件标志来触发IRQ1和IRQ2引脚。对于使能的 件外部拉高IRQ1引脚。此引脚可以连接到其它器件的开漏 事件标志，用户可以选择一个或两个硬件中断引脚。寄存 输出中断引脚，使这些引脚形成线或连接。 器0x07和0x08决定各事件标志路由至哪一个引脚。寄存器 该器件向外部提供了10个不同的事件标志，这些标志位于 0x07和寄存器0x08设置为0时，选择IRQ1；设置为1时，选 两个事件标志寄存器(寄存器0x05和寄存器0x06)中。各事 择IRQ2。 件标志的行为可以通过中断使能寄存器(寄存器0x03和寄存 中断服务程序 器0x04)来单独选择。当标志中断使能激活时，事件标志锁 中断请求管理从选择需要主机干预或监控的事件标志集开 存并触发外部中断。当标志中断禁用时，事件标志监控源 始。应当使能那些需要主机采取行动的事件，以便在发生 信号，而IRQ1和IRQ2引脚处于无效状态。 这些事件时能够通知主机。对于要求主机干预的事件，在 中断工作机制 IRQx激活时，应执行下述程序以清除中断请求： 图49显示了中断相关电路及事件标志信号如何传播到IRQx 1. 读取受监控的事件标志位的状态。 输出。INTERRUPT_ENABLE信号代表中断使能寄存器中 2. 将中断使能位设置为低电平，以便可以直接监控未锁存 的一位。EVENT_FLAG_SOURCE信号代表事件标志寄存 的EVENT_FLAG_SOURCE。 器中的一位。EVENT_FLAG_SOURCE信号代表可以监控 3. 执行清除EVENT_FLAG_SOURCE可能需要的所有操 的一个器件信号，例如来自PLL鉴相器的PLL_LOCK信号 作。许多情况下，可能不需要执行任何特定操作。 或来自FIFO控制器的FIFO_WARNING_1信号等。 4. 读 取 事 件 标 志 位 ， 以 确 认 所 采 取 的 操 作 已 经 清 除 EVENT_FLAG_SOURCE。 当一个中断使能位变为高电平时，相应的事件标志位反映 EVENT_FLAG_SOURCE信号的正触发状态，即事件标志 5. 将1写入到事件标志位以清除中断。 位在EVENT_FLAG_SOURCE信号的上升沿锁存。该信号 6. 设置需监控事件的中断使能位。 也会置位外部IRQ引脚。 注意，有些EVENT_FLAG_SOURCE信号是锁存信号，清除 当一个中断使能位变为低电平时，事件标志位反映EVENT_ 这些信号的方法是写入相应的事件标志位。有关各事件标 FLAG_SOURCE信号的当前状态，而事件标志对外部IRQ 志的更多信息，参见“器件配置寄存器映射和描述”部分。 引脚无影响。 事件标志的锁存版本(INTERRUPT_ SOURCE信号)可通过两 种方式予以清除。推荐方法是将1写入到相应的事件标志 0 1 EVENT_FLAG IRQ INTERRUPT_ENABLE EVENT_FLAG_SOURCE INTERRUPT_ SOURCE OTHER INTERRUPT SOURCES 10930-054 WRITE_1_TO_EVENT_FLAG DEVICE_RESET 图49. IRQ电路原理示意图 Rev. 0 | Page 34 of 64 AD9142 温度传感器 AD9142内置一个基于二极管的温度传感器，用于测量芯片 如果知道器件的功耗，则可以估计环境温度。例如，假设 温度。通过寄存器0x1D和寄存器0x1E可以访问温度读数。 器件功耗为800 mW，测得的芯片温度为50°C，则环境温度 芯片温度的计算公式如下： 可以通过下式求得： T DIE = TA = TDIE – PD × θJA = 50 – 0.8 × 20.7 = 33.4°C ( DieTemp [ 15 : 0 ] − 41, 237 ) 106 其中： 其中，TDIE为芯片温度(°C)。在+85°C至−40°C范围内，利 TA为环境温度(°C)。 用一个已知温度进行单点温度校准后，温度精度典型值为 θJA为AD9142的结至环境热阻，如表8所示。 ±7°C。芯片温度与芯片温度码回读值之间的典型关系如图 要使用温度传感器，必须将寄存器0x1C的位0置1以使能温 50所示。 度传感器。此外，为了获得准确读数，应将芯片温度控制 寄存器(寄存器0x1C)设置为0x03。 51000 47000 45000 43000 41000 39000 37000 35000 –40 –30 –20 –10 0 10 20 30 40 50 60 70 TEMPERATURE (°C) 80 90 10930-201 DIE CODE READBACK 49000 图50. 芯片温度与芯片温度码回读值的关系 Rev. 0 | Page 35 of 64 AD9142 DAC输入时钟配置 AD9142 DAC采样时钟(DACCLK)可以直接用作时钟源，也 直接输入时钟 可以在倍频后用作时钟源。时钟倍频涉及到片内锁相环 直接提供低噪声时钟可以使DAC输出端的噪声频谱密度降 (PLL)。首先，锁相环接受参考时钟，后者频率为所需 到最低。要选择差分CLK输入作为DAC采样时钟源，请将 DACCLK速率的约数。然后，PLL将该参考时钟倍频至所 PLL使能位(寄存器0x12[7])置0。这将使内部PLL时钟乘法器 需的DACCLK频率，这样就可以利用该频率来产生DAC所 掉电，并且选择来自DACCLKP和DACCLKN引脚的输入作 需的全部内部时钟。时钟乘法器所提供的高质量时钟能够 为内部DAC的采样时钟源。REFCLK输入可以保持悬空。 满足大部分应用的性能要求。使用片内时钟乘法器可以消 该器件还具有占空比校正电路和差分输入电平校正电路。 除产生和分配高速DACCLK的负担。 在某些情况下，使能这些电路可以改善性能。这些功能的 第二种模式是旁路时钟乘法器电路，而将DACCLK直接提 控制位在寄存器0x10和寄存器0x11中。 供给DAC内核。这种模式允许用户将极高质量的时钟直接 提供给DAC内核使用。 时钟倍频 片内PLL时钟乘法器电路可从低频参考时钟产生DAC采样速 驱动DACCLK和REFCLK输入 率时钟。当PLL使能位(寄存器0x12[7])置1时，时钟乘法电 DACCLK和REFCLK差分输入共享类似的时钟接收器输入 路从较低速率的REFCLK输入产生DAC采样时钟，DACCLK 电路。图51给出了输入的简化电路图。片内时钟接收器具 输入保持悬空。图52显示了时钟乘法器的功能框图。 有大约10 kΩ的差分输入阻抗。它自偏置到约1.25 V的共模 电压。这些输入可以采用交流耦合在时钟源与接收器之间 的差分PECL或LVDS驱动器驱动。 RECOMMENDED EXTERNAL CIRCUITRY 1~100nF 时钟乘法电路使VCO的输出频率fVCO等于REFCLK输入信号 频率乘以N1 × N0。N1为环路分频器的分频比；N0为VCO分 频器的分频比。 AD9142 fVCO = fREFCLK × (N1 × N0) DACCLKP/ REFP/SYNCP DAC采样时钟频率fDACCLK等于： fDACCLK = fREFCLK × N1 5kΩ 100Ω 1~100nF 5kΩ 1.25V 必须适当选择VCO的输出频率，使fVCO始终在1.0 GHz至2.1 GHz 的最佳工作范围内。还必须适当选择参考时钟的频率以及 10930-055 DACCLKN/ REFN/SYNCN N1和N0的值，以便能够合成所需的DACCLK频率，并且 图51. 时钟接收器输入简化等效电路 确保VCO输出频率位于正确范围内。 至差分时钟输入的最低输入驱动电平为100 mV峰峰值差分。 当时钟输入信号在800 mV峰峰值差分至1.6 V峰峰值差分之 间时，性能最佳。无论使用片内时钟乘法器还是直接提供 DACCLK，器件的输入时钟信号都必须具有低抖动特性和 快速边沿速率，以便优化DAC噪声性能。 REFN/SYNCN (PIN 3) PHASE FREQUENCY DETECTION PLL LOOP BW REG 0x14[7:5] CHARGE PUMP ON-CHIP LOOP FILTER VCO (1GHz~2.1GHz) LOOP DIVIDER REG 0x15[1:0] VCO DIVIDER REG 0x15[3:2] DIVIDE BY 2, 4, 8, OR 16 DIVIDE BY 1, 2, OR 4 DACCLKN (PIN 62) DACCLKP (PIN 61) VCO CONTROL VOLTAGE REG 0x16[3:0] DACCLK PLL ENABLE REG 0x12[7] 图52. PLL时钟乘法电路 Rev. 0 | Page 36 of 64 10930-056 REFP/SYNCP (PIN 2) ADC PLL CHARGE PUMP CURRENT REG 0x14[4:0] AD9142 PLL设置 61 PLL电路有三个设置需编程为标称值。表21所示的PLL值是 53 这些参数的推荐设置。 45 57 49 PLL BAND 41 表21. PLL设置 寄存器地址 0x14[7:5] 0x14[4:0] 0x15[4] 33 29 25 21 17 13 9 5 配置VCO调谐带 1 950 PLL VCO的有效工作范围大致为1.0 GHz至2.1 GHz，被64个 1150 1350 1550 1750 1950 VCO FREQUENCY (MHz) 2150 10930-057 PLL SPI控制寄存器 PLL环路带宽 PLL电荷泵电流 PLL交叉控制使能 优化设置 (二进制) 111 00111 0 37 图53. 典型器件的PLL锁定范围 重叠频段所覆盖。对于任何所需的VCO输出频率，可能有 多个有效的PLL频段选择值。典型器件的频段如图53所示。 手动选择VCO频段 器件间的差异和工作温度会影响实际频段的频率范围。因 器件还提供手动频段选择模式(PLL手动使能，寄存器0x12 此，需要针对每个器件确定最佳的PLL频段选择值。 [6] = 1)，允许用户选择VCO调谐带。在手动模式下，VCO频 段直接由写入手动VCO频段位(寄存器0x12[5:0])的值设置。 自动选择VCO频段 器件内置VCO频段自动选择功能，利用该功能配置VCO频 PLL使能序列 段是一种简单而又可靠的方法。启用此功能的方法是在手 要在自动或手动模式下正确使能PLL，必须执行下列步骤： 动模式下启动PLL，然后将寄存器0x12设置为0xC0的值， 使PLL处于频段自动选择模式，再设置为0x80的值。写入 这些值后，器件执行自动程序以确定最佳VCO频段设置。 器件选择的设置可以确保PLL在−40°C至+85°C的整个工作 温度范围内保持锁定，而无需做进一步调整。即使初始化 自动模式序列 1. 将环路分频器和VCO分频器寄存器配置为所需的分 频比。 2. 将PLL电荷泵电流设置为00111b，并将PLL环路带宽设 置为111b，以实现最佳性能。 时温度处于两个极端之一，PLL也能在整个温度范围内保 3. 设置寄存器0x12[6] = 1b，以将PLL模式设置为手动。 持锁定。 4. 设置寄存器0x12[7] = 1b以使能PLL。 5. 设置寄存器0x12[6] = 0b，以将PLL模式设置为自动。 6. 设置寄存器0x12[7] = 1b以使能PLL。 手动模式 1. 将环路分频器和VCO分频器寄存器配置为所需的分 频比。 2. 将PLL电荷泵电流设置为00111b，并将PLL环路带宽设 置为111b，以实现最佳性能。 3. 选择所需的频段。 4. 设置寄存器0x12[6] = 1b，以将PLL模式设置为手动。 5. 设置寄存器0x12[7] = 1b以使能PLL。 6. 设置寄存器0x12[7] = 1b以再次使能PLL。 Rev. 0 | Page 37 of 64 AD9142 模拟输出 发射DAC操作 使用VREF (1.2 V)、RSET (10 kΩ)和DAC增益(512)的标称值时， 图54给出了发射路径DAC的示意框图。DAC内核包括电流 DAC的满量程电流典型值为20.16 mA。按照图55所示设置 源阵列、开关内核、数字控制逻辑和满量程输出电流控 DAC增益参数时，可以在8.64 mA至31.68 mA范围内调整DAC 制。DAC满量程输出电流(IOUTFS)标称值为20 mA。IOUT1P/ 满量程电流。 IOUT2P和IOUT1N/IOUT2N引脚的输出电流互补，即意味 35 着这两个电流之和始终等于DAC的满量程电流。DAC的数 30 字输入码决定提供给负载的有效差分电流。 25 REFIO FSADJ IOUT1N CURRENT SCALING 10kΩ RSET Q DAC Q DAC FS ADJUST REG 0x1A, 0x1B IOUT2P 0 基准输出电压出现在REFIO引脚上。使用内部基准电压源 时，应使用一个0.1 µF电容将REFIO引脚去耦至AVSS。只有 在外部电路吸取的直流电流为2 µA或更低时，才可针对其使 用内部基准电压源。对于2 µA以上的动态负载或静态负载， 应缓冲REFIO引脚。需要时，可将外部基准源(1.10 V至1.30 V) 施加于REFIO引脚以过载内部基准源。 FSADJ引脚与AVSS之间必须连接一个10 kΩ的外部电阻RSET。 400 600 800 1000 发射DAC传递函数 IOUT1P/IOUT2P和IOUT1N/IOUT2N引脚的输出电流互补， 即意味着这两个电流之和始终等于DAC的满量程电流。 DAC的数字输入码决定提供给负载的有效差分电流。当所 有位均为高电平时，IOUT1P/IOUT2P提供最大输出电流。 对于DAC输出，输出电流与DACCODE的关系式如下： DACCODE I OUTP = × I OUTFS 2N 置电流。由于满量程电流与该电阻成反比，因此RSET的容 IOUTN = IOUTFS – IOUTP 差会反映在满量程输出幅度中。 VREF 3 × 72 + × DAC gain RSET 16 200 图55. DAC满量程电流与DAC增益码的关系 该电阻与基准电压控制放大器一同设置DAC的正确内部偏 满量程电流的计算公式如下所示，其中Q和I DAC的增益分 0 DAC GAIN CODE DAC具有一个1.2 V带隙基准电压源，其输出阻抗为5 kΩ。 I FS = 15 5 图54. DAC内核示意框图 别通过寄存器0x40和0x44进行设置： 20 10 IOUT2N 10930-058 0.1µF IOUT1P 10930-059 I DAC 5kΩ IFS (mA) 1.2V I DAC FS ADJUST REG 0x18, 0x19 (1) (2) 其中，DACCODE = 0至2N − 1。 发射DAC输出配置 以差分配置工作时，AD9142可以实现最佳噪声和失真性 能。变压器或差分放大器的共模抑制能够大大减少DAC输 出的共模误差源，其中包括偶阶失真产物和噪声。当重构 波形的频率成分增加和/或幅度提高时，失真性能的改善更 加显著，其原因是对各种动态共模失真机制、数字馈通和 噪声进行了一阶消除。 Rev. 0 | Page 38 of 64 AD9142 图56给出了最基本的DAC输出电路。一对电阻RO用于将互 AD9142 补的各输出电流转换为差分电压输出VOUT。DAC的电流输 ADL537x IOUT1P 67 IBBP RBIP 50Ω 出为高阻态，因此DAC输出的差分驱动点阻抗ROUT等于2 × RO。图57显示了输出电压波形。 IOUT1N IOUT2N 59 VIN – IOUT1N IOUT2P RO QBBP 输出端的标称中间电平输出电流为10 mA(满量程电流的一 10930-060 IOUT2N RLQ 100Ω ADL537x系列的基带输入需要500 mV的直流偏置。DAC各 VOUTQ VQN – RBQP 50Ω 58 图58. AD9142与ADL537x系列调制器之间的 典型接口电路 VQP + RO QBBN RBQN 50Ω VOUTI IOUT2P IBBN 10930-062 RO RO RBIN 50Ω + VIP IOUT1P 66 RLI 100Ω 半)。因此，从DAC各输出端连接一个50 Ω电阻到地，就能 获得ADL537x输入所需的500 mV直流共模偏置。增加与调 图56. 基本发射DAC输出电路 +VPEAK 制器输入端并联的负载电阻可降低信号电平。发射信号的 峰峰值电压摆幅为： VCM VN VSIGNAL = I FS × VP (2 × R B × R L ) (2 × R B + R L ) 基带滤波器实现 0 大多数应用要求在DAC与调制器之间放置一个基带抗镜像 滤波器，以滤除奈奎斯特镜像和宽带DAC噪声。该滤波器 可以安装在DAC输出端的I-V电阻与调制器输入端上的信 VOUT 10930-061 号电平设置电阻之间，这种配置可确定该滤波器的输入和 –VPEAK 输出阻抗。 图57. 输出电压波形 图59显示了一个五阶低通滤波器。I-V电阻与滤波器的其余 共模信号电压VCM的计算公式如下： I VCM = FS × RO 2 峰值输出电压VPEAK的计算公式如下： 部分之间防止一个共模扼流圈，用以消除DAC产生的共模 信号，并防止共模信号被转换为差分信号，从而作为干扰 杂散信号出现在输出频谱中。将第一滤波器电容一分为 二，并将中心点接地，可以构建一个共模低通滤波器，用 VPEAK = IFS × RO 以对高频信号进行进一步的共模抑制。共模信号可以通过 采用这种电路配置时，单端峰值电压与峰值差分输出电压 纯差分滤波器。 相同。 有关AD9142 DAC与IQ调制器接口的更多信息，请参阅ADI 与调制器接口 公司网站上的参考电路CN-0205——“I/Q调制器ADL5375与 双通道、1.2 GSPS高速DAC AD9122实现接口”。 AD9142只需极少的元件就能与ADL537x系列调制器接口。 图58给出了一个推荐的接口电路示例。 AD9142 33nH 33nH 33nH 33nH 3.6pF 50Ω 3pF 6pF 22pF 3pF 图59. DAC调制器与五阶低通滤波器接口 Rev. 0 | Page 39 of 64 140Ω ADL537x 10930-063 22pF 50Ω AD9142 降低LO泄漏和干扰边带 0x38)和DAC FS调整寄存器(寄存器0x18和寄存器0x1B)来校 由于I和Q基带输入存在直流失调电压，并且从本振(LO)输 准I和Q发射路径，从而优化边带抑制性能。 入到输出存在馈通路径，因此模拟正交调制器可能会引入 有关抑制LO泄漏和边带镜像的更多信息，请参阅ADI公司 LO频率的干扰信号。LO馈通可以利用数字直流失调调整 网站上的应用笔记AN-1039(校正IQ调制器的缺陷以改善RF (寄存器0x3B至寄存器0x3E)，在DAC输出端施加直流失调 信号保真度)和应用笔记AN-1100(无线发射机IQ平衡和边 校正电压予以消除。 带抑制)。 为了有效地抑制边带，I与Q信号的增益和相位均必须匹 配。可以利用I/Q相位调整寄存器(寄存器0x37和寄存器 Rev. 0 | Page 40 of 64 AD9142 启动程序示例 为确保AD9142可靠地启动，必须遵循一定的步骤。本部分 /* Configure PLL */ 说明一个启动程序示例。 0x14 → 0xE3 /* Configure PLL loop BW and charge pump current */ 器件配置和启动序列 0x15 → 0xC2 /* Configure VCO divider and Loop divider */ • fDATA = 200 MHz，8倍插值。 0x12 → 0xC0 /*Enable the PLL */ • 输入数据为基带数据。 0x12 → 0x80 • fOUT = 350 MHz。 • PLL使能，fREF = 200 MHz。 /* Configure Data Interface */ 0x5E → 0x00 /* Delay setting 0 */ • 精密NCO使能，反sinc滤波器使能。 • 使用基于延迟线的模式，接口延迟设置为0。 0x5F → 0x08 /* Enable the delay line */ 派生的PLL设置 /* Configure Interpolation filter */ 从器件配置可以推导出如下PLL设置： 0x28 → 0x03 /* 8× interpolation */ • fDAC = 200 × 8 = 1600 MHz。 /* Reset FIFO */ • fVCO= fDAC = 1600 MHz (1 GHz < fVCO < 2 GHz)。 0x25 → 0x01 • VCO分频器 = fVCO/fDAC = 1。 Read 0x25[1] /* Expect 1b if the FIFO reset is complete */ • 环路分频器 = fDAC/fREF = 8。 Read 0x24 /* The readback should be one of the three values: 0x37, 0x40, or 0x41 */ 派生的NCO设置 从器件配置可以推导出如下NCO设置： /* Configure NCO */ • fDAC = 200 × 8 = 1600 MHz。 0x27→ 0x40 /* Enable NCO */ • fCARRIER = fOUT = 350 MHz。 0x31 → 0x00 • FTW = fCARRIER/fDAC × 232 = 0x38000000。 0x32 → 0x00 0x33 → 0x00 启动序列 0x34 → 0x38 1. 器件上电(无需特定电源序列)。 0x30 → 0x01 2. 应用稳定的DAC时钟。 Read 0x30[1] /* Expect 1b if the NCO update is complete */ 3. 应用稳定的DCI时钟。 4. 提供稳定的输入数据。 5. 发出硬件复位命令(可选)。 /* Enable Inverse SINC filter */ /* Device configuration register write sequence. Must be written in sequence for every device after reset*/ 0x00 → 0x20 /* Issue software reset */ 0x20 → 0x01 /* Device Startup Configuration */ 0x27 → 0xC0 /* Power up DAC outputs */ 0x01 → 0x00 0x79 → 0x18 /* Device Startup Configuration */ 0x80 → 0xAD /* Device Startup Configuration */ 0xE1 → 0x1A /* Device Startup Configuration */ Rev. 0 | Page 41 of 64 AD9142 器件配置寄存器映射和描述 表22. 器件配置寄存器映射 寄存 器 0x00 0x01 0x03 名称 Common PD_CONTROL INTERRUPT_ ENABLE0 位 [7:0] [7:0] [7:0] 位7 保留 PD_IDAC 保留 0x04 INTERRUPT_ ENABLE1 0x05 INTERRUPT_ FLAG0 0x06 INTERRUPT_ FLAG1 0x07 IRQ_SEL0 [7:0] 0x08 IRQ_SEL1 [7:0] 0x10 DACCLK_ RECEIVER_ CTRL 0x11 REFCLK_ RECEIVER_CTRL [7:0] DACCLK_ DUTYCYCLE_ CORRECTION [7:0] DUTYCYCLE_ CORRECTION 0x12 PLL_CTRL0 [7:0] PLL_ENABLE 0x14 PLL_CTRL2 0x15 PLL_CTRL3 [7:0] [7:0] 0x16 0x17 0x18 0x19 [7:0] PLL_LOCK [7:0] 保留 [7:0] [7:0] PLL_STATUS0 PLL_STATUS1 IDAC_FS_ADJ0 IDAC_FS_ADJ1 位6 SPI_LSB_FIRST PD_QDAC ENABLE_ SYNC_LOST 保留 [7:0] 保留 SYNC_LOST [7:0] SYNC_LOCKED SYNC_DONE 保留 [7:0] 保留 SEL_SYNC_ LOST SEL_SYNC_ LOCKED 保留 保留 AUTO_ MANUAL_SEL PLL_LOOP_BW DIGLOGIC_DIVIDER 保留 [7:0] 0x26 DATA_ FORMAT_SEL 0x27 DATAPATH_ CTRL [7:0] DATA_ FORMAT [7:0] INVSINC_ ENABLE 位1 位0 PD_DACCLK PD_FRAME ENABLE_OVER_ ENABLE_ DACOUT_ THRESHOLD MUTED ENABLE_FIFO_ ENABLE_FIFO_ ENABLE_FIFO_ UNDERFLOW OVERFLOW WARNING PLL_LOST PLL_LOCKED OVER_ DACOUT_ THRESHOLD MUTED FIFO_ FIFO_OVERFIFO_ UNDERFLOW FLOW WARNING SEL_PLL_LOST SEL_PLL_ SEL_OVER_ SEL_DACOUT LOCKED THRESHOLD _MUTED SEL_FIFO_ SEL_FIFO_ SEL_FIFO_ UNDERFLOW OVERFLOW WARNING DACCLK_CROSSPOINT_LEVEL REFCLK_CROSSPOINT_LEVEL PLL_MANUAL_BAND PLL_CP_CURRENT VCO_DIVIDER CROSSPOINT_ CTRL_EN LOOP_DIVIDER VCO_CTRL_VOLTAGE_READBACK PLL_BAND_READBACK IDAC_FULLSCALE_ADJUST_LSB 保留 IDAC_FULLSCALE_ADJUST_ MSB QDAC_FULLSCALE_ADJUST_LSB 保留 QDAC_FULLSCALE_ADJUST_ MSB FS_CURRENT REF_CURRENT DIE_TEMP_ SENSOR_EN DIE_TEMP_LSB DIE_TEMP_MSB CHIP_ID INTERRUPT_CONFIGURATION [7:0] [7:0] [7:0] [7:0] [7:0] 位2 保留 PD_DEVICE ENABLE_PLL_ LOCKED 保留 [7:0] 保留 0x22 FRAME_RST_ CTRL 0x23 FIFO_LEVEL_ CONFIG 0x24 FIFO_LEVEL_ READBACK 0x25 FIFO_CTRL SEL_SYNC_ DONE DACCLK_ CROSSPOINT_ CTRL_ENABLE REFCLK_ CROSSPOINT_ CTRL_ENABLE 保留 0x1A QDAC_FS_ADJ0 [7:0] 0x1B QDAC_FS_ADJ1 [7:0] 0x1C DIE_TEMP_ SENSOR_CTRL 0x1D DIE_TEMP_LSB 0x1E DIE_TEMP_MSB 0x1F CHIP_ID 0x20 INTERRUPT_ CONFIG 0x21 SYNC_CTRL 位5 位4 位3 DEVICE_RESET PD_DATARCV 保留 ENABLE_ ENABLE_ ENABLE_PLL_ SYNC_LOCKED SYNC_DONE LOST SYNC_CLK_ SYNC_ EDGE_SEL ENABLE FRAME_RESET_MODE 保留 保留 [7:0] 保留 INTEGRAL_FIFO_LEVEL_REQUEST [7:0] 保留 INTEGRAL_FIFO_LEVEL_READBACK [7:0] FRAME_ RESET_ACK 保留 EN_CON_ FRAME_RESET FRACTIONAL_FIFO_LEVEL_REQUEST FRACTIONAL_FIFO_LEVEL_READBACK 保留 FIFO_SPI_ RESET_ACK 保留 DATA_PAIRIN G NCO_ENABLE DATA_BUS_ INVERT IQ_GAIN_ADJ_ IQ_PHASE_ DCOFFSET_ ADJ_ENABLE ENABLE 保留 保留 Rev. 0 | Page 42 of 64 FS4_ NCO_SIDEMODULATION_ BAND_SEL ENABLE 复位 0x00 0xC0 0x00 RW RW RW RW 0x00 RW 0x00 R 0x00 R 0x00 RW 0x00 RW 0xFF RW 0xBF RW 0x00 RW 0xE7 RW 0xC9 RW 0x00 0x00 0xF9 0xE1 R R RW RW 0xF9 0x01 RW RW 0x02 RW 0x00 0x00 0x0A 0x00 R R R RW 0x00 RW 0x12 RW 0x40 RW 0x00 R FIFO_SPI_ 0x00 RESET_ REQUEST DATA_BUS_ 0x00 WIDTH SEND_IDATA_ 0x00 TO_QDAC RW RW RW AD9142 0x28 INTERPOLATION_ CTRL 0x29 OVER_ THRESHOLD_ CTRL0 0x2A OVER_ THRESHOLD_ CTRL1 0x2B OVER_ THRESHOLD_ CTRL2 0x2C INPUT_POWER_ READBACK_LSB 0x2D INPUT_POWER_ READBACK_MSB 0x30 NCO_CTRL [7:0] INTERPOLATION_MODE 保留 [7:0] THRESHOLD_LEVEL_REQUEST_LSB [7:0] THRESHOLD_LEVEL_REQUEST_MSB 保留 [7:0] ENABLE_ PROTECTION IQ_DATA_ SWAP SAMPLE_WINDOW_LENGTH 保留 [7:0] INPUT_POWER_READBACK_LSB [7:0] INPUT_POWER_READBACK_MSB 保留 [7:0] 保留 NCO_FRAME_ UPDATE_ACK SPI_NCO_ PHASE_RST_ ACK SPI_NCO_ PHASE_ RST_REQ NCO_SPI_ UPDATE_ACK 保留 0x00 RW 0x00 RW 0x00 RW 0x00 RW 0x00 R 0x00 R NCO_SPI_ 0x00 UPDATE_REQ RW 0x31 NCO_FREQ_ TUNING_ WORD0 0x32 NCO_FREQ_ TUNING_ WORD1 0x33 NCO_FREQ_ TUNING_ WORD2 0x34 NCO_FREQ_ TUNING_ WORD3 0x35 NCO_PHASE_ OFFSET0 0x36 NCO_PHASE_ OFFSET1 0x37 IQ_PHASE_ ADJ0 0x38 IQ_PHASE_ ADJ1 0x3B IDAC_DC_ OFFSET0 0x3C IDAC_DC_ OFFSET1 0x3D QDAC_DC_ OFFSET0 0x3E QDAC_DC_ OFFSET1 0x3F IDAC_GAIN_ADJ 0x40 QDAC_GAIN_ ADJ 0x41 GAIN_STEP_ CTRL0 0x42 GAIN_STEP_ CTRL1 0x43 TX_ENABLE_ CTRL [7:0] NCO_FTW0 0x00 RW [7:0] NCO_FTW1 0x00 RW [7:0] NCO_FTW2 0x00 RW [7:0] NCO_FTW3 0x10 RW [7:0] NCO_PHASE_OFFSET_LSB 0x00 RW [7:0] NCO_PHASE_OFFSET_MSB 0x00 RW [7:0] IQ_PHASE_ADJ_LSB 0x00 RW RW 0x44 DAC_OUTPUT_ CTRL [7:0] DAC_OUTPUT_ CTRL_EN [7:0] IQ_PHASE_ADJ_MSB [7:0] IDAC_DC_OFFSET_LSB 0x00 0 0x00 [7:0] IDAC_DC_OFFSET_MSB 0x00 RW [7:0] QDAC_DC_OFFSET_LSB 0x00 RW [7:0] QDAC_DC_OFFSET_MSB 0x00 RW 保留 RW [7:0] [7:0] 保留 保留 IDAC_GAIN_ADJ QDAC_GAIN_ADJ 0x20 0x20 RW RW [7:0] 保留 RAMP_UP_STEP 0x01 RW RAMP_DOWN_STEP 0x01 RW TXENABLE_ 0x07 POWER_ DOWN_EN FIFO_ERROR_ 0x8F SHUTDOWN_ EN RW [7:0] DAC_OUTPUT_ DAC_OUTPUT_ STATUS ON [7:0] 0x5E DATA_RX_CTRL0 [7:0] 0x5F DATA_RX_CTRL1 [7:0] 0x79 DEVICE_ [7:0] CONFIG0 0x7F Version [7:0] 0x80 DEVICE_ [7:0] CONFIG1 0xE1 DEVICE_ [7:0] CONFIG2 保留 保留 TXENABLE_ GAINSTEP_EN 保留 FIFO_WARNING_ OVERSHUTDOWN_EN THRESHOLD_ SHUTDOWN_ EN DLY_TAP_LSB DLYLINE_EN DEVICE_CONFIGURATION0 TXENABLE_ SLEEP_EN 保留 RW 0xFF 0x07 0x00 RW RW RW Version DEVICE_CONFIGURATION1 0x05 0x00 R RW DEVICE_CONFIGURATION2 0x00 RW Rev. 0 | Page 43 of 64 DLY_TAP_MSB AD9142 SPI配置寄存器 地址：0x00；复位：0x00；名称：Common 表23. Common的位功能描述 位 6 位的名称 SPI_LSB_FIRST 设置 0 1 5 DEVICE_RESET 描述 串行端口通信，选择MSB优先还是LSB优先。 MSB优先。 LSB优先。 将1写入此位时，器件复位。DEVICE_RESET是自清零位。 复位后，该位自动恢复为0。回读值始终为0。 复位 0x0 访问类型 RW 0x0 RW 复位 0x1 访问类型 RW 0x1 RW 0x0 RW 0x0 RW 0x0 RW 0x0 RW 复位 0x0 0x0 0x0 0x0 0x0 0x0 0x0 访问类型 RW RW RW RW RW RW RW 复位 0x0 0x0 0x0 访问类型 RW RW RW 掉电控制寄存器 地址：0x01；复位：0xC0；名称： PD_CONTROL 表24. PD_CONTROL的位功能描述 位 7 位的名称 PD_IDAC 6 PD_QDAC 5 PD_DATARCV 2 PD_DEVICE 1 PD_DACCLK 0 PD_FRAME 设置 描述 PD_IDAC设为1时，IDAC掉电。此位仅关断IDAC的模拟部分。 IDAC数字数据部分不受影响。 PD_QDAC设为1时，QDAC掉电。此位仅关断QDAC的模拟部分。 QDAC数字数据部分不受影响。 PD_DATARCV设为1时，数据接口电路掉电。 此位用于关断数据接口和FIFO的写入侧。 设为1时，带隙电路掉电。 此位用于关断整个芯片。 PD_DEVICE设为1时，DAC时钟掉电。 此位用于关断DAC时钟路径，因而可关断大部分数字功能。 PD_FRAME设为1时，帧接收器掉电。帧信号在内部被拉低。 不使用帧时，应将此位设为1。 中断使能0寄存器 地址：0x03；复位：0x00；名称： INTERRUPT_ENABLE0 表25. INTERRUPT_ENABLE0的位功能描述 位 6 5 4 3 2 1 0 位的名称 ENABLE_SYNC_LOST ENABLE_SYNC_LOCKED ENABLE_SYNC_DONE ENABLE_PLL_LOST ENABLE_PLL_LOCKED ENABLE_OVER_THRESHOLD ENABLE_DACOUT_MUTED 设置 描述 使能同步丢失中断。 使能同步锁定中断。 使能同步完成中断。 使能PLL丢失中断。 使能PLL锁定中断。 使能过阈值中断。 使能DACOUT静音中断。 中断使能1寄存器 地址：0x04；复位：0x00；名称： INTERRUPT_ENABLE1 表26. INTERRUPT_ENABLE1的位功能描述 位 2 1 0 位的名称 ENABLE_FIFO_UNDERFLOW ENABLE_FIFO_OVERFLOW ENABLE_FIFO_WARNING 设置 描述 使能FIFO下溢中断。 使能FIFO上溢中断。 使能FIFO警告中断。 Rev. 0 | Page 44 of 64 AD9142 中断标志0寄存器 地址：0x05；复位：0x00；名称： INTERRUPT_FLAG0 表27. INTERRUPT_FLAG0的位功能描述 位 6 5 4 3 2 1 位的名称 SYNC_LOST SYNC_LOCKED SYNC_DONE PLL_LOST PLL_LOCKED OVER_THRESHOLD 0 DACOUT_MUTED 设置 描述 同步丢失时，SYNC_LOST设为1。 同步锁定时，SYNC_LOCKED设为1。 同步完成时，SYNC_DONE设为1。 PLL丢失锁定时，PLL_LOST设为1。 PLL锁定时，PLL_LOCKED设为1。 输入功率超过阈值时， OVER_THRESHOLD设为1。 DAC输出静音(中间电平DC)时， DACOUT_MUTED设为1。 复位 0x0 0x0 0x0 0x0 0x0 0x0 描述 当FIFO读指针捕捉到FIFO写指针时， FIFO_UNDERFLOW设为1。 当FIFO写指针捕捉到FIFO读指针时， FIFO_OVERFLOW设为1。 当FIFO离空(≤1)或满(≥6)状态仅一个槽时， FIFO_WARNING设为1。 复位 0x0 0 1 描述 选择IRQ1引脚。 选择IRQ2引脚。 复位 0x0 0x0 访问类型 R R R R R R R 中断标志1寄存器 地址：0x06；复位：0x00；名称： INTERRUPT_FLAG1 表28. INTERRUPT_FLAG1的位功能描述 位 2 位的名称 FIFO_UNDERFLOW 1 FIFO_OVERFLOW 0 FIFO_WARNING 设置 访问类型 R 0x0 R 0x0 R 中断选择0寄存器 地址：0x07；复位：0x00；名称： IRQ_SEL0 表29. IRQ_SEL0的位功能描述 位 6 位的名称 SEL_SYNC_LOST 设置 5 SEL_SYNC_LOCKED 0 1 选择IRQ1引脚。 选择IRQ2引脚。 0x0 RW 4 SEL_SYNC_DONE 0 1 选择IRQ1引脚。 选择IRQ2引脚。 0x0 RW 3 SEL_PLL_LOST 0 1 选择IRQ1引脚。 选择IRQ2引脚。 0x0 RW 2 SEL_PLL_LOCKED 0 1 选择IRQ1引脚。 选择IRQ2引脚。 0x0 RW 1 SEL_OVER_THRESHOLD 0 1 选择IRQ1引脚。 选择IRQ2引脚。 0x0 RW 0 SEL_DACOUT_MUTED 0 1 选择IRQ1引脚。 选择IRQ2引脚。 0x0 RW Rev. 0 | Page 45 of 64 访问类型 RW AD9142 中断选择1寄存器 地址：0x08；复位：0x00；名称： IRQ_SEL1 表30. IRQ_SEL1的位功能描述 位 2 位的名称 SEL_FIFO_UNDERFLOW 1 0 设置 0 1 描述 选择IRQ1引脚。 选择IRQ2引脚。 复位 0x0 访问类型 RW SEL_FIFO_OVERFLOW 0 1 选择IRQ1引脚。 选择IRQ2引脚。 0x0 RW SEL_FIFO_WARNING 0 1 选择IRQ1引脚。 选择IRQ2引脚。 0x0 RW DAC时钟接收器控制寄存器 地址：0x10；复位：0xFF；名称： DACCLK_RECEIVER_CTRL 表31. DACCLK_RECEIVER_CTRL的位功能描述 位 7 位的名称 DACCLK_DUTYCYCLE_CORRECTION 5 [4:0] 设置 描述 对DACCLK输入使能占空比校正。 为获得最佳性能，默认推荐状态为开启。 复位 0x1 DACCLK_CROSSPOINT_CTRL_ENABLE 对DACCLK输入使能交叉点控制。 为获得最佳性能，默认推荐状态为开启。 0x1 RW DACCLK_CROSSPOINT_LEVEL 二进制补码值。为获得最佳性能， 建议将DACCLK_CROSSPOINT_LEVEL设为默认值。 最高交叉点。 最低交叉点。 0x1F RW 01111 11111 访问类型 RW 参考时钟接收器控制寄存器 地址：0x11；复位：0xBF；名称： REFCLK_RECEIVER_CTRL 表32. REFCLK_RECEIVER_CTRL的位功能描述 位 7 位的名称 DUTYCYCLE_CORRECTION 5 REFCLK_CROSSPOINT_CTRL_ENABLE [4:0] REFCLK_CROSSPOINT_LEVEL 设置 01111 11111 描述 对REFCLK输入使能占空比校正。 为获得最佳性能，默认推荐状态为关闭。 对REFCLK输入使能交叉点控制。 为获得最佳性能，默认推荐状态为关闭。 二进制补码值。为获得最佳性能， 建议将REFCLK_CROSSPOINT_LEVEL设为默认值。 最高交叉点。 最低交叉点。 Rev. 0 | Page 46 of 64 复位 0x0 访问类型 RW 0x0 RW 0x1F RW AD9142 PLL控制寄存器 地址：0x12；复位：0x00；名称： PLL_CTRL0 表33. PLL_CTRL0的位功能描述 位 7 6 位的名称 PLL_ENABLE AUTO_MANUAL_SEL 设置 0 1 [5:0] PLL_MANUAL_BAND 000000 111111 描述 使能PLL时钟乘法器。 PLL频带选择模式。 自动模式。 手动模式。 手动模式下的PLL频带设置。 总共64个频带，覆盖1 GHz至2.1 GHz VCO范围。 最低频带(1 GHz)。 最高频带(2.1 GHz)。 复位 0x0 0x0 0x00 访问类型 RW RW RW PLL控制寄存器 地址：0x14；复位：0xE7；名称： PLL_CTRL2 表34. PLL_CTRL2的位功能描述 位 [7:5] 位的名称 PLL_LOOP_BW 设置 0x00 0x1F [4:0] PLL_CP_CURRENT 0x00 0x1F 描述 选择PLL环路滤波器带宽。 为获得最佳PLL性能，默认推荐设置为111。 最低设置。 最高设置。 设置标称PLL电荷泵电流。 为获得最佳PLL性能，默认推荐设置为00111。 最低设置。 最高设置。 复位 0x7 0x07 访问类型 RW RW PLL控制寄存器 地址：0x15；复位：0xC9；名称： PLL_CTRL3 表35. PLL_CTRL3的位功能描述 位 [7:6] 位的名称 DIGLOGIC_DIVIDER 设置 00 01 10 11 4 CROSSPOINT_CTRL_EN [3:2] VCO_DIVIDER 00 01 10 11 [1:0] LOOP_DIVIDER 00 01 10 11 描述 REFCLK与PLL数字时钟的分频比。 PLL数字时钟驱动内部PLL逻辑。 设置的分频比必须确保PLL数字时钟低于75 MHz。 fREFCLK/fDIG = 2. fREFCLK/fDIG = 4. fREFCLK/fDIG = 8. fREFCLK/fDIG = 16. 使能环路分频器交叉点控制。 为获得最佳PLL性能，默认推荐设置为关闭(0)。 PLL VCO分频器。 此分频器决定VCO频率与DACCLK频率之比。 fVCO/fDACCLK = 1. fVCO/fDACCLK = 2. fVCO/fDACCLK = 4. fVCO/fDACCLK = 4. PLL环路分频器。 此分频器决定DACCLK频率与REFCLK频率之比。 fDACCLK/fREFCLK = 2. fDACCLK/fREFCLK = 4. fDACCLK/fREFCLK = 8. fDACCLK/fREFCLK = 16. Rev. 0 | Page 47 of 64 复位 0x3 访问类型 RW 0x0 RW 0x2 RW 0x1 RW AD9142 PLL状态寄存器 地址：0x16；复位：0x00；名称： PLL_STATUS0 表36. PLL_STATUS0的位功能描述 位 7 [3:0] 位的名称 PLL_LOCK VCO_CTRL_VOLTAGE_READBACK 设置 1111 0111 0000 描述 PLL时钟乘法器输出稳定。 VCO控制电压回读。二进制值。 最高VCO控制电压。 中间值(选择适当VCO频段时)。 PLL锁定时，选择较高的VCO频段会降低此值， 选择较低的VCO频段会提高此值。 最低VCO控制电压。 复位 0x0 0x0 访问类型 R R 描述 表示当前选定的VCO频段。 复位 0x00 访问类型 R 描述 参见寄存器0x19。 复位 0xF9 访问类型 RW 描述 IDAC满量程调整位[9:0]设置IDAC的满量程电流。 满量程电流可在8.64 mA至31.68 mA之间调节。 默认值(0x1F9)设置20 mA的满量程电流。 复位 0x1 访问类型 RW 描述 参见寄存器0x1B。 复位 0xF9 访问类型 RW PLL状态寄存器 地址：0x17；复位：0x00；名称： PLL_STATUS1 表37. PLL_STATUS1的位功能描述 位 [5:0] 位的名称 PLL_BAND_READBACK 设置 IDAC FS调整LSB寄存器 地址：0x18；复位：0xF9；名称： IDAC_FS_ADJ0 表38. IDAC_FS_ADJ0的位功能描述 位 [7:0] 位的名称 IDAC_FULLSCALE_ADJUST_LSB 设置 IDAC FS调整MSB寄存器 地址：0x19；复位：0xE1；名称： IDAC_FS_ADJ1 表39. IDAC_FS_ADJ1的位功能描述 位 [1:0] 位的名称 IDAC_FULLSCALE_ADJUST_MSB 设置 QDAC FS调整LSB寄存器 地址：0x1A；复位：0xF9；名称： QDAC_FS_ADJ0 表40. QDAC_FS_ADJ0的位功能描述 位 [7:0] 位的名称 QDAC_FULLSCALE_ADJUST_LSB 设置 Rev. 0 | Page 48 of 64 AD9142 QDAC FS调整MSB寄存器 地址：0x1B；复位：0x01；名称： QDAC_FS_ADJ1 表41. QDAC_FS_ADJ1的位功能描述 位 [1:0] 位的名称 QDAC_FULLSCALE_ADJUST_MSB 设置 描述 QDAC满量程调整位[9:0]设置QDAC的满量程电流。 满量程电流可在8.64 mA至31.68 mA之间调节。 默认值(0x1F9)设置20 mA的满量程电流。 复位 0x1 访问类型 RW 复位 0x0 访问类型 RW 芯片温度传感器控制寄存器 地址：0x1C；复位：0x02；名称： DIE_TEMP_SENSOR_CTRL 表42. DIE_TEMP_SENSOR_CTRL的位功能描述 位 [6:4] 位的名称 FS_CURRENT 设置 000 001 … 110 111 [3:1] REF_CURRENT 000 001 … 110 111 0 DIE_TEMP_SENSOR_EN 描述 温度传感器ADC满量程电流。建议使用默认设置。 50 μA. 62.5 μA. 125 μA. 137.5 μA. 温度传感器ADC基准电流。建议使用默认设置。 12.5 μA. 19 μA. 50 μA. 56.5 μA. 使能片内温度传感器。 0x1 RW 0x0 RW 芯片温度LSB寄存器 地址：0x1D；复位：0x00；名称： DIE_TEMP_LSB 表43. DIE_TEMP_LSB的位功能描述 位 [7:0] 位的名称 DIE_TEMP_LSB 设置 描述 参见寄存器0x1E。 复位 0x00 访问类型 R 芯片温度MSB寄存器 地址：0x1E；复位：0x00；名称： DIE_TEMP_MSB 表44. DIE_TEMP_MSB的位功能描述 位 [7:0] 位的名称 DIE_TEMP_MSB 设置 描述 芯片温度位[15:0]表示芯片近似温度。 更多信息，请参见“温度传感器”部分。 复位 0x00 访问类型 R 芯片ID寄存器 地址：0x1F；复位：0x0A；名称：CHIP_ID 表45. CHIP_ID的位功能描述 位 [7:0] 位的名称 CHIP_ID 设置 描述 AD9142芯片ID为0x0A。 Rev. 0 | Page 49 of 64 复位 0x0A 访问类型 R AD9142 中断配置寄存器 地址：0x20；复位：0x00；名称： INTERRUPT_CONFIG 表46. INTERRUPT_CONFIG的位功能描述 位 [7:0] 位的名称 INTERRUPT_CONFIGURATION 设置 0x00 0x01 描述 测试模式。 推荐模式(如“中断请求操作”部分所述)。 复位 0x00 访问类型 RW 同步控制寄存器 地址：0x21；复位：0x00；名称： SYNC_CTRL 表47. SYNC_CTRL的位功能描述 位 1 位的名称 SYNC_CLK_EDGE_SEL 设置 0 1 0 SYNC_ENABLE 描述 选择对SYNC CLK进行采样的DACCLK时钟沿。 SYNC CLK由DACCLK的上升沿采样。 SYNC CLK由DACCLK的下降沿采样。 使能多芯片同步功能。 复位 0x0 0x0 访问类型 RW RW 帧复位控制寄存器 地址：0x22；复位：0x12；名称： FRAME_RST_CTRL 表48. FRAME_RST_CTRL的位功能描述 位 3 位的名称 FRAME_RESET_ACK 2 EN_CON_FRAME_RESET 设置 0 1 [1:0] FRAME_RESET_MODE 00 01 10 11 描述 帧复位应答。接收到有效帧脉冲时，此位置1。 复位 0x0 复位模式选择。 仅响应第一个有效帧脉冲，FIFO和/或NCO仅复位一次。 这是默认推荐模式。 响应每一个有效帧脉冲，并相应地复位FIFO和/或NCO。 这些位决定器件接收到有效帧信号时复位何部分。 仅FIFO。 仅NCO。 FIFO和NCO。 无。 0x0 RW 0x2 RW Rev. 0 | Page 50 of 64 访问类型 R AD9142 FIFO水平配置寄存器 地址：0x23；复位：0x40；名称： FIFO_LEVEL_CONFIG 表49. FIFO_LEVEL_CONFIG的位功能描述 位 [6:4] 位的名称 INTEGRAL_FIFO_LEVEL_REQUEST 设置 000 001 … 111 [2:0] FRACTIONAL_FIFO_LEVEL_REQUEST 000 001 … 允许 的最 大设置。 描述 设置FIFO整数水平。它是读指针与写指针值之差， 单位为输入数据速率(fDATA)。默认推荐FIFO水平为： 整数水平 = 4，小数水平 = 0。详情参见“FIFO操作”部分。 0. 1. 7. 设置FIFO小数水平。它是读指针与写指针值之差， 单位为DACCLK速率(FDAC)。允许的最大设置值为插 值率 − 1。详情参见“FIFO操作”部分。 0. 1. 复位 0x4 0x0 访问类型 RW RW 001(2倍)。 003(4倍)。 007(8倍)。 FIFO水平回读寄存器 地址：0x24；复位：0x00；名称： FIFO_LEVEL_READBACK 表50. FIFO_LEVEL_READBACK的位功能描述 位 [6:4] 位的名称 INTEGRAL_FIFO_LEVEL_READBACK [2:0] FRACTIONAL_FIFO_LEVEL_READBACK 设置 描述 FIFO整数水平回读。 FIFO总水平请求与回读之差应在2个DACCLK周期内。 详情参见“FIFO操作”部分。 FIFO小数水平回读。 此值应与位[6:4]中的回读值一起使用。 复位 0x0 0x0 访问类型 R R FIFO控制寄存器 地址：0x25；复位：0x00；名称： FIFO_CTRL 表51. FIFO_CTRL的位功能描述 位 1 0 位的名称 FIFO_SPI_RESET_ACK FIFO_SPI_RESET_REQUEST 设置 描述 应答串行端口启动的FIFO复位。 通过串行端口启动FIFO复位。 Rev. 0 | Page 51 of 64 复位 0x0 0x0 访问类型 R RW AD9142 数据格式选择寄存器 地址：0x26；复位：0x00；名称： DATA_FORMAT_SEL 表52. DATA_FORMAT_SEL的位功能描述 位 7 位的名称 DATA_FORMAT 设置 0 1 6 DATA_PAIRING 0 1 5 DATA_BUS_INVERT 0 1 0 DATA_BUS_WIDTH 0 1 描述 选择二进制或二进制补码数据格式。 输入数据为二进制补码格式。 输入数据为二进制格式。 表示数据输入端的I/Q数据配对方式。 I样本与之后的Q样本配对。 I样本与之前的Q样本配对。 交换数据输入端口的位序。 MSB成为LSB：D[15:0]变为D[0:15]。 数据位序与表9中的引脚描述一致。 数据位序反转。 数据接口模式。 有关不同接口模式操作的信息，请参见“LVDS输入数据端口”部分。 字模式；16位接口总线宽度。 字节模式；8位接口总线宽度。 复位 0x0 访问类型 RW 0x0 RW 0x0 RW 0x0 RW 数据路径控制寄存器 地址：0x27；复位：0x00；名称： DATAPATH_CTRL 表53. DATAPATH_CTRL的位功能描述 位 7 6 5 4 2 1 位的名称 INVSINC_ENABLE NCO_ENABLE IQ_GAIN_ADJ_DCOFFSET_ENABLE IQ_PHASE_ADJ_ENABLE FS4_MODULATION_ENABLE NCO_SIDEBAND_SEL 设置 0 1 0 SEND_IDATA_TO_QDAC 描述 使能反Sinc滤波器。 使能NCO。 使能数字IQ增益调整和直流失调。 使能数字IQ相位调整。 使能fS/4调制模式。 选择单端NCO调制镜像。 NCO输出高端镜像。 NCO输出低端镜像。 将IDATA发送到QDAC。 使能时，I数据发送到IDAC和QDAC。 Q数据路径仍然运行，但Q数据会被忽略。 复位 0x0 0x0 0x0 0x0 0x0 0x0 0x0 访问类型 RW RW RW RW RW RW RW 插值控制寄存器 地址：0x28；复位：0x00；名称： INTERPOLATION_CTRL 表54. INTERPOLATION_CTRL的位功能描述 位 [1:0] 位的名称 INTERPOLATION_MODE 设置 00 10 11 描述 插值率和模式选择。 2倍模式1；使用HB1滤波器。 4倍模式；使用HB1和HB2滤波器。 8倍模式；使用所有三个滤波器(HB1、HB2和HB3)。 Rev. 0 | Page 52 of 64 复位 0x0 访问类型 RW AD9142 过阈值控制0寄存器 地址：0x29；复位：0x00；名称： OVER_THRESHOLD_CTRL0 表55. OVER_THRESHOLD_CTRL0的位功能描述 位 [7:0] 位的名称 THRESHOLD_LEVEL_REQUEST_LSB 设置 描述 参见寄存器0x2A。 复位 0x0 访问类型 RW 复位 0x00 访问类型 RW 复位 0x0 0x0 0x0 访问类型 RW RW RW 复位 0x0 访问类型 R 复位 0x00 访问类型 R 过阈值控制1寄存器 地址：0x2A；复位：0x00；名称： OVER_THRESHOLD_CTRL1 表56. OVER_THRESHOLD_CTRL1的位功能描述 位 [4:0] 位的名称 THRESHOLD_LEVEL_REQUEST_MSB 设置 描述 触发输入功率保护功能的最低平均输入功率(I2 + Q2)。 过阈值控制2寄存器 地址：0x2B；复位：0x00；名称： OVER_THRESHOLD_CTRL2 表57. OVER_THRESHOLD_CTRL2的位功能描述 位 7 6 [3:0] 位的名称 ENABLE_PROTECTION IQ_DATA_SWAP SAMPLE_WINDOW_LENGTH 设置 0000 0001 … 1010 1011 至 1111 描述 使能输入功率保护。 在平均功率计算中交换I和Q数据。 用于计算平均功率的数据输入样本数。 512 IQ数据样本对。 1024 IQ数据样本对。 219 IQ数据样本对。 无效。 输入功率回读LSB寄存器 地址：0x2C；复位：0x00；名称： INPUT_POWER_READBACK_LSB 表58. INPUT_POWER_READBACK_LSB的位功能描述 位 [7:0] 位的名称 INPUT_POWER_READBACK_LSB 设置 描述 参见寄存器0x2D。 输入功率回读MSB寄存器 地址：0x2D；复位：0x00；名称： INPUT_POWER_READBACK_MSB 表59. INPUT_POWER_READBACK_MSB的位功能描述 位 [4:0] 位的名称 INPUT_POWER_READBACK_MSB 设置 描述 输入信号平均功率回读。 Rev. 0 | Page 53 of 64 AD9142 NCO控制寄存器 地址：0x30；复位：0x00；名称： NCO_CTRL 表60. NCO_CTRL的位功能描述 位 6 5 4 1 0 位的名称 NCO_FRAME_UPDATE_ACK SPI_NCO_PHASE_RST_ACK SPI_NCO_PHASE_RST_REQ NCO_SPI_UPDATE_ACK NCO_SPI_UPDATE_REQ 设置 描述 来自帧的频率调谐字更新请求。 NCO相位SPI复位应答。 NCO相位SPI复位请求。 频率调谐字更新应答。 来自SPI的频率调谐字更新请求。 复位 0x0 0x0 0x0 0x0 0x0 访问类型 R R RW R RW 复位 0x00 访问类型 RW 复位 0x00 访问类型 RW 复位 0x00 访问类型 RW 复位 0x10 访问类型 RW 复位 0x00 访问类型 RW NCO_FREQ_TUNING_WORD0寄存器 地址：0x31；复位：0x00；名称： NCO_FREQ_TUNING_WORD0 表61. NCO_FREQ_TUNING_WORD0的位功能描述 位 [7:0] 位的名称 NCO_FTW0 设置 描述 参见寄存器0x34。 NCO_FREQ_TUNING_WORD1寄存器 地址：0x32；复位：0x00；名称： NCO_FREQ_TUNING_WORD1 表62. NCO_FREQ_TUNING_WORD1的位功能描述 位 [7:0] 位的名称 NCO_FTW1 设置 描述 参见寄存器0x34。 NCO_FREQ_TUNING_WORD2寄存器 地址：0x33；复位：0x00；名称： NCO_FREQ_TUNING_WORD2 表63. NCO_FREQ_TUNING_WORD2的位功能描述 位 [7:0] 位的名称 NCO_FTW2 设置 描述 参见寄存器0x34。 NCO_FREQ_TUNING_WORD3寄存器 地址：0x34；复位：0x10；名称： NCO_FREQ_TUNING_WORD3 表64. NCO_FREQ_TUNING_WORD3的位功能描述 位 [7:0] 位的名称 NCO_FTW3 设置 描述 FTW[31:0]是32位频率调谐字，用于确定片内NCO产生的 复载波频率。该频率不在写入FTW寄存器时更新，仅当 寄存器0x30启动串行端口更新或帧更新时，这些值才会 更新。值为二进制补码格式。 NCO_PHASE_OFFSET0寄存器 地址：0x35；复位：0x00；名称： NCO_PHASE_OFFSET0 表65. NCO_PHASE_OFFSET0的位功能描述 位 [7:0] 位的名称 NCO_PHASE_OFFSET_LSB 设置 描述 参见寄存器0x36。 Rev. 0 | Page 54 of 64 AD9142 NCO_PHASE_OFFSET1寄存器 地址：0x36；复位：0x00；名称： NCO_PHASE_OFFSET1 表66. NCO_PHASE_OFFSET1的位功能描述 位 [7:0] 位的名称 NCO_PHASE_OFFSET_MSB 设置 描述 此寄存器设置复位时复载波信号的初始相位。 相位偏移范围是0度到360度。每一位代表0.0055度的偏移。 此值为二进制补码格式。 复位 0x00 访问类型 RW 复位 0x00 访问类型 RW 复位 0x0 访问类型 RW 复位 0x00 访问类型 RW 描述 复位 IDAC直流失调位[15:0]是在写入IDAC的样本值上直接增加的直流值。 0x00 访问类型 RW IQ_PHASE_ADJ0寄存器 地址：0x37；复位：0x00；名称： IQ_PHASE_ADJ0 表67. IQ_PHASE_ADJ0的位功能描述 位 [7:0] 位的名称 IQ_PHASE_ADJ_LSB 设置 描述 参见寄存器0x38。 IQ_PHASE_ADJ1寄存器 地址：0x38；复位：0x000；名称： IQ_PHASE_ADJ1 表68. IQ_PHASE_ADJ1的位功能描述 位 [4:0] 位的名称 IQ_PHASE_ADJ_MSB 设置 描述 IQ相位调整位[12:0]用于在I与Q数据路径之间插入一个相位偏移。 它提供±14度的调整范围，步进为0.0035度。 此值为二进制补码格式。详情参见“正交相位调整”部分。 IDAC_DC_OFFSET0寄存器 地址：0x3B；复位：0x00；名称： IDAC_DC_OFFSET0 表69. IDAC_DC_OFFSET0的位功能描述 位 [7:0] 位的名称 IDAC_DC_OFFSET_LSB 设置 描述 参见寄存器0x3C。 IDAC_DC_OFFSET1寄存器 地址：0x3C；复位：0x00；名称： IDAC_DC_OFFSET1 表70. IDAC_DC_OFFSET1的位功能描述 位 [7:0] 位的名称 IDAC_DC_OFFSET_MSB 设置 QDAC_DC_OFFSET0寄存器 地址：0x3D；复位：0x00；名称： QDAC_DC_OFFSET0 表71. QDAC_DC_OFFSET0的位功能描述 位 [7:0] 位的名称 QDAC_DC_OFFSET_LSB 设置 描述 参见寄存器0x3E。 Rev. 0 | Page 55 of 64 复位 0x00 访问类型 RW AD9142 QDAC_DC_OFFSET1寄存器 地址：0x3E；复位：0x00；名称： QDAC_DC_OFFSET1 表72. QDAC_DC_OFFSET1的位功能描述 位 [7:0] 位的名称 QDAC_DC_OFFSET_MSB 设置 描述 QDAC直流失调位[15:0]是在写入QDAC的样本值上直接增加的 直流值。 复位 0x00 访问类型 RW 复位 0x20 访问类型 RW 复位 0x20 访问类型 RW 复位 0x01 访问类型 RW 复位 0x0 访问类型 RW IDAC_GAIN_ADJ寄存器 地址：0x3F；复位：0x20；名称： IDAC_GAIN_ADJ 表73. IDAC_GAIN_ADJ的位功能描述 位 [5:0] 位的名称 IDAC_GAIN_ADJ 设置 描述 此寄存器是I通道的6位数字增益调整寄存器。 位的权重为：MSB = 20，LSB = 2−5，因而乘法范围为0至2或 −∞至6 dB。默认增益设置为0x20，对应于单位增益(0 dB)。 QDAC_GAIN_ADJ寄存器 地址：0x40；复位：0x20；名称： QDAC_GAIN_ADJ 表74. QDAC_GAIN_ADJ的位功能描述 位 [5:0] 位的名称 QDAC_GAIN_ADJ 设置 描述 此寄存器是Q通道的6位数字增益调整寄存器。 位的权重为：MSB = 20，LSB = 2−5，因而乘法范围为0至2或 −∞至6 dB。默认增益设置为0x20，对应于单位增益(0 dB)。 增益步进控制0寄存器 地址：0x41；复位：0x01；名称： GAIN_STEP_CTRL0 表75. GAIN_STEP_CTRL0的位功能描述 位 [5:0] 位的名称 RAMP_UP_STEP 设置 描述 该寄存器设置增益递增的步长。 数字增益每隔4个DAC周期提高所配置的量， 直至增益达到I/QDAC_GAIN_ADJ中的设置 (寄存器0x3F和寄存器0x40)。位的权重为：MSB = 21，LSB = 2−4。 注意，此寄存器中的值不应大于I/QDAC_GAIN_ADJ (寄存器0x3F和寄存器0x40)中的值。 增益步进控制1寄存器 地址：0x42；复位：0x01；名称： GAIN_STEP_CTRL1 表76. GAIN_STEP_CTRL1的位功能描述 位 7 位的名称 DAC_OUTPUT_STATUS 6 DAC_OUTPUT_ON [5:0] RAMP_DOWN_STEP 设置 描述 此位指示DAC输出的开关状态。DAC输出自动关闭时，此位为1。 在输入功率保护模式或发射使能模式下， 如果DAC输出自动关闭，则此寄存器允许开启DAC输出。 它是自清零位。 该寄存器设置增益递减的步长。 数字增益每隔4个DAC周期降低所配置的量，直至增益达到0。 位的权重为：MSB = 21，LSB = 2−4。注意，此寄存器中的值不 应大于I/QDAC_GAIN_ADJ(寄存器0x3F和寄存器0x40)中的值。 Rev. 0 | Page 56 of 64 0x0 R 0x01 RW AD9142 发射使能控制寄存器 地址：0x43；复位：0x07；名称： TX_ENABLE_CTRL 表77. TX_ENABLE_CTRL的位功能描述 位 2 位的名称 TXENABLE_GAINSTEP_EN 1 TXENABLE_SLEEP_EN 0 TXENABLE_POWER_DOWN_EN 设置 描述 DAC输出在TXEN引脚提供的TXENABLE信号的控制下， 根据寄存器0x41和寄存器0x42的设置逐步开启/关闭。 设为1时，如果TXEN引脚提供TXENABLE信号为低电平， 则将器件置于休眠模式。 设为1时，如果TXEN引脚提供TXENABLE信号为低电平， 则将器件置于掉电模式。 复位 0x1 访问类型 RW 0x1 RW 0x1 RW DAC输出控制寄存器 地址：0x44；复位：0x8F；名称： DAC_OUTPUT_CTRL 表78. DAC_OUTPUT_CTRL的位功能描述 位 7 位的名称 DAC_OUTPUT_CTRL_EN 设置 复位 0x1 OVERTHRESHOLD_SHUTDOWN_EN 描述 使能DAC输出控制。 此位需设为1才能使能此寄存器的其它位。 当此位和位7均为高电平时，如果发生FIFO警告， DAC输出将自动关断。默认情况下，此功能开启。 当输入平均功率大于预定阈值时，DAC输出关闭。 3 FIFO_WARNING_SHUTDOWN_EN 2 0 0x1 RW FIFO_ERROR_SHUTDOWN_EN 当FIFO报警时，DAC输出关闭。 0x1 RW 0x1 访问类型 RW RW 数据接收器测试控制寄存器 地址：0x5E；复位：0xFF；名称： DATA_RX_CTRL0 表79. DATA_RX_CTRL0的位功能描述 位 [7:0] 位的名称 DLY_TAP_LSB 设置 描述 参见寄存器0x5F[2:0]。 复位 0xFF 访问类型 RW 复位 0x0 0x7 访问类型 RW RW 数据接收器测试控制寄存器 地址：0x5F；复位：0x07；名称： DATA_RX_CTRL1 表80. DATA_RX_CTRL1的位功能描述 位 3 [2:0] 位的名称 DLYLINE_EN DLY_TAP_MSB 设置 描述 1 = 使能数据接口。 4种可用延迟设置。更多详情见“接口延迟线”部分。 00 01 10 11 0x000 0x007 0x07F 0x5FF Rev. 0 | Page 57 of 64 AD9142 器件配置0寄存器 地址：0x79；复位：0x00；名称： DEVICE_CONFIG0 表81. DEVICE_CONFIG0的位功能描述 位 [7:0] 位的名称 DEVICE_ CONFIGURATION0 设置 0x18 描述 器件启动配置的推荐设置。 复位 0x00 访问类型 RW 复位 0x05 访问类型 R 复位 0x00 访问类型 RW 复位 0x00 访问类型 RW 版本寄存器 地址：0x7F；复位：0x05；名称：Version 表82. Version的位功能描述 位 [7:0] 位的名称 Version 设置 描述 芯片版本 器件配置1寄存器 地址：0x80；复位：0x00；名称： DEVICE_CONFIG1 表83. DEVICE_CONFIG1的位功能描述 位 [7:0] 位的名称 DEVICE_ CONFIGURATION1 设置 0xAD 描述 器件启动配置的推荐设置。 器件配置2寄存器 地址： 0xE1, Reset:0x00；名称： DEVICE_CONFIG2 表84. DEVICE_CONFIG2的位功能描述 位 [7:0] 位的名称 DEVICE_ CONFIGURATION2 设置 0x1A 描述 器件启动配置的推荐设置。 Rev. 0 | Page 58 of 64 AD9142 DAC延迟和系统偏斜 DACCLK/8 DIV 2 DIV 2 DIV 2 DACCLK/4 DACCLK DACCLK/2 FIFO RdPtr DATA INTERFACE FIFO HB1 HB2 HB3 OTHER DIGITAL FUNCTIONALITIES I AND Q DAC FIFO WrPtr DCI VARYING LATENCY FIXED LATENCY VARYING LATENCY 10930-064 FIXED LATENCY 图60. 流水线延迟明细 像内置多相时钟的任何其它器件一样，DAC也存在固有的 FIFO FIFO DATA 0 DATA 0 FIFO WrPtr DATA 1 流水线延迟差异。图60显示了AD9142流水线延迟的明细。 DATA 1 FIFO RdPtr DATA 2 DATA 2 突出显示的部分，包括FIFO和时钟产生电路，就是产生流 DATA 3 DATA 3 水线延迟差异的地方。每次上电时，FIFO和时钟产生状态 DATA 4 DATA 4 机的状态都是任意的，导致这两个模块的延迟存在差异。 DATA 5 DATA 5 DATA 6 DATA 6 DATA 7 DATA 7 CASE 1: LATENCY = 4 DCI CYCLES CASE 2: LATENCY = 6 DCI CYCLES FIFO WrPtr FIFO有8个数据槽。FIFO读写指针循环移动，从槽0移动到 槽7，然后回到槽0。FIFO深度定义为读指针抓住写指针所 图61. FIFO延迟差异示例 需的FIFO槽数。它也是特定数据呆在FIFO中的时间，即从 写入FIFO到从FIFO读出的时间。因此，FIFO的延迟等于 图62显示了FIFO延迟为4个数据周期的两个等效例子。这 其深度。 两种情况中，虽然读指针和写指针均不一致，但FIFO深度 图61显示了FIFO延迟差异的一个例子。第2种情况中的延 迟比第1种情况要长2个数据周期。如果其它延迟相同，则 这两种情况下的DAC输出之间的偏斜也是2个数据周期。 相同。此外，注意这两种情况中数据流的起始槽不相同， 但读指针和写指针指向同一数据。只要多个器件的数据和 DCI精密对齐，这就不会影响DAC输出的对齐精度。 因此，为使FIFO延迟保持不变，FIFO深度需要复位到预定 FIFO FIFO 的值。理论上，任何非0值都是有效的，但一般设置为4， DATA 0 DATA 5 FIFO WrPtr DATA 1 此时消解读取和写入速率波动的能力最强。 DATA 2 FIFO RdPtr DATA 3 DATA 4 FIFO WrPtr DATA 7 DATA 0 LATENCY = 4 DCI CYCLES DATA 1 DATA 5 DATA 2 DATA 6 DATA 3 DATA 7 DATA 4 图62. 相等FIFO延迟的示例 Rev. 0 | Page 59 of 64 DATA 6 FIFO RdPtr 10930-066 FIFO延迟差异 FIFO RdPtr 10930-065 DAC延迟差异 AD9142 时钟产生延迟差异 校正系统偏斜 时钟产生电路的状态机是延迟差异的另一个来源，此类延 一般假设多个器件的输入数据和DCI是精密对齐的。根据 迟差异来自于静态分频器固有的相位不确定性。在输入时 系统设计不同，输入各DAC的数据和DCI可能来自不同的 钟的上升沿，经过分频的时钟可以是高电平或低电平，除 FPGA或ASIC。如果数据源不同步，则一个数据源的输出 非明令其进入已知状态。这意味着，只要有插值(当慢速时 相对于另一个数据源的输出可能是偏斜的。多个数据源之 钟需要通过对DACCLK进行分频来产生时)，DAC中就会 间的对齐精度还可能随温度而漂移。 存在固有的延迟差异。图63显示了2倍插值时延迟差异的 一 个 例 子 。 DACCLK/2时 钟 有 两 种 相 位 可 能 性 。 DACCLK/2时钟用于从FIFO读取数据并驱动插值滤波器。 无论使用何种时钟沿来驱动数字电路，第1种情况与第2种 情况之间均存在1个DAC时钟周期的延迟(参见图62)。由于 上电状态是这两种情况中的任意一种，因此分频器的相位 不确定性表现为两个DAC输出之间的偏斜变化。 图64显示了一个双通道发射机的例子，它包含两个数据源 和两个双通道DAC。即使DAC未引入任何延迟差异，DAC 输出之间也会存在一个恒定但未知的相位偏移。AD9142的 多器件同步功能可用来补偿数据源未对齐所导致的偏斜， 方法是通过两个外部参考时钟(帧时钟和同步时钟)独立复 位FIFO的两侧。然后，两个数据源之间的偏移由DAC中的 FIFO和时钟产生模块消解。有关使用多器件同步功能的更 多信息，请参阅“同步实现”部分。 DCI HB1 HB2 HB3 FRAME DAC 16-BIT DATA MATCH SYNC LINE FOR ALL DATA GEN DATA GEN DACCLK DACCLK/2 (CASE 1) 图63. 2倍插值时来自时钟产生的延迟差异 DAC 16-BIT DATA DCI FRAME DAC 16-BIT DATA DATA GEN DCI FRAME DAC 16-BIT DATA 2 4 MASTER REF CLOCK SYNC CLOCK DATA SKEW 图64. 偏斜输入数据和DCI造成的DAC输出偏斜 Rev. 0 | Page 60 of 64 10930-068 LATENCY VARIATION = 1 DACCLK CYCLE 10930-067 DACCLK/2 (CASE 2) DCI FRAME AD9142 封装和订购信息 外形尺寸 10.10 10.00 SQ 9.90 0.60 0.42 0.24 9.85 9.75 SQ 9.65 72 PIN 1 INDICATOR 18 37 19 36 BOTTOM VIEW 0.80 MAX 0.65 TYP 0.25 MIN 8.50 REF 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF SEATING PLANE 1 6.15 6.00 SQ 5.85 EXPOSED PAD TOP VIEW 1.00 0.85 0.80 55 54 0.50 BSC 0.50 0.40 0.30 12° MAX 0.30 0.23 0.18 COMPLIANT TO JEDEC STANDARDS MO-220-VNND-4 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 06-25-2012-A PIN 1 INDICATOR 0.60 0.42 0.24 图65. 72引脚引线框构芯片级封装[LFCSP_VQ] 10 mm x 10 mm，超薄体 (CP-72-7) 图示尺寸单位：mm 订购指南 型号1 AD9142BCPZ AD9142BCPZRL AD9142-M5372-EBZ AD9142-M5375-EBZ 1 温度范围 −40°C至+85°C −40°C至+85°C 封装描述 72引脚 LFCSP_VQ 72引脚 LFCSP_VQ 连接到ADL5372调制器的评估板 连接到ADL5375调制器的评估板 Z = 符合RoHS标准的器件。 Rev. 0 | Page 61 of 64 封装选项 CP-72-7 CP-72-7 AD9142 注释 Rev. 0 | Page 62 of 64 AD9142 注释 Rev. 0 | Page 63 of 64 AD9142 注释 ©2012 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D10930sc-0-11/12(0) Rev. 0 | Page 64 of 64