CMOS、330 MHz、三通道、 8位高速视频DAC ADV7125 功能框图 特性 VAA BLANK BLANK AND SYNC LOGIC SYNC R7 TO R0 8 G7 TO G0 8 B7 TO B0 8 PSAVE IOR DATA REGISTER 8 DATA REGISTER 8 DATA REGISTER 8 DAC IOR IOG DAC IOB DAC CLOCK ADV7125 GND 数字视频系统 高分辨率彩色图形 数字无线电调制 图像处理 仪器仪表 视频信号重构 车载信息娱乐系统 IOB VOLTAGE REFERENCE CIRCUIT POWER-DOWN MODE 应用 IOG RSET COMP VREF 03097-001 吞吐量：330 MSPS 三个8位DAC RS-343A/RS-170兼容输出 互补输出 DAC输出电流范围：2.0 mA至26.5 mA TTL兼容输入 1.235 V内部基准电压源 +5 V/+3.3 V单电源供电 48引脚LQFP和LFCSP封装 低功耗：30 mW（最小值，3 V） 低功耗（待机模式）：6 mW（典型值，3 V） 工业温度范围：−40°C至+85°C 无铅（Pb）封装 通过汽车应用认证 图1 概述 ADV7125 (ADV®)是一款单芯片、三通道、高速数模转换 可确保以较低功耗提供更多功能。ADV7125提供48引脚 器，内置三个高速、8位、带互补输出的视频DAC、一个 LQFP和48引脚LFCSP两种封装。 标准TTL输入接口以及一个高阻抗、模拟输出电流源。 产品聚焦 它具有三个独立的8位宽输入端口。只需一个+5 V/+3.3 V 1. 呑吐量：330 MSPS(仅需3.3 V电源)。 单电源和时钟便能工作。ADV7125还具有其他视频控制信 2. 保证8位单调性。 3. 与各种高分辨率彩色图形系统兼容，包括RS-343A和 号：复合SYNC和BLANK；以及省电模式。 ADV7125采用5 V CMOS工艺制造，单芯片CMOS架构 RS-170。 ADV是ADI公司的注册商标。 Rev. C Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2002–2011 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. Fax: 781.461.3113 ©2009–2010 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 ADV7125 目录 特性..................................................................................................... 1 电路描述和工作原理 .................................................................11 应用..................................................................................................... 1 数字输入..................................................................................11 功能框图 ............................................................................................ 1 时钟输入..................................................................................11 概述..................................................................................................... 1 视频同步和控制.....................................................................12 产品聚焦 ............................................................................................ 1 基准输入..................................................................................12 修订历史 ............................................................................................ 2 DAC ..........................................................................................12 技术规格 ............................................................................................ 3 模拟输出..................................................................................12 5 V电气特性................................................................................. 3 灰阶工作原理 .........................................................................13 3.3 V电气特性 ............................................................................. 4 视频输出缓冲器.....................................................................13 5 V时序规格................................................................................. 5 PCB布局考虑..........................................................................13 3.3 V时序规格 ............................................................................. 6 数字信号互连 .........................................................................13 绝对最大额定值............................................................................... 7 模拟信号互连 .........................................................................14 ESD警告........................................................................................ 7 外形尺寸 .......................................................................................15 引脚配置和功能描述 ...................................................................... 8 订购指南..................................................................................16 术语................................................................................................... 10 汽车应用级产品.....................................................................16 修订历史 2011年2月—修订版B至修订版C 更改“特性”部分、“应用”部分和“概述”部分............................1 更改表6 ................................................................................................8 更改图3和表6 ..................................................................................8 2010年7月—修订版A至修订版B 删除“接地层”部分、“电源层”部分和“电源去耦”部分 ........11 更改“特性”部分..................................................................................1 更改图5 ...........................................................................................11 更改时钟频率参数和表4..................................................................6 更改图2 ................................................................................................6 更改图4和图5 ...................................................................................11 更改表7、“模拟输出”部分、图6和图7 ...................................12 更改“视频输出缓冲器”部分、“PCB布局考虑”部分 更改表7 ..............................................................................................12 和图9................................................................................................13 更改订购指南的尾注 ......................................................................15 更改“模拟信号互连”部分和图10 ..............................................14 增加“汽车应用级产品”部分..........................................................15 更新外形尺寸 ................................................................................15 2009年3月—修订版0至修订版A 更改订购指南 ................................................................................16 更新格式 ....................................................................................... 通用 2002年10月—修订版0：初始版 Rev. C | Page 2 of 16 ADV7125 技术规格 5 V电气特性 VAA = 5 V ± 5%，VREF = 1.235 V，RSET = 560 Ω，CL = 10 pF。除非另有说明，所有规格均为TMIN至TMAX1，TJ MAX = 110°C。 表1 参数 静态性能 分辨率（每个DAC） 积分非线性(BSL) 微分非线性 数字和控制输入 输入高电压VIH 输入低电压VIL 输入电流IIN PSAVE上拉电流 输入电容CIN 模拟输出 输出电流 DAC间匹配 输出顺从电压范围VOC 输出阻抗ROUT 输出电容COUT 失调误差 增益误差2 最小值 8 −1 −1 典型值 ±0.4 ±0.25 最大值 +1 +1 2 0.8 +1 −1 20 10 2.0 2.0 测试条件1 位 LSB LSB 保证单调性 V V μA μA pF +0.025 +5.0 mA mA % V kΩ pF % FSR % FSR 1.235 1.35 V 3.4 10.5 18 67 8 2.1 0.1 9 15 25 72 mA mA mA mA mA mA %/% 1.0 0 26.5 18.5 5 1.4 单位 100 10 −0.025 −5.0 VIN = 0.0 V 或 VDD 绿色 DAC, SYNC = 高 RGB DAC, SYNC = 低 IOUT = 0 mA 测试条件：DAC输出= 0 V FSR = 18.62 mA 内部和外部基准电压 基准电压范围(VREF) 功耗 数字电源电流3 模拟电源电流 待机电源电流4 电源抑制比 1 2 3 4 1.12 5.0 0.5 fCLK = 50 MHz fCLK = 140 MHz fCLK = 240 MHz RSET = 530 Ω RSET = 4933 Ω PSAVE = 低, VDD下的数字和控制输入 温度范围TMIN至TMAX：50 MHz和140 MHz下为−40°C至+85°C，240 MHz和330 MHz下为0°C至+70°C。 增益误差= ((测得(FSC)/理想(FSC) − 1) × 100)，其中理想值= VREF/RSET × K × (0xFFH) × 4且K = 7.9896。 数字电源使用连续时钟及0 V与VDD下的输入电平进行测量，该连续时钟具有对应于斜坡图样的数字输入。 这些最大值/最小值规格在4.75 V至5.25 V范围内通过特性保证。 Rev. C | Page 3 of 16 ADV7125 3.3 V电气特性 VAA = 3.0 V至3.6 V，VREF = 1.235 V，RSET = 560 Ω，CL = 10 pF。除非另有说明，所有规格均为TMIN至TMAX1，TJ MAX = 110°C。 表2 参数2 静态性能 分辨率（每个DAC） 积分非线性(BSL) 微分非线性 数字和控制输入 输入高电压VIH 输入低电压VIL 输入电流IIN PSAVE上拉电流 输入电容CIN 模拟输出 输出电流 DAC间匹配 输出顺从电压范围VOC 输出阻抗ROUT 输出电容COUT 失调误差 增益误差3 外部基准电压源 基准电压范围(VREF) 内部基准电压源 基准电压(VREF) 功耗 数字电源电流4 模拟电源电流 待机电源电流 电源抑制比 1 最小值 典型值 −1 −1 ±0.5 ±0.25 最大值 单位 测试条件1 8 +1 +1 位 LSB LSB RSET = 680 Ω RSET = 680 Ω RSET = 680 Ω +1 V V μA μA pF VIN = 0.0 V or VDD 2.0 0.8 −1 20 10 2.0 2.0 26.5 18.5 1.0 0 1.4 70 10 0 0 1.12 1.235 0 1.35 1.235 2.2 6.5 11 16 67 8 2.1 0.1 mA mA % V kΩ pF % FSR % FSR 绿色 DAC, SYNC = 高 RGB DAC, SYNC = 低 测试条件：DAC输出= 0 V FSR = 18.62 mA V V 5.0 12.0 15 72 5.0 0.5 mA mA mA mA mA mA mA %/% fCLK = 50 MHz fCLK = 140 MHz fCLK = 240 MHz fCLK = 330 MHz RSET = 560 Ω RSET = 4933 Ω PSAVE = 低，VDD下的数字和控制输入 温度范围TMIN至TMAX：50 MHz和140 MHz下为−40°C至+85°C，240 MHz和330 MHz下为0°C至+70°C。 2 这些最大值/最小值规格在3.0 V至3.6 V范围内通过特性保证。 3 增益误差= ((测得(FSC)/理想(FSC) −1) × 100)，其中理想值= VREF/RSET × K × (0xFFH) × 4且K = 7.9896。 4 数字电源使用连续时钟及0 V与VDD下的输入电平进行测量，该连续时钟具有对应于斜坡图样的数字输入。 Rev. C | Page 4 of 16 ADV7125 5 V时序规格 VAA = 5 V ± 5%1，VREF = 1.235 V，RSET = 560 Ω，CL = 10 pF。除非另有说明，所有规格均为TMIN至TMAX2，TJ MAX = 110°C。 表3 参数3 模拟输出 模拟输出延迟 模拟输出上升/下降时间4 模拟输出转换时间5 模拟输出偏斜6 时钟控制 CLOCK频率7 数据和控制设置6 数据和控制保持6 CLOCK周期 CLOCK高电平脉宽6 CLOCK低电平脉宽6 CLOCK高电平脉宽6 CLOCK低电平脉宽6 CLOCK高电平脉宽 CLOCK低电平脉宽 流水线延迟6 PSAVE启动时间6 符号 最小值 t6 t7 t8 t9 fCLK t1 t2 t3 t4 t5 t4 t5 t4 t5 tPD t10 0.5 0.5 0.5 0.5 1.5 4.17 1.875 1.875 2.85 2.85 8.0 8.0 1.0 典型值 最大值 单位 5.5 1.0 15 1 ns ns ns ns 2 50 140 240 1.0 2 1.0 10 1 最大值和最小值规格在此范围内得到保证。 2 温度范围TMIN至TMAX：50 MHz和140 MHz下为−40°C至+85°C，240 MHz下为0°C至+70°C。 3 5 V和3.3 V两种电源的时序规格均使用3.0 V (VIH)和0 V (VIL)的输入电平进行测量。 4 上升时间从零至满量程转换的10%测量至90%点，下降时间从满量程转换的90%测量至10%点。 5 从满量程转换的50%点测量至最终值的2%。 6 通过特性保证。 7 fCLK最大值规格在125 MHz和5 V下进行生产测试。此处指定的限值通过特性保证。 Rev. C | Page 5 of 16 MHz MHz MHz ns ns ns ns ns ns ns ns ns 时钟周期 ns 条件 50 MHz 级 140 MHz 级 240 MHz 级 fCLK_MAX = 240 MHz fCLK_MAX = 240 MHz fCLK_MAX = 140 MHz fCLK_MAX = 140 MHz fCLK_MAX = 50 MHz fCLK_MAX = 50 MHz ADV7125 3.3 V时序规格 VAA = 3.0 V至3.6 V1，VREF = 1.235 V，RSET = 560 Ω，CL = 10 pF。除非另有说明，所有规格均为TMIN至TMAX2，TJ MAX = 110°C。 表4 参数3 符号 模拟输出 模拟输出延迟 模拟输出上升/下降时间4 模拟输出转换时间5 模拟输出偏斜6 时钟控制 CLOCK频率7 典型值 t6 7.5 1.0 15 1 7 t8 t9 fCLK 数据和控制设置6 数据和控制保持6 CLOCK周期 CLOCK高电平脉宽6 CLOCK低电平脉宽6 CLOCK高电平脉宽6 CLOCK低电平脉宽6 CLOCK高电平脉宽6 CLOCK低电平脉宽6 CLOCK高电平脉宽 CLOCK低电平脉宽 流水线延迟6 PSAVE启动时间6 最大值 单位 2 ns ns ns ns 50 140 240 330 t1 t2 t3 t4 t5 t4 t5 t4 t5 t4 t5 tPD t10 0.2 1.5 3 1.4 1.4 1.875 1.875 2.85 2.85 8.0 8.0 1.0 1.0 4 MHz MHz MHz MHz ns ns ns ns ns ns ns ns ns ns ns 时钟周期 ns 1.0 10 条件 50 MHz 级 140 MHz 级 240 MHz 级 330 MHz 级 fCLK_MAX = 330 MHz fCLK_MAX = 330 MHz fCLK_MAX = 240 MHz fCLK_MAX = 240 MHz fCLK_MAX = 140 MHz fCLK_MAX = 140 MHz fCLK_MAX = 50 MHz fCLK_MAX = 50 MHz 这些最大值和最小值规格在此范围内得到保证。 温度范围：TMIN至TMAX：50 MHz和140 MHz下为−40°C至+85°C，240 MHz和330 MHz下为0°C至+70°C。 3.3 V电源的时序规格使用3.0 V (VIH)和0 V (VIL)的输入电平进行测量。 上升时间从零至满量程转换的10%测量至90%点，下降时间从满量程转换的90%测量至10%点。 从满量程转换的50%点测量至最终值的2%。 通过特性保证。 fCLK最大值规格在125 MHz和5 V下进行生产测试。此处指定的限值通过特性保证。 t3 t4 t5 CLOCK t2 DIGITAL INPUTS (R7 TO R0, G7 TO G0, B7 TO B0, SYNC, BLANK) t1 ANALOG OUTPUTS (IOR, IOR, IOG, IOG, IOB, IOB) t6 t8 t7 NOTES 1. OUTPUT DELAY (t6) MEASURED FROM THE 50% POINT OF THE RISING EDGE OF CLOCK TO THE 50% POINT OF FULL-SCALE TRANSITION. 2. OUTPUT RISE/FALL TIME (t7) MEASURED BETWEEN THE 10% AND 90% POINTS OF FULL-SCALE TRANSITION. 3. TRANSITION TIME (t8) MEASURED FROM THE 50% POINT OF FULL-SCALE TRANSITION TO WITHIN 2% OF THE FINAL OUTPUT VALUE. 图2. 时序图 Rev. C | Page 6 of 16 03097-002 1 2 3 4 5 6 7 最小值 ADV7125 绝对最大额定值 注意，超出上述绝对最大额定值可能会导致器件永久性损 表5 参数 VAA至GND 任意数字引脚上的电压 工作环境温度(TA) 存储温度(TS) 结温(TJ) 引脚温度(焊接，10秒) 气相焊接(1分钟) IOUT至GND1 1 额定值 7V GND − 0.5 V至VAA + 0.5 V −40°C 至 +85°C −65°C 至 +150°C 150°C 300°C 220°C 0 V 至 VAA 坏。这只是额定最值，不表示在这些条件下或者在任何其 它超出本技术规范操作章节中所示规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 ESD警告 任何电源或共用GND的模拟输出短路都可能是无限期的。 Rev. C | Page 7 of 16 ESD（静电放电）敏感器件。 带电器件和电路板可能会在没有察觉的情况 下放电。尽管本产品具有专利或专有保护电 路，但在遇到高能量ESD时，器件可能会损 坏。因此，应当采取适当的ESD防范措施， 以避免器件性能下降或功能丧失。 ADV7125 48 47 46 45 44 43 42 41 40 39 38 37 R7 R6 R5 R4 R3 R2 R1 R0 GND GND PSAVE RSET 引脚配置和功能描述 1 2 ADV7125 TOP VIEW (Not to Scale) 36 35 34 33 32 31 30 29 28 27 26 25 VREF COMP IOR IOR IOG IOG VAA VAA IOB IOB GND GND VAA GND GND B0 B1 B2 B3 B4 B5 B6 B7 CLOCK 13 14 15 16 17 18 19 20 21 22 23 24 G0 3 G1 4 G2 5 G3 6 G4 7 G5 8 G6 9 G7 10 BLANK 11 SYNC 12 PIN 1 INDICATOR 03097-003 GND GND NOTES 1. THE LFCSP_VQ HAS AN EXPOSED PADDLE THAT MUST BE CONNECTED TO GND. 图3. 引脚配置 表6. 引脚功能描述 引脚编号 1, 2, 14, 15, 25, 26, 39, 40 3 至 10, 16 至 23, 41 至 48 引脚名称 GND 描述 地。必须连接所有GND引脚。 红色、绿色和蓝色像素数据输入（兼容TTL）。像素数据在CLOCK的上升沿锁存。R0、G0和B0是最 低有效数据位。未使用的像素数据输入应连接至常规印刷电路板(PCB)电源或接地层。 11 G0 至 G7, B0 至 B7, R0 至 R7 BLANK 12 SYNC 13, 29, 30 24 VAA CLOCK 复合消隐控制输入（兼容TTL）。该控制输入上的逻辑0将模拟输出、IOR、IOB和IOG驱动至消隐电 平。BLANK信号在CLOCK的上升沿锁存。虽然BLANK为逻辑0，但R0至R7、G0至G7、B0至B7像素输 入被忽略。 复合同步控制输入（兼容TTL）。SYNC输入端的逻辑0切断40 IRE电流源。该引脚内部连接至IOG模 拟输出。SYNC不会覆盖任何其他控制或数据输入；因此仅应在消隐间隔期间置位。SYNC在CLOCK 的上升沿锁存。如果绿色通道上不需要同步信息，SYNC输入应连接到逻辑0。 模拟电源(5 V ± 5%)。必须连接ADV7125上的所有VAA引脚。 时钟输入（兼容TTL）。CLOCK的上升沿锁存R0至R7、G0至G7、B0至B7、SYNC及BLANK像素和控 制输入。它通常是视频系统的像素时钟速率。CLOCK应由专用TTL缓冲器驱动。 33, 31, 27 IOR, IOG, IOB 差分红色、绿色和蓝色电流输出（高阻抗电流源）。这些RGB视频输出可将RS-343A和RS-170视频 电平直接驱动至双端接75 Ω负载。如果不需要互补输出，这些输出应接地。 34, 32, 28 IOR, IOG, IOB 红色、绿色和蓝色电流输出。这些高阻抗电流源能够直接驱动双端接75 Ω同轴电缆。无论是否使用， 所有三个电流输出都应具有相似的输出负载。 35 COMP 该引脚是内部基准放大器的补偿引脚。必须在COMP与VAA之间连接0.1 μF陶瓷电容。 36 VREF 用于DAC或基准电压源输出(1.235 V)的基准电压源输入。 Rev. C | Page 8 of 16 ADV7125 引脚编号 37 引脚名称 RSET 描述 连接于该引脚与GND之间的电阻(RSET)可控制满量程视频信号的幅度。请注意，无论满量程输 出电流如何，应维持IRE关系。IOG上的RSET与满量程输出电流间的关系（假定ISYNC连接至IOG） 由下式给出： RSET (Ω) = 11,445 × VREF (V)/IOG (mA) IOR、IOG和IOB上的RSET与满量程输出电流间的关系由下式给出： IOG (mA) = 11,444.8 × VREF (V)/RSET (Ω)（SYNC置位） IOR, IOB (mA) = 7989.6 × VREF (V)/RSET (Ω) 不使用SYNC时(即SYNC永久性地接低电平)，IOG的公式与IOR与IOB的公式相同。 38 PSAVE 49 (EPAD) EP (EPAD) 省电控制引脚。该引脚有效时，ADV7125上的功耗可降低。 LFCSP_VQ具有一个必须连接至GND的裸露焊盘。 Rev. C | Page 9 of 16 ADV7125 术语 消隐电平 光栅扫描 即分离SYNC部分与波形视频部分的电平，通常称为前沿 最基本的扫描方法，每次扫描CRT一行，以产生和显示影 和后沿箝位。在0 IRE单元处，该电平关闭图像管道，从而 像。 产生最暗图像。 基准黑色电平 彩色视频(RGB) 视频信号的最大负极性幅度。 表示将红、绿、蓝三原色组合以在正常频谱内产生彩色图 基准白色电平 像的技术。RGB监视器中需要三个DAC，每种颜色一个。 视频信号的最大正极性幅度。 同步信号(SYNC) 同步电平 复合视频信号同步扫描过程的位置。 SYNC信号的峰值电平。 灰阶 视频信号 视频信号在基准黑色与基准白色电平之间的离散级。8位 复合视频信号的一部分，其灰阶电平在基准白色与基准黑 DAC含256个不同电平。 色间变化。也称为图像信号，即视觉上可观察的部分。 Rev. C | Page 10 of 16 ADV7125 电路描述和工作原理 ADV7125包含三个8位DAC和三个输入通道，每个通道含 表7详细说明了对BLANK和SYNC的模拟输出的最终效果。 一个8位寄存器。另外板上集成了基准放大器。ADV7125 所有这些数字输入均可接受TTL逻辑电平。 板上还集成有CRT控制功能：BLANK和SYNC。 时钟输入 数字输入 24位像素数据(颜色信息)在每个时钟周期的上升沿锁存至器 件内：R0至R7、G0至G7和B0至B7。此数据被提供给三个8 ADV7125的CLOCK输入通常是系统的像素时钟速率，也称 为点速率。点速率以及所需的CLOCK频率均由屏幕分辨率 决定，依据公式如下： 位DAC，然后转换为三个模拟(RGB)输出波形(参见图4)。 点速率=(水平分辨率)×(垂直分辨率)×(刷新速率)/(回 CLOCK 扫因数) DIGITAL INPUTS (R7 TO R0, G7 TO G0, B7 TO B0, SYNC, BLANK) 其中： DATA 水平分辨率是每一行的像素数量。 03097-004 ANALOG OUTPUTS (IOR, IOR, IOG, IOG, IOB, IOB) 垂直分辨率是每一帧的行数量。 刷新速率是水平扫描速率。这是必须刷新屏幕的速率，逐 图4. 视频数据输入/输出 ADV7125还有两个附加的控制信号，以相似方式锁存至模 拟视频输出。BLANK和SYNC分别在CLOCK的上升沿锁 存，以便与像素数据流保持同步。 BLANK和SYNC功能允许将这些视频同步信号编码至RGB 视频输出上。具体方法是将适当加权的电流源添加至模拟 输出，这些模拟输出取决于BLANK和SYNC数字输入上的 行系统通常是60 Hz，隔行系统通常是30 Hz。 回扫因数是总消隐时间因数。该因数考虑到这一情况：即 显示器消隐的持续时间为每一帧总持续时间的一部分(例如 0.8)。 因此，对于1024 × 1024分辨率的图形系统，刷新速率为隔 行60 Hz，回扫因数为0.8， 点速率= 1024 × 1024 × 60/0.8 = 78.6 MHz 逻辑电平。 MHz。如“数字输入”部分所 图5显示了模拟输出，即ADV7125的RGB视频波形。SYNC 所需的CLOCK频率则为78.6 和BLANK对模拟视频波形的影响如图所示。 述，所有视频数据和控制输入在CLOCK的上升沿锁存至 ADV7125内。建议通过TTL缓冲器(例如74F244)将CLOCK 输入驱动至ADV7125。 RED AND BLUE GREEN V mA V 18.67 0.7 26.0 0.975 0 0 WHITE LEVEL 7.2 0.271 BLANK LEVEL 0 0 SYNC LEVEL NOTES 1. OUTPUTS CONNECTED TO A DOUBLY TERMINATED 75Ω LOAD. 2. VREF = 1.235V, RSET = 530Ω. 3. RS-343 LEVELS AND TOLERANCES ASSUMED ON ALL LEVELS. 图5. 典型RGB视频输出波形 Rev. C | Page 11 of 16 03097-005 mA ADV7125 表7. 典型视频输出真值表(RSET = 530 Ω，RLOAD = 37.5 Ω) 视频输出电平 白色电平 视频 视频至BLANK 黑色电平 黑色至BLANK BLANK电平 SYNC电平 IOG (mA) 26.0 视频 + 7.2 视频 7.2 0 7.2 0 IOG (mA) 0 18.67 − 视频 18.67 − 视频 18.67 18.67 18.67 18.67 IOR/IOB (mA) 18.67 视频 视频 0 0 0 0 IOR/IOB (mA) SYNC BLANK 0 18.67 − 视频 18.67 − 视频 18.67 18.67 18.67 18.67 1 1 0 1 0 1 0 1 1 1 1 1 0 0 DAC输入数据 0xFFH 数据 数据 0x00H 0x00H 0xXXH (任意) 0xXXH (任意) 视频同步和控制 模拟输出 ADV7125具有单一复合同步(SYNC)输入控制。许多图形处 ADV7125具有三个模拟输出，分别对应于红色、绿色和蓝 理器和CRT控制器能够生成水平同步(HSYNC)、垂直同步 色视频信号。 (VSYNC)和复合SYNC。 ADV7125的红色、绿色和蓝色模拟输出是高阻抗电流源。 在不能自动生成复合SYNC信号的图形系统中，可通过内 这三个RGB电流输出均能直接驱动37.5 Ω负载，例如双端 置一些其他逻辑电路来生成复合SYNC信号。 接75 Ω同轴电缆。图6分别显示了连接到双端接75 Ω负载的 同步电流内部直接连接至IOG输出，从而将视频同步信息 三个RGB输出的所需配置。该配置在75 Ω监视器两端产生 编码至绿色视频通道上。如果不需要将同步信息编码至 RS-343A视频输出电平。 ADV7125上，SYNC输入应连接到逻辑低电平。 将RS-170视频电平驱动至75 Ω监视器的建议方法如图7所 基准输入 示。DAC的输出电流电平保持不变，但三个DAC上的源端 接电阻ZS均从75 Ω增加至150 Ω。 进行连接。 IOR, IOG, IOB 连接于RSET引脚与GND之间的电阻RSET决定了ADV7125 ZS = 75Ω (SOURCE TERMINATION) 的输出视频电平的幅度，如公式1和公式2所示： IOG (mA) = 11,444.8 × VREF (V)/RSET (Ω) (1) IOR, IOB (mA) = 7989.6 × VREF (V)/RSET (Ω) (2) 使用SYNC时，公式1仅适用于ADV7125。如果未将SYNC Z0 = 75Ω DACs (CABLE) ZL = 75Ω (MONITOR) 03097-006 ADV7125内置片内基准电压源。VREF引脚应按图10所示 TERMINATION REPEATED THREE TIMES FOR RED, GREEN, AND BLUE DACs Figure 6. Analog Output Termination for RS-343A 编码至绿色通道上，公式1与公式2相似。 IOR, IOG, IOB 由于R SET 使用可变值，模拟输出视频电平可进行精确调 Z0 = 75Ω DACs 节。RSET使用固定560 Ω电阻，产生“规格”部分所列的模拟输出 ZS = 150Ω (SOURCE TERMINATION) 电平。这些值通常对应于RS-343A视频波形值，如图5所 (CABLE) ZL = 75Ω (MONITOR) DAC TERMINATION REPEATED THREE TIMES FOR RED, GREEN, AND BLUE DACs ADV7125包含三个匹配的8位DAC。DAC采用先进的高速 03097-007 示。 图7. RS-170的模拟输出端接 分段式架构。对应于每个数字输入的位电流通过复杂的解 有关各种输出配置的负载端接(包括RS-343A和RS-170)的详 码方案发送至模拟输出(位= 1)或GND(位= 0)。由于该电路 情，请参见ADI公司的AN-205应用笔记：视频格式和所需 是整体单芯片器件，三个DAC之间的匹配得以优化。除匹 的负载端接，网址为www.analog.com。 配外，在单芯片设计中使用相同电流源保证了单调性和低 毛刺。片内运算放大器保证了满量程输出电流在面对温度 和电源变动时的稳定性。 Rev. C | Page 12 of 16 ADV7125 Z1 Z2 +VS 关的视频波形。除灰阶电平(黑色电平至白色电平)外，图5 还显示了SYNC和BLANK对ADV7125的影响。这些控制输 入向模拟输出添加适当加权的电流，从而对视频应用提出 了具体的输出电平要求。表7详述SYNC和BLANK输入如何 IOR, IOG, IOB DACs 4 2 AD848 3 ZS = 75Ω (SOURCE TERMINATION) 修改输出电平。 灰阶工作原理 ADV7125可用于独立、灰阶(单色)或复合视频应用(即仅一 0.1µF 6 75Ω 7 Z0 = 75Ω (CABLE) 0.1µF ZL = 75Ω (MONITOR) –VS GAIN (G) = 1 + Z1 Z2 03097-009 图5显示了与驱动图6中双端接75 Ω负载的三个RGB输出相 图9. AD848用作输出缓冲器 个通道用于视频信号)。红色、绿色或蓝色三个通道中的任 PCB布局考虑 一个可用于输入数字视频数据。两个未使用的视频数据通 ADV7125经过最佳设计，可实现最低的噪声，包括辐射和 道应连接到逻辑0。未使用的模拟输出应使用与已用通道 传导噪声。为了配合ADV7125的出色噪声性能，必须对 相同的负载进行端接，也就是说，如果使用红色通道，并 PCB布局予以仔细考量。图10给出了ADV7125的建议连接 用双端接75 Ω负载(37.5 Ω)端接IOR，则应用37.5 Ω负载端 图。 接IOB和IOG(参见图8)。 布局应尽可能降低ADV7125电源和接地线路上的噪声。这 VIDEO OUTPUT R0 R7 IOG ADV7125 一目标可通过屏蔽数字输入并提供良好去耦来实现。应缩 DOUBLY TERMINATED 75Ω LOAD IOR 短VAA与GND引脚组之间的引线长度，并最大程度地减少 37.5Ω 电感振铃。 G0 G7 IOB 建议使用4层印刷电路板和单一接地层。接地层和电源层 37.5Ω 应将信号走线层与焊接侧层分开。模拟电源层上的噪声可 B7 GND 03097-008 B0 通过使用多个去耦电容得到进一步减少(参见图10)。利用 0.1 μF和0.01 μF陶瓷电容可实现最佳性能。使用尽可能短的 图8. 独立灰阶或复合视频的输入和输出连接 电容引线，尽可能将电容靠近器件放置，将每个VAA引脚 视频输出缓冲器 ADV7125可驱动传输线路负载。驱动此类负载的模拟输出 配置在“模拟输出”部分及图9中说明。但在某些应用中，可 能需要驱动较长的传输线电缆长度。大于10米的电缆长度 可衰减和扭曲高频模拟输出脉冲。内置输出缓冲器可补偿 部分电缆失真。缓冲器需要具有较大的全功率带宽和2至4 单独去耦至地，最大程度地降低引线电感。务必注意，虽 然ADV7125包含电源噪声抑制电路，但该抑制能力会随频 率而降低。如果使用高频开关电源，请注意减少电源噪 声。直流电源滤波器(Murata BNX002)可在开关电源和主 PCB之间提供EMI抑制。或者，可考虑使用3引脚稳压器。 之间的增益。这些缓冲器还需要在整个输出电压摆幅上供 数字信号互连 应充足电流。ADI公司针对此类应用生产各种适用的运算 连接至ADV7125的数字信号线路应尽可能与模拟输出和其 放大器，其中包括AD843、AD844、AD847和AD848系列 他模拟电路隔离。数字信号线路不应与模拟电源层重叠。 单芯片运算放大器。在超高频应用(80 MHz)中，推荐使用 由于使用高时钟速率，应避免为ADV7125连接长时钟线 AD8061。有关线路驱动器缓冲电路的详细信息，请参考相 路，以最大程度地减少噪声拾取。 关运算放大器数据手册。 用于数字输入的任何有源上拉端接电阻应连接至正常PCB 使用缓冲放大器同样允许实施除RS-343A和RS-170以外的 电源层(VCC)，而不是模拟电源层。 其他视频标准。改变缓冲电路增益元件可产生所需的视频 电平。 Rev. C | Page 13 of 16 ADV7125 模拟信号互连 为了实现最佳性能，每个模拟输出应具有连接75 Ω的源端 ADV7125尽可能靠近输出连接器放置，以便最大程度地减 接电阻到地(双端接75 Ω配置)。该端接电阻应尽可能靠近 少噪声拾取以及阻抗失配引起的反射。 ADV7125以最大程度地减少反射。 视频输出信号应与接地层而不是模拟电源层重叠，从而最 有关PCB设计的其他信息请参见ADI公司的AN-333应用笔 大化高频电源抑制。 记：用于降低EMI的视频图形系统设计和布局，网址为 www.analog.com。 POWER SUPPLY DECOUPLING (0.1µF AND 0.01µF CAPACITOR FOR EACH VAA GROUP) 0.1µF 0.1µF VAA 35 COMP VAA 0.01µF 13, 29, 30 VAA 41 TO 48 1kΩ VREF 36 R7 TO R0 AD1580 RSET 37 G7 TO G0 1µF 2 RSET 530Ω IOR 34 16 TO 23 B7 TO B0 MONITOR (CRT) COAXIAL CABLE 75Ω 75Ω IOG 32 75Ω ADV7125 IOB 28 75Ω 12 SYNC 75Ω BNC CONNECTORS IOR 33 11 BLANK IOG 31 24 CLOCK 75Ω 75Ω COMPLEMENTARY OUTPUTS IOB 27 38 PSAVE GND 03097-010 VIDEO DATA INPUTS 3 TO 10 1 VAA 1, 2, 14, 15, 25, 26, 39, 40 图10. 典型连接图 Rev. C | Page 14 of 16 ADV7125 外形尺寸 0.75 0.60 0.45 9.20 9.00 SQ 8.80 1.60 MAX 37 48 36 1 PIN 1 1.45 1.40 1.35 0.15 0.05 0.20 0.09 7° 3.5° 0° 0.08 COPLANARITY SEATING PLANE 7.20 7.00 SQ 6.80 TOP VIEW (PINS DOWN) 12 13 24 0.27 0.22 0.17 VIEW A 0.50 BSC LEAD PITCH VIEW A 25 051706-A ROTATED 90° CCW COMPLIANT TO JEDEC STANDARDS MS-026-BBC 图11. 48引脚薄型四方扁平封装[LQFP] (ST-48) 尺寸单位：mm 7.00 BSC SQ 0.60 MAX 37 36 PIN 1 INDICATOR 1 5.25 5.10 SQ 4.95 (BOTTOM VIEW) 25 24 13 12 0.25 MIN 5.50 REF 0.80 MAX 0.65 TYP 0.50 BSC SEATING PLANE PIN 1 INDICATOR EXPOSED PAD 6.75 BSC SQ 0.50 0.40 0.30 12° MAX 48 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF COMPLIANT TO JEDEC STANDARDS MO-220-VKKD-2 图12. 48引脚引脚架构芯片级封装[LFCSP_VQ] 7 mm × 7 mm超薄四方体 (CP-48-1) 尺寸单位：mm Rev. C | Page 15 of 16 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 080108-A TOP VIEW 1.00 0.85 0.80 0.30 0.23 0.18 0.60 MAX ADV7125 订购指南 型号1, 2, 3 ADV7125KSTZ50 ADV7125KSTZ50-REEL ADV7125KSTZ140 ADV7125JSTZ240 ADV7125JSTZ330 ADV7125WBSTZ170 ADV7125WBSTZ170-RL ADV7125BCPZ170 ADV7125BCPZ170-RL ADV7125WBCPZ170 ADV7125WBCPZ170-RL 1 2 3 温度范围 −40°C 至 +85°C −40°C 至 +85°C −40°C 至 +85°C 0°C 至 +70°C 0°C 至 +70°C −40°C 至 +85°C −40°C 至 +85°C −40°C 至 +85°C −40°C 至 +85°C −40°C 至 +85°C −40°C 至 +85°C 封装描述 48引脚 LQFP 48引脚 LQFP 48引脚 LQFP 48引脚 LQFP 48引脚 LQFP 48引脚 LQFP 48引脚 LQFP 48引脚 LFCSP_VQ 48引脚 LFCSP_VQ 48引脚 LFCSP_VQ 48引脚 LFCSP_VQ 速度选项 50 MHz 50 MHz 140 MHz 240 MHz 330 MHz 170 MHz 170 MHz 170 MHz 170 MHz 170 MHz 170 MHz 封装选项 ST-48 ST-48 ST-48 ST-48 ST-48 ST-48 ST-48 CP-48-1 CP-48-1 CP-48-1 CP-48-1 Z = 符合RoHS标准的器件。 W = 通过汽车应用认证 ADV7125JSTZ330仅提供3.3 V选项。 汽车应用级产品 ADV7125W生产工艺受到严格控制，以提供满足汽车应用的质量和可靠性要求。请注意，车用型号的技术规格可能不同于商用 型号；因此，设计人员应仔细阅读本数据手册的技术规格部分。只有显示为汽车应用级的产品才能用于汽车应用。欲了解特定 产品的订购信息并获得这些型号的汽车可靠性报告，请联系当地ADI客户代表。 ©2002–2011 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D03097sc-0-7/11(C) Rev. C | Page 16 of 16