0.16µm低消費電力システムASIC [638KB]

0.16μm低消費電力システムASIC
菊池 秀和 栗本 雅弘
田代 雅久
近年の微細化技術の進展に伴い,ASIC製品の開発も大
きく変化してきた。ASIC製品は高集積化を実現しミリオ
ンゲート級のロジック搭載を容易に可能にしながらも,一
表1 MG73M/MG74M/MG75Mファミリ諸元
使用可能ゲート数 [KG]
MG7XM
シリーズ名
ベースアレイ名
パッド数
B06
037X037
B08
MG73M
MG74M
MG75M
148
287
416
471
047X047
188
445
594
676
B10
057X057
228
626
817
926
B12
067X067
268
843
1,044
1,196
B14
077X077
308
1,065
1,313
1,489
B16
087X087
348
1,297
1,549
1,775
B18
097X097
388
1,561
1,853
2,095
B20
107X107
428
1,784
2,165
2,461
B22
117X117
468
2,043
2,479
2,833
低消費電力化を実現した。本稿では,その製品概要,特
B24
127X127
508
2,361
2,859
3,277
B26
137X137
548
2,612
3,171
3,659
徴について述べる。
B28
147X147
588
2,840
3,472
4,035
B30
157X157
628
3,155
3,860
4,503
B32
167X167
668
3,471
4,252
4,981
方では,消費電力,配線遅延,信号ノイズの増大に苦し
み,解決法を模索してきた。微細化に伴い従来の手法が
適用できなくなり,新たな手法が要求されている。
0.16μm ASIC製品では,ユニットセルの最適化やゲー
テッドクロック手法,クロストーク対策などにより,一
世代前の0.25μmに比べて,3.5倍の高集積化と85%減の
ASICファミリの概要
表1に,本製品の諸元を示す。本製品は,メタル3層品,
表2
DC特性
4層品,5層品で構成されMG73M/MG74M/MG75M
ファミリと呼ばれる。本ゲートアレイは,4個のトランジ
項目
記号
条件
スタからなるユニットセルを全面敷き詰めたSOG(Sea
Highレベル入力電圧
V IH
Lowレベル入力電圧
VIL
NOR等の基本セルは全て,ユニットセルを下地として配
シュミットトリガ
Vt+
しきい値電圧
Vt-
線層で構成するため,ユニットセルの構造がロジック部,
(ノーマルバッファ)
D Vt
Of Gate)タイプで実現される。インバータ,NAND,
あるいはチップのサイズやスピードに直接影響する。
0.16μmプロセスを使用し,ユニットセルサイズをで
きるだけ小さくすることに重点を置いて設計を行った結
果,一世代前のMG73P/MG74P/MG75P ファミリ
(0.25μmプロセス)に比べて,約3.5倍の高集積化を実
Highレベル出力電圧
V OH
(ノーマルバッファ)
Lowレベル出力電圧
V OL
(ノーマルバッファ)
Highレベル入力電流
(ノーマルバッファ)
I IH
Lowレベル入力電流
(ノーマルバッファ)
I IL
現した。使用可能ゲート数では,最大で約5百万ゲートま
で対応可能である。
3-ステート
出力リーク電流
I OZH
(ノーマルバッファ)
基本セル,I/Oセルの電気的特性
表2にDC特性を,表3にAC特性を示す。一世代前の
I OZL
定格
最小
標準
最大
TTLノーマル入力
2.0
-
VDDIO +0.3
TTLノーマル入力
-0.3
-
0.8
-
1.5
2.1
0.7
1.0
-
0.4
0.5
-
VDDIO -0.2
-
-
TTLノーマル入力
Vt+ - VtI OH =-100mA
I OH =-1∼-24 mA
2.4
-
-
I OL =100mA
-
-
0.2
I OL =1∼24 mA
-
-
0.4
VIH =V DDIO
-
-
10
VIH=VDDIO (50k pd)
10
66
200
VIL=VSS
-10
-
-
VIL=VSS (50k pu)
-200
-66
-10
VIL=VSS (3k pu)
-3.3
-1.1
-0.3
-
-
10
VOH=VDDIO (50k pd)
10
66
200
VOL =VSS
-10
-
-
VOL =VSS (50k pu)
-200
-66
-10
VOL =VSS (3k pu)
-3.3
-1.1
-0.3
VOH =V DDIO
単位
V
mA
mA
mA
mA
電源電圧、温度条件:VDDCORE = 1.65∼1.95V , VDDIO = 3.0∼3.6V, VSS=0V , Tj=−40∼+85℃
0.25μmプロセスでは,内部電源電圧は2.5Vであったが,
0.16μmプロセスでは同世代プロセスの業界標準である
1.8Vを採用している。内部電源電圧の低下と微細化によ
り,0.25μmと比較して約85%減という,大幅な低消費
電力化を図っている。
マクロセルの取り揃え
表4にI/Oセルの取り揃えを示す。通常の3.3Vタイプの
I/Oに加え,5VトレラントI/Oを準備した。その他,PCI
バッファ,USBバッファ,発振回路も準備しており,多
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デバイス特集 ●
表3
AC特性
ドライブタイプ
項目
Inverter
2入力 NAND
表5
条件
標準値
1X
0.051
2X
0.044
4X
0.037
1X
0.062
2X
4X
0.044
0.074
2X
0.058
内部ゲート
4X
0.057
遅延時間
1X
0.261
2X
0.188
Inverter
4X
2入力 NAND
2入力 NOR
1X
0.314
2X
標準配線長
0.177
4X
0.108
1X
0.417
2X
0.269
4X
トグル周波数
入力バッファ
TTLレベルノーマル入力バッファ
遅延時間
TTLレベル5Vトレラント入力バッファ
出力バッファ
遅延時間
ns
1980
F/O=2
0.306
標準配線長
0.610
プッシュプル
4mA
CL=20pF
2.153
ノーマル
8mA
CL=50pF
2.077
出力バッファ
12mA
CL=100pF
2.679
3ステート
4mA
CL=20pF
2.261
12mA
CL=100pF
3.737 (r)
MHz
ns
5Vトレラント出力バッファ
出力バッファ
遷移時間
プッシュプル
3.665 (f)
ノーマル出力バッファ
3ステート
4mA
2.480 (r)
CL=20pF
5Vトレラント出力バッファ
2.398 (f)
電源電圧、温度条件 : VDDCORE=1.8V ,VDDIO=3.3V,VSS=0V , Tj=25℃ 表4
I/Oセル取り揃え
マクロセルタイプ
Input Buffers
Input Buffers with Pull Up/Pull Down
Output Buffers
I/O Buffers
I/O Buffers with Pull Up
PCI Buffers
USB Buffer
Oscillators
Total
3.3V I/O
6
14
33
24
24
2
1
3
107
CBセル
16
2
6
21
8
6
9
21
21
21
9
9
9
12
44
38
6
18
18
18
5
7
12
4
3
5
2
21
32
3
2
4
16
22
14
8
4
2
4
7
331
24
8
203
NAND Gates
NOR Gates
AND Gates
OR-AND/NAND Gates
Multiplexers
Decoders
0.201
F/O=1,L=0mm
SOGセル
13
OR Gates
Exclusive Gates
AND-OR/NOR Gates
0.111
F/O=0
基本セルタイプ
Inverters/Buffers/Drivers
3-State Internal Bus Drivers
Clock Tree Drivers
0.050
F/O=2 ,
L=0mm
1X
2入力 NOR
単位
基本セル取り揃え
5VトレラントI/O
6
14
21
24
24
4
93
Arithmetic Elements
Fixed Gates
Delay Gates
SR-Type Latches
D-Type Latches
D-Type Flip Flops
Scannable Flip Flops
JK-Type Flip Flops
Toggle Flip Flops
Counters
Internal Pulse Generator
Boundary Scan cells
Total
RAMマクロ
0.16μm 級のシステムLSIには,少ない場合でも数個,
多い場合には数十個以上のSRAM(スタティックRAM)
が搭載されるのが一般的であり,LSIチップ上の半分以上
の面積を占有することも珍しいことではない。したがっ
て,搭載されるSRAMのサイズ,パワー,スピードといっ
彩なインタフェースを実現可能としている。
た性能そのものが,システムLSIの性能を左右する重要な
表5に基本セルの取り揃えを示す。SOGタイプの基本
キーファクターとなる。今回0.16μmASIC用SRAMとし
セルとして,331種類のセルを準備した。また,CB(Cell
ては,クロック同期式のシングルポートSRAMおよびデュ
Base)タイプの基本セルとして,203種類のセルを準備
アルポートSRAMを,多種多様な規模(ビット数)の要
した。CBタイプのセルは,各セルの特性に合わせて最適
求に応えられるように,ジェネレータタイプとして開発
化されたトランジスタで設計されているため,SOGセル
した。 表6に本SRAMジェネレータで生成できるビット,
に比べて高密度化できる利点がある。
ワード仕様を示す。トータルビット数として32ビットか
本製品では,このCBセルを使用して設計されたブロッ
クをエンベデッドマクロとして搭載することが可能であ
り,より柔軟性に富んだ設計環境を実現している。
これらの他,システムLSIを実現するための搭載マクロ
として,PLL,メモリ,CPUマクロ等が準備されている。
ら512Kビットという広範囲な規模のSRAMを生成するこ
とが可能である。
今回0.16μmASICでは沖のローパワー戦略に沿って,
小面積と低消費電力に重点を置いた設計を行った。
小面積SRAMを実現するためには,メモリセルそのも
ののサイズを極力小さくすることが必要である。そのた
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表6
ジェネレータで生成可能なSRAM仕様
最小
4
16
2
32
アドレス入力本数
ワード数
ビット幅
トータルビット数
最大
14
16K
128
512K
成を行った後に,顧客に最終ネットリストと遅延情報を
戻す仕組みとなる。
次に,微細化に伴い新たにタイミング問題を引き起こ
すクロストーク問題に対しては,並行配線に対する長さ
の制限と配線経路へのリピータの挿入および配線間隔の
メモリセルサイズ(μm2)
拡大などの手段を講じた。
6
増大する一方である回路規模に対する方策としては,従
5
来から採用しているフラットレイアウト手法,ボトムアッ
4
プレイアウト手法と,近年注目されているトップダウン
3
レイアウト手法があるが,顧客への設計制約を極力なく
2
し,かつ,チップサイズ増大のインパクトを押さえるた
1
め,最大サイズでもフラットレイアウト手法を選択できる
ように構築した。また,設計TATが最優先となる場合に
0
OKI
A社
B社
C社
D社
E社
は,階層設計手法も実現できるようシステムを構築した。
さらに,高集積化に伴いクロック系も複雑化し,複数
図1
SRAMメモリセルサイズ他社比
のクロックが使用されて来ている。複数クロックのス
めメモリセル部分には,通常の設計基準よりも縮小した
キュー調整を実現するために,遅延調整セルを用いた手
特殊設計基準を多数適用した専用設計を施し,シングル
法を提供する。
2
ポートSRAMで4μm 以下のセルサイズを実現した。図1
最後に,ロジック回路規模の増大に対して顕著に効果
に,SRAMメモリセルサイズの他社比を示す。本SRAM
が期待できる低消費電力化の方策として,ゲーテッドク
のメモリセルサイズは,このクラスのプロセス技術を用
ロック手法をシステム全体で扱えるようにした。これは,
いたSRAMセルサイズとして世界最小レベルである。
ゲーテッドクロックセルを論理合成ツールで自動挿入し,
また,SRAMの動作が終了した時点で速やかにパワー
クロック終点を自動認識することで,レイアウト設計へ
ダウンモードに入れるように,ダミーワード,ダミービッ
の負荷が極力発生しない特徴を持つ。図3にクロック終点
トを使用したセルフタイミング回路を搭載し,低消費電
の認識例を示す。本手法では,顧客は従来通りRTL(機
力化を実現した。この回路により,本SRAMはクロック
能記述)で論理設計が可能であり,テスタビリティに影
に同期して動作を開始し,完了後は自動的にパワーダウ
響を及ぼすこともない。テストデータを用いた評価では,
ンモードに戻る。このパワーダウンモードはDC電流がゼ
最大50%の消費電力を削減できた。
ロであり,電流消費をごくわずかなリーク分に抑えるこ
とが可能である。
これら小面積,低消費電力設計を行った結果,一世代
ネットリスト
設計制約
前の0.25μmASIC搭載用のSRAMに比較して,面積で
1/3以下の小サイズを,消費電力で1/10以下のローパワー
を実現できた。
レイアウトシステム
図2にレイアウトシステム概要を示す。レイアウトシス
テムは,短TATでタイミング収束の問題を解決するため
タイミングドリブン配置
タイミング調整 + 再合成
クロック生成
タイミングドリブン配線
に,ネットリストとともに設計制約を顧客から受け取り,
自動配置配線ツールでタイミング調整を行う方法でシス
テムを構築した。
タイミング収束を実現するための機能としては,セル
性能のアップダウンとバッファ挿入/削除に加えて,レ
最終
ネットリスト
遅延情報
(SDF)
イアウト段階での再合成機能を新たに追加した。本シス
テムは,タイミングドリブン配置配線およびクロック生
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図2
レイアウトシステム概要
デバイス特集 ●
クロックドライバ
F/F
F/F
MUX
F/F
図3
クロック終点の認識例
あ と が き
沖電気の最先端である0.16μmプロセスを用いたASIC
製品MG73M/MG74M/MG75Mファミリを開発した。
ロジックゲート部では,前世代の0.25μm比で3.5倍の
高集積化と85%減の低消費電力化を実現できた。
専用SRAMは,0.25μm比で1/3以下のサイズと1/10
以下のローパワーを実現しており,システムLSI向けの大
規模メモリ搭載に十分対応できる。レイアウトシステム
は,設計TATとタイミング調整に主眼を置きながら,ロー
パワー化とクロストーク対策に対応したシステム開発を
行った。
最大使用可能ゲート数は,約5百万ゲートまで対応して
おり,SRAMや,メガセル等を搭載することで高性能な
システムLSIを1チップで実現することが可能である。
◆◆
●筆者紹介
菊池秀和:Hidekazu Kikuchi.シリコンソリューションカンパニー
LSI事業部 設計システム部
栗本雅弘:Masahiro Kurimoto.シリコンソリューションカンパニ
ー LSI事業部 設計システム部
田代雅久:Masahisa Tashiro.シリコンソリューションカンパ
ニー LSI事業部 設計システム部
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