日本語参考資料 最新版英語データシートはこちら 1チャンネル、128/256ポジション、I2C/SPI 不揮発性デジタル・ポテンショメータ AD5121/AD5141 データシート 特長 機能ブロック図 10 kΩ および 100 kΩ の抵抗オプション 抵抗許容誤差: 最大 8% ワイパー電流: ±6 mA 小さい温度係数: 35 ppm/°C 広い帯域幅: 3 MHz 高速なスタートアップ・タイム: 75 µs 以下 リニア・ゲイン設定モード 単電源動作と両電源動作が可能 独立したロジック電源: 1.8 V～5.5 V 広い動作温度: −40°C～+125°C 3 mm × 3 mm の LFCSP パッケージを採用 ESD 保護: 4 kV VLOGIC VDD INDEP AD5121/ AD5141 POWER-ON RESET RDAC RESET W B SCLK/SCL SDI/SDA A INPUT REGISTER DIS SERIAL INTERFACE 7/8 EEPROM MEMORY SYNC/ADDR0 アプリケーション GND VSS ポータブル機器のレベル調整 LCD パネルの輝度とコントラストの制御 プログラマブルなフィルタ、遅延、時定数 プログラマブルな電源 図 1. 概要 表 1.ファミリー・モデル AD5121/AD5141 ポテンショメータは、 128/256 ポジションの調 整を必要とするアプリケーションに対して不揮発性ソリューシ ョンを提供します。±8%の低抵抗許容誤差および A ピン、B ピ ン、W ピンで最大±6 mA の電流密度を保証しています。 低い抵抗許容誤差、低い公称温度係数、広い帯域幅を持つため、 オープン・ループ・アプリケーションおよび許容誤差のマッチ ングが必要なアプリケーションが簡素化されます。 リニア・ゲイン設定モードを使うと、ストリング抵抗 (RAW およ び RWB )を使ってデジタル・ポテンショメータ・ピン間の抵抗 を独立に設定できるため、非常に正確に抵抗を一致させること ができます。 広い帯域幅と低い総合高調波歪み (THD)を持つため、AC 信号 に対して最適性能を提供するので、フィルタ・デザインに適し ています。 抵抗アレイ両端のワイパー抵抗が 40 Ω と小さいため、ピン―ピ ン間の接続が可能です。 ワイパー設定は SPI/I2C 互換デジタル・インターフェースを経由 して制御することができ、このインターフェースはワイパー・ レジスタ値と EEPROM 値のリードバックにも使用することがで きます。 AD5121/AD5141 は、3 mm × 3 mm の小型 16 ピン LFCSP パッケ ージを採用しています。これらのデバイスの動作は、工業用拡 張温度範囲-40°C～+125°C で保証しています。 Model AD51231 AD5124 AD5124 AD51431 AD5144 AD5144 AD5144A AD5122 AD5122A AD5142 AD5142A AD5121 AD5141 Rev. A WP 10940-001 SDO/ADDR1 1 Channel Quad Quad Quad Quad Quad Quad Quad Dual Dual Dual Dual Single Single Position 128 128 128 256 256 256 256 128 128 256 256 128 256 Interface I2C SPI/I2C SPI I2C SPI/I2C SPI I2C SPI I2C SPI I2C SPI/I2C SPI/I2C Package LFCSP LFCSP TSSOP LFCSP LFCSP TSSOP TSSOP LFCSP/TSSOP LFCSP/TSSOP LFCSP/TSSOP LFCSP/TSSOP LFCSP LFCSP 2 個のポテンショメータと 2 個の可変抵抗器。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有者の財産です。 ※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2012 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD5121/AD5141 データシート 目次 特長 ................................................................................................... 1 RDAC レジスタと EEPROM ...................................................... 20 入力シフトレジスタ................................................................... 20 シリアル・データ・デジタル・インターフェース・セレクシ ョン、DIS.................................................................................... 20 SPI シリアル・データ・インターフェース ............................. 20 I2C シリアル・データ・インターフェース.............................. 22 I2C アドレス ................................................................................ 22 高度な制御モード....................................................................... 23 EEPROM または RDAC レジスタの保護.................................. 24 RDAC 入力レジスタのロード (LRDAC) .................................. 24 INDEP ピン.................................................................................. 24 RDAC アーキテクチャ ............................................................... 27 可変抵抗器のプログラミング ................................................... 27 ポテンショメータ分圧器のプログラミング ............................ 28 ピン電圧の動作範囲................................................................... 29 パワーアップ・シーケンス ....................................................... 29 レイアウトと電源のバイパス ................................................... 29 外形寸法 .......................................................................................... 30 アプリケーション ............................................................................ 1 概要 ................................................................................................... 1 機能ブロック図 ................................................................................ 1 改訂履歴 ........................................................................................... 2 仕様 ................................................................................................... 3 電気的特性—AD5121................................................................... 3 電気的特性—AD5141................................................................... 6 インターフェース・タイミング仕様 ......................................... 9 シフトレジスタとタイミング図 ............................................... 10 絶対最大定格.................................................................................. 12 熱抵抗 ......................................................................................... 12 ESD の注意 ................................................................................. 12 ピン配置およびピン機能説明....................................................... 13 代表的な性能特性 .......................................................................... 14 テスト回路...................................................................................... 19 オーダー・ガイド....................................................................... 30 動作原理 ......................................................................................... 20 改訂履歴 12/12—Rev. 0 to Rev. A Changes to Table 10 ..........................................................................22 10/12—Revision 0: Initial Version Rev. A － 2/30 － AD5121/AD5141 データシート 仕様 電気的特性—AD5121 特に指定がない限り、VDD = 2.3 V～5.5 V、VSS = 0 V; VDD = 2.25 V～2.75 V、VSS = −2.25 V～−2.75 V; VLOGIC = 1.8 V～5.5 V、−40°C < TA < +125°C。 表 2. Parameter Symbol Test Conditions/Comments Min Typ1 Max Unit DC CHARACTERISTICS—RHEOSTAT MODE (ALL RDACs) Resolution N Resistor Integral Nonlinearity2 R-INL 7 Bits RAB = 10 kΩ VDD ≥ 2.7 V −1 ±0.1 +1 LSB VDD < 2.7 V −2.5 ±1 +2.5 LSB VDD ≥ 2.7 V −0.5 ±0.1 +0.5 LSB VDD < 2.7 V −1 ±0.25 +1 LSB RAB = 100 kΩ Resistor Differential Nonlinearity R-DNL −0.5 ±0.1 +0.5 LSB Nominal Resistor Tolerance ΔRAB/RAB −8 ±1 +8 % Resistance Temperature Coefficient3 (ΔRAB/RAB)/ΔT × 106 Code = full scale Wiper Resistance3 RW Code = zero scale 2 Bottom Scale or Top Scale 35 ppm/°C RAB = 10 kΩ 55 125 Ω RAB = 100 kΩ 130 400 Ω RAB = 10 kΩ 40 80 Ω RAB = 100 kΩ 60 230 Ω RBS or R TS DC CHARACTERISTICS— POTENTIOMETER DIVIDER MODE (ALL RDACs) Integral Nonlinearity4 INL Differential Nonlinearity4 DNL Full-Scale Error VWFSE Zero-Scale Error Voltage Divider Temperature Coefficient3 Rev. A RAB = 10 kΩ −0.5 ±0.1 +0.5 LSB RAB = 100 kΩ −0.25 ±0.1 +0.25 LSB −0.25 ±0.1 +0.25 LSB RAB = 10 kΩ −1.5 −0.1 RAB = 100 kΩ −0.5 ±0.1 +0.5 LSB RAB = 10 kΩ 1 1.5 LSB RAB = 100 kΩ 0.25 0.5 LSB Code = half scale ±5 LSB VWZSE (ΔVW/VW)/ΔT × 106 － 3/30 － ppm/°C AD5121/AD5141 データシート Parameter Symbol Test Conditions/Comments Min RAB = 10 kΩ RAB = 100 kΩ Typ1 Max Unit −6 +6 mA −1.5 +1.5 mA VSS VDD V RESISTOR TERMINALS Maximum Continuous Current IA, IB, and IW Terminal Voltage Range5 Capacitance A, Capacitance B3 Capacitance W 3 CA, CB CW Common-Mode Leakage Current3 f = 1 MHz, measured to GND, code = half scale RAB = 10 kΩ 25 pF RAB = 100 kΩ 12 pF RAB = 10 kΩ 12 pF RAB = 100 kΩ 5 f = 1 MHz, measured to GND, code = half scale VA = VW = VB −500 VLOGIC = 1.8 V to 2.3 V 0.8 × VLOGIC VLOGIC = 2.3 V to 5.5 V 0.7 × VLOGIC ±15 pF +500 nA DIGITAL INPUTS Input Logic3 High VINH Low VINL Input Hysteresis3 VHYST Input Current3 IIN Input Capacitance3 CIN V V 0.2 × VLOGIC 0.1 × VLOGIC V V ±1 µA 5 pF VLOGIC V DIGITAL OUTPUTS Output High Voltage3 VOH RPULL-UP = 2.2 kΩ to VLOGIC 3 VOL ISINK = 3 mA 0.4 V ISINK = 6 mA, VLOGIC > 2.3 V 0.6 V +1 µA Output Low Voltage −1 Three-State Leakage Current Three-State Output Capacitance 2 pF POWER SUPPLIES Single-Supply Power Range VSS = GND 2.3 5.5 V ±2.25 ±2.75 V Single supply, VSS = GND 1.8 VDD V Dual supply, VSS < GND 2.25 VDD V 5.5 µA Dual-Supply Power Range Logic Supply Range Positive Supply Current IDD VIH = VLOGIC or VIL = GND VDD = 5.5 V 0.7 VDD = 2.3 V 400 nA −0.7 µA −5.5 Negative Supply Current ISS VIH = VLOGIC or VIL = GND EEPROM Store Current3, 6 IDD_EEPROM_STORE VIH = VLOGIC or VIL = GND 2 mA EEPROM Read Current3, 7 IDD_EEPROM_READ VIH = VLOGIC or VIL = GND 320 µA Logic Supply Current ILOGIC VIH = VLOGIC or VIL = GND 1 Power Dissipation8 PDISS VIH = VLOGIC or VIL = GND 3.5 Power Supply Rejection Ratio PSRR ∆VDD/∆VSS = VDD ± 10%, code = full scale −66 Rev. A － 4/30 － 120 nA µW −60 dB AD5121/AD5141 データシート Parameter DYNAMIC CHARACTERISTICS Bandwidth Total Harmonic Distortion Resistor Noise Density VW Settling Time Endurance10 Symbol Test Conditions/Comments BW −3 dB Min Typ1 Max Unit 9 THD eN_WB tS RAB = 10 kΩ 3 MHz RAB = 100 kΩ 0.43 MHz RAB = 10 kΩ −80 dB RAB = 100 kΩ −90 dB RAB = 10 kΩ 7 nV/√Hz RAB = 100 kΩ 20 nV/√Hz RAB = 10 kΩ 2 µs RAB = 100 kΩ 12 µs TA = 25°C 1 Mcycles 50 Years VDD/VSS = ±2.5 V, VA = 1 V rms, VB = 0 V, f = 1 kHz Code = half scale, TA = 25°C, f = 10 kHz VA = 5 V, VB = 0 V, from zero scale to full scale, ±0.5 LSB error band 100 Data Retention11 1 kcycles Typ 値は、25°C および VDD = 5 V、VSS = 0 V、VLOGIC = 5 V での平均測定値。 抵抗積分非直線性誤差(R-INL)は、最大抵抗ワイパー・ポジションと最小抵抗ワイパー・ポジションとの間で測定された理論値からの差を表します。 R-DNL は、連続 タップ・ポジション間での理論値からの相対的ステップ変化を表します。 最大ワイパー電流は(0.7 × VDD)/RAB に制限されています。 3 設計およびキャラクタライゼーションで保証しますが、出荷テストは行いません。 4 INL と DNL は、RDAC を電圧出力 D/A コンバータと同様のポテンショメータ分圧器として設定して、VWB で測定。 VA = VDD かつ VB = 0 V。最大±1 LSB の DNL 仕様 規定値は単調動作状態を保証。 5 抵抗ピン A、抵抗ピン B、抵抗ピン W の極性は相対的に制約されません。 両電源動作では、グラウンドを基準としたバイポーラ信号の調整が可能です。 6 動作電流とは異なり、EEPROM 書込みの電源電流は約 30 ms 継続します。 7 動作電流とは異なり、EEPROM 読出しの電源電流は約 20 µs 継続します。 8 PDISS は (IDD × VDD) + (ILOGIC × VLOGIC)で計算されます。 9 すべての動特性では、VDD/VSS = ±2.5 V、かつ VLOGIC = 2.5 V を使用。 10 書込み可能回数は、JEDEC Std.22 メソッド A117 に基づき 100,000 サイクルで評価し、-40 °C～+125°C で測定。 11 JEDEC Std. 22、メソッド A117 に基づくジャンクション温度(TJ) = 125°C と等価。 活性エネルギー1 eV に基づくデータ保持寿命は、フラッシュ／EE メモリではジャ ンクション温度が上昇すると短くなります。 2 Rev. A － 5/30 － AD5121/AD5141 データシート 電気的特性—AD5141 特に指定がない限り、VDD = 2.3 V～5.5 V、VSS = 0 V; VDD = 2.25 V～2.75 V、VSS = −2.25 V～−2.75 V; VLOGIC = 1.8 V～5.5 V、−40°C < TA < +125°C。 表 3. Parameter Symbol Test Conditions/Comments Min Typ1 Max Unit DC CHARACTERISTICS—RHEOSTAT MODE (ALL RDACs) Resolution Resistor Integral Nonlinearity N 2 8 R-INL Bits RAB = 10 kΩ VDD ≥ 2.7 V −2 ±0.2 +2 LSB VDD < 2.7 V −5 ±1.5 +5 LSB VDD ≥ 2.7 V −1 ±0.1 +1 LSB VDD < 2.7 V −2 ±0.5 +2 LSB RAB = 100 kΩ Resistor Differential Nonlinearity2 R-DNL −0.5 ±0.2 +0.5 LSB Nominal Resistor Tolerance ΔRAB/RAB −8 ±1 +8 % Resistance Temperature Coefficient (ΔRAB/RAB)/ΔT × 10 Code = full scale Wiper Resistance3 RW Code = zero scale 3 Bottom Scale or Top Scale 6 35 ppm/°C RAB = 10 kΩ 55 125 Ω RAB = 100 kΩ 130 400 Ω RAB = 10 kΩ 40 80 Ω RAB = 100 kΩ 60 230 Ω RBS or R TS DC CHARACTERISTICS— POTENTIOMETER DIVIDER MODE (ALL RDACs) Integral Nonlinearity4 INL Differential Nonlinearity4 DNL Full-Scale Error VWFSE Zero-Scale Error Voltage Divider Temperature Coefficient3 Rev. A RAB = 10 kΩ −1 ±0.2 +1 LSB RAB = 100 kΩ −0.5 ±0.1 +0.5 LSB −0.5 ±0.2 +0.5 LSB RAB = 10 kΩ −2.5 −0.1 RAB = 100 kΩ −1 ±0.2 +1 LSB RAB = 10 kΩ 1.2 3 LSB RAB = 100 kΩ 0.5 1 LSB Code = half scale ±5 LSB VWZSE (ΔVW/VW)/ΔT × 106 － 6/30 － ppm/°C AD5121/AD5141 データシート Parameter Symbol Test Conditions/Comments Min RAB = 10 kΩ RAB = 100 kΩ Typ1 Max Unit −6 +6 mA −1.5 +1.5 mA VSS VDD V RESISTOR TERMINALS Maximum Continuous Current IA, IB, and IW Terminal Voltage Range5 Capacitance A, Capacitance B3 Capacitance W 3 CA, CB CW Common-Mode Leakage Current3 f = 1 MHz, measured to GND, code = half scale RAB = 10 kΩ 25 pF RAB = 100 kΩ 12 pF RAB = 10 kΩ 12 pF RAB = 100 kΩ 5 f = 1 MHz, measured to GND, code = half scale VA = VW = VB −500 VLOGIC = 1.8 V to 2.3 V 0.8 × VLOGIC VLOGIC = 2.3 V to 5.5 V 0.7 × VLOGIC ±15 pF +500 nA DIGITAL INPUTS Input Logic3 High VINH Low VINL Input Hysteresis3 IIN Input Capacitance3 CIN V 0.2 × VLOGIC VHYST Input Current3 V 0.1 × VLOGIC V V ±1 µA 5 pF VLOGIC V DIGITAL OUTPUTS Output High Voltage3 VOH RPULL-UP = 2.2 kΩ to VLOGIC 3 VOL ISINK = 3 mA 0.4 V ISINK = 6 mA, VLOGIC > 2.3V 0.6 V +1 µA Output Low Voltage −1 Three-State Leakage Current Three-State Output Capacitance 2 pF POWER SUPPLIES Single-Supply Power Range VSS = GND 2.3 5.5 V ±2.25 ±2.75 V Single supply, VSS = GND 1.8 VDD V Dual supply, VSS < GND 2.25 VDD V 5.5 µA Dual-Supply Power Range Logic Supply Range Positive Supply Current IDD VIH = VLOGIC or VIL = GND VDD = 5.5 V 0.7 VDD = 2.3 V 400 nA −0.7 µA −5.5 Negative Supply Current ISS VIH = VLOGIC or VIL = GND EEPROM Store Current3, 6 IDD_EEPROM_STORE VIH = VLOGIC or VIL = GND 2 mA EEPROM Read Current3, 7 IDD_EEPROM_READ VIH = VLOGIC or VIL = GND 320 µA Logic Supply Current ILOGIC VIH = VLOGIC or VIL = GND 1 Power Dissipation8 PDISS VIH = VLOGIC or VIL = GND 3.5 Power Supply Rejection Ratio PSR ∆VDD/∆VSS = VDD ± 10%, code = full scale −66 Rev. A － 7/30 － 120 nA µW −60 dB AD5121/AD5141 データシート Parameter DYNAMIC CHARACTERISTICS Bandwidth Total Harmonic Distortion Resistor Noise Density VW Settling Time Endurance10 Symbol Test Conditions/Comments Min Typ1 Max Unit 9 BW THD eN_WB tS −3 dB RAB = 10 kΩ 3 MHz RAB = 100 kΩ 0.43 MHz RAB = 10 kΩ −80 dB RAB = 100 kΩ −90 dB RAB = 10 kΩ 7 nV/√Hz RAB = 100 kΩ 20 nV/√Hz RAB = 10 kΩ 2 µs RAB = 100 kΩ 12 µs TA = 25°C 1 Mcycles VDD/VSS = ±2.5 V, VA = 1 V rms, VB = 0 V, f = 1 kHz Code = half scale, TA = 25°C, f = 10 kHz VA = 5 V, VB = 0 V, from zero scale to full scale, ±0.5 LSB error band 100 Data Retention11 kcycles 50 1 Years Typ 値は、25°C および VDD = 5 V、VSS = 0 V、VLOGIC = 5 V での平均測定値。 抵抗積分非直線性誤差(R-INL)は、最大抵抗ワイパー・ポジションと最小抵抗ワイパー・ポジションとの間で測定された理論値からの差を表します。 R-DNL は、連続 タップ・ポジション間での理論値からの相対的ステップ変化を表します。 最大ワイパー電流は(0.7 × VDD)/RAB に制限されています。 3 設計およびキャラクタライゼーションで保証しますが、出荷テストは行いません。 4 INL と DNL は、RDAC を電圧出力 D/A コンバータと同様のポテンショメータ分圧器として設定して、VWB で測定。 VA = VDD かつ VB = 0 V。最大±1 LSB の DNL 仕様 規定値は単調動作状態を保証。 5 抵抗ピン A、抵抗ピン B、抵抗ピン W の極性は相対的に制約されません。 両電源動作では、グラウンドを基準としたバイポーラ信号の調整が可能です。 6 動作電流とは異なり、EEPROM 書込みの電源電流は約 30 ms 継続します。 7 動作電流とは異なり、EEPROM 読出しの電源電流は約 20 µs 継続します。 8 PDISS は (IDD × VDD) + (ILOGIC × VLOGIC)で計算されます。 9 すべての動特性では、VDD/VSS = ±2.5 V、かつ VLOGIC = 2.5 V を使用。 10 書込み可能回数は、JEDEC Std.22 メソッド A117 に基づき 100,000 サイクルで評価し、-40 °C～+125°C で測定。 11 JEDEC Std. 22、メソッド A117 に基づくジャンクション温度(TJ) = 125°C と等価。 活性エネルギー1 eV に基づくデータ保持寿命は、フラッシュ／EE メモリではジャ ンクション温度が上昇すると短くなります。 2 Rev. A － 8/30 － AD5121/AD5141 データシート インターフェース・タイミング仕様 特に指定のない限り、VLOGIC = 1.8～5.5 V、すべての仕様は TMIN～TMAX で規定。 表 4.SPI インターフェース Parameter1 t1 t4 Min 20 30 10 15 10 15 10 t5 t6 t7 5 5 10 ns ns ns Data setup time Data hold time SYNC rising edge to next SCLK fall ignored 20 ns Minimum SYNC high time ns ns SCLK rising edge to SDO valid SYNC rising edge to SDO pin disable t2 t3 Test Conditions/Comments VLOGIC > 1.8 V VLOGIC = 1.8 V VLOGIC > 1.8 V VLOGIC = 1.8 V VLOGIC > 1.8 V VLOGIC = 1.8 V t82 3 t9 t10 1 2 3 Typ Max 50 500 Unit ns ns ns ns ns ns ns Description SCLK cycle time SCLK high time SCLK low time SYNC-to-SCLK falling edge setup time すべての入力信号は tr = tf = 1 ns/V (VDD の 10%から 90%)で規定し、(VIL + VIH)/2 の電圧レベルからの時間とします。 メモリ・コマンド動作については、tEEPROM_PROGRAM と tEEPROM_READBACK を参照してください(表 6 参照)。 RPULL_UP = 2.2 kΩ (VDD へ接続)、容量負荷 = 168 pF。 表 5.I2C インターフェース Parameter1 fSCL 2 t1 t2 t3 t4 t5 t6 t7 t8 t9 Test Conditions/Comments Max Unit Description Standard mode 100 kHz Serial clock frequency Fast mode 400 kHz 4.0 µs Fast mode 0.6 µs Standard mode 4.7 µs Fast mode 1.3 µs Standard mode 250 ns Fast mode 100 ns Standard mode 0 3.45 µs Fast mode 0 0.9 µs Standard mode 4.7 µs Fast mode 0.6 µs Standard mode 4 µs Fast mode 0.6 µs Standard mode 4.7 µs Fast mode 1.3 µs Standard mode 4 µs Fast mode 0.6 µs Standard mode 20 + 0.1 CL Standard mode Fast mode Rev. A 20 + 0.1 CL Standard mode Fast mode t11A 20 + 0.1 CL Standard mode Fast mode t11 Typ Standard mode Fast mode t10 Min 20 + 0.1 CL 1000 ns 300 ns 300 ns 300 ns 1000 ns 300 ns 1000 ns 300 ns － 9/30 － SCL high time, tHIGH SCL low time, tLOW Data setup time, tSU; DAT Data hold time, tHD; DAT Setup time for a repeated start condition, tSU; STA Hold time (repeated) for a start condition, tHD; STA Bus free time between a stop and a start condition, tBUF Setup time for a stop condition, tSU; STO Rise time of SDA signal, tRDA Fall time of SDA signal, tFDA Rise time of SCL signal, tRCL Rise time of SCL signal after a repeated start condition and after an acknowledge bit, tRCL1 (not shown in Figure 3) AD5121/AD5141 データシート Parameter1 Test Conditions/Comments t12 Standard mode tSP3 Min Typ Max Unit Description Fall time of SCL signal, tFCL 300 ns Fast mode 20 + 0.1 CL 300 ns Fast mode 0 50 ns Pulse width of suppressed spike (not shown in Figure 3) 1 最大バス容量は 400 pF に制限されています。 SDA と SCL のタイミングは、入力フィルタをイネーブルして測定。 入力フィルタを切り離すと、転送レートは向上しますが、デバイスの EMC 動作に悪影響があり ます。 3 SCL と SDA の入力フィルタリングにより、高速モードでノイズ・スパイクを 50 ns 以下に抑圧。 2 表 6.コントロール・ピン Parameter t1 Min 1 t2 50 t3 0.1 Typ Max Unit µs Description End command to LRDAC falling edge ns Minimum LRDAC low time 10 µs RESET low time tEEPROM_PROGRAM1 15 50 ms Memory program time (not shown in Figure 6) tEEPROM_READBACK 7 30 µs Memory readback time (not shown in Figure 6) 75 µs µs Power-on EEPROM restore time (not shown in Figure 6) Reset EEPROM restore time (not shown in Figure 6) tPOWER_UP2 tRESET 1 2 30 EEPROM 書込時間は、温度と EEPROM 書込みサイクル数に依存します。 低温と長い書込みサイクルではタイミングが長くなると予測されます。 VDD − VSS が 2.3 V に等しくなった後の最大時間。 シフトレジスタとタイミング図 C3 C2 C1 C0 A3 A1 A2 DB8 DB7 A0 D7 DB0 (LSB) D6 D5 D4 D3 D2 D0 D1 10940-004 DB15 (MSB) DATA BITS ADDRESS BITS CONTROL BITS 図 2.入力シフトレジスタ値 t11 t12 t6 t8 t2 SCL t5 t1 t6 t4 t10 t3 t9 10940-005 SDA t7 P S S P 図 3.I2C シリアル・インターフェースのタイミング図 (代表的な書込シーケンス) t4 t1 t2 t7 SCLK t3 t8 SYNC t5 t6 C3 C2 C1 C0 D7 D6 D5 SDO C3* C2* C1* C0* D7* D6* D5* D2 D1 D0 D2* D1* D0* t9 t10 *PREVIOUS COMMAND RECEIVED. 図 4.SPI シリアル・インターフェースのタイミング図、CPOL = 0、CPHA = 1 Rev. A － 10/30 － 10940-006 SDI AD5121/AD5141 データシート t1 t2 t4 t7 SCLK t3 t8 SYNC t5 t6 C3 C2 C1 C0 D7 D6 D5 SDO C3* C2* C1* C0* D7* D6* D5* D2 D1 D0 D2* D1* D0* t9 t10 *PREVIOUS COMMAND RECEIVED. 10940-007 SDI 図 5.SPI シリアル・インターフェースのタイミング図、CPOL = 1、CPHA = 0 SCLK SPI INTERFACE SYNC SCL I 2C INTERFACE SDA P t1 t2 t3 RESET 図 6.コントロール・ピンのタイミング図 Rev. A － 11/30 － 10940-008 LRDAC AD5121/AD5141 データシート 絶対最大定格 特に指定のない限り、TA = 25 °C。 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 表 7. Parameter VDD to GND VSS to GND VDD to VSS VLOGIC to GND VA, VW, VB to GND IA, IW, IB Pulsed1 Frequency > 10 kHz RAW = 10 kΩ RAW = 100 kΩ Frequency ≤ 10 kHz RAW = 10 kΩ RAW = 100 kΩ Digital Inputs Operating Temperature Range, TA3 Maximum Junction Temperature, TJ Maximum Storage Temperature Range Reflow Soldering Peak Temperature Time at Peak Temperature Package Power Dissipation Rating −0.3 V to +7.0 V +0.3 V to −7.0 V 7V −0.3 V to VDD + 0.3 V or +7.0 V (whichever is less) VSS − 0.3 V, VDD + 0.3 V or +7.0 V (whichever is less) 熱抵抗 θJA は JEDEC JESD51 規格により定義され、値はテスト・ボード とテスト環境に依存します。 表 8.熱抵抗 ±6 mA/d2 ±1.5 mA/d2 1 ±6 mA/√d2 ±1.5 mA/√d2 −0.3 V to VLOGIC + 0.3 V or +7 V (whichever is less) −40°C to +125°C 150°C θJC 3 Unit °C/W JEDEC 2S2P テスト・ボード、自然空冷(0 m/sec の空気流)。 ESD の注意 ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 −65°C to +150°C 260°C 20 sec to 40 sec (TJ max − TA)/θJA 1 最大ピン電流は、スイッチの最大処理電流、パッケージ最大消費電力、A ピ ン、B ピン、W ピン内の任意の 2 ピン間の、設定された抵抗での最大入力電 圧により制約されます。 2 d = パルス・デューティ係数。 3 EEPROM メモリの書込みを含みます。 Rev. A θJA 89.51 Package Type 16-Lead LFCSP － 12/30 － AD5121/AD5141 データシート 13 WP PIN 1 INDICATOR GND 1 A 2 AD5121/ AD5141 W 3 10 VLOGIC 9 VDD DIS 8 RESET 7 VSS 5 SYNC/ADDR0 6 TOP VIEW (Not to Scale) B 4 12 SDI/SDA 11 SCLK/SCL NOTES 1. INTERNALLY CONNECT THE EXPOSED PAD TO VSS. 10940-009 14 SDO/ADDR1 16 LRDAC 15 INDEP ピン配置およびピン機能説明 図 7.ピン配置 表 9.ピン機能の説明 ピン番号 記号 説明 1 GND グラウンド・ピン、ロジック・グラウンド基準。 2 A RDAC の A ピン VSS ≤ VA ≤ VDD。 3 W RDAC のワイパー・ピン。VSS ≤ VW ≤ VDD。 4 B RDAC の B ピン。VSS ≤ VB ≤ VDD。 5 VSS 負の電源。このピンは、0.1 µF のセラミック・コンデンサと 10 µF のコンデンサでデカップリングする必要がありま す。 6 SYNC /ADDR0 複数のパッケージをデコード(DIS = 1)するためのプログラマブルなアドレス・ビット(ADDR0) 。 アクティブ・ローの同期データ入力。SYNC がハイ・レベルに戻るとき、データがRDAC レジスタへロードされます、 DIS = 0。 7 RESET ハードウェア・リセット・ピン。RDAC レジスタにEEPROMの値が設定されます。 RESETはロー・レベルで開始さ れます。このピンを使用しない場合は、RESETをVLOGICへ接続してください。 8 DIS デジタル・インターフェース・セレクト (SPI/I2C セレクト)。DIS = 0 (GND)のとき SPI が、DIS = 1 (VLOGIC)のとき I2C が、それぞれ選択されます。このピンをフローティングのままにしておくことはできません。 9 VDD 正の電源。このピンは、0.1 µF のセラミック・コンデンサと 10 µF のコンデンサでデカップリングする必要がありま す。 10 VLOGIC 1.8 V～VDD のロジック電源。このピンは、0.1 µF のセラミック・コンデンサと 10 µF のコンデンサでデカップリン グする必要があります。 11 SCLK/SCL SPI シリアル・クロック・ライン (SCLK)。データは、立下がり変化で入力されます。 I2C シリアル・クロック・ライン (SCL)。データは、立下がり変化で入力されます。 DIS = 1 のとき、シリアル・データ入力／出力 (SDA)になり、 12 SDI/SDA 13 WP オプションの書込み保護。EEPROMの値をRDAC レジスタへ再ロードする場合を除いて、このピンはRDACと EEPROMの現在値の変更を防止します。 WP はアクティブ・ロー入力です。このピンを使用しない場合は、WPを VLOGICへ接続してください。 14 SDO/ADD R1 複数のパッケージをデコード(DIS = 1)するためのプログラマブルなアドレス・ビット(ADDR1)。 DIS = 0 のときシリアル・データ入力 (SDI)になります。 シリアル・データ出力 (SDO)。このピンはオープン・ドレイン出力ピンであるため、DIS = 0 の場合、外付けプルアップ 抵抗が必要です。 15 INDEP パワーアップ時のリニア・ゲイン設定モード。各ストリング抵抗は、対応するメモリ・ロケーションからロードされ ます。INDEP がイネーブルされると、ソフトウェアからディスエーブルすることはできません。 16 LRDAC ロードRDAC。入力レジスタ値をRDAC レジスタへ転送します。この入力を使うとRDACの非同期更新が可能になり ます。 LRDAC はアクティブ・ロー入力です。このピンを使用しない場合は、LRDACをVLOGICへ接続してください。 EPAD エクスポーズド・パッドは内部で VSS へ接続されています。 Rev. A － 13/30 － AD5121/AD5141 データシート 代表的な性能特性 0.5 0.2 10kΩ, +125°C 10kΩ, +25°C 10kΩ, –40°C 100kΩ, +125°C 100kΩ, +25°C 100kΩ, –40°C 0.4 0.3 0.1 0 R-DNL (LSB) R-INL (LSB) 0.2 0.1 0 –0.1 –0.1 –0.2 –0.3 –0.2 –0.4 –0.3 0 100 200 CODE (Decimal) –0.6 10940-012 –0.5 10kΩ, +125°C 10kΩ, +25°C 10kΩ, –40°C 0 100kΩ, +125°C 100kΩ, +25°C 100kΩ, –40°C 100 200 CODE (Decimal) 図 8.コード対 R-INL (AD5141) 10940-015 –0.5 –0.4 図 11.コード対 R-DNL (AD5141) 0.20 0.10 0.15 0.05 0.10 0 R-DNL (LSB) R-INL (LSB) 0.05 0 –0.05 –0.05 –0.10 –0.15 –0.10 10kΩ, +125°C 10kΩ, +25°C 10kΩ, –40°C 100kΩ, +125°C 100kΩ, +25°C 100kΩ, –40°C –0.25 0 –0.25 50 100 CODE (Decimal) –0.30 10kΩ, +125°C 10kΩ, +25°C 10kΩ, –40°C 0 100 図 12.コード対 R-DNL (AD5121) 0.10 10kΩ, –40°C 10kΩ, +25°C 10kΩ, +125°C 100kΩ, –40°C 100kΩ, +25°C 100kΩ, +125°C 0.2 50 CODE (Decimal) 図 9.コード対 R-INL (AD5121) 0.3 100kΩ, +125°C 100kΩ, +25°C 100kΩ, –40°C 10940-016 –0.20 –0.20 10940-013 –0.15 0.05 0 DNL (LSB) INL (LSB) 0.1 0 –0.05 –0.10 –0.15 –0.1 –0.20 –0.2 0 100 200 CODE (Decimal) –0.30 10940-014 –0.3 0 100 100kΩ, –40°C 100kΩ, +25°C 100kΩ, +125°C 200 CODE (Decimal) 図 13.コード対 DNL (AD5141) 図 10.コード対 INL (AD5141) Rev. A 10kΩ, –40°C 10kΩ, +25°C 10kΩ, +125°C － 14/30 － 10940-017 –0.25 AD5121/AD5141 データシート 0.15 0.06 10kΩ, –40°C 10kΩ, +25°C 10kΩ, +125°C 100kΩ, –40°C 100kΩ, +25°C 100kΩ, +125°C 0.10 100kΩ, –40°C 100kΩ, +25°C 100kΩ, +125°C 0.02 0 DNL (LSB) 0.05 INL (LSB) 10kΩ, –40°C 10kΩ, +25°C 10kΩ, +125°C 0.04 0 –0.05 –0.02 –0.04 –0.06 –0.08 –0.10 –0.10 50 –0.14 10940-018 0 100 CODE (Decimal) 0 450 10kΩ 100kΩ 400 RHEOSTAT MODE TEMPERATURE COEFFICIENT (ppm/°C) 350 300 250 200 150 100 50 350 300 250 200 150 100 50 0 0 –50 50 100 150 200 255 AD5141 25 50 75 CODE (Decimal) 100 127 AD5121 10940-019 –50 0 0 0 50 100 150 200 255 AD5142 0 25 50 75 CODE (Decimal) 100 127 AD5122 図 18.コード対可変抵抗器モード温度係数 ((ΔRWB/RWB)/ΔT × 106) 図 15.コード対ポテンショメータ・モード温度係数 ((ΔVW/VW)/ΔT × 106) 800 700 IDD, IDD, IDD, VDD = 2.3V VDD = 3.3V VDD = 5V 1200 ILOGIC, VLOGIC = 2.3V ILOGIC, VLOGIC = 3.3V ILOGIC, VLOGIC = 5V I2C, VLOGIC = 1.8V I2C, VLOGIC = 2.3V I2C, VLOGIC = 3.3V I2C, VLOGIC = 5V I2C, VLOGIC = 5.5V SPI, VLOGIC = 1.8V SPI, VLOGIC = 2.3V SPI, VLOGIC = 3.3V SPI, VLOGIC = 5V SPI, VLOGIC = 5.5V VDD = VLOGIC VSS = GND 1000 ILOGIC CURRENT (µA) CURRENT (nA) 600 500 400 300 800 600 400 200 200 0 10 60 TEMPERATURE (°C) 110 125 10940-020 0 –40 1 2 3 4 INPUT VOLTAGE (V) 図 19.デジタル入力電圧対 ILOGIC 電流 図 16.電源電流の温度特性 Rev. A 0 － 15/30 － 5 10940-023 100 10940-122 POTENTIOMETER MODE TEMPERATURE COEFFICIENT (ppm/°C) 図 17.コード対 DNL (AD5121) 100kΩ 10kΩ 400 100 CODE (Decimal) 図 14.コード対 INL (AD5121) 450 50 10940-021 –0.12 –0.15 AD5121/AD5141 データシート 0 0 0x80 (0x40) –10 0x40 (0x20) 0x20 (0x10) 0x8 (0x04) –30 0x10 (0x08) GAIN (dB) GAIN (dB) –20 0x8 (0x04) –30 0x80 (0x40) –10 0x40 (0x20) 0x20 (0x10) –20 0x10 (0x08) 0x4 (0x02) 0x2 (0x01) –40 0x1 (0x00) –40 –50 0x4 (0x02) 0x2 (0x01) 0x1 (0x00) 0x00 –60 0x00 –70 –50 –80 AD5121/AD5141 AD5121/AD5141 1k 10k 100k 1M 10M FREQUENCY (Hz) –90 10 100 –50 0 1M 10M 10kΩ 100kΩ –10 –20 –60 –30 THD + N (dB) THD + N (dB) 100k 図 23.周波数対コード対 100 kΩ ゲイン 10kΩ 100kΩ VDD/VSS = ±2.5V VA = 1V rms VB = GND CODE = HALF SCALE NOISE FILTER = 22kHz 10k FREQUENCY (Hz) 図 20.周波数対コード対 10 kΩ ゲイン –40 1k 10940-123 100 10940-022 –60 10 –70 –80 –40 –50 –60 –70 –80 200 2k 20k 200k FREQUENCY (Hz) –90 0.001 10940-025 –100 20 VDD/VSS = ±2.5V fIN = 1kHz CODE = HALF SCALE NOISE FILTER = 22kHz 0.01 10940-028 –90 1 0.1 VOLTAGE (V rms) 図 24.振幅対総合高調波歪み + ノイズ (THD + N) 図 21.総合高調波歪み + ノイズ (THD + N)の周波数特性 10 20 VDD/VSS = ±2.5V RAB = 10kΩ 0 0 –10 PHASE (Degrees) –40 –60 –50 –70 QUARTER SCALE MIDSCALE FULL-SCALE 1k 10k 100k 1M 10M –90 10 10940-026 100 –80 FREQUENCY (Hz) QUARTER SCALE MIDSCALE FULL-SCALE 100 VDD/VSS = ±2.5V RAB = 100kΩ 1k 10k 100k 1M FREQUENCY (Hz) 図 25.正規化位相平坦性の周波数特性、RAB = 100 kΩ 図 22.正規化位相平坦性の周波数特性、RAB = 10 kΩ Rev. A –40 –60 –80 –100 10 –30 － 16/30 － 10940-029 PHASE (Degrees) –20 –20 AD5121/AD5141 データシート 300 1.0 200 0.8 0.0015 0.6 0.0010 0.4 0.0005 0.2 100 0 1 2 3 4 5 VOLTAGE (V) 0 0 10940-030 0 –600 –500 –400 –300 –200 –100 0 10kΩ + 0pF 10kΩ + 75pF 10kΩ + 150pF 10kΩ + 250pF 100kΩ + 0pF 100kΩ + 75pF 100kΩ + 150pF 100kΩ + 250pF 200 300 400 500 600 10kΩ 100kΩ –10 –20 –30 PSRR (dB) BANDWIDTH (MHz) 7 100 図 29.抵抗寿命ドリフト 10 8 0 RESISTOR DRIFT (ppm) 図 26.VDD 対インクリメンタル・ワイパーオン抵抗 9 CUMULATIVE PROBABILITY 400 1.2 0.0020 PROBABILITY DENSITY 500 WIPER ON RESISTANCE (Ω) 0.0025 100kΩ, V DD = 2.3V 100kΩ, V DD = 2.7V 100kΩ, V DD = 3V 100kΩ, V DD = 3.6V 100kΩ, V DD = 5V 100kΩ, V DD = 5.5V 10kΩ, VDD = 2.3V 10kΩ, VDD = 2.7V 10kΩ, VDD = 3V 10kΩ, VDD = 3.6V 10kΩ, VDD = 5V 10kΩ, VDD = 5.5V 10940-033 600 6 5 –40 –50 4 –60 3 –70 2 –90 10 0 20 40 0 10 20 60 80 100 120 AD5141 30 40 CODE (Decimal) 50 60 100 1k 10940-031 0 AD5121 10k 100k 1M 10M FREQUENCY (Hz) 10940-034 –80 1 図 30.電源除去比(PSRR)の周波数特性 図 27.最大帯域幅対コード対容量 0.020 0.8 0x80 TO 0x7F, 100kΩ 0x80 TO 0x7F, 10kΩ VDD/VSS = ±2.5V VA = VDD VB = VSS 0.015 RELATIVE VOLTAGE (V) 0.7 0.5 0.4 0.3 0.2 0.1 0.005 0 –0.005 –0.010 –0.015 0 –0.020 0 5 10 TIME (µs) 15 10940-032 –0.1 0.010 0 500 1000 1500 TIME (ns) 図 31.デジタル・フィードスルー 図 28.変化時最大グリッチ Rev. A － 17/30 － 2000 10940-035 RELATIVE VOLTAGE (V) 0.6 AD5121/AD5141 データシート 0 7 10kΩ 100kΩ SHUTDOWN MODE ENABLED 6 THEORETICAL IMAX (mA) –20 GAIN (dB) –40 –60 –80 5 4 3 2 10kΩ –100 1 100kΩ 1k 10k 100k 1M 10M FREQUENCY (Hz) 図 32.シャットダウン・アイソレーションの周波数特性 Rev. A 0 50 100 0 25 50 75 CODE (Decimal) 150 200 100 図 33.コード対理論最大電流 － 18/30 － 250 AD5141 125 AD5121 10940-037 100 0 10940-036 –120 10 AD5121/AD5141 データシート テスト回路 図 34 ～図 38 に、仕様のセクションで使用したテスト条件を示します。 NC VA IW V+ = VDD ±10% VDD B V+ VMS W RSW = 10940-038 DUT V+ = VDD 1LSB = V+/2N ΔVDD% 0.1V ISW CODE = 0x00 W + VMS 10940-039 B B PSS (%/%) = A = NC 図 35.ポテンショメータ分圧器の非直線性誤差(INL、DNL) 0.1V ISW – VSS TO VDD 図 38.インクリメンタル・オン抵抗 NC IW = VDD/RNOMINAL DUT A W VW B RW = VMS1/IW NC = NO CONNECT 10940-040 VMS1 図 36.ワイパー抵抗 Rev. A － 19/30 － ΔVMS ΔVDD ) ΔVMS% 10940-045 A VMS ( 図 37.電源感度と電源除去比 (PSS および PSRR) 図 34.抵抗積分非直線性誤差 (可変抵抗器動作; R-INL、R-DNL) V+ ~ PSRR (dB) = 20 LOG W B NC = NO CONNECT DUT A 10940-041 DUT A W AD5121/AD5141 データシート 動作原理 AD5121/AD5141 デジタル・プログラマブル・ポテンショメータ は、VSS < VTERM < VDD のピン電圧範囲内のアナログ信号に対し て真の可変抵抗として動作するようにデザインされています。 抵抗のワイパー・ポジションは、RDAC レジスタの値により決 定されます。RDAC レジスタはスクラッチパッド・レジスタの ように動作するため、抵抗設定値の変更回数には制限がありま せん。2 つ目のレジスタ (入力レジスタ) は、RDAC レジスタ・デ ータを予めロードしておくために使うことができます。 RDAC レジスタには、I2C または SPI インターフェース(モデルに よります)を介して任意のポジション設定値を書込むことができ ます。目的のワイパー・ポジションが見つかった後に、この値 を EEPROM メモリに保存することができます。それ以後、ワイ パー・ポジションは、後続パワーアップで常にそのポジション に回復されます。EEPROM データの保存には約 18 ms 要し、こ の間デバイスがロックされて、新しいコマンドをアクノリッジ しないため、値の変更が防止されます。 RDAC レジスタと EEPROM RDAC レジスタは、デジタル・ポテンショメータのワイパー・ ポジションを直接制御します。例えば、RDAC レジスタに 0x80 をロードすると(AD5141、256 タップ)、ワイパーは可変抵抗の 1/2 スケールに接続されます。RDAC レジスタは標準のロジッ ク・レジスタであるため、許容変更回数には制限がありません。 デジタル・インターフェース(表 16 参照)を使って RDAC レジス タの書込みと読出しを行うことができます。 RDAC レジスタ値は、コマンド 9 を使って EEPROM へ保存する ことができます (表 16 参照)。その後、RDAC レジスタは、その 後の ON-OFF-ON 電源シーケンスでそのポジションに常に設定 されます。EEPROM に保存されたデータはコマンド 3 を使って リードバックすることができます(表 16 参照)。 あるいは、コマンド 1 を使って EEPROM へ独立に書込むことが できます (表 16 参照)。 入力シフトレジスタ AD5121/AD5141 の入力シフトレジスタは、図 2 に示すように 16 ビット幅です。各 16 ビット・ワードは、4 ビットのコントロ ール・ビットとその後ろに続く 4 ビットのアドレス・ビットと 8 ビットのデータビットにより構成されます。 AD5121 の RDAC または EEPROM レジスタに対して書込／読出 を行う場合、最下位ビット (ビット 0) は無視されます。 データは MSB(ビット 15)ファーストでロードされます。表 11 と 表 16 に示すように、4 ビットのコントロール・ビットにより、 ソフトウェア・コマンドの機能が指定されます。 Rev. A シリアル・データ・デジタル・インターフェー ス・セレクション、DIS AD5121/AD5141 LFSCP では、インターフェースを選択できる柔 軟性を提供します。デジタル・インターフェース・セレクト (DIS) ピンをロー・レベルに接続すると、SPI モードが選択され ます。DIS ピンをハイ・レベルに接続すると、I2C モードが選択 されます。 SPI シリアル・データ・インターフェース AD5121/AD5141 は、4 線式のSPI互換デジタル・インターフェー ス (SDI、SYNC、SDO、SCLK)を内蔵しています。SYNCライン をロー・レベルにすると、書込みシーケンスが開始されます。 データ・ワード全体がSDIピンから入力されるまで、SYNCピン をロー・レベルに維持する必要があります。データは、SCLK の立下がりエッジ変化でロードされます(図 4 参照)。SYNCがハ イ・レベルに戻ると、シリアル・データ・ワードが表 16 の命令 に従ってデコードされます。 SYNCがハイ・レベルの場合、AD5121/AD5141 は連続 SCLKを 必要としません。デバイスのイネーブル中、デジタル入力バッ ファの消費電力を小さくするため、すべてのシリアル・インタ ーフェース・ピンをVLOGIC 電源レール近くで動作させてくださ い。 SYNC 割込み AD5121/AD5141 の ス タ ン ド ア ロ ン 書 込 み シ ー ケ ン ス で は、SYNC ラインはSCLKの 16 個の立下がりエッジの間ロー・ レベルに維持され、命令はSYNC がハイ・レベルの間にデコー ドされますが、 SYNC ラインのロー・レベル時間が 16 個の SCLK立下がりエッジより短いと、入力シフトレジスタ値は無視 され、この書込みシーケンスは無効と見なされます。 SDO ピン シリアル・データ出力ピン (SDO)には、コマンド 3 を使ってコ ントロール・レジスタ、EEPROM レジスタ、RDAC レジスタ、 入力レジスタの値をリードバックすること (表 11 および表 16 参 照)と、AD5121/AD5141 をディジーチェイン・モードで接続する ことの 2 つの機能があります。 SDOピンはオープン・ドレイン出力であり、プルアップ抵抗が 必要です。SYNC がロー・レベルのときSDO ピンがイネーブルさ れ、データはSCLKの立上がりエッジでSDOから出力されます。 － 20/30 － AD5121/AD5141 データシート デイジーチェーン接続 デイジーチェーン接続は、最小のポート・ピン数でICの制御を 可能にします。図 39 に示すように、前のパッケージのSDOピン を次のパッケージのSDIピンに接続する必要があります。後続 デバイス間のライン伝搬遅延のため、クロック周期を大きくす る必要があります。2 個のAD5121/ AD5141 デバイスをデイジー チェーン接続すると、32 ビットのデータが必要になります。先 頭の 16 ビットがU2 に、次の 16 ビットがU1 にそれぞれ行きま す(図 40 参照)。32 ビットがすべてそれぞれのシリアル・レジス タに入力されるまで、SYNCピンをロー・レベルに維持してお く必要があります。SYNCをハイ・レベルにすると、動作が完 了します。代表的な接続を図 39 に示します。 データがミスロックされるのを防止するため (例えばノイズの ため)、デバイスには内部カウンタがあります。クロックの立下 がりエッジ数が 8 の倍数でない場合、デバイスはコマンドを無 視します。有効なクロック数は 16、24、32 です。SYNC がハ イ・レベルに戻ると、このカウンタはリセットされます。 VLOGIC AD5121/ AD5141 SDI MOSI VLOGIC SDI SDO U1 AD5121/ AD5141 RP 2.2kΩ RP 2.2kΩ U2 SDO SCLK SYNC SCLK 10940-046 SYNC DAISY-CHAIN MICROCONTROLLER MISO SCLK SS 図 39.デイジーチェーン構成 SCLK 1 2 16 17 18 32 SYNC DB15 DB0 INPUT WORD FOR U1 INPUT WORD FOR U2 SDO_U1 DB0 DB15 DB0 DB15 DB15 UNDEFINED DB0 INPUT WORD FOR U2 図 40.デイジーチェーンのタイミング Rev. A － 21/30 － 10940-047 MOSI AD5121/AD5141 データシート 3. I2C シリアル・データ・インターフェース AD5141 は、2 線式の I2C 互換シリアル・インターフェースを内 蔵しています。これらのデバイスは、マスター・デバイスから 制御されるスレーブ・デバイスとして I2C バスに接続すること ができます。図 3 に、代表的な書込みシーケンスのタイミング 図を示します。 AD5141 は、標準(100 kHz)と高速(400 kHz)のデータ転送モード をサポートしています。10 ビット・アドレシングとジェネラ ル・コール・アドレシングはサポートされていません。 2 線式シリアル・バス・プロトコルは、次のように動作します。 1. マスターはスタート条件を設定してデータ転送を開始しま す。このスタート条件は、SCLがハイ・レベルの間にSDA ラインがハイ・レベルからロー・レベルへ変化することと 定義されます。次のバイトはアドレス・バイトで、7 ビッ トのスレーブ・アドレスとR/W ビットから構成されていま す。送信されたアドレスに該当するスレーブ・デバイスは 9 番目のクロック・パルスで、SDAラインをロー・レベル にして応答します(これはアクノリッジ・ビットと呼ばれま す)。選択されたデバイスがシフトレジスタに読み書きする データを待つ間、バス上の他の全デバイスはアイドル状態 を維持します。 R/W ビットがハイ・レベルの場合は、マスターがスレー ブ・デバイスから読出しを行います。R/Wビットがロー・ レベルの場合は、マスターがスレーブ・デバイスに対して 書込みを行います。 2. データは、9 個のクロック・パルスで 8 ビットのデータと それに続くアクノリッジ・ビットの順にシリアル・バス上 を伝送します。SDA ラインは SCL のロー・レベル区間で 変化して、SCL のハイ・レベル区間で安定に維持されてい る必要があります。 全データビットの読出しまたは書込みが終了すると、スト ップ条件が設定されます。書込みモードでは、マスターが 10 番目のクロック・パルスで SDA ラインをハイ・レベル にプルアップして、ストップ状態を設定します。読出しモ ードでは、マスターは 9 番目のクロック・パルスでアクノ リッジを発行しません(SDA ラインがハイ・レベルを維持)。 この後、マスターは SDA ラインをロー・レベルにして、10 番目のクロック・パルスが再度ハイ・レベルになるときス トップ条件を設定します。 I2C アドレス AD5141 には表 10 に示すように、2 種類のピン・アドレス・オ プションがあります。 表 10.24 ピン LFCSP デバイスのアドレス・セレクション ADDR0 Pin VLOGIC No connect1 GND VLOGIC No connect1 GND VLOGIC No connect1 GND 1 7-Bit I2C Device Address 0100000 0100010 0100011 0101000 0101010 0101011 0101100 0101110 0101111 ADDR1 Pin VLOGIC VLOGIC VLOGIC No connect1 No connect1 No connect1 GND GND GND バイポーラ・モード (VSS < 0 V) または低電圧モード (VLOGIC = 1.8 V)では使用で きません。 表 11.シンプル・コマンド動作の真理値表 Command Number Control Bits[DB15:DB12] Address Bits[DB11:DB8]1 Data Bits[DB7:DB0]1 0 C3 0 C2 0 C1 0 C0 0 A3 X A2 X A1 X A0 X D7 X D6 X D5 X D4 X D3 X D2 X D1 X D0 X Operation NOP: do nothing 1 0 0 0 1 0 0 0 0 D7 D6 D5 D4 D3 D2 D1 D0 Write contents of serial register data to RDAC 2 0 0 1 0 0 0 0 0 D7 D6 D5 D4 D3 D2 D1 D0 Write contents of serial register data to input register 3 0 0 1 1 X 0 0 0 X X X X X X D1 D0 Read back contents D1 0 1 D0 1 1 Data EEPROM RDAC 9 0 1 1 1 X X 0 0 X X X X X X X 1 Copy RDAC register to EEPROM 10 0 1 1 1 X X 0 0 X X X X X X X 0 Copy EEPROM into RDAC 14 1 0 1 1 X X X X X X X X X X X X Software reset 15 1 1 0 0 0 0 0 0 X X X X X X X D0 Software shutdown D0 0 1 1 X = don’t care Rev. A － 22/30 － Condition Normal mode Shutdown mode AD5121/AD5141 データシート 高度な制御モード AD5121/AD5141 デジタル・ポテンショメータは、これらの汎用 的な調整デバイスで使用可能な広範囲なアプリケーションに対 応できるユーザー・プログラミング機能のセットを内蔵してい ます(表 16 と表 18 参照)。 主要なプログラミング機能としては次の内容が含まれます。 • 入力レジスタ • リニア・ゲイン設定モード • 低ワイパー抵抗機能 • リニア・インクリメントおよびデクリメント命令 • ±6 dB のインクリメントおよびデクリメント命令 • バースト・モード (I2C の場合) • リセット • シャットダウン・モード 入力レジスタ AD5121/AD5141 は、RDAC レジスタごとに 1 個の入力レジスタ を持っています。このレジスタを使うと、対応する RDAC レジ スタの値を予めロードしておくことができます。 この機能を使うと、1 個またはすべての RDAC レジスタを同時 に同期または非同期で更新することができます。 これらのレジスタに対しては、コマンド 2 を使って書込ができ、 コマンド 3 を使ってリードバックすることができます (表 16 参 照)。 入力レジスタからRDAC レジスタへの転送は、 LRDAC ピンを 使うと非同期的に、コマンド 8 を使うと同期的に、それぞれ行 うことができます (表 16 参照)。 新しいデータを RDAC レジスタへロードすると、この RDAC レ ジスタは自動的に対応する入力レジスタを上書きします。 リニア・ゲイン設定モード AD5121/AD5141 の特許取得済みのアーキテクチャにより、各ス トリング抵抗 RAW と RWB の独立な制御が可能です。この機能を イネーブルするときは、コマンド 16 (表 16 参照) を使って、コン トロール・レジスタのビット D2 をセットします (表 18 参照)。 この動作モードでは、一点 W ピンで接続された 2 個の独立な可 変抵抗器としてポテンショメータを制御することができます。 これに対して、ポテンショメータ・モードでは各抵抗は RAW = RAB − RWB として相補的になります。 この機能では、チャンネルごとに 2 つ目の入力と RDAC レジス タが可能になりますが(表 16 参照)、実際の RDAC 値は不変に維 持されます。同じ動作が、ポテンショメータ・モードとリニ ア・ゲイン設定モードで可能です。 INDEP ピンをハイ・レベルにすると、デバイスはリニア・ゲイ ン設定モードでパワーアップし、各チャンネルの対応するメモ リ・ロケーションに格納されている値がロードされます (表 17 参 照)。INDEP ピンと D2 ビットは内部で論理和ゲートに接続され ているため、一方または両方が 1 の場合、デバイスはポテンシ ョメータ・モードで動作することはできません。 Rev. A 低ワイパー抵抗機能 AD5121/AD5141 には、フルスケールまたはゼロスケールを実現 するときピン間のワイパー抵抗を小さくする 2 つのコマンドがあ ります。これらの追加ポジションは、ボトムスケール BS とトッ プスケール TS と呼ばれます。トップスケールでのピン A とピン W の間の抵抗は RTS で規定されます。同様に、ピン B とピン W の間のボトムスケール抵抗は RBS で規定されます。 RDAC レジスタ値は、これらのポジションになっても変化しま せん。トップスケールとボトムスケールから抜け出す方法は 2 つあります。 1 つ目はコマンド 12 またはコマンド 13 を使う方 法です(表 16 参照)。 2 つ目は新しいデータを RDAC レジスタへ ロードする方法で、インクリメント／デクリメント動作とシャ ットダウン・コマンドを使います。 表 12 と表 13 に、リニア・ゲイン設定モードをイネーブルした ときの、それぞれトップスケール・ポジションとボトムスケー ル・ポジションの真理値表を示します。 表 12.トップスケールの真理値表 Linear Gain Setting Mode RAW RAB RWB RAB Potentiometer Mode RAW RTS RWB RAB 表 13.ボトムスケールの真理値表 Linear Gain Setting Mode RAW RTS RWB RBS Potentiometer Mode RAW RAB RWB RBS 連続なインクリメント命令とデクリメント命令 インクリメント・コマンドとデクリメント・コマンド(表16のコ マンド4とコマンド5)は、連続なステップ調整アプリケーション に便利です。これらのコマンドは、デバイスに対してインクリ メントまたはデクリメント・コマンドをコントローラから送信 させるだけで済むため、マイクロコントローラのソフトウェ ア・コーディングが簡単になります。調整は個々のポテンショ メータごとに、または両ワイパー・ポジションを同時に変更す るポテンショメータ・グループで行うことができます。 インクリメント・コマンドの場合、コマンド4を実行すると、ワ イパーが自動的に次の抵抗セグメント・ポジションに移動しま す。このコマンドは、シングル・チャンネルまたは複数チャンネ ルで実行することができます。 ±6 dB のインクリメントおよびデクリメント命令 2種類のプログラミング命令により、ワイパー・ポジション制御 の対数傾きインクリメントと対数傾きデクリメントを、個別ポ テンショメータごとに、または全RDACレジスタ・ポジション を同時に変更するポテンショメータ・グループごとに行います。 +6 dBインクリメントはコマンド6により、-6 dBデクリメントは コマンド7により、それぞれ実行されます(表16参照)。例えば、 ゼロスケール・ポジションから初めて、コマンド6を10回実行す ると、6 dBステップでワイパーがフルスケール・ポジションま で移動します。ワイパー・ポジションが最大設定値に近づくと、 最後の6 dBインクリメント命令でワイパーがフルスケール・ポ ジションに移動します(表14参照)。 － 23/30 － AD5121/AD5141 データシート ワイパー・ポジションを+6 dBだけインクリメントすると、 RDACレジスタ値が2倍にされます。-6 dBだけデクリメントする と、レジスタ値が1/2倍されます。内部的には、AD5121/AD5141 はシフトレジスタを使って、ビットを左と右にシフトして±6 dB のインクリメントまたはデクリメントを実現します。これらの 機能は、様々なオーディオ／ビデオ・レベルの調節や、特に小 さな調節より大きな調節に敏感な人の視覚応答での白色LED輝 度の設定に便利です。 表 14.±6dB ステップ・インクリメントとデクリメントの詳しい 左および右シフト機能 Left Shift (+6 dB/Step) 0000 0000 0000 0001 0000 0010 0000 0100 0000 1000 0001 0000 0010 0000 0100 0000 1000 0000 1111 1111 Right Shift (−6 dB/Step) 1111 1111 0111 1111 0011 1111 0001 1111 0000 1111 0000 0111 0000 0011 0000 0001 0000 0000 0000 0000 2 バースト・モード (I C の場合) バースト・モードをイネーブルすると、複数のデータバイトを連 続的にデバイスへ送ることができます。コマンド・バイトの後ろ の連続バイトは、最初のコマンドのデータバイトとして解釈さ れます。 新しいコマンドは、繰り返しスタートを発生するか、またはス トップおよびスタート条件によって送信することができます。 バースト・モードは、コントロール・レジスタのビット D3 を セットすることにより開始し (表 18 参照)、リセットまたはパワ ーダウンを実行すると、自動的にリセットされます。 リセット AD5121/AD5141 は、コマンド 14 を実行してソフトウェアから (表 16 参照)、またはRESETピンにロー・パルスを入力してハー ドウェアからリセットすることができます。リセット・コマン ドは、EEPROM 値をRDAC レジスタへロードし、約 30 µsを要 します。EEPROMには出荷時にミッドスケールがロードされて いるため、初期パワーアップ時はミッドスケールになります。 使用しない場合は、RESETをVDDに接続してください。 シャットダウン・モード AD5121/AD5141 は、ソフトウェア・シャットダウン・コマンド (コマンド 15)を実行し、さらに LSB (D0) に 1 を設定して、シャ ットダウン・モードにすることができます (表 16 参照)。この機 能により RDAC は特別な状態に置かれます。RDAC レジスタ値は シャットダウン・モードになっても変化しませんが、シャットダ ウン・モードでは表 16 に示すすべてのコマンドがサポートされ ています。 シャットダウン・モードを終了するときは、コマン ド 15 (表 16 参照) を実行して、さらに LSB (D0)に 0 を設定しま す。 Rev. A 表 15.シャットダウン・モードの真理値表 Linear Gain Setting Mode A2 0 1 1 AW N/A1 Open WB Open N/A1 Potentiometer Mode AW Open N/A1 WB RBS N/A1 N/A = 該当しません。 EEPROM または RDAC レジスタの保護 これらのレジスタの更新をディスエーブルすることにより EEPROM と RDAC レジスタを保護することができます。 これは ソフトウェアまたはハードウェアにより行うことができます。 ソフトウェアからこれらのレジスタを保護する場合は、ビット D0 および／またはビット D1 (表 18 参照)をセットします。これ により、RDAC レジスタと EEPROM レジスタが独立に保護され ます。 ハードウェアでレジスタを保護する場合は、WP ピンをロー・ レベルにします。デバイスがコマンドを実行しているときにWP ピンをロー・レベルにすると、コマンドが完了するまで保護が 有効になりません。 RDAC 保護中に可能な唯一の動作は、EEPROM を RDAC レジス タへコピーすることだけです。 RDAC 入力レジスタのロード (LRDAC) LRDAC ソフトウェアまたはハードウェアでは、データが入力 レジスタからRDAC レジスタへ転送されます (したがって、ワ イパー・ポジションが更新されます)。デフォルトでは、入力レ ジスタはRDAC レジスタと同じ値を持っているため、コマンド 2 を使って更新された入力レジスタのみが更新されます。 ソフトウェア LRDAC(コマンド 8)を使うと、シングル RDAC レジ スタまたは全チャンネルを 1 回で更新することができます (表 16 参照)。これは同期更新です。 ハードウェア LRDAC は完全に非同期であり、すべての入力レ ジスタの値を対応する RDAC レジスタへコピーします。コマン ドが実行されると、データ破壊を防止するため、LRDAC ピン の変化は無視されます。 INDEP ピン パワーアップ時に INDEP ピンをハイ・レベルにすると、デバイ スはリニア・ゲイン設定モードで動作し、各ストリング抵抗 RAW と RWB に EEPROM に格納されている値をロードします (表 17 参 照)。このピンをロー・レベルにすると、デバイスはポテンショ メータ・モードでパワーアップします。 INDEP ピンと D2 ビットは内部で論理和ゲートに接続されてい るため、一方または両方が 1 の場合、デバイスはポテンショメ ータ・モードで動作することはできません (表 18 参照)。 － 24/30 － AD5121/AD5141 データシート 表 16.高度なコマンド動作の真理値表 Command Number Address Bits[DB11:DB8]1 Control Bits[DB15:DB12] Data Bits[DB7:DB0]1 0 C3 0 C2 0 C1 0 C0 0 A3 X A2 X A1 X A0 X D7 X D6 X D5 X D4 X D3 X D2 X D1 X D0 X Operation NOP: do nothing 1 0 0 0 1 0 A2 0 A0 D7 D6 D5 D4 D3 D2 D1 D0 Write contents of serial register data to RDAC 2 0 0 1 0 0 A2 0 A0 D7 D6 D5 D4 D3 D2 D1 D0 Write contents of serial register data to input register 3 0 0 1 1 X A2 A1 A0 X X X X X X D1 D0 Read back contents D1 0 0 1 1 D0 0 1 0 1 Data Input register EEPROM Control register RDAC 4 0 1 0 0 A3 A2 0 A0 X X X X X X X 1 Linear RDAC increment 5 0 1 0 0 A3 A2 0 A0 X X X X X X X 0 Linear RDAC decrement 6 0 1 0 1 A3 A2 0 A0 X X X X X X X 1 +6 dB RDAC increment 7 0 1 0 1 A3 A2 0 A0 X X X X X X X 0 −6 dB RDAC decrement 8 0 1 1 0 A3 A2 0 A0 X X X X X X X X Copy input register to RDAC (software LRDAC) 9 0 1 1 1 0 A2 0 A0 X X X X X X X 1 Copy RDAC register to EEPROM 10 0 1 1 1 0 A2 0 A0 X X X X X X X 0 Copy EEPROM into RDAC 11 1 0 0 0 0 A2 0 A0 D7 D6 D5 D4 D3 D2 D1 D0 Write contents of serial register data to EEPROM 12 1 0 0 1 A3 A2 0 A0 1 X X X X X X D0 Top scale D0 = 0; normal mode D0 = 1; shutdown mode 13 1 0 0 1 A3 A2 0 A0 0 X X X X X X D0 Bottom scale D0 = 1; enter D0 = 0; exit 14 1 0 1 1 X X X X X X X X X X X X Software reset 15 1 1 0 0 A3 A2 0 A0 X X X X X X X D0 Software shutdown D0 = 0; normal mode D0 = 1; device placed in shutdown mode 16 1 1 0 1 X X X X X X X X D3 D2 D1 D0 Copy serial register data to control register 1 X = don’t care 表 17.アドレス・ビット Potentiometer Mode A3 1 0 0 0 0 0 1 A2 X1 0 1 0 0 0 A1 X1 0 0 0 1 1 A0 X1 0 0 1 0 1 Input Register All channels RDAC Not applicable Not applicable Not applicable Not applicable RDAC Register All channels RDAC Not applicable Not applicable Not applicable Not applicable Linear Gain Setting Mode Input Register All channels RWB RAW Not applicable Not applicable Not applicable X = don’t care Rev. A － 25/30 － RDAC Register All channels RWB RAW Not applicable Not applicable Not applicable Stored RDAC Memory Not applicable RDAC/RWB Not applicable RAW MSB tolerance LSB tolerance AD5121/AD5141 データシート 表 18.コントロール・レジスタ・ビットの説明 Bit Name D0 Description RDAC register write protect 0 = wiper position frozen to value in EEPROM memory 1 = allows update of wiper position through digital interface (default) D1 EEPROM program enable 0 = EEPROM program disabled 1 = enables device for EEPROM program (default) D2 Linear setting mode/potentiometer mode 0 = potentiometer mode (default) 1 = linear gain setting mode D3 Burst mode (I2C only) 0 = disabled (default) 1 = enabled (no disable after stop or repeat start condition) Rev. A － 26/30 － AD5121/AD5141 データシート RDAC アーキテクチャ 可変抵抗器のプログラミング 最適性能を実現するため、アナログ・デバイセズはすべてのデジ タル・ポテンショメータに対して特許取得済みの RDAC セグメン ト化アーキテクチャを採用しています。特に、AD5121/AD5141 では 3 ステージ・セグメント化を採用しています(図 41 参照)。 AD5121/AD5141 ワイパー・スイッチは、トランスミッション・ ゲート CMOS 回路を採用してデザインされており、ゲート電圧 は VDD と VSS から発生しています。 可変抵抗器動作—±8% 抵抗許容誤差 2 本のピンを 1 つの可変抵抗として使用すると、AD5121/AD5141 は可変抵抗器モードで動作します。未使用ピンはフローティン グのままか、ピン W へ接続しておくことができます(図 42 参照)。 W A A A W W STS B B B 10940-049 A RH 図 42.可変抵抗器モードの構成 RH ピン A とピン B の間の公称抵抗 RAB は 10 kΩ または 100 kΩ で、 ワイパー・ピンからアクセスされる 128/256 個のタップ・ポイ ントを持っています。RDAC ラッチ内の 7/8 ビット・データが デコードされて、128/256 通りのワイパー設定値を選択します。 デジタル的にプログラムしたピン W とピン B の間の出力抵抗を 決定する一般式は、次のようになります。 AD5121: RM RM RL W RL 7-BIT/8-BIT ADDRESS DECODER RWB (D) = RM RH AD5141: RM RH RWB (D) = SBS 10940-048 B 図 41.AD5121/AD5141 の簡略化した RDAC 回路 トップスケール／ボトムスケール・アーキテクチャ さらに、AD5121/AD5141 はピン間の抵抗を小さくする新しいポ ジションを持っています。これらの追加ポジションは、ボトム スケールおよびトップスケールと呼ばれます。ボトムスケール では、ワイパー抵抗(typ)は 130 Ω から 60 Ω へ減少しています (RAB = 100 kΩ)。トップスケールでは、ピン A とピン W の間の 抵抗は 1 LSB 減少して、合計抵抗は 60 Ω に減少しています(RAB = 100 kΩ)。 D 128 × R AB + RW 0x00～0x7F (1) × R AB + RW 0x00～0xFF (2) D 256 ここで、 D は、7/8 ビット RDAC レジスタにロードされるバイナリ・コ ード・データの 10 進数表示。 RAB はピン間抵抗。 RW はワイパー抵抗。 ポテンショメータ・モードでは、機械的ポテンショメータと同 様に、ピン W とピン A の間の RDAC 抵抗もデジタル的に制御 された相補抵抗 RWA として発生されます。RWA でも最大絶対抵 抗誤差は 8%です。RWA は最大抵抗値から開始して、ラッチにロ ードされるデータが大きくなると減少します。この動作の一般 式は次のようになります。 AD5121: RAW (D) = AD5141: RAW (D) = 128 − D × R AB + RW 128 256 − D × R AB + RW 256 0x00～0x7F (3) 0x00～0xFF (4) ここで、 D は、7/8 ビット RDAC レジスタにロードされるバイナリ・コ ード・データの 10 進数表示。 RAB はピン間抵抗。 RW はワイパー抵抗。 Rev. A － 27/30 － AD5121/AD5141 データシート メモリ・マップ・アドレス 0x02 については、DB[7] = 0 = 負、 かつ DB[6:0] = 0000010 = 2 です。 メモリ・マップ・アドレス 0x03 については、DB[7:0] = 10110000 = 176 × 2−8 = 0.6875、したがって、偏差 = −2.6875%、かつ RAB = 9.731 kΩ です。 デバイスがリニア・ゲイン設定モードに設定されると、ピン W とピン A の間の抵抗は、対応する RDAC レジスタにロードされ たコードに比例します。この動作の一般式は次のようになりま す。 AD5121: AD5141: RAW (D) = D 128 × R AB + RW 0x00～0x7F (5) × R AB + RW 0x00～0xFF (6) D 256 ポテンショメータ分圧器のプログラミング 電圧出力動作 デジタル・ポテンショメータは、A―B 間の入力電圧に比例した 分圧電圧を W―B 間および W―A 間に容易に発生することがで きます(図 43 参照)。 ここで、 D は、7/8 ビット RDAC レジスタにロードされるバイナリ・コ ード・データの 10 進数表示。 RAB はピン間抵抗。 RW はワイパー抵抗。 VA A W VB ボトムスケール状態またはトップスケール状態では、有限な合 計ワイパー抵抗が 40 Ω になります。デバイスが動作している設 定値に無関係に、ピン A とピン B 間、ピン W とピン A 間、ピ ン W とピン B 間の電流を±6 mA の最大連続電流に、または表 7 に規定するパルス電流に、制限するように注意してください。そ うしないと、内部スイッチ・コンタクトの性能低下または破壊 が生ずる恐れがあります。 VOUT 10940-050 RAW (D) = B 図 43.ポテンショメータ・モード構成 ピン A を 5 V へ、ピン B をグラウンドへ、それぞれ接続すると、 ワイパー W とピン B の間に 0 V～5 V の範囲の出力電圧が得ら れます。ピン A とピン B に与えられる有効な入力 電圧に対する 出力電圧 VW(グラウンド基準)を求める一般式は次のようになり ます。 実際のピン間抵抗の計算 抵抗許容誤差は工場出荷テスト時に内部メモリに保存されます。 このため、実際のピン間抵抗を計算することができ、これはキ ャリブレーション、許容誤差の一致、高精度アプリケーション で役立ちます。 パーセント抵抗許容誤差は、固定小数点フォーマットにより 16 ビット符号付きバイナリで保存されています。符号ビット(0 = 負、1 = 正)と整数部分はアドレス 0x02 に配置されています(表 19 参照)。アドレス 0x03 には、非整数部分が格納されています (表 19 参照)。 すなわち、アドレス 0x02 から読出したデータが 00000010 で、か つアドレス 0x03 から読出したデータが 10110000 の場合、ピン間 抵抗は次のように計算されます。 VW (D) = R ( D) RWB (D) ×VA + AW ×VB RAB RAB (7) ここで、 RWB(D)は式 1 と式 2 から求めることができます。 RAW(D)は式 3 と式 4 から求めることができます。 分圧器モードでのデジタル・ポテンショメータの動作は、温度 に対して正確な動作になります。可変抵抗器モードと異なり、 出力電圧は絶対値にではなく内部抵抗 RAW と RWB の比に依存し ます。したがって、温度ドリフトは 5 ppm/°C に減少します。 表 19.ピン間抵抗の各バイト Data Byte Memory Map Address 0x02 0x03 Rev. A DB7 Sign 2−1 DB6 26 2−2 DB5 25 2−3 － 28/30 － DB4 24 2−4 DB3 23 2−5 DB2 22 2−6 DB1 21 2−7 DB0 20 2−8 AD5121/AD5141 データシート ピン電圧の動作範囲 レイアウトと電源のバイパス AD5121/AD5141 は、内蔵保護 ESD ダイオードを使ってデザイ ンされています。これらのダイオードも、ピン動作電圧の範囲 を決定しています。A、B、W の各ピンで正信号が VDD を超える と、順方向にバイアスされたダイオードによりクランプされま す。VA、VW、VB の間には極性の制約はありませんが、これら の電圧は VDD を上回ること、および VSS を下回ることはできま せん。 小型で最短の線によるレイアウト・デザインは重要です。入力 までの線は、最小の導体長で可能な限り真っ直ぐにします。グ ラウンド・パスの抵抗とインダクタンスは小さくする必要があ ります。高品質のコンデンサを使って電源をバイパスすること も重要です。ESR の小さい 1 µF～10 µF のタンタル・コンデン サまたは電解コンデンサも電源に接続して、過渡電圧を抑え、 かつ低周波リップルを除去する必要があります。図 45 に、 AD5121/AD5141 に対する基本的な電源バイパス構成を示します。 VDD VDD + C3 10µF C1 0.1µF + C4 10µF C2 0.1µF A W B VSS VDD VLOGIC C5 0.1µF C6 10µF + VLOGIC AD5121/ AD5141 VDD 10940-052 VSS 10940-051 GND 図 44.VDD と VSS により設定される最大ピン電圧 図 45.電源のバイパス パワーアップ・シーケンス ピン A、ピン B、ピン W での電圧コンプライアンスを制限する ダイオードが内蔵されているため(図 44)、ピン A、ピン B、ピ ン W に電圧を加える前に先に VDD を加えることが重要です。そ うしないと、ダイオードが順方向バイアスされて、意図せずに VDD に電源が接続されてしまいます。最適なパワーアップ・シ ーケンスは、VSS 、VDD、VLOGIC 、デジタル入力、VA、VB 、VW の順序です。VA、VB、VW、デジタル入力の電源投入順は、VSS、 VDD、VLOGIC の投入後であれば、重要ではありません。パワーア ップ・シーケンスと電源のランプ・レートに無関係に、VLOGIC が投入されると、パワーオン・プリセットが起動し、EEPROM に格納された値が RDAC レジスタへ転送されます。 Rev. A － 29/30 － AD5121/AD5141 データシート 外形寸法 0.30 0.23 0.18 0.50 BSC 13 PIN 1 INDICATOR 16 1 12 EXPOSED PAD 1.75 1.60 SQ 1.45 9 TOP VIEW 0.80 0.75 0.70 0.50 0.40 0.30 4 8 0.25 MIN BOTTOM VIEW 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF SEATING PLANE 5 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-WEED-6. 08-16-2010-E PIN 1 INDICATOR 3.10 3.00 SQ 2.90 図 46.16 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ] 3 mm x 3 mm ボディ、極薄クワッド (CP-16-22) 寸法: mm オーダー・ガイド Model1, 2 AD5121BCPZ10-RL7 AD5121BCPZ100-RL7 RAB (kΩ) 10 100 Resolution 128 128 Interface SPI/I2C SPI/I2C Temperature Range −40°C to +125°C −40°C to +125°C Package Description 16-Lead LFCSP_WQ 16-Lead LFCSP_WQ Package Option CP-16-22 CP-16-22 Branding DHE DHF AD5141BCPZ10-RL7 AD5141BCPZ100-RL7 EVAL-AD5141DBZ 10 100 256 256 SPI/I2C SPI/I2C −40°C to +125°C −40°C to +125°C 16-Lead LFCSP_WQ 16-Lead LFCSP_WQ Evaluation Board CP-16-22 CP-16-22 DHC DHD 1 2 Z = RoHS 準拠製品。 評価用ボードは 10 kΩ RAB の抵抗オプションで出荷されますが、ボードは使用可能な両抵抗値オプションと互換性があります。 Rev. A － 30/30 －