1024/256ポジション、1%抵抗偏差、 I2Cインターフェース、 50-TPメモリ・デジタル可変抵抗 AD5272/AD5274 機能ブロック図 特長 アプリケーション POWER-ON RESET AD5272/AD5274 RDAC REGISTER SCL SDA I2C SERIAL INTERFACE A 10/8 W 50-TP MEMORY BLOCK ADDR RESET VSS EXT_CAP GND 08076-001 1 チャンネル、1024/256 ポジション分解能 公称抵抗: 20 kΩ、50 kΩ、100 kΩ 公称抵抗偏差: 最大 ±1% 50 回書込み可能な(50-TP)ワイパー・メモリ 可変抵抗器モードの温度係数: 5 ppm/°C 単電源動作: 2.7 V～5.5 V AC またはバイポーラ動作向けの±2.5 V～±2.75 V の両電源動作 I2C 互換インターフェース ワイパー設定値のリードバックが可能 パワーオン時に 50-TP メモリからリフレッシュ 10 ピンの 3 mm × 3 mm × 0.8 mm 薄型 LFCSP パッケージ 10 ピンの 3 mm × 4.9 mm × 1.1 mm 小型 MSOP パッケージ VDD 図 1. 機械式可変抵抗の置き換え オペアンプ:可変ゲイン制御 計装:ゲイン、オフセットの調整 プログラマブルな電圧/電流変換 プログラマブルなフィルタ、遅延、時定数 プログラマブルな電源 センサー・キャリブレーション 概要 AD5272/AD52741 は、不揮発性メモリ(NVM)を採用した業界をリ ードする可変抵抗性能と小型パッケージを組み合わせた 1 チャン ネル 1024/256 ポジションのデジタル可変抵抗器です。 AD5272/AD5274 では、 1% 以下のピン間抵抗偏差を保証し、50 回書込み可能なメモリ(50-TP)を提供しています。 業界をリードする低抵抗偏差の保証により、オープン・ルー プ・アプリケーション、高精度キャリブレーション、偏差マッ チング・アプリケーションが簡素化されます。 1 AD5272/AD5274 デバイス・ワイパーの設定は、I2C 互換デジタ ル・インターフェースを介して制御することができます。抵抗 値を 50-TP メモリに書込む前には、無制限回数の調整が可能で す。AD5272/AD5274 では、ヒューズを焼き切るための外付け電 源電圧が不要で、50 回まで書込むことができます。50-TP の動 作時に、ヒューズの焼き切りコマンドにより、ワイパー・ポジ ションを固定します(機械式可変抵抗器をエポキシ樹脂で固定す るのに対応します)。 AD5272/AD5274 は、3 mm × 3 mm の 10 ピン LFCSP パッケージ または 10 ピン MSOP パッケージを採用しています。これらの デバイスの動作は、工業用拡張温度範囲-40°C～+125°C で保証 しています。 米国特許 No.7688240 により保護されています。 Rev. C アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2009–2010 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD5235 目次 特長......................................................................................................1 書込み動作.................................................................................... 19 アプリケーション ..............................................................................1 読出し動作.................................................................................... 20 機能ブロック図 ..................................................................................1 RDACレジスタ............................................................................. 21 概要......................................................................................................1 50-TPメモリ・ブロック .............................................................. 21 改訂履歴..............................................................................................2 書込み保護機能............................................................................ 21 仕様......................................................................................................3 50-TPメモリ書込み¯アクノリッジ・ポーリング..................... 23 電気的特性—AD5272 ....................................................................3 リセット........................................................................................ 23 電気的特性—AD5274 ....................................................................5 抵抗性能モード............................................................................ 23 インターフェース・タイミング仕様...........................................7 シャットダウン・モード ............................................................ 23 絶対最大定格 ......................................................................................9 RDACアーキテクチャ ................................................................. 23 熱抵抗..............................................................................................9 可変抵抗のプログラミング ........................................................ 23 ESDの注意 ......................................................................................9 EXT_CAPコンデンサ .................................................................. 24 ピン配置およびピン機能説明 ........................................................10 ピン電圧の動作範囲 .................................................................... 24 代表的な性能特性 ............................................................................ 11 パワーアップ・シーケンス ........................................................ 24 テスト回路........................................................................................17 動作原理............................................................................................18 外形寸法............................................................................................ 25 シリアル・データ・インターフェース.....................................18 シフトレジスタ ............................................................................18 改訂履歴 11/10—Rev. B to Rev. C Changes to Figure 24..........................................................................14 5/10—Rev. A to Rev. B Added LFCSP Package........................................................ Throughout Changed OTP to 50-TP ....................................................... Throughout Changes to Features Section and Applications Section.........................1 Added Endnote 1 ..................................................................................1 Changes to Table 1 ...............................................................................3 Added Table 3.......................................................................................4 Changes to Table 4 ...............................................................................5 Added Table 6.......................................................................................6 Changes to Table 8 and Table 9 ............................................................9 Added Figure 5...................................................................................10 Added Exposed Pad Note to Table 10 ................................................10 Changes to Typical Performance Characteristics ................................ 11 Changes to Resistor Performance Mode Section ................................23 Updated Outline Dimensions..............................................................25 Changes to Ordering Guide ................................................................26 3/10—Rev. 0 to Rev. A Changes to Product Title and General Description Section ..................1 Changes to Theory of Operation Section ............................................15 10/09—Revision 0: Initial Version Rev. C － 2/26 － オーダー・ガイド ........................................................................ 26 AD5272/AD5274 仕様 電気的特性—AD5272 特に指定がない限り、VDD = 2.7 V～5.5 V、VSS = 0 V; VDD = 2.5 V～2.75 V、VSS = −2.5 V～−2.75 V; −40°C < TA < +125°C。 表 1. Parameter Symbol Test Conditions/Comments Min DC CHARACTERISTICS—RHEOSTAT MODE Resolution Resistor Integral Nonlinearity 2, 3 R-INL RAW= 20 kΩ, |VDD − VSS| = 3.0 V to 5.5 V RAW= 20 kΩ, |VDD − VSS| = 2.7 V to 3.0 V RAW= 50 kΩ, 100 kΩ 10 −1 −1 −1 −1 See Table 2 and Table 3 −1 Resistor Differential Nonlinearity2 Nominal Resistor Tolerance R-Perf Mode 4 Normal Mode Resistance Temperature Coefficient 5, 6 Wiper Resistance R-DNL Code = full scale Code = zero scale RESISTOR TERMINALS Terminal Voltage Range5, 7 Capacitance5 A Capacitance5 W Common-Mode Leakage Current5 VINH VINL IIN CIN DIGITAL OUTPUT Output Voltage5 High Low VOH VOL Rev. C Max Unit +1 +1.5 +1 +1 Bits LSB LSB LSB LSB +1 70 VDD 90 40 50 2.0 0.8 ±1 5 RPULL_UP = 2.2 kΩ to VDD RPULL_UP = 2.2 kΩ to VDD VDD = 2.7 V to 5.5 V, VSS = 0 V VDD = 2.5 V to 2.75 V, VSS = −2.5 V to −2.75 V Tristate Leakage Current Output Capacitance5 Power Supply Rejection Ratio5 ±0.5 ±15 5 35 VSS f = 1 MHz, measured to GND, code = half scale f = 1 MHz, measured to GND, code = half scale VA = V W DIGITAL INPUTS Input Logic5 High Low Input Current Input Capacitance5 POWER SUPPLIES Single-Supply Power Range Dual-Supply Power Range Supply Current Positive Negative 50-TP Store Current5, 8 Positive Negative 50-TP Read Current5, 9 Positive Negative Power Dissipation 10 Typ 1 VDD − 0.1 2.7 ±2.5 V V µA pF 5.5 ±2.75 V V 1 µA µA −1 IDD_OTP_STORE ISS_OTP_STORE 4 −4 IDD_OTP_READ ISS_OTP_READ mA mA 500 −500 VIH = VDD or VIL = GND PSRR ΔVDD/ΔVSS = ±5 V ± 10% RAW = 20 kΩ RAW = 50 kΩ RAW = 100 kΩ － 3/26 － V V µA pF 0.4 0.6 +1 5 IDD ISS V pF pF nA V −1 VSS = 0 V % % ppm/°C Ω 5.5 µA µA µW dB −66 −75 −78 −55 −67 −70 AD5272/AD5274 Parameter Symbol Test Conditions/Comments Min Typ 1 Max Unit 5, 11 DYNAMIC CHARACTERISTICS Bandwidth Total Harmonic Distortion Resistor Noise Density −3 dB, RAW = 10 kΩ, Terminal W, see Figure 41 RAW = 20 kΩ RAW = 50 kΩ RAW = 100 kΩ VA = 1 V rms, f = 1 kHz, code = half scale RAW = 20 kΩ RAW = 50 kΩ RAW = 100 kΩ Code = half scale, TA = 25°C, f = 10 kHz RAW = 20 kΩ RAW = 50 kΩ RAW = 100 kΩ kHz 300 120 60 dB −90 −88 −85 nV/√Hz 50 25 32 1 Typ 値は、25°C および VDD = 5 V、VSS = 0 V での平均測定値。 抵抗ポジション非直線性誤差 R-INL は、最大抵抗ワイパー・ポジションと最小抵抗ワイパー・ポジションとの間で測定された理論値からの差を表します。 R-DNL は、 連続タップ・ポジション間での理論値からの相対的ステップ変化を表します。 3 各コード内の最大電流は、IAW = (VDD − 1)/RAW により決定されます。 4 用語抵抗性能モードと R 性能モードは同じ意味で使用しています。 抵抗性能モードのセクションを参照してください。 5 設計上保証しますが、出荷テストは行いません。 6 詳細については、図 24.を参照してください。 7 抵抗ピン A と抵抗ピン W の極性は相互に制約されません。 両電源動作では、グラウンドを基準としたバイポーラ信号の調整が可能です。 8 動作電流とは異なり、ヒューズ書込みの電源電流は約 55 ms 継続します。 9 動作電流とは異なり、ヒューズ読出しの電源電流は約 500 ns 継続します。 10 PDISS は (IDD × VDD) + (ISS × VSS)で計算されます。 11 すべてのダイナミック特性では、VDD = +2.5 V、VSS = -2.5 V を使用します。 2 表 2.AD5272―抵抗性能モードのコード範囲 Resistor Tolerance Per Code |VDD − VSS| = 4.5 V to 5.5 V |VDD − VSS| = 2.7 V to 4.5 V From 0x078 to 0x3FF From 0x037 to 0x3FF From 0x028 to 0x3FF From 0x0BE to 0x3FF From 0x055 to 0x3FF From 0x037 to 0x3FF R-TOLERANCE 1% R-Tolerance 2% R-Tolerance 3% R-Tolerance 表 3.AD5272—50 kΩ と 100 kΩ 抵抗性能モードのコード範囲 Resistor Tolerance Per Code RAW = 50 kΩ RAW = 100 kΩ R-TOLERANCE 1% R-Tolerance 2% R-Tolerance 3% R-Tolerance From 0x078 to 0x3FF From 0x055 to 0x3FF From 0x032 to 0x3FF From 0x04B to 0x3FF From 0x032 to 0x3FF From 0x019 to 0x3FF Rev. C － 4/26 － AD5272/AD5274 電気的特性—AD5274 特に指定がない限り、VDD = 2.7 V～5.5 V、VSS = 0 V; VDD = 2.5 V～2.75 V、VSS = −2.5 V～−2.75 V; −40°C < TA < +125°C。 表 4. Parameter DC CHARACTERISTICS— RHEOSTAT MODE Resolution Resistor Integral Nonlinearity 2, 3 Resistor Differential Nonlinearity2 Nominal Resistor Tolerance R-Perf Mode 4 Normal Mode Resistance Temperature Coefficient 5, 6 Wiper Resistance Symbol Test Conditions/Comments See Table 5 and Table 6 DIGITAL OUTPUT Output Voltage5 High Low VOH VOL Max Unit +1 +1 Bits LSB LSB +1 Code = full scale ±0.5 ±15 5 % % ppm/°C Code = zero scale 35 70 Ω VDD V pF pF nA VSS VINH VINL IIN CIN 90 40 50 2.0 0.8 ±1 5 RPULL_UP = 2.2 kΩ to VDD RPULL_UP = 2.2 kΩ to VDD VDD = 2.7 V to 5.5 V, VSS = 0 V VDD = 2.5 V to 2.75 V, VSS = −2.5 V to −2.75 V Tristate Leakage Current Output Capacitance5 Rev. C −1 f = 1 MHz, measured to GND, code = half scale f = 1 MHz, measured to GND, code = half scale VA = VW DIGITAL INPUTS Input Logic5 High Low Input Current Input Capacitance5 POWER SUPPLIES Single-Supply Power Range Dual-Supply Power Range Supply Current Positive Negative OTP Store Current5, 8 Positive Negative OTP Read Current5, 9 Positive Negative Power Dissipation 10 Power Supply Rejection Ratio5 Typ 1 8 −1 −1 R-INL R-DNL RESISTOR TERMINALS Terminal Voltage Range5, 7 Capacitance5 A Capacitance5 W Common-Mode Leakage Current5 Min VDD − 0.1 V −1 0.4 0.6 +1 V V µA pF 5.5 ±2.75 V V 1 µA µA 5 VSS = 0 V 2.7 ±2.5 IDD ISS −1 IDD_OTP_STORE ISS_OTP_STORE 4 −4 IDD_OTP_READ ISS_OTP_READ PSRR mA mA 500 −500 VIH = VDD or VIL = GND ΔVDD/ΔVSS = ±5 V ± 10% RAW = 20 kΩ RAW = 50 kΩ RAW = 100 kΩ － 5/26 － V V µA pF 5.5 −66 −75 −78 −55 −67 −70 µA µA µW dB AD5272/AD5274 Parameter Symbol Test Conditions/Comments Min Typ 1 Max Unit 5, DYNAMIC CHARACTERISTICS 11 Bandwidth Total Harmonic Distortion Resistor Noise Density −3 dB, RAW = 10 kΩ, Terminal W, see Figure 41 RAW = 20 kΩ RAW = 50 kΩ RAW = 100 kΩ VA = 1 V rms, f = 1 kHz, code = half scale RAW = 20 kΩ RAW = 50 kΩ RAW = 100 kΩ Code = half scale, TA = 25°C, f = 10 kHz RAW = 20 kΩ RAW = 50 kΩ RAW = 100 kΩ kHz 300 120 60 dB −90 −88 −85 nV/√Hz 50 25 32 1 Typ 値は、25°C および VDD = 5 V、VSS = 0 V での平均測定値。 抵抗ポジション非直線性誤差 R-INL は、最大抵抗ワイパー・ポジションと最小抵抗ワイパー・ポジションとの間で測定された理論値からの差を表します。 R-DNL は、 連続タップ・ポジション間での理論値からの相対的ステップ変化を表します。 3 各コード内の最大電流は、IAW = (VDD − 1)/RAW により決定されます。 4 用語抵抗性能モードと R 性能モードは同じ意味で使用しています。 抵抗性能モードのセクションを参照してください。 5 設計上保証しますが、出荷テストは行いません。 6 詳細については、図 24.を参照してください。 7 抵抗ピン A と抵抗ピン W の極性は相互に制約されません。 両電源動作では、グラウンドを基準としたバイポーラ信号の調整が可能です。 8 動作電流とは異なり、ヒューズ書込みの電源電流は約 55 ms 継続します。 9 動作電流とは異なり、ヒューズ読出しの電源電流は約 500 ns 継続します。 10 PDISS は (IDD × VDD) + (ISS × VSS)で計算されます。 11 すべてのダイナミック特性では、VDD = +2.5 V、VSS = -2.5 V を使用します。 2 表 5.AD5274―抵抗性能モードのコード範囲 Resistor Tolerance per Code |VDD − VSS| = 4.5 V to 5.5 V |VDD − VSS| = 2.7 V to 4.5 V R-TOLERANCE 1% R-Tolerance 2% R-Tolerance 3% R-Tolerance From 0x1E to 0xFF From 0x0F to 0xFF From 0x06 to 0xFF From 0x32 to 0xFF From 0x19 to 0xFF From 0x0E to 0xFF 表 6.AD5274—50 kΩ と 100 kΩ 抵抗性能モードのコード範囲 Resistor Tolerance per Code RAW = 50 kΩ RAW = 100 kΩ R-TOLERANCE 1% R-Tolerance 2% R-Tolerance 3% R-Tolerance From 0x1E to 0xFF From 0x14 to 0xFF From 0x0A to 0xFF From 0x14 to 0xFF From 0x0F to 0xFF From 0x0A to 0xFF Rev. C － 6/26 － AD5272/AD5274 インターフェース・タイミング仕様 特に指定のない限り、VDD = 2.5～5.5 V;すべての仕様は TMIN～TMAX で規定。 表 7. Parameter Conditions 1 fSCL 2 Standard mode Fast mode Standard mode Fast mode Standard mode Fast mode Standard mode Fast mode Standard mode Fast mode Standard mode Fast mode Standard mode Fast mode High speed mode Standard mode Fast mode Standard mode Fast mode Standard mode Fast mode Standard mode Fast mode Standard mode Fast mode Standard mode t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t11A t12 t13 tSP 3 tEXEC 4, 5 tRDAC_R-PERF tRDAC_NORMAL tMEMORY_READ tMEMORY_PROGRAM tRESET tPOWER-UP 6 Limit at TMIN, TMAX Min Max Unit Description 1000 300 300 300 1000 300 1000 kHz kHz µs µs µs µs ns ns µs µs µs µs µs µs ns µs µs µs µs ns ns ns ns ns ns ns Fast mode 300 ns Standard mode Fast mode RESET pulse time 300 300 ns ns ns Serial clock frequency Serial clock frequency tHIGH, SCL high time tHIGH, SCL high time tLOW, SCL low time tLOW, SCL low time tSU;DAT, data setup time tSU;DAT, data setup time tHD;DAT, data hold time tHD;DAT, data hold time tSU;STA, set-up time for a repeated start condition tSU;STA, set-up time for a repeated start condition tHD;STA, hold time (repeated) start condition tHD;STA, hold time (repeated) start condition tHD;STA, hold time (repeated) start condition tBUF, bus free time between a stop and a start condition tBUF, bus free time between a stop and a start condition tSU;STO, setup time for a stop condition tSU;STO, setup time for a stop condition tRDA, rise time of SDA signal tRDA, rise time of SDA signal tFDA, fall time of SDA signal tFDA, fall time of SDA signal tRCL, rise time of SCL signal tRCL, rise time of SCL signal tRCL1, rise time of SCL signal after a repeated start condition and after an acknowledge bit tRCL1, rise time of SCL signal after a repeated start condition and after an acknowledge bit tFCL, fall time of SCL signal tFCL, fall time of SCL signal Minimum RESET low time 50 ns ns µs ns µs ms µs ms Pulse width of spike suppressed Command execute time RDAC register write command execute time (R-Perf mode) RDAC register write command execute time (normal mode) Memory readback execute time Memory program time Reset 50-TP restore time Power-on 50-TP restore time Fast mode 100 400 4 0.6 4.7 1.3 250 100 0 0 4.7 0.6 4 0.6 160 4.7 1.3 4 0.6 3.45 0.9 20 0 500 2 600 6 350 600 2 1 最大バス容量は 400 pF に制限されています。 SDA と SCL のタイミングは、入力フィルタをイネーブルして測定。 入力フィルタを切り離すと、転送レートは向上しますが、デバイスの EMC 動作に悪影響があり ます。 3 SCL と SDA の入力フィルタリングにより、高速モードでノイズ・スパイクを 50 ns 以下に抑圧。 4 RDAC レジスタ書込み動作については、tRDAC_R-PERF と tRDAC_NORMAL を参照してください。 5 メモリ・コマンド動作については、tMEMORY_READ と tMEMORY_PROGRAM を参照してください。 6 VDD − VSS が 2.5 V に等しくなった後の最大時間。 2 Rev. C － 7/26 － AD5272/AD5274 シフトレジスタとタイミング図 DB9 (MSB) C3 0 C1 C2 C0 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 08076-003 0 DB0 (LSB) DATA BITS CONTROL BITS 図 2.シフトレジスタの値 t11 t12 t6 t8 t2 SCL t6 t4 t5 t1 t10 t3 t9 SDA t7 P S S 図 3.2 線式シリアル・インターフェースのタイミング図 Rev. C P 08076-002 RESET t13 － 8/26 － AD5272/AD5274 絶対最大定格 特に指定のない限り、TA = 25 °C。 表 8. Parameter Rating VDD to GND VSS to GND VDD to VSS VA, VW to GND Digital Input and Output Voltage to GND EXT_CAP to VSS IA, IW Continuous RAW = 20 kΩ RAW = 50 kΩ, 100 kΩ Pulsed 1 Frequency > 10 kHz Frequency ≤ 10 kHz Operating Temperature Range 4 Maximum Junction Temperature (TJ Maximum) Storage Temperature Range Reflow Soldering Peak Temperature Time at Peak Temperature Package Power Dissipation –0.3 V to +7.0 V +0.3 V to −7.0 V 7V VSS − 0.3 V, VDD + 0.3 V −0.3 V to VDD + 0.3 V 7V 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 熱抵抗 θJA は JEDEC 仕様 JESD-51 により定義され、値はテスト・ボー ドとテスト環境に依存します。 表 9.熱抵抗 ±3 mA ±2 mA ±MCC 2/d 3 ±MCC2/√d3 −40°C to +125°C 150°C Package Type θJA1 θJC Unit 10-Lead LFCSP 10-Lead MSOP 50 135 3 N/A °C/W °C/W 1 ESDの注意 −65°C to +150°C 260°C 20 sec to 40 sec (TJ max − TA)/θJA 1 最大ピン電流は、スイッチの最大処理電流、パッケージ最大消費電力、 A ピン、W ピン内の任意の 2 ピン間の、設定された抵抗での最大入力 電圧により制約されます。 2 最大連続電流。 3 パルス・デューティ係数。 4 50-TP メモリの書込みを含みます。 Rev. C JEDEC 2S2P テスト・ボード、自然空冷(0 m/sec の空気流)。 － 9/26 － ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 AD5272/AD5274 ピン配置およびピン機能説明 10 ADDR AD5272/ AD5274 9 SCL W 3 VSS 4 (EXPOSED PAD) 7 RESET A 2 A 2 W 3 VSS 4 AD5272/ AD5274 TOP VIEW (Not to Scale) EXT_CAP 5 10 ADDR 9 SCL 8 SDA 7 RESET 6 GND EXT_CAP 5 6 GND NOTES 1. THE EXPOSED PAD IS LEFT FLOATING OR IS TIED TO VSS. 08076-004 VDD 1 8 SDA 図 4.MSOP ピン配置 08076-040 VDD 1 図 5.LFCSP のピン配置 表 10.ピン機能の説明 ピン番号 記号 説明 1 VDD 正の電源。このピンは、0.1 µF のセラミック・コンデンサと 10 µF のコンデンサでデカップリングする必要がありま す。 2 A RDAC の A ピン VSS ≤ VA ≤ VDD。 3 W RDAC のワイパー・ピン。VSS ≤ VW ≤ VDD。 4 VSS 負電源。単電源アプリケーションで 0 V へ接続してください。このピンは、0.1 µF のセラミック・コンデンサと 10 µF のコンデンサでデカップリングする必要があります。 5 EXT_CAP 外付けコンデンサ。1 µF のコンデンサを EXT_CAP と VSS の間に接続します。このコンデンサの定格電圧は 7 V 以上 である必要があります。 6 GND グラウンド・ピン、ロジック・グラウンド基準。 7 RESET ハードウェア・リセット・ピン。RDAC レジスタを 50-TP メモリ・レジスタ値でリセットします。最初に 50-TP メモ リ・ロケーションが書込まれるまで、出荷時デフォルト値のミッドスケールがロードされています。RESETはアクテ ィブ・ローです。使用しない場合は、RESETを VDD に接続してください。 8 SDA シリアル・データライン。このピンは、16 ビット入力レジスタにデータを入出力する SCL ラインと組み合わせて使 います。双方向のオープン・ドレイン・データラインであるため、外付け抵抗で電源にプルアップする必要がありま す。 9 SCL シリアル・クロック・ライン。このピンは、16 ビット入力レジスタにデータを入出力する SDA ラインと組み合わせ て使います。 10 ADDR スリーステートのアドレス入力。7 ビット・スレーブ・アドレスの下位 2 ビット(ビットA1、ビットA0)を設定します( 表 11 参照)。 EPAD エクスポー ズド・パッ ド (LFCSP の場合) フローティングのままにするか、VSS へ接続してください。 Rev. C － 10/26 － AD5272/AD5274 代表的な性能特性 0.8 0.8 +125°C +25°C –40°C 0.6 RAW = 20kΩ TA = 25°C 0.4 0.2 0.2 0 0 –0.2 –0.2 0 128 256 384 512 640 768 896 1023 CODE (Decimal) –0.4 08076-010 –0.4 図 6.R 性能モードでの R-INL 対コード対温度 (AD5272) 0 256 512 CODE (Decimal) 768 1023 08076-111 INL (LSB) 0.4 INL (LSB) 20kΩ 50kΩ 100kΩ 0.6 図 9.R 性能モードでの R-INL 対コード対公称抵抗 (AD5272) 0.6 0.2 TA = 25°C RAW = 20kΩ 0.1 0.4 0 0.2 DNL (LSB) DNL (LSB) –0.1 –0.2 –0.3 0 –0.2 –0.4 –0.4 –0.5 0 128 256 384 512 +125°C 640 768 896 1023 CODE (Decimal) –0.6 図 7.R 性能モードでの R-DNL 対コード対温度 (AD5272) 50kΩ 256 100kΩ 512 CODE (Decimal) 768 1023 図 10.R 性能モードでの R-DNL 対コード対公称抵抗 (AD5272) 0.6 0.5 +125°C +25°C –40°C 0.4 20kΩ 50kΩ 100kΩ TA = 25°C RAW = 20kΩ 0.4 INL (LSB) 0.3 INL (LSB) 20kΩ 0 08076-120 +25°C –40°C 08076-011 –0.6 0.2 0.2 0 0.1 –0.2 0 128 256 384 512 640 CODE (Decimal) 768 896 1023 08076-014 –0.4 –0.1 256 512 CODE (Decimal) 768 1023 図 11.ノーマル・モードでの R-INL 対コード対公称抵抗 図 8.ノーマル・モードでの R-INL 対コード対温度 (AD5272) Rev. C 0 08076-121 0 (AD5272) － 11/26 － AD5272/AD5274 0.15 0.15 +125°C +25°C –40°C 0.10 TA = 25°C RAW = 20kΩ 0.05 DNL (LSB) 0.05 DNL (LSB) 20kΩ 50kΩ 100kΩ 0.10 0 0 –0.05 –0.05 –0.10 –0.10 0 128 256 384 512 640 768 896 –0.20 08076-015 –0.15 1023 CODE (Decimal) +125°C +25°C –40°C 0.15 256 512 CODE (Decimal) 768 1023 図 15.ノーマル・モードでの R-DNL 対コード対公称抵抗 (AD5272) 図 12.ノーマル・モードでの R-DNL 対コード対温度 (AD5272) 0.20 0 08076-122 –0.15 0.15 RAW = 20kΩ TA = 25°C 20kΩ 100kΩ 0.10 INL (LSB) 0.05 0 –0.05 0 –0.05 0 64 128 CODE (Decimal) 192 255 –0.10 08076-013 –0.10 0.05 0 図 13.R 性能モードでの R-INL 対コード対温度 (AD5274) 0.06 128 CODE (Decimal) 192 255 図 16.R 性能モードでの R-INL 対コード対公称抵抗 (AD5274) 0.15 +125°C +25°C –40°C RAW = 20kΩ 0.04 64 08076-123 INL (LSB) 0.10 TA = 25°C 0.10 0.02 0.05 DNL (LSB) DNL (LSB) 0 –0.02 –0.04 –0.06 0 –0.05 –0.08 –0.10 –0.10 20kΩ 0 64 128 CODE (Decimal) 192 255 図 14.R 性能モードでの R-DNL 対コード対温度 (AD5274) Rev. C 100kΩ –0.15 08076-012 –0.14 0 64 128 CODE (Decimal) 192 255 08076-125 –0.12 図 17.R 性能モードでの R-DNL 対コード対公称抵抗 (AD5274) － 12/26 － AD5272/AD5274 0.10 0.15 +125°C +25°C –40°C 0.08 20kΩ 100kΩ TA = 25°C RAW = 20kΩ 0.10 0.05 INL (LSB) INL (LSB) 0.06 0.04 0 0.02 0 64 128 CODE (Decimal) 192 255 –0.10 08076-016 0 0.02 DNL (LSB) 0.004 –0.01 0.002 –0.02 0 64 128 CODE (Decimal) 192 255 –0.002 08076-017 0 0 64 128 CODE (Decimal) 192 255 008076-027 DNL (LSB) 0.006 図 19.ノーマル・モードでの R-DNL 対コード対温度 (AD5274) 図 22.ノーマル・モードでの R-DNL 対コード対公称抵抗 (AD5274) 500 0.7 400 IDD = 5V 0.6 300 0.5 200 IDD = 3V 100 0.4 IDD (mA) CURRENT (nA) TA = 25°C 0.008 0 ISS = 3V 0 –100 0.3 0.2 –200 ISS = 5V –300 0.1 –400 0 10 20 30 40 50 60 70 80 90 100 110 TEMPERATURE (°C) –0.1 08076-018 –500 –40 –30 –20 –10 0 図 20.電源電流(IDD、ISS)の温度特性 Rev. C 255 100kΩ 20kΩ 0.01 –0.03 192 0.010 +125°C +25°C –40°C RAW = 20kΩ 128 CODE (Decimal) 図 21.ノーマル・モードでの R-INL 対コード対公称抵抗 (AD5274) 図 18.ノーマル・モードでの R-INL 対コード対温度 (AD5274) 0.03 64 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 VLOGIC (V) 4.0 4.5 5.0 図 23.デジタル入力電圧対電源電流(IDD) － 13/26 － 5.5 08076-110 –0.02 08076-126 –0.05 0 AD5272/AD5274 50 20kΩ 50kΩ 100kΩ 40 VDD/VSS = 5V/0V 20kΩ 50kΩ 100kΩ 6 THEORETICAL IWA_MAX (mA) 35 30 25 20 15 10 5 4 3 2 1 5 256 64 512 128 CODE (Decimal) 768 192 1023 AD5272 255 AD5274 0 0 08076-019 256 64 図 24.コード対温度係数 ΔRWA/ΔT –10 –50 0x100 (0x40) –10 0x100 (0x40) 0x080 (0x20) –20 0x040 (0x10) GAIN (dB) 0x040 (0x10) 0x020 (0x08) 0x010 (0x04) –40 0x008 (0x02) 0x020 (0x08) –30 0x010 (0x04) 0x008 (0x02) –40 0x004 (0x01) 0x004 (0x01) 0x002 –50 0x001 –60 –60 1k 0x002 0x001 10k 100k 1M 10M FREQUENCY (Hz) –70 1k 0 AD5272 (AD5274) –10 0x100 (0x40) 0x020 (0x08) 0x010 (0x04) –40 10M 100k 50kΩ 100kΩ 20kΩ –30 0x040 (0x10) PSRR (dB) GAIN (dB) –30 1M VDD/VSS = 5V/0V CODE = HALF SCALE –20 0x080 (0x20) –20 100k 図 28.100 kΩ ゲイン対コード対周波数 0 0x200 (0x80) 10k FREQUENCY (Hz) 図 25.20 kΩ ゲイン対コード対周波数 –10 AD5272 (AD5274) 0x200 (0x80) 08076-031 GAIN (dB) –30 1023 AD5272 255 AD5274 0 AD5272 (AD5274) 0x080 (0x20) –20 768 192 図 27.コード対理論最大電流 0 0x200 (0x80) 512 128 CODE (Decimal) 08076-041 0 0 0x008 (0x02) –40 –50 –60 0x004 (0x01) –50 –70 0x002 0x001 10k 100k 1M FREQUENCY (Hz) 10M –90 100 08076-032 –60 1k –80 図 26.50 kΩ ゲイン対コード対周波数 Rev. C 1k 10k FREQUENCY (Hz) 図 29.PSRR の周波数特性 － 14/26 － 08076-028 0 0 08076-024 RHEOSTAT MODE TEMPCO (ppm/°C) 7 VDD/VSS= 5V/0V 45 AD5272/AD5274 0 0 20kΩ 50kΩ 100kΩ VDD/VSS = 5V/0V CODE = HALF SCALE fIN = 1kHz NOISE BW = 22kHz –10 –20 –40 –60 20kΩ 50kΩ 100kΩ –30 THD + N (dB) THD + N (dB) VDD/VSS = 5V/0V CODE = HALF SCALE NOISE BW = 22kHz –20 VIN = 1V rms –40 –50 –60 –70 –80 –80 10k –100 0.001 08076-025 1k 100k FREQUENCY (Hz) 0.01 図 30.THD + N の周波数特性 0.1 VOLTAGE (VRMS) 08076-026 –90 –100 100 1 図 33.振幅対 THD + N 0.03 0.0010 20kΩ 50kΩ 100kΩ 0.02 VDD/VSS = 5V/0V IAW = 200µA CODE = HALF SCALE 0.0005 VOLTAGE (V) VOLTAGE (V) 0.01 0 –0.01 0 –0.0005 –0.02 –0.0010 14 19 –0.0015 –10 25 6.25 20 5.00 15 3.75 10 2.50 5 1.25 0 3.7 4.2 VDD (V) 4.7 5.2 60 15.0 12.5 40 10.0 30 7.5 20 5.0 10 2.5 –20 0 20 40 60 TEMPERATURE (°C) 80 100 図 35.電源範囲対最大コード喪失 － 15/26 － 15.5 50 0 –40 図 32.最大コード喪失の温度特性 Rev. C 50 20kΩ 50kΩ 100kΩ 60 8.75 7.50 3.2 40 VDD/VSS = 5V/0V 10.00 30 0 2.7 30 70 NUMBER OF CODES (AD5272) 35 11.25 NUMBER OF CODES (AD5274) NUMBER OF CODES (AD5272) 40 20 図 34.デジタル・フィードスルー 08076-021 TA = 25°C 20kΩ 50kΩ 100kΩ 10 TIME (µs) 図 31.最大グリッチ・エネルギー 45 0 120 0 NUMBER OF CODES (AD5274) 9 TIME (µs) 08076-020 4 08076-043 –0.04 –1 08076-046 –0.03 AD5272/AD5274 8 0.006 VDD/VSS = 5V/0V IAW = 10µA CODE = HALF SCALE 0.005 ΔRAW RESISTANCE (%) VOLTAGE (V) 7 6 5 0.004 0.003 0.002 0.001 0 4 0.09 0.11 0.13 0.15 TIME (Seconds) 0.17 –0.002 08076-029 0.07 100 200 300 400 500 600 700 800 900 1000 OPERATION AT 150°C (Hours) 図 37.バーンインにより加速した長時間ドリフト 図 36.ヒューズ書込み時の VEXT_CAP 波形 Rev. C 0 － 16/26 － 08076-038 –0.001 AD5272/AD5274 テスト回路 図 38 ～図 42 に、仕様のセクションで使用したテスト条件を示します。 DUT IW 1GΩ W W A A VMS 08076-033 図 41.ゲインの周波数特性 図 38.抵抗ポジション非直線性誤差 (可変抵抗器動作; R-INL、R-DNL) DUT VMS IW RWA = CODE = 0x00 DUT IW RW = GND A 08076-034 NC +2.75V V+ = VDD ±10% PSRR (dB) = 20 log IW W V+ PSS (%/%) = VMS VDD ΔVMS% ΔVDD% VMS 08076-035 A 図 40.電源除去比(PSS、PSRR) Rev. C GND NC = NO CONNECT –2.75V 図 42.コモン・リーク電流 図 39.ワイパー抵抗 VDD +2.75V –2.75V A 2 VMS GND ICM W RWA W V － 17/26 － 08076-037 VMS 08076-036 DUT AD5272/AD5274 動作原理 AD5272/AD5274 デジタル可変抵抗は、VSS < VTERM < VDD のピン 電圧範囲内のアナログ信号に対して真の可変抵抗として動作す るようにデザインされています。RDAC レジスタ値により抵抗 ワイパー・ポジションが決定されます。RDAC レジスタはスク ラッチパッド・レジスタのように動作するため、抵抗設定値の 変更回数には制限がありません。RDAC レジスタには、I2C イン ターフェースを介して任意のポジション設定値を書込むことが できます。目的のワイパー・ポジションが見つかった後に、こ の値を 50-TP メモリ・レジスタに保存することができます。そ れ以後、ワイパー・ポジションは、後続パワーアップで常にそ のポジションに回復されます。50-TP データの保存には約 350ms 要し、この間 AD5272/AD5274 がロックされて、新しいコマン ドをアクノリッジしないため、値の変更が防止されます。アク ノリッジ・ビットをポーリングして、ヒューズ・プログラム・ コマンドの完了を確認することができます。 また、AD5272/AD5274 は特許取得済みの 1% のピン間抵抗偏差 を持っています。この機能は、高精度可変抵抗器モード、およ び絶対抵抗値が既知であることが不可欠であるオープン・ルー プ・アプリケーションが簡素化されます。 シリアル・データ・インターフェース AD5272/AD5274 は、I2C互換の 2 線式シリアル・インターフェ ースをサポートしています。これらの各デバイスは、マスタ ー・デバイスから制御を受けるスレーブ・デバイスとしてI2C バ スに接続することができます。書込みシーケンスの代表的なタ イミング図については、 図 3 を参照してください。 AD5272/AD5274 は、標準(100 kHz)と高速(400 kHz)のデータ転送 モードをサポートしています。10 ビット・アドレシングとジェ ネラル・コール・アドレシングはサポートされていません。 各AD5272/AD5274 は 7 ビットのスレーブ・アドレスを持ってい ます。上位 5 ビットは 01011 で、下位 2 ビットはADDRピンの状 態で指定されます。ADDRをハード・ワイヤー接続で固定的に 変更する機能を使うと、表 11 に示すように、1 つのバスにこれ らのデバイスを最大 3 個接続することができます。 2 線式シリアル・バス・プロトコルは、次のように動作します。 すなわち、マスターがスタート条件を設定してデータ転送を開 始させます。このスタート条件は、SCL がハイ・レベルの間に、 SDA ライン上でハイ・レベルからロー・レベルへの変化が起き たときに発生します。次のバイトはアドレス・バイトで、7 ビ ットのスレーブ・アドレスと R/W ビットから構成されています。 送信されたアドレスに該当するスレーブ・デバイスは 9 番目の クロック・パルスで、SDA ラインをロー・レベルにして応答し ます(これはアクノリッジ・ビットと呼ばれます)。選択されたデ バイスがシフトレジスタに読み書きするデータを待つ間、バス 上の他の全デバイスはアイドル状態を維持します。 データは、9 個のクロック・パルスで 8 ビットのデータとそれ に続くアクノリッジ・ビットの順にシリアル・バス上を伝送し ます。SDA ラインは SCL のロー・レベル区間で変化して、SCL のハイ・レベル区間で安定に維持されている必要があります。 全データビットの読出しまたは書込みが終了すると、ストップ 条件が設定されます。書込みモードでは、マスターが 10 番目の クロック・パルスで SDA ラインをハイ・レベルにプルアップし て、ストップ状態をアサートします。読出しモードでは、マス ターは 9 番目のクロック・パルスでアクノリッジを発行しませ ん(SDA ラインがハイ・レベルを維持)。この後、マスターは SDA ラインをロー・レベルにして、10 番目のクロック・パルス がハイ・レベルになるときストップ条件を設定します。 シフトレジスタ AD5272/AD5274 のシフトレジスタは、図 2 に示すように 16 ビ ット幅です。16 ビット・ワードは、ゼロに設定する必要のある 未使用の 2 ビット、それに続く 4 ビットのコントロール・ビッ ト、10 ビットのRDAC データ・ビット (AD5274 の場合、RDAC レジスタの読出し/書込みの場合、下位 2 ビットのRDAC デー タ・ビットはdon’t careであることに注意してください )から構 成され、データはMSBファースト (ビット 15)でロードされます。 4 ビットのコントロール・ビットにより、ソフトウェア・コマ ン ド の 機 能 が 指 定 さ れ ま す ( 表 12 参 照 ) 。 図 43 に 、 AD5272/AD5274 の代表的な書込みシーケンスのタイミング図を 示します。 コマンド・ビット(Cx)が、デジタル・ポテンショメータと内部 50-TP メモリの動作を制御します。データビット(Dx)は、デコー ドされたレジスタにロードされる値です。 表 11.デバイス・アドレスの指定 ADDR A1 A0 7-Bit I2C Device Address GND VDD NC (No Connection)1 1 0 1 1 0 0 0101111 0101100 0101110 1 バイポーラ・モードでは使用できません。VSS < 0 V。 Rev. C － 18/26 － AD5272/AD5274 次に 2 バイトのデータがRDACへ書込まれ、上位バイトの後に 下位バイトが続きます。 これらの両データ・バイトが AD5272/AD5274 によりアクノリッジされます。この後に、スト ップ条件が続きます。AD5272/ AD5274 に対する書込み動作を 図 43 に示します。 書込み動作 RDAC レジスタまたはコントロール・レジスタに対してデータ を書込むことができます。AD5272/AD5274 へ書込みを行うとき は、まずスタート・コマンドを送信し、続いてアドレス・バイ ト(R/W = 0)を送信します。その後に AD5272/AD5274 は SDA を ロー・レベルにして、データ受信の準備ができたことを通知し ます。 繰り返し書込み機能は、デバイスに対するアドレシング指定を 1 回行うだけで、デバイスを複数回更新する柔軟性を提供しま す(図 44 参照)。 1 1 9 9 SCL 1 0 SDA 0 1 1 A1 A0 R/W 0 0 C3 C2 C1 C0 D9 ACK. BY AD5272/AD5274 START BY MASTER D8 ACK. BY AD5272/AD5274 FRAME 2 MOST SIGNIFICANT DATA BYTE FRAME 1 SERIAL BUS ADDRESS BYTE 9 9 1 SCL (CONTINUED) D7 D6 D5 D4 D3 D2 D1 D0 ACK. BY STOP BY AD5272/AD5274 MASTER FRAME 3 LEAST SIGNIFICANT DATA BYTE 08076-005 SDA (CONTINUED) 図 43.書込みコマンド 1 9 1 9 SCL SDA 0 1 0 1 1 A1 START BY MASTER A0 R/W 0 0 C3 C2 C1 C0 D9 D8 ACK. BY AD5272 2/AD5274 ACK. BY AD5272 2/AD5274 FRAME 1 SERIAL BUS ADDRESS BYTE FRAME 2 MOST SIGNIFICANT DATA BYTE 9 1 9 SCL (CONTINUED) SDA (CONTINUED) D7 D6 D5 D4 D3 D2 D1 D0 ACK. BY AD5272 2/AD5274 FRAME 3 LEAST SIGNIFICANT DATA BYTE 9 1 9 SCL (CONTINUED) 0 SDA (CONTINUED) 0 C3 C2 C1 C0 D9 D8 ACK. BY AD5272 2/AD5274 FRAME 4 MOST SIGNIFICANT DATA BYTE 9 9 1 SCL (CONTINUED) D7 D6 D5 D4 D3 D2 D1 D0 STOP BY ACK. BY AD5272 2/AD5274 MASTER FRAME 5 LEAST SIGNIFICANT DATA BYTE 図 44.複数回書込み Rev. C － 19/26 － 08076-006 SDA (CONTINUED) AD5272/AD5274 ップ条件が続きます。これらのバイトには、読出し命令が含ま れます。この命令は、RDACレジスタ、50-TPメモリ、またはコ ントロール・レジスタのリードバックをイネーブルします。こ こで、データをリードバックすることができます。この動作は スタート・コマンドで開始され、その後ろにアドレス・バイト (R/W = 1)が続きます。その後、デバイスはSDAをロー・レベル にして、データ送信の準備ができたことを通知します。次に、2 バイトのデータがデバイスから読出されます(図 45)。この後に、 ストップ条件が続きます。マスターが先頭バイトをアクノリッ ジしない場合、AD5272/AD5274 から 2 番目のバイトは送信され ません。 読出し動作 データを AD5272/AD5274 から読出すときは、まずデバイスへ リードバック・コマンドを発行する必要があります。このコマ ンドは、スタート・コマンドで始まり、アドレス・バイト(R/W = 0)がその後ろに続きます。その後、AD5272/AD5274 は SDA を ロー・レベルにして、データ受信の準備ができたことを通知し ます。 次に 2 バイトのデータがAD5272/AD5274 へ書込まれ、上位バイ トの後に下位バイトが続きます。 これらの両データ・バイトが AD5272/AD5274 によりアクノリッジされます。この後に、スト 1 9 1 9 SCL SDA 0 1 0 1 1 A1 A0 R/W 0 0 C3 C2 C1 C0 D9 D8 ACK. BY AD5272/AD5274 START BY MASTER ACK. BY AD5272/AD5274 FRAME 1 SERIAL BUS ADDRESS BYTE FRAME 2 MOST SIGNIFICANT DATA BYTE 9 1 9 SCL (CONTINUED) SDA (CONTINUED) D7 D6 D5 D4 D3 D2 D1 D0 ACK. BY STOP BY AD5272/AD5274 MASTER FRAME 3 LEAST SIGNIFICANT DATA BYTE 1 9 1 9 SCL SDA 0 1 0 1 1 A1 A0 R/W 0 0 X X X X D9 D8 ACK. BY AD5272/AD5274 START BY MASTER ACK. BY MASTER FRAME 1 SERIAL BUS ADDRESS BYTE FRAME 2 MOST SIGNIFICANT DATA BYTE 9 1 9 SCL (CONTINUED) D7 D6 D5 D4 D3 D2 D1 D0 NO ACK. BY STOP BY MASTER MASTER FRAME 3 LEAST SIGNIFICANT DATA BYTE 図 45.読出しコマンド Rev. C － 20/26 － 08076-007 SDA (CONTINUED) AD5272/AD5274 50-TP を ア ク テ ィ ブ に す る 前 は 、 パ ワ ー ア ッ プ 時 に AD5272/AD5274はミッドスケールに設定されます。コマンド5を 使って、I2Cインターフェースからすべての50-TPメモリ・レジ スタ値をリードバックすることができます(表 12)。データバイ トの下位6ビットD0～D5により、リードバック対象のメモリ・ ロケーションを選択します。コマンド6を使うと、直前に書込ま れたワイパー・メモリ・ロケーションのバイナリ符号化された アドレスをリードバックすることができます(表 12)。この機能 を使うと、50-TP メモリ・ブロックのスペア・メモリ・ステータ スをモニタすることができます。 RDACレジスタ RDAC レジスタは、デジタル可変抵抗器のワイパー・ポジショ ンを直接制御します。例えば、RDAC レジスタに全ビット 0 を ロードすると、ワイパーは可変抵抗の A ピンに接続されます。 I2C インターフェースを使って RDAC レジスタの書込みと読出 しを行うことができます。RDAC レジスタは標準のロジック・ レジスタであるため、許容変更回数には制限がありません。 50-TPメモリ・ブロック AD5272/AD5274は、50-TPのプログラマブルなメモリ・レジス タのアレイを内蔵しています。このメモリ・レジスタを使うと、 ワイパー・ポジションを最大50回分書込むことができます。表 16にメモリ・マップを示します。 表 12に示すコマンド3は、 RDACレジスタ値をメモリへ書込みます。書込む最初のアドレ スはロケーション 0x01 (表 16参照)です。AD5272/AD5274は、メ モリがフルになるまで、各後続の書込みごとに50-TP メモリ・ア ドレスをインクリメントします。50-TPへのデータ書込みには約 4 mA を55 ms間消費します。さらに完了に約 350 msを要します。 この間、シフトレジスタをロックして、変更を防止します。コン トロール・レジスタ(表 15)のビットC3をポーリングして、ヒュ ーズ・プログラム・コマンドの完了を確認することができます。 50-TP メ モ リ の 書 込 み に は 電 源 電 圧 の 変 更 は 不 要 で す が 、 EXT_CAP ピンに1 μF のコンデンサが必要です (図 47参照)。 書込み保護機能 パワーアップ時に、RDACレジスタと 50-TPメモリ・レジスタに 対するシリアル・データ入力レジスタ書込みコマンドがディス エーブルされます。コントロール・レジスタのRDAC書込み保 護ビットC1(表 14 と 表 15 参照)は、デフォルトで 0 に設定され ます。この機能により、ソフトウェア・コマンドに無関係に、 RDACレジスタ値の変更が不可能になります。ただし、ソフト ウェア・リセットのコマンド 4 を使って、50-TPメモリから RDACレジスタをリフレッシュする場合、またはRESET ピンに よりハードウェアからリフレッシュする場合は例外です。可変 抵抗ワイパー・ポジション・レジスタ(RDACレジスタ)の書込み をイネーブルするときは、コントロール・レジスタの書込み保 護ビット(ビットC1)を最初に書込む必要があります。これは、 シリアル・データ入力レジスタにコマンド 7 をロードすること により行われます(表 12)。50-TPメモリ・ブロック・ビットの書 込みをイネーブルするときは、コントロール・レジスタのC0 (デフォルトで 0 に設定済み)を最初に 1 に設定する必要がありま す。 表 12.コマンド動作の真理値表 Data[DB9:B0] 1 Command[DB13:DB10] Command Number C3 C2 C1 C0 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Operation 0 0 0 0 0 X X X X X X X X X X NOP: do nothing. 1 0 0 0 1 D9 D8 D7 D6 D5 D4 D3 D2 D1 2 D02 Write contents of serial register data to RDAC. 2 0 0 1 0 X X X X X X X X X X Read contents of RDAC wiper register. 3 0 0 1 1 X X X X X X X X X X Store wiper setting: store RDAC setting to 50-TP. 4 0 1 0 0 X X X X X X X X X X Software reset: refresh RDAC with the last 50-TP memory stored value. 53 0 1 0 1 X X X X D5 D4 D3 D2 D1 D0 Read contents of 50-TP from the SDO output in the next frame. 6 0 1 1 0 X X X X X X X X X X Read address of the last 50-TP programmed memory location. 74 0 1 1 1 X X X X X X X D2 D1 D0 Write contents of the serial register data to the control register. 8 1 0 0 0 X X X X X X X X X X Read contents of the control register. 9 1 0 0 1 X X X X X X X X X D0 Software shutdown. D0 = 0; normal mode. D0 = 1; shutdown mode. 1 X = don’t care。 AD5274 = don’t care。 3 50-TP メモリマップについては表 16 を参照してください。 4 詳細については、 表 15 を参照してください。 2 Rev. C － 21/26 － AD5272/AD5274 表 13.RDAC と 50-TP メモリの書込みと読出し DIN SDO1 Action 0x1C03 0x0500 0x0800 0x0C00 0xXXXX 0x1C03 0x0500 0x100 0x1800 0x0000 0x0C00 0xXX19 0x1419 0x2000 0x0000 0x0100 0x0000 0xXXXX Enable update of wiper position and 50-TP memory contents through digital interface. Write 0x100 to the RDAC register, wiper moves to ¼ full-scale position. Prepare data read from RDAC register. Stores RDAC register content into 50-TP memory. 16-bit word appears out of SDO, where last 10-bits contain the contents of the RDAC Register 0x100. Prepare data read of last programmed 50-TP memory monitor location. NOP Instruction 0 sends a 16-bit word out of SDO, where the six LSBs last 6-bits contain the binary address of the last programmed 50TP memory location, for example, 0x19 (see Table 16). Prepares data read from Memory Location 0x19. Prepare data read from the control register. Sends a 16-bit word out of SDO, where the last 10-bits contain the contents of Memory Location 0x19. NOP Instruction 0 sends a 16-bit word out of SDO, where the last four bits contain the contents of the control register. If Bit C3 = 1, fuse program command successful. 1 X は don’t care。 表 14.コントロール・レジスタのビット・マップ DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 0 0 C3 C2 C1 C0 表 15.コントロール・レジスタの説明 Bit Name Description C0 50-TP program enable 0 = 50-TP program disabled (default) 1 = enable device for 50-TP program C1 RDAC register write protect 0 = wiper position frozen to value in 50-TP memory (default)1 1 = allow update of wiper position through a digital interface C2 Resistor performance enable 0 = RDAC resistor tolerance calibration enabled (default) 1 = RDAC resistor tolerance calibration disabled C3 50-TP memory program success bit 0 = fuse program command unsuccessful (default) 1 = fuse program command successful 1 ワイパー・ポジションは 50-TP メモリに書込まれた直前の値に固定されます。50-TP メモリが書込まれていない場合には、ワイパーをミッドスケールに固定します。 表 16.メモリ・マップ Data Byte [DB9:DB8] 1 Command Number D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Register Contents 5 X X X 0 0 0 0 0 0 0 Reserved X X X 0 0 0 0 0 0 1 1st programmed wiper location (0x01) X X X 0 0 0 0 0 1 0 2nd programmed wiper location (0x02) X X X 0 0 0 0 0 1 1 3rd programmed wiper location (0x03) X X X 0 0 0 0 1 0 0 4th programmed wiper location (0x04) … … … … … … … … … … … X X X 0 0 0 1 0 1 0 10th programmed wiper location (0xA) X X X 0 0 1 0 1 0 0 20th programmed wiper location (0x14) X X X 0 0 1 1 1 1 0 30th programmed wiper location (0x1E) X X X 0 1 0 1 0 0 0 40th programmed wiper location (0x28) X X X 0 1 1 0 0 1 0 50th programmed wiper location (0x32) 1 X = don’t care。 Rev. C － 22/26 － AD5272/AD5274 A 50-TPメモリ書込みアクノリッジのポーリング 50-TP レジスタに対する各書込み動作の後に、内部書込みサイ クルが開始されます。デバイスの I2C インターフェースはディ スエーブルされます。内部書込みサイクルの終了と I2C インタ ーフェースのイネーブルを確認するために、インターフェース のポーリングを行うことができます。I2C インターフェースのポ ーリングは、スタート条件を送信し、続いてスレーブ・アドレ スと書込みビットを送信することにより実行することができま す。I2C インターフェースがアクノリッジ(ACK)で応答してくる と、書込みサイクルが完了して、インターフェースは次の動作 が可能であることを意味します。その他の場合には、I2C インタ ーフェースのポーリングを書込みサイクルが完了するまで繰り返 すことができます。 RL RL RM 10-/8-BIT ADDRESS DECODER SW RW W 08076-008 RW 図 46.簡略化した RDAC 回路 リセット AD5272/AD5274 は、コマンド 4 を実行してソフトウェアから (表 12 参照)、またはRESET ピンにロー・パルスを入力してハード ウェアからリセットすることができます。リセット・コマンド は、直前に書込まれた 50-TP メモリ・ロケーションの値をRDAC レジスタへロードします。直前に書込まれた 50-TPメモリ・ロ ケーションがない場合には、RDACレジスタにミッドスケール がロードされます。使用しない場合は、RESETをVDD に接続し てください。 抵抗性能モード このモードでは、特許取得済みの新しい 1% ピン間抵抗偏差が アクティブになります。この 1% ピン間抵抗偏差では、各コー ドで±1% 抵抗偏差すなわちコード = ハーフスケール、RWA = 10 kΩ ± 100 Ωが保証されます。 ±1% 抵抗偏差が実現されるコードを 確認するときは、表 2、表 3、表 5、表 6 を参照してください。 コントロール・レジスタのビット C2 に書込みを行うと、抵抗 性能モードがアクティブになります(表 14 と 表 15 参照)。 可変抵抗のプログラミング 可変抵抗動作—1% 抵抗偏差 ピンWとピンAの間の公称抵抗値RWAは 20 kΩ、50 kΩ、100 kΩ であり、ワイパー・ピンから 1024/256 タップ・ポイントをアク セスします。RDACラッチ内の 10/8 ビット・データがデコード されて、1024 または 256 通りのワイパー設定値の内の 1 つを選 択します。AD5272/ AD5274 は、±1% 抵抗偏差キャリブレーシ ョン機能を内蔵しています。この機能はコントロール・レジス タのビット C2 を書込むことによりディスエーブル/イネーブル され、デフォルトでイネーブルされています (表 15 参照)。W ピ ンとA ピンの間の、デジタル的に設定される出力抵抗RWAは、 全電源範囲と全温度範囲で最大±1%の絶対抵抗誤差となるよう にキャリブレーションされます。このため、WピンとAピンとの 間のデジタル的に設定する出力抵抗を決定する一般式は次のよう になります。 AD5272 の場合 RWA (D) シャットダウン・モード ソフトウェア・シャットダウン・コマンドのコマンド 9 (表 12 参 照 ) を 実 行 し て 、 LSB に 1 を 設 定 す る こ と に よ り 、 AD5272/AD5274 をシャットダウンさせることができます。 この 機能によりRDACはゼロ消費電力状態になり、ピン Axはワイパ ー・ピンから切り離されます。AD5272/AD5274 がシャットダウ ン・モードにあるとき、表 12 の全コマンドを実行することがで きます。コマンド 9 を実行して、LSBを 0 に設定するか、また はソフトウェア・リセットまたはハードウェア・リセットを発 行することにより、デバイスをシャットダウン・モードから抜 け出させることができます。 RDACアーキテクチャ 最適性能を実現するため、アナログ・デバイセズはすべてのデジ タル・ポテンショメータに対して特許取得済みのRDAC セグメン ト化アーキテクチャを持っています。特に、AD5272/AD5274 で は 3 ステージ・セグメント化を採用しています(図 46 参照)。 AD5272/AD5274 ワイパー・スイッチは、トランスミッション・ ゲートCMOS回路を採用してデザインされています。 Rev. C RM D RWA 1024 (1) D RWA 256 (2) AD5274 の場合 RWA (D) ここで、 D は、10/8 ビット RDAC レジスタにロードされるバイナリ・コ ード・データの 10 進数表示。 RWA はピン間抵抗。 ゼロスケール状態では、有限な合計ワイパー抵抗が 120Ωとなり ます。デバイスが動作している設定値に無関係に、ピン Aとピ ン B間、ピン WとピンA間、ピンWとピン B間の電流を±3 mAの 最大連続電流に、または 表 8 に規定するパルス電流に、制限する ように注意してください。そうしないと、内部スイッチ・コン タクトの性能低下または破壊が生ずる恐れがあります。 － 23/26 － AD5272/AD5274 EXT_CAPコンデンサ パワーアップ時とAD5272/AD5274 の動作中に、1 µFのコンデン サをEXT_CAPピンとVSSとの間に接続する必要があります(図 47 参照)。 AD5272/ AD5274 EXT_CAP C1 1µF 50_OTP MEMORY BLOCK パワーアップ・シーケンス 08076-009 VSS VSS AD5272/AD5274のグラウンド・ピンは、主にデジタル・グラウ ンド基準として使われます。デジタル・グラウンド・バウンズ を最小にするため、AD5272/AD5274のグラウンド・ピンは共通 グラウンドから離れた所で接続する必要があります。 AD5272/AD5274に対するデジタル入力コントロール信号はデバ イス・グラウンド・ピン(GND)を基準として、仕様のセクショ ンに規定するロジック・レベルを満たす必要があります。内蔵 のレベル・シフト回路は、デジタル入力レベルに無関係に、3本 のピンの同相モード電圧範囲をVSSからVDDへ確実に拡張します。 図 47.EXT_CAP ハードウェアのセットアップ ピン電圧の動作範囲 AD5272/AD5274の正側VDD 電源と負側VSS 電源により、2端子デ ジタル抵抗の動作範囲が決定されます。VDDまたはVSSを超えて ピンAとピンWに入力される電源信号は、内蔵の順方向バイア ス・ダイオードによりクランプされます(図 48参照)。 VDD ピンAとピンWでの電圧コンプライアンスを制限するダイオー ドが内蔵されているため(図 48)、ピンAとピンWに電圧を加える 前にVDD/VSSを加えることが重要です。そうしないと、ダイオー ドが順方向バイアスされて、意図せずにVDD/VSSに電源が接続さ れてしまいます。最適なパワーアップ・シーケンスは、VSS 、 GND、VDDデジタル入力の順、続いてVA、VWの順序です。電源 投入シーケンスVA、VW、デジタル入力の順は、VDD/VSS投入後 であれば、重要ではありません。 VDD に電源を加えると直ちに、パワーオン・プリセットが起動 され、最初にRDAC をミッドスケールに設定し、次に直前に書 込まれた50-TP 値をRDAC レジスタに復元します。 A VSS 08076-109 W 図 48.VDD と VSS により設定される最大ピン電圧 Rev. C － 24/26 － AD5272/AD5274 外形寸法 3.10 3.00 2.90 10 3.10 3.00 2.90 1 5.15 4.90 4.65 6 5 PIN 1 IDENTIFIER 0.50 BSC 0.95 0.85 0.75 15° MAX 1.10 MAX 0.30 0.15 0.70 0.55 0.40 0.23 0.13 6° 0° 091709-A 0.15 0.05 COPLANARITY 0.10 COMPLIANT TO JEDEC STANDARDS MO-187-BA 図 49.10 ピン・ミニ・スモール・アウトライン・パッケージ[MSOP] (RM-10) 寸法: mm 2.48 2.38 2.23 3.10 3.00 SQ 2.90 0.50 BSC 6 0.50 0.40 0.30 TOP VIEW 0.80 0.75 0.70 SEATING PLANE 1.74 1.64 1.49 EXPOSED PAD 1 BOTTOM VIEW 0.05 MAX 0.02 NOM 0.30 0.25 0.20 5 PIN 1 INDICATOR (R 0.15) FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 0.20 REF 図 50.10 ピン・フレーム・チップ・スケール・パッケージ[LFCSP_WD] 3 mm × 3mm ボディ、極薄、デュアル・リード (CP-10-9) 寸法: mm Rev. C － 25/26 － 121009-A PIN 1 INDEX AREA 10 AD5272/AD5274 オーダー・ガイド Model 1 RAW (kΩ) Resolution Temperature Range Package Description Package Option Branding AD5272BRMZ-20 AD5272BRMZ-20-RL7 AD5272BRMZ-50 AD5272BRMZ-50-RL7 AD5272BRMZ-100 AD5272BRMZ-100-RL7 AD5272BCPZ-20-RL7 AD5272BCPZ-100-RL7 20 20 50 50 100 100 20 100 1,024 1,024 1,024 1,024 1,024 1,024 1,024 1,024 −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C 10-Lead MSOP 10-Lead MSOP 10-Lead MSOP 10-Lead MSOP 10-Lead MSOP 10-Lead MSOP 10-Lead LFCSP_WD 10-Lead LFCSP_WD RM-10 RM-10 RM-10 RM-10 RM-10 RM-10 CP-10-9 CP-10-9 DE6 DE6 DE7 DE7 DE5 DE5 DE4 DE3 AD5274BRMZ-20 AD5274BRMZ-20-RL7 AD5274BRMZ-100 AD5274BRMZ-100-RL7 AD5274BCPZ-20-RL7 AD5274BCPZ-100-RL7 EVAL-AD5272SDZ 20 20 100 100 20 100 256 256 256 256 256 256 −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C Evaluation Board 10-Lead MSOP 10-Lead MSOP 10-Lead MSOP 10-Lead MSOP 10-Lead LFCSP_WD 10-Lead LFCSP_WD RM-10 RM-10 RM-10 RM-10 CP-10-9 CP-10-9 DEE DEE DED DED DE9 DE8 1 Z = RoHS 準拠製品。 I2C は最初に Philips Semiconductors 社 (現在の NXP Semiconductors 社)により制定された通信プロトコルです。 Rev. C － 26/26 －