1チャンネル、1024ポジション 1%抵抗偏差のデジタル・ポテンショメータ AD5293 機能ブロック図 特長 VDD 1 チャンネル、1024 ポジション分解能 公称抵抗: 20 kΩ、50 kΩ、100 kΩ RESET POWER-ON RESET キャリブレーション済みの 1%公称抵抗偏差(抵抗性能モード) 可変抵抗器モードの温度係数: 35 ppm/°C AD5293 VLOGIC 分圧器の温度係数: 5 ppm/°C 単電源動作: 9 V～33 V 10 SCLK 両電源動作: ±9 V～±16.5 V SPI 互換シリアル・インターフェース SYNC ワイパー設定値のリードバックが可能 RDAC REGISTER SERIAL INTERFACE A W DIN アプリケーション 機械式ポテンショメータの置き換え RDY 計装:ゲインとオフセットの調整 VSS プログラマブルな電圧-電流変換 プログラマブルなフィルタ、遅延、時定数 EXT_CAP GND 07675-001 B SDO 図 1. プログラマブルな電源 低分解能 DAC の置き換え センサー・キャリブレーション 概要 AD5293 は 1 チャンネルの 1024 ポジション・デジタル・ポテン ショメータ 1 であり、端子間抵抗偏差は 1%以下です。この AD5293 は機械的ポテンショメータと同じ電子的調整機能を持 ち、しかも優れた分解能、半導体の信頼性、非常に小さい温度 係数性能を持っています。このデバイスは高電圧での動作が可能 で、±10.5 V～±15 V の両電源動作と 21 V～30 V の単電源動作を サポートしています。 AD5293 は、業界をリードする±1%の低抵抗偏差と 35 ppm/°C の 公称温度係数を保証しています。この低い抵抗偏差により、オー プン・ループ・アプリケーション、高精度キャリブレーション、 偏差を一致させるアプリケーションが簡素化されます。 AD5293 は 14 ピン小型 TSSOP パッケージを採用しています。こ のデバイスは、工業用拡張温度範囲-40°C～+105°C での動作を 保証しています。 1 Rev. B このデータシートでは、用語デジタル・ポテンショメータと RDAC は同じ 意味で使用しています。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2009–2010 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD5293 目次 特長...................................................................................................... 1 RDACレジスタ............................................................................. 18 アプリケーション .............................................................................. 1 書込み保護機能 ............................................................................ 18 機能ブロック図 .................................................................................. 1 基本動作........................................................................................ 18 概要...................................................................................................... 1 シャットダウン・モード ............................................................ 18 改訂履歴.............................................................................................. 2 リセット........................................................................................ 19 仕様...................................................................................................... 3 電気的特性—20 kΩバージョン .................................................... 3 抵抗性能モード・コード範囲—20 KΩバージョン .................... 4 電気的特性—50 kΩ、100 kΩバージョン..................................... 5 抵抗性能モード・コード範囲—50 KΩ、100 KΩ バージョン .. 6 インターフェース・タイミング仕様........................................... 7 タイミング図 .................................................................................. 8 絶対最大定格 ...................................................................................... 9 熱抵抗.............................................................................................. 9 ESDの注意 ...................................................................................... 9 ピン配置およびピン機能説明 ........................................................ 10 代表的な性能特性 ............................................................................ 11 テスト回路........................................................................................ 17 動作原理............................................................................................ 18 シリアル・データ・インターフェース..................................... 18 シフトレジスタ ............................................................................ 18 改訂履歴 3/10—Rev.A to Rev. B Changes to Resistor Noise Density Conditions (Table 3) .....................6 12/09—Rev.0 to Rev. A Added 50 kΩ and 100 kΩ Specifications ............................... Universal Changes to Features Section.................................................................1 Changes to Table 1 ...............................................................................3 Changes to Table 2 ...............................................................................4 Added Table 3; Renumbered Sequentially............................................5 Added Table 4.......................................................................................6 Changes to Table 5 ...............................................................................7 Changes to Table 6 and Note 1, Table 7................................................9 Changes to Typical Performance Characteristics Section ................... 11 Changes to Programming the Variable Resistor Section.....................20 Changes to Programming the Potentiometer Divider Section...................................................................................21 Changes to Ordering Guide Section ...................................................24 4/09—Revision 0: Initial Version Rev. B － 2/24 － 抵抗性能モード ............................................................................ 19 ディジーチェーン動作 ................................................................ 19 RDACアーキテクチャ ................................................................. 20 可変抵抗のプログラミング ........................................................ 20 ポテンショメータ分圧器のプログラミング............................. 20 EXT_CAPコンデンサ................................................................... 21 ピン電圧の動作範囲 .................................................................... 21 アプリケーション情報 .................................................................... 22 高電圧DAC ................................................................................... 22 出力ブースタ付きのプログラマブルな電圧源......................... 22 高精度DAC ................................................................................... 22 可変ゲイン計装アンプ ................................................................ 22 オーディオ・ボリューム・コントロール................................. 23 外形寸法............................................................................................ 24 オーダー・ガイド ........................................................................ 24 AD5293 仕様 電気的特性—20 kΩバージョン 特に指定がない限り、VDD = 21 V～33 V、VSS = 0 V; VDD = 10.5 V～16.5 V、VSS = −10.5 V～−16.5 V;VLOGIC = 2.7 V～5.5 V、VA = VDD、VB = VSS、−40°C < TA < +105°C。 表 1. Parameter DC CHARACTERISTICS, RHEOSTAT MODE Resolution Resistor Differential Nonlinearity2 Resistor Integral Nonlinearity2 Nominal Resistor Tolerance (R-Perf Mode)3 Nominal Resistor Tolerance (Normal Mode) Resistance Temperature Coefficient4 Wiper Resistance Symbol Conditions Min N R-DNL R-INL R-INL ∆RAB/RAB RWB |VDD − VSS | = 26 V to 33 V |VDD − VSS | = 21 V to 26 V See Table 2 10 −1 −2 −3 −1 Bits LSB LSB LSB % 35 60 VWFSE VWZSE Code = full scale Code = zero scale RESISTOR TERMINALS Terminal Voltage Range6 Capacitance A, Capacitance B4 VA, VB, VW CA, CB Capacitance W4 CW Common-Mode Leakage Current ICM Rev. B ±0.5 +1 +2 +3 +1 (∆RAB/RAB)/∆T × 106 RW Code = half scale POWER SUPPLIES Single-Supply Power Range Dual-Supply Power Range Positive Supply Current Negative Supply Current Logic Supply Range Logic Supply Current Power Dissipation7 Power Supply Rejection Ratio4 Unit ±7 N DNL INL (∆VW/VW)/∆T × 106 DIGITAL OUTPUTS (SDO and RDY) Output High Voltage Output Low Voltage Tristate Leakage Current Output Capacitance4 Max ∆RAB/RAB DC CHARACTERISTICS, POTENTIOMETER DIVIDER MODE Resolution Differential Nonlinearity5 Integral Nonlinearity5 Voltage Divider Temperature Coefficient4 Full-Scale Error Zero-Scale Error DIGITAL INPUTS Input Logic High Input Logic Low Input Current Input Capacitance4 Typ1 10 −1 −1.5 % 100 +1 +1.5 Bits LSB LSB ppm/°C 0 8 LSB LSB VDD 85 V pF 65 pF ±1 nA 5 −8 0 VSS f = 1 MHz, measured to GND, code = half-scale f = 1 MHz, measured to GND, code = half-scale VA = VB = VW ppm/°C Ω JEDEC compliant VIH VIL IIL CIL VLOGIC = 2.7 V to 5.5 V VLOGIC = 2.7 V to 5.5 V VIN = 0 V or VLOGIC VOH VOL RPULL_UP = 2.2 kΩ to VLOGIC RPULL_UP = 2.2 kΩ to VLOGIC 2.0 V V µA pF GND + 0.4 +1 V V µA pF 5 VLOGIC − 0.4 −1 COL VDD VDD/VSS IDD ISS VLOGIC ILOGIC PDISS PSSR 0.8 ±1 5 VSS = 0 V VDD/VSS = ±16.5 V VDD/VSS = ±16.5 V VLOGIC = 5 V; VIH = 5 V or VIL = GND VIH = 5 V or VIL = GND ∆VDD/∆VSS = ±15 V ± 10% － 3/24 － 9 ±9 −2 2.7 0.1 −0.1 1 8 0.103 33 ±16.5 2 5.5 10 110 V V µA µA V µA µW %/% AD5293 Parameter Symbol Conditions Min BW THDW tS −3 dB VA = 1 V rms, VB = 0 V, f = 1 kHz, VA = 30 V, VB = 0 V, ±0.5 LSB error band, initial code = zero scale Code = full scale, R-normal mode Code = full scale, R-perf mode Code = half scale, R-normal mode Code = half scale, R-perf mode RWB = 10 kΩ, TA = 25°C, 0 kHz to 200 kHz Typ1 Max Unit 4, 8 DYNAMIC CHARACTERISTICS Bandwidth Total Harmonic Distortion VW Settling Time Resistor Noise Density eN_WB 520 −93 kHz dB 750 2.5 2.5 5 10 ns µs µs µs nV/√Hz 1 Typ 値は、25°C、VDD = +25V、VSS = -15 V、VLOGIC = 5 V での平均測定値。 抵抗ポジションの非直線性誤差。 R-INL は、コード 0x02 の RWB とコード 0xFF の RWB の間またはコード 0xFD の RWA とコード 0x00 の RWA との間で測定した、理論値 からの偏差です。 R-DNL は、連続タップ・ポジション間での理論値からの相対的ステップ変化を表します。 この仕様は、VA < 12 V に対してワイパー電流 = 1 mA お よび VA ≥ 12 V に対してワイパー電流 = 1.2 mA で、抵抗性能モードで保証されます。 3 用語の「抵抗性能モード」と、「R-perf モード」は同じ意味で使用しています。 4 設計上保証しますが、出荷テストは行いません。 5 INL と DNL は、RDAC を電圧出力 D/A コンバータと同様のポテンショメータ分圧器として設定して、VW で測定。 VA = VDD かつ VB = 0 V。最大±1 LSB の DNL 仕様 規定値は単調動作状態を保証。 6 抵抗ピン A、B、W の極性は相互間で制約されません。 両電源動作では、グラウンドを基準としたバイポーラ信号の調整が可能です。 7 PDISS は (IDD × VDD) + (ISS × VSS) + (ILOGIC × VLOGIC) で計算されます。 8 すべてのダイナック特性では、VDD = +15 V、VSS = -15 V、VLOGIC = 5 V を使用。 2 抵抗性能モード・コード範囲—20 KΩバージョン 表 2. Resistor Tolerance per Code 1% R-Tolerance 2% R-Tolerance 3% R-Tolerance Rev. B RAB = 20 kΩ |VDD − VSS| = 30 V to 33 V |VDD − VSS| = 26 V to 30 V |VDD − VSS| = 22 V to 26 V |VDD − VSS| = 21 V to 22 V RWB RWA RWB RWA RWB RWA RWB RWA From 0x15E to 0x3FF From 0x8C to 0x3FF From 0x5A to 0x3FF From 0x000 to 0x2A1 From 0x000 to 0x373 From 0x000 to 0x3A5 From 0x1F4 to 0x3FF From 0xB4 to 0x3FF From 0x64 to 0x3FF From 0x000 to 0x20B From 0x000 to 0x34B From 0x000 to 0x39B From 0x1F4 to 0x3FF From 0xFA to 0x3FF From 0x78 to 0x3FF From 0x000 to 0x20B From 0x000 to 0x305 From 0x000 to 0x387 N/A N/A From 0xFA to 0x3FF From 0x78 to 0x3FF From 0x000 to 0x305 From 0x000 to 0x387 － 4/24 － AD5293 電気的特性—50 kΩ、100 kΩバージョン 特に指定がない限り、VDD = 21 V～33 V、VSS = 0 V; VDD = 10.5 V～16.5 V、VSS = −10.5 V～−16.5 V;VLOGIC = 2.7 V～5.5 V、VA = VDD、VB = VSS、−40°C < TA < +105°C。 表 3. Parameter DC CHARACTERISTICS, RHEOSTAT MODE Resolution Resistor Differential Nonlinearity2 Resistor Integral Nonlinearity2 Nominal Resistor Tolerance (R-Perf Mode)3 Nominal Resistor Tolerance (Normal Mode) Resistance Temperature Coefficient4 Wiper Resistance Symbol N R-DNL R-INL ∆RAB/RAB Conditions RWB See Table 4 ±0.5 +1 +2 +1 Bits LSB LSB % 35 60 VWFSE VWZSE Code = full scale Code = zero scale RESISTOR TERMINALS Terminal Voltage Range6 Capacitance A, Capacitance B4 VA, VB, VW CA, CB Capacitance W4 CW Common-Mode Leakage Current ICM Rev. B Unit (∆RAB/RAB)/∆T × 106 RW Code = half scale POWER SUPPLIES Single-Supply Power Range Dual-Supply Power Range Positive Supply Current Negative Supply Current Logic Supply Range Logic Supply Current Power Dissipation7 Power Supply Rejection Ratio4 Max ±20 N DNL INL (∆VW/VW)/∆T × 106 DIGITAL OUTPUTS (SDO and RDY) Output High Voltage Output Low Voltage Tristate Leakage Current Output Capacitance4 10 −1 −2 −1 Typ1 ∆RAB/RAB DC CHARACTERISTICS, POTENTIOMETER DIVIDER MODE Resolution Differential Nonlinearity5 Integral Nonlinearity5 Voltage Divider Temperature Coefficient4 Full-Scale Error Zero-Scale Error DIGITAL INPUTS Input Logic High Input Logic Low Input Current Input Capacitance4 Min 10 −1 −1.5 % 100 +1 +1.5 Bits LSB LSB ppm/°C +1 8 LSB LSB VDD 85 V pF 65 pF ±1 nA 5 −8 0 VSS f = 1 MHz, measured to GND, code = half-scale f = 1 MHz, measured to GND, code = half-scale VA = VB = VW ppm/°C Ω JEDEC compliant VIH VIL IIL CIL VLOGIC = 2.7 V to 5.5 V VLOGIC = 2.7 V to 5.5 V VIN = 0 V or VLOGIC VOH VOL RPULL_UP = 2.2 kΩ to VLOGIC RPULL_UP = 2.2 kΩ to VLOGIC 2.0 V V µA pF GND + 0.4 +1 V V µA pF 5 VLOGIC − 0.4 −1 COL VDD VDD/VSS IDD ISS VLOGIC ILOGIC PDISS PSSR 0.8 ±1 5 VSS = 0 V VDD/VSS = ±16.5 V VDD/VSS = ±16.5 V VLOGIC = 5 V; VIH = 5 V or VIL = GND VIH = 5 V or VIL = GND ∆VDD/∆VSS = ±15 V ± 10% RAB = 50 kΩ RAB = 100 kΩ － 5/24 － 9 ±9 −2 2.7 0.1 −0.1 1 8 0.039 0.021 33 ±16.5 2 5.5 10 110 V V µA µA V µA µW %/% %/% AD5293 Parameter Symbol Conditions BW −3 dB RAB = 50 kΩ RAB = 100 kΩ VA = 1 V rms, VB = 0 V, f = 1 kHz RAB = 50 kΩ RAB = 100 kΩ VA = 30 V, VB = 0 V, ±0.5 LSB error band, initial code = zero scale Code = full scale, R-normal mode Code = full scale, R-perf mode Code = half scale, R-normal mode, RAB = 50 kΩ Code = half scale, R-normal mode, RAB = 100 kΩ Code = half scale, R-perf mode, RAB = 50 kΩ Code = half scale, R-perf mode, RAB = 100 kΩ Code = half scale, TA = 25°C, 0 kHz to 200 kHz, RAB = 50 kΩ RAB = 100 kΩ Typ1 Min Max Unit 4, 8 DYNAMIC CHARACTERISTICS Bandwidth Total Harmonic Distortion VW Settling Time THDW tS Resistor Noise Density eN_WB kHz 210 105 −101 −106 dB dB 750 2.5 7 ns µs µs 14 µs 9 µs 16 µs 18 27 nV/√Hz nV/√Hz 1 Typ 値は、25°C、VDD = +15V、VSS = -15 V、VLOGIC = 5 V での平均測定値。 抵抗ポジションの非直線性誤差。 R-INL は、コード 0x02 の RWB とコード 0xFF の RWB の間またはコード 0xFD の RWA とコード 0x00 の RWA との間で測定した理論値か らの偏差です。 R-DNL は、連続タップ・ポジション間での理論値からの相対的ステップ変化を表します。 この仕様は、VA < 12 V に対してワイパー電流 = 1 mA およ び VA ≥ 12 V に対してワイパー電流 = 1.2 mA で、抵抗性能モードで保証されます。 3 用語の「抵抗性能モード」と、「R-perf モード」は同じ意味で使用しています。 4 設計上保証しますが、出荷テストは行いません。 5 INL と DNL は、RDAC を電圧出力 D/A コンバータと同様のポテンショメータ分圧器として設定して、VW で測定。 VA = VDD かつ VB = 0 V。最大±1 LSB の DNL 仕様 規定値は単調動作状態を保証。 6 抵抗ピン A、B、W の極性は相互間で制約されません。 両電源動作では、グラウンドを基準としたバイポーラ信号の調整が可能です。 7 PDISS は (IDD × VDD) + (ISS × VSS) + (ILOGIC × VLOGIC) で計算されます。 8 すべてのダイナミック特性では、VDD = +15 V、VSS = -15 V、VLOGIC = 5 V を使用。 2 抵抗性能モード・コード範囲—50 KΩ、100 KΩ バージョン 表 4. RAB = 50 kΩ Resistor Tolerance per Code 1% R-Tolerance 2% R-Tolerance 3% R-Tolerance Rev. B |VDD − VSS| = 26 V to 33 V RAB = 100 kΩ |VDD − VSS| = 21 V to 26 V |VDD − VSS| = 26 V to 33 V |VDD − VSS| = 21 V to 26 V RWB RWA RWB RWA RWB RWA RWB RWA From 0x08C to 0x3FF From 0X03C to 0x3FF From 0X028 to 0x3FF From 0x000 to 0x35F From 0x000 to 0x3C3 From 0x000 to 0x3D7 From 0x0B4 to 0x3FF From 0x050 to 0x3FF From 0x032 to 0x3FF From 0x000 to 0x31E From 0x000 to 0x3AF From 0x000 to 0x3CD From 0x04B to 0x3FF From 0x028 to 0x3FF From 0x019 to 0x3FF From 0x000 to 0x3B4 From 0x000 to 0x3D7 From 0x000 to 0x3E6 From 0x064 to 0x3FF From 0x028 to 0x3FF From 0x019 to 0x3FF From 0x000 to 0x39B From 0x000 to 0x3D7 From 0x000 to 0x3E6 － 6/24 － AD5293 インターフェース・タイミング仕様 VDD = VSS = ±15 V、VLOGIC = 2.7 V～5.5 V、−40°C < TA < +105°C。特に指定がない限り、すべての仕様は TMIN～TMAX。 表 5. Limit1 Unit Test Conditions/Comments 20 10 10 10 ns min ns min ns min ns min SCLK cycle time SCLK high time SCLK low time SYNC to SCLK falling edge setup time t5 t6 t7 5 5 1 ns min ns min ns min Data setup time Data hold time SCLK falling edge to SYNC rising edge t8 4003 ns min Minimum SYNC high time t9 14 ns min SYNC rising edge to next SCLK fall ignored t104 1 ns min RDY rise to SYNC falling edge t114 40 ns max SYNC rise to RDY fall time t t t t t tRESET 2.4 410 1.5 450 450 20 µs max ns max ms max ns max ns max ns min RDY low time, RDAC register write command execute time (resistor performance mode) RDY low time, RDAC register write command execute time (normal mode) Software\hardware reset RDY low time, RDAC register read command execute time SCLK rising edge to SDO valid Minimum RESET pulse width (asynchronous) tPOWER-UP5 2 ms max Power-on time to half scale Parameter t1 t2 t3 t4 2 4 12 4 12 4 12 4 13 4 14 1 すべての入力信号は tR = tF = 1 ns/V (VDD の 10%から 90%)で規定し、(VIL + VIH)/2 の電圧レベルからの時間とします。 SCLK の最大周波数は 50 MHz。 3 RDAC レジスタ・コマンド動作については t12 と t13 を参照してください。 4 168 pF の容量負荷で、RPULL_UP = 2.2 kΩ (VLOGIC へ接続)。 5 電源電圧スルーレート = 2 V/ms (typ)。 2 0 0 C3 C2 C1 C0 D9 D8 DB0 (LSB) D7 D6 D5 DATA BITS CONTROL BITS 図 2.シフトレジスタの値 Rev. B D4 － 7/24 － D3 D2 D1 D0 07675-002 DB9 (MSB) AD5293 タイミング図 t4 SCLK t2 t7 t1 t9 t3 t8 SYNC t5 t6 X X C3 C2 D7 D6 D2 D1 D0 SDO t11 t10 t12 RDY tRESET RESET 07675-003 DIN 図 3.書込みタイミング SCLK t9 SYNC DIN X X C3 D0 D0 X X C3 D1 D0 t14 X t11 RDY t13 図 4.読出しタイミング Rev. B － 8/24 － X C3 D1 D0 07675-004 SDO AD5293 絶対最大定格 特に指定のない限り、TA = 25°C。 表 6. Parameter Rating VDD to GND VSS to GND VLOGIC to GND VDD to VSS VA, VB, VW to GND Digital Input and Output Voltage to GND EXT_CAP Voltage to GND IA, IB, IW Continuous RAB = 20 kΩ RAB = 50 kΩ, 100 kΩ Pulsed1 Frequency > 10 kHz Frequency ≤ 10 kHz Operating Temperature Range Maximum Junction Temperature (TJ max) Storage Temperature Range Reflow Soldering Peak Temperature Time at Peak Temperature Package Power Dissipation −0.3 V to +35 V +0.3 V to −25 V −0.3 V to +7 V 35 V VSS − 0.3 V, VDD + 0.3 V −0.3 V to VLOGIC +0.3 V −0.3 V to +7 V 熱抵抗 θJA はワーストケース条件で規定。すなわち表面実装パッケージ の場合、デバイスを回路ボードにハンダ付けした状態で規定。 表 7.熱抵抗 ±3 mA ±2 mA Package Type θJA θJC Unit 14-Lead TSSOP 931 20 °C/W MCC2/d3 MCC2/√d3 −40°C to +105°C 150°C −65°C to +150°C 1 JEDEC 2S2P テスト・ボード、自然空冷(0 m/sec～1 m/sec の空気流)。 ESDの注意 260°C 20 sec to 40 sec (TJ max − TA)/θJA 1 最大ピン電流は、スイッチの最大処理電流、パッケージ最大消費電力、A ピ ン、B ピン、W ピン内の任意の 2 ピン間の、設定された抵抗での最大入力電 圧により制約されます。 2 最大連続電流。 3 パルス・デューティ・ファクタ。 Rev. B 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 － 9/24 － ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知 されないまま放電することがあります。本製品は 当社独自の特許技術である ESD 保護回路を内蔵 してはいますが、デバイスが高エネルギーの静電 放電を被った場合、損傷を生じる可能性がありま す。したがって、性能劣化や機能低下を防止する ため、ESD に対する適切な予防措置を講じるこ とをお勧めします。 AD5293 ピン配置およびピン機能説明 RESET 1 14 RDY VSS 2 W 4 B 5 13 SDO AD5293 TOP VIEW Not to Scale 12 SYNC 11 SCLK 10 DIN VDD 6 9 GND EXT_CAP 7 8 VLOGIC 07675-005 A 3 図 5.ピン配置 表 8.ピン機能の説明 ピン番号 記号 説明 1 RESET ハードウェア・リセット・ピン。RDAC レジスタをミッドスケールに設定します。RESETは立上がり変化でアクティ ブになります。使用しない場合はRESETは VLOGIC に接続します。 2 VSS 負電源。単電源アプリケーションで 0 V へ接続してください。このピンは、0.1µF のセラミック・コンデンサと 10 µF のコンデンサでデカップリングする必要があります。 3 A RDAC のピン AVSS ≤ VA ≤ VDD。 4 W RDAC のワイパー・ピン W。VSS ≤ VW ≤ VDD。 5 B RDAC の B ピン。VSS ≤ VB ≤ VDD。 6 VDD 正の電源。このピンは、0.1 µF のセラミック・コンデンサと 10 µF のコンデンサでデカップリングする必要がありま す。 7 EXT_CAP 1 µF のコンデンサを EXT_CAP に接続します。このコンデンサの定格電圧は 7 V 以上である必要があります。 8 VLOGIC ロジック電源 2.7 V～5.5 V。このピンは、0.1 μF のセラミック・コンデンサと 10μF のコンデンサでデカップリングす る必要があります。 9 GND グラウンド・ピン、ロジック・グラウンド基準。 10 DIN シリアル・データ入力。このデバイスは、16 ビットのシフトレジスタを内蔵しています。データは、シリアル・クロ ック入力の立下がりエッジでレジスタに入力されます。 11 SCLK シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジでシフトレジスタに入力されます。 データは最大 50 MHz のレートで転送できます。 12 SYNC 立下がりエッジの同期信号。これは、入力データに対するフレーム同期信号です。SYNCがロー・レベルになると、入 力シフトレジスタがイネーブルされ、データは後続のクロックの立下がりエッジで入力されます。選択されたレジス タが、16 番目のクロック・サイクルの後のSYNCの立上がりエッジで更新されます。16 個目のクロック・サイクルの 前にSYNCをハイ・レベルにすると、SYNCの立上がりエッジは割込みとして機能するため、DAC は書込みシーケンス を無視します。 13 SDO シリアル・データ出力。このオープン・ドレイン出力には外付けのプルアップ抵抗が必要です。SDO ピンは、ディジ ーチェーン・モードまたはリードバック・モードでシリアル・レジスタからのデータを出力するときに使います。 14 RDY レディ・ピン。このアクティブ・ハイのオープン・ドレイン出力は、RDAC レジスタに対する書込み動作または読出 し動作の完了を表示します。 Rev. B － 10/24 － AD5293 代表的な性能特性 1.0 0.8 0.6 0.4 0.4 0.2 0.2 0 0 –0.2 –0.4 –0.4 –0.6 –0.6 –0.8 256 384 512 640 768 896 1023 CODE (Decimal) –1.0 0.4 0.3 0.3 DNL (LSB) 640 768 896 1023 0.2 0.1 0.2 0.1 0 0 –0.1 –0.1 20kΩ 50kΩ 100kΩ –0.2 –0.2 384 512 640 768 896 1023 CODE (Decimal) –0.3 07675-007 –40°C 256 +105°C +25°C 0 128 256 384 512 640 768 896 1023 CODE (Decimal) 図 10.コード対抵抗性能モードでの R-DNL 対公称抵抗 図 7.コード対抵抗性能モードでの R-DNL 対温度 1.0 20kΩ 50kΩ 100kΩ RAB = 20kΩ 0.8 0.6 0.6 0.4 0.4 INL (LSB) 0.8 0.2 TEMPERATURE = 25°C 0.2 0 0 –0.2 –0.2 –0.4 –0.4 0 128 256 384 512 640 768 896 1023 CODE (Decimal) 07675-010 +25°C –40°C –0.6 +105°C 図 8.コード対ノーマル・モードでの R-INL 対温度 –0.6 0 128 256 384 512 640 768 896 1023 CODE (Decimal) 図 11.コード対ノーマル・モードでの R-INL 対公称抵抗 － 11/24 － 07675-216 DNL (LSB) 0.4 1.0 512 TEMPERATURE = 2 5°C 0.5 128 384 0.6 0.5 0 256 図 9.コード対抵抗性能モードでの R-INL 対公称抵抗 RAB = 20kΩ –0.3 128 CODE (Decimal) 図 6.コード対抵抗性能モードでの R-INL 対温度 0.6 0 07675-211 128 07675-106 0 07675-215 –0.8 RAB = 20kΩ –1.0 INL (LSB) TEMPERATURE = 25°C 0.6 –0.2 Rev. B 20kΩ 50kΩ 100kΩ 0.8 INL (LSB) INL (LSB) 1.0 –40°C +25°C +105°C AD5293 0.15 0.15 0.10 0.10 DNL (LSB) –0.05 0 –0.05 –0.10 –0.10 256 384 512 640 768 –0.20 896 1023 CODE (Decimal) 0 128 256 384 512 0.8 0.6 0.5 0.2 INL (LSB) 1.0 0 –0.2 –1.0 –0.6 0 128 256 +105°C 384 512 640 768 896 1023 CODE (Decimal) –0.8 07675-014 –1.5 1023 0 –0.5 +25°C 896 TEMPERATURE = 25°C RAB = 20kΩ –40°C 768 図 15.コード対ノーマル・モードでの R-DNL 対公称抵抗 図 12.コード対ノーマル・モードでの R-DNL 対温度 1.5 640 CODE (Decimal) 20kΩ 50kΩ 100kΩ 0 128 256 384 512 640 768 896 1023 CODE (Decimal) 図 16.コード対抵抗性能モードでの INL 対公称抵抗 図 13.コード対抵抗性能モードでの INL 対温度 0.6 0.6 TEMPERATURE = 25°C RAB = 20kΩ 0.4 0.4 0.3 0.3 DNL (LSB) 0.5 0.5 0.2 0.1 0.2 0.1 0 0 –0.1 –0.1 128 256 384 512 640 768 20kΩ 50kΩ 100kΩ –0.2 896 CODE (Decimal) 1023 07675-015 0 +105°C +25°C –40°C –0.2 –0.3 0 128 256 384 512 640 768 896 CODE (Decimal) 図 14.コード対抵抗性能モードでの DNL 対温度 Rev. B 07675-207 128 07675-011 0 +105°C +25°C –40°C –0.20 07675-213 –0.15 –0.15 図 17.コード対抵抗性能モードでの DNL 対公称抵抗 － 12/24 － 1023 07675-203 DNL (LSB) 0 INL (LSB) TEMPERATURE = 25°C 0.05 0.05 DNL (LSB) 20kΩ 50kΩ 100kΩ RAB = 20kΩ AD5293 0.6 0.4 0.4 0.2 0.2 0 –0.2 –0.4 –0.4 –0.6 –0.6 128 256 384 512 640 768 896 1023 CODE (Decimal) –0.8 07675-018 0 512 640 768 896 1023 20kΩ 50kΩ 100kΩ 0 –0.08 –0.15 –0.12 RAB = 20kΩ –0.20 128 256 384 512 640 768 896 1023 CODE (Decimal) 0 512 640 768 896 1023 VDD = ±15V 0.18 ILOGIC 300 250 200 150 100 IDD 50 384 0.20 SUPPLY CURRENT I LOGIC (mA) 350 256 図 22.コード対ノーマル・モードでの DNL 対温度 VDD/VSS = ±15V VLOGIC = +5V 400 128 CODE (Decimal) 図 19.コード対ノーマル・モードでの DNL 対温度 450 TEMPERATURE = 25°C –0.16 0 0.16 0.14 0.12 0.1 0.08 0.06 0.04 0.02 10 20 30 40 50 60 70 80 90 100 TEMPERATURE (°C) 07675-022 –50 –40 –30 –20 –10 0 ISS 図 20.電源電流の温度特性 0 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 DIGITAL INPUT VOLTAGE (V) 4.0 4.5 図 23.デジタル入力電圧対電源電流 ILOGIC － 13/24 － 5.0 07675-057 0 07675-205 DNL (LSB) –0.04 –0.10 07675-019 DNL (LSB) 384 0.04 –0.05 SUPPLY CURRENT (nA) 256 0.08 0 Rev. B 128 図 21.コード対ノーマル・モードでの DNL 対温度 –40°C +25°C +105°C 0.05 0 CODE (Decimal) 図 18.コード対ノーマル・モードでの INL 対温度 0.10 TEMPERATURE = 25°C 0 –0.2 –0.8 20kΩ 50kΩ 100kΩ 0.6 INL (LSB) INL (LSB) 0.8 –40°C +25°C +105°C RAB = 20kΩ 07675-209 0.8 AD5293 700 20kΩ 50kΩ 100kΩ 500 400 300 200 100 0 0 256 512 CODE (Decimal) 768 1023 600 500 400 300 200 100 0 0 図 24.コード対可変抵抗器モード温度係数 ΔRWB/ΔT 512 CODE (Decimal) 768 1023 0 –5 0x200 –10 0x100 0x200 –10 0x100 0x080 –20 0x040 GAIN (dB) 0x080 –20 0x040 –25 0x020 –30 –30 0x010 –40 0x008 0x004 0x010 –35 –50 0x008 –40 0x001 100 1k 10k 100k 1M FREQUENCY (Hz) –70 10 07675-025 0x002 –50 10 0 0x200 –10 –10 0x100 10k 100k 1M 100kΩ 20kΩ 50kΩ –20 0x080 PSRR (dB) 0x040 0x020 0x010 0x008 –40 1k 図 28.周波数対コード対 100 kΩ ゲイン 0 –30 100 FREQUENCY (Hz) 図 25.周波数対コード対 20 kΩ ゲイン –20 0x002 –60 0x001 0x004 –45 0x020 07675-201 –15 GAIN (dB) 256 図 27.コード対可変抵抗器モード温度係数 ΔRWB/ΔT 0 GAIN (dB) VDD = 30V VSS= 0V 20kΩ 50kΩ 100kΩ 07675-024 600 POTENTIOMETER MODE TEMPCO (ppm/°C) VDD = 30V, VSS= 0V 07675-023 RHEOSTAT MODE TEMPCO (ppm/°C) 700 –30 –40 –50 0x004 –50 –60 100 1k 10k 100k FREQUENCY (Hz) 1M 1k 10k 100k FREQUENCY (Hz) 図 29.電源除去比(PSRR)の周波数特性 図 26.周波数対コード対 50 kΩ ゲイン Rev. B –70 100 － 14/24 － 1M 07675-026 –60 10 07674-200 0x002 0x001 AD5293 0 –15 –30 –40 –45 –60 –75 –60 –80 –100 –90 10k 100k –140 0.001 FREQUENCY (Hz) 8 50k – 150pF 50k – 250pF 100k – 0pF 100k – 75pF 100k – 150pF 100k – 250pF VDD/VSS = 30V/0V VA = VDD VB = VSS 7 700,000 600,000 500,000 400,000 300,000 200,000 6 5 4 20kΩ 3 50kΩ 2 100kΩ 1 0 8 16 32 64 CODE (Decimal) 128 256 512 07675-222 100,000 0 0 0 256 図 31.コード対最大帯域幅対ネット容量 35 VWB, CODE: FULL SCALE, NORMAL MODE 40 10 SYNC TIME (µs) 0 –8 –24 –32 –40 –0.5 図 32.大信号セトリング・タイム ゼロスケールからフルスケールまでのコード Rev. B 8 –16 07675-058 14 13 12 11 9 10 8 7 6 5 4 3 2 1 0 –1 –2 –5 15 20kΩ 50kΩ 100kΩ 20kΩ 50kΩ 100kΩ VWB, CODE: HALF-SCALE, NORMAL MODE VWB, CODE: HALF-SCALE, R-PERF MODE 0 1023 16 VWB, CODE: FULL SCALE, R-PERF MODE VOLTAGE (μV) VOLTAGE (V) 24 15 5 768 VDD/VSS = ±15V VA = VDD VB = VSS CODE = HALF CODE 32 VDD/VSS = 30V/0V VLOGIC = 5V VA = VDD VB = VSS 20 512 CODE (Decimal) 図 34.コード対理論最大電流 30 25 10 0 5 10 15 20 25 TIME (µs) 30 図 35.デジタル・フィードスルー － 15/24 － 35 40 45 07675-221 800,000 1 図 33.振幅対総合高調波歪み+ノイズ(THD + N) THEORETICAL IWB_MAX (mA) 20k – 0pF 20k – 75pF 20k – 150pF 20k – 250pF 50k – 0pF 50k – 75pF 900,000 0.1 AMPLITUDE (V rms) 図 30.総合高調波歪み+ノイズ(THD + N)の周波数特性 1,000,000 0.01 07675-029 1k 07675-027 –120 100 07675-220 –120 –105 BANDWIDTH (Hz) VDD/VSS = ±15V, CODE = HALF SCALE fIN = 1kHz NOISE BW = 22kHz 20kΩ 50kΩ 100kΩ –20 THD + N (dB) THD + N (dB) 0 VDD/VSS = ±15V CODE = HALF SCALE VIN = 1V rms Noise BW = 22kHz 20kΩ 50kΩ 100kΩ AD5293 80 1.2 VDD/VSS = ±15V VLOGIC = +5V VA = VDD VB = VSS 0.8 20kΩ 50kΩ 100kΩ 0.6 0.4 0.2 0 –0.2 –0.4 0 2 4 6 8 10 12 14 16 50 40 30 20 300 250 VDD/VSS = ±15V 20kΩ 50kΩ 100kΩ 200 150 100 10 20 30 40 50 60 70 80 90 100 TEMPERATURE (°C) 07675-056 50 0 –40 –30 –20 –10 0 26 30 VOLTAGE VDD/VSS 図 38.電圧対コード範囲> 1%抵抗偏差 図 36.最大変化グリッチ NUMBER OF CODES (AD5293) 100kΩ 60 0 21 07675-035 –2 TIME (µs) 図 37.コード範囲> 1%抵抗偏差の温度特性 Rev. B 50kΩ 10 –0.6 –0.8 VA = VDD VB = VSS TEMPERATURE = 25°C 20kΩ － 16/24 － 33 07675-219 VOLTAGE (V) NUMBER OF CODES (AD5293) 1.0 70 AD5293 テスト回路 図 39 ～図 44 に、仕様のセクションで使用したテスト条件を示します。 NC VA IW V+ = VDD ± 10% A V+ ~ B B 図 42.電源除去比(PSS、PSRR) 図 39.抵抗ポジションの非直線性誤差(可変抵抗器動作; R-INL、RDNL) +15V A DUT V+ VIN VMS DUT 2.5V +15V 0.1V RWB = IWB RWB CODE = 0x00 RW = 2 + A = NC IWB – 0.1V VSS TO VDD VDD DUT A VSS GND B ICM W +15V –15V GND GND NC +15V 図 41.ワイパー抵抗 Rev. B GND GND 07675-032 B –15V –15V NC W VOUT 図 43.ゲインの周波数特性 図 40.ポテンショメータ分圧器の非直線性誤差(INL、DNL) DUT OP42 B OFFSET GND W B W 07675-031 A V+ = VDD 1LSB = V+/2N 07675-036 NC = NO CONNECT VMS 07675-030 VMS ΔVMS PSRR (dB) = 20 log ΔV DD ΔVMS% PSS (%/%) = ΔVDD% W 07675-033 VDD NC = NO CONNECT –15V 図 44.同相モード・リーク電流 － 17/24 － 07675-037 DUT A W AD5293 動作原理 AD5293 デジタル・ポテンショメータは、ピン電圧範囲 VSS < VTERM < VDD 内のアナログ信号に対して真の可変抵抗として動作 するようにデザインされています。特許取得済みの±1%抵抗偏 差は、総合 RDAC 抵抗誤差を小さくすることに役立ちます。優 れた絶対値一致とオープン・ループ性能の改善により、全体シ ステム誤差が小さくなります。デジタル・ポテンショメータの ワイパー・ポジションは、RDAC レジスタの値により決定され ます。RDAC レジスタはスクラッチ・パッド・レジスタとして 機能し、ポテンショメータ・ワイパーを正しいポジションに位 置 さ せ るた めに 、 必 要に 応じ た 回 数の 値変 更 が 可能 です 。 RDAC レジスタに、標準の SPI シリアル・ペリフェラル・イン ターフェースを使って 16 ビットのデータ・ワードをロードする ことにより、任意のポジション値を書込むことができます。 シリアル・データ・インターフェース AD5293 は、SPI 規格や大部分の DSP と互換性を持つシリアル・ インターフェース(SYNC、SCLK、DIN、SDO)を内蔵しています。 データは SPI を介して各レジスタに書込むことができます。 シフトレジスタ AD5293 のシフトレジスタは 16 ビット幅です(図 2 参照)。16 ビッ ト・データ・ワードは、未使用の 2 ビット(0 に設定)、それに続 く 4 ビットのコントロール・ビットと 10 ビットのRDACデータ ビットから構成されています。データはMSBファースト(ビット 15 が先頭)でロードされます。4 ビットのコントロール・ビット は、ソフトウェア・コマンドの機能を指定します(表 10 参照)。 図 3 に、代表的な書込みシーケンスのタイミング図を示します。 SYNC ラインをロー・レベルにすると、書込みシーケンスが開 始されます。 SYNCピンは、DINピンからデータ・ワードが完全 にロードされるまでロー・レベルに維持する必要があります。 SYNCがハイ・レベルに戻ると、シリアル・データ・ワードが 表 10 の命令に従ってデコードされます。コマンド・ビット(Cx) が、デジタル・ポテンショメータの動作を制御します。データ ビット(Dx)は、デコードされたレジスタにロードされる値です。 AD5293 は、正常動作のために 16 ビット(1 フレーム)の倍数をカ ウントするカウンタを内蔵しています。例えば、AD5293 は 32 ビット・ワードで動作しますが、31 ビットまたは 33 ビット・ ワードで動作することはできません。AD5293 では、SYNCがハ イ・レベルのとき連続SCLKを必要としませんが、すべてのイン ターフェース・ピンは電源レール近くで動作して、デジタル入力 バッファでの消費電力を小さくする必要があります。 書込み保護機能 パワーアップ時に、RDACレジスタに対するシリアル・データ 入力レジスタ書込みコマンドがディスエーブルされます。コン トロール・レジスタのRDAC書込み保護ビットC1(表 11 と 表 12 参照)は、デフォルトで 0 に設定されます。これにより、ソフト ウェア・コマンドに無関係にRDACレジスタ値の変更が禁止され ます。ただし、ソフトウェア・リセット・コマンド(コマンド 3、 表 10 参照)またはハードウェアのRESETピンを使ってRDACレジ スタをミッドスケールへリフレッシュすることはできます。可 変抵抗ワイパー・ポジションの書込み(RDACレジスタの書込み) をイネーブルときは、コントロール・レジスタの書込み保護ビッ トC1 を先に設定する必要があります。これは、シリアル・デー タ入力レジスタにコマンド 4 をロードすることにより行われま す(表 10)。 基本動作 可変抵抗ワイパー・ポジション設定の基本モード( RDACレジス タの書込み)は、コマンド1 (表10参照)とワイパー・ポジショ ン・データをシリアル・データ入力レジスタにロードすること により実行されます。RDYピンを使って、RDACレジスタに対 する書込みコマンドの完了をモニタすることができます。コマ ンド2を使うと、RDACレジスタ値をリードバックすることがで きます(表10参照)。リードバック・コマンドを発行した後、 RDYピンをモニタして、次のSPI動作でデータがSDOへ読出し可 能になるタイミングを知ることができます。RDYピンをモニタ する代わりに、書込みまたは読出しコマンドを実行するとき最 小遅延を実現することもできます(表5)。表9 に、シリアル・デ ータ入力(DIN)ワード・シーケンスを示すアプリケーション・プ ログラミング例と、RDACに対する書込みと読出しでSDOピン に現れるシリアルデータ出力を16進数フォーマットで示します。 表 9.RDAC レジスタの書込み/読出し DIN SDO 0x1802 0x0500 0xXXXX 0x1802 0x0800 0x0000 0x0500 0x0100 1 RDACレジスタ RDAC レジスタは、デジタル・ポテンショメータのワイパー・ ポジションを直接制御します。例えば、RDAC レジスタに全ビ ット 0 をロードすると、ワイパーは可変抵抗の B ピンに接続さ れます。RDAC レジスタは標準のロジック・レジスタであるため、 許容変更回数には制限がありません。RDY ピン を使 って 、 RDAC レジスタに対する書込み動作または読出し動作の完了を モニタすることができます。AD5293 はパワーアップ時にミッ ドスケールに設定されます。 Rev. B － 18/24 － Action 1 Enable update of wiper position. Write 0x100 to the RDAC register. Wiper moves to ¼ full-scale position. Prepare data read from RDAC register. NOP (Instruction 0) sends a 16-bit word out of SDO, where the last 10 bits contain the contents of the RDAC register. X =不定 シャットダウン・モード AD5293 は、ソフトウェア・シャットダウン・コマンド(表 10 の コマンド 6 参照)を実行してLSBに 1 を設定することにより、シャ ットダウン・モードにすることができます。この機能は、RDAC をピンAが開放で、ワイパーWがピンBに接続される特別な状態 にします。RDACレジスタ値は、シャットダウン・モードになる ことにより変化しません。ただし、シャットダウン・モードでは 表 10 に示すすべてのコマンドがサポートされます。 AD5293 SDOピンにはオープン・ドレインのNチャンネルFETが内蔵され ており、この機能を使う場合、プルアップ抵抗が必要です。図 45に示すように、前のパッケージのSDOピンを次のパッケージ のDINピンに接続する必要があります。SDO/DINインターフェ ースにプルアップ抵抗と容量負荷があると、隣接デバイス間の 遅延時間が大きくなるため、クロック周期を長くする必要が生 ずることもあります。 リセット ハードウェアRESETピンがロー・レベルからハイ・レベルへの 変化すると、RDACレジスタにミッドスケールがロードされま す。コマンド 3 を実行することによりソフトウェアからAD5293 をリセットすることもできます(表 10 参照)。コントロール・レ ジスタにはデフォルト・ビットが設定されます( 表 12)。 2個のAD5293をディジーチェーン接続すると、32ビットのデータ が必要になります。先頭の16ビットがU2に、次の16ビットがU1 に行きます。32ビットがすべてそれぞれのシリアル・レジスタ に入力されるまで、 SYNC をロー・レベルに維持しておく必要 があります。動作が完了すると、 SYNC はハイ・レベルになり ます。 抵抗性能モード このモードでは、各コードで±1%の抵抗偏差を保証する(すなわ ちコード=ハーフスケール、RWB =10 kΩ ± 100 Ω)新しい特許取得 済みの 1%端子間抵抗偏差機能が開始されます。±1%の抵抗偏差 を実現するコードについては、表 2 と 表 4 を参照してください。 抵抗性能モードは、コントロール・レジスタのビットC2 を設定 することにより開始されます(表 11 と 表 12 参照)。セトリン グ・タイム(typ)を 図 32 に示します。 VLOGIC AD5293 MOSI MICROCONTROLLER SCLK SS ディジーチェーン動作 シリアル・データ出力ピン(SDO)は2つの機能を持っています。 このピンは、コマンド 2 (表10参照)を使ってワイパー設定値の読 出しに使うことができます。あるいは、複数デバイスのディジー チェーン接続に使うことができます。残りの命令は、複数のデバ イスをディジーチェーン接続して同時動作させた場合に有効で す。ディジーチェーン接続は、最小のポート・ピン数でICの制 御を可能にします。 DIN AD5293 DIN SDO U1 U2 SYNC SCLK SDO SCLK 07675-039 SYNC RP 2.2kΩ 図 45.SDO を使ったディジーチェーン接続 表 10.コマンド動作の真理値表 Data Bits[B9:B0]1 Command Bits[B13:B10] Command C3 C2 C1 C0 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Operation 0 0 0 0 0 X X X X X X X X X X NOP command. Do nothing. 1 0 0 0 1 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Write contents of serial register data to RDAC. 2 0 0 1 0 X X X X X X X X X X Read RDAC wiper setting from SDO output in the next frame. 3 0 1 0 0 X X X X X X X X X X Reset. Refresh RDAC with midscale code. 4 0 1 1 0 X X X X X X X D2 D1 X Write contents of serial register data to control register. 5 0 1 1 1 X X X X X X X X X X Read control register from SDO output in the next frame. 6 1 0 0 0 X X X X X X X X X D0 Software power-down. D0 = 0 (normal mode). D0 = 1 (device placed in shutdown mode). 1 X = don’t care. 表 11.コントロール・レジスタのビット・マップ D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 X1 X1 X1 X1 X1 X1 X1 C2 C1 X1 1 X = don’t care. 表 12.コントロール・レジスタの機能 Register Name Bit Name Description Control C2 Calibration enable. 0 = resistor performance mode (default). 1 = normal mode. C1 RDAC register write protect. 0 = locks the wiper position through the digital interface (default). 1 = allows update of wiper position through digital interface. Rev. B － 19/24 － AD5293 RDACアーキテクチャ 最適性能を実現するため、アナログ・デバイセズはすべてのデジ タル・ポテンショメータに対してRDACセグメント化アーキテ クチャの特許を取得しました。特に、AD5293 では 3 ステージ・ セグメント化を採用しています(図 46 参照)。AD5293 ワイパ ー・スイッチは、トランスミッション・ゲートCMOS回路とVDD から駆動されるゲート電圧によりデザインされています。 デジタル的に設定される出力抵抗(W ピンと A ピンの間の RWA および W ピンと B ピンの間の RWB)は、全電源範囲および温度範 囲で最大±1%の絶対抵抗誤差となるようにキャリブレーションさ れます。このため、W ピンと B ピンとの間のデジタル的に設定 する出力抵抗を決定する一般式は次のようになります。 RWB (D ) D R AB 1024 (1) ここで、 D は、10 ビット RDAC レジスタにロードされるバイナリ・コー ド・データの 10 進数表示。 RAB はピン間抵抗。 A RL 機械的ポテンショメータと同様に、W ピンとピン A との間の RDAC 抵抗も、デジタルに制御された相補的な抵抗 RWA を発生 します。RWA も最大 1%の絶対抵抗誤差となるようにキャリブレ ーションされます。RWA は最大抵抗値から開始して、ラッチに ロードされるデータが大きくなるほど、減少します。この動作 の一般式は次のようになります。 RM RL SW RM RW W RWA (D) RW 10-BIT ADDRESS DECODER RM 1024 D R AB 1024 (2) ここで、 D は、10 ビット RDAC レジスタにロードされるバイナリ・コー ド・データの 10 進数表示。 RAB はピン間抵抗。 RL RM RL 07675-040 B ゼロ・スケール状態では、有限な合計ワイパー抵抗が 120Ωとな ります。デバイスの動作する設定に関らず、A ピン―Bピン間、 Wピン―Aピン間、W ピン―Bピン間の電流を最大連続電流±3 mA または 表 6 に規定するパルス電流に制限するように注意する必 要があります。そうしないと、内部スイッチ・コンタクトの性 能低下または破壊が生ずる恐れがあります。 図 46.簡略化した RDAC 回路 ポテンショメータ分圧器のプログラミング 可変抵抗のプログラミング 電圧出力動作 AD5293 は、2 ピンのみを可変抵抗として使用すると、可変抵抗 器モードで動作します。未使用ピンはフローティングのままにす るか、Wピンに接続することができます(図 47 参照)。 A W B A W B VIN W B 07675-041 A A W B 図 47.可変抵抗器モードの構成 ピンAとピンBの間の公称抵抗(RAB)は、20 kΩ、50 kΩ、100 kΩの ものがあり、ワイパー・ピンからアクセスされるタップ・ポイ ント数は 1024 です。RDACラッチ内の 10 ビット・データがデ コードされて、1024 通りのワイパー設定の内の 1 つを選択しま す。AD5293 は、±1%抵抗偏差キャリブレーション機能を内蔵し (デフォルトでイネーブル)、コントロール・レジスタのビット C2 を設定することにより、イネーブル/ディスエーブルするこ とができます(表 11 と 表 12 参照)。 Rev. B デジタル・ポテンショメータは、Aピン―Bピン間の入力電圧に 比例した分圧電圧をワイパー―Bピン間およびワイパー―Aピン 間に容易に発生することができます。GNDに対するVDDの極性 (これは正極性)とは異なり、Bに対するA、Aに対するW、Bに対 するWの各電圧にはいずれの極性も可能です。 － 20/24 － VOUT 07675-042 可変抵抗器動作—1%抵抗偏差 図 48.ポテンショメータ・モード構成 AD5293 簡単化ためにワイパー抵抗の影響を無視する場合、A ピンを 30 V に、B ピンをグラウンドにそれぞれ接続すると、ワイパー (W)―B ピン間に 0 V から開始して 30 V より 1 LSB 低い値まで の出力電圧が発生します。電圧の各 LSB は、ピン A とピン B に 加えた電圧をポテンショメータ分圧器のポジション数 1024 で除 算した値に等しくなります。ピン A とピン B に与えられた任意 の入力電圧に対して、グラウンドを基準とした VW の出力電圧 を決める式は、次のように表されます。 D 1024 D VA VB 1024 1024 AD5293の正側VDD電源と負側VSS電源により、3端子デジタル・ ポテンショメータ動作の動作範囲が決定されます。VDD または VSSを超えてピンA、ピンB、ピンWに入力される電源信号は、 内蔵の順方向バイアス・ダイオードによりクランプされます(図 50参照)。 VDD (3) A 分圧器モード時にワイパー・ポジション更新レートを最適化する ときは、コントロール・レジスタのビットC2 を設定することに より、内蔵の±1%抵抗偏差キャリブレーション機能をディスエ ーブルすることが推奨されます(表 10 参照)。 分圧器モードでのデジタル・ポテンショメータの動作は、温度 に対して正確な動作になります。可変抵抗器モードと異なり、 出力電圧は主に内部抵抗 RWA と RWB の比に依存し、絶対値には 依存しません。したがって、温度ドリフトは 5 ppm/°C に減少し ます。 EXT_CAPコンデンサ パワーアップ時とAD5293 の動作中に、1 µFのコンデンサを EXT_CAPピンとGNDとの間に接続する必要があります (図 49 参 照)。このコンデンサの定格電圧は 7 V以上である必要があります。 AD5293 C1 1µF W B VSS 07675-044 VW (D) ピン電圧の動作範囲 図 50.VDD と VSS により設定される最大ピン電圧 AD5293のグラウンド・ピンは、主にデジタル・グラウンド基準 として使われます。デジタル・グラウンド・バウンズを最小に するため、AD5293のグラウンド・ピンは共通グラウンドから離 れた所で接続する必要があります。AD5293に対するデジタル入 力コントロール信号はデバイス・グラウンド・ピン(GND)を基 準として、仕様のセクションに規定するロジック・レベルを満 たす必要があります。 パワーアップ・シーケンス EXT_CAP ピンA、ピンB、ピンWでの電圧コンプライアンスを制限するダ イオードが内蔵されているため(図50)、ピンA、ピンB、ピンW に電圧を加える前に先にVDDとVSSを加えることが重要です。そ うしないと、ダイオードが順方向バイアスされて、意図せずに VDD とVSS に電源が接続されてしまいます。最適なパワーアッ プ・シーケンスは、GND、VSS 、VLOGIC 、VDD 、 デジタル入力、 VA、VB、VWの順序です。パワーアップ・シーケンスVA、VB、 VW 、デジタル入力の順は、VDD 、VSS 、 VLOGIC の投入後であれば、 重要ではありません。 07675-043 GND 図 49. EXT_CAP ピンのハードウェア構成 パワーアップ・シーケンスと電源のランプ・レートに無関係に、 VLOGIC 投入後、パワーオン・プリセットが起動し、ミッドスケ ール値がRDACレジスタに転送されます。 Rev. B － 21/24 － AD5293 アプリケーション情報 高電圧DAC 高精度DAC AD5293 は、出力電圧が 33 Vにもなる高電圧DACとして構成す ることができます。回路を 図 51 に示します。出力は次式で表 されます。 特別に小さくした電圧範囲に対してデバイスの分解能を最適化す ることにより、AD5293 を高精度DACとして構成することができ ます。これは、図 53 に示すように、RDACの両側に外付け抵抗 を接続することにより実現されます。±1%抵抗偏差仕様の改善 により、ディスクリート抵抗の不一致による誤差が大幅に小さ くなります。 D 1.2 V 1024 R2 1 R 1 (4) ここで、D は 0～1023 の 10 進コード値。 VOUT (D) VDD VDD U2 U1 AD5293 AD8512 AD5293 U1B 20kΩ V– B VDD U2 R2 20kΩ VOUT AD8512 B OP1177 07675-153 R3 図 53.分解能の最適化 図 51.高電圧 DAC 可変ゲイン計装アンプ 出力ブースタ付きのプログラマブルな電圧源 大電流の調整が必要となるレーザー・ダイオード・ドライバま たはチューナブル・レーザのようなアプリケーションの場合、 ブースト電圧源の使用を検討することができます(図 52 参照)。 U3 2N7002 VOUT VIN 図 54 に示すように、AD5293 や ADG1207 と AD8221 との組み合 わせにより、データ・アクイジション・システム用の優れた計装 アンプが構成されます。データ・アクイジション・システムは低 歪み、かつ低ノイズであるため、様々なADCの前でシグナル・ コンディショニングを行うことができます。 ADG1207 CC B W U2 OP184 VDD RBIAS SIGNAL LD +VIN1 IL AD5293 +VIN4 07675-155 U1 AD5293 A –VIN1 AD8221 –VIN4 図 52.プログラマブルなブースト電圧源 VSS この回路では、オペアンプの反転入力が VOUT をデジタル・ポテ ンショメータで設定されたワイパー電圧に等しく維持します。 負荷電流は、N チャンネル FET (U3)を経由して電源から供給さ れます。N チャンネル FET の電力処理能力は、(VIN − VOUT) × IL の電力消費に十分対応できる必要があります。この回路は 33 V 電源で最大 100 mA を出力することができます。 Rev. B VOUT V+ ±1% V– R2 R1 R1 － 22/24 － VOUT 07675-156 U1A V+ D1 (5) R1 ((1024 D )1024) RAB R3 VDD RBIAS ADR512 R3 (D 1024 RAB ) V DD 07675-154 VOUT (D) 図 54.データ・アクイジション・システム ゲインは、式 6 を使って次のように計算することができます。 G(D) 1 49.4 kΩ (D 1024) R AB (6) AD5293 入力は C1 により AC 結合され、減衰させられた後に、U2、U3、 U4B により構成されるウインドウ・コンパレータに入力されます。 U6 を使って、信号をゼロ基準として設定します。コンパレータ の上限はオフセットの上に設定されるため、この例では入力が 2.502 V～2.497 V の範囲(すなわち 0.005 V ウインドウ)に入るごと にハイ・パルスが出力されます。信号がウインドウを通過するご とに AD5293 が更新されるように、この出力がチップ・セレクト 信号と AND 結合されます。デバイスの定期的更新を回避するた め、チップ・セレクト信号を 1 個ではなく 2 個のパルスとして設 定する必要があります。 オーディオ・ボリューム・コントロール AD5293 は優れた THD 性能と高電圧機能を持つため、デジタ ル・ボリューム・コントロールに最適です。AD5293 は、オー ディオ減衰器として使い、ゲイン・アンプに直接接続すること ができます。任意の時間にボリューム・レベルに大きなステッ プ変化が発生すると、オーディオ信号の突然の不連続が発生し て、可聴ジッパー・ノイズになります。これを防止するため、 ゼロ・クロス・ウインドウ検出器をCSラインに挿入して、デバ イス更新をオーディオ信号がウインドウを横切るまで遅延させる ことができます。入力信号は絶対 0 V レベルではなく任意の DC レベル上で動作することがあるため、このケースのゼロ・クロ スは信号の AC 結合を意味し、DC オフセット・レベルは信号ゼ ロ基準点になります。 図 55 で、下側のトレースは、ゼロ・クロス・ウインドウの近く で信号が変化すると、ボリューム・レベルが 1/4 スケールから フルスケールまで変化することを表しています。 ジッパー・ノイズを小さくする構成とこの構成の使用から得ら れる結果を、それぞれ 図 56 と 図 55 に示します。 1 2 07675-158 CHANNEL 1 FREQ = 20.25kHz 1.03V p-p 図 55.ジッパー・ノイズ検出器 C1 VIN 1µF 5V R1 100kΩ R2 200Ω R4 90kΩ C3 0.1µF U2 VCC ADCMP371 GND 5V U6 R3 100kΩ VDD AD5293 A 4 –15V 7408 6 1 5 SYNC 2 +15V VSS U4A W 20kΩ 7408 SYNC SCLK SCLK SDIN SDIN U5 V+ VOUT V– B –15V GND 07675-157 V+ AD8541 V– U3 VCC ADCMP371 GND U1 C2 0.1µF U4B +5V R5 10kΩ +15V +5V 図 56.ジッパー・ノイズ削減機能付きのオーディオ・ボリューム・コントロール Rev. B － 23/24 － AD5293 外形寸法 5.10 5.00 4.90 14 8 4.50 4.40 4.30 6.40 BSC 1 7 PIN 1 0.65 BSC 1.20 MAX 0.15 0.05 COPLANARITY 0.10 0.30 0.19 0.20 0.09 SEATING PLANE 8° 0° 0.75 0.60 0.45 061908-A 1.05 1.00 0.80 COMPLIANT TO JEDEC STANDARDS MO-153-AB-1 図 57.14 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP] (RU-14) 寸法: mm オーダー・ガイド Model1 RAB (kΩ) Resolution Temperature Range Package Description Package Option AD5293BRUZ-20 AD5293BRUZ-20-RL7 AD5293BRUZ-50 AD5293BRUZ-50-RL7 AD5293BRUZ-100 AD5293BRUZ-100-RL7 20 20 50 50 100 100 1,024 1,024 1,024 1,024 1,024 1,024 −40°C to +105°C −40°C to +105°C −40°C to +105°C −40°C to +105°C −40°C to +105°C −40°C to +105°C 14-Lead TSSOP 14-Lead TSSOP 14-Lead TSSOP 14-Lead TSSOP 14-Lead TSSOP 14-Lead TSSOP RU-14 RU-14 RU-14 RU-14 RU-14 RU-14 1 Z = RoHS 準拠製品。 Rev. B － 24/24 －