正誤表 この製品のデータシートに間違いがありましたので、お詫びして訂正いたします。 この正誤表は、2015 年 3 月 30 日現在、アナログ・デバイセズ株式会社で確認した誤りを 記したものです。 なお、英語のデータシート改版時に、これらの誤りが訂正される場合があります。 正誤表作成年月日： 2015 年 3 月 30 日 製品名： AD5755 対象となるデータシートのリビジョン(Rev)：Rev.0 訂正箇所：日本語版データシート Rev.0 の 4 ページの「仕様」の表 1 について、英語版データシー トの改版に伴い、一部コメントが変更となっております。 最新の内容に関しては、英語版のデータシートを必ずご確認いただくことを推奨させていただいてお ります。 日本語版データシート Rev.0 英語版データシート Rev.D 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹 芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大 阪 MT ビル 2 号 電話 06（6350）6868 ダイナミック消費電力制御付きの 4チャンネル、16ビット、シリアル入力 4 mA～20 mA出力 / 電圧出力DAC AD5755 ます。これは、チップ消費電力を最小にするように最適化され た DC/DC ブースト・コンバータを使用して、7.4 V～29.5 V の 出力ドライバ電圧をレギュレーションすることにより実現して います。 特長 16 ビットの分解能と単調性 温度管理のために消費電力をダイナミック制御 電流出力ピンと電圧出力ピンを同一端子に接続可能 電流出力範囲: 0 mA～20 mA、4 mA～20 mA、 または 0 mA～24 mA 最大総合未調整誤差(TUE): ±0.05% 電圧出力範囲(20%の範囲外許容): 0 V～5 V、0 V～10 V、±5 V、 ±10 V 最大総合未調整誤差(TUE): ±0.04% オフセットとゲインをユーザ設定可能 診断機能を内蔵 リファレンス電圧(最大±10 ppm/°C)を内蔵 温度範囲: −40°C～+105°C このデバイスは、最大 30 MHz のクロック・レートで動作し、 かつ標準 SPI、QSPI™、MICROWIRE™、DSP、マイクロコント ローラの各インターフェース規格と互換性を持つ多機能 3 線式 シリアル・インターフェースを採用しています。また、このイ ンターフェースには、オプションの CRC-8 パケット・エラー・ チェック機能とインターフェース動作をモニタするウォッチド ッグ・タイマ機能も内蔵されています。 製品のハイライト 1. 2. 3. アプリケーション 温度管理のために消費電力をダイナミック制御 16 ビット性能 マルチチャンネル 関連製品 プロセス制御 アクチュエータ制御 PLC 製品ファミリー: AD5755-1、AD5757 外付けリファレンス電圧: ADR445、ADR02 デジタル・アイソレータ: ADuM1410、ADuM1411 電源: ADP2302、ADP2303 その他の関連製品については AD5755 product pageを参照して ください。 概要 AD5755 は、−26.4 V～+33 V の電源範囲で動作する電圧および 電流出力クワッド DAC であり、内蔵のダイナミック消費電力 制御機能により電流モードでのパッケージ消費電力を最小にし 機能ブロック図 AVCC 5.0V AVSS –15V AGND AVDD +15V SWx DVDD VBOOST_x 7.4V TO 29.5V DGND LDAC DC-TO-DC CONVERTER SCLK SDIN SYNC SDO CLEAR DIGITAL INTERFACE IOUT_x + FAULT ALERT GAIN REG A OFFSET REG A AD1 AD0 REFIN CURRENT AND VOLTAGE OUTPUT RANGE SCALING RSET_x +VSENSE_x VOUT_x –VSENSE_x DAC CHANNEL A REFERENCE DAC CHANNEL B DAC CHANNEL C AD5755 DAC CHANNEL D 07304-100 REFOUT DAC A NOTES 1. x = A, B, C, AND D. 図 1. Rev. 0 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2011 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD5755 目次 特長......................................................................................................1 コントロール・レジスタ ............................................................34 アプリケーション ..............................................................................1 リードバック動作 ........................................................................37 概要......................................................................................................1 デバイス機能 ....................................................................................39 製品のハイライト ..............................................................................1 故障出力 ........................................................................................39 関連製品..............................................................................................1 電圧出力の短絡保護 ....................................................................39 機能ブロック図 ..................................................................................1 オフセットとゲインのデジタル調整.........................................39 改訂履歴..............................................................................................2 書込み時のステータス・リードバック.....................................39 詳細機能ブロック図 ..........................................................................3 非同期クリア ................................................................................40 仕様......................................................................................................4 パケット・エラーのチェック.....................................................40 AC性能特性 ....................................................................................7 ウォッチドッグ・タイマ ............................................................40 タイミング特性 ..............................................................................8 出力アラート ................................................................................40 絶対最大定格 .................................................................................... 11 内蔵リファレンス電圧 ................................................................40 ESDの注意 ....................................................................................11 電流設定外付け抵抗 ....................................................................40 ピン配置およびピン機能説明 ........................................................12 スルーレートのデジタル制御.....................................................41 代表的な性能特性 ............................................................................15 電圧出力........................................................................................15 消費電力制御 ................................................................................41 電流出力........................................................................................19 DC/DCコンバータ ........................................................................41 DC/DCブロック............................................................................23 AIcc電源要求—スタティック ......................................................43 リファレンス電圧 ........................................................................24 AICC電源要求—変化時.................................................................43 全体................................................................................................25 アプリケーション情報 ....................................................................45 同じ端子での電圧出力範囲と電流出力範囲 .............................45 用語....................................................................................................26 動作原理............................................................................................28 内蔵RSETを使う電流出力モード .................................................45 DACアーキテクチャ....................................................................28 高精度リファレンス電圧の選択.................................................45 AD5755 のパワーオン状態..........................................................28 誘導負荷の駆動 ............................................................................46 シリアル・インターフェース ....................................................29 過渡電圧保護 ................................................................................46 伝達関数........................................................................................29 マイクロプロセッサ・インターフェース.................................46 レジスタ............................................................................................30 レイアウトのガイドライン.........................................................46 出力の書込み/イネーブルを行う設定シーケンス....................31 電流絶縁型インターフェース.....................................................47 範囲の変更と再設定 ....................................................................31 外形寸法............................................................................................48 データ・レジスタ ........................................................................32 オーダー・ガイド ........................................................................48 改訂履歴 5/11—Revision 0: Initial Version Rev. 0 － 2/48 － AD5755 詳細機能ブロック図 AVCC 5.0V AVSS –15V DVDD DGND LDAC CLEAR SCLK SDIN SYNC SDO AGND INPUT SHIFT REGISTER AND CONTROL STATUS REGISTER REFOUT REFIN SWA POWER-ON RESET FAULT ALERT AVDD +15V DC-TO-DC CONVERTER POWER CONTROL 16 INPUT REG A + DAC REG A 16 7.4V TO 29.5V VSEN1 REG R2 DAC A VSEN2 R3 GAIN REG A OFFSET REG A IOUT_A R1 WATCHDOG TIMER (SPI ACTIVITY) RSET_A +VSENSE_A VREF REFERENCE BUFFERS VBOOST_A VOUT RANGE SCALING DAC CHANNEL A VOUT_A –VSENSE_A AD0 AD5755 DAC CHANNEL B DAC CHANNEL C RSET_B, RSET_C, RSET_D DAC CHANNEL D +VSENSE_B, +VSENSE_C, +VSENSE_D VOUT_B, VOUT_C, VOUT_D SWB, SWC, SWD 図 2. Rev. 0 － 3/48 － VBOOST_B, VBOOST_C, VBOOST_D 07304-001 IOUT_B, IOUT_C, IOUT_D AD1 AD5755 仕様 特に指定がない限り、AVDD = VBOOST_x = 15 V; AVSS = −15 V; DVDD = 2.7 V～5.5 V; AVCC = 4.5 V～5.5 V; DC/DC コンバータをディスエーブ ル; AGND = DGND = GNDSWx = 0 V; REFIN = 5 V; 電圧出力: RL = 1 kΩ、CL = 220 pF; 電流出力: RL = 300 Ω; すべての仕様は TMIN～TMAX で 規定。 表 1. Parameter1 VOLTAGE OUTPUT Output Voltage Ranges Resolution ACCURACY Total Unadjusted Error (TUE) B Version A Version TUE Long-Term Stability Relative Accuracy (INL) Differential Nonlinearity (DNL) Zero-Scale Error Zero-Scale TC2 Bipolar Zero Error Bipolar Zero TC2 Offset Error Offset TC2 Gain Error Gain TC2 Full-Scale Error Full-Scale TC2 Min Max Unit 0 0 −5 −10 5 10 +5 +10 V V V V 0 0 −6 −12 6 12 +6 +12 V V V V 16 −0.04 −0.03 −0.25 −0.075 −0.006 −0.008 −1 −0.03 −0.03 −0.03 −0.03 −0.03 Resolution ±0.0032 ±0.02 35 ±0.0012 ±0.0012 ±0.002 ±2 ±0.002 ±1 ±0.002 ±2 ±0.004 ±3 ±0.002 ±2 12/6 1 +0.04 +0.03 +0.25 +0.075 +0.006 +0.008 +1 +0.03 +0.03 +0.03 +0.03 +0.03 2.2 1.4 16/8 10 2 0.06 50 24 0 0 4 16 24 20 20 % FSR % FSR % FSR % FSR ppm FSR % FSR % FSR LSB % FSR ppm FSR/°C % FSR ppm FSR/°C % FSR ppm FSR/°C % FSR ppm FSR/°C % FSR ppm FSR/°C V V ppm FSR mA kΩ nF µF Ω µV/V µV AVDD/AVSS must have minimum 2.2 V headroom on output AVDD must have minimum 2.2 V headroom on output AVDD/AVSS must have minimum 2.2 V headroom on output TA = 25°C TA = 25°C Drift after 1000 hours, TJ = 150°C 0 V to 5 V, 0 V to 10 V, ±5 V, ±10 V ranges On overranges Guaranteed monotonic Drift after 1000 hours, ¾ scale output, TJ = 150°C, AVSS = −15 V Programmable by user, defaults to 16 mA typical level For specified performance External compensation capacitor of 220 pF connected mA mA mA Bits ACCURACY (EXTERNAL RSET) Total Unadjusted Error (TUE) Rev. 0 AVDD must have minimum 2.2 V headroom on output Bits 1 1 20 DC Output Impedance DC PSRR DC Crosstalk CURRENT OUTPUT Output Current Ranges Test Conditions/Comments AVSS = −15 V, loaded and unloaded OUTPUT CHARACTERISTICS2 Headroom Footroom Output Voltage Drift vs. Time Short-Circuit Current Load Capacitive Load Stability Typ Assumes ideal resistor － 4/48 － AD5755 Parameter1 B Version A Version TUE Long-Term Stability Relative Accuracy (INL) Differential Nonlinearity (DNL) Offset Error Offset Error Drift2 Gain Error Gain TC2 Full-Scale Error Full-Scale TC2 DC Crosstalk ACCURACY (INTERNAL RSET) Total Unadjusted Error (TUE)3, 4 B Version Min Typ Max Unit −0.05 −0.2 ±0.009 ±0.04 100 +0.05 +0.2 % FSR % FSR ppm FSR % FSR LSB % FSR ppm FSR/°C % FSR ppm FSR/°C % FSR ppm FSR/°C % FSR −0.006 −1 −0.05 −0.05 −0.05 +0.05 +0.05 Guaranteed monotonic External RSET TUE Long-Term Stability Relative Accuracy (INL) −0.006 +0.006 Relative Accuracy (INL) −0.004 +0.004 % FSR TA = 25°C Differential Nonlinearity (DNL) −1 +1 LSB Guaranteed monotonic Offset Error3,4 −0.05 −0.04 +0.05 +0.04 % FSR % FSR ppm FSR/°C % FSR % FSR ppm FSR/°C % FSR % FSR ppm FSR/°C % FSR Offset Error Drift2 Gain Error Gain TC2 Full-Scale Error3,4 −0.12 −0.06 −0.14 −0.1 Full-Scale TC2 DC Crosstalk4 OUTPUT CHARACTERISTICS2 Current Loop Compliance Voltage ±0.009 +0.04 180 ±0.007 ±6 ±0.002 ±9 ±0.007 ±14 −0.011 VBOOST_x − 2.4 +0.14 +0.11 +0.35 +0.2 Drift after 1000 hours, TJ = 150°C % FSR % FSR % FSR % FSR ppm FSR % FSR A Version −0.14 −0.11 −0.35 −0.2 ±0.005 ±4 ±0.004 ±3 ±0.008 ±5 0.0005 +0.006 +1 +0.05 Test Conditions/Comments +0.12 +0.06 +0.14 +0.1 VBOOST_x − 2.7 Resistive Load Output Impedance DC PSRR REFERENCE INPUT/OUTPUT Reference Input2 Reference Input Voltage DC Input Impedance Reference Output Output Voltage Reference TC2 Output Noise (0.1 Hz to 10 Hz)2 Noise Spectral Density2 Output Voltage Drift vs. Time2 Capacitive Load2 Load Current Short-Circuit Current Line Regulation2 Rev. 0 100 0.02 TA = 25°C Drift after 1000 hours, TJ = 150°C TA = 25°C TA = 25°C TA = 25°C Internal RSET V Output Current Drift vs. Time 90 140 TA = 25°C 1000 ppm FSR ppm FSR Ω 1 MΩ µA/V Drift after 1000 hours, ¾ scale output, TJ = 150°C External RSET Internal RSET The dc-to-dc converter has been characterized with a maximum load of 1 kΩ, chosen such that compliance is not exceeded; see Figure 52and DC-DC MaxV bits in Table 25 4.95 45 5 150 5.05 V MΩ For specified performance 4.995 −10 5 ±5 7 100 180 1000 9 10 3 5.005 +10 V ppm/°C µV p-p nV/√Hz ppm nF mA mA ppm/V TA = 25°C － 5/48 － At 10 kHz Drift after 1000 hours, TJ = 150°C See Figure 63 See Figure 64 AD5755 Parameter1 Min Load Regulation2 Thermal Hysteresis2 DC-TO-DC Switch Switch On Resistance Switch Leakage Current Peak Current Limit Oscillator Oscillator Frequency 11.5 Maximum Duty Cycle DIGITAL INPUTS2 VIH, Input High Voltage VIL, Input Low Voltage Input Current Pin Capacitance DIGITAL OUTPUTS2 SDO, ALERT VOL, Output Low Voltage VOH, Output High Voltage High Impedance Leakage Current High Impedance Output Capacitance FAULT VOL, Output Low Voltage VOL, Output Low Voltage VOH, Output High Voltage POWER REQUIREMENTS AVDD AVSS DVDD AVCC AIDD AISS Typ Unit Test Conditions/Comments 95 160 5 ppm/mA ppm ppm See Figure 63 First temperature cycle Second temperature cycle 0.425 10 0.8 Ω nA A 13 Max 14.5 % 2.6 V V µA pF Per pin Per pin 0.4 V V Sinking 200 µA Sourcing 200 µA +1 µA pF 0.4 V V V 33 −10.8 5.5 5.5 10.5 V V V V mA 7 −8.8 7.5 mA mA 9.2 11 mA mA 1 2.7 mA mA 1 mA mW JEDEC compliant 2 0.8 +1 −1 DVDD − 0.5 −1 2.5 0.6 3.6 9 −26.4 2.7 4.5 8.6 −11 AICC IBOOST5 Power Dissipation This oscillator is divided down to give the dc-to-dc converter switching frequency At 410 kHz dc-to-dc switching frequency 89.6 −1.7 DICC MHz 173 1 10 kΩ pull-up resistor to DVDD At 2.5 mA 10 kΩ pull-up resistor to DVDD Voltage output mode on all channels, output unloaded, over supplies Current output mode on all channels, Voltage output mode on all channels, output unloaded, over supplies Current output mode on all channels VIH = DVDD, VIL = DGND, internal oscillator running, over supplies Output unloaded, over supplies Per channel, voltage output mode, output unloaded, over supplies Per channel, current output mode AVDD = 15 V, AVSS = −15 V, dc-to-dc converter enable, current output mode, outputs disabled 温度範囲は-40 °C～+105 °C です。typ 値は+25 °C の値です。 デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。 内蔵 RSET を使う電流出力の場合、オフセット、フルスケール、TUE の測定値には DC クロストークが含まれません。 測定は 4 チャンネルすべてをイネーブルし、同 じコードをロードして行います。 4 詳細については、内蔵 RSET を使う電流出力モードのセクションを参照してください。 5 図 54～図 57 の効率のプロットには IBOOST の静止電流が含まれます。 2 3 Rev. 0 － 6/48 － AD5755 AC性能特性 特に指定がない限り、AVDD = VBOOST_x = 15 V; AVSS = −15 V; DVDD = 2.7 V～5.5 V; AVCC = 4.5 V～5.5 V; DC/DC コンバータをディスエーブ ル; AGND = DGND = GNDSWx = 0 V; REFIN = 5 V; 電圧出力: RL = 2 kΩ、CL = 220 pF; 電流出力: RL = 300 Ω; すべての仕様は TMIN～TMAX で 規定。 表 2. Parameter1 DYNAMIC PERFORMANCE Voltage Output Output Voltage Settling Time Min Typ Max Unit Test Conditions/Comments 1.9 150 6 25 1 2 0.15 µs µs µs V/µs nV-sec nV-sec mV nV-sec nV-sec LSB p-p 5 V step to ±0.03% FSR, 0 V to 5 V range 10 V step to ±0.03% FSR, 0 V to 10 V range 100 mV step to 1 LSB (16-bit LSB), 0 V to 10 V range 0 V to 10 V range 150 83 nV/√Hz dB Measured at 10 kHz, midscale output, 0 V to 10 V range 200 mV 50 Hz/60 Hz sine wave superimposed on power supply voltage 15 See test conditions/ comments 0.15 µs ms To 0.1% FSR (0 mA to 24 mA) See Figure 48, Figure 49, and Figure 50 LSB p-p 16-bit LSB, 0 mA to 24 mA range 0.5 nA/√Hz Measured at 10 kHz, midscale output, 0 mA to 24 mA range 11 18 13 Slew Rate Power-On Glitch Energy Digital-to-Analog Glitch Energy Glitch Impulse Peak Amplitude Digital Feedthrough DAC to DAC Crosstalk Output Noise (0.1 Hz to 10 Hz Bandwidth) Output Noise Spectral Density AC PSRR Current Output Output Current Settling Time Output Noise (0.1 Hz to 10 Hz Bandwidth) Output Noise Spectral Density 1 デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。 Rev. 0 － 7/48 － 0 V to 10 V range 16-bit LSB, 0 V to 10 V range AD5755 タイミング特性 特に指定がない限り、AVDD = VBOOST_x = 15 V; AVSS = −15 V; DVDD = 2.7 V～5.5 V; AVCC = 4.5 V～5.5 V; DC/DC コンバータをディスエーブ ル; AGND = DGND = GNDSWx = 0 V; REFIN = 5 V; 電圧出力: RL = 1 kΩ、CL = 220 pF; 電流出力: RL = 300 Ω; すべての仕様は TMIN～TMAX で 規定。 表 3. Parameter1, 2, 3 Limit at TMIN, TMAX Unit Description t1 t2 t3 t4 33 13 13 13 ns min ns min ns min ns min SCLK cycle time SCLK high time SCLK low time SYNC falling edge to SCLK falling edge setup time t5 13 ns min 24th/32nd SCLK falling edge to SYNC rising edge (see Figure 77) t6 198 ns min SYNC high time t7 t8 t9 5 5 20 ns min ns min µs min 5 µs min Data setup time Data hold time SYNC rising edge to LDAC falling edge (all DACs updated or any channel has digital slew rate control enabled) SYNC rising edge to LDAC falling edge (single DAC updated) t10 10 ns min LDAC pulse width low t11 500 ns max LDAC falling edge to DAC output response time t12 µs max DAC output settling time t13 t14 t15 t16 See the AC Performance Characteristics section 10 5 40 21 ns min µs max ns max µs min CLEAR high time CLEAR activation time SCLK rising edge to SDO valid SYNC rising edge to DAC output response time (LDAC = 0) (all DACs updated) 5 µs min SYNC rising edge to DAC output response time (LDAC = 0) (single DAC updated) t17 500 ns min LDAC falling edge to SYNC rising edge t18 800 ns min RESET pulse width t194 20 µs min SYNC high to next SYNC low (digital slew rate control enabled) (all DACs updated) 5 µs min SYNC high to next SYNC low (digital slew rate control disabled) (single DAC updated) 1 デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。 すべての入力信号は tRISE = tFALL = 5 ns (DVDD の 10%から 90%)で規定し、1.2 V の電圧レベルからの時間とします。 3 図 3～図 6 参照。 4 この規定値は、書込みサイクル中 LDACがロー・レベルに維持される場合に適用されます。その他の場合については t9 を参照。 2 Rev. 0 － 8/48 － AD5755 t1 SCLK 1 2 24 t3 t6 t2 t4 t5 SYNC t8 t7 SDIN t19 MSB LSB t10 t10 t9 LDAC t17 t12 t11 VOUT_x LDAC = 0 t12 t16 VOUT_x t13 CLEAR t14 VOUT_x 07304-002 t18 RESET 図 3.シリアル・インターフェースのタイミング図 SCLK 1 1 24 24 t6 SYNC MSB LSB MSB LSB INPUT WORD SPECIFIES REGISTER TO BE READ SDO MSB NOP CONDITION LSB MSB UNDEFINDED LSB SELECTED REGISTER DATA CLOCKED OUT t15 図 4.リードバック・タイミング図 Rev. 0 － 9/48 － 07304-003 SDIN AD5755 1 2 MSB SCLK SDIN SDO R/W DUT_ AD1 DUT_ AD0 SDO DISABLED X X X DB15 DB14 DB1 DB0 SDO_ ENAB STATUS STATUS STATUS STATUS 図 5.ステータス・リードバック―書込み時 200µA VOH (MIN) OR VOL (MAX) CL 50pF 200µA IOH 図 6.SDO タイミング図の負荷回路 Rev. 0 － 10/48 － 07304-005 TO OUTPUT PIN IOL 07304-004 SYNC AD5755 絶対最大定格 特に指定のない限り、TA = 25 °C。最大 100 mA までの過渡電流 では SCR ラッチ・アップは生じません。 表 4. Parameter Rating AVDD, VBOOST_x to AGND, DGND AVSS to AGND, DGND AVDD to AVSS AVCC to AGND DVDD to DGND Digital Inputs to DGND −0.3 V to +33 V +0.3 V to −28 V −0.3 V to +60 V −0.3 V to +7 V −0.3 V to +7 V −0.3 V to DVDD + 0.3 V or +7 V (whichever is less) −0.3 V to DVDD + 0.3 V or +7 V (whichever is less) −0.3 V to AVDD + 0.3 V or +7 V (whichever is less) AVSS to VBOOST_x or 33 V if using the dc-to-dc circuitry AVSS to VBOOST_x or 33 V if using the dc-to-dc circuitry AVSS to VBOOST_x or 33 V if using the dc-to-dc circuitry −0.3 to +33 V −0.3 V to +0.3 V Digital Outputs to DGND REFIN, REFOUT to AGND VOUT_x to AGND +VSENSE_x, −VSENSE_x to AGND IOUT_x to AGND SWx to AGND AGND, GNDSWx to DGND Operating Temperature Range (TA) Industrial1 Storage Temperature Range Junction Temperature (TJ max) 64-Lead LFCSP θJA Thermal Impedance2 Power Dissipation Lead Temperature Soldering 1 2 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 ESDの注意 −40°C to +105°C −65°C to +150°C 125°C 20°C/W (TJ max − TA)/θJA JEDEC industry standard J-STD-020 チップ内の消費電力を抑えて、ジャンクション温度を 125 °C 以下に維持す る必要があります。 JEDEC 4 層テスト・ボードを使用。 Rev. 0 － 11/48 － ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 AD5755 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 RSET_C RSET_D REFOUT REFIN COMPLV_D –VSENSE_D +VSENSE_D COMPDCDC_D VBOOST_D VOUT_D IOUT_D AVSS COMPLV_C –VSENSE_C +VSENSE_C VOUT_C ピン配置およびピン機能説明 PIN 1 INDICATOR 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 AD5755 TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 COMPDCDC_C IOUT_C VBOOST_C AVCC SWC GNDSWC GNDSWD SWD AVSS SWA GNDSWA GNDSWB SWB AGND VBOOST_B IOUT_B NOTES 1. THIS EXPOSED PADDLE SHOULD BE CONNECTED TO THE POTENTIALOF THE AVSS PIN, OR, ALTERNATIVELY, IT CAN BE LEFT ELECTRICALLY UNCONNECTED. IT IS RECOMMENDED THAT THE PADDLE BE THERMALLY CONNECTED TO A COPPER PLANE FOR ENHANCED THERMAL PERFORMANCE. 07304-006 POC RESET AVDD COMPLV_A –VSENSE_A +VSENSE_A COMPDCDC_A VBOOST_A VOUT_A IOUT_A AVSS COMPLV_B –VSENSE_B +VSENSE_B VOUT_B COMPDCDC_B 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 RSET_B RSET_A REFGND REFGND AD0 AD1 SYNC SCLK SDIN SDO DVDD DGND LDAC CLEAR ALERT FAULT 図 7.ピン配置 表 5.ピン機能の説明 ピン 番号 記号 説明 1 RSET_B 2 RSET_A 3 4 REFGND REFGND 外付けの高精度低ドリフト 15 kΩ電流設定抵抗をこのピンに接続して、IOUT_Bの温度ドリフト性能を向上させることが できます。デバイス機能のセクションを参照してください。 外付けの高精度低ドリフト 15 kΩ電流設定抵抗をこのピンに接続して、IOUT_Aの温度ドリフト性能を向上させることが できます。デバイス機能のセクションを参照してください。 内蔵リファレンスに対するグラウンド基準ポイント。 内蔵リファレンスに対するグラウンド基準ポイント。 5 AD0 ボード上の被テスト・デバイス(DUT)のアドレス・デコード。 6 7 AD1 SYNC 8 SCLK 9 10 SDIN SDO 11 12 13 DVDD DGND LDAC 14 CLEAR Rev. 0 ボード上の DUT のアドレス・デコード。 アクティブ・ロー入力。これは、シリアル・インターフェースのフレーム同期信号です。SYNCがロー・レベルのと き、データは SCLK の立下がりエッジで転送されます。 シリアル・クロック入力。データは、SCLK の立上がりエッジで入力シフトレジスタに入力されます。最大 30 MHz のクロック速度で動作します。 シリアル・データ入力。データは、SCLK の立下がりエッジで有効である必要があります。 シリアル・データ出力。リードバック・モードでシリアル・レジスタからのデータを駆動するときに使います。図 4 と 図 5 を参照してください。 デジタル電源。電圧範囲は 2.7 V～5.5 V。 デジタル・グラウンド。 ロードDACロジック入力(アクティブ・ロー・レベル)。DACレジスタの更新に使われ、更新されるとDAC出力が変化 します。このピンをロー・レベルに固定すると、アドレス指定されたDACデータ・レジスタがSYNCの立上がりエッ ジで更新されます。書込みサイクルでLDACをハイ・レベルにすると、DAC入力レジスタが更新されますが、DAC出 力の更新はLDACの立下がりエッジでのみ行われます(図 3 参照)。このモードを使用すると、すべてのアナログ出力を 同時に更新することができます。LDACピンは解放のままにしないでください。 アクティブ・ハイのエッジ検出入力。このピンをアサートすると、出力電流と出力電圧が予め設定したクリア・コー ド・ビット設定値に設定されます。クリアできるようにイネーブルされたチャンネルのみがクリアされます。詳細に ついては、デバイス機能のセクションを参照してください。CLEARがアクティブのとき、DAC出力レジスタへの書 込みはできません。 － 12/48 － AD5755 ピン 番号 記号 説明 15 ALERT アクティブ・ハイの出力。予め設定しておいた時間の間インターフェース・ピンでSPI動作がなかったときに、この ピンがアサートされます。詳細については、デバイス機能のセクションを参照してください。 16 FAULT アクティブ・ローの出力。電流モードで断線が検出されたとき、電圧モードで短絡が検出されたとき、PECエラーが 検出されたとき、または温度上昇が検出されたとき、このピンがロー・レベルになります(デバイス機能のセクション 参照)。オープン・ドレイン出力。 17 POC パワーオン状態。このピンを使って、パワーオン状態を指定します。このピンは、パワーオン時またはデバイス・リ セット時に読込まれます。POC = 0 の場合、電圧チャンネルと電流チャンネルがスリーステート・モード状態でデバ イスがパワーアップします。POC = 1 の場合、電圧出力チャンネルはグラウンドへ 30 kΩ プルダウン抵抗が接続され た状態で、電流チャンネルはスリーステート・モードの状態で、それぞれデバイスがパワーアップします。 18 RESET アクティブ・ローのハードウェア・リセット入力。 19 AVDD 正アナログ電源。電圧範囲は 9 V～33 V。 20 COMPLV_A VOUT_A 出力バッファに対するオプションの補償コンデンサ接続。このピンと VOUT_A ピンの間に 220 pF のコンデンサを 接続すると、電圧出力は最大 2 µF を駆動できるようになります。このコンデンサを接続すると出力アンプの帯域幅が 狭くなるため、セトリング・タイムが大きくなることに注意してください。 21 −VSENSE_A VOUT_A の負電圧出力負荷接続に対する検出接続。規定動作のためにはこのピンを AGND ± 3.0 V 以内に維持する必要 があります。 22 +VSENSE_A VOUT_A の正電圧出力負荷接続に対する検出接続。 23 COMPDCDC_A DC/DC補償コンデンサ。このピンとグラウンドの間に 10 nFのコンデンサを接続します。チャンネルAのDC/DCコン バータ帰還ループをレギュレーションするために使います。あるいは、外付け補償抵抗を使う場合、グラウンドとこ のピンの間にコンデンサと直列に抵抗を接続します(詳細については、DC/DCコンバータの補償コンデンサセクショ ン内の AICC電源要求—変化時のセクションと デバイス機能のセクションを参照)。 24 VBOOST_A チャンネルAの電流出力ステージの電源(図 72 参照)。これはまた、VOUT_xステージの電源でもあり、DC/DCコンバー タにより 15 Vにレギュレーションされています。デバイスのDC/DC機能を使うときは、図 78 に示すように接続しま す。 25 VOUT_A DAC チャンネル A のバッファ付きアナログ出力電圧。 26 IOUT_A DAC チャンネル A の電流出力ピン。 27 AVSS 負のアナログ電源ピン。電圧範囲は−10.8 V～−26.4 V。 28 COMPLV_B VOUT_B 出力バッファに対するオプションの補償コンデンサ接続。このピンと VOUT_B ピンの間に 220 pF のコンデンサを 接続すると、電圧出力は最大 2 µF を駆動できるようになります。このコンデンサを接続すると出力アンプの帯域幅が 狭くなるため、セトリング・タイムが大きくなることに注意してください。 29 −VSENSE_B VOUT_B の負電圧出力負荷接続に対する検出接続。規定動作のためにはこのピンを AGND ± 3.0 V 以内に維持する必要 があります。 30 +VSENSE_B VOUT_B の正電圧出力負荷接続に対する検出接続。 31 VOUT_B DAC チャンネル B のバッファ付きアナログ出力電圧。 32 COMPDCDC_B DC/DC補償コンデンサ。このピンとグラウンドの間に 10 nFのコンデンサを接続します。チャンネルBのDC/DCコンバ ータ帰還ループをレギュレーションするために使います。あるいは、外付け補償抵抗を使う場合、グラウンドとこの ピンの間にコンデンサと直列に抵抗を接続します(詳細については、DC/DCコンバータの補償コンデンサセクション 内の AICC電源要求—変化時のセクションと デバイス機能のセクションを参照)。 33 IOUT_B DAC チャンネル B の電流出力ピン。 34 VBOOST_B チャンネルBの電流出力ステージの電源(図 72 参照)。これはまた、VOUT_xステージの電源でもあり、DC/DCコンバー タにより 15 Vにレギュレーションされています。デバイスのDC/DC機能を使うときは、図 78 に示すように接続しま す。 35 AGND アナログ回路に対するグラウンド基準ポイント。このピンは 0 V へ接続する必要があります。 36 SWB チャンネルBのDC/DC回路のスイッチング出力。デバイスのDC/DC機能を使うときは、図 78 に示すように接続しま す。 37 GNDSWB DC/DC スイッチング回路のグラウンド接続。このピンは常にグラウンドに接続する必要があります。 38 GNDSWA DC/DC スイッチング回路のグラウンド接続。このピンは常にグラウンドに接続する必要があります。 39 SWA チャンネルAのDC/DC回路のスイッチング出力。デバイスのDC/DC機能を使うときは、図 78 に示すように接続しま す。 40 AVSS 負のアナログ電源ピン。電圧範囲は−10.8 V～−26.4 V。単電源モードでデバイスを使う場合、このピンを 0 V へ接続 することができます。 41 SWD チャンネルDのDC/DC回路のスイッチング出力。デバイスのDC/DC機能を使うときは、図 78 に示すように接続しま す。 42 GNDSWD DC/DC スイッチング回路のグラウンド接続。このピンは常にグラウンドに接続する必要があります。 43 44 GNDSWC SWC DC/DC スイッチング回路のグラウンド接続。このピンは常にグラウンドに接続する必要があります。 45 AVCC DC/DC 回路の電源。 Rev. 0 チャンネルCのDC/DC回路のスイッチング出力。デバイスのDC/DC機能を使うときは、図 78 に示すように接続しま す。 － 13/48 － AD5755 ピン 番号 記号 説明 46 VBOOST_C チャンネルCの電流出力ステージの電源(図 72 参照)。これはまた、VOUT_xステージの電源でもあり、DC/DCコンバー タにより 15 Vにレギュレーションされています。デバイスのDC/DC機能を使うときは、図 78 に示すように接続しま す。 47 IOUT_C DAC チャンネル C の電流出力ピン。 48 COMPDCDC_C DC/DC補償コンデンサ。このピンとグラウンドの間に 10 nFのコンデンサを接続します。チャンネルCのDC/DCコンバ ータ帰還ループをレギュレーションするために使います。あるいは、外付け補償抵抗を使う場合、グラウンドとこの ピンの間にコンデンサと直列に抵抗を接続します(詳細については、DC/DCコンバータの補償コンデンサセクション 内の AICC電源要求—変化時のセクションと デバイス機能のセクションを参照)。 49 VOUT_C DAC チャンネル C のバッファ付きアナログ出力電圧。 50 +VSENSE_C VOUT_C の正電圧出力負荷接続に対する検出接続。 51 −VSENSE_C VOUT_C の負電圧出力負荷接続に対する検出接続。規定動作のためにはこのピンを AGND ± 3.0 V 以内に維持する必要 があります。 52 COMPLV_C VOUT_C 出力バッファに対するオプションの補償コンデンサ接続。このピンと VOUT_C ピンの間に 220 pF のコンデンサを 接続すると、電圧出力は最大 2 µF を駆動できるようになります。このコンデンサを接続すると出力アンプの帯域幅が 狭くなるため、セトリング・タイムが大きくなることに注意してください。 53 AVSS 負のアナログ電源ピン。 54 IOUT_D DAC チャンネル D の電流出力ピン。 55 VOUT_D DAC チャンネル D のバッファ付きアナログ出力電圧。 56 VBOOST_D チャンネルDの電流出力ステージの電源(図 72 参照)。これはまた、VOUT_xステージの電源でもあり、DC/DCコンバー タにより 15 Vにレギュレーションされています。デバイスのDC/DC機能を使うときは、図 78 に示すように接続しま す。 57 COMPDCDC_D DC/DC補償コンデンサ。このピンとグラウンドの間に 10 nFのコンデンサを接続します。チャンネルDのDC/DCコン バータ帰還ループをレギュレーションするために使います。あるいは、外付け補償抵抗を使う場合、グラウンドとこ のピンの間にコンデンサと直列に抵抗を接続します(詳細については、DC/DCコンバータの補償コンデンサセクショ ン内の AICC電源要求—変化時のセクションと デバイス機能のセクションを参照)。 58 +VSENSE_D VOUT_D の正電圧出力負荷接続に対する検出接続。 59 −VSENSE_D VOUT_D の負電圧出力負荷接続に対する検出接続。規定動作のためにはこのピンを AGND ± 3.0 V 以内に維持する必要 があります。 60 COMPLV_D VOUT_D 出力バッファに対するオプションの補償コンデンサ接続。このピンと VOUT_D ピンの間に 220 pF のコンデンサを 接続すると、電圧出力は最大 2 µF を駆動できるようになります。このコンデンサを接続すると出力アンプの帯域幅が 狭くなるため、セトリング・タイムが大きくなることに注意してください。 61 REFIN 外部リファレンス電圧入力。 62 REFOUT 内蔵リファレンス電圧出力。REFOUT と REFGND の間に 0.1 µF のコンデンサを接続することが推奨されます。 63 RSET_D 外付けの高精度低ドリフト 15 kΩ電流設定抵抗をこのピンに接続して、IOUT_Dの温度ドリフト性能を向上させることが できます。デバイス機能のセクションを参照してください。 64 RSET_C 外付けの高精度低ドリフト 15 kΩ電流設定抵抗をこのピンに接続して、IOUT_Cの温度ドリフト性能を向上させることが できます。デバイス機能のセクションを参照してください。 EPAD エクスポーズド・パッド。このエクスポーズド・パッドは、AVSS ピンの電位に接続するか、または、未接続のままに しておくことができます。熱性能強化のために、パッドを銅プレーンへ熱的に接続することが推奨されます。 Rev. 0 － 14/48 － AD5755 代表的な性能特性 電圧出力 0.0015 0.0015 ±10V RANGE AVDD = +15V ±5V RANGE AVSS = –15V +10V RANGE TA = 25°C +5V RANGE +10V RANGE WITH DCDC 0.0010 0.0010 INL (%FSR) 0 0 +5V RANGE MAX INL ±5V RANGE MAX INL +5V RANGE MIN INL ±5V RANGE MIN INL AVDD = +15V AVSS = –15V OUTPUT UNLOADED –0.0005 –0.0005 0 10k 20k 30k 40k 50k 60k CODE –0.0015 –40 40 60 80 100 1.0 0.6 0.8 0.6 DNL ERROR (%FSR) 0.4 0.2 0 –0.2 –0.4 0.4 0.2 –0.2 –0.4 –0.6 –0.8 –0.8 10k 20k 30k 40k 50k 60k CODE –1.0 –40 07304-024 0 –20 0 20 40 60 TEMPERATURE (°C) 80 100 図 12.微分非直線性誤差の温度特性 図 9.DAC コード対微分非直線性誤差 0.012 0.006 0.002 TOTAL UNADJUSTED ERROR (%FSR) ±10V RANGE AVDD = +15V ±5V RANGE AVSS = –15V +10V RANGE TA = 25°C +5V RANGE +10V RANGE WITH DCDC 0.004 0 –0.002 –0.004 –0.006 –0.008 0 10k 20k 30k 40k 50k CODE 60k +5V RANGE +10V RANGE ±5V RANGE ±10V RANGE 0.010 0.008 AVDD = +15V AVSS = –15V OUTPUT UNLOADED 0.006 0.004 0.002 0 –0.002 –0.004 –0.006 –40 07304-025 –0.010 DNL ERROR MAX DNL ERROR MIN 0 –0.6 –1.0 AVDD = +15V AVSS = –15V ALL RANGES 07304-128 ±10V RANGE AVDD = +15V ±5V RANGE AVSS = –15V +10V RANGE TA = 25°C +5V RANGE +10V RANGE WITH DCDC 0.8 DNL ERROR (LSB) 20 図 11.積分非直線性誤差の温度特性 1.0 TOTAL UNADJUSTED ERROR (%FSR) 0 TEMPERATURE (°C) 図 8.DAC コード対積分非直線性誤差 –20 0 20 40 60 TEMPERATURE (°C) 図 13.総合未調整誤差の温度特性 図 10.DAC コード対総合未調整誤差 Rev. 0 –20 07304-127 –0.0010 07304-023 –0.0010 +10V RANGE MAX INL ±10V RANGE MAX INL +10V RANGE MIN INL ±10V RANGE MIN INL － 15/48 － 80 100 07304-129 INL ERROR (%FSR) 0.0005 0.0005 AD5755 0.012 0.010 +5V RANGE +10V RANGE ±5V RANGE ±10V RANGE 0.008 0.006 AVDD = +15V AVSS = –15V OUTPUT UNLOADED 0.006 +5V RANGE +10V RANGE ±5V RANGE ±10V RANGE 0.008 GAIN ERROR (%FSR) 0.004 0.002 0 AVDD = +15V AVSS = –15V OUTPUT UNLOADED 0.004 0.002 0 –0.002 –0.002 0 20 40 60 80 100 TEMPERATURE (°C) –0.006 –40 –20 0.0010 0.0010 ZERO-SCALE ERROR (%FSR) 0.0015 0 –0.0005 +5V RANGE +10V RANGE AVDD = +15V AVSS = –15V OUTPUT UNLOADED –0.0025 –40 –20 0 20 40 60 80 100 TEMPERATURE (°C) 100 80 100 –0.0005 +5V RANGE +10V RANGE ±5V RANGE ±10V RANGE AVDD = +15V AVSS = –15V OUTPUT UNLOADED –0.0010 –0.0020 –40 –20 0 20 40 60 TEMPERATURE (°C) 図 18.ゼロスケール誤差の温度特性 0.0020 0.0025 0.0020 0.0015 0.0015 0.0010 INL EROR (%FSR) BIPOLAR ZERO ERROR (%FSR) 80 0 図 15.オフセット誤差の温度特性 0.0010 0.0005 0 ±5V RANGE ±10V RANGE –0.0005 –0.0005 0 20 40 60 80 TEMPERATURE (°C) 100 07304-134 –0.0020 –20 0V TO 10V RANGE MAX INL 0V TO 10V RANGE MIN INL TA = 25°C AVSS = –26.4V FOR AVDD > +26.4V 0 –0.0015 –0.0015 –0.0020 –40 0.0005 –0.0010 AVDD = +15V AVSS = –15V OUTPUT UNLOADED –0.0010 10 15 20 25 SUPPLY (V) 図 19. AVDD/|AVSS|対積分非直線性誤差 図 16.バイポーラ・ゼロ誤差の温度特性 Rev. 0 60 0.0005 –0.0015 07304-133 OFFSET (%FSR) 0.0005 –0.0020 40 図 17.ゲイン誤差の温度特性 0.0015 –0.0015 20 TEMPERATURE (°C) 図 14.フルスケール誤差の温度特性 –0.0010 0 07304-136 –20 07304-132 –0.006 –40 07304-135 –0.004 –0.004 － 16/48 － 30 07304-034 FULL-SCALE ERROR (%FSR) 0.010 AD5755 1.0 0.4 0.2 DNL ERROR MAX DNL ERROR MIN 0 AVDD = +15V AVSS = –15V ±10V RANGE TA = 25°C OUTPUT UNLOADED 8 OUTPUT VOLTAGE (V) 0.6 DNL ERROR (%FSR) 12 AVDD = +15V AVSS = –15V ALL RANGES TA = 25°C AVSS = –26.4V FOR AVDD > +26.4V 0.8 –0.2 –0.4 –0.6 4 0 –4 –8 15 20 25 –12 –5 07304-138 –1.0 10 30 SUPPLY (V) OUTPUT VOLTAGE (V) 0 4 0 –4 –0.004 10 15 20 25 30 –12 –5 SUPPLY (V) 5 10 15 TIME (µs) 図 24.フルスケールの負ステップ 図 21.AVDD/|AVSS|対総合未調整誤差 0.0020 15 8mA LIMIT, CODE = 0xFFFF 16mA LIMIT, CODE = 0xFFFF OUTPUT VOLTAGE (V) 0.0010 0.0005 0 –0.0005 AVDD = +15V AVSS = –15V ±10V RANGE TA = 25°C –0.0015 –12 –8 –4 0 4 8 12 OUTPUT CURRENT (mA) 16 5 0 –5 –10 –15 20 –20 0 1 2 3 TIME (µs) 図 25.D/A グリッチ 図 22.出力アンプのソース/シンク能力 － 17/48 － 4 5 07304-039 –0.0010 –16 0x7FFF TO 0x8000 0x8000 TO 0x7FFF AVDD = +15V AVSS = –15V +10V RANGE TA = 25ºC 10 07304-036 OUTPUT VOLTAGE DELTA (V) 0 07304-038 –8 –0.008 07304-035 TOTAL UNADJUSTED ERROR (%FSR) AVDD = +15V AVSS = –15V ±10V RANGE TA = 25°C OUTPUT UNLOADED 8 0.002 Rev. 0 15 12 0V TO 10V RANGE MAX INL 0V TO 10V RANGE MIN INL TA = 25°C AVSS = –26.4V FOR AVDD > +26.4V 0.004 –0.0020 –20 10 図 23.フルスケールの正ステップ 0.008 0.0015 5 TIME (µs) 図 20. AVDD/|AVSS|対微分非直線性誤差 0.006 0 07304-037 –0.8 AD5755 40 20 OUTPUT VOLTAGE (mV) 10 5 0 –5 0 –20 –40 –60 POC = 1 POC = 0 –80 AVDD = +15V AVSS = –15V ±10V RANGE TA = 25°C INT_ENABLE = 1 –100 –10 –120 0 1 2 3 4 5 6 7 8 9 10 TIME (s) –140 07304-040 –15 0 AVDD = +15V AVSS = –15V VOUT_X PSRR (dB) OUTPUT VOLTAGE (µV) –20 0 –100 1 2 3 4 5 6 7 8 9 10 AVDD = +15V VBOOST = +15V AVSS = –15V TA = 25°C –40 –60 –80 –120 10 07304-041 0 TIME (µs) 20 15 10 5 0 –5 –10 0 25 50 75 100 TIME (µs) 125 07304-043 AVDD = +15V AVSS = –15V TA = 25°C –20 1k 10k 100k 1M 図 30.VOUT_x PSRR の周波数特性 25 –15 100 FREQUENCY (Hz) 図 27.ピーク to ピーク・ノイズ(帯域幅 100 kHz) OUTPUT VOLTAGE (mV) 10 –100 –200 図 28.パワーアップ時の VOUT_x 変化 Rev. 0 8 0 ±10V RANGE OUTPUT UNLOADED TA = 25°C 100 –25 6 図 29.出力イネーブル時の VOUT_x 変化 200 –300 4 TIME (µs) 図 26.ピーク to ピーク・ノイズ(帯域幅 0.1 Hz～10 Hz ) 300 2 － 18/48 － 10M 07304-045 OUTPUT VOLTAGE (µV) 60 AVDD = +15V AVSS = –15V ±10V RANGE TA = 25°C OUTPUT UNLOADED 07304-044 15 AD5755 電流出力 0.0010 0.0025 0.0005 –0.0005 –0.0015 4mA TO 4mA TO 4mA TO 4mA TO –0.0025 0 20mA, 20mA, 20mA, 20mA, 10000 EXTERNAL RSET EXTERNAL RSET , WITH DC-TO-DC CONVERTER INTERNAL RSET INTERNAL RSET , WITH DC-TO-DC CONVERTER 20000 30000 40000 50000 60000 CODE 0.0006 0.0004 0 –0.0002 –0.0006 –0.0008 20 40 60 80 100 0.0020 0.4 0.2 0 –0.2 –0.4 –0.6 –0.8 0 10000 20mA, 20mA, 20mA, 20mA, EXTERNAL R SET EXTERNAL R SET , WITH DC-TO-DC CONVERTER INTERNAL R SET INTERNAL R SET , WITH DC-TO-DC CONVERTER 20000 30000 40000 50000 60000 CODE 0.0010 0.0005 0mA TO 20mA RANGE MAX INL 4mA TO 20mA RANGE MIN INL 0mA TO 24mA RANGE MIN INL 0 –0.0005 –0.0010 AVDD = +15V AVSS = –15V –0.0015 –0.0020 –40 07304-150 4mA TO 4mA TO 4mA TO 4mA TO 4mA TO 20mA RANGE MAX INL 0mA TO 24mA RANGE MAX INL 0mA TO 20mA RANGE MIN INL 0.0015 –20 0 20 40 60 80 100 TEMPERATURE (°C) 07304-153 INTEGRAL NONLINEARITY ERROR (%FSR) 0.6 図 35.積分非直線性の温度特性、外付け RSET 図 32.コード対微分非直線性 1.0 DIFFERENTIAL NONLINEARITY ERROR (%FSR) 0.035 0.030 0.025 AVDD = +15V AVSS = –15V TA = 25°C ALL CHANNELS ENABLED 0.020 0.015 0.010 4mA TO 4mA TO 4mA TO 4mA TO 0.005 0 20mA, 20mA, 20mA, 20mA, EXTERNAL R SET EXTERNAL R SET , WITH DC-TO-DC CONVERTER INTERNAL RSET INTERNAL RSET , WITH DC-TO-DC CONVERTER –0.005 –0.010 0 10000 20000 30000 40000 50000 CODE 60000 0.6 図 33.コード対総合未調整誤差 AVDD = +15V AVSS = –15V ALL RANGES INTERNAL AND EXTERNAL R SET 0.4 0.2 DNL ERROR MAX DNL ERROR MIN 0 –0.2 –0.4 –0.6 –0.8 –1.0 –40 07304-151 –0.015 0.8 –20 0 20 40 60 TEMPERATURE (°C) 図 36.微分非直線性の温度特性 － 19/48 － 80 100 07304-154 DNL ERROR (LSB) 0 図 34.積分非直線性の温度特性、内蔵 RSET AVDD = +15V AVSS = –15V TA = 25°C 0.8 TOTAL UNADJUSTED ERROR (%FSR) –20 TEMPERATURE (°C) 1.0 Rev. 0 AVDD = +15V AVSS = –15V –0.0004 図 31.コード対積分非直線性 –1.0 4mA TO 20mA RANGE MAX INL 0mA TO 24mA RANGE MAX INL 0mA TO 20mA RANGE MIN INL 0mA TO 20mA RANGE MAX INL 4mA TO 20mA RANGE MAX INL 0mA TO 24mA RANGE MIN INL 0.0002 –0.0010 –40 07304-149 INL ERROR (%FSR) 0.0015 0.0008 07304-152 INTEGRAL NONLINEARITY ERROR (%FSR) AVDD = +15V AVSS = –15V TA = 25°C AD5755 0.03 0.02 0.01 0.01 0 AVDD = +15V AVSS = –15V –0.02 –0.03 4mA TO 20mA INTERNAL R SET 0mA TO 20mA INTERNAL R SET 0mA TO 24mA INTERNAL R SET 4mA TO 20mA EXTERNAL R SET 0mA TO 20mA EXTERNAL R SET 0mA TO 24mA EXTERNAL R SET –0.04 –0.05 –0.06 –0.07 –20 0 20 40 60 TEMPERATURE (°C) –0.02 AVDD = +15V AVSS = –15V –0.03 4mA TO 0mA TO 0mA TO 4mA TO 0mA TO 0mA TO –0.04 –0.05 80 100 –0.06 –40 図 37.総合未調整誤差の温度特性 20 40 60 TEMPERATURE (°C) 80 100 0.0025 0.02 0.0020 0.01 0.0015 INL ERROR (%FSR) 0 –0.01 –0.02 AVDD = +15V AVSS = –15V –0.03 4mA TO 20mA INTERNAL R SET 0mA TO 20mA INTERNAL R SET 0mA TO 24mA INTERNAL R SET 4mA TO 20mA EXTERNAL R SET 0mA TO 20mA EXTERNAL R SET 0mA TO 24mA EXTERNAL R SET –0.04 –0.05 –0.06 –0.07 –20 0 20 40 60 TEMPERATURE (°C) 4mA TO 20mA RANGE MAX INL 4mA TO 20mA RANGE MIN INL TA = 25°C AVSS = –26.4V FOR AVDD > +26.4V 0.0010 0.0005 0 –0.0005 –0.0010 –0.0015 80 100 –0.0020 10 07304-157 FULL-SCALE ERROR (%FSR) 0 図 40.ゲイン誤差の温度特性 0.03 –0.08 –40 –20 20mA INTERNAL RSET 20mA INTERNAL RSET 24mA INTERNAL RSET 20mA EXTERNAL R SET 20mA EXTERNAL R SET 24mA EXTERNAL R SET 図 38.フルスケール誤差の温度特性 15 20 SUPPLY (V) 25 30 07304-056 –0.08 –40 –0.01 07304-159 GAIN ERROR (%FSR) 0 –0.01 07304-155 TOTAL UNADJSUTED ERROR (%FSR) 0.02 図 41.AVDD/|AVSS|対積分非直線性誤差 電源を変化、外付け RSET 0.020 0.0015 0.015 0.0005 AVDD = +15V AVSS = –15V –0.005 4mA TO 0mA TO 0mA TO 4mA TO 0mA TO 0mA TO –0.010 –0.015 –0.020 –40 –20 0 20mA INTERNAL R SET 20mA INTERNAL R SET 24mA INTERNAL R SET 20mA EXTERNAL RSET 20mA EXTERNAL RSET 24mA EXTERNAL RSET 20 40 60 TEMPERATURE (°C) 80 –0.0005 –0.0010 –0.0015 –0.0020 100 –0.0025 10 図 39.オフセット誤差の温度特性 Rev. 0 0 4mA TO 20mA RANGE MAX INL 4mA TO 20mA RANGE MIN INL TA = 25°C AVSS = –26.4V FOR AVDD > +26.4V 15 20 SUPPLY (V) 25 図 42.AVDD/|AVSS|対積分非直線性誤差 電源を変化、内蔵 RSET － 20/48 － 30 07304-057 0 INL ERROR (%FSR) 0.005 07304-158 OFFSET ERROR (%FSR) 0.0010 0.010 AD5755 6 ALL RANGES INTERNAL AND EXTERNAL RSET TA = 25°C AVSS = –15V FOR AVDD > +26.4V 0.8 0.6 CURRENT (µA) 0.4 0.2 DNL ERROR MAX DNL ERROR MIN 0 AVDD = +15V AVSS = –15V TA = 25°C RLOAD = 300Ω 5 –0.2 –0.4 –0.6 4 3 2 1 –1.0 10 15 20 25 30 SUPPLY (V) 0 0 15 20 図 46.パワーアップ時の出力電流変化 4 0.012 2 0.010 0 0.006 0.004 –2 –4 –6 4mA TO 20mA RANGE MAX TUE 4mA TO 20mA RANGE MIN TUE TA = 25°C AVSS = –26.4V FOR AVDD > +26.4V 0.002 0 10 15 20 SUPPLY (V) AVDD = +15V AVSS = –15V TA = 25°C RLOAD = 300Ω INT_EN = 1 –8 25 30 –10 0 1 2 3 4 5 6 TIME (µs) 図 44.AVDD 対総合未調整誤差、外付け RSET 07304-063 CURRENT (µA) 0.008 07304-060 図 47.出力イネーブル時の出力電流変化 30 0 –0.002 25 OUTPUT CURRENT (mA) –0.004 –0.006 4mA TO 20mA RANGE MAX TUE 4mA TO 20mA RANGE MIN TUE TA = 25°C AVSS = –26.4V FOR AVDD > +26.4V –0.008 –0.010 –0.012 –0.014 –0.016 20 IOUT VBOOST 15 10 0mA TO 24mA RANGE 1kΩ LOAD fSW = 410kHz INDUCTOR = 10µH (XAL4040-103) AVCC = 5V TA = 25°C 5 –0.018 15 20 SUPPLY (V) 25 30 0 –0.50 –0.25 07304-061 –0.020 10 0.25 0.50 0.75 1.00 1.25 TIME (ms) 1.50 1.75 2.00 図 48.DC/DCコンバータでの出力電流とVBOOST_xのセトリング (図 78 参照) 図 45.AVDD 対総合未調整誤差、内蔵 RSET Rev. 0 0 07304-167 TOTAL UNADJUSTED ERROR (%FSR) 10 TIme (µs) 図 43.AVDD 対微分非直線性誤差 TOTAL UNADJUSTED ERROR (%FSR) 5 07304-062 –0.8 07304-162 DIFFERENTIAL NONLINEARITY ERROR (%FSR) 1.0 － 21/48 － AD5755 30 8 HEADROOM VOLTAGE (V) 25 20 TA = –40°C TA = +25°C TA = +105°C 10 0mA TO 24mA RANGE 1kΩ LOAD fSW = 410kHz INDUCTOR = 10µH (XAL4040-103) AVCC = 5V 5 0 –0.25 0 0.25 0.50 0.75 1.00 1.25 1.50 1.75 TIME (ms) 6 5 4 3 2 1 0 0 5 10 15 07304-067 IOUT, IOUT, IOUT, 15 07304-168 OUTPUT CURRENT (mA) 0mA TO 24mA RANGE 1kΩ LOAD fSW = 410kHz INDUCTOR = 10µH (XAL4040-103) TA = 25°C 7 20 CURRENT (mA) 図 52.出力電流対DC/DCコンバータのヘッドルーム (図 78 参照) 図 49.時間と温度に対するDC/DCコンバータでの 出力電流のセトリング (図 78 参照) 0 30 –20 IOUT_x PSRR (dB) 20 IOUT, AVCC = 4.5V IOUT, AVCC = 5.0V IOUT, AVCC = 5.5V 15 0mA TO 24mA RANGE 1kΩ LOAD fSW = 410kHz INDUCTOR = 10µH (XAL4040-103) TA = 25°C 0 –0.25 0 0.25 0.50 0.75 1.00 1.25 1.50 1.75 TIME (ms) –80 –100 –120 10 10 6 4 2 0 –2 –4 –6 –10 0 2 4 6 8 10 0mA TO 24mA RANGE 1kΩ LOAD EXTERNAL R SET TA = 25°C 12 TIME (µs) 14 07304-170 AVCC = 5V fSW = 410kHz INDUCTOR = 10µH (XAL4040-103) –8 1k 10k 100k 1M 図 53.IOUT_x PSRR の周波数特性 20mA OUTPUT 10mA OUTPUT 8 100 FREQUENCY (Hz) 図 50.時間とAVCCに対するDC/DCコンバータでの 出力電流のセトリング (図 78 参照) CURRENT (AC-COUPLED) (µA) –60 図 51.DC/DCコンバータでの出力電流変化 ( 図 78 参照) － 22/48 － 10M 07304-068 5 Rev. 0 –40 10 07304-169 OUTPUT CURRENT (mA) 25 AVDD = +15V VBOOST = +15V AVSS = –15V TA = 25°C AD5755 DC/DCブロック 80 90 AVCC = 4.5V AVCC = 5V AVCC = 5.5V 85 20mA 70 75 70 65 0mA TO 24mA RANGE 1kΩ LOAD EXTERNAL RSET fSW = 410kHz INDUCTOR = 10µH (XAL4040-103) TA = 25°C 55 50 0 4 8 12 16 20 50 40 30 24 CURRENT (mA) 07304-016 60 60 20 –40 0mA TO 24mA RANGE 1kΩ LOAD EXTERNAL RSET AVCC = 5V fSW = 410 kHz INDUCTOR = 10µH (XAL4040-103) –20 0 20 40 60 80 100 CURRENT (mA) 図 54.出力電流対VBOOST_xでの効率 (図 78 参照) 07304-019 IOUT_x EFFICIENCY (%) VBOOST_x EFFICIENCY (%) 80 図 57.出力効率の温度特性 ( 図 78 参照) 90 0.6 20mA 0.5 SWITCH RESISTANCE (Ω) 80 75 70 60 55 50 –40 0mA TO 24mA RANGE 1kΩ LOAD EXTERNAL RSET AVCC = 5V fSW = 410kHz INDUCTOR = 10µH (XAL4040-103) TA = 25°C –20 0 20 40 0.4 0.3 0.2 0.1 60 80 100 CURRENT (mA) 0 –40 –20 0 20 40 60 TEMPERATURE (°C) 図 55.VBOOST_xでの効率の温度特性 ( 図 78 参照) 図 58.スイッチ抵抗の温度特性 80 AVCC = 4.5V AVCC = 5V AVCC = 5.5V 60 50 40 0mA TO 24mA RANGE 1kΩ LOAD EXTERNAL RSET fSW = 410kHz INDUCTOR = 10µH (XAL4040-103) TA = 25°C 30 20 0 4 8 12 16 CURRENT (mA) 20 24 07304-018 IOUT_x EFFICIENCY (%) 70 図 56.出力電流対出力効率 (図 78 参照) Rev. 0 － 23/48 － 80 100 07304-123 65 07304-017 VBOOST EFFICIENCY (%) 85 AD5755 リファレンス電圧 5.0050 16 AVDD REFOUT TA = 25°C 12 8 6 4 2 5.0040 5.0035 5.0030 5.0025 5.0020 5.0015 5.0010 5.0005 0 0.2 0.4 0.6 0.8 1.0 1.2 TIME (ms) 5.0000 –40 07304-010 0 –20 0 20 40 60 80 100 TEMPERATURE (°C) 07304-163 VOLTAGE (V) 10 –2 30 DEVICES SHOWN AVDD = 15V 5.0045 REFERENCE OUTPUT VOLTAGE (V) 14 図 62.REFOUT の温度特性 (AD5755 を PCB にハンダ付けする際に、パッケージに加わる熱衝 撃によりリファレンス電圧がシフトします。この平均出力電圧シフ トは−4 mV です。これらのデバイスの 7 日後の測定では、この出力 シフトが初期値側へ 2 mV (typ)戻っていることが示されています。 後者のシフトは、ハンダ処理の際に加わったストレスが緩和される ために発生します) 図 59.REFOUT のターンオン過渡電圧 4 5.002 1 0 –1 –2 4.999 4.998 4.997 4.996 4.995 0 2 4 6 8 10 TIME (s) 07304-011 –3 5.000 0 8 10 5.00000 REFERENCE OUTPUT VOLTAGE (V) AVDD = 15V TA = 25°C 100 50 0 –50 –100 0 5 10 15 TIME (ms) 20 4.99995 TA = 25°C 4.99990 4.99985 4.99980 4.99975 4.99970 4.99965 4.99960 10 07304-012 REFERENCE OUTPUT VOLTAGE (µV) 6 図 63.負荷電流対 REFOUT 150 15 20 25 AVDD (V) 図 64.電源対 REFOUT 図 61.REFOUT 出力ノイズ(100 kHz 帯域幅) Rev. 0 4 LOAD CURRENT (mA) 図 60.REFOUT 出力ノイズ(0.1 Hz～10 Hz 帯域幅) –150 2 07304-014 2 AVDD = 15V TA = 25°C 5.001 － 24/48 － 30 07304-015 REFERENCE OUTPUT VOLTAGE (µV) 3 REFERENCE OUTPUT VOLTAGE (V) AVDD = 15V TA = 25°C AD5755 全体 450 13.4 DVCC = 5V TA = 25°C 400 13.3 350 13.2 FREQUENCY (MHz) 250 200 150 13.0 12.9 12.8 100 12.7 50 0 1 2 3 4 5 SDIN VOLTAGE (V) 12.6 –40 07304-007 0 13.1 DVCC = 5.5V –20 0 20 40 60 80 07304-020 DICC (µA) 300 100 TEMPERATURE (°C) 図 65.ロジック入力電圧対 DICC 図 68.内蔵発振器周波数の温度特性 10 14.4 8 14.2 6 AIDD AISS TA = 25°C VOUT = 0V OUTPUT UNLOADED 0 14.0 –2 –4 –6 –8 13.8 13.6 13.4 13.2 –10 15 20 25 30 VOLTAGE (V) 13.0 2.5 07304-008 –12 10 7 CURRENT (mA) 6 5 4 3 2 20 25 VOLTAGE (V) 30 07304-009 AIDD TA = 25°C IOUT = 0mA 15 図 67.AVDD 対 AIDD Rev. 0 3.5 4.0 4.5 5.0 図 69.DVCC 電源電圧対内蔵発振器周波数 8 0 10 3.0 VOLTAGE (V) 図 66.AVDD/|AVSS|対 AIDD/AISS 1 DVCC = 5.5V TA = 25°C － 25/48 － 5.5 07304-021 2 FREQUENCY (MHz) CURRENT (mA) 4 AD5755 用語 相対精度または積分非直線性(INL) DACの場合、相対精度すなわち積分非直線性は、DAC伝達関数 の最適近似直線からの最大乖離(LSB数で表示)を表します。 INL(typ)対コードのプロットを 図 8 に示します。 微分非直線性(DNL) 微分非直線性(DNL)は、隣接する 2 つのコードの間における測 定された変化と理論的な 1 LSB変化との差を表します。最大±1 LSBの微分非直線性の仕様は、単調性を保証するものです。こ のDACはデザインにより単調性を保証しています。DNL(typ)対 コードのプロットを 図 9 に示します。 フルスケール誤差 フルスケール誤差は、フルスケール・コードを DAC レジスタ にロードしたときの出力誤差として測定されます。理論的には 出力はフルスケール- 1 LSB である必要があります。フルスケー ル誤差はフルスケール範囲のパーセント値(% FSR)で表します。 フルスケール TC フルスケール TC は、温度変化に対するフルスケール誤差の変 化を意味し、ppm FSR/°C で表されます。 総合未調整誤差 総合未調整誤差(TUE)は、INL 誤差、オフセット誤差、ゲイン誤 差、温度、時間などの種々の誤差をすべて考慮した出力誤差を 表し、% FSR で表されます。 単調性 デジタル入力コードを増加させたとき、出力が増加するか不変 である場合に、DAC は単調であるといいます。AD5755 は全動 作温度範囲で単調です。 負のフルスケール誤差/ゼロスケール誤差 負のフルスケール誤差は、0x0000 (ストレート・バイナリ・コ ーディング)を DAC レジスタにロードしたときの DAC 出力電圧 の誤差を表します。 ゼロスケール TC 温度変化に対するゼロスケール誤差の変化を意味し、ppm FSR/°C で表されます。 DC クロストーク 別の DAC 出力でのフルスケール変化に起因する 1 つの DAC の 出力レベルでの DC 変化。ミッドスケールを出力する 1 つの DAC をモニタしながら、別の DAC 上でのフルスケール出力変 化を使って測定します。 電流ループ・コンプライアンス電圧 出力電流と設定値が一致しているときの IOUT_x ピンの最大電圧。 リファレンス電圧の熱ヒステリシス +25°C で測定した出力電圧と、+25°C→−40°C→+105°C→+25°C の温度サイクルを加えた後に+25°C で測定した出力電圧との差 で表します。このヒステリシスは最初と 2 回目の温度サイクル に対して規定され、ppm で表されます。 バイポーラ・ゼロ誤差 バイポーラ・ゼロ誤差は、DAC レジスタに 0x8000 (ストレー ト・バイナリ・コーディング)をロードしたときの、0 V の理論 ハーフスケール出力からのアナログ出力の差を意味します。 バイポーラ・ゼロ TC バイポーラ・ゼロ TC は、温度変化に対するバイポーラ・ゼロ誤 差の変化を表し、ppm FSR/°C で表されます。 出力電圧セトリング・タイム フルスケール入力変化に対して、出力が規定のレベルまでに安 定するために要する時間を表します。セトリング・タイムのプ ロットを 図 23、図 49、図 50 に示します。 オフセット誤差 電圧出力モードでは、オフセット誤差はバイポーラ出力範囲で DAC レジスタに 0x4000 (ストレート・バイナリ・コーディング) をロードしたときの、理論 1/4 スケール出力からのアナログ出 力の乖離を表します。 スルーレート デバイスのスルーレートは、出力電圧の変化率の限界値を表し ます。電圧出力 DAC の出力スルーレートは一般に、出力で使 用されるアンプのスルーレートで制限されます。スルーレート は出力信号の 10%から 90%までで測定され、V/µs で表されます。 電流出力モードでは、オフセット誤差はすべての DAC レジス タに 0x0000 をロードしたときの、理論ゼロスケール出力からの アナログ出力の乖離を表します。 パワーオン・グリッチ・エネルギー AD5755 がパワーオンするときにアナログ出力に混入するインパ ルスで表します。グリッチの面積を表す単位nV-secで表わされ ます(図 28 と 図 46 参照)。 ゲイン誤差 DAC のスパン誤差を表します。理論 DAC 伝達特性傾斜からの 変位を表し、DAC 出力の%FSR で表示されます。 ゲイン TC ゲイン誤差の温度変化を表します。ppm FSR/°C で表されます。 Rev. 0 デジタルからアナログへのグリッチ・インパルス デジタルからアナログへのグリッチ・インパルスは、出力電圧 を変化させずにDACレジスタ内の入力コードを変化させたとき に、アナログ出力に混入するインパルスを表します。通常、 nV-secで表すグリッチの面積として規定され、メジャー・キャ リ変化時に(0x7FFF→0x8000)、デジタル入力コードが 1 LSBだ け変化したときに測定されます。図 25 を参照してください。 － 26/48 － AD5755 グリッチ・インパルスのピーク振幅 デジタルからアナログへのグリッチ・インパルスのピーク振幅 は、DACレジスタ内の入力コードが変化したときに、アナログ 出力に混入するインパルスを表します。mVで表す振幅として規 定され、メジャー・キャリ変化(0x7FFF→0x8000)時に、デジタ ル入力コードが 1 LSBだけ変化したときに測定されます。図 25 を参照してください。 デジタル・フィードスルー デジタル・フイードスルーは、DAC 出力の更新が行われていな いときに、DAC のデジタル入力から DAC のアナログ出力に注 入されるインパルスを表します。nV-sec で規定され、データ・ バス上のフルスケール・コード変化を使って測定されます。 DAC 間クロストーク デジタル・コードの変化とそれに続く DAC の出力変化に起因 して、別の DAC 出力に混入するグリッチ・インパルス。これ には、デジタル・クロストークとアナログ・クロストークの両 方が含まれます。LDACピンをロー・レベルに設定して、DAC の 1 つにフルスケール・コード変化(全ビット 0 から全ビット 1 への変化、およびその逆変化)をロードして、別の DAC 出力を モニタすることにより測定します。グリッチのエネルギーは nV-sec で表示します。 リファレンスの TC 温度変化に対するリファレンス出力電圧の変化を意味し、 ppm/°C で表されます。 ライン・レギュレーション 電源電圧の規定された変化によるリファレンス出力電圧の変化 を意味し、ppm/V で表されます。 負荷レギュレーション 負荷電流の規定された変化による出力電圧の変化を意味し、 ppm/mA で表わされます。 DC/DC コンバータ・ヘッドルーム 電流出力で必要とされる電圧とDC/DCコンバータから出力され る電圧との差を意味します。図 52 を参照してください。 出力効率 I 2OUT R LOAD AVCC AI CC チャンネルの負荷へ供給される電力対チャンネルの DC/DC 入力 へ供給される電力として定義されます。 VBOOST_x での効率 I OUT V BOOST _ x 電源除去比(PSRR) PSRR は、電源電圧変化の DAC 出力に対する影響を表します。 AV CC AI CC チャンネルの VBOOST_x 電源へ供給される電力対チャンネルの DC/DC 入力へ供給される電力として定義されます。VBOOST_x 静 止電流は、DC/DC コンバータ損失の一部と見なされます。 Rev. 0 － 27/48 － AD5755 動作原理 VBOOST_x AD5755 は、工業用制御アプリケーションの要求を満たすよう にデザインされた、デジタル値を電流ループ出力と電圧出力に 変換する高精度クワッド・コンバータです。電流ループ出力と ユニポーラ/バイポーラ電圧出力を発生する、高精度フル統合低 価格のシングルチップ・ソリューションです。電流範囲は、0 mA～20 mA、0 mA～24 mA、4 mA～20 mA です。電圧範囲は、 0 V～5 V、±5 V、0 V～10 V、±10 V です。電流出力と電圧出力 は別々のピンに出力されますが、両ピンは同時にアクティブに なることはできません。DAC 出力構成はコントロール・レジス タを使って選択することができます。 R2 T2 A2 T1 IOUT_x A1 RSET 07304-071 16-BIT DAC 内蔵のダイナミック消費電力制御機能により、電流モードでの パッケージ消費電力が最小になります。 図 72.電圧/電流変換回路 DACアーキテクチャ AD5755 のDACコアのアーキテクチャは、2 つの一致したDACセ クションから構成されています。簡略化した回路図を 図 70 に示 します。16 ビット・データ・ワードの上位 4 ビットはデコード されて、15 個の スイッチ(E1～E15)を駆動します。これらの各 スイッチは、15 個の一致した抵抗の 1 つをグラウンドまたはリ ファレンス・バッファ出力に接続します。データ・ワードの残 りの 12 ビットは、12 ビット電圧モードR-2Rラダー回路のスイッ チ(S0～S11)を駆動します。 VOUT 2R R3 2R 2R 2R 2R 2R 2R S0 S1 S7/S11 E1 E2 E15 電圧出力アンプ 電圧出力アンプは、ユニポーラとバイポーラの出力電圧を発生 することができます。AGNDに接続された 1 kΩと、これに並列 接続された 1 μF (外付け補償コンデンサを含む)の負荷を駆動す ることができます。図 22 に、出力アンプのソース能力とシンク 能力を示します。スルーレートは 1.9 V/μsであり、フルスケー ルでのセトリング・タイムは 16μsです(10 Vステップ)。負荷の リモート検出が不要の場合は、+VSENSE_x とVOUT_x を、および −VSENSE とAGNDを、それぞれ接続してください。+VSENSE_x は VOUT_x ± 3.0 V以内に、-VSENSE_xはAGND ± 3.0 V以内に、それぞ れ維持する必要があります。 8-/12-BIT R-2R LADDER FOUR MSBs DECODED INTO 15 EQUAL SEGMENTS 07304-069 大きな容量負荷の駆動 図 70.DAC のラダー構造 DACコアからの電圧出力は、電流モードの場合には、電流に変 換され(図 72 参照)、この電流はアプリケーションから単純な電 流源出力として見えるように電源レール基準に変換されます。 電圧モードの場合には、バッファ/スケールされて、ソフトウェ アから選択可能なユニポーラ電圧範囲出力またはバイポーラ電圧 範囲出力になります(図 71 参照)。電圧出力と電流出力の電源は VBOOST_xから供給されます。電流出力と電圧出力は別々のピンに 出力されますが、両ピンへ同時に出力されることはありません。 このため、1 つのチャンネルの電流出力ピンと電圧出力ピンは、 相互接続することができます。 +VSENSE_X DAC RANGE SCALING Rev. 0 07304-070 VOUT_X SHORT FAULT 図 71.電圧出力 リファレンス電圧バッファ AD5755 は、外付けまたは内蔵のリファレンス電圧で動作する ことができます。リファレンス入力では、規定の性能に対して 5 V のリファレンス電圧が必要です。この入力電圧はバッファ された後に DAC へ供給されます。 AD5755 のパワーオン状態 AD5755 の初期パワーアップ時、パワーオン・リセット回路が パワーオン状態(POC)ピンに依存しない状態でパワーアップし ます。 POC = 0 の場合、電圧出力チャンネルと電流出力チャンネルは スリーステート・モードでパワーアップします。 VOUT_X –VSENSE_X 電圧出力アンプは、各チャンネルに 220 pFの無極性補償コンデ ンサを接続して最大 2 µFの容量負荷を駆動することができます。 補償コンデンサの適切な値の選択には注意が必要です。AD5755 は大きな容量負荷を駆動でき、オーバーシュートを抑えますが、 このコンデンサによりデバイスのセトリング・タイムが大きく なり、システムの帯域幅が影響を受けます。補償コンデンサが ない場合、最大 10 nFの容量負荷を駆動することができます。補 償コンデンサの接続については、表 5 を参照してください。 POC = 1 の場合、電圧出力チャンネルはグラウンドへの 30 kΩ プルダウン抵抗を接続してパワーアップし、電流出力チャンネ ルはスリーステートでパワーアップします。 出力範囲がイネーブルされていない場合でも、デフォルト出力 範囲は 0 V～5 V で、クリア・コード・レジスタには全ビット・ ゼロがロードされます。これは、ユーザがパワーアップ後にデ バイスをクリアした場合、出力が 0 V へアクティブ駆動される ことを意味します(クリアのためにチャンネルがイネーブルされ ている場合)。 － 28/48 － AD5755 OUTPUT I/V AMPLIFIER シリアル・インターフェース 16-BIT DAC VREFIN AD5755 は、最大 30 MHz のクロック・レートで動作し、かつ SPI、QSPI、MICROWIRE、DSP の各規格と互換性を持つ多機能 の 3 線式シリアル・インターフェースを介して制御されます。 データ・コーディングは常にストレート・バイナリです。 VOUT_x DAC REGISTER LDAC 入力シフトレジスタ 入力シフトレジスタは 24 ビット幅です。データは、シリアル・ クロック入力 SCLK の制御のもとで 24 ビット・ワードとして MSB ファーストでデバイスに入力されます。データは SCLK の 立下がりエッジで入力されます。 DAC INPUT REGISTER OFFSET AND GAIN CALIBRATION DAC 出力の更新には個別更新とすべての DAC の同時更新の 2 つの方法があります。 DACの個別更新 このモードでは、データをDACデータ・レジスタへ入力中に LDAC をロー・レベルにします。アドレス指定されたDAC出力 は、 SYNCの立上がりエッジで更新されます。タイミング情報 については、表 3 と 図 3 を参照してください。 すべてのDACの同時更新 このモードでは、データを DAC データ・レジスタへ入力中に LDACをハイ・レベルにします。LDACをハイ・レベルにした後 の、各チャンネルの DAC データ・レジスタに対する最初の書込 みだけが有効です。LDACがハイ・レベルに維持されている間の 後続の書込みでは DAC データ・レジスタにロードされますが、 書込みは無視されます。SYNCをハイ・レベルにした後にLDAC をロー・レベルにすると、すべての DAC 出力が更新されます。 Rev. 0 SCLK SYNC SDIN INTERFACE LOGIC SDO 07304-072 DAC DATA REGISTER パケット・エラー・チェック、すなわちPEC (デバイス機能のセ クション参照)がイネーブルされると、追加の 8 ビットを AD5755 へ書込む必要があるため、32 ビット・シリアル・イン ターフェースになります。 図 73. 1 個の DAC チャンネルについて入力ロード回路を簡略化 したシリアル・インターフェース 伝達関数 表 6 に、±10 V出力範囲のストレート・バイナリ・データ・コー ディングに対するAD5755 の入力コードと理論出力電圧の関係 を示します。 表 6.理論出力電圧と入力コードの関係 Digital Input Straight Binary Data Coding MSB 1111 1111 1000 0000 0000 － 29/48 － 1111 1111 0000 0000 0000 LSB 1111 1111 0000 0000 0000 1111 1110 0000 0001 0000 Analog Output VOUT +2 VREF × (32,767/32,768) +2 VREF × (32,766/32,768) 0V −2 VREF × (32,767/32,768) −2 VREF AD5755 レジスタ 表 7 に、AD5755 のレジスタの概要を示します。 表 7.AD5755 のデータ・レジスタ、コントロール・レジスタ、リードバック・レジスタ Register Data DAC Data Register (×4) Gain Register (×4) Offset Register (×4) Clear Code Register (×4) Control Main Control Register Software Register Slew Rate Control Register (×4) DAC Control Register (×4) DC-to-DC Control Register Readback Status Register Rev. 0 Description Used to write a DAC code to each DAC channel. AD5755 data bits = D15 to D0. There are four DAC data registers, one per DAC Channel. Used to program gain trim, on a per channel basis. AD5755 data bits = D15 to D0. There are four gain registers, one per DAC channel. Used to program offset trim, on a per channel basis. AD5755 data bits = D15 to D0. There are four offset registers, one per DAC channel. Used to program clear code on a per channel basis. AD5755 data bits = D15 to D0. There are four clear code registers, one per DAC channel. Used to configure the part for main operation. Sets functions such as status readback during write, enables output on all channels simultaneously, powers on all dc-to-dc converter blocks simultaneously, and enables and sets conditions of the watchdog timer. See the Device Features section for more details. Has three functions. Used to perform a reset, to toggle the user bit, and, as part of the watchdog timer feature, to verify correct data communication operation. Use to program the slew rate of the output. There are four slew rate control registers, one per channel. These registers are used to control the following: Set the output range, for example, 4 mA to 20 mA, 0 V to 10 V. Set whether an internal/external sense resistor is used. Enable/disable a channel for CLEAR. Enable/disable overrange. Enable/disable internal circuitry on a per channel basis. Enable/disable output on a per channel basis. Power on dc-to-dc converters on a per channel basis. There are four DAC control registers, one per DAC channel. Use to set the dc-to-dc control parameters. Can control dc-to-dc maximum voltage, phase, and frequency. This contains any fault information, as well as a user toggle bit. － 30/48 － AD5755 範囲の変更と再設定 パワーオン状態後のデバイスへの書込みと設定は、次のシーケ ンスで行います。 1. 2. 3. 4. 5. 初期パワーオン後にハードウェア・リセットまたはソフトウ ェア・リセットを行います。 DC/DC コンバータ電源ブロックを設定します。DC/DC ス イッチング周波数、最大許容出力電圧、4 個の DC/DC チャ ンネルがクロック駆動される位相を設定します。 チャンネルごとに DAC コントロール・レジスタを設定し ます。出力範囲を選択し、DC/DC コンバータ・ブロックを イネーブルします(DC_DC ビット)。この時点で、他のコン トロール・ビットを設定することができます。 INT_ENABLE ビットをセットしますが、出力イネーブル・ ビット(OUTEN)はセットしません。 DAC データ・レジスタにコードを書込みます。これにより 内部でフル DAC キャリブレーションが実行さまれます。 出力グリッチを小さくするため、最小 200 µs 待った後にス テップ 5 へ進みます。 再度 DAC コントロール・レジスタへ書込みを行って、出 力をイネーブルします(OUTEN ビットをセット)。 範囲を変更するときは、出力の書込み/イネーブルを行う設定シ ーケンスのセクションの説明と同じシーケンスを使う必要があ ります。出力をディスエーブルする前に範囲をゼロ・ポイント (ミッドスケールまたはゼロスケール)に設定することが推奨さ れます。DC/DCスイッチング周波数、最大電圧、位相が既に選 択されているため、これらを再設定する必要はありません。こ のシーケンスのフローチャートを 図 75 に示します。 このシーケンスのフローチャートを 図 74 に示します。 CHANNEL’S OUTPUT IS ENABLED. STEP 1: WRITE TO CHANNEL’S DAC DATA REGISTER. SET THE OUTPUT TO 0V (ZERO OR MIDSCALE). STEP 2: WRITE TO DAC CONTROL REGISTER. DISABLE THE OUTPUT (OUTEN = 0), AND SET THE NEW OUTPUT RANGE. KEEP THE DC_DC BIT AND THE INT_ENABLE BIT SET. STEP 3: WRITE VALUE TO THE DAC DATA REGISTER. STEP 4: WRITE TO DAC CONTROL REGISTER. RELOAD SEQUENCE AS IN STEP 2 ABOVE. THIS TIME SELECT THE OUTEN BIT TO ENABLE THE OUTPUT. POWER ON. 図 75.出力範囲を変更するステップ STEP 1: PERFORM A SOFTWARE/HARDWARE RESET. STEP 2: WRITE TO DC-TO-DC CONTROL REGISTER TO SET DC-TO-DC CLOCK FREQUENCY, PHASE, AND MAXIMUM VOLTAGE. STEP 3: WRITE TO DAC CONTROL REGISTER. SELECT THE DAC CHANNEL AND OUTPUT RANGE. SET THE DC_DC BIT AND OTHER CONTROL BITS AS REQUIRED. SET THE INT_ENABLE BIT BUT DO NOT SELECT THE OUTEN BIT. STEP 5: WRITE TO DAC CONTROL REGISTER. RELOAD SEQUENCE AS IN STEP 3 ABOVE. THIS TIME SELECT THE OUTEN BIT TO ENABLE THE OUTPUT. 07304-073 STEP 4: WRITE TO EACH/ALL DAC DATA REGISTERS. ALLOW AT LEAST 200µs BETWEEN STEP 3 AND STEP 5 FOR REDUCED OUTPUT GLITCH. 図 74.出力のイネーブルを行う設定シーケンス Rev. 0 － 31/48 － 07304-074 出力の書込み/イネーブルを行う設定シーケンス AD5755 データ・レジスタ 入力レジスタは 24 ビット幅です。PECをイネーブルすると、入 力レジスタは 32 ビット幅になり、最後の 8 ビットはPECコード に対応します(PECの詳細については、パケット・エラーのチェ ックのセクション参照)。データ・レジスタへの書込みでは、表 8 に示すフォーマットを使う必要があります。 DACデータ・レジスタ AD5755 DACデータ・レジスタへの書込みでは、D15～D0 が DACデータビットとして使われます。表 10 にはレジスタ・フォ ーマットを、表 9 にはビットD23～ビットD16 の機能を、それぞ れ示します。 表 8.データ・レジスタの書込み MSB LSB D23 D22 D21 D20 D19 D18 D17 D16 D15 to D0 R/W DUT_AD1 DUT_AD0 DREG2 DREG1 DREG0 DAC_AD1 DAC_AD0 Data 表 9.入力レジスタのデコード Bit Description R/W Indicates a read from or a write to the addressed register. DUT_AD1, DUT_AD0 Used in association with the external pins, AD1 and AD0, to determine which AD5755 device is being addressed by the system controller. DREG2, DREG1, DREG0 DAC_AD1, DAC_AD0 DUT_AD1 DUT_AD0 Function 0 0 1 1 0 1 0 1 Addresses part with Pin AD1 = 0, Pin AD0 = 0 Addresses part with Pin AD1 = 0, Pin AD0 = 1 Addresses part with Pin AD1 = 1, Pin AD0 = 0 Addresses part with Pin AD1 = 1, Pin AD0 = 1 Selects whether a data register or a control register is written to. If a control register is selected, a further decode of CREG bits (see Table 17) is required to select the particular control register, as follows. DREG2 DREG1 DREG0 Function 0 0 0 Write to DAC data register (individual channel write) 0 1 0 Write to gain register 0 1 1 Write to gain register (all DACs) 1 0 0 Write to offset register 1 0 1 Write to offset register (all DACs) 1 1 0 Write to clear code register 1 1 1 Write to a control register These bits are used to decode the DAC channel. DAC_AD1 DAC_AD0 DAC Channel/Register Address 0 0 1 1 X 0 1 0 1 X DAC A DAC B DAC C DAC D These are don’t cares if they are not relevant to the operation being performed. 表 10.DAC データ・レジスタの設定 LSB MSB D23 D22 D21 D20 D19 D18 D17 D16 D15 to D0 R/W DUT_AD1 DUT_AD0 DREG2 DREG1 DREG0 DAC_AD1 DAC_AD0 DAC data Rev. 0 － 32/48 － AD5755 トに 100 を設定することにより行われます。DREG[2: 0]ビット に 101 を設定して 4 個の全DACチャンネルへ同時に同じオフセ ット・コードを書込むことができます。オフセット・レジス タ・コーディングはストレート・バイナリです(表 14 参照)。オ フセット・レジスタのデフォルト・コードは 0x8000 で、これに よりゼロ・オフセットが出力に設定されます。詳細については、 オフセットとゲインのデジタル調整セクション内の デバイス機 能セクションを参照してください。 ゲイン・レジスタ 16 ビット・ゲイン・レジスタ(表 11)を使うと、各チャンネルの ゲインを 1 LSBステップで調整することができます。これは、 DREG[2: 0]ビットに 010 を設定することにより行われます。 DREG[2: 0]ビットに 011 を設定して 4 個の全DACチャンネルへ 同時に同じゲイン・コードを書込むことができます。ゲイン・ レジスタ・コーディングはストレート・バイナリです(表 12 参 照)。ゲイン・レジスタのデフォルト・コードは 0xFFFFです。 理論的には、出力の全範囲でゲイン調整することができます。 実際には、推奨最大ゲイン調整は精度を維持するため、設定さ れた範囲の約 50% になります。詳細については、デバイス機能 セクション内の オフセットとゲインのデジタル調整セクション を参照してください。 クリア・コード・レジスタ 16 ビット・クリア・コード・レジスタを使うと、各チャンネル のクリア値を設定することができます(表 15)。CLEARピンをア クティブにしたときにクリアされるチャンネルを、チャンネル ごとにソフトウェアからイネーブル/ディスエーブルすることが できます。デフォルト・クリア・コードは 0x0000 です。詳細に ついては、非同期クリアセクション内の デバイス機能セクショ ンを参照してください。 オフセット・レジスタ 16 ビット・オフセット・レジスタ(表 13)を使うと、各チャンネ ルのオフセットを−32,768 LSB～+32,767 LSBの範囲で 1 LSBステ ップごとに調整することができます。これは、DREG[2: 0]ビッ 表 11.ゲイン・レジスタの設定 R/W DUT_AD1 DREG2 DREG1 DREG0 0 1 0 Gain Adjustment G15 G14 G13 G12 to G4 G3 G2 G1 G0 +65,535 LSBs +65,534 LSBs … 1 LSB 0 LSBs 1 1 … 0 0 1 1 … 0 0 1 1 … 0 0 1 1 … 0 0 1 1 … 0 0 1 1 … 0 0 1 0 … 0 0 1 0 … 1 0 DREG2 DREG1 DREG0 DAC_AD1 1 0 0 0 DUT_AD0 Device address DAC_AD1 DAC_AD0 D15 to D0 DAC channel address Gain adjustment 表 12.ゲイン・レジスタ 表 13.オフセット・レジスタの設定 R/W DUT_AD1 0 DUT_AD0 Device address DAC_AD0 DAC channel address D15 to D0 Offset adjustment 表 14.オフセット・レジスタのオプション Offset Adjustment OF15 OF14 OF13 OF12 to OF4 OF3 OF2 OF1 OF0 +32,767 LSBs +32,766 LSBs … No Adjustment (Default) … −32,767 LSBs −32,768 LSBs 1 1 … 1 … 0 0 1 1 … 0 … 0 0 1 1 … 0 … 0 0 1 1 … 0 … 0 0 1 1 … 0 … 0 0 1 1 … 0 … 0 0 1 0 … 0 … 0 0 1 0 … 0 … 0 0 DREG2 DREG1 DREG0 DAC_AD1 1 1 0 表 15.クリア・コード・レジスタの設定 R/W 0 Rev. 0 DUT_AD1 DUT_AD0 Device address － 33/48 － DAC_AD0 DAC channel address D15 to D0 Clear code AD5755 コントロール・レジスタ コントロール・レジスタへの書込みでは、表 16 に示すフォーマ ットを使う必要があります。ビットD23～ビットD16 の設定に ついては 表 9 を参照してください。DREG[2: 0]ビットに 111 を 設定し、次にCREG[2: 0]ビットにそのレジスタの該当するデコ ード・アドレス(表 17)を設定することによりコントロール・レ ジスタがアドレス指定されます。これらのCREGビットにより、 種々のコントロール・レジスタを選択します。 メイン・コントロール・レジスタ メイン・コントロール・レジスタのオプションを 表 18 と 表 19 に示します。メイン・コントロール・レジスタから制御される 機能については、デバイス機能のセクションを参照してくださ い。 表 16.コントロール・レジスタの書込み MSB LSB D23 D22 D21 D20 D19 D18 D17 D16 D15 D14 D13 D12 to D0 R/W DUT_AD1 DUT_AD0 1 1 1 DAC_AD1 DAC_AD0 CREG2 CREG1 CREG0 Data 表 17.レジスタ・アクセスのデコード CREG2 (D15) CREG1 (D14) CREG0 (D13) Function 0 0 0 0 1 0 0 1 1 0 0 1 0 1 0 Slew rate control register (one per channel) Main control register DAC control register (one per channel) DC-to-dc control register Software register (one per channel) 表 18.メイン・コントロール・レジスタの書込み MSB LSB D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 to D0 0 0 1 POC STATREAD EWD WD1 WD0 X1 ShtCctLim OUTEN_ALL DCDC_All X1 1 X = don’t care 表 19.メイン・コントロール・レジスタの機能 Bit Description POC The POC bit determines the state of the voltage output channels during normal operation. Its default value is 0. POC = 0. The output goes to the value set by the POC hardware pin when the voltage output is not enabled (default). POC = 1. The output goes to the opposite value of the POC hardware pin if the voltage output is not enabled. STATREAD Enable status readback during a write. See the Device Features section. STATREAD = 1, enable. STATREAD = 0, disable (default). EWD Enable watchdog timer. See the Device Features section for more information. EWD = 1, enable watchdog. EWD = 0, disable watchdog (default). WD1, WD0 Timeout select bits. Used to select the timeout period for the watchdog timer. WD1 WD0 Timeout Period (ms) 0 0 1 1 0 1 0 1 5 10 100 200 ShtCctLim Programmable short-circuit limit on the VOUT_x pin in the event of a short-circuit condition. 0 = 16 mA (default). 1 = 8 mA. OUTEN_ALL Enables the output on all four DACs simultaneously. Do not use the OUTEN_ALL bit when using the OUTEN bit in the DAC control register. DCDC_All When set, powers up the dc-to-dc converter on all four channels simultaneously. To power down the dc-to-dc converters, all channel outputs must first be disabled. Do not use the DCDC_All bit when using the DC_DC bit in the DAC control register. Rev. 0 － 34/48 － AD5755 DACコントロール・レジスタ DACコントロール・レジスタを使って各DACチャンネルを設定します。DACコントロール・レジスタのオプションを 表 20 と 表 21 に示 します。 表 20.DAC コントロール・レジスタの書込み D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 0 1 0 X1 X1 X1 X1 INT_ENABLE CLR_EN OUTEN RSET DC_DC OVRNG R2 R1 R0 1 X = don’t care 表 21.DAC コントロール・レジスタの機能 Bit Description INT_ENABLE Powers up the dc-to-dc converter, DAC, and internal amplifiers for the selected channel. Does not enable the output. Can only be done on a per channel basis. It is recommended to set this bit and allow a >200 µs delay before enabling the output because this results in a reduced output enable glitch. See Figure 29 and Figure 47 for plots of this glitch. CLR_EN Per channel clear enable bit. Selects if this channel clears when the CLEAR pin is activated. CLR_EN = 1, channel clears when the part is cleared. CLR_EN = 0, channel does not clear when the part is cleared (default). OUTEN Enables/disables the selected output channel. OUTEN = 1, enables channel. OUTEN = 0, disables channel (default). RSET Selects an internal or external current sense resistor for the selected DAC channel. RSET = 0, selects the external resistor (default). RSET = 1, selects the internal resistor. DC_DC Powers the dc-to-dc converter on the selected channel. DC_DC = 1, powers up the dc-to-dc converter. DC_DC = 0, powers down the dc-to-dc converter (default). This allows per channel dc-to-dc converter power-up/down. To power down the dc-to-dc converter, the OUTEN and INT_ENABLE bits must also be set to 0. All dc-to-dc converters can also be powered up simultaneously using the DCDC_All bit in the main control register. OVRNG Enables 20% overrange on voltage output channel only. No current output overrange available. OVRNG = 1, enabled. OVRNG = 0, disabled (default). R2, R1, R0 Selects the output range to be enabled. Rev. 0 R2 R1 R0 Output Range Selected 0 0 0 0 1 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 0 V to 5 V voltage range (default). 0 V to 10 V voltage range. ±5 V voltage range. ±10 V voltage range. 4 mA to 20 mA current range. 0 mA to 20 mA current range. 0 mA to 24 mA current range. － 35/48 － AD5755 ソフトウェア・レジスタ ソフトウェア・レジスタには 3 つの機能があります。すなわち、 デバイスに対するソフトウェア・リセットを実行することがで きます。ステータス・レジスタのビット D11 をトグルすること ができます。ウォッチドッグ機能をイネーブルしたときその一 部として使うこともできます。この機能は、MCU と AD5755 の 間の通信を失なわないようにし、データパス・ライン(SDI、 SCLK、SYNC)を正常に動作させることに役立ちます。 ウォッチドッグ機能をイネーブルした場合、タイムアウト周期 内にソフトウェア・レジスタに 0x195 を書込む必要があります。 このコマンドがタイムアウト周期内に受信されないと、ALERT ピンから故障状態が表示されます。この動作は、ウォッチドッ グ・タイマ機能をイネーブルした場合にのみ必要です。 DC/DCコントロール・レジスタ DC/DCコントロール・レジスタを使うと、DC/DCスイッチング 周波数、位相、最大許容DC/DC出力電圧を制御することができ ます。DC/DCコントロール・レジスタのオプションを 表 24 と 表 25 に示します。 表 22.ソフトウェア・レジスタの設定 MSB LSB D15 D14 D13 D12 D11 to D0 1 0 0 User program Reset code/SPI code 表 23.ソフトウェア・レジスタの機能 Bit Description User Program This bit is mapped to Bit D11 of the status register. When this bit is set to 1, Bit D11 of the status register is set to 1. Likewise, when D12 is set to 0, Bit D11 of the status register is also set to zero. This feature can be used to ensure that the SPI pins are working correctly by writing a known bit value to this register and reading back the corresponding bit from the status register. Reset Code/SPI Code Option Description Reset code SPI code Writing 0x555 to D[11:0] performs a reset of the AD5755. If the watchdog timer feature is enabled, 0x195 must be written to the software register (D11 to D0) within the programmed timeout period. 表 24.DC/DC コントロール・レジスタの設定 MSB LSB D15 D14 D13 D12 to D7 D6 D5 to D4 D3 to D2 D1 to D0 0 1 1 X1 DC-DC Comp DC-DC phase DC-DC Freq DC-DC MaxV 1 X = don’t care 表 25.DC/DC コントロール・レジスタのオプション Bit Description DC-DC Comp Selects between an internal and external compensation resistor for the dc-to-dc converter. See the DC-to-DC Converter Compensation Capacitors and AICC Supply Requirements—Slewing sections in the Device Features section for more information. 0 = selects the internal 150 kΩ compensation resistor (default). 1 = bypasses the internal compensation resistor for the dc-to-dc converter. In this mode, an external dc-to-dc compensation resistor must be used; this is placed at the COMPDCDC_x pin in series with the 10 nF dc-to-dc compensation capacitor to ground. Typically, a ~50 kΩ resistor is recommended. DC-DC Phase User programmable dc-to-dc converter phase (between channels). 00 = all dc-to-dc converters clock on same edge (default). 01 = Channel A and Channel B clock on same edge, Channel C and Channel D clock on opposite edge. 10 = Channel A and Channel C clock on same edge, Channel B and Channel D clock on opposite edge. 11 = Channel A, Channel B, Channel C, and Channel D clock 90° out of phase from each other. DC-to-dc switching frequency; these are divided down from the internal 13 MHz oscillator (see Figure 68 and Figure 69). 00 = 250 ± 10% kHz. 01 = 410 ± 10% kHz (default). 10 = 650 ± 10% kHz. DC-DC Freq DC-DC MaxV Rev. 0 Maximum allowed VBOOST_x voltage supplied by the dc-to-dc converter. 00 = 23 V + 1 V/−1.5 V (default). 01 = 24.5 V ± 1 V. 10 = 27 V ± 1 V. 11 = 29.5 V ± 1V. － 36/48 － AD5755 図 4 参照)にSDOに出力されるデータに、前にアドレス指定した レジスタのデータが含まれています。この 2 番目のSPI転送は、 3 番目のデータ転送でさらに別のレジスタを読出す要求である か、または 0x1CE000 (NOPコマンド)である必要があります。 スルーレート・コントロール・レジスタ このレジスタを使って、選択したDACチャンネルのスルーレー ト・コントロールを設定します。この機能は、電流出力と電圧 出力で使用することができます。スルーレート・コントロール はイネーブル/ディスエーブルされ、チャンネルごとに設定され ます。詳細については、表 26 と デバイス機能のセクションを 参照してください。 リードバックの例 AD5755 のチャンネル A のデバイス 1 のゲイン・レジスタをリ ードバックするときは、次のシーケンスに従います。 1. リードバック動作 シリアル入力レジスタへの書込みで、R/Wビット= 1 を設定する と、リードバック・モードが開始されます。リードバック動作 に関係するビットについては、 表 27 を参照してください。 DUT_AD1 ビットとDUT_AD0 ビットをビットRD[4: 0]と組み合 わせて使って、読出すレジスタを選択します。書込みシーケン ス内の残りのデータビットは無視されます。次のSPIへ転送時( 2. 0xA80000 を AD5755 入力レジスタへ書込みます。これによ り、AD5755 デバイス・アドレス 1 が読出しモードに設定 され、チャンネル A のゲイン・レジスタが選択されます。 全データビット D15～D0 が無視されます。 別の読出しコマンドまたは NOP コマンド(0x1CE000)が後ろ に続きます。このコマンドで、チャンネル A ゲイン・レジ スタのデータが SDO ラインに出力されます。 表 26.スルーレート・コントロール・レジスタの設定 D15 D14 D13 D12 D11 to D7 D6 to D3 D2 to D0 0 0 0 SE X1 SR_CLOCK SR_STEP 1 X = don’t care 表 27.読出し動作での入力シフトレジスタ値 D23 D22 D21 D20 D19 D18 D17 D16 D15 to D0 R/W DUT_AD1 DUT_AD0 RD4 RD3 RD2 RD1 RD0 X1 1 X = don’t care 表 28.読出しアドレスのデコーディング RD4 RD3 RD2 RD1 RD0 Function 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 Read DAC A data register Read DAC B data register Read DAC C data register Read DAC D data register Read DAC A control register Read DAC B control register Read DAC C control register Read DAC D control register Read DAC A gain register Read DAC B gain register Read DAC C gain register Read DAC D gain register Read DAC A offset register Read DAC B offset register Read DAC C offset register Read DAC D offset register Clear DAC A code register Clear DAC B code register Clear DAC C code register Clear DAC D code register DAC A slew rate control register DAC B slew rate control register DAC C slew rate control register DAC D slew rate control register Read status register Read main control register Read dc-to-dc control register Rev. 0 － 37/48 － AD5755 ステータス・レジスタ レジスタ値を各書込みシーケンスで SDO ピンからリードバック することができます。あるいは、STATREAD ビットをセットし ない場合、ステータス・レジスタを通常のリードバック動作を 使って読出すことができます。 ステータス・レジスタは読出し専用レジスタです。このレジス タには、故障情報、ランプ・アクティブ・ビット、ユーザ・ト グル・ビットが格納されています。メイン・コントロール・レ ジスタの STATREAD ビットがセットされると、ステータス・ 表 29.ステータス・レジスタのデコーディング MSB LSB D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 DCDCD DCDCC DCDCB DCDCA User toggle PEC error Ramp active Over TEM P VOUT_D fault VOUT_C fault VOUT_B fault VOUT_A fault IOUT_D fault IOUT_C fault IOUT_B fault IOUT_A fault 表 30.ステータス・レジスタのオプション Bit Description DC-DCD In current output mode, this bit is set on Channel D if the dc-to-dc converter cannot maintain compliance (it may be reaching its VMAX voltage). In this case, the IOUT_D fault bit is also set. See the DC-to-DC Converter VMAX Functionality section for more information on this bit’s operation under this condition. In voltage output mode, this bit is set if, on Channel D, the dc-to-dc converter is unable to regulate to 15 V as expected. When this bit is set, it does not result in the FAULT pin going high. DC-DCC In current output mode, this bit is set on Channel C if the dc-to-dc converter cannot maintain compliance (it may be reaching its VMAX voltage). In this case, the IOUT_C fault bit is also set. See the DC-to-DC Converter VMAX Functionality section for more information on this bit’s operation under this condition. In voltage output mode, this bit is set if, on Channel C, the dc-to-dc converter is unable to regulate to 15 V as expected. When this bit is set, it does not result in the FAULT pin going high. DC-DCB In current output mode, this bit is set on Channel B if the dc-to-dc converter cannot maintain compliance (it may be reaching its VMAX voltage). In this case, the IOUT_B fault bit is also set. See the DC-to-DC Converter VMAX Functionality for more information on this bit’s operation under this condition. In voltage output mode, this bit is set if, on Channel B, the dc-to-dc converter is unable to regulate to 15 V as expected. When this bit is set, it does not result in the FAULT pin going high. DC-DCA In current output mode, this bit is set on Channel A if the dc-to-dc converter cannot maintain compliance (it may be reaching its VMAX voltage). In this case, the IOUT_A fault bit is also set. See the DC-to-DC Converter VMAX Functionality for more information on this bit’s operation under this condition. In voltage output mode, this bit is set if, on Channel A, the dc-to-dc converter is unable to regulate to 15 V as expected. When this bit is set, it does not result in the FAULT pin going high. User Toggle User toggle bit. This bit is set or cleared via the software register. This can be used to verify data communications if needed. PEC Error Denotes a PEC error on the last data-word received over the SPI interface. Ramp Active This bit is set while any one of the output channels is slewing (slew rate control is enabled on at least one channel). Over TEMP This bit is set if the AD5755 core temperature exceeds approximately 150°C. VOUT_D Fault This bit is set if a fault is detected on the VOUT_D pin. VOUT_C Fault This bit is set if a fault is detected on the VOUT_C pin. VOUT_B Fault This bit is set if a fault is detected on the VOUT_B pin. VOUT_A Fault This bit is set if a fault is detected on the VOUT_A pin. IOUT_D Fault This bit is set if a fault is detected on the IOUT_D pin. IOUT_C Fault This bit is set if a fault is detected on the IOUT_C pin. IOUT_B Fault This bit is set if a fault is detected on the IOUT_B pin. IOUT_A Fault This bit is set if a fault is detected on the IOUT_A pin. Rev. 0 － 38/48 － AD5755 デバイス機能 INPUT REGISTER 故障出力 AD5755 にはFAULTピンがあります。このオープン・ドレイン 出力ピンを使うと、複数の AD5755 デバイスを 1 本のプルアッ プ抵抗で接続してグローバル故障検出を行うことができます。 次に示す故障でFAULTピンはアクティブになります。 断線または不十分な電源電圧.のために IOUT_x の電圧がコン プライアンス範囲を超えようとしている。故障出力を発生 する内部回路では、ウインドウ制限機能を持つコンパレー タの使用を回避しています。これを使用すると、実際に故 障が出力されてしまった後にFAULT出力がアクティブにな るためです。その代わり、出力ステージの内蔵アンプが駆 動能力の約 1V 下になったとき、信号を発生します。この ため、FAULT出力はコンプライアンス規定値に到達する少 し前にアクティブになります。 電圧出力ピンで短絡が検出されたとき。短絡電流は、ユー ザが指定する 16 mA または 8 mA に制限されます。AD5755 を単電源モードで使用する場合、出力電圧が 50 mV を下回 ると短絡故障信号が発生します。 PECエラーのためにインターフェース・エラーが検出され たとき。パケット・エラーのチェックのセクションを参照 してください。 AD5755 のコア温度が約 150 °C を超えたとき。 ステータス・レジスタのVOUT_x 故障、IOUT_x 故障、PECエラー、 OverTEMPの各ビット(表 30)と、このFAULT出力を組み合わせ て使用して、FAULT出力を発生させた故障状態が通知されます。 DAC M REGISTER 07304-075 DAC REGISTER C REGISTER 図 76.オフセットとゲインのデジタル制御 各チャンネルの乗算器と加算器のシンボルを 図 76 に示してあり ますが、デバイス内には乗算器と加算器は各 1 個だけ存在し、 全 4 チャンネル間で共用されます。これにより、表 3 のセクシ ョンで説明するように、複数のチャンネルを 1 回で更新する際 に更新が高速化されます。 データを M レジスタまたは C レジスタへ書込むごとに、出力は 自動的に更新されません。その代わり、DAC チャンネルに対す る次の書込みでこれらの M 値と C 値を使って、新しいキャリブ レーションが行われ、チャンネルが自動的に更新されます。 キャリブレーションからの出力データは、DAC入力レジスタに 入力されます。この出力データは、動作原理のセクションに示 すようにDACにロードされます。ゲイン・レジスタとオフセッ ト・レジスタの分解能は 16 ビットです。ゲイン/オフセットの 正しいキャリブレーション方法は、ゲインをキャリブレーショ ンした後にオフセットをキャリブレーションすることです。 DAC 入力レジスタに書込まれる値(10 進値)は次式で計算するこ とができます。 電圧出力の短絡保護 CodeDACRegister D ( M 1) 216 C 215 (1) 通常動作では、電圧出力でのシンク/ソースは最大 12 mA で規定 動作を維持します。最大出力電流または短絡電流はユーザ設定 可能で、16 mA または 8 mA に設定することができます。短絡 が検出されると、FAULTがロー・レベルになり、ステータス・ レジスタの該当する Short CCT ビットがセットされます。 ここで、 D は DAC チャンネルの入力レジスタにロードされるコード。 M はゲイン・レジスタ内のコード(デフォルト・コード= 216 − 1)。 C はオフセット・レジスタ内のコード(デフォルト・コード= 215)。 オフセットとゲインのデジタル制御 書込み時のステータス・リードバック 各 DAC チャンネルにはゲイン(M)レジスタとオフセット(C)レジ スタがあるため、これらを使ってシグナル・チェーン全体のゲ イン誤差とオフセット誤差を調整することができます。DAC デ ータ・レジスタからのデータは、M レジスタと C レジスタの値 で制御されるデジタル乗算器と加算器で演算されます。キャリ ブレーションされた DAC データは DAC 入力レジスタに保存さ れます。 AD5755 には、各書込みシーケンス中にステータス・レジスタ 値を読出す機能があります。この機能は、メイン・コントロー ル・レジスタの STATREAD ビットを使ってイネーブルします。 この機能を使うと、ステータス・レジスタを連続的にモニタし て、故障発生時に迅速に対応することができます。 書込みのイネーブル中にステータスをリードバックすると、16 ビット・ステータス・レジスタ値(表 30)がSDOピンに出力され ます(図 5 参照)。 AD5755 のパワーアップ時は、この機能はディスエーブルされ ています。この機能をイネーブルすると、ステータス・レジス タ以外の通常のリードバック機能は使用できなくなります。他 のレジスタをリードバックするときは、STATREAD ビットをク リアした後にリードバック・シーケンスを実行してください。 このレジスタの読出し後に STATREAD をハイ・レベルに戻す ことができます。 Rev. 0 － 39/48 － AD5755 非同期クリア CLEAR はアクティブ・ハイのエッジ検出入力です。この入力を 使うと、出力を予め設定した 16 ビット・コードにクリアするこ とができます。このコードは、チャンネルごとの 16 ビット・ク リア・コード・レジスタを使ってユーザが設定します。 クリアするチャンネルでは、そのチャンネルのDACコントロー ル・レジスタのCLR_ENビット(表 21 参照)を使ってクリアでき るように、そのチャンネルをイネーブルしておく必要がありま す。チャンネルがクリアできるようにイネーブルされていない 場合には、出力はCLEARピンのレベルに無関係に現在の状態を 維持します。 CLEAR 信号がロー・レベルに戻ると、対応する出力は新しい値 が設定されるまでクリア状態を維持します。 パケット・エラーのチェック ノイズの多い環境でデータが正しく受信されたことを確認する ため、AD5755 は 8 ビット(CRC-8)サイクリック冗長性チェック を採用したパケット・エラー・チェック機能のオプションを提 供します。AD5755 を制御するデバイスは、次の多項式を使っ て 8 ビット・フレーム・チェック・シーケンスを発生する必要 があります。 C(x) = x8 + x2 + x1 + 1 この値がデータ・ワードの終わりに追加されて 32 ビットが AD5755 へ送信され、その後にSYNCがハイ・レベルにされます。 AD5755 が 32 ビット・フレームを受け取ると、SYNCがハイ・ レベルになったときエラー・チェックを開始します。チェック にパスすると、データが選択されたレジスタへ書込まれます。 エラーが検出されると、FAULTピンがロー・レベルになり、ス テータス・レジスタの PEC エラー・ビットがセットされます。 ステータス・レジスタを読出すと、FAULTがハイ・レベルに戻 り(他の故障がない場合)、PEC エラー・ビットが自動的にクリ アされます。 UPDATE ON SYNC HIGH LSB D0 24-BIT DATA 24-BIT DATA TRANSFER—NO ERROR CHECKING SCLK SDIN FAULT LSB D8 出力アラート AD5755 には ALERT ピンがあります。このピンはアクティブ・ ハイの CMOS 出力です。また、AD5755 はウォッチドッグ・タイ マも内蔵しています。これをイネーブルすると、SPI 通信をモ ニタすることができます。タイムアウト周期内にソフトウェ ア・レジスタに 0x195 が受信されないと、ALERT ピンがアクテ ィブになります。 内蔵リファレンス電圧 AD5755 は 5 V のリファレンス電圧を内蔵しています。初期精度 は最大±5 mV で温度ドリフト係数は最大±10 ppm です。このリ ファレンス電圧は外部でバッファすると、システム内で使用す ることができます。 D7 24-BIT DATA D0 8-BIT CRC FAULT PIN GOES HIGH IF ERROR CHECK FAILS 32-BIT DATA TRANSFER WITH ERROR CHECKING 07304-180 MSB D31 ウォッチドッグ・タイマをイネーブルし、メイン・コントロー ル・レジスタでタイムアウト周期(5 ms、10 ms、100 ms、または 200 ms)を設定します (表 18 と 表 19 参照)。 表 1 に、内蔵RSET 抵抗 と外付 け 15 kΩ RSET 抵抗を使 用する AD5755 の性能仕様を示します。外付けRSET抵抗を使用すると、 内蔵RSET 抵抗使用の場合より性能を向上させることができます。 外付けRSET抵抗仕様では理想抵抗を仮定しています。実際の性能 は使用する抵抗の絶対値と温度係数に依存します。これは、出 力ゲイン誤差に直接影響するため、総合未調整誤差も影響を受 けます。特定の外付けRSET 抵抗を使用した場合の出力ゲイン /TUE誤差を求めるときは、表 1 に示すように(% FSRで表示)、 RSET 抵抗の絶対誤差パーセント値を外付けRSET 抵抗を、使用す るAD5755 のゲイン/TUE誤差に直接加算します。 UPDATE AFTER SYNC HIGH ONLY IF ERROR CHECK PASSED SYNC 内蔵ウォッチドッグ・タイマをイネーブルすると、設定された タイムアウト周期内にソフトウェア・レジスタに 0x195 が書込 まれない場合にアラート信号が発生されます。この機能は、 MCU と AD5755 の間の通信が失われないようにし、さらにデー タパス・ライン(SDI、SCLK、SYNC)を正常に動作させるために 役立ちます。0x195 がタイムアウト周期内に受信されないと、 ALERT ピンから故障状態が表示されます。ALERT 信号はアク ティブ・ハイであるため CLEAR ピンに直接接続して、MCU か らの通信が失われたとき CLEAR ピンからクリアできるように することができます。 図 72 に示すRSETは、電圧/電流変換回路の一部を構成する内蔵検 出抵抗です。温度に対する出力電流の安定性は、RSET 値の安定 性に依存します。温度に対する出力電流の安定性を向上させる 1 つの方法は、内蔵抵抗R1 の代わりに 15 kΩの外付け低ドリフ ト抵抗をAD5755 のRSET_xピンに接続することです。外付け抵抗 は、DACコントロール・レジスタを使って選択することができ ます(表 20 参照)。 SCLK SDIN ウォッチドッグ・タイマ 電流設定外付け抵抗 SYNC MSB D23 PEC 値は無視する必要があります。書込み中のステータス・リ ードバックがディスエーブルされている場合、通常のリードバ ック動作を使用してステータス・レジスタ動作を PEC によりモ ニタすることができます。 図 77.PEC のタイミング PEC はデータ・パケットの送信と受信に使うことができます。 書込み中のステータス・リードバックがイネーブルされている 場合、書込み動作中のステータス・リードバックで返される Rev. 0 － 40/48 － AD5755 スルーレートのデジタル制御 AD5755 のスルーレート制御機能により、出力値が変化するレ ートを制御することができます。この機能は、電流出力と電圧 出力で使用することができます。スルーレート制御機能をディ スエーブルすると、出力値は出力駆動回路と接続された負荷で 制限されるレートで変化します。スルーレートを小さくすると きは、スルーレート制御機能をイネーブルします。スルーレー ト・コントロール・レジスタ(表 26)のSRENビットを使ってこの 機能をイネーブルすると、出力が 2 つの値の間で直接変化する 代わりに、スルーレート・コントロール・レジスタからアクセ スできる 2 つのパラメータで指定されるレートでデジタル的に 変 化 し ま す ( 表 26 参 照 ) 。 こ の パ ラ メ ー タ は SR_CLOCK と SR_STEPです。SR_CLOCKはデジタル・スルーが更新されるレ ートを指定します。例えば、選択された更新レートが 8 kHzの場 合、出力は 125 µsごとに更新されます。SR_STEPはこれと組み合 わせて使い、各更新ごとの出力値の変化の大きさを指定します。 両パラメータにより、出力値の変化レートが決定されます。表 31 と 表 32 に、SR_CLOCKパラメータとSR_STEPパラメータの 値の範囲を示します。 表 31.スルーレート更新クロック・オプション Update Clock Frequency (Hz) 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 64 k 32 k 16 k 8k 4k 2k 1k 500 250 125 64 32 16 8 4 0.5 消費電力制御 標準的な電流入力モジュール・デザインでは、負荷抵抗値は 50 Ω～750 Ω の範囲とすることができます。出力モジュール・シス テムは負荷抵抗値の全範囲でコンプライアンス電圧条件を満た すため十分な電圧を供給する必要があります。例えば、4 mA～ 20 mA ループで 20 mA を駆動する場合、コンプライアンス電圧 は 15 V より大きい必要があります。50 Ω 負荷で 20 mA 駆動の 場合、要求されるコンプライアンスは 1 V です。 AD5755 回路は、出力電圧を検出して、コンプライアンス条件 と小さいヘッドルーム電圧を満たすように、この電圧をレギュ レーションします。AD5755 は 1 kΩ の負荷を介して最大 24 mA を駆動することができます。 DC/DCコンバータ AD5755 は 4 個の独立なDC/DCコンバータを内蔵しています。 これらを使って、各チャンネルのVBOOST 電源電圧をダイナミッ ク制御します(図 72 参照)。図 78 に、DC/DC回路に必要なディ スクリート部品を、次のセクションに部品の選択とこの回路の 動作を、それぞれ示します。 これらのクロック周波数は内蔵発振器からの 13 MHzを分周したものです。 表 1、図 68、図 69 を参照してください。 表 32.スルーレート・ステップ・サイズ・オプション SR_STEP Step Size (LSBs) 000 001 010 011 100 101 110 111 1 2 4 16 32 64 128 256 AVCC CIN ≥10µF DDCDC 10µH CDCDC 4.7µF RFILTER 10Ω SWx 図 78.DC/DC 回路 次式は、スルーレートをステップ・サイズ、更新クロック周波 数、LSB サイズの関数として表します。 Slew Time Output Change Step Size Update Clock Frequency LSB Size Rev. 0 LDCDC － 41/48 － VBOOST_x CFILTER 0.1µF 07304-077 1 スルーレート制御機能をイネーブルすると、すべての出力変化 が設定されたスルーレートで変化します(詳細については、 DC/DCコンバータのセトリング・タイムのセクション参照)。例 えば、CLEARピンがアサートされた場合、出力は設定されたス ルーレートでクリア値まで変化します(クリア・チャンネルをク リアできるようにイネーブルしている場合)。複数のチャンネル がスルー用にイネーブルされている場合は、クリア・ピンをア サートするときに注意が必要です。クリアがアサートされたと きチャンネルの 1 つが変化している場合、他のチャンネルはス ルーレート・コントロールを受けずにクリア値に向かって直接 変化します。与えられた値に対する更新クロック周波数は、す べての出力範囲に対して同じです。ただし、ステップ・サイズ は与えられたステップ・サイズ値に対応する出力範囲に応じて 変わります。これはLSBサイズが各出力範囲で異なるためです。 AD5755 は DC/DC ブースト・コンバータ回路を使用したダイナ ミック消費電力制御機能を内蔵しているため、デバイスを電流 出力モードで使用する際に、標準的デザインより消費電力を削 減することができます。 1 SR_CLOCK ここで、 Slew Time の単位は sec。 Output Change の単位は IOUT_x の場合はアンペア、VOUT_x の場合は ボルト。 AD5755 29.6 表 33.推奨 DC/DC 部品 Value Manufacturer XAL4040-103 GRM32ER71H475KA88L PMEG3010BEA 10 µH 4.7 µF 0.38 VF Coilcraft® Murata NXP 29.4 CDCDC の後ろに 10 Ω、100 nF のローパス RC フィルタを接続す ることが推奨されます。この回路は小さい電力を消費しますが、 VBOOST_x 電源のリップルを削減します。 DC/DCコンバータの動作 内蔵 DC/DC コンバータでは、AD5755 出力チャンネルを駆動す る 4.5 V～5.5 V の AVCC 入力を昇圧する固定周波数のピーク電流 モード制御方式を採用しています。これらの回路は、デューテ ィ・サイクル(typ)が 90%より小さい不連続導通モード(DCM)で 動作するようにデザインされています。不連続導通モードとは、 スイッチング・サイクルのかなりの時間インダクタ電流がゼロ になる動作モードを意味します。DC/DC コンバータは非同期で あるため、外付けショットキー・ダイオードが必要です。 DC/DCコンバータの出力電圧 チャンネル電流出力をイネーブルすると、コンバータはVBOOST_x 電源を 7.4 V (±5%)または(IOUT × RLOAD +ヘッドルーム)のいずれか 大きい方にレギュレーションします(ヘッドルーム対出力電流の プロットについては、図 52 を参照)。出力をディスエーブルし た 電 圧 出 力 モ ー ド で は 、 コ ン バ ー タ は VBOOST_x 電 源 を +15 V (±5%)にレギュレーションします。出力をディスエーブルした電 流出力モードでは、コンバータはVBOOST_x電源を 7.4 V (±5%)に レギュレーションします。 1 つのチャンネル内で、VOUT_x ステージと IOUT_x ステージは共通 の VBOOST_x 電源を共用して、IOUT_x ステージと VOUT_x ステージの 各出力を互いに接続できるようにしています。 DC/DCコンバータのセトリング・タイム 電流出力モードでは、約 1V (IOUT × RLOAD)より大きいステップに 対するセトリング・タイムはDC/DCコンバータのセトリング・ タイムにより支配されます。これに対する例外は、IOUT_xピンに 必要な電圧とコンプライアンス電圧の和が 7.4 V (±5%)を下回る とき発生します。出力セトリング・タイムの代表的なプロット を 図 48 に示します。このプロットは 1 kΩ負荷に対するものです。 小さい負荷のセトリング・タイムほど高速になります。24 mAよ り小さい電流ステップに対するセトリング・タイムも高速になり ます。 DC/DCコンバータVMAXの機能 最大VBOOST_x電圧はDC/DCコントロール・レジスタに設定されま す(23 V、24.5 V、27 V、または 29.5 V、表 25 参照)。この最大 電圧に到達すると、DC/DCコンバータがディスエーブルされる ため、VBOOST_x 電圧は約 0.4 Vだけ減少することができます。 VBOOST_x電圧が約 0.4 V減少すると、DC/DCコンバータが再イネ ーブルされるため、電圧はVMAXに戻ることができます(まだ必要 とされる場合)。この動作を 図 79 に示します。 Rev. 0 0mA TO 24mA RANGE, 24mA OUTPUT OUTPUT UNLOADED 29.3 29.2 29.1 DC-DC MaxV = 29.5V DC-DCx BIT = 1 29.0 fSW = 410kHz TA = 25°C 28.9 28.8 28.7 DC-DCx BIT = 0 28.6 0 0.5 1.0 1.5 2.0 2.5 TIME (ms) 3.0 3.5 4.0 07304-183 Component LDCDC CDCDC DDCDC VBOOST_x VOLTAGE (mV) Symbol VMAX DC_DC BIT 29.5 図 79.VMAX に到達したときの動作 図 79 に示すように、AD5755 がVMAX値まで上昇したとき、ステ ータス・レジスタのDC-DCxビットがアサートされます。電圧が VMAXより約 0.4 V低くなるとこのビットのアサートは解除され ます。 DC/DCコンバータの内蔵スイッチ AD5755 は 0.425 Ω のスイッチを内蔵しています。このスイッチ の電流は、パルスごとにモニタされて、0.8 A のピーク電流に制 限されます。 DC/DCコンバータのスイッチング周波数と位相 AD5755 DC/DCコンバータのスイッチング周波数は、DC/DCコ ントロール・レジスタから設定することができます。DC/DCコ ンバータが異なるクロック・エッジで動作できるように、チャ ンネルの位相を調整できるようになっています(表 25 参照)。一 般的なアプリケーションに対しては、410 kHz周波数の使用が推 奨されます。負荷が軽いとき(低出力電流で低負荷抵抗)、DC/DC コンバータはパルス・スキップ・モードになって、スイッチン グ消費電力を小さくします。 DC/DCコンバータのインダクタの選択 4 mA～20 mA の一般的なアプリケーションの場合、10 µH のイ ンダクタ(例えば Coilcraft 社の XAL4040-103)をスイッチング周 波数 410 kHz で使用すると、4.5 V～5.5 V の AVCC 電源で最大 1 kΩ の負荷抵抗に最大 24 mA を供給することができます。特に 最大周囲温度でサチレーションなしにインダクタがピーク電流を 処理できることが重要です。インダクタがサチレーション・モー ドになると、効率が低下します。また、サチレーション時には インダクタンス値も小さくなるため、DC/DC コンバータ回路は 必要な出力電力を供給できなくなります。 DC/DCコンバータの外付けショットキーの選択 AD5755 には外付けショットキー・ダイオードが必要です。シ ョットキー・ダイオードが動作中に予想される最大逆方向ブレ ークダウンを処理できる定格であること、および整流子の最大 ジャンクション温度を超えないことを確認してください。ダイ オード平均電流は ILOAD 電流にほぼ等しくなります。順方向電圧 降下が大きいダイオードでは、効率が低下します。 － 42/48 － AD5755 DC/DCコンバータの補償コンデンサ DC/DCコンバータはDCMで動作するため、無補償伝達関数は 1 極の伝達関数になります。伝達関数の極周波数は、DC/DCコン バータの出力容量、入力電圧、出力電圧、出力負荷により決定 されます。AD5755 では、レギュレータ・ループの補償に外付け コンデンサと内蔵 150 kΩ抵抗の組み合わせを使っています。あ るいは、DC/DCコントロール・レジスタのDC-DC Compビット をセットして、外付け補償抵抗と補償コンデンサの直列接続を 使うこともできます。この場合、約 50 kΩ抵抗の使用が推奨さ れます。この場合の利点は、デバイス機能セクションの AICC 電源要求—変化時セクションに示してあります。一般的なアプ リケーションでは、10 nF DC/DC補償コンデンサの使用が推奨 されます。 AICC電源要求—変化時 変化時のAICC電流要求は、DC/DCコンバータの出力容量を充電 するために出力電力が増加するので、スタティック動作より大 きくなります。AICC電流要求の軽減のセクションで説明した方 法でAVCC電源の要求を小さくすることができますが、この過渡 電流は非常に大きくなります(図 80 参照)。AICC電流の供給が十 分でないと、AVCC 電圧が低下します。このAVCC 低下のために、 変化に必要なAICC電流がさらに増えます。これは、AVCCの電圧 がさらに低下するため(式 3 参照)、VBOOST電圧したがって出力電 圧が目標値に到達できないことを意味します。このAVCC電圧は すべてのチャンネルに共通であるため、他のチャンネルにも影 響を与えます。 入力コンデンサは DC/DC コンバータに必要とされるダイナミッ ク電流の大部分を供給するため、低 ESR の部品である必要があ ります。AD5755 の場合、一般的なアプリケーションでは低 ESR の 10 µF タンタルまたはセラミック・コンデンサの使用が 推奨されます。セラミック・コンデンサは、DC バイアス電圧と 温度に敏感なため注意深く選択する必要があります。X5R また は X7R 誘電セラミックは、広い動作電圧と温度範囲で安定して いるため、これらのコンデンサの使用が望まれます。タンタ ル・コンデンサを選択する場合は、低 ESR 値になるよう注意す る必要があります。 AIcc電源要求—スタティック DC/DC コンバータは、次式の VBOOST 電圧を供給するようにデザ インされています。 VBOOST = IOUT × RLOAD +ヘッドルーム (2) ヘッドルーム対出力電圧のプロットについては、図 52 を参照し てください。これは、固定の負荷と出力電圧の場合、DC/DCコ ンバータの出力電流は次式で計算できることを意味します。 AI CC Power Out Efficiency AVCC I OUT VBOOST VBOOST AVCC 0mA TO 24mA RANGE 1kΩ LOAD fSW = 410kHz INDUCTOR = 10µH (XAL4040-103) TA = 25°C 0.5 0.4 20 15 0.3 10 0.2 AICC IOUT VBOOST 0.1 0 0 0.5 5 1.0 1.5 TIME (ms) 2.0 2.5 0 図 80.内蔵補償抵抗使用時の 24 mA 変化に対する AICC 電流の時 間変化 AICC電流要求の軽減 AICC 電流要求の軽減に使用できる主な方法は 2 つあります。1 つ目は外付け補償抵抗を接続する方法で、2 つ目はスルーレー ト・コントロールを使用する方法です。これらの両方法は組み 合わせて使用することができます。 補償抵抗を 10 nF補償コンデンサと直列にCOMPDCDC_xピンに接 続することができます。51 kΩの外付け補償抵抗の使用が推奨さ れます。この補償により電流出力の変化時間が大きくなります が、AICC過渡電流要求が軽減されます。図 81 に、51 kΩの補償 抵抗を使用した場合について、1 kΩ負荷を介した 24 mAステッ プに対するAICC電流のプロットを示します。この方法により、 小さい負荷を介する電流要求がさらに軽減されます(図 82 参照)。 (3) ここで、 IOUTはアンプ内のIOUT_xからの出力電流。 ηVBOOSTはVBOOST_xでの効率(図 54 と 図 55 参照)。 Rev. 0 25 0.6 AICC CURRENT (A) 出力コンデンサはDC/DCコンバータのリップル電圧に影響を与 えるため、チャンネル出力電流が増加する最大スルーレートが 間接的に制限されます。リップル電圧はコンデンサの容量と等 価直列抵抗(ESR)の組み合わせによって発生します。AD5755 の 場合、一般的なアプリケーションでは 4.7 µFのセラミック・コ ンデンサの使用が推奨されます。大きなコンデンサまたは並列 接続のコンデンサにより、スルーレートは犠牲になりますがリ ップル性能を向上させることができます。また、大きなコンデ ンサは変化時のAVCC電源電流要求に影響を与えます(AICC電源 要求—変化時のセクション参照)。DC/DCコンバータ出力のこの 容量は、すべての動作条件で 3 µFより大きい必要があります。 07304-184 30 0.7 IOUT_x CURRENT (mA)/VBOOST_x VOLTAGE (V) 0.8 DC/DCコンバータの入力コンデンサと出力コンデンサの選 択 － 43/48 － AD5755 20 0.4 16 0.3 12 0.2 8 AICC IOUT VBOOST 0.1 0 0 0.5 1.0 1.5 TIME (ms) 4 2.0 2.5 0 0.8 0.7 0.6 図 81.外付け 51kΩ 補償抵抗使用時の 1 kΩ を介する 24 mA 変化 に対する AICC 電流の時間変化 0.8 0mA TO 24mA RANGE 500Ω LOAD fSW = 410kHz INDUCTOR = 10µH (XAL4040-103) TA = 25°C AICC CURRENT (A) 0.6 28 24 0.5 20 0.4 16 0.3 12 0.2 8 0.1 4 0 0 0.5 1.0 1.5 TIME (ms) 2.0 2.5 0 24 20 0.4 16 0.3 12 0.2 8 0.1 4 0 1 2 3 TIME (ms) 4 5 6 0 図 83.スルーレート・コントロールを使用した 24 mA 変化に 対する AICC 電流の時間変化 図 82.外付け 51kΩ 補償抵抗使用時の 500Ω を介する 24 mA 変 化に対する AICC 電流の時間変化 Rev. 0 28 AICC IOUT VBOOST 0.5 0 07304-186 AICC IOUT VBOOST IOUT_x CURRENT (mA)/V BOOST_x VOLTAGE (V) 32 0.7 32 0mA TO 24mA RANGE 1kΩ LOAD fSW = 410kHz INDUCTOR = 10µH (XAL4040-103) TA = 25°C IOUT_x CURRENT (mA)/VBOOST_x VOLTAGE (V) 0.5 － 44/48 － 07304-187 24 AICC CURRENT (A) 0.6 28 スルーレート・コントロールを使用すると、図 83 に示すように AVCC電源電流要求を大幅に軽減することができます。スルーレ ート・コントロールを使用する場合、出力はDC/DCコンバータ よ り高 速に変化 でき ないこと に注 意する必 要が あります 。 DC/DCコンバータの変化は、大きな負荷(例えば 1 kΩ)を介する 大きな電流ほど低速になります。また、このスルーレートは DC/DCコンバータの構成にも依存します。DC/DCコンバータ出 力変化の 2 つの例を、図 81 と 図 82 に示します(VBOOSTはDC/DC コンバータの出力電圧に対応します)。 IOUT_x CURRENT (mA)/VBOOST_x VOLTAGE (V) 0.7 AICC CURRENT (A) 32 0mA TO 24mA RANGE 1kΩ LOAD fSW = 410kHz INDUCTOR = 10µH (XAL4040-103) TA = 25°C 07304-185 0.8 AD5755 アプリケーション情報 同じ端子での電圧出力範囲と電流出力範囲 AD5755 の 1 つのチャンネルを使う場合、電流出力ピンと電圧 出力ピンを別々の端子に接続するか、または共通の 1 本の端子 に接続することができます。電圧出力と電流出力が同時にイネ ーブルされることがないため、2 本の出力ピンを一緒に接続し ても競合は生じません。電流出力をイネーブルすると、電圧出 力がスリーステート・モードになり、電圧出力をイネーブルす ると、電流出力がスリーステート・モードになります。この動 作のためには、POC ピンをロー・レベルに接続し、メイン・コ ントロール・レジスタの POC ビットに 0 を設定する必要があり ます。あるいは、POC ピンをハイ・レベルにする場合は、メイ ン・コントロール・レジスタの POC ビットに 1 を設定した後に 電流出力をイネーブルする必要があります。 絶対最大定格のセクションに示すように、出力許容誤差は電圧 出力ピンと電流出力ピンで同じになります。電流出力モードで これらのピンへの電流リークを無視できるようにするため、 +VSENSE_x接続と−VSENSE_x接続にはバッファが付きます。 内蔵RSETを使う電流出力モード 電流出力モードで内蔵RSET抵抗を使う場合、イネーブルされて いる内蔵RSET を使う他のチャンネルの数とこれらのチャンネル からのDCクロストークから、出力が大きな影響を受けます。表 1 に示す内蔵RSETの仕様は、内蔵RSETを選択し、かつ同じコード を出力している、イネーブルされたすべてのチャンネルが対象 になります。 イネーブルされた内蔵 RSET を使用する各チャンネルに対して、 オフセット誤差が小さくなります。例えば、内蔵 RSET 使用のイ ネーブルされた 1 つの電流出力では、オフセット誤差は 0.075% FSR です。この値はイネーブルされる電流チャンネル数に比例 して小さくなります。2 チャンネルの各々ではオフセット誤差 が 0.056% FSR になり、3 チャンネルの各々では 0.029%に、4 チ ャンネルの各々では 0.01%に、それぞれなります。 同様に、内蔵 RSET を使用する場合の DC クロストークは、内蔵 RSET を使用するイネーブルされた電流出力チャンネル数に比例 します。例えば、測定チャンネルが 0x8000 にあり、1 つのチャ ンネルがゼロからフルスケールへ変化する場合、DC クロスト ークは−0.011% FSR になります。2 つのチャンネルがゼロから フルスケールに変化する場合には DC クロストークは−0.019% FSR になり、他の 3 チャンネルすべてがゼロからフルスケール に変化する場合は、−0.025% FSR になります。 になると、DCクロストークのためにフルスケール誤差が大きく なることを意味しています。例えば、測定チャンネルが 0xFFFF にあり、3 チャンネルがゼロスケールのとき、フルスケール誤 差は 0.025%になります。同様に、電流出力モードで 1 チャンネ ルのみがイネーブルされ、かつ内蔵RSET を使っている場合、フ ルスケール誤差は 0.025% FSR + 0.075% FSR = 0.1% FSRになり ます。 高精度リファレンス電圧の選択 フル動作温度範囲で AD5755 の最適性能を実現するためには、 高精度のリファレンス電圧を使う必要があります。高精度リフ ァレンス電圧の選択には注意が必要です。リファレンス入力に 加えられる電圧は、バッファ済みリファレンス電圧を DAC コ アへ供給するために使われます。このため、リファレンス電圧 の誤差はデバイスの出力に影響を与えます。 高精度アプリケーションに対するリファレンス電圧の選択で考 慮すべき誤差原因としては、初期精度、出力電圧の温度係数、 長時間ドリフト、出力電圧ノイズの 4 つがあります。 外付けリファレンスの出力電圧の初期精度誤差により、DAC 内 でフルスケール誤差が発生します。これらの誤差を小さくする ため、初期精度誤差の小さいリファレンス電圧の使用が望まれ ます。ADR425 のような出力調整機能を持つリファレンス電圧 を選択すると、リファレンス電圧を公称値以外の電圧に設定す ることにより、システム誤差を調節することができます。この 調整機能は、誤差をなくすため任意の温度で使用できます。 長時間ドリフトは、リファレンス出力電圧の時間的なドリフト の大きさを表します。厳しい長時間ドリフト仕様を持つリファ レンス電圧を使うと、ソリューション全体が製品寿命を通して 比較的安定します。 リファレンス出力電圧の温度係数は、INL、DNL、TUE に影響 を与えます。DAC 出力電圧の周囲温度に対する温度依存性を小 さくするためには、厳しい温度係数仕様を持つリファレンス電 圧を選択する必要があります。 比較的低いノイズが要求される高精度アプリケーションでは、 リファレンス電圧の出力ノイズを考慮する必要があります。シ ステム分解能に対して実用的な程度に出力ノイズ電圧が小さい リファレンス電圧を選択することは重要です。ADR435 (XFET デザイン)のような高精度リファレンス電圧は、0.1 Hz～10 Hzの 領域で低い出力ノイズ・レベルを持っています。ただし、回路 帯域幅が広くなると、出力ノイズを小さくするために、リファ レンス出力にフィルタが必要になることがあります。 表 1 に示すフルスケール誤差計測の場合、すべてのチャンネル は 0xFFFFにあります。これは、あるチャンネルがゼロスケール 表 34.推奨高精度リファレンス電圧 Part No. Initial Accuracy (mV Maximum) Long-Term Drift (ppm Typical) Temperature Drift (ppm/°C Maximum) 0.1 Hz to 10 Hz Noise (µV p-p Typical) ADR445 ADR02 ADR435 ADR395 AD586 ±2 ±3 ±2 ±5 ±2.5 50 50 40 50 15 3 3 3 9 10 2.25 10 8 8 4 Rev. 0 － 45/48 － AD5755 AD5755 誘導負荷の駆動 誘導負荷または低品質負荷を駆動する場合は、IOUT_x と AGND の 間にコンデンサの接続が必要になります。IOUT_x と AGND の間 に 0.01 µF のコンデンサを接続すると、50 mH 負荷の安定性が 確実になります。負荷の容量成分によりセトリングが低速にな ることがありますが、AD5755 のセトリング・タイムによりマ スクすることができます。AD5755 の電流出力に対して最大容 量の制限はありません。 SYNC SPORT_TSCK SCLK SPORT_DTO SDIN GPIO0 LDAC 07304-080 ADSP-BF527 図 85.AD5755 と ADSP-BF527 の SPORT インターフェースと の間の接続 過渡電圧保護 AD5755 はESD保護ダイオードを内蔵しているため、通常の取 り扱いによる損傷を防止しますが、工業用制御環境では、I/O回 路が大きな過渡電圧に遭遇することがあります。高い過渡電圧 からAD5755 を保護するため、外付けパワー・ダイオードやサ ージ電流制限抵抗が必要になります(図 84 参照)。2 本の保護ダ イオードと抵抗は適切な電力定格を持っている必要があります。 過渡電圧サプレッサまたはトランソーブを使うと、さらに保護 機能を強化することができます。これらは単方向サプレッサ(正 の高過渡電圧に対する保護)と双方向サプレッサ(正と負の高過 渡電圧に対する保護)として提供されており、広範囲なスタンド オフ電圧とブレークダウン電圧の定格があります。すべてのフ ィールドの接続ノードを保護することが推奨されます。 VBOOST_x GND RP レイアウト—グラウンド接続 高精度が重要な回路では、電源とグラウンド・リターンのレイ アウトを注意深く行うことが、定格性能の保証に役立ちます。 AD5755 を実装するプリント回路ボードは、アナログ部分とデ ジタル部分を分離して、ボードの一定領域にまとめて配置する ように、デザインする必要があります。複数のデバイスが AGND と DGND の接続を必要とするシステム内で AD5755 を使 用する場合は、この接続は 1 ヵ所で行う必要があります。デバ イスのできるだけ近くに星型のグラウンド・ポイントを構成す る必要があります。 レイアウト—電源デカップリング RLOAD 07304-079 IOUT_x レイアウトのガイドライン GNDSWx と AVCC 電源のグラウンド接続は PGND と呼んでいま す。PGND はボードの一定領域にまとめ、PGND―AGND 間接続 は 1 点で行う必要があります。 VBOOST_x AD5755 図 84.出力過渡電圧保護機能 マイクロプロセッサ・インターフェース マイクロプロセッサと AD5755 とのインターフェースは、マイ クロコントローラと DSP プロセッサに対して互換性を持つプロ トコルを使うシリアル・バスを使って行います。この通信チャ ンネルは、クロック信号、データ信号、ラッチ信号から構成さ れる 3 線式の最小インターフェースです。AD5755 では 24 ビッ ト・データ・ワードを使い、データは SCLK の立下がりエッジ で有効になります。 DAC 出力の更新は、LDACの立上がりエッジ、またはSYNCの 立上がりエッジ(LDACがロー・レベルに固定の場合)で開始され ます。レジスタの値は、リードバック機能を使って読出すこと ができます。 AD5755 とADSP-BF527 とのインターフェース AD5755 は 、 ア ナ ロ グ ・ デ バ イ セ ズ の Blackfin® DSP で あ る ADSP-BF527 のSPORTインターフェースへ直接接続することが できます。図 85 に、AD5755 を制御するためにSPORTインター フェースと接続する方法を示します。 Rev. 0 SPORT_TFS AD5755 に対しては、10μF と 0.1μF の並列接続により十分な電 源バイパスをパッケージのできるだけ近くに、理想的にはデバ イスに直接接続する必要があります。10 μF のコンデンサはタ ンタルのビーズ型を使います。0.1μF コンデンサは、高周波で グラウンドに対する低インピーダンス・パスを提供するセラミ ック型のような実効直列抵抗(ESR)が小さく、かつ実効直列イン ダクタンス(ESL)が小さいものを使って、内部ロジックのスイッ チングに起因する過渡電流を処理する必要があります。 レイアウト—パターン AD5755 の電源ラインには、できるだけ太いパターンを使って 低インピーダンス・パスを実現して、電源ライン上でのグリッ チの影響を小さくする必要があります。クロックなどの高速ス イッチング信号はデジタル・グラウンドでシールドして、ボー ド上の他の部品へノイズを放出しないようにし、リファレンス 入力の近くを通らないようにします。SDIN ラインと SCLK ラ インの間にグラウンド・ラインを配線すると、これらの間のク ロストークを小さくすることに役立ちます(多層ボードには別の グラウンド・プレーンがあるので必要ありませんが、これらの ラインを離すことは役立ちます)。REFIN ラインのノイズは DAC 出力に混入するため、ここのノイズを小さくすることは不 可欠です。 デジタル信号とアナログ信号の交差は回避する必要があります。 ボードの反対側のパターンは、互いに右角度となるように配置 します。これにより、ボードを通過するフイードスルーの影響 を小さくすることができます。マイクロストリップ技術の使用 は最善ですが、両面ボードでは常に使用できるとは限りません。 この技術では、ボードの部品面をグラウンド・プレーン専用に し、信号パターンはハンダ面に配置されます。 － 46/48 － AD5755 レイアウト—DC/DCコンバータ 電流絶縁型インターフェース 高効率、優れたレギュレーション、安定性を実現するためには、 プリント回路ボードの正しいレイアウトが必要です。 多くのプロセス制御アプリケーションでは、コントローラと被 制御対象のユニットとの間にアイソレーション障壁を設けて、 危険な同相モード電圧から制御回路を保護してアイソレーショ ンすることが必要です。Isocouplerは 2.5 kVを超える電圧アイソ レーションを提供します。AD5755 はシリアル・ローディング 構造を採用しているため、インターフェース線数が最小で済む ので、インターフェースのアイソレーションに最適です。図 86 に、ADuM1400 を使用した、AD5755 に対する 4 チャンネル絶 縁型インターフェースを示します。詳細については、 http://www.analog.com/jpをご覧ください。 低 ESR の入力コンデンサ CIN を AVCC と PGND の近くに配 置します。 CIN からインダクタ LDCDC を経て SWX および PGND までの 高電流パスをできるだけ短くします。 CIN から LDCDC、整流子 DDCDC、出力コンデンサ CDCDC まで の高電流パスをできるだけ短くします。 高電流パターンをできるだけ短くかつ太くします。CIN か らインダクタ LDCDC を経て SWX および PGND までのパスで、 最小でも 1 A を流せるようにします。 補償部品を COMPDCDC_x のできるだけ近くに配置します。 放射ノイズの混入を防止するため、SWx に接続するすべて のノードの近く、またはインダクタの近くをハイ・インピ ーダンス・パターンが通過しないようにします。 MICROCONTROLLER ADuM1400* SERIAL CLOCK OUT VIA SERIAL DATA OUT VIB SYNC OUT CONTROL OUT VIC VID ENCODE DECODE ENCODE DECODE ENCODE DECODE ENCODE DECODE *ADDITIONAL PINS OMITTED FOR CLARITY. 図 86.絶縁型インターフェース Rev. 0 － 47/48 － VOA VOB VOC VOD TO SCLK TO SDIN TO SYNC TO LDAC 07304-081 プリント回路ボードをデザインする際には次のガイドラインに 従ってください(図 78 参照)。 AD5755 外形寸法 0.60 MAX 9.00 BSC SQ 0.60 MAX 48 64 1 49 PIN 1 INDICATOR PIN 1 INDICATOR 0.50 BSC (BOTTOM VIEW) 0.50 0.40 0.30 1.00 0.85 0.80 16 17 33 32 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 0.05 MAX 0.02 NOM 0.30 0.23 0.18 SEATING PLANE 0.25 MIN 7.50 REF 0.80 MAX 0.65 TYP 12° MAX 7.25 7.10 SQ 6.95 EXPOSED PAD 0.20 REF COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4 080108-C 8.75 BSC SQ TOP VIEW 図 87.64 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 9 mm × 9 mm ボディ、極薄クワッド (CP-64-3) 寸法: mm オーダー・ガイド Model1 Resolution (Bits) Temperature Range Package Description Package Option AD5755ACPZ-REEL7 AD5755BCPZ-REEL7 16 16 −40°C to +105°C −40°C to +105°C 64-lead LFCSP_VQ 64-lead LFCSP_VQ CP-64-3 CP-64-3 1 Z = RoHS 準拠製品。 Rev. 0 － 48/48 －