超高速SiGe 電圧コンパレータ ADCMP580/ADCMP581/ADCMP582 機能ブロック図 特長 伝搬遅延：180ps オーバードライブおよびスルーレートによる ディスパーション：15ps 入力立上がり時間等価帯域幅：8GHz 最小パルス幅：100ps 出力立上がり／立下がり時間：37ps（typ値） 確定ジッタ（DJ）：10ps ランダム・ジッタ（RJ）：200fs 入力電圧範囲：−2∼＋3V（±5V電源使用時） 両入力ピンに終端抵抗内蔵 抵抗プログラマブルなヒステリシス 差動ラッチ信号制御 電源電圧変動除去比：70dB超 V TP 終端 V P 非反転入力 ADCMP580/ ADCMP581/ ADCMP582 Q出力 CML/ECL/ PECL Q出力 V N 反転入力 LE入力 HYS LE入力 04672-001 V TN 終端 図1 アプリケーション 自動試験装置（ATE） 高速計測器 パルス分光法 医療用画像処理と診断 高速ライン・レシーバ スレッショールド検出 ピークおよびゼロクロス検出器 高速トリガ回路 クロックおよびデータ再生 概要 ADCMP580/ADCMP581/ADCMP582は、アナログ・デバイセ ズ独自の XFCB3 シリコン・ゲルマニウム（ SiGe ）バイポー ラ・プロセスで製造された超高速の電圧コンパレータです。 ADCMP580はCML出力ドライバ、ADCMP581は振幅の小さ いECL（負のECL）出力ドライバ、ADCMP582は振幅の小さ いPECL（正のECL）出力ドライバになっています。 これら3つのコンパレータは、180psの伝播遅延と100psの最小 パルス幅性能によって、 200fs のランダム・ジッタ（ RJ ）で 10Gbps の動作を可能にします。オーバードライブおよびス ルーレートによるディスパーションの代表値は、 15ps 未満で す。 CML出力段は、50Ωで終端した伝送ラインに400mVを直接駆 動できる設計となっています。 ECL 出力段は、− 2V に終端し た50Ωに400mVを、PECL出力段はVCCO−2Vに終端した50Ω に400mVを直接駆動するように設計されています。高速ラッチ とプログラム可能なヒステリシス機能も搭載されています。差 動ラッチ入力制御も50Ωで終端されており、独立したVTTピン でCML/ECL/PECLロジックのいずれかとインターフェースす ることが可能となっています。 ADCMP580/ADCMP581/ADCMP582 は、いずれも 16 ピン LFCSPパッケージを採用しています。 ±5Vの電源電圧は−2∼＋3Vの広い入力範囲と、ロジック・レ ベルでの CML/ECL/PECL 出力を可能にします。入力には 50Ωの終端抵抗が内蔵されており、高インピーダンス入力を必 要とするアプリケーションでは、（個々のピンごとに）開放し て使用することも可能です。 REV. 0 アナログ・デバイセズ株式会社 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の 利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有 に属します。 ※日本語データシートはREVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 © 2005 Analog Devices, Inc. All rights reserved. 本 社／ 〒105-6891 東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル 電話03（5402）8200 大阪営業所／ 〒532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号 電話06（6350）6868 ADCMP580/ADCMP581/ADCMP582 目次 電源／グラウンドのレイアウトとバイパス. . . . . . . . . . . . . 11 ADCMP58xファミリーの出力段. . . . . . . . . . . . . . . . . . . . . . . 11 ラッチ機能の使用とディスエーブル. . . . . . . . . . . . . . . . . . . 11 高速性能の最適化. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 コンパレータの伝搬遅延ディスパーション. . . . . . . . . . . . . 12 コンパレータのヒステリシス. . . . . . . . . . . . . . . . . . . . . . . . . 13 最小入力スルーレート条件. . . . . . . . . . . . . . . . . . . . . . . . . . . 13 外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 タイミング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 熱に関する注意事項. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 代表的なアプリケーション回路 . . . . . . . . . . . . . . . . . . . . . . . . . . 10 アプリケーション情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 改訂履歴 7/05―Revision 0: Initial Version ―2― REV. 0 ADCMP580/ADCMP581/ADCMP582 仕様 特に指定のない限り、VCCI＝＋5.0V、VEE＝−5.0V、VCCO＝＋3.3V、TA＝25℃。 表1 パラメータ 記号 条件 Min Typ Max 単位 −2.0 ＋3.0 −2.0 ＋2.0 10 15 30.0 50 2 ±5.0 47∼53 50 500 48 60 1 V V mV µV/°C µA nA/°C µA Ω kΩ kΩ dB dB mV 47∼53 175 100 Ω ps ps DC入力特性 入力電圧範囲 VP、VN 入力差動電圧範囲 入力オフセット電圧 オフセット電圧温度係数 入力バイアス電流 入力バイアス電流温度係数 VOS ΔVOS/dT IP、IN ΔIB/dT −10.0 オープン終端 入力オフセット電流 入力抵抗 入力抵抗（差動モード） オープン終端 入力抵抗（同相モード） アクティブ・ゲイン 同相ノイズ除去 オープン終端 AV CMRR ヒステリシス VCM＝−2.0∼＋3.0V RHYS＝∞ ±4 ＋10.0 ラッチ・イネーブル特性 ラッチ・イネーブル入力インピーダンス ZIN ラッチから出力までの遅延 ラッチ最小パルス幅 各ピン、ACグラウンドでのVTT tPLOH、tPLOL VOD＝200mV tPL VOD＝200mV ADCMP580（CML） −0.8 0.2 ラッチ・イネーブル入力範囲 ラッチ・イネーブル入力差動 ラッチ・セットアップ時間 ラッチ・ホールド時間 tS tH VOD＝200mV VOD＝200mV 0.4 95 −90 0 0.5 V V ps ps ＋0.8 0.5 V V ps ps ADCMP581（NECL） −1.8 0.2 ラッチ・イネーブル入力範囲 VOD＝200mV VOD＝200mV 0.4 70 −65 VOD＝200mV VOD＝200mV VCCO−1.8 0.2 0.4 30 −25 ラッチ・イネーブル入力差動 ラッチ・セットアップ時間 ラッチ・ホールド時間 tS tH ADCMP582（PECL） ラッチ・イネーブル入力範囲 ラッチ・イネーブル入力差動 ラッチ・セットアップ時間 ラッチ・ホールド時間 tS tH VCCO−0.8 V 0.5 V ps ps DC出力特性 ADCMP580（CML） 出力インピーダンス 出力ハイレベル電圧 出力ローレベル電圧 ZOUT VOH VOL 出力差動電圧 340 50 0 −0.40 395 0.03 −0.35 450 −0.99 −0.87 −0.75 −1.06 −0.94 −0.82 −1.11 −0.99 −0.87 −1.43 −1.26 −1.13 −1.50 −1.33 −1.20 −1.55 −1.38 −1.25 340 395 450 50Ω∼GND 50Ω∼GND 5Ω∼GND −0.10 50Ω∼−2V、TA＝125°C 50Ω∼−2V、TA＝25°C 50Ω∼−2V、TA＝−55°C 50Ω∼−2V、TA＝125°C 50Ω∼−2V、TA＝25°C 50Ω∼−2V、TA＝−55°C 50Ω∼−2.0V −0.50 Ω V V mV ADCMP581（ECL） 出力ハイレベル電圧 出力ハイレベル電圧 出力ハイレベル電圧 出力ローレベル電圧 出力ローレベル電圧 出力ローレベル電圧 出力差動電圧 REV. 0 VOH VOH VOH VOL VOL VOL ―3― V V V V V V mV ADCMP580/ADCMP581/ADCMP582 記号 条件 Min Typ Max 単位 VOH VOH VOH VOL VOL VOL Vcco＝3.3V 50Ω∼Vcco−2V、TA＝125°C 50Ω∼Vcco−2V、TA＝25°C 50Ω∼Vcco−2V、TA＝−55°C 50Ω∼Vcco−2V、TA＝125°C 50Ω∼Vcco−2V、TA＝25°C 50Ω∼Vcco−2V、TA＝−55°C 50Ω∼Vcco−2.0V VCCO−0.99 VCCO−1.06 VCCO−1.11 VCCO−1.43 VCCO−1.50 VCCO−1.55 340 VCCO−0.87 VCCO−0.94 VCCO−0.99 VCCO−1.26 VCCO−1.33 VCCO−1.35 395 VCCO−0.75 VCCO−0.82 VCCO−0.87 VCCO−1.13 VCCO−1.20 VCCO−1.25 450 V V V V V V mV 伝搬遅延 tPD VOD＝500 mV 伝搬遅延温度係数 ΔtPD/dT パラメータ ADCMP582（PECL） 出力ハイレベル電圧 出力ハイレベル電圧 出力ハイレベル電圧 出力ローレベル電圧 出力ローレベル電圧 出力ローレベル電圧 出力差動電圧 AC性能 伝搬遅延スキュー （立上がりと立下がりの差） VOD＝500 mV、5V/ns 180 0.25 10 オーバードライブ・ ディスパーション 50mV＜VOD＜1.0V 10mV＜VOD＜200mV 2V/ns∼10V/ns 10 15 15 ps ps ps 100ps∼5ns 1.0V/ns、15MHz、VCM＝0.0V 15 10 ps ps VOD＝0.2V、−2V＜VCM＜3V 0.0V∼400mV入力 tR＝tF＝25ps、20/80 ＞50%出力振幅 VOD＝500mV、5V/ns PRBS31−1NRZ、5Gbps VOD＝200 mV、5V/ns PRBS31−1NRZ、10Gbps VOD＝200mV、5V/ns、1.25GHz ΔtPD＜5ps ΔtPD＜10ps 20/80 5 ps/V 8 12.5 GHz Gbps 15 ps 25 0.2 100 80 37 ps ps ps ps ps スルーレート・ ディスパーション パルス幅ディスパーション デューティーサイクル・ ディスパーション（5∼95%） 同相ディスパーション 等価入力帯域幅1 BWEQ トグル・レート 確定ジッタ DJ 確定ジッタ DJ RMSランダム・ジッタ 最小パルス幅 最小パルス幅 立上がり／立下がり時間 RJ PWMIN PWMIN tR、tF ps ps/°C ps 電源 正側電源電圧 負側電源電圧 VCCI VEE ＋4.5 ＋5.0 ＋5.5 −5.5 −5.0 −4.5 6 8 −40 −34 230 260 6 8 −25 −19 155 200 ＋3.3 6 44 −25 310 −75 −60 −75 ＋5.0 8 55 −19 350 V V ADCMP580（CML） 正側電源電流 負側電源電流 消費電力 IVCCI IVEE PD VCCI＝＋5.0V、50Ω∼GND VEE＝−5.0V、50Ω∼GND 50Ω∼GND −50 IVCCI IVEE PD VCCI＝＋5.0V、50Ω∼−2V VEE＝−5.0V、50Ω∼−2V 50Ω∼−2V −35 mA mA mW ADCMP581（ECL） 正側電源電流 負側電源電流 消費電力 mA mA mW ADCMP582（PECL） VCCO IVCCI 出力電源電流 IVCCO 負側電源電流 IVEE 消費電力 PD 電源電圧変動除去比（VCCI） PSRVCCI 電源電圧変動除去比（VEE） PSRVEE 電源電圧変動除去比（VCCO） PSRVCCO ＋2.5 ロジック電源電圧 入力電源電流 1 VCCI＝＋5.0V、50Ω∼VCCO−2V VCCO＝＋5.0V、50Ω∼VCCO−2V VEE＝−5.0V、50Ω∼VCCO−2V 50Ω∼VCCO−2V VCCI＝5.0V＋5% VEE＝−5.0V＋5% VCCO＝3.3V＋5% (ADCMP582) −35 V mA mA mA mW dB dB dB 入力等価帯域幅では、簡単な一次入力応答を想定しており、BWEQ＝0.22/(trCOMP2−trIN2)の式で計算しています。ここで、trINはコンパレータ入力に適用される準 ガウス入力エッジの20/80遷移時間であり、trCOMPはコンパレータによってデジタル化される実効遷移時間です。 ―4― REV. 0 ADCMP580/ADCMP581/ADCMP582 タイミング特性 図2は、ADCMP580/ADCMP581/ADCMP582の比較とラッチのタイミング関係を示します。表2は、図中で使用した用語の定義です。 LE 50% LE tS tPL tH 差動入力電圧 VN VN ± VOS VOD tPDL tPLOH Q出力 50% tF tPDH tPLOL tR 図2. 表2. 04672-028 50% Q出力 コンパレータのタイミング図 タイミングの説明 記号 タイミング 説明 tPDH 入力から出力ハイレベルまでの遅延 入力信号が基準レベル（±入力オフセット電圧）を交差した時点 から、出力がローレベルからハイレベルの50%ポイントに遷移す るまでを測定した伝播遅延です。 tPDL 入力から出力ローレベルまでの遅延 入力信号が基準レベル（±入力オフセット電圧）を交差した時点 から、出力がハイレベルからローレベルの50%ポイントに遷移す るまでを測定した伝播遅延です。 tPLOH ラッチ・イネーブルから出力ハイレベルまでの遅延 ラッチ・イネーブル信号がローレベルからハイレベルに遷移する 50%ポイントから、出力がローレベルからハイレベルに遷移する 50%ポイントまでを測定した伝播遅延です。 tPLOL ラッチ・イネーブルから出力ローレベルまでの遅延 ラッチ・イネーブル信号がローレベルからハイレベルに遷移する 50%ポイントから、出力がハイレベルからローレベルに遷移する 50%ポイントまでを測定した伝播遅延です。 tH 最小ホールド時間 ラッチ・イネーブル信号がローレベルに遷移した後で、収集する 入力信号が変化することのないように維持し、これを出力で保持 しなければならない最小時間です。 tPL 最小ラッチ・イネーブル・パルス幅 入力信号の変化を取り込むために、ラッチ・イネーブル信号をハ イレベルに保持しなければならない最小時間です。 tS 最小セットアップ時間 ラッチ・イネーブル信号がローレベルに遷移する前に、収集する 入力信号が変化し、これを出力で保持しなければならない最小時 間です。 tR 出力立上がり時間 出力がローレベルからハイレベルに遷移する場合、20%および 80%ポイントで測定した所要時間です。 tF 出力立下がり時間 出力がハイレベルからローレベルに遷移する場合、20%および 80%ポイントで測定した所要時間です。 VN 正常入力電圧 出力が真の場合の入力電圧VPとVNの差です。 VOD 電圧オーバードライブ 出力が偽の場合の入力電圧VPとVNの差です。 REV. 0 ―5― ADCMP580/ADCMP581/ADCMP582 絶対最大定格 表3 正側電源電圧 （GNDに対するVCCI） −0.5∼＋6.0V 負側電源電圧 （GNDに対するVEE） −6.0∼＋0.5V 左記の絶対最大定格を超えるストレスを加えると、デバイスに 恒久的な損傷を与えることがあります。この規定はストレス定 格のみを指定するものであり、この仕様の動作セクションに記 載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの 信頼性に影響を与えることがあります。 ロジック電源電圧 （GNDに対するVCCO） −0.5∼＋6.0V 熱に関する注意事項 入力電圧 −3.0∼＋4.0V ADCMP580/ADCMP581/ADCMP582 の 16 ピン LFCSP パッ ケージのθJA（ジャンクション部と周囲間の熱抵抗値）は、自 然空冷で70℃/Wです。 差動入力電圧 −2∼＋2V 入力電圧 （ラッチ・イネーブル） −2.5∼＋5.5V パラメータ 定格値 電源電圧 入力電圧 ヒステリシス制御ピン 印加電圧 （VEEに対するHYS） −5.5∼＋0.5V 最大入出力電流 1mA 出力電流 ADCMP580（CML） ADCMP581（ECL） ADCMP582（PECL） −25mA −40mA −40mA 温度 動作温度（周囲） −40∼＋125°C 動作温度（ジャンクション） 125°C 保存温度範囲 −65∼＋150°C 注意 ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の 静電気が容易に蓄積され、検知されないまま放電されることがあります。本製品は当社独自の ESD保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復 不能の損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、 ESDに対する適切な予防措置を講じることをお勧めします。 ―6― REV. 0 ADCMP580/ADCMP581/ADCMP582 図3. 表4. ADCMP580のピン配置 図4. VTN 4 ADCMP581のピン配置 図5. 14 HYS 13 VEE ADCMP582 上面図 （実寸ではありません） 11 Q 10 Q 9 VCCO 04672-004 9 GND 15 GND 16 VCCI VN 3 VTT 8 （実寸ではありません） LE 7 VTN 4 LE 6 9 GND 10 Q 12 VCCO VTT 8 上面図 VP 2 LE 7 ADCMP581 VN 3 11 Q 1番ピン 識別マーク LE 6 10 Q VTP 1 VCCI 5 VP 2 12 GND 04672-003 14 HYS 13 VEE 15 GND 16 VCCI 11 Q VCCI 5 （実寸ではありません） 1番ピン 識別マーク VTP 1 04672-002 14 HYS 13 VEE 上面図 VCCI 5 VTN 4 ADCMP580 12 GND VTT 8 VN 3 LE 7 VP 2 1番ピン 識別マーク LE 6 VTP 1 15 GND 16 VCCI ピン配置と機能の説明 ADCMP582のピン配置 ピン機能の説明 ピン番号 記号 機能 1 VTP VP入力用の終端抵抗リターン・ピン 2 VP 非反転アナログ入力 3 VN 反転アナログ入力 4 VTN VN入力用の終端抵抗リターン・ピン 5、16 VCCI 正側電源電圧 LE ラッチ・イネーブル入力ピン（反転側）。比較モード（ LE＝ローレベル）では、出力はコンパレータ ___ の入力変動をトラッキングします。ラッチ・モード（LE＝ハイレベル）では、出力はコンパレータが ___ ラッチ・モードに設定される直前の入力状態を反映します。LEはLEとともに駆動する必要がありま す。 7 LE ラッチ・イネーブル入力ピン（非反転側）。比較モード（LE＝ハイレベル）では、出力はコンパレー タの入力変動をトラッキングします。ラッチ・モード（LE＝ローレベル）では、出力はコンパレータ ___ がラッチ・モードに設定される直前の入力状態を反映します。LEはLEとともに駆動する必要がありま す。 8 VTT LE/LE入力ピン用の終端リターン・ピン ADCMP580（CML出力段）では、このピンをGNDグラウンドに接続します。 ADCMP581（ECL出力段）では、このピンを−2Vの終端電位に接続します。 ADCMP582（PECL出力段）では、このピンをVCCO−2Vの終端電位に接続します。 9、12 GND/VCCO デジタル・グラウンド・ピン／正ロジック電源端子 ADCMP580/ADCMP581では、このピンをGNDピンに接続します。 ADCMP582では、このピンを正ロジックVCCO電源に接続します。 10 Q 反転出力。非反転入力VPでのアナログ電圧が反転入力VNでのアナログ電圧より大きい場合は、 Qはロ ___ ジック・ローです（コンパレータが比較モードの場合）。詳細についてはLE/LEの説明（6番∼7番ピン） を参照してください。 11 Q 非反転出力。非反転入力VPでのアナログ電圧が反転入力VNでのアナログ電圧より大きい場合は、 Qは ___ ロジック・ハイです（コンパレータが比較モードの場合）。詳細についてはLE/LEの説明（6番∼7番ピ ン）を参照してください。 13 VEE 負側電源 14 HYS ヒステリシス制御。ゼロ・ヒステリシスを実現するには、このピンを非接続にしておきます。希望す るヒステリシス量を追加するには、適当なサイズの抵抗を用いて、このピンをVEE電源に接続します。 HYSヒステリシス制御抵抗の適切なサイズについては、図9を参照してください。 15 GND アナログ・グラウンド ヒート・ シンク パドル N/C パッケージの金属裏面は、回路のどの部分にも電気的に接続されていません。これを開放しておくと、 パッケージ・ハンドルとダイのサブストレートの間で最適な電気的分離が得られます。熱的／機械的 な安定性を改善したい場合は、アプリケーション・ボードにハンダ付けしてください。 6 REV. 0 ___ _ ___ ___ ―7― __ ADCMP580/ADCMP581/ADCMP582 代表的な性能特性 特に指定のない限り、VCCI＝＋5.0V、VEE＝−5.0V、VCCO＝＋3.3V、TA＝25℃。 80 12 70 10 60 ヒステリシス（mV） バイアス電流（µA） VIN同相バイアス掃引 8 6 4 50 40 30 20 2 0 –4 –2 0 2 04672-009 04672-005 10 0 0 4 10 100 図6. 1k 10k 抵抗（Ω） 同相電圧（V） 図9. 同相電圧 対 バイアス電流 –0.8 RHYS制御抵抗 対 ヒステリシス 2.5 温度出力 対 VOH（ECL） –0.9 2.4 温度出力 対 VOH（PECL） –1.0 出力（V） 出力（V） 2.3 –1.1 –1.2 2.2 2.1 温度出力 対 VOL（ECL） –1.3 04672-007 –1.5 –55 –5 45 温度出力 対 VOL（PECL） 1.9 –55 145 95 –5 45 温度（℃） 温度（℃） 図7. 04672-010 2.0 –1.4 ADCMP581の出力電圧の温度特性 図10. 80 8 70 7 60 6 95 145 ADCMP582の出力電圧の温度特性 オフセット（mV） 50 40 30 5 4 3 25 C同相オフセット掃引 20 2 10 1 0 0 100 200 300 400 500 04672-011 ‒55 C同相オフセット掃引 04672-008 ヒステリシス（mV） 125 C同相オフセット掃引 0 –2 600 0 ‒IHYST（µA） 図8. 2 4 同相電圧（V） −IHYST 対 ヒステリシス 図11. ―8― 代表的な同相電圧 対 VOS REV. 0 5 45 4 43 3 41 2 39 TR/TF（ps） 1 0 –1 37 35 33 31 –2 LOT2 CHAR1立上がり LOT2 CHAR1立下がり LOT3 CHAR1立上がり LOT3 CHAR1立下がり –4 –5 –2 –1 QBAR立上がり Q立上がり QBAR立下がり Q立下がり 29 04672-031 –3 0 1 2 27 25 –55 3 –35 –15 25 45 65 85 105 125 温度（℃） VCM (V) 図12. 5 04672-033 TPD 誤差（ps） ADCMP580/ADCMP581/ADCMP582 同相電圧 対 ADCMP580の伝搬遅延 図15. ADCMP581のTR/TFの温度特性 500mV M1 M1 M1 500mV 図13. ADCMP580のアイ・ダイアグラム （7.5Gbps） 図16. ADCMP582のアイ・ダイアグラム （2.5Gbps） 18 16 12 10 8 6 ODディスパーションの 立下がり ODディスパーションの 立上がり 2 04672-032 ディスパーション（ps） 14 4 0 0 50 100 150 200 250 オーバードライブ（mV） 図14. REV. 0 20ps/DIV オーバードライブ 対 ディスパーション ―9― 04672-030 04672-029 M1 ADCMP580/ADCMP581/ADCMP582 代表的なアプリケーション回路 GND VTP VIN 50Ω 50Ω VP VN VP Q VN ADCMP580 CML ADCMP580 Q 04672-020 1.5kΩ ラッチ 入力 図17. 50Ω 50Ω 04672-025 VTN VEE CML出力を持つゼロクロス検出器 図21. ラッチ機能のディスエーブル （ADCMP580） VTP VN Q VP ADCMP581 VN Q VTN 50Ω VTT VEE 図18. 50Ωのバック終端（RS）ECLレシーバ へのLVDS 図22. ラッチ機能のディスエーブル （ADCMP581） VP ADCMP580 VN HYS 50Ω 50Ω VEE 図19. ADCMP582 1kΩ 04672-026 0 ∼5kΩ 50Ω 450Ω 04672-021 VTT RSECL 50Ω 50Ω ラッチ 入力 ADCMP581 04672-023 VN RSPECL 50Ω VTT HYS制御によるヒステリシスの追加 50Ω 04672-027 VP VP 図23. ラッチ機能のディスエーブル （ADCMP582） GND 50Ω VIN + VTH – 50Ω Q ADCMP580 ラッチ 入力 04672-022 Q 図20. −2∼＋3Vの入力電圧範囲を持つコンパ レータ ― 10 ― REV. 0 ADCMP580/ADCMP581/ADCMP582 アプリケーション情報 GND 50Ω 50Ω 電源／グラウンドのレイアウトとバイパス ADCMP58xファミリーのコンパレータは、きわめて高速なア プリケーション向けに設計されています。したがって、仕様規 定された性能を達成するには、高速設計技法を採用する必要が あります。特に、負側電源（VEE）、出力電源プレーン（VCCO）、 グラウンド・プレーン（ GND ）に対しては、低インピーダン スの電源プレーンを使用することがきわめて重要です。それぞ れ独立した電源プレーンで多層ボードを構成することを推奨し ます。スイッチング電流に最小インダクタンスのリターン・パ スを提供することにより、ターゲット・アプリケーションで最 高の性能が保証されます。 Q Q VEE 図24. CML出力段の簡略回路図（ADCMP580） 入出力電源を十分にバイパスすることも重要です。1µFの電解 型バイパス・コンデンサを、各電源ピンから数インチ以内に配 置してグラウンドと接続します。さらに、高品質の複数の 0.1µFバイパス・コンデンサをVEE、VCCI、VCCOの各電源ピンの できるだけ近くに配置し、冗長ビアにより GND プレーンに接 続します。高周波バイパス・コンデンサの選択に際しては、最 小のインダクタンスと ESR が実現するように注意してくださ い。高周波において最大のバイパス効率を達成するには、寄生 レイアウト・インダクタンスはあくまでも回避してください。 GND / Vcco Q 仕様規定された伝搬遅延ディスパーション性能を達成するに は、伝送ラインの適切な終端が必要です。ADCMP580ファミ リー・コンパレータの出力は、適切なリターンを基準にして 50Ωで終端されたマイクロストリップ／ストリップライン伝送 ラインまたは50Ωケーブルに、400mVを直接駆動するように設 計されています。図 24 の簡略回路図に、 CML 出力段を示しま す。最高の伝送ライン・マッチングが得られるように、各出力 は 5 0 Ω で バ ッ ク 終 端 さ れ て い ま す 。 図 2 5 に 、 ADCMP581/ADCMP582の出力を示します。これらの出力は、 ADCMP581のNECL出力では−2Vに、ADCMP582のPECL出 力では V CCO − 2V に、それぞれ終端してください。あるいは、 Thevenin等価の終端ネットワークを使用することもできます。 これらの高速信号を1cm以上ルーティングする必要がある場合 は、マイクロストリップまたはストリップラインの技術が必要 となります。これにより、適切な遷移時間を確保し、過度の出 力リンギングやパルス幅に依存する伝搬遅延ディスパーション を防止します。 VEE 04672-015 Q ADCMP58xファミリーの出力段 REV. 0 04672-014 16mA 図25. ECL/PECL出力段の簡略回路図 （ADCMP581/ADCMP582） ラッチ機能の使用とディスエーブル ___ ラッチ入力（ LE/LE ）は、ラッチ・モードではアクティブ・ ローであり、50Ω抵抗によりVTTピンに内部的に終端されます。 ADCMP580を使用する場合、VTTをグラウンドに接続します。 ADCMP581を使用する場合はVTTを−2Vに接続し、 ADCMP582を使用する場合はVTTを（できれば専用の低インダ クタンス・プレーンを使用して）V CCO −2V に外部的に接続し ます。 ADCMP580/ADCMP582を使用し、ラッチ機能をディスエー ___ ブルにするには、外付けプルダウン抵抗によりLEピンをVEEに 接続し、LEピンは非接続にしておきます。過度の消費電力を防 止するには、ADCMP580では1.5kΩ、ADCMP582では1kΩの 抵抗を使用します。ADCMP581コンパレータを使用し、ラッ チをディスエーブルにするには、外付けの 450Ω抵抗によりLE ___ ピンをGNDに接続し、LEピンは非接続にしておきます。この 方法では、内部抵抗を分圧器の半分として使用して、約0.5Vの オフセットを発生させます。VTTピンは推奨の方法で接続して ください。 ― 11 ― ADCMP580/ADCMP581/ADCMP582 高速性能の最適化 コンパレータの伝搬遅延ディスパーション 他の高速コンパレータと同様、仕様性能を確実に引き出すには、 正しい設計とレイアウト技術を採用する必要があります。浮遊 容量、インダクタンス、誘導電力、グラウンド・インピーダン ス、およびその他のレイアウト上の問題があると、性能が著し く制限されて発振を生じることがあります。入出力伝送ライン に沿って不連続性がある場合も、仕様規定されたパルス幅ディ スパーション性能は著しく制限されることがあります。 ADCMP58xファミリーのコンパレータは、5∼500mVという 広い入力オーバードライブ範囲で伝搬遅延ディスパーションを 減らすように、特別に設計されています。伝搬遅延ディスパー ションとは伝搬遅延の変動であり、オーバードライブやスルー レートの変化（入力信号がスイッチング・スレッショールドを 超える程度や速度）に伴って生じます。こうした伝播遅延ディ スパーションを減少させると、より高度なタイミング精度が得 られます。 伝搬遅延ディスパーションは、データ通信、自動試験／測定、 計測器などのタイミングが重視されるアプリケーションや、パ ルス分光法、原子力計測、医療用画像処理などのイベント駆動 型アプリケーションにおいて重要になる仕様です。ディスパー ションとは、入力オーバードライブ条件が変化するときの、全 体 的 な 伝 搬 遅 延 の 変 動 を い い ま す （ 図 2 6 と 図 2 7 を 参 照 ）。 ADCMP58xファミリーのコンパレータでは、オーバードライ ブが5mVから500mVまで変化し、入力スルーレートが1V/nsか ら10V/nsまで変化する条件下で、ディスパーションは15ps未満 （typ 値）です。ADCMP58x ファミリーのコンパレータでは正 方向と負方向の入力の遅延時間がほぼ等しいため、この仕様は 正と負の両方の信号に適用できます。 高速動作を必要としても、50Ωの終端抵抗を内蔵していないア プリケーションでは、いくらかの反射が予想されます。デバイ スにつながる入力パターンに対して、コンパレータ入力が整合 インピーダンスを提供できなくなるからです。このため、複数 の反射を最小限に抑えるには、入力につながる入力送信パスに 対して駆動ソース・インピーダンスをバックマッチさせること が重要になります。コンパレータが駆動信号源から1cm未満の アプリケーションでは、ソース・インピーダンスを最小限に抑 えてください。高いソース・インピーダンスに加えて、コンパ レータの寄生入力容量がある場合は、入力側の帯域幅に望まし くない低下が生じて、全体的な応答が低下することがあります。 したがって、最適な高速性能を実現するには、駆動ソース・イ ンピーダンスを50Ω以下にしてください。 500mVオーバードライブ 入力電圧 5mVオーバードライブ VN ± VOS ディス パーション Q/Q出力 図26. 04672-016 50Ω 環境でのアプリケーションでは、入出力のマッチングは、 データ依存型（または確定）ジッタ（ DJ ）とパルス幅ディス パーション性能に大きな影響を与えます。ADCMP58xファミ リーのコンパレータには、 V P 入力と V N 入力の両方に 50Ω の内 部終端抵抗が内蔵されています。各終端のリターン側では、そ れぞれ V TP ピンと V TN ピンという、別々のピンを使用します。 VP/VN入力の一方または両方で50Ω終端が必要な場合は、希望 する終端電位との間で、VTPピンとVTNピンを適宜、接続（また は接続解除）できます。終端リターン・パスでの寄生インダク タンスによる入力信号上の不要な逸脱を防止するには、前述の ようにセラミック・コンデンサを使用して、終端電位を慎重に バイパスしてください。50Ω終端が望ましくない場合は、 VTP/VTN終端ピンの一方または両方を非接続にすることができ ます。この場合のオープン・ピンは、外付けプルダウンやバイ パス・コンデンサを使わずに開放しておきます。 伝搬遅延−オーバードライブ・ディスパーション 入力電圧 1V/ns VN ± VOS Q/Q出力 ディス パーション 04672-017 10V/ns 図27. 伝搬遅延−スルーレート・ディスパーション ― 12 ― REV. 0 ADCMP580/ADCMP581/ADCMP582 コンパレータのヒステリシス 80 ノイズの多い環境や、差動入力が非常に小さいか動きが遅い場 合、コンパレータにヒステリシスを追加すると良い結果が得ら れることがあります。図28に、ヒステリシスを持つコンパレー タの伝達関数を示します。入力電圧が負の方向からスレッ ショールドに近づく場合は、入力が＋VH/2に達すると、コンパ レータはローレベルからハイレベルに切り替わります。新しい スイッチング・スレッショールドは、−VH/2になります。入力 電圧が正の方向から−VH/2のスレッショールドに達するまで、 コンパレータはハイレベル状態に留まります。このように、入 力電圧が±V H /2 の境界領域を超えない限り、0V の入力を中心 とするノイズによってコンパレータが状態を切り替えることは ありません。 –VH 2 +VH 2 0V 入力 1 出力 図28. 04672-018 0 コンパレータのヒステリシス伝達関数 ADCMP58xファミリーのコンパレータにはヒステリシスをプ ログラミングできる機能が備わっており、希望するヒステリシ スの精度と安定性を大幅に改善できます。HYSピンからVEEま でを外付けプルダウン抵抗で接続することにより、ヒステリシ ス量を調整できます。HYSピンを非接続にしておくとこの機能 がディスエーブルになり、仕様規定によりヒステリシスは1mV 未満となります。この方法で加えられるヒステリシスの最大範 囲は、約±25mVです。 ヒステリシス（mV） 60 40 30 20 10 0 0 10 100 1k 10k 抵抗（Ω） 図29. コンパレータのRHYS制御抵抗 対 ヒステリシス 最小入力スルーレート条件 多くの高速コンパレータと同様、入力信号がスレッショールド を交差するときにデバイスが発振を起こさないようにするに は、最小スルーレート条件を満たす必要があります。この発振 は、コンパレータの高い入力帯域幅とパッケージの帰還寄生成 分が一因となって発生します。ADCMP58xファミリーのコン パレータでクリーンな出力遷移を保証するには、最小スルー レートを50V/µsにしてください。 他の理由により、スルーレートが遅すぎることもあります。こ れらのデバイスの帯域幅はきわめて高いため、入力スルーレー トが低い場合は、ブロードバンド・ノイズが重要な要因となる ことがあります。室温では2 つの50Ω 終端によってコンパレー タの帯域幅の全域で120µVの熱ノイズが生成されます。わずか 50V/µsのスルーレートにより、入力は2ps以上にわたってこの ノイズ帯域に収まるため、 200fs というコンパレータのジッタ 性能は無関係になります。入力信号のスルーレートを上げたり、 その抵抗が入力において認識される帯域幅を減らしたりする と、ジッタを大幅に減らすことができます。このデバイスはこ のように特性化されていませんが、低スルーレート・アプリ ケーションでは、リファレンス入力をパッケージの近くにバイ パスするだけで、ジッタを30%低減することができます。 図29に、加えられるヒステリシスの量と外付け抵抗値の関係を 示します。この方法でヒステリシスを加えることの利点は、精 度と安定性の向上、および部品数の削減です。外付けのバイパ ス・コンデンサは、デバイスのジッタ性能を低下させることが ありますが、HYSピンには不要です。 ヒステリシス・ピンは、電流源によって駆動されることもあり ます。これは、 V E E よりも約 400mV 上にバイアスされ、約 600Ωの内部直列抵抗を持ちます。 REV. 0 50 04672-034 通常の方法でコンパレータにヒステリシスを発生させるには、 出力から入力への正の帰還を使用します。この方法の問題点は、 ヒステリシス量が出力ロジック・レベルに応じて変動するた め、ヒステリシスがスレッショールドに対して対称でなくなる ことです。また、外付け帰還回路によって著しい寄生容量が発 生し、高速性能が低下するだけでなく、場合によっては、全体 的な安定性に悪影響を及ぼすこともあります。 70 ― 13 ― ADCMP580/ADCMP581/ADCMP582 外形寸法 3.00 BSC SQ 0.60 MAX 13 12 0.45 上面図 2.75 BSC SQ 0.80 MAX 0.65 TYP 12° MAX 実装面 1 露出 パッド 0.50 BSC 0.90 0.85 0.80 16 1番ピン 識別マーク *1.65 1.50 SQ 1.35 9 8 （底面図） 5 D04672-0-7/05(0)-J 1番ピン 識別マーク 0.50 0.40 0.30 4 0.25 MIN 1.50 REF 0.05 MAX 0.02 NOM 0.30 0.23 0.18 0.20 REF *露出パッド寸法を除き、JEDEC規格MO-220-VEED-2に準拠 図30. 16ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP_VQ］ （CP-16-3） 寸法単位：mm オーダー・ガイド モデル 温度範囲 パッケージ パッケージ・オプション マーキング ADCMP580BCP-WP −40∼＋125°C 16ピンLFCSP-VQ CP-16-3 GO7 ADCMP580BCP−R2 −40∼＋125°C 16ピンLFCSP-VQ CP-16-3 GO7 ADCMP580BCP−RL7 −40∼＋125°C 16ピンLFCSP-VQ CP-16-3 GO7 ADCMP581BCP-WP −40∼＋125°C 16ピンLFCSP-VQ CP-16-3 GO9 ADCMP581BCP−R2 −40∼＋125°C 16ピンLFCSP-VQ CP-16-3 GO9 ADCMP581BCP−RL7 −40∼＋125°C 16ピンLFCSP-VQ CP-16-3 GO9 ADCMP582BCP-WP −40∼＋125°C 16ピンLFCSP-VQ CP-16-3 GOB ADCMP582BCP-R2 −40∼＋125°C 16ピンLFCSP-VQ CP-16-3 GOB ADCMP582BCP-RL7 −40∼＋125°C 16ピンLFCSP-VQ CP-16-3 GOB EVAL-ADCMP580BCP 評価用ボード EVAL-ADCMP581BCP 評価用ボード EVAL-ADCMP582BCP 評価用ボード ― 14 ― REV. 0